JP3833064B2 - 半導体集積回路および液晶駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えばＬＶＤＳ（Low Voltage Differential Signals）その他の小振幅差動信号インターフェースを備えた入力回路に適用して有用な技術に関し、例えばＴＦＴ（thin film transistors）液晶パネルを駆動する液晶ドライバなどに利用して特に有用な技術に関する。
【０００２】
【従来の技術】
例えばノート型コンピュータや液晶ディスプレイに備わるＴＦＴ液晶パネルのデータ線を駆動する液晶ドライバとして、１画素あたり６ビットのデジタルデータを高速に入力するとともに、これらのデジタルデータに基づいて６４階調で３８４本の出力電圧を発生するものがある。近年、このような液晶ドライバにおいて高速にデジタルデータを送受信するインターフェースとして、ＬＶＤＳやその派生規格の小振幅差動信号インターフェースが用いられている。このような小振幅差動信号インターフェースを用いることで、ＣＭＯＳインターフェースなどを適用した場合に比べて、消費電力の削減や入出力信号の電磁波干渉（ＥＭＩ）の低減を図ることが出来る。
【０００３】
従来、小振幅差動信号インターフェースを備えた入力回路においてクロック信号の立上りと立下りの両エッジでデジタルデータを取り込む場合、例えば、図５や図６に示すような方式でデータ信号の入力を行っていた。
【０００４】
図５に示す方式は、外部から入力されるクロック信号ＣＬの立上りと立下りに基づきデータ信号ＡＤ２を取り込む第１のラッチ回路４５と第２のラッチ回路４６とを備えるとともに、差動信号の形態で送られてくるクロック信号ＣＬＰ，ＣＬＮを１個の差動アンプ（小振幅差動信号インターフェース回路）４１で受信して、クロック信号ＣＬＰ又はＣＬＮと同相の出力ＡＣ３と該出力ＡＣをインバータ４３で反転した出力ＡＣ４とを２個のラッチ回路４５，４６のクロック端子にそれぞれ入力してラッチタイミングを与えるようにしたものである。
【０００５】
図６に示す方式は、図５の方式と同様にクロック信号ＣＬの立上りと立下りに同期してデータを取り込む第１および第２のラッチ回路４５，４６を備えるとともに、差動信号の形態で送られてくるクロック信号ＣＬＰ，ＣＬＮを差動入力差動出力型のアンプ（小振幅差動信号インターフェース回路）４１’で受信するとともに、その差動出力ＡＣ３，／ＡＣ３を２個のラッチ回路４５，４６にそれぞれ入力してラッチタイミングを与えるようにしたものである。
【０００６】
【発明が解決しようとする課題】
本発明者らは上記従来の小振幅差動インターフェースについて検討した結果、データ信号を正しく取り込めないおそれがあることを見出した。
【０００７】
図７には、従来の小振幅差動信号インターフェースを備えた入力回路において信号の取り込みが正常に行えない場合のタイムチャートを示す。同図（ａ）は、外部から入力されたクロック信号ＣＬの差動アンプ４１入力直前のクロック信号ＡＣ１と、差動アンプ４１を通過した後のクロック信号ＡＣ３、（ｂ）および（ｃ）は外部から入力されたデータ信号ＤＡＴＡＰの差動アンプ４２入力直前のデータ信号ＡＤ１と、差動アンプ４２を通過しラッチ回路４５，４６に入力されるデータ信号ＡＤ２を、それぞれ示している。（ｂ）と（ｃ）とでは、データ信号ＡＤ１は互いに約１８０°ずれている。
【０００８】
ところで、差動アンプ（小振幅差動信号インターフェース回路）は、一般に一対の差動信号の電位差を増幅する差動増幅段を入力側に備えるが、この差動増幅段の特徴から、出力の立上り時間と立下り時間とを同じにすることが難しい。例えば、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの駆動力比を変えて立上り時間と立下り時間を同じにしようとしても、入力信号の中心電圧や振幅、差動増幅段に供給される電源電圧、並びに、温度等のちょっとした変化により、その出力の立上り時間と立下り時間に差異が生じてしまう。
【０００９】
そして、立上り時間や立下り時間に差異が生じると、その信号は後段の駆動段やバッファ段で波形整形されるので、図７（ａ）に示されているように、立上り信号の遅延ＤＲと立下り信号の遅延ＤＦの差異となって現れる。また、図７（ａ）から分るように、周期的に変化するクロック信号の場合には、差動アンプから出力されるクロック信号ＡＣ３のデューティ比が変化してしまうことになる。
【００１０】
その結果、図５に示すような従来の入力回路では、差動アンプ４１から出力されるクロック信号ＡＣ３の立上りタイミングと立下りタイミングでそれぞれラッチ回路４５，４６にデータを取り込むため、クロックタイミングにばらつきが生じたような影響を与え、ラッチ回路のセットアップ時間・ホールド時間に合わせてデータ信号の入力タイミングを調整するのが困難になる。例えば、図７（ｃ）に示すようにクロックの立下りのときにハイレベルからロウレベルに変化するデータ信号ＤＡＴＡＰが入力された場合には、クロック信号ＡＣ１，ＡＣ３の遅延に差があってもデータを正しく取り込むことが出来るが、図７（ｂ）のようにクロックの立下りのときに応じてロウレベルからハイレベルへ変化するデータ信号ＤＡＴＡＰが入力された場合には、クロックの立下りタイミングにおいてデータが正しく取り込まれないといった事態が生じかねない。
【００１１】
その結果、入力回路の高速化が阻害されたり、或いは、差動アンプから出力されるクロック信号のデューティ比を一定に保つために差動アンプの入力中心電圧や電源電圧の許容変動範囲を狭めなければならないという課題が生じる。
【００１２】
また、図６に示すように、クロック信号を入力する差動アンプ４１’において該差動アンプ４１’から差動出力を取り出すようにした場合でも、一般に差動増幅段は正相側と負相側とで非対称の回路構成となっているため、同じ立上りの増幅出力を見ても正相側の出力と負相側の出力とでは同一の遅延にはならず、図５の入力回路と同様の問題が生じる。
【００１３】
この発明の目的は、クロック信号の立上りと立下りの両方でデータを取り込む小振幅差動インターフェースを用いた入力回路において、クロック信号の立上り部分の遅延と立下り部分の遅延のズレをなくし、データラッチタイミングの調整を容易にすることで、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害することのない入力回路を提供することにある。
【００１４】
この発明の他の目的は、上記の入力回路をデータ信号入力部に設けることで、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、ＥＭＩを低減し且つ低消費電力に画素毎のデジタルデータを入力することのできる液晶駆動装置を提供することにある。
【００１５】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１７】
すなわち、クロック信号およびデータ信号がそれぞれ差動信号で入力される差動アンプを備え、上記クロック信号の立上りと立下りのそれぞれに同期して上記データ信号を内部に取り込む入力回路において、上記クロック信号が入力される差動アンプが２個設けられ、これらの差動アンプの各正相入力端子と負相入力端子には前記差動クロック信号の正相信号と負相信号がそれぞれ逆の関係で入力されるとともに、両差動アンプからはともに正相側入力と同相或いは負相側入力と同相の信号がデータ取込み用のタイミング信号として出力されるように構成するものである。
【００１８】
このような手段によれば、クロック信号が入力される２個の差動アンプの一方から出力されるクロック信号と他方から出力されるクロック信号との両方を用いることで、外部入力されるクロック信号の立上りと立下りの両エッジで信号を取り込むように出来るとともに、個々の差動アンプでは、その差動増幅段で増幅信号の立上り時間と立下り時間にずれが生じても、増幅信号の立上り又は立下りの何れかのみを用いて信号取り込み用のクロック信号を出力すれば良いので、それらのズレが信号取り込み用のクロック信号のばらつきとして影響しない。従って、２個の差動アンプから出力されるクロック信号のタイミングを適宜に設定することが可能となり、データ取り込みのタイミング調整を容易にすることが出来る。従って、半導体の製造ばらつき、入力クロックの中心電圧、電源電圧、並びに、温度などの条件がある程度変化しても、動作に支障をきたさない高速な入力回路を実現できる。
【００１９】
望ましくは、上記クロック信号が入力される２個の差動アンプの差動増幅段は同一の回路構成であると良い。それにより、これらのうち一方の差動アンプの差動増幅段の動作と、他方の差動アンプの差動増幅段の動作とが、正相側と負相側とで完全に対称なものとなり、クロック信号が入力される２個の差動アンプで生じる外部入力されたクロック信号の立上り部分の遅延と立下り部分の遅延をほぼ同一にすることが出来る。
【００２０】
具体的には、タイミング信号の立上り又は立上りに基づいて上記データ信号をラッチする第１のラッチ回路と第２のラッチ回路が設けられ、これらのうち第１のラッチ回路には上記クロック信号が入力される２個の差動アンプのうちの一方の差動アンプより出力されたタイミング信号が入力され、第２のラッチ回路には他方の差動アンプより出力されたタイミング信号が入力されるように構成すると良い。
【００２１】
また望ましくは、上記第１のラッチ回路および第２のラッチ回路はともに各々に入力されるタイミング信号の立上り、或いは立下りでデータ信号をそれぞれラッチするように構成すると良い。
【００２２】
このように構成することで、外部入力されたクロック信号の立上り部分の遅延と立下り部分の遅延をほぼ同一にして、これらクロック信号の両エッジに基づき容易なタイミング調整でデータラッチすることが出きる。
【００２３】
また、本発明に係る液晶駆動装置は、デジタル表示データが入力され、該表示データに基づき液晶駆動用信号を生成して出力する液晶駆動装置において、上述の入力回路が上記表示データを取り込む入力手段として設けた構成である。
【００２４】
このような液晶駆動装置によれば、上記の入力回路により、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現することが出来る。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施例を図１〜図４の図面に基づいて説明する。
【００２６】
図１は、本発明を適用して好適な入力回路の実施例を示す論理ブロック図、図２は、図１の差動アンプの詳細例を示す回路図である。
【００２７】
この実施例の入力回路は、例えばＩＥＥＥ（Institute of Electrical and Electronics Engineers）に規定されているＬＤＶＳインターフェースや、その派生技術の小振幅差動信号インターフェースを用いた入力回路であり、小振幅差動信号（例えば振幅２００ｍＶ〜５００ｍＶ）の外部クロックＣＬＰ，ＣＬＮやデータ信号ＤＡＴＡＰ，ＤＡＴＡＮを入力して、外部クロック（例えば正相側の外部クロックＣＬＰ）の立上りと立下りの両エッジで入力データを内部に取り込むように構成されている。
【００２８】
図１において、１１〜１３は小振幅差動信号インターフェース回路を構成する差動アンプ、１４はクロックとのレーシングを避けるためにデータ信号に適宜遅延をかける遅延回路、１６と１５はクロック（クロック端子ＣＬに入力されるタイミング信号）に同期してデータを一時的にラッチするクロック同期式のラッチ回路である。
【００２９】
差動アンプ１１〜１３は、特に制限されるものでないが、図２に示すように、一対の差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３とその共通ソースに接続された定電流用ＭＯＳＦＥＴ Ｑ１と差動入力ＭＯＳＦＥＴＱ２，Ｑ３のドレインに接続されたカレントミラー接続のアクティブ負荷ＭＯＳＦＥＴ Ｑ４，Ｑ５とからなる差動増幅段１、差動増幅段１からの増幅出力を受けてこの出力電圧に応じてハイレベルとロウレベルの信号を出力する駆動段２、駆動段２からの出力を後段の回路のインピーダンスに整合させるバッファ段３などから構成される。
【００３０】
差動増幅段１においては、電源ＶＣＣ側からグランド側に直流電流が生じるが、消費電力を低減するために、ＭＯＳＦＥＴ Ｑ１のゲートに印加される電流制御用電圧ＳＶＧＰにより定電流用ＭＯＳＦＥＴ Ｑ１の電流を制御することによってこの差動増幅段１の直流電流はある程度小さくなるように設定されている。また、差動増幅段１は、差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３のドレインに接続されるカレントミラー型のアクティブ負荷ＭＯＳＦＥＴ Ｑ４，Ｑ５の共通ゲート端子がＭＯＳＦＥＴ Ｑ４のドレイン端子に結合されているため、回路は正相側と負相側とで非対称になっている。
【００３１】
このような差動増幅段１によれば、電源電圧ＶＣＣや制御電圧ＳＶＧＰの変化、正相と負相の入力端子ＹＰ，ＹＮから入力される信号の中心電圧や振幅の変化、ＰチャネルＭＯＳＦＥＴ Ｑ２，Ｑ３とＮチャネルＭＯＳＦＥＴ Ｑ４，Ｑ５の製造ばらつき等により、出力ノードｎ３から出力される信号の立上り時間と立下り時間に差異が生じてしまう。そして、この信号は後段の駆動段２やバッファ段３で波形整形されるので、出力端子から出力される信号は立上りと立下りとで遅延の異なる信号となって現れる。すなわち、一対の入力差動信号のうち正相信号の電位が負相信号の電位よりも高くなったタイミングから出力信号ＯＵＴが立ち上がるまでの遅延と、正相信号の電位が負相信号の電位よりも低くなったタイミングから出力信号ＯＵＴが立ち下がるまでの遅延とが同一時間とならず、図２の差動アンプでは電圧などの条件により立上りの際の遅延時間よりも立下りの際の遅延時間の方が長くなってしまう。
【００３２】
図１の実施例の入力回路では、差動データ信号ＤＡＴＡＰ，ＤＡＴＡＮは１個の差動アンプ１１により取り込むのに対し、差動クロック信号ＣＬＰ，ＣＬＮは２個の差動アンプ１２，１３により取り込むように構成されている。そして、第１の差動アンプ１２では正相側クロック信号が正相入力端子に入力され負相クロック信号が負相入力端子に入力される一方、第２の差動アンプ１３ではその逆に正相クロック信号が負相入力端子に入力され負相側クロック信号が正相入力端子に入力されるように構成されている。また、これら第１および第２の差動アンプ１２，１３は同一の回路構成になっている。これによって、正相側入力クロック信号ＣＬＰが立ち上がってから第１の差動アンプ１２側の出力が立ち上がるまでの遅延時間と、正相側のクロック信号ＣＬＰが立ち下がってから第２の差動アンプ１３側の出力が立ち上がるまでの遅延時間とが同一にされる。同様に、正相側入力クロック信号ＣＬＰが立ち下がってから第１の差動アンプ１２側の出力が立ち下がるまでの遅延時間と、正相側入力クロック信号ＣＬＰが立ち上ってから第２の差動アンプ１３側の出力が立ち下がるまでの遅延時間とが同一にされる。
【００３３】
また、図１の実施例の入力回路では、第１の差動アンプ１２の出力（タイミング信号）が第１のラッチ回路１５のクロック端子に、第２の差動アンプ１３の出力（タイミング信号）が第２のラッチ回路１６のクロック端子に入力され、第１および第２のラッチ回路１５，１６では、それぞれ入力クロックの立上りでデータのラッチ動作を行うように構成されている。その結果、第１のラッチ回路１５は外部クロックＣＬＰの立上りに同期してデータをラッチし、第２のラッチ回路１６は外部クロックＣＬＰの立下りに同期してデータをラッチするように動作する。
【００３４】
図３には、上記入力回路の動作を説明するためのタイムチャートを示す。
【００３５】
同図において、（ａ）は外部から入力されるクロック信号ＣＬＰ，ＣＬＮの第１および第２の差動アンプ１２，１３入力直前のクロック信号ＣＣ１，ＣＣ２と第１と第２の差動アンプ１２，１３を通過した後のクロック信号ＣＣ３，ＣＣ４、（ｂ）および（ｃ）は外部から入力される正相側のデータ信号ＤＡＴＡＰの差動アンプ１１入力直前のデータ信号ＣＤ１と、差動アンプ１１を通過してラッチ回路１５，１６に入力されるデータ信号ＣＤ２とを、それぞれ示している。（ｂ）と（ｃ）とでは、データ信号ＣＤ１は互いに約１８０°ずれている。
【００３６】
この実施例の入力回路によれば、図３（ａ）に示すように、差動クロック信号ＣＬＰ，ＣＬＮが２個の差動アンプ１２，１３に対して互いに正相側と負相側とが逆にされた状態で入力されるので、第１差動アンプ１２から出力されるクロック信号ＣＣ４の立上り遅延ＤＲと、第２差動アンプ１３から出力されるクロック信号ＣＣ３の立上り遅延ＤＦは同一のものとなる。
【００３７】
図３（ｂ）や（ｃ）に示すように、データ信号ＤＡＴＡＰは差動アンプ１１を通過することでその立上りと立下りとで異なる遅延が及ぼされるが、この実施例の入力回路においては、第１ラッチ回路１５は第１差動アンプ１２からの出力クロック信号ＣＣ４により、また第２ラッチ回路１６は第２差動アンプ１３からの出力クロック信号ＣＣ３により、それぞれデータ信号をラッチする。
【００３８】
そして、第１のラッチ回路１５に入力されるクロック信号ＣＣ４の立上り遅延ＤＲと、第２のラッチ回路１６に入力されるクロック信号ＣＣ３の立上り遅延ＤＦとが同じ長さであるので、図３（ｂ），（ｃ）に示すように、データ信号ＤＡＴＡＰがハイレベルからロウレベルへ変化する場合でもロウレベルからハイレベルへ変化する場合でも上記のクロック信号ＣＣ３，ＣＣ４の立上りエッジでそれぞれラッチ回路１５，１６に正しくデータが取り込まれる。その結果、実施例の入力回路では予め設定されたセットアップ時間とホールド時間に合わせてデータ信号ＣＤ２が確定された状態になり、データラッチが正常に行われる。
【００３９】
次に、上記入力回路を半導体集積回路に適用した例について説明する。
【００４０】
図４は、上記の入力回路をデータ入力部に備えた液晶駆動装置である液晶ドライバの全体構成を示すブロック図である。
【００４１】
この実施例の液晶ドライバ１００は、例えばノート型コンピュータに備わるＴＦＴ液晶パネルやディスプレイとして用いられるＴＦＴ液晶パネルのデータ線を駆動するもので、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップ上に形成されて構成される。
【００４２】
この実施例の液晶ドライバ１００は、小振幅差動信号の形態で外部から入力される例えば１画素あたり６ビットのデジタルデータＤＡＴＡ００Ｐ，ＤＡＴＡ００Ｎ〜ＤＡＴＡ２２Ｐ，ＤＡＴＡ２２Ｎを高速に入力する小振幅差動インターフェース１０１、同様に小振幅差動信号の形態で入力される外部クロックＣＬＰ，ＣＬＮを入力する小振幅差動インターフェースである差動アンプ１２，１３、入力したデジタルデータを一時的に保持するデータレジスタ１０４、データレジスタ１０４に保持されたデータが順次所定ビットに移されて１ライン分のデータを保持するデータラッチ回路１２２、データレジスタ１０４のデータをデータラッチ回路１２２の所定ビットに転送するためのシフトレジスタ１２１、データラッチ回路１２１に保持された１ライン分のデジタルデータから各画素毎の階調度を示すアナログ信号に変換するＤ／Ａコンバータ１２３、Ｄ／Ａコンバータ１２３からのアナログ信号に基づきＴＦＴ液晶パネルのデータ線の駆動電圧を発生させて出力する出力バッファ１２４等を備えている。
【００４３】
この液晶ドライバ１００において図１の入力回路に相当する部分は、小振幅差動インターフェース１０１、差動アンプ（小振幅差動インターフェース）１２，１３、データレジスタ１０４からなる入力回路１１０の部分である。小振幅差動インターフェース１０１には、図１の差動アンプ１１が所定ビット分設けられ、データレジスタ１０４にも図１のラッチ回路１５，１６が所定ビット分設けられている。
【００４４】
以上のように、この実施例の入力回路によれば、クロック入力用に２個の差動アンプ１２，１３を設け、それぞれ正相側と負相側が逆にされるように信号を入力させることで、外部クロックの立上りの部分の遅延と立下りの部分の遅延とを同一にしたクロック信号を内部で生成することが出来る。そして、このように生成したクロック信号を用いて外部クロックの立上りと立下りの両エッジに同期させて信号を取り込むようにしたので、データラッチのタイミング調整を容易にすることが出来る。従って、半導体の製造ばらつき、入力クロックの中心電圧、電源電圧、並びに、温度などの条件がある程度変化しても、動作に支障をきたさない高速な入力回路を実現できる。
【００４５】
また、このような入力回路をデータ入力部に備えた液晶ドライバ１００によれば、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現することが出来る。
【００４６】
また、入力回路１１０における入力信号の立上り遅延と立下り遅延のばらつきは、クロック信号については解消されデータ信号のみ考慮すればよいことから、液晶ドライバ１００の入力回路１１０におけるセットアップ・ホールド時間に係るスペック向上を図ることが出来る。また、それにより更に高速な動作も実現できる。
【００４７】
また、外部クロックＣＬＰ，ＣＬＮを２個の差動アンプ１２，１３に入力することで、クロック入力端子の入力容量は多少変化するが、入力端子と差動アンプ１２，１３の間には、規定外の入力信号から内部の回路を保護する保護ダイオード或いは入力電圧をクランプする大きな保護ＭＯＳＦＥＴが接続されており、それらに対して差動アンプ１２，１３のゲート容量は小さなものなので（具体的には５ｐＦに対して０．１ｐＦ程度かそれ以下）、入力インピーダンスの変化は無視できるレベルである。また、差動アンプが１個増えることでその分消費電流も増加するが、半導体チップ全体の消費電流でみれば僅かなものである。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、実施例において差動アンプ（小振幅差動信号インターフェース）の具体的な回路構成を例示したが、差動増幅段などは公知となっている種々の変形例があるし、差動増幅段より後段の回路構成も種々の変形が可能である。また、ＭＯＳＦＥＴに限られずバイポーラトランジスタにより構成することも出来る。また、クロック入力用の２個の差動アンプは全く同じ回路構成にする必要もなく、立上り遅延が同等であれば異なる回路構成でも同様の効果が得られる。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶ドライバについて説明したがこの発明はそれに限定されるものでなく、小振幅差動信号インターフェースを用いて信号入力を行う半導体集積回路に広く利用することができる。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５２】
すなわち、本発明に従うと、小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延のばらつきが解消され、入力信号の立上り遅延と立下り遅延のばらつきはデータ信号についてのみ考慮すれば良くなるので、クロック信号についてもばらつきが生じていた従来回路に比べて、セットアップ・ホールドに係るスペックが向上され、それにより更に高速な動作が実現できるという効果がある。
【００５３】
また、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な入力回路の実施例を示す論理ブロック図である。
【図２】図１の差動アンプの部分を詳細に示すＭＯＳ回路図である。
【図３】図１の入力回路の動作を説明するタイムチャートである。
【図４】本発明に係る入力回路を備えた液晶ドライバの全体構成を示すブロック図である。
【図５】従来の小振幅差動信号インターフェースを用いた入力回路の第１例を示す論理ブロック図である。
【図６】同、従来の入力回路の第２例を示す論理ブロック図である。
【図７】従来の入力回路でデータラッチが正常に行われない場合の動作を説明するタイムチャートである。
【符号の説明】
１ 差動増幅段
２ 駆動段
３ バッファ段
１１ 差動アンプ（小振幅差動信号インターフェース）
１２，１３ クロック入力用の差動アンプ
１４ 遅延回路
１５，１６ ラッチ回路
１００ 液晶ドライバ（液晶駆動装置）
１１０ 入力回路
１０１ 小振幅差動インターフェース
１０４ データレジスタ
ＣＬＰ 正相側の外部クロック信号
ＣＬＮ 負相側の外部クロック信号
【発明の属する技術分野】
この発明は、例えばＬＶＤＳ（Low Voltage Differential Signals）その他の小振幅差動信号インターフェースを備えた入力回路に適用して有用な技術に関し、例えばＴＦＴ（thin film transistors）液晶パネルを駆動する液晶ドライバなどに利用して特に有用な技術に関する。
【０００２】
【従来の技術】
例えばノート型コンピュータや液晶ディスプレイに備わるＴＦＴ液晶パネルのデータ線を駆動する液晶ドライバとして、１画素あたり６ビットのデジタルデータを高速に入力するとともに、これらのデジタルデータに基づいて６４階調で３８４本の出力電圧を発生するものがある。近年、このような液晶ドライバにおいて高速にデジタルデータを送受信するインターフェースとして、ＬＶＤＳやその派生規格の小振幅差動信号インターフェースが用いられている。このような小振幅差動信号インターフェースを用いることで、ＣＭＯＳインターフェースなどを適用した場合に比べて、消費電力の削減や入出力信号の電磁波干渉（ＥＭＩ）の低減を図ることが出来る。
【０００３】
従来、小振幅差動信号インターフェースを備えた入力回路においてクロック信号の立上りと立下りの両エッジでデジタルデータを取り込む場合、例えば、図５や図６に示すような方式でデータ信号の入力を行っていた。
【０００４】
図５に示す方式は、外部から入力されるクロック信号ＣＬの立上りと立下りに基づきデータ信号ＡＤ２を取り込む第１のラッチ回路４５と第２のラッチ回路４６とを備えるとともに、差動信号の形態で送られてくるクロック信号ＣＬＰ，ＣＬＮを１個の差動アンプ（小振幅差動信号インターフェース回路）４１で受信して、クロック信号ＣＬＰ又はＣＬＮと同相の出力ＡＣ３と該出力ＡＣをインバータ４３で反転した出力ＡＣ４とを２個のラッチ回路４５，４６のクロック端子にそれぞれ入力してラッチタイミングを与えるようにしたものである。
【０００５】
図６に示す方式は、図５の方式と同様にクロック信号ＣＬの立上りと立下りに同期してデータを取り込む第１および第２のラッチ回路４５，４６を備えるとともに、差動信号の形態で送られてくるクロック信号ＣＬＰ，ＣＬＮを差動入力差動出力型のアンプ（小振幅差動信号インターフェース回路）４１’で受信するとともに、その差動出力ＡＣ３，／ＡＣ３を２個のラッチ回路４５，４６にそれぞれ入力してラッチタイミングを与えるようにしたものである。
【０００６】
【発明が解決しようとする課題】
本発明者らは上記従来の小振幅差動インターフェースについて検討した結果、データ信号を正しく取り込めないおそれがあることを見出した。
【０００７】
図７には、従来の小振幅差動信号インターフェースを備えた入力回路において信号の取り込みが正常に行えない場合のタイムチャートを示す。同図（ａ）は、外部から入力されたクロック信号ＣＬの差動アンプ４１入力直前のクロック信号ＡＣ１と、差動アンプ４１を通過した後のクロック信号ＡＣ３、（ｂ）および（ｃ）は外部から入力されたデータ信号ＤＡＴＡＰの差動アンプ４２入力直前のデータ信号ＡＤ１と、差動アンプ４２を通過しラッチ回路４５，４６に入力されるデータ信号ＡＤ２を、それぞれ示している。（ｂ）と（ｃ）とでは、データ信号ＡＤ１は互いに約１８０°ずれている。
【０００８】
ところで、差動アンプ（小振幅差動信号インターフェース回路）は、一般に一対の差動信号の電位差を増幅する差動増幅段を入力側に備えるが、この差動増幅段の特徴から、出力の立上り時間と立下り時間とを同じにすることが難しい。例えば、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの駆動力比を変えて立上り時間と立下り時間を同じにしようとしても、入力信号の中心電圧や振幅、差動増幅段に供給される電源電圧、並びに、温度等のちょっとした変化により、その出力の立上り時間と立下り時間に差異が生じてしまう。
【０００９】
そして、立上り時間や立下り時間に差異が生じると、その信号は後段の駆動段やバッファ段で波形整形されるので、図７（ａ）に示されているように、立上り信号の遅延ＤＲと立下り信号の遅延ＤＦの差異となって現れる。また、図７（ａ）から分るように、周期的に変化するクロック信号の場合には、差動アンプから出力されるクロック信号ＡＣ３のデューティ比が変化してしまうことになる。
【００１０】
その結果、図５に示すような従来の入力回路では、差動アンプ４１から出力されるクロック信号ＡＣ３の立上りタイミングと立下りタイミングでそれぞれラッチ回路４５，４６にデータを取り込むため、クロックタイミングにばらつきが生じたような影響を与え、ラッチ回路のセットアップ時間・ホールド時間に合わせてデータ信号の入力タイミングを調整するのが困難になる。例えば、図７（ｃ）に示すようにクロックの立下りのときにハイレベルからロウレベルに変化するデータ信号ＤＡＴＡＰが入力された場合には、クロック信号ＡＣ１，ＡＣ３の遅延に差があってもデータを正しく取り込むことが出来るが、図７（ｂ）のようにクロックの立下りのときに応じてロウレベルからハイレベルへ変化するデータ信号ＤＡＴＡＰが入力された場合には、クロックの立下りタイミングにおいてデータが正しく取り込まれないといった事態が生じかねない。
【００１１】
その結果、入力回路の高速化が阻害されたり、或いは、差動アンプから出力されるクロック信号のデューティ比を一定に保つために差動アンプの入力中心電圧や電源電圧の許容変動範囲を狭めなければならないという課題が生じる。
【００１２】
また、図６に示すように、クロック信号を入力する差動アンプ４１’において該差動アンプ４１’から差動出力を取り出すようにした場合でも、一般に差動増幅段は正相側と負相側とで非対称の回路構成となっているため、同じ立上りの増幅出力を見ても正相側の出力と負相側の出力とでは同一の遅延にはならず、図５の入力回路と同様の問題が生じる。
【００１３】
この発明の目的は、クロック信号の立上りと立下りの両方でデータを取り込む小振幅差動インターフェースを用いた入力回路において、クロック信号の立上り部分の遅延と立下り部分の遅延のズレをなくし、データラッチタイミングの調整を容易にすることで、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害することのない入力回路を提供することにある。
【００１４】
この発明の他の目的は、上記の入力回路をデータ信号入力部に設けることで、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、ＥＭＩを低減し且つ低消費電力に画素毎のデジタルデータを入力することのできる液晶駆動装置を提供することにある。
【００１５】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１７】
すなわち、クロック信号およびデータ信号がそれぞれ差動信号で入力される差動アンプを備え、上記クロック信号の立上りと立下りのそれぞれに同期して上記データ信号を内部に取り込む入力回路において、上記クロック信号が入力される差動アンプが２個設けられ、これらの差動アンプの各正相入力端子と負相入力端子には前記差動クロック信号の正相信号と負相信号がそれぞれ逆の関係で入力されるとともに、両差動アンプからはともに正相側入力と同相或いは負相側入力と同相の信号がデータ取込み用のタイミング信号として出力されるように構成するものである。
【００１８】
このような手段によれば、クロック信号が入力される２個の差動アンプの一方から出力されるクロック信号と他方から出力されるクロック信号との両方を用いることで、外部入力されるクロック信号の立上りと立下りの両エッジで信号を取り込むように出来るとともに、個々の差動アンプでは、その差動増幅段で増幅信号の立上り時間と立下り時間にずれが生じても、増幅信号の立上り又は立下りの何れかのみを用いて信号取り込み用のクロック信号を出力すれば良いので、それらのズレが信号取り込み用のクロック信号のばらつきとして影響しない。従って、２個の差動アンプから出力されるクロック信号のタイミングを適宜に設定することが可能となり、データ取り込みのタイミング調整を容易にすることが出来る。従って、半導体の製造ばらつき、入力クロックの中心電圧、電源電圧、並びに、温度などの条件がある程度変化しても、動作に支障をきたさない高速な入力回路を実現できる。
【００１９】
望ましくは、上記クロック信号が入力される２個の差動アンプの差動増幅段は同一の回路構成であると良い。それにより、これらのうち一方の差動アンプの差動増幅段の動作と、他方の差動アンプの差動増幅段の動作とが、正相側と負相側とで完全に対称なものとなり、クロック信号が入力される２個の差動アンプで生じる外部入力されたクロック信号の立上り部分の遅延と立下り部分の遅延をほぼ同一にすることが出来る。
【００２０】
具体的には、タイミング信号の立上り又は立上りに基づいて上記データ信号をラッチする第１のラッチ回路と第２のラッチ回路が設けられ、これらのうち第１のラッチ回路には上記クロック信号が入力される２個の差動アンプのうちの一方の差動アンプより出力されたタイミング信号が入力され、第２のラッチ回路には他方の差動アンプより出力されたタイミング信号が入力されるように構成すると良い。
【００２１】
また望ましくは、上記第１のラッチ回路および第２のラッチ回路はともに各々に入力されるタイミング信号の立上り、或いは立下りでデータ信号をそれぞれラッチするように構成すると良い。
【００２２】
このように構成することで、外部入力されたクロック信号の立上り部分の遅延と立下り部分の遅延をほぼ同一にして、これらクロック信号の両エッジに基づき容易なタイミング調整でデータラッチすることが出きる。
【００２３】
また、本発明に係る液晶駆動装置は、デジタル表示データが入力され、該表示データに基づき液晶駆動用信号を生成して出力する液晶駆動装置において、上述の入力回路が上記表示データを取り込む入力手段として設けた構成である。
【００２４】
このような液晶駆動装置によれば、上記の入力回路により、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現することが出来る。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施例を図１〜図４の図面に基づいて説明する。
【００２６】
図１は、本発明を適用して好適な入力回路の実施例を示す論理ブロック図、図２は、図１の差動アンプの詳細例を示す回路図である。
【００２７】
この実施例の入力回路は、例えばＩＥＥＥ（Institute of Electrical and Electronics Engineers）に規定されているＬＤＶＳインターフェースや、その派生技術の小振幅差動信号インターフェースを用いた入力回路であり、小振幅差動信号（例えば振幅２００ｍＶ〜５００ｍＶ）の外部クロックＣＬＰ，ＣＬＮやデータ信号ＤＡＴＡＰ，ＤＡＴＡＮを入力して、外部クロック（例えば正相側の外部クロックＣＬＰ）の立上りと立下りの両エッジで入力データを内部に取り込むように構成されている。
【００２８】
図１において、１１〜１３は小振幅差動信号インターフェース回路を構成する差動アンプ、１４はクロックとのレーシングを避けるためにデータ信号に適宜遅延をかける遅延回路、１６と１５はクロック（クロック端子ＣＬに入力されるタイミング信号）に同期してデータを一時的にラッチするクロック同期式のラッチ回路である。
【００２９】
差動アンプ１１〜１３は、特に制限されるものでないが、図２に示すように、一対の差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３とその共通ソースに接続された定電流用ＭＯＳＦＥＴ Ｑ１と差動入力ＭＯＳＦＥＴＱ２，Ｑ３のドレインに接続されたカレントミラー接続のアクティブ負荷ＭＯＳＦＥＴ Ｑ４，Ｑ５とからなる差動増幅段１、差動増幅段１からの増幅出力を受けてこの出力電圧に応じてハイレベルとロウレベルの信号を出力する駆動段２、駆動段２からの出力を後段の回路のインピーダンスに整合させるバッファ段３などから構成される。
【００３０】
差動増幅段１においては、電源ＶＣＣ側からグランド側に直流電流が生じるが、消費電力を低減するために、ＭＯＳＦＥＴ Ｑ１のゲートに印加される電流制御用電圧ＳＶＧＰにより定電流用ＭＯＳＦＥＴ Ｑ１の電流を制御することによってこの差動増幅段１の直流電流はある程度小さくなるように設定されている。また、差動増幅段１は、差動入力ＭＯＳＦＥＴ Ｑ２，Ｑ３のドレインに接続されるカレントミラー型のアクティブ負荷ＭＯＳＦＥＴ Ｑ４，Ｑ５の共通ゲート端子がＭＯＳＦＥＴ Ｑ４のドレイン端子に結合されているため、回路は正相側と負相側とで非対称になっている。
【００３１】
このような差動増幅段１によれば、電源電圧ＶＣＣや制御電圧ＳＶＧＰの変化、正相と負相の入力端子ＹＰ，ＹＮから入力される信号の中心電圧や振幅の変化、ＰチャネルＭＯＳＦＥＴ Ｑ２，Ｑ３とＮチャネルＭＯＳＦＥＴ Ｑ４，Ｑ５の製造ばらつき等により、出力ノードｎ３から出力される信号の立上り時間と立下り時間に差異が生じてしまう。そして、この信号は後段の駆動段２やバッファ段３で波形整形されるので、出力端子から出力される信号は立上りと立下りとで遅延の異なる信号となって現れる。すなわち、一対の入力差動信号のうち正相信号の電位が負相信号の電位よりも高くなったタイミングから出力信号ＯＵＴが立ち上がるまでの遅延と、正相信号の電位が負相信号の電位よりも低くなったタイミングから出力信号ＯＵＴが立ち下がるまでの遅延とが同一時間とならず、図２の差動アンプでは電圧などの条件により立上りの際の遅延時間よりも立下りの際の遅延時間の方が長くなってしまう。
【００３２】
図１の実施例の入力回路では、差動データ信号ＤＡＴＡＰ，ＤＡＴＡＮは１個の差動アンプ１１により取り込むのに対し、差動クロック信号ＣＬＰ，ＣＬＮは２個の差動アンプ１２，１３により取り込むように構成されている。そして、第１の差動アンプ１２では正相側クロック信号が正相入力端子に入力され負相クロック信号が負相入力端子に入力される一方、第２の差動アンプ１３ではその逆に正相クロック信号が負相入力端子に入力され負相側クロック信号が正相入力端子に入力されるように構成されている。また、これら第１および第２の差動アンプ１２，１３は同一の回路構成になっている。これによって、正相側入力クロック信号ＣＬＰが立ち上がってから第１の差動アンプ１２側の出力が立ち上がるまでの遅延時間と、正相側のクロック信号ＣＬＰが立ち下がってから第２の差動アンプ１３側の出力が立ち上がるまでの遅延時間とが同一にされる。同様に、正相側入力クロック信号ＣＬＰが立ち下がってから第１の差動アンプ１２側の出力が立ち下がるまでの遅延時間と、正相側入力クロック信号ＣＬＰが立ち上ってから第２の差動アンプ１３側の出力が立ち下がるまでの遅延時間とが同一にされる。
【００３３】
また、図１の実施例の入力回路では、第１の差動アンプ１２の出力（タイミング信号）が第１のラッチ回路１５のクロック端子に、第２の差動アンプ１３の出力（タイミング信号）が第２のラッチ回路１６のクロック端子に入力され、第１および第２のラッチ回路１５，１６では、それぞれ入力クロックの立上りでデータのラッチ動作を行うように構成されている。その結果、第１のラッチ回路１５は外部クロックＣＬＰの立上りに同期してデータをラッチし、第２のラッチ回路１６は外部クロックＣＬＰの立下りに同期してデータをラッチするように動作する。
【００３４】
図３には、上記入力回路の動作を説明するためのタイムチャートを示す。
【００３５】
同図において、（ａ）は外部から入力されるクロック信号ＣＬＰ，ＣＬＮの第１および第２の差動アンプ１２，１３入力直前のクロック信号ＣＣ１，ＣＣ２と第１と第２の差動アンプ１２，１３を通過した後のクロック信号ＣＣ３，ＣＣ４、（ｂ）および（ｃ）は外部から入力される正相側のデータ信号ＤＡＴＡＰの差動アンプ１１入力直前のデータ信号ＣＤ１と、差動アンプ１１を通過してラッチ回路１５，１６に入力されるデータ信号ＣＤ２とを、それぞれ示している。（ｂ）と（ｃ）とでは、データ信号ＣＤ１は互いに約１８０°ずれている。
【００３６】
この実施例の入力回路によれば、図３（ａ）に示すように、差動クロック信号ＣＬＰ，ＣＬＮが２個の差動アンプ１２，１３に対して互いに正相側と負相側とが逆にされた状態で入力されるので、第１差動アンプ１２から出力されるクロック信号ＣＣ４の立上り遅延ＤＲと、第２差動アンプ１３から出力されるクロック信号ＣＣ３の立上り遅延ＤＦは同一のものとなる。
【００３７】
図３（ｂ）や（ｃ）に示すように、データ信号ＤＡＴＡＰは差動アンプ１１を通過することでその立上りと立下りとで異なる遅延が及ぼされるが、この実施例の入力回路においては、第１ラッチ回路１５は第１差動アンプ１２からの出力クロック信号ＣＣ４により、また第２ラッチ回路１６は第２差動アンプ１３からの出力クロック信号ＣＣ３により、それぞれデータ信号をラッチする。
【００３８】
そして、第１のラッチ回路１５に入力されるクロック信号ＣＣ４の立上り遅延ＤＲと、第２のラッチ回路１６に入力されるクロック信号ＣＣ３の立上り遅延ＤＦとが同じ長さであるので、図３（ｂ），（ｃ）に示すように、データ信号ＤＡＴＡＰがハイレベルからロウレベルへ変化する場合でもロウレベルからハイレベルへ変化する場合でも上記のクロック信号ＣＣ３，ＣＣ４の立上りエッジでそれぞれラッチ回路１５，１６に正しくデータが取り込まれる。その結果、実施例の入力回路では予め設定されたセットアップ時間とホールド時間に合わせてデータ信号ＣＤ２が確定された状態になり、データラッチが正常に行われる。
【００３９】
次に、上記入力回路を半導体集積回路に適用した例について説明する。
【００４０】
図４は、上記の入力回路をデータ入力部に備えた液晶駆動装置である液晶ドライバの全体構成を示すブロック図である。
【００４１】
この実施例の液晶ドライバ１００は、例えばノート型コンピュータに備わるＴＦＴ液晶パネルやディスプレイとして用いられるＴＦＴ液晶パネルのデータ線を駆動するもので、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップ上に形成されて構成される。
【００４２】
この実施例の液晶ドライバ１００は、小振幅差動信号の形態で外部から入力される例えば１画素あたり６ビットのデジタルデータＤＡＴＡ００Ｐ，ＤＡＴＡ００Ｎ〜ＤＡＴＡ２２Ｐ，ＤＡＴＡ２２Ｎを高速に入力する小振幅差動インターフェース１０１、同様に小振幅差動信号の形態で入力される外部クロックＣＬＰ，ＣＬＮを入力する小振幅差動インターフェースである差動アンプ１２，１３、入力したデジタルデータを一時的に保持するデータレジスタ１０４、データレジスタ１０４に保持されたデータが順次所定ビットに移されて１ライン分のデータを保持するデータラッチ回路１２２、データレジスタ１０４のデータをデータラッチ回路１２２の所定ビットに転送するためのシフトレジスタ１２１、データラッチ回路１２１に保持された１ライン分のデジタルデータから各画素毎の階調度を示すアナログ信号に変換するＤ／Ａコンバータ１２３、Ｄ／Ａコンバータ１２３からのアナログ信号に基づきＴＦＴ液晶パネルのデータ線の駆動電圧を発生させて出力する出力バッファ１２４等を備えている。
【００４３】
この液晶ドライバ１００において図１の入力回路に相当する部分は、小振幅差動インターフェース１０１、差動アンプ（小振幅差動インターフェース）１２，１３、データレジスタ１０４からなる入力回路１１０の部分である。小振幅差動インターフェース１０１には、図１の差動アンプ１１が所定ビット分設けられ、データレジスタ１０４にも図１のラッチ回路１５，１６が所定ビット分設けられている。
【００４４】
以上のように、この実施例の入力回路によれば、クロック入力用に２個の差動アンプ１２，１３を設け、それぞれ正相側と負相側が逆にされるように信号を入力させることで、外部クロックの立上りの部分の遅延と立下りの部分の遅延とを同一にしたクロック信号を内部で生成することが出来る。そして、このように生成したクロック信号を用いて外部クロックの立上りと立下りの両エッジに同期させて信号を取り込むようにしたので、データラッチのタイミング調整を容易にすることが出来る。従って、半導体の製造ばらつき、入力クロックの中心電圧、電源電圧、並びに、温度などの条件がある程度変化しても、動作に支障をきたさない高速な入力回路を実現できる。
【００４５】
また、このような入力回路をデータ入力部に備えた液晶ドライバ１００によれば、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現することが出来る。
【００４６】
また、入力回路１１０における入力信号の立上り遅延と立下り遅延のばらつきは、クロック信号については解消されデータ信号のみ考慮すればよいことから、液晶ドライバ１００の入力回路１１０におけるセットアップ・ホールド時間に係るスペック向上を図ることが出来る。また、それにより更に高速な動作も実現できる。
【００４７】
また、外部クロックＣＬＰ，ＣＬＮを２個の差動アンプ１２，１３に入力することで、クロック入力端子の入力容量は多少変化するが、入力端子と差動アンプ１２，１３の間には、規定外の入力信号から内部の回路を保護する保護ダイオード或いは入力電圧をクランプする大きな保護ＭＯＳＦＥＴが接続されており、それらに対して差動アンプ１２，１３のゲート容量は小さなものなので（具体的には５ｐＦに対して０．１ｐＦ程度かそれ以下）、入力インピーダンスの変化は無視できるレベルである。また、差動アンプが１個増えることでその分消費電流も増加するが、半導体チップ全体の消費電流でみれば僅かなものである。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、実施例において差動アンプ（小振幅差動信号インターフェース）の具体的な回路構成を例示したが、差動増幅段などは公知となっている種々の変形例があるし、差動増幅段より後段の回路構成も種々の変形が可能である。また、ＭＯＳＦＥＴに限られずバイポーラトランジスタにより構成することも出来る。また、クロック入力用の２個の差動アンプは全く同じ回路構成にする必要もなく、立上り遅延が同等であれば異なる回路構成でも同様の効果が得られる。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶ドライバについて説明したがこの発明はそれに限定されるものでなく、小振幅差動信号インターフェースを用いて信号入力を行う半導体集積回路に広く利用することができる。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５２】
すなわち、本発明に従うと、小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延のばらつきが解消され、入力信号の立上り遅延と立下り遅延のばらつきはデータ信号についてのみ考慮すれば良くなるので、クロック信号についてもばらつきが生じていた従来回路に比べて、セットアップ・ホールドに係るスペックが向上され、それにより更に高速な動作が実現できるという効果がある。
【００５３】
また、入力信号の中心電圧や電源電圧の許容変動範囲を狭めることなく、高速なデジタルデータの入力を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な入力回路の実施例を示す論理ブロック図である。
【図２】図１の差動アンプの部分を詳細に示すＭＯＳ回路図である。
【図３】図１の入力回路の動作を説明するタイムチャートである。
【図４】本発明に係る入力回路を備えた液晶ドライバの全体構成を示すブロック図である。
【図５】従来の小振幅差動信号インターフェースを用いた入力回路の第１例を示す論理ブロック図である。
【図６】同、従来の入力回路の第２例を示す論理ブロック図である。
【図７】従来の入力回路でデータラッチが正常に行われない場合の動作を説明するタイムチャートである。
【符号の説明】
１ 差動増幅段
２ 駆動段
３ バッファ段
１１ 差動アンプ（小振幅差動信号インターフェース）
１２，１３ クロック入力用の差動アンプ
１４ 遅延回路
１５，１６ ラッチ回路
１００ 液晶ドライバ（液晶駆動装置）
１１０ 入力回路
１０１ 小振幅差動インターフェース
１０４ データレジスタ
ＣＬＰ 正相側の外部クロック信号
ＣＬＮ 負相側の外部クロック信号
Claims (6)
- 正相入力端子に正相クロックを受け、負相入力端子に負相クロックを受け第１クロックを出力する第１差動アンプと、
負相入力端子に上記正相クロックを受け、正相入力端子に上記負相クロックを受け第２クロックを出力する第２差動アンプと、
正相データを受ける第１外部端子と、
負相データを受ける第２外部端子と、
上記正相データ及び負相データを上記第１外部端子及び上記第２外部端子とを介して差動で受けてデータを出力する第３差動アンプと、
上記第１差動アンプから出力される上記第１クロックにより、上記第３差動アンプからの上記データをラッチする第１ラッチと、
上記第２差動アンプから出力される上記第２クロックにより、上記第３差動アンプからの上記データをラッチする第２ラッチと、を具備し、
上記第３差動アンプは、
そのゲートが上記第１外部端子と上記第２外部端子とに各々接続された一対の差動ＭＯＳＦＥＴと、
電源と上記一対の差動ＭＯＳＦＥＴの共通ソースとの間に接続された電流源ＭＯＳＦＥＴと、
グランドと上記一対の差動ＭＯＳＦＥＴのそれぞれのドレインとの間に接続された負荷ＭＯＳＦＥＴとを含み、
上記電流源ＭＯＳＦＥＴのゲートには、電流制御用電圧が供給されることを特徴とする半導体集積回路。 - 上記第１差動アンプ及び第２アンプのそれぞれは、
そのゲートが上記第１外部端子と上記第２外部端子とに各々接続された一対の差動ＭＯＳＦＥＴと、
電源と上記一対の差動ＭＯＳＦＥＴの共通ソースとの間に接続された電流源ＭＯＳＦＥＴと、
グランドと上記一対の差動ＭＯＳＦＥＴのそれぞれのドレインとの間に接続された負荷ＭＯＳＦＥＴとを含み、
上記電流源ＭＯＳＦＥＴのゲートには、電流制御用電圧が供給されることを特徴とする請求項１に記載の半導体集積回路。 - 上記第１ラッチ及び上記第２ラッチの出力データに基づいて液晶表示装置を駆動する液晶駆動回路を備えることを特徴とする請求項１または２に記載の半導体集積回路。
- 液晶パネルに表示すべき画素データが差動形態で供給され差動インターフェース回路と、
上記差動インターフェース回路に結合され、上記差動インターフェース回路からの出力データを格納するデータレジスタと、
上記データレジスタの出力に結合され、上記液晶パネルの１ライン分の画素データが格納されるデータラッチ回路と、
上記データラッチ回路に結合され、１ライン分の画素データから各画素ごとの階調度を示すアナログ信号に変換するＤ／Ａコンバータと、
上記Ｄ／Ａコンバータからのアナログ信号に基づいて上記液晶パネルのデータ線を駆動する駆動電圧を発生する出力バッファと、
その正相入力端子に正相クロックを受け、その負相入力端子に負相クロックを受け第１クロックを出力する第１差動アンプと、
その負相入力端子に上記正相クロックを受け、その正相入力端子に上記負相クロックを受け第２クロックを出力する第２差動アンプと、
と、を具備し、
上記差動インターフェース回路は、正相データを受ける第１外部端子と負相データを受 ける第２外部端子とに結合され、上記正相データ及び負相データを上記第１外部端子及び上記第２外部端子とを介して差動データを受けて上記出力データを出力する第３差動アンプを含み、
上記データレジスタは、上記第１差動アンプから出力される上記第１クロックにより、上記第３差動アンプからの上記データをラッチする第１ラッチと、上記第２差動アンプから出力される上記第２クロックにより、上記第３差動アンプからの上記データをラッチする第２ラッチとを含み、
上記第３差動アンプは、そのゲートが上記第１外部端子と上記第２外部端子とに各々接続された一対の差動ＭＯＳＦＥＴと、電源と上記一対の差動ＭＯＳＦＥＴの共通ソースとの間に接続された電流源ＭＯＳＦＥＴと、グランドと上記一対の差動ＭＯＳＦＥＴのそれぞれのドレインとの間に接続された負荷ＭＯＳＦＥＴとを含み、
上記電流源ＭＯＳＦＥＴのゲートには、電流制御用電圧が供給されることを特徴とする液晶駆動装置。 - 上記第１差動アンプ及び第２アンプのそれぞれは、
そのゲートが上記第１外部端子と上記第２外部端子とに各々接続された一対の差動ＭＯＳＦＥＴと、
電源と上記一対の差動ＭＯＳＦＥＴの共通ソースとの間に接続された電流源ＭＯＳＦＥＴと、
グランドと上記一対の差動ＭＯＳＦＥＴのそれぞれのドレインとの間に接続された負荷ＭＯＳＦＥＴとを含み、
上記電流源ＭＯＳＦＥＴのゲートには、電流制御用電圧が供給されることを特徴とする請求項４に記載の液晶駆動装置。 - 上記差動インターフェース回路は、ＬＶＤＳ等の小振幅差動信号インターフェース回路であることを特徴とする請求項４に記載の液晶駆動装置。
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