KR19990076354A

KR19990076354A - 티에프티-엘씨디 게이트 구동회로

Info

Publication number: KR19990076354A
Application number: KR1019980011264A
Authority: KR
Inventors: 정관열; 이원기
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15
Also published as: KR100295648B1

Abstract

본 발명은 티에프티-엘씨디 게이트 구동회로에 관한 것으로, 종래에는 근접한 출력신호의 파형이 겹쳐지므로 근접한 게이트라인이 동시에 턴온되어 챠지 샤링이 발생하여 화질이 저하될 수 있는 문제점이 있었다. 따라서, 본 발명은 레벨시프터의 레벨시프팅신호를 각기 입력받아 그 신호의 펄스폭을 소정폭만큼 제거하는 쉬미트트리거부를 더 포함하여 구성함으로써 레벨시프터의 출력파형의 폭을 줄여 최종출력이 겹치는 현상을 방지함으로써 화질을 향상시킬 수 있는 효과가 있다.

Description

티에프티-엘씨디 게이트 구동회로

본 발명은 티에프티-엘씨디 게이트 구동회로에 관한 것으로, 특히 쉬미트트리거를 이용하여 레벨 쉬프터 출력파형의 폭을 줄임으로써 최종 출력신호가 겹치는 것을 방지할 수 있도록 한 티에프티-엘씨디 게이트 구동회로에 관한 것이다.

도1은 종래 티에프티-엘씨디 게이트 구동회로의 일실시예에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 펄스(STV)를 입력받아 이를 외부 클럭신호(CPV)에 의해 동기하여 그에 따른 제1,제2 시프팅신호(IN1),(IN2)를 출력하는 시프트레지스터(10)와; 상기 시프트레지스터(10)의 제1,제2 시프팅신호(IN1),(IN2)를 각기 입력받아 이를 소정 레벨로 시프팅하는 제1,제2 레벨시프터(11),(12)와; 상기 제1,제2 레벨시프터(11),(12)의 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 각기 입력받아 이를 반전증폭하는 제1,제2 인버터부(13),(14)와; 상기 제1,제2 인버터부(13),(14)의 제1,제2 반전증폭신호(INVI_01),(INVI_02)를 각기 입력받아 그 제1,제2 반전증폭신호(INVI_01) ,(INVI_02)의 레벨에 따라 외부로 출력하는 제1,제2 출력버퍼(15),(16)로 구성되며, 이와같이 구성된 종래 장치의 동작을 도2의 타이밍도를 참조하여 설명한다.

먼저, 시프트레지스터(10)는 소정 펄스신호(STV)를 입력받아 이를 외부 클럭신호(CPV)에 의해 동기하여 도2의 (a)와 같은 제1,제2 시프팅신호(IN1),(IN2)를 각기 제1,제2 레벨시프터(11),(12)에 인가한다.

이에따라, 상기 제1,제2 레벨시프터(11),(12)는 상기 시프트레지스터(10)의 도2의 (a)와 같은 제1,제2 시프팅신호(IN1),(IN2)를 입력받아 이를 소정 레벨로 시프팅하여 도2의 (b)와 같은 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 출력하고, 이때 제1,제2 인버터부(13),(14)는 상기 제1,제2 레벨시프터(11),(12)의 도2의 (b)와 같은 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 입력받아 이를 반전 증폭하여 각기 제1,제2 출력버퍼(15),(16)에 인가한다.

이에따라, 상기 제1,제2 출력버퍼(15),(16)는 상기 제1,제2 인버터로부터 도2의 (c)와 같은 제1,제2 반전증폭신호(INVI_01),(INVI_02)를 입력받아 그 제1,제2 반전증폭신호(INVI_01),(INVI_02)의 레벨이 소정 레벨이상일 경우 도2의 (c)와 같은 신호(OUT1),(OUT2)를 외부로 출력한다.

즉, 시프트레지스터(10)는 외부에서 입력되는 펄스신호(STV)를 외부 클럭신호(CPV)에 의해 동기하여 한 채널씩 전달하고, 제1,제2 레벨시프터(11),(12)는 상기 시프트레지스터(10)로부터 출력되는 저전압신호(IN1),(IN2)를 게이트라인을 구동하는데 필요한 고전압신호(LVSFT_01),(LVSFT_02)로 변환하여 출력하며, 상기 제1,제2 레벨시프터(11),(12)의 출력신호(LVSFT_01),(LVSFT_02)는 제1,제2 인버터부(13),(14)를 거쳐 반전 증폭되어 제1,제2 출력버퍼(15),(16)의 온/오프를 조절하며, 이때 상기 제1,제2 인버터부(13),(14)와 제1,제2 출력버퍼(15),(16)는 매우 큰 커패시티브 로드로 작용하는 게이트라인을 구동한다.

그러나, 상기와 같이 동작하는 종래 장치는 근접한 출력신호의 파형이 겹쳐지므로 근접한 게이트라인이 동시에 턴온되어 챠지샤링(Charge Sharing)이 발생하여 화질이 저하될 수 있는 문제점이 있었다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 쉬미트 트리거회로를 이용하여 레벨시프터의 출력파형에 대한 폭을 줄임으로써 최종출력이 겹치는 현상을 방지 할 수 있도록 한 티에프티-엘씨디 게이트 구동회로를 제공함에 그 목적이 있다.

도1은 종래 티에프티-엘씨디 게이트 구동회로의 구성을 보인 블록도.

도2는 도1에 있어서, 각 부의 출력파형도.

도3은 본 발명 티에프티-엘씨디 게이트 구동회로의 구성을 보인 블록도.

도4는 도3에 있어서, 쉬미트트리거부의 구성을 보인 회로도.

도5는 도3 에 있어서, 각 부의 출력파형도.

도6은 쉬미트트리거부의 전달특성을 보인도.

*도면의 주요부분에 대한 부호의 설명*

10:시프트레지스터 11,12:레벨시프터

13,14:인버터부 15,16:출력버퍼

20,21:출력버퍼

상기와 같은 목적을 달성하기 위한 본 발명은 펄스를 입력받아 이를 외부 클럭신호에 의해 동기하여 그에 따른 복수개의 시프팅신호를 출력하는 시프트레지스터와; 상기 시프트레지스터의 복수개의 시프팅신호를 각기 입력받아 이를 소정 레벨로 시프팅하는 복수개의 레벨시프터와; 상기 복수개의 레벨시프터로부터 출력되는 복수개의 레벨시프팅신호를 각기 입력받아 이를 반전증폭하는 복수개의 인버터부와; 상기 복수개의 인버터부로부터 출력되는 복수개의 반전증폭신호를 각기 입력받아 그 복수개의 반전증폭신호의 레벨에 따라 외부로 출력하는 복수개의 출력버퍼로 구성된 티에프티-엘씨디 게이트 구동회로에 있어서, 상기 복수개의 레벨시프터로부터 출력되는 복수개의 레벨시프팅신호를 각기 입력받아 그 복수개의 레벨시프팅신호의 펄스폭을 소정폭만큼 제거하는 복수개의 쉬미트트리거부를 더 포함하여 구성함을 특징으로 한다.

상기 쉬미트트리거부는 소스에 전원이 인가된 피모스트랜지스터의 드레인을 제1 엔모스트랜지스터의 드레인과 접속하고, 그 제1 엔모스트랜지스터의 소스에 소스가 접지된 제2 엔모스트랜지스터의 드레인을 접속하며, 상기 제1,제2 엔모스트랜지스터 및 피모스트랜지스터의 게이트에는 입력신호가 인가되고, 상기 피모스트랜지스터의 드레인과 상기 제1 엔모스트랜지스터의 드레인의 공통접속점을 드레인에 전원전압이 인가된 제3 엔모스트랜지스터의 게이트에 접속하며, 상기 제3 엔모스트랜지스터의 소스를 상기 제1 엔모스트랜지스터의 소스와 상기 제2 엔모스트랜지스터의 드레인의 공통접속점에 접속하고, 상기 피모스트랜지스터의 드레인과 상기 제1 엔모스트랜지스터의 드레인의 공통접속점에서 신호가 발생되도록 구성함을 특징으로 한다.

이하, 본 발명에 의한 티에프티-엘씨디 게이트 구동회로의 일실시예에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도3은 본 발명 티에프티-엘씨디 게이트 구동회로의 일실시예에 대한 구성을 보인 블록도로서, 이에 도시한 바와같이 펄스(STV)를 입력받아 이를 외부 클럭신호(CPV)에 의해 동기하여 제1,제2 시프팅신호(IN1),(IN2)를 출력하는 시프트레지스터(10)와; 상기 시프트레지스터(10)의 제1,제2 시프팅신호(IN1),(IN2)를 각기 입력받아 이를 소정 레벨로 시프팅하는 제1,제2 레벨시프터(11),(12)와; 상기 제1,제2 레벨시프터(11),(12)의 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 입력받아 그 두 신호(LVSFT_01),(LVSFT_02)의 펄스폭을 소정폭만큼 제거하는 제1,제2 쉬미트트리거부(20),(21)와; 상기 제1,제2 쉬미트트리거부(20),(21)로부터 트리거신호(SCH_01) ,(SCH_02)를 각기 입력받아 이를 반전증폭하는 제1,제2 인버터부(13),(14)와; 상기 제1,제2 인버터부(13),(14)의 제1,제2 반전증폭신호(INVI_01) ,(INVI_02)를 각기 입력받아 그 제1,제2 반전증폭신호(INVI_01) ,(INVI_02)의 레벨에 따라 외부로 출력하는 제1,제2 출력버퍼(15),(16)로 구성한다.

도4는 상기 제1,제2 쉬미트트리거부(20),(21)의 구성을 보인 회로도로서, 이에 도시한 바와같이 소스에 전원(VDD)이 인가된 피모스트랜지스터(P123)의 드레인을 제1 엔모스트랜지스터(N126)의 드레인과 접속하고, 그 제1 엔모스트랜지스터(N126)의 소스에 소스가 접지된 제2 엔모스트랜지스터(N124)의 드레인을 접속하며, 상기 제1,제2 엔모스트랜지스터(N126),(N124) 및 피모스트랜지스터(P123)의 게이트에는 입력신호(IN)가 인가되고, 상기 피모스트랜지스터(P123)의 드레인과 상기 제1 엔모스트랜지스터(N126)의 드레인과의 공통접속점을 드레인에 전원전압(VDD)이 인가된 제3 엔모스트랜지스터(N125)의 게이트에 접속하며, 상기 제3 엔모스트랜지스터(N125)의 소스를 상기 제1 엔모스트랜지스터(N126)의 소스와 상기 제2 엔모스트랜지스터(N124)의 드레인의 공통접속점에 접속하고, 상기 피모스트랜지스터(P123)의 드레인과 상기 제1 엔모스트랜지스터(N126)의 드레인의 공통접속점에서 신호(OUT)가 발생되도록 각기 구성하며, 이와같이 구성한 본 발명의 일실시예에 대한 동작을 도5의 타이밍도를 참조하여 상세히 설명한다.

먼저, 시프트레지스터(10)는 소정 펄스신호(STV)를 입력받아 이를 외부 클럭신호(CPV)에 의해 동기하여 도5의 (a)와 같은 제1,제2 시프팅신호(IN1),(IN2)를 각기 제1,제2 레벨시프터(11),(12)에 인가한다.

이에따라, 상기 제1,제2 레벨시프터(11),(12)는 상기 시프트레지스터(10)의 도5의 (a)와 같은 제1,제2 시프팅신호(IN1),(IN2)를 입력받아 이를 소정 레벨로 시프팅하여 도5의 (b)와 같은 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 출력하고, 이때 제1,제2 쉬미트트리거부(20),(21)는 상기 제1,제2 레벨시프터(11),(12)의 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 입력받아 그 두 신호(LVSFT_01) ,(LVSFT_02)의 펄스폭을 소정폭만큼 제거하여 도5의 (c)와 같은 신호(SCH_01) ,(SCH_02)를 제1,제2 인버터부(13),(14)에 인가한다.

여기서, 상기 제1,제2 쉬미트트리거부(20),(21)는 도6과 같은 전달특성을 갖는데,

V⁺

는 의 값을 갖고,

V^-

는 일반적인 인버터의 문턱전압과 동일하며, 이와같은 전달특성을 갖는 제1,제2 쉬미트트리거부(20),(21)의 상승에지 시간이 매우 큰 제1,제2 레벨시프팅신호(LVSFT_01),(LVSFT_02)를 인가하면 제1,제2 쉬미트트리거부(20),(21)의 출력 펄스(SCH_01) ,(SCH_02)의 폭은 입력펄스(LVSFT_01),(LVSFT_02)의 폭보다 거의 상승에지 시간만큼 짧아진다.

그 다음, 제1,제2 인버터부(13),(14)는 상기 제1,제2 쉬미트트리거부(20),(21)의 도5의 (c)와 같은 트리거신호(SCH_01),(SCH_02)를 입력받아 이를 반전 증폭하여 각기 제1,제2 출력버퍼(15),(16)에 인가한다.

이에따라, 상기 제1,제2 출력버퍼(15),(16)는 상기 제1,제2 인버터부(13),(14)로부터 제1,제2 반전증폭신호(INVI_11),(INVI_12)를 입력받아 그 제1,제2 반전증폭신호(INVI_11) ,(INVI_12)의 레벨이 소정 레벨이상일 경우 도5의 (d)와 같은 신호(OUT10),(OUT20)를 외부로 출력한다.

즉, 상기 제1,제2 레벨시프터(11),(12)의 제1,제2 레벨시프팅신호(LVSFT_01) ,(LVSFT_02)를 상기 제1,제2 쉬미트트리거부(20),(21)를 이용하여 펄스폭을 줄임으로써 근접한 채널의 최종 출력신호(OUT10),(OUT20)가 겹치는 것을 줄인다.

이상에서 상세히 설명한 바와같이 본 발명은 쉬미트트리거회로를 이용하여 레벨시프터의 출력파형의 폭을 줄여 최종출력이 겹치는 현상을 방지함으로써 화질을 향상시킬 수 있는 효과가 있다.

Claims

펄스를 입력받아 이를 외부 클럭신호에 의해 동기하여 그에 따른 복수개의 시프팅신호를 출력하는 시프트레지스터와; 상기 시프트레지스터의 복수개의 시프팅신호를 각기 입력받아 이를 소정 레벨로 시프팅하는 복수개의 레벨시프터와; 상기 복수개의 레벨시프터로부터 출력되는 복수개의 레벨시프팅신호를 각기 입력받아 이를 반전증폭하는 복수개의 인버터부와; 상기 복수개의 인버터부로부터 출력되는 복수개의 반전증폭신호를 각기 입력받아 그 복수개의 반전증폭신호의 레벨에 따라 외부로 출력하는 복수개의 출력버퍼로 구성된 티에프티-엘씨디 게이트 구동회로에 있어서, 상기 복수개의 레벨시프터로부터 출력되는 복수개의 레벨시프팅신호를 각기 입력받아 그 복수개의 레벨시프팅신호의 펄스폭을 소정폭만큼 제거하는 복수개의 쉬미트트리거부를 더 포함하여 구성한 것을 특징으로 하는 티에프티-엘씨디 게이트 구동회로.
제 1 항에 있어서, 쉬미트트리거부는 소스에 전원이 인가된 피모스트랜지스터의 드레인을 제1 엔모스트랜지스터의 드레인과 접속하고, 그 제1 엔모스트랜지스터의 소스에 소스가 접지된 제2 엔모스트랜지스터의 드레인을 접속하며, 상기 제1,제2 엔모스트랜지스터 및 피모스트랜지스터의 게이트에는 입력신호가 인가되고, 상기 피모스트랜지스터의 드레인과 상기 제1 엔모스트랜지스터의 드레인의 공통접속점을 드레인에 전원전압이 인가된 제3 엔모스트랜지스터의 게이트에 접속하며, 상기 제3 엔모스트랜지스터의 소스를 상기 제1 엔모스트랜지스터의 소스와 상기 제2 엔모스트랜지스터의 드레인의 공통접속점에 접속하고, 상기 피모스트랜지스터의 드레인과 상기 제1 엔모스트랜지스터의 드레인의 공통접속점에서 신호가 발생되도록 구성한 것을 특징으로 하는 티에프티-엘씨디 게이트 구동회로.