KR20190122987A - 딜레이 회로부를 갖는 반도체 집적 회로 장치 - Google Patents

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Abstract

딜레이 회로부를 포함하는 반도체 집적 회로 장치에 관한 기술이다. 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 복수의 딜레이 소자들이 연속적으로 연결된 제 1 및 제 2 딜레이 회로부 및 제어 회로 블록을 포함한다. 상기 제어 회로 블록은 상기 제 1 딜레이 회로부의 출력 신호를 입력 받고, 보상 신호에 응답하여, 상기 제 1 딜레이 회로부의 출력 신호를 반전시킨 출력 신호를 상기 제 2 딜레이 회로부에 제공한다.

Description

딜레이 회로부를 갖는 반도체 집적 회로 장치{Semiconductor Integrated Circuit Device Including Delay Circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는, 딜레이 회로부를 갖는 반도체 집적 회로 장치에 관한 것이다.
복수의 반도체 장치들은 적절한 신호 전달을 위해 딜레이 회로를 필요로 한다. 딜레이 회로는 인버터 체인(inverter chain) 또는 낸드(NAND) 로직 체인들로 구성될 수 있다.
CMOS 인버터 및 낸드 로직 각각은 일반적으로, NMOS 트랜지스터 및 PMOS 트랜지스터로 구성될 수 있다. 그런데, NMOS 트랜지스터 및 PMOS 트랜지스터는 번인(burn-in) 테스트등과 같은 스트레스 인가 공정이 진행되면, 트랜지스터들의 문턱 전압 및 동작 전류(driving current)가 열화되는 NBTI(negative bias temperature instability) 현상이 발생될 수 있다.
참고로, NBTI는 PMOS 트랜지스터가 지속적으로 턴온(turn on) 상태를 유지하는 경우 스트레스로 인하여 PMOS 트랜지스터의 문턱전압이 높아지고 PMOS 트랜지스터의 채널 형성이 방해되는 현상을 말한다. 다시 말해, PMOS 트랜지스터가 NBTI에 노출되는 경우 PMOS 트랜지스터의 동작 타이밍이 변동된다. 이로 인해, 딜레이 회로의 듀티비 디스토션(duty ratio distortion)이 발생되는 문제가 있다.
본 발명의 실시예들은 딜레이 회로부의 출력 신호 특성을 개선할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 복수의 딜레이 소자들이 연속적으로 연결된 제 1 딜레이 회로부 및 제 2 딜레이 회로부; 및 상기 제 1 딜레이 회로부의 출력 신호를 입력 받고, 보상 신호에 응답하여, 상기 제 1 딜레이 회로부의 출력 신호를 반전시킨 출력 신호를 상기 제 2 딜레이 회로부에 입력하는 제어 회로 블록을 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 연속적으로 연결되는 복수의 딜레이 소자들로 구성된 복수의 유닛 딜레이 라인들을 포함하며, 제어 신호에 따라, 상기 복수의 유닛 딜레이 라인들 중 일부는 딜레이 동작 모드로 구동되고, 나머지는 대기 모드로 구동되고, 상기 대기 상태의 상기 유닛 딜레이 라인들의 홀수 번째 딜레이 소자들은 상기 딜레이 동작 모드의 상기 유닛 딜레이 라인들의 홀수 번째 딜레이 소자들과 서로 상반된 레벨의 입력 신호를 입력받는다.
NBTI 스트레스 누적으로 인한 듀티 비 디스토션을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 일 예를 보여주는 구성도이다.
도 2는 본 발명의 일 실시예에 따른 딜레이 회로 블록을 나타낸 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 제어 회로 블록을 보여주는 회로도이다.
도 4는 본 발명의 실시예에 따른 인버터를 보여주는 예시도이다.
도 5는 NBTI 현상에 따른 인버터의 듀티 비 변화를 설명하기 위한 개략적인 타이밍도이다.
도 6은 본 발명의 실시예에 따른 딜레이 회로 블록의 듀티 디스토션 보상 과정을 설명하기 위한 개념도이다.
도 7은 본 발명의 일 실시예에 따른 듀티 비 변화를 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 딜레이 회로 블록을 보여주는 블록도이다.
도 9는 도 8의 유닛 딜레이 라인의 내부 회로를 보여주는 도면이다.
도 10은 본 발명의 복수의 유닛 딜레이 라인의 다양한 동작을 설명하기 위한 블록도이다.
도 11은 도 10의 복수의 유닛 딜레이 라인의 다양한 동작을 위한 경로 제어 신호의 인가 조건 및 그에 따른 입출력 노드의 신호 레벨을 나타내는 테이블이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 일 예를 보여주는 구성도이다.
도 1을 참조하면, 반도체 집적 회로 장치(100)는 딜레이 회로 블록(110)을 포함할 수 있다. 상기 딜레이 회로 블록(110)은 제 1 딜레이 회로부(120), 제 2 딜레이 회로부(130) 및 제어 회로 블록(140)을 포함할 수 있다.
제 1 딜레이 회로부(120) 및 제 2 딜레이 회로부(130)는 예를 들어, 대응되는 수의 딜레이 소자들(도시되지 않음)이 포함되도록 구분될 수 있다. 제 1 및 제 2 딜레이 회로부(130)는 복수의 딜레이 소자들이 연속적으로 연결되어 구성될 수 있다. 예를 들어, 제 1 및 제 2 딜레이 회로부(130)는 동일한 구성을 가질 수 있다. 또한, 상기 딜레이 소자는 인버터 혹은 낸드 게이트가 이용될 수 있다. 예를 들어, 입력 딜레이 경로(input delay path) 및 출력 지연 경로(output delay path)가 비병렬(anti parallel)하게 연결되는 딜레이 회로 블록인 경우, 상기 입력 딜레이 경로는 제 1 딜레이 회로부(120)에 해당되고, 상기 출력 지연 경로는 제 2 딜레이 회로부(130)에 해당될 수 있다.
제어 회로 블록(140)은 제 1 딜레이 회로부(120)와 제 2 딜레이 회로부(130) 사이에 연결될 수 있다. 제어 회로 블록(140)은 보상 신호(DL_EN)에 응답하여, 제 2 딜레이 회로부(130)의 입력 신호 레벨을 변경시킬 수 있다. 예를 들어, 상기 보상 신호(DL_EN)는 콘트롤러(도시되지 않음)에서 제공될 수 있고, 상기 보상 신호(DL_EN)는 반도체 집적 회로 장치의 번인 테스트 공정 후, 대기 동작 진입을 결정할 수 있다. 즉, 보상 신호(DL_EN)의 레벨에 따라 딜레이 동작(번인 테스트 동작) 및 대기 동작을 결정할 수 있다.
이와 같은 상기 제어 회로 블록(140)은 보상 신호(DL_EN)에 응답하여, 상기 제 1 딜레이 회로부(120)의 출력 신호를 상기 제 2 딜레이 회로부(130)에 전달하거나, 혹은 상기 제 1 딜레이 회로부(120)의 출력 신호를 반전시켜 제 2 딜레이 회로부(130)에 전달할 수 있다.
즉, 동작 모드시, 제 1 딜레이 회로부(120)의 딜레이 소자들 및 제 2 딜레이 회로부(130)의 딜레이 소자들은 반복적 동작에 의해 NBTI 현상이 발생될 수 있다.
한편, 보상 신호(DL_EN)가 인에이블되면, 제 2 딜레이 회로부(130)의 입력 신호가 변경되면서, 제 2 딜레이 회로부(130)의 딜레이 소자들 중 NBTI 현상이 발생되지 않은 소자들이 스트레스를 받게 된다. 이에 따라, 제 2 딜레이 회로부의 출력 펄스가 변경되므로써, 듀티 비가 보상된다. 즉, 제 1 딜레이 회로부(120)의 딜레이 소자들에서 듀티가 틀어진 경우라도, 제 2 딜레이 회로부(130)에서 듀티를 보상할 수 있다.
도 2는 본 발명의 일 실시예에 따른 딜레이 회로 블록을 나타낸 회로도이다. 도 3은 본 발명의 다른 실시예에 따른 제어 회로 블록을 보여주는 회로도이다.
도 2를 참조하면, 딜레이 회로 블록(110)의 제 1 딜레이 회로부(120)는 직렬로 연결된 n개의 인버터(IN1~INn)를 포함할 수 있다. 제 1 딜레이 회로부(120)는 입력 신호(SIG_IN)를 입력 받고, 상기 제 1 딜레이 회로부(120)를 구성하는 복수의 인버터(IN1~INn)들에 의해 순차적으로 반전 동작을 수행할 수 있다.
제 2 딜레이 회로부(130) 역시 직렬로 연결된 n개의 인버터(IN1~INn)를 포함할 수 있으며, 상기 제 1 딜레이 회로부(120)을 구성하는 n개의 인버터(IN1~INn)와 대칭적인 구성을 가질 수 있다.
제어 회로 블록(140)은 반전부(141) 및 전달부(145)를 포함할 수 있다. 반전부(141)는 듀티 비 보상을 위해, 보상 신호(DL_EN)가 하이로 인에이블되면, 제 1 딜레이 회로부(120)의 출력 신호를 반전시켜 입력 제어 신호(IN_CON)으로 출력할 수 있다.
한편, 전달부(145)는 보상 신호(DL_EN)가 로우로 디스에이블될 때, 제 1 딜레이 회로부(120)의 출력 신호를 그대로 입력 제어 신호(IN_CON)로서 제공할 수 있다. 반전부(141)는 예를 들어, 3상 인버터이고, 전달부(145)는 예를 들어, 트랜스퍼 게이트(transfer gate)로 구성될 수 있다. 상기 보상 신호(DL_EN)는 딜레이 회로 블록의 동작 모드(예를 들어, 번인 테스트 모드 혹은 딜레이 회로 동작)인 경우, 디스에이블되고, 대기 모드시 인에이블될 수 있다.
상기 제어 회로 블록(140)은 도 2의 구조에 한정되지 않고, 도 3에 도시된 바와 같이, 제 1 딜레이 회로부(120)의 출력 신호(out of 120)와 보상 신호(DL_EN)를 입력받는 낸드 게이트(146)로 구성될 수도 있다.
상기 제 2 딜레이 회로부(130)는 상기 입력 제어 신호(IN_CON)를 입력 받아, 제 2 딜레이 회로부(130)를 구성하는 상기 복수의 인버터(IN1~INn)들을 구동시킬 수 있다.
예를 들어, 보상 신호(DL_EN)가 인에이블되지 않은 경우, 다시 말해, 정상 딜레이 동작의 경우, 로우 레벨의 입력 신호가 제 1 및 제 2 딜레이 회로부(120)의 홀수 번째 인버터(IN1,IN3?)에 입력된다고 가정하는 경우, 상기 홀수 번째 인버터(IN1,IN3..)들이 NBTI 영향을 받을 수 있다.
그 후, 대기 모드시 보상 신호(DL_EN)가 인에이블되면, 상기 보상 신호(DL_EN)에 따라 제 2 딜레이 회로부(130)의 입력 제어 신호(IN_CON)의 레벨이 반전되어, 제 2 딜레이 회로부(130)는 짝수 번째 인버터들(IN2,IN4?)들이 로우 신호를 입력 받게 된다. 이에 따라, 제 2 딜레이 회로부(130)의 짝수 번째 인버터들(IN2,IN4)의 NBTI 영향을 받게 되므로써, 제 1 딜레이 회로부(120)와 제 2 딜레이 회로부(130)의 NBTI 영향으로 인한 듀티 비 디스토션이 상쇄된다.
도 4는 본 발명의 실시예에 따른 인버터를 보여주는 예시도이고, 도 5는 NBTI 현상에 따른 인버터의 듀티 비 변화를 설명하기 위한 개략적인 타이밍도이다. 도 6은 딜레이 회로 블록의 딜레이 동작 중 듀티 변화량을 보여주는 그래프이다
알려진 바와 같이, 인버터(IN)는 도 3에 도시된 바와 같이, PMOS 트랜지스터(Pm) 및 NMOS 트랜지스터(Nm)를 포함할 수 있다. PMOS 트랜지스터(Pm)는 입력 신호(Sin)를 입력받는 게이트, 전원 전압(VDD)과 연결되는 소스 및 NMOS 트랜지스터(Nm)과 연결되는 드레인을 포함할 수 있다. NMOS 트랜지스터(Nm)는 입력 신호(Sin)를 입력받는 게이트, PMOS 트랜지스터(Pm)와 연결되는 드레인 및 접지단에 연결되는 소스를 포함할 수 있다. 인버터(IN)는 상기 입력 신호(Sin)를 입력받아, 입력 신호(Sin)를 반전시켜 출력 신호(Sout)로서 출력할 수 있다.
상술한 바와 같이, 번인 테스트와 같이 장시간 인버팅 동작이 진행되면, 인버터(IN)의 PMOS 트랜지스터는 NBTI 현상으로 인해 문턱 전압 및 라이징/폴링 타이밍이 변경될 수 있다.
즉, 도 5에 도시된 바와 같이, 입력 신호(Sin) 레벨이 로우 일 때, PMOS 트랜지스터의 열화로 인해, 인버터(IN)의 출력 신호(Sout)의 라이징 타임(rising time)이 딜레이되어, 듀티 비가 틀어질 수 있다. 특히, 딜레이 회로 블록(120,130)과 같이 복수의 인버터들이 체인 형태로 연결되는 경우, 듀티 비 틀어짐이 누적되어, 도 5에 도시된 바와 같이, 듀티비 디스토션이 더욱 심하게 발생될 수 있다. 도 5의 a는 NBTI 현상으로 인한 라이징 에지의 딜레이를 나타낸다.
도 6은 본 발명의 실시예에 따른 딜레이 회로 블록의 듀티 디스토션 보상 과정을 설명하기 위한 개념도이다. 설명의 편의를 위해, 본 발명의 딜레이 회로 블록은 총 8개의 인버터로 구성된다고 가정하고, 각각 4개의 인버터들로 나누어 제 1 딜레이 회로부(120) 및 제 2 딜레이 회로부(130)로 한정할 것이다.
100 내지 200시간에 이르는 번인 테스트 동작 및 일반 딜레이 동작에 의해 지속적으로 신호가 토글링(toggling)되는 경우, 제 1 딜레이 회로부(120) 및 제 2 딜레이 회로부(130)의 짝수 번째(혹은 홀수 번째) 인버터의 PMOS 트랜지스터들이 NBTI 스트레스를 받을 수 있다.
도 6에 도시된 바와 같이, 제 1 딜레이 회로부(120)의 첫 번째 인버터(IN1)에 딜레이 입력 신호(SIG_IN)로서 하이(H) 레벨 신호가 입력되는 경우, 고, 제 1 딜레이 회로부(120)의 짝수 번째 인버터(IN2,IN4)들이 NBTI 영향을 받게된다. 이에 따라, 제 1 딜레이 회로부(120)의 출력 펄스는 라이징 에지(re_e)가 a1 시간만큼 지연된 형태로 발생된다(OUT 1).
대기 동작에 진입되면, 보상 신호(DL_EN)가 인에이블된다. 그러면, 제어 회로 블록(140)은 제 2 딜레이 회로부(130)의 첫번째 인버터(IN1)에 제 1 딜레이 회로부(120)의 출력 신호를 그대로 입력 받지 않고, 상기 제 1 딜레이 회로부(120)의 출력 신호를 반전 시킨 신호를 전달한다.
이에 따라, 제 2 딜레이 회로부(130)의 첫번째 인버터(IN1)는 제 1 딜레이 회로부(120)와 반대로 로우 레벨의 입력 제어 신호(IN_CON)를 입력 받게 된다. 제 2 딜레이 회로부(130)는 홀수 번째 인버터(IN1,IN3)들이 로우 레벨의 신호를 입력 받으므로써, 홀수 번째 인버터들(IN1,IN3)이 NBTI 영향을 받게 된다. 이에 따라, 제 2 딜레이 회로부(130)의 출력 펄스는 라이징 에지(re_o)가 a2 시간만큼 지연된 형태로 발생될 수 있다(OUT2).
결과적으로, 제 1 딜레이 회로부(120)의 출력 신호(OUT1)와 제 2 딜레이 회로부(130)의 출력 신호(OUT2)가 믹스된 딜레이 회로 블록(110)의 전체 출력(SIG_OUT)은 제 1 및 제 2 딜레이 회로부(120,130)의 라이징 에지 및 폴링 에지가 상호 보상되어, 듀티 비가 보정된다.
예를 들어, 제 1 딜레이 회로부(120)의 짝수 번째 인버터(IN2,IN4)의 라이징 에지(re_e)는 제 2 딜레이 회로부(130)의 짝수 번째 인버터(IN2,IN4)의 폴링 에지(fe_e)에 의해 보상되어, a1 만큼의 딜레이가 약 a1/2의 딜레이 만큼으로 보상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 듀티 비 변화를 보여주는 그래프이다.
도 7을 참조하면, 종래의 딜레이 회로 블록은 복수의 딜레이 소자를 지나면서, NBTI 스트레스 누적되어, 듀티 비가 점진적으로 증가되었다. 하지만, 본 실시예와 같이, 보상 신호의 인에이블에 따라, 제 2 딜레이 회로부(130)가 제 1 딜레이 회로부(120)와 반대로 동작함으로써, 듀티 비를 상쇄시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 딜레이 회로 블록을 보여주는 블록도이다.
도 8을 참조하면, 딜레이 회로 블록(200)은 복수의 유닛 딜레이 라인(UDL1~UDLn) 및 제어 회로부(250)를 포함할 수 있다.
복수의 유닛 딜레이 라인(UDL1~UDLn) 각각은 복수의 논리 회로들로 구성될 수 있고, 동일한 구성을 가질 수 있다. 복수의 유닛 딜레이 라인(UDL1~UDLn)은 직렬로 연결되어, 딜레이 회로 블록(200)을 구성할 수 있다. 복수의 유닛 딜레이 라인(UDL1~UDLn)은 제어 회로부(250)로부터 제공되는 경로 제어 신호(Path_CON)에 따라, 동작 모드의 유닛 딜레이 라인 및 대기 모드의 유닛 딜레이 라인으로 구분될 수 있다.
도 9는 본 실시예에 따른 유닛 딜레이 라인의 일 예를 보여주는 회로도이다.
도 9를 참조하면, 유닛 딜레이 라인(UDLm)은 제 1 및 제 2 입력 낸드 게이트들(NDI1, NDI2), 제 1 및 제 2 출력 낸드 게이트들(NDO1,NDO2), 및 제 1 및 제 2 경유 낸드 게이트들(NDC1,NDC2)을 포함할 수 있다.
제 1 입력 낸드 게이트(NDI1)는 입력 신호(CK_IN) 및 제 1 경로 제어 신호(Path_CON1)를 입력 받아, 낸드 연산할 수 있다. 제 2 입력 낸드 게이트(NDI2)는 제 1 입력 낸드 게이트(NDI1)의 출력 신호 및 노말리 하이(normally high) 전압(H)을 입력받아, 제 1 출력 신호(CK_OUT1)를 다음 단에 위치한 유닛 딜레이 라인(도시되지 않음)에 제공할 수 있다. 제 1 및 제 2 낸드 게이트(NDI1,NDI2)의 구동에 따라 입력 경로(Pi)가 형성될 수 있다.
제 1 출력 낸드 게이트(NDO1)는 다음단에 위치한 유닛 딜레이 라인(next UDL)의 출력 신호(CK_OUT) 및 상기 제 1 경유 낸드 게이트(NDC1)의 출력 신호를 낸드 연산할 수 있다. 제 2 출력 낸드 게이트(NDO2)는 제 1 출력 낸드 게이트(NDO1)의 출력 신호 및 제 2 경유 낸드 게이트(NDC2)의 출력 신호를 낸드 연산할 수 있다. 제 1 및 제 2 낸드 게이트(NDO1,NDO2)의 구동에 따라 출력 경로(Po)가 형성될 수 있다.
제 1 경유 낸드 게이트(NDC1)는 제 2 입력 낸드 게이트(NDI2)의 출력 신호 및 제 2 경로 제어 신호(Path_CON2)를 낸드 연산할 수 있다. 제 1 경유 낸드 게이트(NDC1)가 구동되면, 입력 경로(Pi)와 출력 경로(Po) 사이에 제 1 경유 경로(Pc1)가 형성될 수 있다.
제 2 경유 낸드 게이트(NDC2)는 제 1 입력 낸드 게이트(NDI1)의 출력 신호 및 제 3 경로 제어 신호(Path_CON3)를 낸드 연산할 수 있다. 제 2 경유 낸드 게이트(NDC2)가 구동되면, 제 1 입력 낸드 게이트(NDI1) 및 제 2 출력 낸드 게이트(NDO2) 사이에 제 2 경유 경로(Pc2)가 형성될 수 있다. 본 실시예에서 제 2 경유 경로(Pc2)는 이전에 위치한 유닛 딜레이 라인(UDLm-1)에 출력 신호(CK_out)를 제공하기 위하여 형성될 수 있다.
이와 같은 복수의 유닛 딜레이 라인(UDL1~UDLn)으로 구성된 딜레이 회로 블록(200)은 인에이블될 유닛 딜레이 라인(UDL1~UDLn)의 개수에 따라 딜레이 량이 결정될 수 있다. 유닛 딜레이 라인(UDL1~UDLn)의 인에이블 및 디스에이블은 경로 제어 신호(Path_CON1~3)의 레벨에 따라 결정될 수 있고, 디스에이블된 유닛 딜레이 라인(UDL1~UDLn)은 대기 상태의 유닛 딜레이 라인으로 판단한다. 이에 따라, 각 유닛 딜레이 라인(UDL1~UDLn)의 경로 제어 신호(Path_CON1~3)를 개별적으로 조절하므로써, 각 유닛 딜레이 라인별로 다양한 경로가 발생될 수 있다.
한편, 상기와 같은 낸드 게이트 역시 인버터와 유사하게, 2개의 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터로 구성될 수 있다. 이에 따라, 낸드 게이트의 PMOS 트랜지스터 역시, 장시간의 딜레이 동작시, NBTI 열화가 발생된다. 이로 인해, 딜레이 회로의 듀티 비가 틀어질 수 있다.
본 실시예에서는 대기중의 유닛 딜레이 라인들의 구동을 변경시켜, NBTI 스트레스 누적이 방지될 수 있도록, 경로 제어 신호(Path_CON1~3)을 조절할 수 있다.
도 10은 본 발명의 복수의 유닛 딜레이 라인의 다양한 동작을 설명하기 위한 블록도이다. 도 11은 도 10의 복수의 유닛 딜레이 라인의 다양한 동작을 위한 경로 제어 신호의 인가 조건 및 그에 따른 입출력 노드의 신호 레벨을 나타내는 테이블이다. 본 실시예서는 출력 신호 및 출력 노드의 전위 모두 같은 의미로 해석될 것이다.
도 9 내지 도 11을 참조하면, 복수의 유닛 딜레이 라인(UDL1~UDLn)중 일부, 예를 들어, 제 1 내지 제 4 유닛 딜레이 라인(UDL1~UDL4)은 딜레이 동작을 수행하고, 제 5 내지 제 n 유닛 딜레이 라인(UDL5~UDLn)은 대기 상태일 수 있다.
이때, 딜레이 동작을 수행하는 제 1 내지 제 3 유닛 딜레이 라인(UDL1~UDL3)은 그 내부에 입력 경로(Pi) 및 출력 경로(Po)만이 발생될 수 있도록, 케이스 1에 따른 경로 제어 신호(Path_CON1~3)들이 입력될 수 있다. 즉, 제 1 경로 제어 신호(Path_CON1)은 하이로 인에이블시키고, 제 2 및 제 3 경로 제어 신호(Path_CON2, Path_CON3)은 로우로 디스에이블시킨다. 또한, 입력 신호(CK_IN)로서, 입력 클럭(T)이 토글링되고, 각 출력 노드(ⓐ,ⓑ,ⓒ,ⓓ,ⓔ)에서 변형된 클럭(T)이 발생될 수 있다. 도면의 ⓐ는 제 1 입력 낸드 게이트(NDI1)의 출력 노드이고, ⓑ는 제 2 입력 낸드 게이트(NDI2)의 출력 노드이다. ⓒ는 출력 경로(Po) 상의 입력 터미널, 즉, 다음단에 위치하는 유닛 딜레이 라인의 출력 터미널(next UDL CK_out)일 수 있다. ⓓ는 제 1 출력 낸드 게이트(NDO1) 출력 노드이고, ⓔ는 제 2 출력 낸드 게이트(NDO2)의 출력 노드이면서, 해당 유닛 딜레이 라인의 출력 노드일 수 있다. 이에 따라, 입출력 경로(Pi,Po)상의 짝수 번째 낸드 게이트(NDI2,NDO2)에 로우 레벨 신호가 인가되므로써, 짝수 번째 낸드 게이트(NDI2,NDO2)들이 NBTI 스트레스를 상대적으로 더 받게 된다.
제 4 유닛 딜레이 라인(UDL4)은 케이스 2에 따른 경로 제어 신호(Path_CON1~3)들이 입력될 수 있다. 즉, 제 1 및 제 2 경유 제어 신호(Path_CON1, Path_CON2)는 하이로 인에이블되고, 제 3 경유 제어 신호(Path_CON3)가 로우로 디스에이블된다. 이에 따라, 입력 경로(Pi) 및 출력 경로(Po) 사이에 제 1 경유 경로(Pc1)가 발생될 수 있다. 이때, 제 4 유닛 딜레이 라인(UDL4)의 입출력 경로(Pi,Po)의 동작은 상기 제 1 내지 제 3 유닛 딜레이 라인(UDL1~UDL3)의 동작과 동일할 것이다.
제 5 유닛 딜레이 라인(UDL5)은 실질적인 딜레이 동작은 수행되지 않지만, 제 4 유닛 딜레이 라인(UDL4)의 출력 경로(Po)에 입력 신호(CK_out)를 제공할 수 있도록, 케이스 3에 따른 경로 제어 신호(Path_CON1~Path_CON3)들이 입력될 수 있다. 즉, 제 1 경유 제어 신호(Path_CON1)가 로우로 디스에이블되면, 제 1 입력 낸드 게이트(NDI1)의 출력 노드(ⓐ)는 지속적으로 하이 레벨이 유지한다. 이때, 제 1 경유 경로(Pc1)가 발생되지 않도록, 제 2 경로 제어 신호(Path_CON2)는 입력되지 않는다. 한편, 제 5 유닛 딜레이 라인(UDL5)내에 제 2 경유 경로(Pc2)가 발생될 수 있도록, 제 3 경유 제어 신호(Path_CON3)는 하이로 인에이블된다. 이에 따라, 제 2 경유 낸드 게이트(NDC2)는 로우 레벨의 신호를 출력하고, 제 2 출력 낸드 게이트(NDO2)는 제 1 출력 낸드 게이트(NDO1)의 출력 신호와 무관하게, 하이 레벨의 신호를 출력한다. 이에 따라, 제 4 유닛 딜레이 라인(UDL4)의 출력 경로(Po)의 입력 신호(CK_out)로서 하이 레벨 신호가 입력된다.
제 6 내지 제 n 유닛 딜레이 라인(UDL6~UDLn)은 대기 동작중인 유닛 딜레이 라인들이다. 제 6 내지 제 n 유닛 딜레이 라인(UDL6~UDLn)은 동작 모드 중 NBTI 영향을 받지 않았던 낸드 게이트들(예컨대, NDI1, NDC1, NDO1)이 NBTI 영향을 받을 수 있도록, 케이스 4에 따른 경로 제어 신호(Path_CON1~Path_CON3)들이 입력될 수 있다.
예를 들어, 제 1 및 제 2 경로 제어 신호(Path_CON1,Path_CON2)는 입력되지 않고, 입력 신호(CK_IN)로서 로우 레벨 신호가 입력된다. 이에 따라, 제 1 입력 낸드 게이트(NDI1)는 인버터로서 동작되고, 동작 모드와 반대로, 로우 레벨의 신호가 입력되기 때문에, NBTI 스트레스를 받을 수 있다. 제 1 입력 낸드 게이트(NDI1)의 출력 노드(ⓐ)는 하이 레벨의 전위를 갖게 된다.
한편, 하이 레벨의 입력 신호들이 제 2 입력 낸드 게이트(NDI2)에 입력됨에 따라, 제 2 입력 낸드 게이트(NDI2)는 로우 레벨의 신호를 출력한다.
제 1 경유 낸드 게이트(NDC1)는 제 2 경로 제어 신호(Path_CON2)가 입력되지 않으므로, 인버터로서 동작될 수 있다. 제 1 경유 낸드 게이트(NDC1)는 제 2 입력 낸드 게이트(NDI2)로부터 로우 레벨 신호가 입력되기 때문에, 하이 레벨의 신호가 출력된다.
제 1 출력 낸드 게이트(NDO1)는 다음 단에 위치한 유닛 딜레이 라인의 출력 신호(next UDL CK_out:ⓒ) 및 상기 하이 레벨인 제 1 경유 낸드 게이트(NDC1)의 출력 신호를 낸드 연산한다. 이때, 도 10의 신호 테이블에서와 같이, 다음 단에 위치한 유닛 딜레이 라인의 출력 신호(next UDL CK_out:ⓒ)는 로우 레벨 신호로서 설정하여, 동작 모드와 다르게, 제 1 출력 낸드 게이트(NDO1)는 대기 중 NBTI 스트레스를 받게된다. 이에 따라, 제 1 출력 낸드 게이트(NDO1)는 하이 레벨의 신호를 출력한다.
제 2 출력 낸드 게이트(NDO2)는 하이 레벨인 제 1 출력 낸드 게이트(NDO1)의 출력 신호(ⓓ) 및 제 2 경유 낸드 게이트(NDC2)의 출력 신호를 낸드 연산한다. 이때, 제 2 경유 낸드 게이트(NDC2)는 하이 레벨인 제 1 입력 낸드 게이트(NDI1)의 출력 신호(ⓐ)와 로우로 디스에이블된 제 3 경유 제어 신호(Path_CON3)를 낸드 연산하므로써, 하이 레벨의 신호를 출력할 수 있다. 이에 따라, 제 2 출력 낸드 게이트(NDO2)는 입력 터미널 모두에 하이 레벨의 신호를 인가받음으로써, 로우 레벨 신호를 출력 신호(CK_out)으로서 제공한다(ⓔ). 또한, 상기 출력 신호(CK_out)는 전단에 위치한 유닛 딜레이의 출력 경로(Po)의 입력 신호로서 제공된다.
이와 같이 대기 모드 상태의 유닛 딜레이 라인들(UDL6~UDLn)은 입출력 경로(Pi,Po)상의 홀수 번째 낸드 게이트들(NDI1,NDO1)에 로우 레벨 신호가 입력된다. 그러므로, 대기 모드 상태의 유닛 딜레이 라인들(UDL6~UDLn)은 동작 모드의 유닛 딜레이 라인(UDL1~UDL3)과 반대로, 홀수 번째 낸드 게이트들 (NDI1,NDO1)이 NBTI 스트레스를 상대적으로 더 받게 된다.
이후 대기 모드의 유닛 딜레이 라인(UDL6~UDLn)이 동작 상태로 전환되는 경우, 짝수 번째 낸드 게이트들(NDI2,NDO2)이 NBTI 영향을 받게 되므로, 상호 NBTI로 인한 듀티 비 틀어짐을 보상할 수 있다.
상기 실시예에서, 동작 모드의 유닛 딜레이 라인의 홀수 번째 낸드 게이트들이 하이 레벨의 신호를 입력받고, 짝수 번째 낸드 게이트들이 로우 레벨의 신호를 입력받으며, 대기 모드의 유닛 딜레이 라인의 홀수 번째 낸드 게이트들이 로우 레벨의 신호를 입력받고, 짝수 번째 낸드 게이트들이 하이우 레벨의 신호를 입력받는 경우에 대해 예를 들어 설명하였다. 하지만 여기에 한정되지 않고, 반대의 경우에 대해서도 동일한 효과를 달성함은 물론이다.
이상의 실시예는 예를 들어, 인버터 및 낸드 게이트를 예를 들어 설명하였지만, 여기에 한정되지 않고, 노어 게이트(NOR GATE) 또는 인버터, 낸드 게이트 및 노어 게이트의 조합물 등으로 다양하게 변경할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 딜레이 회로 블록 120 : 제 1 딜레이 회로부
130 : 제 2 딜레이 회로부 140 : 제어 회로 블록

Claims (12)

  1. 복수의 딜레이 소자들이 연속적으로 연결된 제 1 딜레이 회로부 및 제 2 딜레이 회로부; 및
    상기 제 1 딜레이 회로부의 출력 신호를 입력 받고, 보상 신호에 응답하여, 상기 제 1 딜레이 회로부의 출력 신호를 반전시킨 출력 신호를 상기 제 2 딜레이 회로부에 입력하는 제어 회로 블록을 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 보상 신호는 대기 모드시 인에이블되는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 딜레이 소자는 인버터인 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 딜레이 소자는 낸드 게이트인 반도체 집적 회로 장치.
  5. 연속적으로 연결되는 복수의 딜레이 소자들로 구성된 복수의 유닛 딜레이 라인들을 포함하며,
    제어 신호에 따라, 상기 복수의 유닛 딜레이 라인들 중 일부는 딜레이 동작 모드로 구동되고, 나머지는 대기 모드로 구동되고,
    상기 대기 상태의 상기 유닛 딜레이 라인들의 홀수 번째 딜레이 소자들은 상기 딜레이 동작 모드의 상기 유닛 딜레이 라인들의 홀수 번째 딜레이 소자들과 서로 상반된 레벨의 입력 신호를 입력받는 반도체 집적 회로 장치
  6. 제 5 항에 있어서,
    상기 유닛 딜레이 라인은,
    복수의 딜레이 소자들이 직렬 연결된 입력 경로;
    복수의 딜레이 소자들이 직렬 연결되어 구성되며, 상기 입력 경로와 비병렬하게 배열되는 출력 경로; 및
    상기 입력 경로와 출력 경로를 연결하며 적어도 하나의 딜레이 소자로 구성되는 경유 경로를 포함하는 반도체 집적 회로 장치.
  7. 제 6 항에 있어서,
    상기 제어 신호는,
    상기 입력 경로상의 상기 딜레이 소자에 입력되어 상기 입력 경로를 발생시키는 제 1 제어 신호;
    상기 입력 경로와 상기 출력 경로 사이에 연결된 상기 딜레이 소자를 인에이블시키기 위한 제 2 제어 신호; 및
    상기 입력 경로가 발생되지 않은 상태에서, 상기 입력 경로상의 첫 번째 딜레이 소자와 출력 경로상의 마지막 딜레이 소자 사이에 연결된 딜레이 소자를 인에이블시키기 위한 제 3 제어 신호를 포함하는 반도체 집적 회로 장치.
  8. 제 6 항에 있어서,
    상기 딜레이 동작 모드인 상기 유닛 딜레이 라인들의 홀수 번째 위치한 딜레이 소자들이 로우 레벨 신호를 입력받는 경우,
    상기 대기 모드인 상기 유닛 딜레이 라인들은 짝수 번째 딜레이 소자들이 로우 레벨 신호를 입력받는 반도체 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 딜레이 동작 모드인 상기 유닛 딜레이 라인들의 홀수 번째 위치한 딜레이 소자들 및 상기 대기 모드인 상기 유닛 딜레이 라인들은 짝수 번째 딜레이 소자들 각각은 상기 입력 경로 및 상기 출력 경로를 구성하는 반도체 집적 회로 장치.
  10. 제 6 항에 있어서,
    상기 딜레이 동작 모드인 상기 유닛 딜레이 라인들의 짝수 번째 위치한 딜레이 소자들이 로우 레벨 신호를 입력받는 경우,
    상기 대기 모드인 상기 유닛 딜레이 라인들은 홀수 번째 딜레이 소자들이 로우 레벨 신호를 입력받는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 딜레이 동작 모드인 상기 유닛 딜레이 라인들의 짝수 번째 위치한 딜레이 소자들 및 상기 대기 모드인 상기 유닛 딜레이 라인들은 홀수 번째 딜레이 소자들 각각은 상기 입력 경로 및 상기 출력 경로를 구성하는 반도체 집적 회로 장치.
  12. 제 5 항에 있어서,
    상기 딜레이 소자는 인버터 및 낸드 게이트 중 적어도 하나인 반도체 집적 회로 장치.
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