CN110663182B - 具有支持广电压供应范围的并联电压阈值架构的电路 - Google Patents

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Abstract

本发明涉及一种输出缓冲器(100)，其耦合成接收可跨越广电压供应范围的输入电压。所述输出缓冲器(100)包含第一金属氧化物硅MOS晶体管(MPs1)和第二MOS晶体管(MpL1)，所述第一金属氧化物硅晶体管具有第一导电类型和第一阈值电压，所述第二MOS晶体管具有所述第一导电类型和低于所述第一阈值电压的第二阈值电压。所述第一MOS晶体管(MPS1)在第一轨(VCCB)与第一信号线(VOUT)之间与所述第二MOS晶体管(MPL1)并联耦合。所述第一MOS晶体管(MPs1)和所述第二MOS晶体管(MPL1)各自接收相应栅极上的第一信号(VP)。

Description

具有支持广电压供应范围的并联电压阈值架构的电路
技术领域
本发明大体上涉及一种支持广电压供应范围的电路，且更确切地说，涉及一种具有支持广电压供应范围的并联阈值电压(VT)架构的电路。
背景技术
随着用于先进微控制器的供应电压持续降低，存在对低压电路(如转换器产品)的需要，所述低压电路将允许这些装置与旧式系统可靠地介接。这些低压转换器又必须能够支持用于最大应用灵活性的广电压范围。现有产品支持0.8V到3.6V的电压范围。然而，将来计划甚至更低的操作电压。
发明内容
所描述的实施例提供并联VT架构，其中低VT晶体管与标准VT晶体管并联耦合。在一个实施例中，低VT晶体管大小设定成处理低于一伏的电压，而标准VT晶体管大小设定成处理大于一伏的电压。实例实施例可提供电路架构中的另一自由度，且允许设计器取决于跨广操作电压范围的产品需求来单独地选择低VT晶体管和标准VT晶体管两者中的P型和N型晶体管的长度和宽度。
在一个方面中，电路的实施例耦合成接收可跨越广低压供应范围的输入电压。电路包含第一金属氧化物硅(first metal oxide silicon；MOS)晶体管，其具有第一导电类型和第一阈值电压；以及第二MOS晶体管，其具有第一导电类型和低于第一阈值电压的第二阈值电压，第一MOS晶体管在第一轨与第一信号线之间与第二MOS晶体管并联耦合，第一MOS晶体管和第二MOS晶体管各自接收相应栅极上的第一信号。
在另一方面中，电压转换器的实施例耦合成将在第一电压域中接收到的输入信号转换成提供于第二电压域中的输出信号，其中第一电压域和第二电压域中的每一个可跨越广低压供应范围。电压转换器包含输入缓冲器，其耦合成接收输入信号且提供第一控制信号和第二控制信号，输入缓冲器在第一电压域中操作；电平移位器，其耦合成接收第一控制信号和第二控制信号且提供输出控制信号；栅极控制电路，其耦合成接收第一控制信号和第二控制信号以及输出控制信号且提供第一栅极控制信号和第二栅极控制信号；以及输出缓冲器，其耦合成接收第一栅极控制信号和第二栅极控制信号且提供输出信号，其中电平移位器、栅极控制电路和输出缓冲器各自在第二电压域中操作，输出缓冲器包括：第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有第一阈值电压，所述第二PMOS晶体管具有低于第一阈值电压的第二阈值电压，第一PMOS晶体管在与第二电压域相关联的第一上部轨与输出信号之间与第二PMOS晶体管并联耦合，第一PMOS晶体管和第二PMOS晶体管各自接收相应栅极上的第一栅极控制信号；以及第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有第一阈值电压，所述第二NMOS晶体管具有第二阈值电压，第一NMOS晶体管在下部轨与输出信号之间与第二NMOS晶体管并联耦合，第一NMOS晶体管和第二NMOS晶体管各自接收相应栅极上的第二栅极控制信号。
附图说明
图1描绘根据一实施例的输出缓冲器的实例。
图2描绘根据一实施例的输入缓冲器的实施方案。
图3描绘根据一实施例的栅极控制电路的实施方案。
图3A描绘根据一实施例的栅极控制电路的实施方案。
图4描绘根据一实施例的电平移位器的实施方案。
图5A说明根据一实施例的所添加辅助晶体管对输出控制信号S3T和S2T的作用。
图5B说明根据一实施例的随着所添加辅助晶体管的作用中的一个增大的幅值VOUT。
图6描绘根据一实施例的电压转换器的示意图。
图7描绘常规电压转换器的示意图。
图8A描绘当图7的电压转换器与标准VT晶体管一起操作且0.8V下操作的输入信号将转换成3.6V下操作的输出信号时的一组信号。
图8B描绘当图7的电压转换器与低VT晶体管一起操作且0.6V下操作的输入信号将转换成3.6V下操作的输出信号时的一组信号。
图9描绘可用以处理广电压供应范围的输出缓冲器。
图10描绘常规NAND/NOR预驱动器的实施例。
具体实施方式
在图式中，相似参考指示类似元件。在本说明书中，术语“耦合(couple/couples)”意谓间接或直接电耦合，除非被限定为呈可包含无线耦合的“可通信地耦合”。因此，如果第一装置耦合到第二装置，那么所述耦合可能通过直接电耦合，或通过经由其它装置和耦合件的间接电耦合。
所描述的实施例从扩展现有电压转换器的较低电压范围，同时维持对当前装置的现有电压范围的支持的需要演进而来。图7是常规电压转换器700的图式。电压转换器700接收可在第一电压域中操作的信号VIN，且将信号VIN转换成可在第二电压域中操作的输出信号VOUT。出于这一描述的目的，第一电压域具有标示为VCCA的上部轨，且第二电压域具有标示为VCCB的上部轨。在图式中，用于第一电压域和第二电压域两者的下部轨示出为接地；并不要求下部轨中的每一个等于接地。
电压转换器700含有四个主要元件：输入缓冲器702、电平移位器704、预驱动器706(其在图式中示出为NAND-NOR预驱动器)和输出缓冲器708。输入缓冲器702在使用上部轨VCCA的第一电压域内操作。电平移位器704在使用VCCB的第二电压域中操作，但接收在第一电压域中产生的控制信号VIN1、VIN2。预驱动器电路706和输出缓冲器708各自在第二电压域中操作。电压转换器700支持1.1到3.6V的电压范围，且允许各上部轨VCCA、VCCB采用在这一范围内的任何容许值。在至少一个实施例中，电压转换器700是双向的，即在所示出的电路将信号从使用VCCA的电压域转换到使用VCCB的电压域时，这一电路的第二复本操作以将信号从使用VCCB的电压域转换到使用VCCA的电压域。电路上的一或多个引脚允许选择操作的所需方向。因为这一双向性，输出端口均必须能够放到高阻抗模式中。为了支持较低电压，目前使用中的和将来计划的那些电路均变为支持0.65到3.6V的所需电压范围所必需的电压转换器700的电路。本文中与对各模块作出的修改结合来详细地描述模块702到708的个别元件。
并联VT架构：
由支持广电压范围引起的主要问题是发现允许最佳电路设计架构的互补金属氧化物硅(complementary metal oxide silicon；CMOS)装置。举例来说，使用标准VT晶体管来实施根据图7的实施例的芯片，所述标准VT晶体管具有等于约700mV的阈值电压且在介于1.1V到3.6V范围内的电压下操作。图8A中示出对在0.8V下操作的这种晶片的测试，所述图描绘信号VIN、VOUT、VINT2、VINT3、VIN1和VIN2。输入缓冲器从0V切换到0.8V，但电平移位器中产生的信号VINT2、VINT3并未恰当地切换。电平移位器中的这种切换缺失是由于标准VT晶体管的VT极接近于上部电压轨使得晶体管并不具有恰当地接通的余量的事实。因此，输出信号VOUT并不拉高或拉低。
随后贯穿电路使用具有约300mV阈值电压的低VT晶体管来模拟图7的电路。图8B同样描绘信号VIN、VOUT、VINT2、VINT3、VIN2和VIN2。在这一模拟中，VOUT恰当地操作且提供对VIN的信号电平的改变的良好响应。然而，由于低VT晶体管具有较高泄漏问题，因此其它问题由低VT晶体管的使用引起。这一问题可在也需要支持如本说明书中的各种电压时加剧。
下表1和下表2描绘具有带有两个不同宽度的低压晶体管的电压转换器700的电路的两个实施方案。表1描绘PMOS低阈值电压(PCH_LVT)晶体管，其试图拉高输出电压VOUT。VOH是输出电压高电平，且IOH是输出驱动要求。Vcc表示输出电压的电压域，且Spec指示输出电压必须保持在“HIGH”值上的指定值以上以便用于符合规范的输出。提供在测试期间达到的实际电压值以用于PCH_LVT晶体管，第一种情况是具有650微米宽度的晶体管且第二种情况是具有1200微米宽度的晶体管。三个值给定用于各晶体管宽度且指示过程和温度：N/27C指示在27℃下的额定模型；W/40C指示在40℃下的弱模型；且W/125C指示在125C下的弱模型。具有650微米宽度的PMOS晶体管首先大小设定为允许电路在0.8V下操作。然而，在这一宽度下，电路不能够支持另一电压域中的操作；以下粗体突显的条目各自降低到规范所允许的值以下。
类似地，表2描绘N通道低阈值电压(NCH_LVT)晶体管，其试图拉低输出电压VOUT。此处，Spec指示输出电压必须保持在“LOW”值上的指定值以下以便用于符合规范的输出。NMOS晶体管也示出具有两个宽度：200微米和400微米。具有200微米宽度的NMOS晶体管首先大小设定为允许电路在0.8V下操作。同样，电路不能够支持另一电压域中的操作，如由降低到规范所允许的值以下的粗体突显的条目所示例。
表1
表2
NMOS晶体管和PMOS晶体管两者的宽度随后增大直到所有所允许电压域中的操作符合规范为止，如由所示出的电压值所展示。在其下可实现跨整个电压范围的操作的最小宽度对于PMOS晶体管是1200微米且对于NMOS晶体管是400微米。尽管电压规范可与这些值符合，但所有晶体管过大以便符合广电压范围。此类过大晶体管不仅占用芯片上的大量占据面积，而且产生对于符合需要或具有竞争性远远过高的输出泄漏。因此，仅仅用低VT晶体管替换电压转换器700中的所有晶体管不是切实可行的解决方案。
另一扩展电压范围的可能解决方案是在输出缓冲器中堆叠若干串联的低VT晶体管。电路中的问题由以下事实造成：在低VT晶体管为这一电路所需时，低VT晶体管必须仍能够处理3.6V。堆叠所述低VT晶体管使这些晶体管中的每一个具有较低击穿电压(VDS)，这是由于晶体管均未暴露于整个电压范围。使晶体管经受较低电压允许使用较小晶体管，这转而具有较小泄漏。使用这种配置，图9描绘输出缓冲器900，其包含在上部轨VCCB与输出节点VOUT之间串联堆叠的两个PMOS晶体管MP1和MP2，其中电阻器R5在晶体管MP1、MP2与输出节点VOUT之间串联耦合。两个NMOS晶体管MN1和MN2在下部轨与输出节点VOUT之间串联堆叠，其中电阻器R6在晶体管MN1、MN2与输出节点VOUT之间串联耦合。两个PMOS晶体管MP1、MP2各自由栅极控制信号VP控制，且两个NMOS晶体管MN1、MN2各自由栅极控制信号VN控制。栅极控制信号VP和VN均由栅极驱动控制电路提供。申请人已确定在输出缓冲器900的配置可操作时，这种配置将需要对于栅极驱动控制电路更复杂的电路设计且也将对高压和高温可靠性增加更多风险。
在下文中的描述中，根据以下注解对晶体管编号。对于晶体管MXYZ，X具有N或P的值且指示晶体管是NMOS还是PMOS；Y具有S或L的值且指示晶体管具有标准阈值电压还是低阈值电压；且Z具有区别晶体管与类似晶体管的数值。使用专属过程形成所描述的实施例，所述过程设置700mV下的标准VT和300mV下的低阈值电压。然而，所描述的实施例不受这一专属过程限制且标准的其它值和低阈值电压也可使用。
图1描绘根据一实施例的用于电压转换器的输出缓冲器的实例。输出缓冲器100在第二电压域中操作，所述第二电压域在所示出的实施例中使用上部轨VCCB。PMOS晶体管MPL1和MPS1在上部轨VCCB与提供VOUT的信号线之间彼此并联耦合，NMOS晶体管MNL1和MNS1在下部轨与提供VOUT的信号线之间彼此并联耦合。PMOS晶体管MPL1和NMOS晶体管MNL1各自是低VT晶体管，且大小设定成处理低于1V的电压，而PMOS晶体管MPS1和NMOS晶体管MNS1各自是标准VT晶体管且大小设定成处理等于或大于1V的电压。标准VT晶体管与低VT晶体管之间的这种不同大小设定通常扩展到整个实例实施例中。然而，可使用用于其它电压范围的大小设定。PMOS晶体管MPL1、MPS1中的每一个由栅极控制信号VP控制，且NMOS晶体管MNL1、MNS1中的每一个由栅极控制信号VN控制；这两种控制信号从预驱动器电路接收到。此外，电阻器R1耦合在PMOS晶体管MPL1与输出信号VOUT之间；电阻器R2耦合在晶体管MPS1与输出信号VOUT之间；电阻器R3耦合在晶体管MNL1与输出信号VOUT之间；且电阻器R4耦合在晶体管MNS1与输出信号VOUT之间。
如下文中针对预驱动器电路所描述，栅极控制信号VP和VN永不可能同时接通(ON)。在操作中，当栅极控制信号VP为低时，PMOS晶体管MPL1和MPS1接通且一起操作以拉高输出电压VOUT。当栅极控制信号VP为高时，PMOS晶体管MPL1和MPS1断开(OFF)且允许拉低输出电压VOUT。随着栅极控制信号VP降低，低VT PMOS晶体管MPL1将首先接通且提供快速响应。标准VTPMOS晶体管MPS1仅在栅极控制信号VP大于1V时接通，但可处理较高电压下所必需的较大电流。类似地，当栅极控制信号VN高时，NMOS晶体管MNL1和MNS1接通且一起操作以拉低输出电压VOUT。低VT晶体管MNL1将首先接通且提供快速响应。标准VT晶体管MNS1仅在输入电压大于或等于1V时接通，但可处理较高电压下所必需的较大电流。
下表3和4提供与表1和2中给定类似的信息，但示出实施例的工作电压，在所述实施例中，低VT PMOS晶体管的栅极具有400微米的宽度和0.4微米的长度；标准VT晶体管具有800微米的栅极宽度。低VT NMOS晶体管的栅极是150微米宽和1.7微米长，而标准VT NMOS晶体管的栅极是200微米宽。如这些表中所示出，所有操作电平符合规范。
表3
表4
可接收各种电压的应用中的并联VT架构的使用不限于图1中示出的实例。图2描绘根据一实施例的用于相同电压转换器的输入缓冲器200。输入缓冲器200在第一电压域中操作，且包含两个反相器202、204，其接收输入信号VIN且提供输入控制信号S1和S2。
反相器202包含在上部轨VCCA与下部轨之间与NMOS低VT晶体管MNL2串联耦合的PMOS低VT晶体管MPL2。PMOS标准VT晶体管MPS2在上部轨与下部轨之间与NMOS标准VT晶体管MNS2串联耦合。晶体管MPL2、MPS2、MNL2和MNS2中的每一个耦合成接收相应栅极上的输入信号VIN。低VT晶体管MPL2和MNL2之间的中间点耦合到标准VT晶体管MPS2和MNS2之间的中间点以提供输入控制信号S1。
反相器204包含在上部轨与下部轨之间与NMOS低VT晶体管MNL3串联耦合的PMOS低VT晶体管MPL3。PMOS标准VT晶体管MPS3在上部轨与下部轨之间与NMOS标准VT晶体管MNS3串联耦合。晶体管MPL3、MPS3、MNL3和MNS3中的每一个耦合成接收相应栅极上的输入控制信号S1。低VT晶体管MPL3和MNL3之间的中间点耦合到标准VT晶体管MPS3和MNS3之间的中间点以提供输入控制信号S2。
使用与标准VT晶体管并联耦合的低VT晶体管的所描述组合允许输入缓冲器200和输出缓冲器100实际上跨0.65V到3.6V的整个电压范围操作。在标准VT组件大小设定为用于较高电压驱动强度要求时，低VT装置大小设定为用于低于1V操作的驱动强度(即，当前)要求。并联耦合的低VT晶体管和标准VT晶体管的组合使静态泄漏电流最小化，同时仍支持全装置操作范围。如本文中针对电平移位器和预驱动器电路所描述，可实施这些模块中的许多晶体管，其中所描述的低VT晶体管和标准VT晶体管并联耦合以允许跨较大电压范围的操作，同时优化跨扩展范围的操作。
所描述配置的优势在于这种配置取决于跨全操作电压范围的产品要求而允许设计器具有电路架构中的另一自由度。可单独地选择低VT组件和标准VT组件两者的晶体管宽度和长度，且可各自优化PMOS装置和NMOS装置。在比现有装置更广的电压范围内工作的电路目前是可能的。
输出驱动器栅极控制电路
当设计输出缓冲器时，优化所述栅极控制电路极其重要。当利用三态逻辑操作输出缓冲器，即输出缓冲器可置于高阻抗状态(其中既不启用PMOS上拉也不启用NMOS下拉)中时，这一优化尤其必要。举例来说，在其中电流可能是双向的实施例中，需要高阻抗。如上文所描述，可实施图7的具有两个电压转换器700复本的电路，一个复本从第一域转换到第二域，第二个复本从第二域转换到第一域。每次两个复本中的仅一个可起作用，但两个复本共用芯片上的引脚。每当不使用输出缓冲器时，输出缓冲器必须放在高阻抗模式中。如果输出装置均启用一短时间段，那么栅极控制电路的不当设计可允许过量击穿电流和对应的接地噪声。解决这个问题的一个方法将是栅极驱动器较慢地接通输出装置以使击穿电流最小化，但这将造成经由数据路径的衰减传播时延。
图7中所示的一个现有解决方案使用可放在高阻抗状态中的NAND-NOR预驱动器706以用于输出。图10是预驱动器706的放大再现。预驱动器706包含两个独立电路：NAND电路1002提供栅极控制信号VP，且NOR电路1004提供栅极控制信号VN。
NAND电路1002具有在上部轨VCCB与栅极控制信号VP之间并联耦合的两个PMOS晶体管MP3、MP4和在栅极控制信号VP与下部轨之间串联耦合的两个NMOS晶体管MN3、MN4。晶体管MP3和MN4各自由第一启用信号EN1控制，且晶体管MP4和MN3各自由从电平移位器电路接收到的信号VINT3控制。
NOR电路1004具有在上部轨VCCB与栅极控制信号VN之间串联耦合的两个PMOS晶体管MP5、MP6和在栅极控制信号VN与下部轨之间并联耦合的两个NMOS晶体管MN5、MN6。晶体管MP5和MN5各自由第二启用信号EN2控制，且晶体管MP6和MN6各自由来自电平移位器电路的信号VINT3控制。在预驱动器706中，信号VINT3将输入信号的电平移位版本提供到输入缓冲器702，且控制栅极控制信号VP和VN的值以驱动输出缓冲器708中的晶体管。启用信号EN1和EN2用以确保当输出缓冲器置于高阻抗模式中时，将VP拉高以断开输出缓冲器100中的PMOS晶体管MPL1和MPS1，且将VN拉低以断开NMOS晶体管MNL1、MNS1，启用信号EN1、EN2也确保输出缓冲器100中的晶体管在通电程序期间断开。
在调适预驱动器电路706以利用扩展电压范围操作中，大部分晶体管各自由与标准VT晶体管并联耦合的低VT晶体管替换，如本文中在关于并联VT架构的部分中所描述。然而，由于低VT晶体管相对于标准VT晶体管具有额外泄漏(例如，多三个数量级)，因此也认为需要在可能的情况下消除晶体管以保持泄漏低且电路所必需的面积尽可能小。
图3描绘根据一实施例的栅极控制电路300。栅极控制电路300特别设计成驱动输出缓冲器，所述输出缓冲器利用三态逻辑来操作，可置于高阻抗状态中。栅极控制电路300包含四个区段：栅极隔离开关302、上拉电路304、下拉电路306和启用/停用控制电路308。栅极隔离开关302在必要时提供栅极控制信号VP与栅极控制信号VN的隔离，但在启用输出缓冲器时允许栅极控制信号VP和VN共用上拉电路304和下拉电路306。这与图10的电路1002、1004形成对比，其中上拉晶体管和下拉晶体管耦合到控制栅极控制信号VP且额外的上拉晶体管和下拉晶体管耦合到控制栅极控制信号VN。启用/停用控制电路308提供启用信号EN1、EN2，所述启用信号确保当必要时栅极控制信号VP和VN可置于高阻抗中。上拉电路304和下拉电路306使用上文所描述的并联VT架构且提供如下文中所描述的额外辅助装置和启用信号。
启用/停用控制电路308包含在上部轨VCCB与下部轨之间并联耦合的三个反相器。启用/停用控制电路308接收输入信号310且提供启用信号EN1和EN2。第一反相器包含PMOS晶体管MP24和NMOS晶体管MN24；这一第一反相器接收输入信号310且提供反相信号312。第二反相器包含PMOS晶体管MP25和NMOS晶体管MN25，接收输入信号312且提供启用信号EN1。第三反相器包含PMOS晶体管MP26和NMOS晶体管MN26，接收启用信号EN1且提供启用信号EN2。在一个实施例中，启用/停用控制电路308由施加到芯片上的引脚的设置控制，所述芯片含有所描述的栅极控制电路300。在一个实施例中，输入信号310的值由电压转换方向控制且也可由启用引脚设置。
栅极隔离开关302处于栅极控制电路300的中心，且包含在栅极控制信号VP与栅极控制信号VN之间并联耦合的两个PMOS晶体管MPL9、MPS9和两个NMOS晶体管MNL9、MNS9。根据并联VT架构，晶体管MPL9和MNL9是选择在1V以下操作的低VT晶体管，而晶体管MPS9和MNS9是选择在1V以上操作的标准VT晶体管。两个NMOS晶体管MNL9、MNS9由第一启用信号EN1控制，且两个PMOS晶体管MPL9、MPS9由第二启用信号EN2控制。栅极隔离开关302在输出启用时耦合栅极控制信号VP和栅极控制信号VN，且在输出缓冲器停用，即在高阻抗状态中时，断开输出信号。在栅极隔离开关302示出为含有标准VT晶体管和低VT晶体管两者时，这个组合在栅极隔离开关302中并不是必要的。在并不跨越所描述实施例的广范围的另一实施例(未具体示出)中，栅极隔离开关302仅包含由第一启用信号控制的单一NMOS晶体管和由第二启用信号控制的单一PMOS晶体管。使用栅极隔离开关302替代NAND/NOR栅极驱动器可减小总的低VT晶体管宽度，同时始终维持驱动接通。
输出栅极上拉电路304包含在上部轨VCCB与栅极控制信号VP之间并联耦合的五个晶体管。PMOS晶体管MPL8和MPS8是主要上拉晶体管且由输出控制信号S3T控制，所述输出控制信号从电平移位器电路接收到且将响应于由电压转换器接收的输入信号而驱动栅极控制信号VP。然而，在总体电压转换器的开发期间，必需贯穿电压转换器使PMOS晶体管的大小相对于NMOS晶体管歪斜。因为这种歪斜关系，提供辅助NMOS晶体管MNL7和MNS7，且其各自由从输入缓冲器200接收到的输入控制信号S1控制。这些辅助NMOS晶体管MNL7、MNS7用以辅助主要PMOS晶体管MPL8、MPS8的确切方式的描述推迟到本文中描述电压移位器的部分。使用标准VT晶体管和低VT晶体管两者提供跨整个电压范围的最佳传播延迟，而使用NMOS辅助晶体管在必要时提供供应升压。上拉电路304中的最终晶体管是由启用信号EN1控制的PMOS晶体管MPL12。在电路启动期间可使用PMOS晶体管MPL12来拉高栅极控制信号VP且断开PMOS输出晶体管MPL1、MPL2。可如所示或使用并联低VT晶体管和标准VT晶体管来实施这一晶体管。
以类似方式，输出栅极下拉电路306包含在栅极控制信号VN与下部轨之间并联耦合的五个晶体管。NMOS晶体管MNL11和MNS11是主要下拉晶体管且也由来自电平移位器电路的输出控制信号S3T控制。晶体管MNL11、MNS11响应于由电压转换器接收的输入信号而驱动栅极控制信号VN。提供辅助NMOS晶体管MNL10和MNS10，且其各自由也从输入缓冲器200接收到的输入控制信号S2控制。使用根据第一电压域驱动的一对NMOS晶体管和根据第二电压域驱动的一对NMOS晶体管提供跨整个电压范围的最佳传播延迟。辅助NMOS晶体管MNL10、MNS10的操作的进一步描述在本文中同样推迟到描述电压移位器的部分。输出栅极下拉电路306中的最终晶体管是由启用信号EN2控制的NMOS晶体管MNL12。可在电路启动期间使用NMOS晶体管MNL12来拉低栅极控制信号VN且断开NMOS输出晶体管MNL1、MNL2。如同晶体管MPL12一样，可如所示或使用并联低VT晶体管和标准VT晶体管来实施晶体管MPL12。
当期望将输出缓冲器放到高阻抗模式中时，输入信号310可用于将启用信号EN1设置在下部轨处且将启用信号EN2设置在上部轨处。这一设置接通PMOS晶体管MPL12以拉高VP且断开输出缓冲器100中的PMOS晶体管；这一设置也接通NMOS晶体管MNL12以拉低VN且断开输出缓冲器100中的NMOS晶体管。同时，栅极隔离开关302的晶体管MPL9、MNL9、MPS9、MNS9全部断开。在正常操作期间，将启用信号EN1设置在上部轨处且将启用信号EN2设置在下部轨处以断开PMOS晶体管MPL12和NMOS晶体管MNL12两者，从而允许上拉电路304和下拉电路306中的其它晶体管控制VP和VN的值。这一设置也接通栅极隔离开关302中的开关。尽管图3中未具体示出，但也可使用稍早描述的并联架构来实施启用/停用控制电路308。
与过去已广泛使用的预驱动器电路706对比，所描述的预驱动器电路与耦合传输栅极一起仅使用用于PMOS栅极驱动器的上拉装置和用于NMOS栅极驱动器的下拉装置。栅极控制电路300实际上从设计中消除晶体管MN4和MP5，同时组合相关联的启用信号且另外使用并联VT架构的优点和辅助跨广电压范围的辅助晶体管。栅极控制电路300使用栅极隔离开关302来提供从时序角度来看较简单的控制电路。
应注意，在所描述的栅极隔离开关302最初设计为利用各种电压来操作(其称作使用并联VT架构)时，栅极隔离开关302也可实施于并不使用并联架构的电路中。图3A描绘根据一实施例的栅极控制电路300A。在这一简化实施例中，栅极隔离开关302A包含在栅极控制信号VP与栅极控制信号VN之间与NMOS晶体管MN27并联耦合的PMOS晶体管MP27。NMOS晶体管MN27的栅极由启用信号EN1控制，且PMOS晶体管MP27的栅极由启用信号EN2控制。上拉电路304A可配置有耦合到上部轨和栅极控制信号VP两者的晶体管的所需配置。类似地，下拉电路306A也可配置有耦合到下部轨和栅极控制信号VN两者的晶体管的所需配置。当栅极控制电路300A起作用时，栅极隔离电路302A的这种简化版本可将上拉电路304A和栅极控制信号VP耦合到下拉电路306A和栅极控制信号VN，但当由栅极控制电路300A控制的输出缓冲器置于高阻抗模式中时，实际上关闭所述耦合。
由于栅极隔离开关302在启动期间固有地保持高阻抗状态中的输出且由于传输栅极而提供自然先断后合特性，因此所描述的实施例具有优势。因此，当栅极控制信号VP从高值转到低值时，栅极控制信号VP上的电荷必须经由栅极隔离开关302放电。在所述放电可能发生之前，栅极控制信号VN将首先降低，从而断开NMOS输出晶体管MNL1、MNS1。只有这样栅极控制信号VP可经由下拉电路306放电。这种耦合简化栅极控制电路，使整体裸片面积最小化且使来自栅极控制电路的静态泄漏最小化。在一个实施例中，使用栅极隔离开关302提供优于常规NAND/NOR预驱动器配置的以下优点：相较于NAND/NOR电路，栅极隔离开关302小50％，总静态泄漏电流减少1.3％，且传播时延低34.5％。
电平移位器升压电路
扩展电压转换器的电压范围所引起的具有挑战性的问题是设计具有足够瞬态响应的电平移位器400。作为通用设计规则，PMOS晶体管的宽度是NMOS晶体管的宽度的两倍，即2:1比率。然而，当电平移位器正操作以将信号从0.65V转换到3.6V(即，最大向上电平移位)时，NMOS晶体管正接收几乎不会接通NMOS晶体管的接通信号，而PMOS晶体管正接收强得多的信号。为了利用这一大的电压差恰当地工作，因此必须选择显著地小于NMOS晶体管宽度的PMOS晶体管宽度。在一个实施例中，PMOS晶体管宽度和NMOS晶体管宽度之间的所得比率是1:3，即，PMOS晶体管比通常的小得多。虽然当输入信号低且输出信号高时晶体管大小的这种极端歪斜是必要的，但这种歪斜导致当输入信号较高且较接近输出的电压电平时，用于低到高切换的瞬态响应较差。较差瞬态响应转而使快速切换难以实现。
PMOS/NMOS晶体管的大小的极端歪斜的一个可能解决方案可能是使用与PMOS晶体管并联耦合的无源电阻器来上拉输出信号。然而，这些装置在输出被驱动为低时将为设计贡献额外泄漏电流，且将由于电阻器将必需具有大的电阻值而占用大量面积。
图4描绘根据一实施例的已实施的电平移位器400。所示出的设计中，尽管在电平移位电路402中，所有的先前晶体管由低VT晶体管替换，但电平移位器400的电平移位电路402是如图7中所示出的初始电平移位器。电平移位电路402由两个PMOS晶体管MPL15、MPL16和两个NMOS晶体管MNL15、MNL16构成。PMOS晶体管MPL15在上部轨VCCB与下部轨之间与NMOS晶体管MNL15串联耦合，且PMOS晶体管MPL16在VCCB与下部轨之间与NMOS晶体管MNL16串联耦合。PMOS晶体管MPL15的栅极耦合到PMOS晶体管MPL16的漏极，且PMOS晶体管MPL16的栅极耦合到PMOS晶体管MPL15的漏极。最后，NMOS晶体管MNL15的栅极由输入控制信号S2控制，且NMOS晶体管MNL16的栅极由输入控制信号S1控制；输入控制信号S1和S2两者形成于第一电压域中。这意谓NMOS晶体管MNL15、MNL16由形成于第一电压域中的信号控制，而PMOS晶体管MPL15、MPL16由第二电压域中的信号控制，从而引起上文提到的问题。值得注意地，仅低VT晶体管用于任一供应上的在0.65V到3.6V的全电压范围内的切换功能。低VT晶体管的宽度最小化以保持泄漏电流尽可能低。
电平移位器400公开用作辅助晶体管的与PMOS晶体管并联耦合的若干NMOS晶体管，而非提供与PMOS晶体管并联耦合以上拉输出信号的无源电阻器。在示出的实施例中，上拉电路404A包含在上部轨VCCB与输出控制信号S3T之间各自与PMOS晶体管MPL15并联耦合的两个NMOS晶体管MNL17、MNS17。NMOS晶体管MNL17、MNS17的栅极由输入控制信号S1控制。第二上拉电路404B包含两个额外NMOS晶体管MNL18、MNS18，所述两个额外NMOS晶体管各自在上部轨VCCB与输出控制信号S2T之间与PMOS晶体管MPL16并联耦合且具有其由输入控制信号S2控制的栅极。这些辅助NMOS晶体管MNL17、MNS17、MNL18、MNS18的大小与NMOS晶体管MNL15、MNL16的大小相比是小的。在一个实施例中，辅助NMOS晶体管MNL17、MNS17、MNL18、MNS18具有NMOS晶体管MNL15、MNL16的宽度的五分之一到四分之一的相应宽度。由于NMOS晶体管由输入控制信号S1、S2驱动，虽然PMOS晶体管由输出控制信号S2T、S3T驱动，但上拉电路404的效力按输入电压电平和输出电压电平调整。因此，当上部轨VCCA的电压低时，上拉电路404将仅微弱地接通。然而，由于NMOS晶体管MNL15、MNL16的响应在这一相同情况中是微弱的，因此并不需要来自上拉电路404的强响应。当上部轨VCCA上的电压设置为较高且PMOS晶体管MPL17、MPL18的歪斜大小的作用极明显时，上拉电路404的作用较强且在上部轨VCCA设置为较高值时继续调高。上拉电路404帮助改良切换时间和数据速率。电平移位器400的最终元件是停用开关406，所述停用开关在所描述实施例中含有单一低阈值电压NMOS晶体管MNL21。提供停用开关406以通过阻断非切换半位电平移位器的电流路径来减小全部位单元的动态电流。因此，当与电平移位器耦合的输出缓冲器置于高阻抗模式中时，停用开关406将断开以基于输入状态来保持电平移位器不切换。尽管在示出的实施例中的并联架构中不实施，但停用开关406还可实施于其它实施例中的并联中。低VT晶体管的宽度最小化以保持泄漏电流尽可能低。
图5A说明在所描述电平移位器400的实施方案中所添加辅助晶体管对输出控制信号S3T和S2T的作用。在存在辅助NMOS晶体管的情况下以及不存在辅助NMOS晶体管的情况下示出信号S3T、S2T中的每一个。NMOS辅助装置的使用允许输出控制信号S2T更快速地升高，由此更快速地断开PMOS晶体管MPL16且允许更快速下拉输出控制信号S3T。电平移位器400能够更快翻转，因此由输出控制信号S3T控制的下游晶体管也更快切换。在使用等于0.8V的输入上部轨VCCA和等于3.3V的输出上部轨VCCB进行的使用弱过程模型和130℃的测试中，使用上拉电路404将传播时延TPD从15ns改进到14ns。对于等于1.65V的输入上部轨道VCCA和等于3.0V的输出上部轨道VCCB使用相同过程条件，TPD从3.48ns改进到3.19ns。这一改进对达到500Mbps数据速率极其重要。
图5B是图5A中示出的曲线图的较大部分的视图，但不含输出控制信号S2T，以便说明由使用所添加的辅助晶体管引起的VOUT的增大幅值。如图5B中所示出，输出控制信号S3T使用上拉电路404来进行较高摆动。由于输出控制信号S3T的较高摆动的作用，VOUT也摆动较高。如上文所描述，当上部轨VCCB是3.0V时，输出高电压不应降低到2.3V以下。在对500Mbps数据速率下的操作的测试(其中VCCA＝1到65V，VCCB＝3.0V，弱，130℃，不含有上拉电路404)中，VOUT的高电平是1.49V，其小于在这一电平下2.3V高电压所需的。相反地，当向电路添加上拉电路404时，VOUT的高电平是2.54V，其大于2.3V高电压所需的。辅助晶体管的添加由此允许电平移位器为恰当操作提供必要电压电平。这种能力扩展跨支持输入电压和支持输出电压的范围。
所描述的具有NMOS辅助晶体管的电平移位器具有优势，这是由于其为用输入电压电平和输出电压电平进行调整的电平移位器输出提供升压。当输入信号与输出电压电平相比处于低电压电平时，随后NMOS上拉为PMOS晶体管提供少量帮助，其由于PMOS对NMOS比率已歪斜为低而是所需的。然而，当输入信号电压轨变得较大时，NMOS上拉提供更多驱动电流以上拉输出信号，这极大地改进电平移位器的瞬态响应。在低歪斜的PMOS对NMOS比率的情况下，这一额外升压允许电平移位器为输入电平和输出电平两者提供跨广电压供应范围的良好响应时间。另外，起作用的上拉并不为设计(如上文描述的无源电阻器的使用)贡献额外泄漏电流。
图6描绘根据所描述实施例的电压转换器600，其大体上是上文描述的独立电路的再现，但被提供以给出对本文中所描述的各种电路的概述。在本说明书中，在一般意义上使用对NMOS和PMOS晶体管的参考，因此这些晶体管称作金属氧化物硅装置，即使大部分栅极实际上由多晶硅制成且氧化物以外的其它介电质可使用。目前已知或未知的NMOS和PMOS晶体管的变型由这些术语覆盖。
在权利要求书的范围内，对所描述实施例的修改是可能的，且其它实施例是可能的。

Claims (17)

1.一种电路，其耦合成接收能够跨越广低压供应范围的输入电压，所述电路包括：
第一MOS晶体管，其具有第一导电类型和第一阈值电压；
第二MOS晶体管，其具有所述第一导电类型和低于所述第一阈值电压的第二阈值电压，所述第一MOS晶体管在第一轨与第一信号线之间与所述第二MOS晶体管并联耦合，所述第一MOS晶体管和所述第二MOS晶体管各自接收相应栅极上的第一信号；
第三MOS晶体管，其具有第二导电类型和所述第一阈值电压；以及
第四MOS晶体管，其具有所述第二导电类型和所述第二阈值电压，所述第三MOS晶体管和所述第四MOS晶体管在第二信号线与第二轨之间并联耦合，所述第二轨具有不同于所述第一轨的电压，所述第三MOS晶体管和所述第四MOS晶体管各自接收相应栅极上的第二信号。
2.根据权利要求1所述的电路，其中所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管形成输入缓冲器中的反相器，且所述第一信号线和所述第二信号线是单一信号线。
3.根据权利要求2所述的电路，其中所述第一导电类型是P型，且所述第二导电类型是N型。
4.根据权利要求1所述的电路，其中所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管形成输出缓冲器，且所述第一信号线和所述第二信号线是单一输出信号。
5.根据权利要求4所述的电路，其中所述第一导电类型是P型，且所述第二导电类型是N型。
6.根据权利要求4所述的电路，其进一步包括耦合在所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管中的每一个与相应信号线之间的相应电阻器。
7.根据权利要求1所述的电路，其中所述第一MOS晶体管和所述第二MOS晶体管是在栅极控制电路中耦合作为上拉辅助晶体管的NMOS晶体管，且所述第一信号线是用于P型MOS晶体管的控制线。
8.根据权利要求7所述的电路，其中所述第三MOS晶体管和所述第四MOS晶体管是在所述栅极控制电路中耦合作为下拉辅助晶体管的NMOS晶体管，且所述第二信号线是用于N型MOS晶体管的控制线。
9.根据权利要求8所述的电路，其进一步包括：
第五MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第五MOS晶体管具有所述第一导电类型和所述第二阈值电压，且具有耦合成接收第一启用信号的栅极；
第六MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第六MOS晶体管具有所述第二导电类型和所述第二阈值电压，且具有耦合成接收第二启用信号的栅极；
第七MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第七MOS晶体管具有所述第一导电类型和所述第一阈值电压，且具有耦合成接收所述第一启用信号的栅极；以及
第八MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第八MOS晶体管具有所述第二导电类型和所述第一阈值电压，且具有耦合成接收所述第二启用信号的栅极。
10.根据权利要求1所述的电路，其中所述第一MOS晶体管和所述第二MOS晶体管是在电平移位器中耦合作为上拉辅助晶体管的NMOS晶体管，且所述第一信号线是用于P型MOS晶体管的控制线。
11.根据权利要求10所述的电路，其中所述第一MOS晶体管和所述第二MOS晶体管是在所述电平移位器中耦合作为上拉辅助晶体管的NMOS晶体管，且所述第二信号线是供应到栅极控制电路的控制信号。
12.根据权利要求1所述的电路，其中能够在介于0.65到3.6V范围内配置所述输入电压。
13.一种电压转换器，其耦合成将在第一电压域中接收到的输入信号转换成提供于第二电压域中的输出信号，其中所述第一电压域和所述第二电压域中的每一个能够跨越广低压供应范围，所述电压转换器包括：
输入缓冲器，其耦合成接收所述输入信号且提供第一控制信号和第二控制信号，所述输入缓冲器在所述第一电压域中操作；
电平移位器，其耦合成接收所述第一控制信号和所述第二控制信号且提供输出控制信号；
栅极控制电路，其耦合成接收所述第一控制信号和所述第二控制信号以及所述输出控制信号且提供第一栅极控制信号和第二栅极控制信号；以及
输出缓冲器，其耦合成接收所述第一栅极控制信号和所述第二栅极控制信号且提供所述输出信号，其中所述电平移位器、所述栅极控制电路和所述输出缓冲器各自在所述第二电压域中操作，所述输出缓冲器包括：
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有第一阈值电压，所述第二PMOS晶体管具有低于所述第一阈值电压的第二阈值电压，所述第一PMOS晶体管在与所述第二电压域相关联的第一上部轨与所述输出信号之间与所述第二PMOS晶体管并联耦合，所述第一PMOS晶体管和所述第二PMOS晶体管各自接收相应栅极上的第一栅极控制信号；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有所述第一阈值电压，所述第二NMOS晶体管具有所述第二阈值电压，所述第一NMOS晶体管在下部轨与所述输出信号之间与所述第二NMOS晶体管并联耦合，所述第一NMOS晶体管和所述第二NMOS晶体管各自接收相应栅极上的第二栅极控制信号。
14.根据权利要求13所述的电压转换器，其进一步包括耦合在所述输出信号与所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管中的每一个之间的相应电阻器。
15.根据权利要求13所述的电压转换器，其中所述输入缓冲器包括：
第一反相器，其耦合成接收所述输入信号且提供所述第一控制信号；以及
第二反相器，其耦合成接收所述第一控制信号且提供所述第二控制信号。
16.根据权利要求15所述的电压转换器，其中所述第一反相器包括：
第三PMOS晶体管，其在与所述第一电压域相关联的第二上部轨与所述下部轨之间与第三NMOS晶体管串联耦合，所述第三PMOS晶体管和所述第三NMOS晶体管各自具有所述第一阈值电压；以及
第四PMOS晶体管，其在所述第二上部轨与所述下部轨之间与第四NMOS晶体管串联耦合，所述第四PMOS晶体管和所述第四NMOS晶体管各自具有所述第二阈值电压。
17.根据权利要求16所述的电压转换器，其中所述第二反相器包括：
第五PMOS晶体管和第六PMOS晶体管，所述第五PMOS晶体管在所述第二上部轨与所述下部轨之间与第五NMOS晶体管串联耦合，所述第五PMOS晶体管和所述第五NMOS晶体管各自具有所述第一阈值电压，所述第六PMOS晶体管在所述第二上部轨与所述下部轨之间与第六NMOS晶体管串联耦合，所述第六PMOS晶体管和所述第六NMOS晶体管各自具有所述第二阈值电压。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019134622A (ja) * 2018-02-01 2019-08-08 ローム株式会社 ドライバ回路及びスイッチングレギュレータ
US10700684B1 (en) 2018-12-07 2020-06-30 Texas Instruments Incorporated Bidirectional level translator having noise reduction and improved data rate
US10547299B1 (en) * 2019-01-29 2020-01-28 Texas Instruments Incorporated Fast transient and low power thin-gate based high-voltage switch
US10862484B2 (en) * 2019-03-29 2020-12-08 Texas Instruments Incorporated Bidirectional voltage level translator having output driver staggering controlled by voltage supply
CN111028798B (zh) 2019-12-05 2021-03-23 深圳市华星光电半导体显示技术有限公司 Goa电路
US11296684B2 (en) * 2020-03-31 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same
KR20210143061A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
KR20220001190A (ko) * 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0690578A1 (en) * 1994-05-31 1996-01-03 Nec Corporation MOSFET interface circuit having an increased or a reduced mutual conductance
US5661414A (en) * 1994-02-16 1997-08-26 Kabushiki Kaisha Toshiba Output circuit for use in a semiconductor integrated circuit
US9257973B1 (en) * 2014-11-04 2016-02-09 Texas Instruments Incorporated Supply-state-enabled level shifter interface circuit and method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774616A (ja) * 1993-07-06 1995-03-17 Seiko Epson Corp 信号電圧レベル変換回路及び出力バッファ回路
GB2374475B (en) * 2000-12-15 2005-05-11 Micron Technology Inc Input-output buffer circuit and method for avoiding inadvertent conduction of a pull-up transistor
US7285986B2 (en) * 2005-08-22 2007-10-23 Micron Technology, Inc. High speed, low power CMOS logic gate
DE102006053321B4 (de) * 2006-11-13 2012-02-09 Texas Instruments Deutschland Gmbh Leistungsschalter-Schaltkreis in CMOS-Technologie, besonders geeignet zur Verwendung in einem DC-DC-Wandler
EP2146432A1 (fr) * 2008-07-17 2010-01-20 EM Microelectronic-Marin SA Dispositif de sauvegarde de la configuration de terminaux d'un circuit intégré, et procédé de mise en action du dispositif
US8680922B2 (en) * 2012-01-18 2014-03-25 Analog Devices, Inc. Rail-to rail input circuit
US20150207508A1 (en) * 2014-01-22 2015-07-23 The Regents Of The University Of Michigan Level conversion circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661414A (en) * 1994-02-16 1997-08-26 Kabushiki Kaisha Toshiba Output circuit for use in a semiconductor integrated circuit
EP0690578A1 (en) * 1994-05-31 1996-01-03 Nec Corporation MOSFET interface circuit having an increased or a reduced mutual conductance
US9257973B1 (en) * 2014-11-04 2016-02-09 Texas Instruments Incorporated Supply-state-enabled level shifter interface circuit and method

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