DE102006053321B4

DE102006053321B4 - Leistungsschalter-Schaltkreis in CMOS-Technologie, besonders geeignet zur Verwendung in einem DC-DC-Wandler

Info

Publication number: DE102006053321B4
Application number: DE102006053321A
Authority: DE
Inventors: Gerhard Thiele; Erich Bayer
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2006-11-13
Filing date: 2006-11-13
Publication date: 2012-02-09
Anticipated expiration: 2026-11-14
Also published as: US20080111611A1; DE102006053321A1; US7659754B2

Abstract

umfassend – einen Leistungs-MOS-Transistor (M3), der mit einer höheren auf ein Referenzpotential (GND) bezogenen Versorgungsspannung (Vsup) betrieben wird, die dessen maximal zulässige Gate-Source-Spannung übersteigt, – mit einer ersten Treiberstufe, die ein Paar Treiber-MOS-Transistoren (M1, M2) umfasst, welche in Reihe zwischen die höhere Versorgungsspannung (Vsup) und das Referenzpotential (GND) angeschlossen sind, und an deren Zusammenschaltungsknoten das Gate des Leistungs-MOS-Transistors (M3) angeschlossen ist, – wobei das Gate jedes Treiber-MOS-Transistors mit je einem Kondensator (C1, C2) eines Pegelschiebers verbunden ist, wobei die Kondensatoren andererseits mit einer zweiten Treiberstufe eines Pegelschiebers (buf1, buf2) verbunden sind, die mit einer ebenfalls auf das Referenzpotential bezogenen Versorgungsspannung (VMAIN) betrieben wird, die wesentlich niedriger als die Versorgungsspannung für den Leistungs-MOS-Transistor (M3) ist, – bei dem die Gates der Treiber-MOS-Transistoren (M1, M2) durch eine Parallelschaltung eines ersten Widerstandes (R1, R2) und eines zweiten Widerstandes (R3, R4), der in Reihe mit einem nicht...

Description

Die vorliegende Erfindung betrifft einen Leistungsschaltkreis in CMOS-Technologie, der besonders geeignet zur Verwendung in einem DC-DC-Wandler ist.
Ein DC-DC-Aufwärtswandler zur Verwendung beispielsweise in einer Energieversorgung für LCD Bildschirme weist typischerweise einen Leistungs-MOS-Transistor auf, der von einer in CMOS-Technologie implementierten Treiberstufe angesteuert wird. Der Leistungs-MOS-Transistor ist vorzugsweise ebenfalls in CMOS-Technologie in derselben integrierten Schaltung und somit auf demselben Chip implementiert. Dementsprechend gelten Spannungsbegrenzungen der CMOS-Schaltung gleichermaßen für den Leistungs-CMOS-Transistor. Die kritische Spannung ist natürlich die zulässige Gate-Source-Spannung. Für eine von dem Wandler benötigte Ausgangsspannung ist es häufig notwendig, den Leistungs-MOS-Transistor mit einer Versorgungsspannung zu betreiben, die die maximal zulässige Gate-Source-Spannung des integrierten Leistungs-MOS-Transistors ziemlich übersteigt. Deshalb ist es notwendig, in der Treiberstufe eine Spannungsanpassung zu verwenden, um die Gate-Source-Spannung des Leistungs-MOS-Transistors in Richtung des richtigen Pegels zu verschieben.
Herkömmliche Lösungen für eine derartige Spannungsanpassung erfordern die Verwendung von großen Hochspannungstreibertransistoren. Zum Schutz der Spannungsanpassung ist eine Z-Diode erforderlich. Beide Anforderungen setzen die Größe und die Kosten der integrierten Schaltung herauf. Da der Spannungswert der Z-Diode gleich der minimalen Ausgangsspannung der Spannungsanpassung ist, kann ein derartiger Minimalwert außerdem nicht willkürlich den Anforderungen einer bestimmten Anwendung angepasst werden.
Aus der JP 2001 223 575 A ist ein Leistungsschalter-Schaltkreis in CMOS-Technologie bekannt, der einen Leistungs-MOS-Transistor und eine Treiberstufe umfasst. Der Leistungs-MOS-Transistor ist mit einer höheren Versorgungsspannung und die Treiberstufe des Pegelschiebers mit einer Versorgungsspannung gekoppelt, die niedriger als die Versorgungsspannung für den Leistung-MOS-Transistor ist. Die Treiberstufe umfasst ein Paar Treiber-MOS-Transistoren, die zwischen eine höhere Versorgungsspannung und ein Referenzpotential in Reihe geschaltet sind, wobei an ihrem Zusammenschaltungsknoten das Gate des Leistungs-MOS-Transistors angeschlossen ist. Die Gates der Treiber-MOS-Transistoren sind mit der Treiberstufe des Pegelschiebers über einen Kondensator wechselspannungsgekoppelt. Aus der US 2005/0106828 A1 ist ferner eine High-Side-Treiberschaltung bekannt, die an des gemeinsame Bezugspotenzial angeschlossen ist.
Bei den bekannten Schaltungen kann jedoch immer noch eine zu hohe Spannung über den Leistungs-MOS-Transistor abfallen.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Leistungsschalter-Schaltkreis in CMOS-Technologie mit einem Leistungs-MOS-Transistor und einer Treiberstufe bereit zu stellen, der zur Implementierung in einer einfachen Schaltung ohne besondere Bauelemente wie eine Z-Diode oder große Hochspannungstreibertransistoren angepasst ist und dennoch einen schnellen Schaltvorgang und einen verbesserten Wirkungsgrad erreicht.
Die Aufgabe wird erfindungsgemäß durch den Gegenstand des Anspruchs 1 gelöst.
Die Erfindung betrifft einen Leistungsschaltkreis in CMOS-Technologie, umfassend einen Leistungs-MOS-Transistor und eine Treiberstufe. Der Leistungs-MOS-Transistor wird mit einer höheren Versorgungsspannung, die dessen maximal zulässige Gate-Source-Spannung übersteigt, betrieben, und die Treiberstufe wird mit einer niedrigeren Versorgungsspannung betrieben, d. h. mit der Hauptversorgungsspannung der integrierten Schaltung, die sowohl den Treiberschaltkreis als auch den Leistungs-MOS-Transistor (sowie andere Schaltungsbauelemente) umfasst. Die Hauptversorgungsspannung für die integrierte Schaltung ist im Wesentlichen niedriger als die Versorgungsspannung für den Leistungs-MOS-Transistor. Die Treiberstufe umfasst ein Paar zwischen die höhere Versorgungsspannung und das Referenzpotential für beide Versorgungsspannungen in Reihe geschalteter Treiber-MOS-Transistoren. Das Gate des Leistungs-MOS-Transistors ist mit dem Zusammenschaltungsknoten zwischen beiden Treiber-MOS-Transistoren verbunden. Die Gates der Treiber-MOS-Transistoren sind wechselstromgekoppelt, um Signale mit gegenseitig entgegengesetzten Phasen anzusteuern, die normalerweise von einem Taktsignal abgeleitet werden. Die Gates der Treiber-MOS-Transistoren sind durch eine Parallelschaltung eines ersten Widerstands einerseits und eines zweiten Widerstands, der in Reihe mit einem nicht linearen Bauelement geschaltet ist, andererseits jeweils mit der höheren Spannungsversorgung verbunden. Der Widerstandswert des zweiten Widerstands ist wesentlich kleiner als der Widerstandswert des ersten Widerstands. Das in Reihe mit einem relativ kleinen Widerstand geschaltete, nicht lineare Bauelement fungiert eigentlich als nicht linearer Widerstand in Kombination mit dem relativ großen, parallel geschalteten Widerstand, um die Gate-Spannung an dem entsprechenden Treiber-MOS-Transistor zu verringern. Die an dem Gate des Leistungs-MOS-Transistors benötigte Potentialverschiebung wird durch eine asymmetrische Potentialverschiebung an den Gates jedes Treiber-MOS-Transistors erreicht. Das nicht lineare Bauelement kann eine Diode, ein als Diode geschalteter bipolarer Transistor oder ein MOS-Transistor sein.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung einer Ausführungsform des erfindungsgemäßen Leistungsschaltkreises unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
1 ein Schaltbild des Leistungsschaltkreises;
1a ein Schaltbild des Leistungsschaltkreises;
2 ein Teilschaltbild, das eine asymmetrische Spannungsanpassung darstellt; und
3 ein Signaldiagramm, das ein potentialverschobenes Treibersignal darstellt.
Die Schaltung in 1 ist typischerweise in einem in CMOS-Technologie implementierten DC-DC-Wandlerchip enthalten. An die Eingänge von zwei Puffern buf1, buf2 wird parallel ein Eingangstaktsignal CLK angelegt. In dem gezeigten Beispiel wird angenommen, dass der Puffer buf1 nicht invertierend und der Puffer buf2 invertierend ist. Natürlich wird ein nicht invertierender Puffer in CMOS-Technologie normalerweise durch eine Reihenschaltung zweier invertierender Pufferstufen erreicht. Beide Pufferstufen buf1, buf2 werden von einer Hauptversorgungsspannungsschiene mit einer bezogen auf Masse GND relativ niedrigen Spannung V_MAIN versorgt. Die Ausgänge der Puffer buf1, buf2 sind durch die Kondensatoren C1 bzw. C2 mit nachgeschalteten Schaltungen gekoppelt. Zwei PMOS-Transistoren M1, M2 sind zwischen eine Versorgungsspannungsschiene mit einer relativ hohen Spannung V_SUP und Masse in Reihe geschaltet, und das Gate des Transistors M1 ist mit dem Ausgang des Puffers buf1 durch den Kondensator C1 gekoppelt, während das Gate des Transistors M2 mit dem Ausgang des Puffers buf2 durch den Kondensator C2 gekoppelt ist. In der gezeigten Ausführungsform sind die Versorgungsspannungen V_MAIN und V_SUP in Bezug auf Masse positiv, und die Source des Transistors M1 ist mit der Versorgungsschiene verbunden, während der Drain des Transistors M2 mit Masse verbunden ist. Der Zusammenschaltungsknoten der Transistoren M1, M2 stellt eine Spannung VG3 bereit und ist mit dem Gate eines Leistungs-PMOS-Transistors M3 verbunden, dessen Source mit der Versorgungsschiene mit Spannung V_SUP verbunden ist und dessen Drain mit einer Last (nicht gezeigt) verbunden ist.
Um sicherzustellen, dass der Transistor M3 gesperrt (”OFF”) bleibt, wenn das Taktsignal CLK inaktiv (nicht vorliegend oder unterbrochen) ist, ist das Gate des Transistors M3 über einen Widerstand R5 mit Versorgung verbunden.
Der Transistor M1 weist eine Gate-Vorspannung auf, die bereitgestellt wird, indem zwischen sein Gate und Versorgung ein Widerstand R1 parallel mit einer Reihenschaltung eines nicht linearen Bauelements wie einer Diode D1 und eines Widerstands R3 geschaltet wird. Gleichermaßen weist der Transistor M2 eine Gate-Vorspannung auf, die bereitgestellt wird, indem zwischen sein Gate und Versorgung ein Widerstand R2 parallel mit einer Reihenschaltung einer Diode D2 und eines Widerstands R4 geschaltet wird.
Wie vorher erläutert wurde, ist die maximal zulässige Gate-Source-Spannung V_{GS_max_M3} des Transistors M3 niedriger als die höhere Versorgungsspannung V_SUP. Deshalb muss der Leistungstransistor M3 durch eine Treiberschaltung angesteuert werden, die mit der niedrigeren Versorgungsspannung V_MAIN gespeist wird. Der Treiber-PMOS-Transistor M1 sperrt den Leistungstransistor M3 (”OFF”), und der als Treiber, Source-Folger geschaltete PMOS-Transistor M2 schaltet den Transistor M3 durch (”ON”). In dem Gleichstromzustand (kein Taktsignal CLK angelegt) werden die Gates der Transistoren M1, M2 und M3 durch die entsprechenden Widerstände R1, R2 und R5 alle auf V_SUP hinaufgezogen. Bei angelegtem Taktsignal CLK schaltet der Transistor M3 mit der Frequenz des Taktsignals zwischen ”ON” und ”OFF” hin und her.
In der Ausführungsform gemäß 1a wurde die Diode D1 durch einen als Diode geschalteten P-Kanal-MOS-Transistor MP ersetzt, alle anderen Bauelemente und Anordnungen sind identisch wie in 1. Gemäß einer weiteren Ausführungsform handelt es sich bei dem nicht linearen Element um einen als Diode geschalteten bipolaren Transistor.
Unter Bezugnahme auf 2 und 3 verhalten sich die Diode D2 und der Widerstand R4 wie ein nicht linearer Widerstand zur Verringerung des minimalen Spannungspegels V_{G2_min} der Treiberspannung V_G2 an dem Gate des Transistors M2. Der maximale Spannungspegel V_{G2_max} an dem Gate des Transistors M2 liegt nur unwesentlich über dem Pegel der Versorgungsspannung V_SUP. Da kein Gleichstrom durch den Kondensator C2 fließen kann, ist der Strom I_AC1 von einer steigenden Flanke gleich dem Strom I_AC2 von einer fallenden Flanke, I_AC1 = I_AC2.
Mit R4 << R2: V_{G2_AC2} < V_{G2_AC1}.
V_G2 wird für die beiden Zustände des Treibersignals wie folgt berechnet: V_{G2_AC2} = V_SUP – I_AC2·R2 V_{G2_AC1} = V_SUP + (I_AC1·R4 + V_D2) wobei V_D2 der Spannungsabfall über die Diode D2 ist.
Wie in 3 dargestellt, ergibt sich die asymmetrische Potentialverschiebung auf Grund von R4 << R2 in Kombination mit dem nicht linearen Bauelement wie der Diode D1 in 1. Die Spannungsauslenkung von V_G2 ist immer identisch zu V_MAIN, aber der mittlere Pegel wird hin zu niedrigeren Werten in Bezug auf V_SUP verschoben.
Es sollte klar sein, dass auf Grund des Verhaltens von D1 und R2 als nicht linearer Widerstand in der Vorspannungsschaltung für den Transistor M1 ein gleichartiger Effekt in Bezug auf die Gate-Spannung V_G1 an dem Transistor M1 auftritt.
Durch Auswählen des Verhältnisses zwischen den Widerständen in den Vorspannungsschaltungen der Transistoren M1 und M2 kann der Gate Spannungspegel für die Leistungstransistoren angepasst werden. Folglich wird das Gate des Leistungs-PMOS-Transistors M3 trotz einer geringen Komplexität des Schaltkreises mit der maximal möglichen Gate-Source-Spannung angesteuert, die durch den Pegel von V_MAIN definiert wird (in der Praxis verringert durch Ladungsverluste und durch den Schwellwert von M2), um den minimalen Widerstand bei Durchschaltung (den Drain-Source Widerstand) zu erhalten und folglich den maximalen Wirkungsgrad des DC-DC-Wandlers, der M3 als Bauelement umfasst, sicherzustellen. Außerdem stellt die kapazitive Kopplung ein schnelles Schalten der Treibertransistoren sicher.

Claims

Leistungsschalter-Schaltkreis in CMOS-Technologie, umfassend – einen Leistungs-MOS-Transistor (M3), der mit einer höheren auf ein Referenzpotential (GND) bezogenen Versorgungsspannung (Vsup) betrieben wird, die dessen maximal zulässige Gate-Source-Spannung übersteigt, – mit einer ersten Treiberstufe, die ein Paar Treiber-MOS-Transistoren (M1, M2) umfasst, welche in Reihe zwischen die höhere Versorgungsspannung (Vsup) und das Referenzpotential (GND) angeschlossen sind, und an deren Zusammenschaltungsknoten das Gate des Leistungs-MOS-Transistors (M3) angeschlossen ist, – wobei das Gate jedes Treiber-MOS-Transistors mit je einem Kondensator (C1, C2) eines Pegelschiebers verbunden ist, wobei die Kondensatoren andererseits mit einer zweiten Treiberstufe eines Pegelschiebers (buf1, buf2) verbunden sind, die mit einer ebenfalls auf das Referenzpotential bezogenen Versorgungsspannung (V_MAIN) betrieben wird, die wesentlich niedriger als die Versorgungsspannung für den Leistungs-MOS-Transistor (M3) ist, – bei dem die Gates der Treiber-MOS-Transistoren (M1, M2) durch eine Parallelschaltung eines ersten Widerstandes (R1, R2) und eines zweiten Widerstandes (R3, R4), der in Reihe mit einem nicht linearen Bauelement (D1, D2; MP) geschaltet ist, jeweils mit der höheren Versorgungsspannung verbunden sind, wobei der Widerstandswert des zweiten Widerstands (R3, R4) wesentlich kleiner als der Widerstandswert des ersten Widerstands (R1, R2) ist.
Leistungsschalter-Schaltkreis gemäß Anspruch 1 bei dem das Gate des Leistungs-MOS-Transistors (M3) durch einen Widerstand (R5) vorgespannt ist, der mit der höheren Versorgungsspannung verbunden ist.
Leistungsschalter-Schaltkreis gemäß einem der Ansprüche 1 oder 2, bei dem das nicht lineare Bauelement eine Diode, ein als Diode geschalteter MOS Transistor oder ein als Diode geschalteter bipolarer Transistor ist.