CN110679088B - 用于宽的低电压供应范围的电平移位器 - Google Patents

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Abstract

一种电平移位器(400)经耦合以接收第一和第二输入控制信号(S1、S2)且提供输出控制信号(S3T)。所述电平移位器(400)包含具有第一和第二PMOS晶体管(MPL15、MPL16)以及第一和第二NMOS晶体管(MNL15、MNL16)的电平移位电路(402)。第三NMOS晶体管(MNL17)耦合于上轨(VCCB)与所述第一PMOS晶体管(MPL15)的漏极之间，且所述第三NMOS晶体管(MNL17)的栅极由所述第一输入控制信号(S1)控制。第四NMOS晶体管(MNL18)耦合于所述上轨(VCCB)与所述第二PMOS晶体管(MPL16)的漏极之间，且所述第四NMOS晶体管(MNL18)的栅极由所述第二输入控制信号(S2)控制。

Description

用于宽的低电压供应范围的电平移位器
技术领域
本发明大体上涉及电平移位器，且更具体地说，涉及用于宽的低电压供应范围的电平移位器。
背景技术
随着用于先进微控制器的供应电压持续降低，存在对例如转换器产品的低电压电路的需要，所述低压电路将允许这些装置与传统系统可靠地介接。为了最大的应用灵活性，这些低电压转换器继而必须能够支持宽的电压范围。现有产品支持从0.8V到3.6V的电压范围。然而，将来计划甚至更低的操作电压。
发明内容
所描述的实施例提供一种电平移位器，其含有升压电路以克服因对宽的电压供应范围的调整而产生的延迟且提供更快的切换响应。所述升压电路包含小型NMOS晶体管，所述NMOS晶体管与电平移位器中的PMOS晶体管并联用作上拉辅助器。NMOS辅助器晶体管使其栅极通过输入电压信号驱动，且其效力随输入和输出电压电平而缩放。
在一个方面，电平移位器的实施例包含：经耦合以接收第一和第二输入控制信号且提供输出控制信号的电平移位电路，所述电平移位电路包括第一P型金属氧化物硅(PMOS)晶体管和第二PMOS晶体管、第一N型金属氧化物硅(NMOS)晶体管和第二NMOS晶体管；第三NMOS晶体管，其耦合于第一电压域中的上轨与所述第一PMOS晶体管的漏极之间，所述第三NMOS晶体管的栅极由所述第一输入控制信号控制；以及第四NMOS晶体管，其耦合于所述上轨与所述第二PMOS晶体管的漏极之间，所述第四NMOS晶体管的栅极由所述第二输入控制信号控制。
在另一方面，电压转换器的实施例经耦合以将在第一电压域(VCCA)中接收到的输入信号转换成在第二电压域(VCCB)中提供的输出信号，其中所述第一和第二电压域中的每一者可覆盖宽广范围的低电压。所述电压转换器包含：输入缓冲器，其经耦合以接收输入信号且提供第一输入控制信号和第二输入控制信号，所述输入缓冲器在第一电压域中操作；电平移位器，其经耦合以接收所述第一和第二输入控制信号且提供输出控制信号；栅极控制电路，其经耦合以接收所述第一和第二输入控制信号和所述输出控制信号且提供第一栅极控制信号和第二栅极控制信号；以及输出缓冲器，其经耦合以接收所述第一栅极控制信号和所述第二栅极控制信号且提供所述输出信号，其中所述电平移位器、所述栅极控制电路和所述输出缓冲器各自在第二电压域中操作，所述电平移位器包括：电平移位电路，其包括第一P型金属氧化物硅(PMOS)晶体管和第二PMOS晶体管、第一N型金属氧化物硅(NMOS)晶体管和第二NMOS晶体管；第三NMOS晶体管，其耦合于上轨与所述第一PMOS晶体管的漏极之间，所述第三NMOS晶体管的栅极由所述第一输入控制信号控制；以及第四NMOS晶体管，其耦合于所述上轨与所述第二PMOS晶体管的漏极之间，所述第四NMOS晶体管的栅极由所述第二输入控制信号控制。
附图说明
图1描绘根据实施例的输出缓冲器的实例。
图2描绘根据实施例的输入缓冲器的实施方案。
图3描绘根据实施例的栅极控制电路的实施方案。
图3A描绘根据实施例的栅极控制电路的实施方案。
图4描绘根据实施例的电平移位器的实施方案。
图5A说明根据实施例的所添加辅助器晶体管对输出控制信号S3T和S2T的作用。
图5B说明根据实施例的作为所添加辅助器晶体管的一个作用的增大的VOUT幅值。
图6描绘根据实施例的电压转换器的示意图。
图7描绘常规电压转换器的示意图。
图8A描绘当图7的电压转换器与标准VT晶体管一起操作且在0.8V下操作的输入信号将转换成在3.6V下操作的输出信号时的一组信号。
图8B描绘当图7的电压转换器与标准VT晶体管一起操作且在0.6V下操作的输入信号将转换成在3.6V下操作的输出信号时的一组信号。
图9描绘可用以应对宽的电压供应范围的输出缓冲器。
图10描绘常规NAND/NOR预驱动器的实施例。
具体实施方式
在图中，相似参考号指示类似元件。在此描述中，术语“耦合”意指间接或直接的电连接，除非被限定为处于可包含无线连接的“可通信地耦合”状态。因此，如果第一装置耦合到第二装置，那么此连接可能是通过直接电连接，或通过经由其它装置和连接的间接电连接。
所描述的实施例从维持对当前装置的现有电压范围的支持的同时扩展现有电压转换器的较低电压范围的需要演进而来。图7是常规电压转换器700的图。电压转换器700接收可在第一电压域操作的信号VIN且将信号VIN转换成可在第二电压域操作的输出信号VOUT。出于此描述的目的，第一电压域具有标示为VCCA的上轨，且第二电压域具有标示为VCCB的上轨。在图中，将第一电压域和第二电压域两者的下轨展示为接地；并不要求下轨中的每一者等于接地。
电压转换器700含有四个主元件：输入缓冲器702、电平移位器704、在图中展示为NAND-NOR预驱动器的预驱动器706以及输出缓冲器708。输入缓冲器702在使用上轨VCCA的第一电压域内操作。电平移位器704在使用VCCB的第二电压域中操作，但接收在第一电压域中产生的控制信号VIN1、VIN2。预驱动器电路706和输出缓冲器708各自在第二电压域中操作。电压转换器700支持1.1到3.6V的电压范围，且允许各上轨VCCA、VCCB采用在此范围内的任何容许值。在至少一个实施例中，电压转换器700是双向的，即，在所展示的电路将信号从使用VCCA的电压域转换到使用VCCB的电压域时，此电路的第二副本操作以将信号从使用VCCB的电压域转换到使用VCCA的电压域。电路上的一或多个引脚允许选择期望的操作方向。因为此双向性，输出端口均须能够被置于高阻抗模式中。为了支持较低电压，无论是当前使用的电压还是将来计划使用的电压，都需要对电压转换器700的电路进行改变以支持0.65到3.6V的期望电压范围。本文中结合对每一模块作出的修改详细描述了模块702到708的个别元件。
并联VT架构：
由支持宽的电压范围产生的主要问题是：找到允许最优电路设计架构的互补金属氧化物硅(CMOS)装置。举例来说，使用具有等于约700mV的阈值电压且在范围从1.1V到3.6V的电压下操作的标准VT晶体管来实施根据图7的实施例的芯片。图8A中展示在0.8V下操作的此芯片的测试，此图描绘信号VIN、VOUT、VINT2、VINT3、VIN1和VIN2。输入缓冲器从0V切换到0.8V，但在电平移位器中产生的信号VINT2、VINT3并未恰当地切换。电平移位器中的这种切换缺失归因于以下实情：标准VT晶体管的VT极接近于上电压轨，使得晶体管并不具有恰当地接通的余量。因此，输出信号VOUT未被拉高或拉低。
接着，在整个电路中使用具有约300mV阈值电压的低VT晶体管来模拟图7的电路。图8B同样描绘信号VIN、VOUT、VINT2、VINT3、VIN1和VIN2。在此模拟中，VOUT恰当地操作且对VIN的信号电平改变提供了良好响应。然而，由于低VT晶体管具有较大泄漏问题，因此低VT晶体管的使用会引起其它问题。此问题可能在还需要支持如本说明书中的宽范围的电压时加剧。
下文表1和表2描绘具有低电压晶体管的电压转换器700的电路的两个实施方案，所述低压晶体管具有两个不同宽度。表1描绘试图将输出电压VOUT拉高的PMOS低阈值电压(PCH_LVT)晶体管。VOH是输出电压高电平，且IOH是输出驱动要求。VCC标示输出电压的电压域，且Spec指示输出电压必须保持高于指定值，处于“高”值上，以使输出符合规范。将测试期间达到的实际电压值提供给PCH_LVT晶体管，首先是具有650微米宽度的晶体管的情况，其次是具有1200微米宽度的晶体管的情况。针对每一晶体管宽度给出三个值，且所述指示过程和温度：N/27C指示在27℃下的标称模型；W/40C指示在40℃下的弱模型；且W/125C指示在125℃下的弱模型。具有650微米宽度的PMOS晶体管初始大小设定为允许电路在0.8V下操作。然而，在此宽度下，电路不能够支持其它电压域中的操作；下文粗体突显的条目各自降到低于规范所允许的值。
类似地，表2描绘试图将输出电压VOUT拉低的N沟道低阈值电压(NCH_LVT)晶体管。此处，Spec指示输出电压必须保持低于指定值，处于“低”值上，以使输出符合规范。也以两个宽度展示NMOS晶体管：200微米和400微米。具有200微米宽度的NMOS晶体管初始大小设定为允许电路在0.8V下操作。同样，电路不能够支持其它电压域中的操作，如以粗体突显的条目所例示，所述条目降到低于规范所允许的值。
表1
表2
NMOS晶体管和PMOS晶体管两者的宽度随后增大，直到所有所允许电压域中的操作符合规范为止，如由展示的电压值所示。在其下可实现跨整个电压范围的操作的最小宽度对于PMOS晶体管来说是1200微米，且对于NMOS晶体管来说是400微米。尽管可用这些值来满足电压规范，但使所有晶体管超大以便符合电压的宽范围。此类超大晶体管不仅占用芯片上的大量占据面积，且还产生太过高而不合需要或无竞争性的输出泄漏。因此，仅仅用低VT晶体管替换电压转换器700中的所有晶体管不是切实可行的解决方案。
另一扩展电压范围的可能解决方案是在输出缓冲器中堆叠若干串联的低VT晶体管。电路中的问题来源于以下实情：虽然此电路需要低VT晶体管，但低VT晶体管必须仍能够应对3.6V。堆叠低VT晶体管允许这些晶体管中的每一者具有较低击穿电压(VDS)，因为任一晶体管都不会暴露于整个电压范围。使晶体管经受较低电压允许使用较小晶体管，这继而具有较少泄漏。使用此配置，图9描绘输出缓冲器900，其包含在上轨VCCB与输出节点VOUT之间串联堆叠的两个PMOS晶体管MP1和MP2，其中电阻器R5串联耦合于晶体管MP1、MP2与输出节点VOUT之间。两个NMOS晶体管MN1和MN2串联堆叠于下轨与输出节点VOUT之间，其中电阻器R6串联耦合于晶体管MN1、MN2与输出节点VOUT之间。两个PMOS晶体管MP1、MP2各自由栅极控制信号VP控制，且两个NMOS晶体管MN1、MN2各自由栅极控制信号VN控制。栅极控制信号VP和VN均由栅极驱动控制电路提供。申请人已确定，虽然输出缓冲器900的配置可操作，但此配置将需要栅极驱动控制电路更复杂的电路设计且还将给高电压和高温可靠性添加更多风险。
在下文中的描述中，根据以下记法来对晶体管编号。对于晶体管MXYZ，X具有N或P的值且指示晶体管是NMOS还是PMOS；Y具有S或L的值且指示晶体管具有标准阈值电压还是低阈值电压；且Z具有区别所述晶体管与类似晶体管的数值。使用专属过程形成所描述的实施例，所述过程设置700mV下的标准VT和300mV下的低阈值电压。然而，所描述的实施例不受此专属过程限制，且标准阈值电压和低阈值电压的其它值也可使用。
图1描绘根据实施例的用于电压转换器的输出缓冲器的实例。输出缓冲器100在第二电压域中操作，所述第二电压域在所展示的实施例中使用上轨VCCB。PMOS晶体管、MPL1和MPS1彼此并联耦合于上轨VCCB与提供VOUT的信号线之间。NMOS晶体管、MNL1和MNS1彼此并联耦合于下轨与提供VOUT的信号线之间。PMOS晶体管MPL1和NMOS晶体管MNL1各自为低VT晶体管且经设定大小以应对低于1V的电压，而PMOS晶体管MPS1和NMOS晶体管MNS1各自为标准VT晶体管且经设定大小以应对等于或大于1V的电压。标准VT晶体管与低VT晶体管之间的这种不同的大小设定通常遍及实例实施例。然而，可结合实例实施例使用其它电压范围的大小设定。PMOS晶体管MPL1、MPS1中的每一者由栅极控制信号VP控制，且NMOS晶体管MNL1、MNS1中的每一者由栅极控制信号VN控制；这两种控制信号均从预驱动器电路接收到。另外，电阻器R1耦合于PMOS晶体管MPL1与输出信号VOUT之间；电阻器R2耦合于晶体管MPS1与输出信号VOUT之间；电阻器R3耦合于晶体管MNL1与输出信号VOUT之间；且电阻器R4耦合于晶体管MNS1与输出信号VOUT之间。
如下文中针对预驱动器电路所描述，栅极控制信号VP和VN永不可能同时接通。在操作中，当栅极控制信号VP低时，PMOS晶体管MPL1和MPS1接通且一起操作以将输出电压VOUT拉高。当栅极控制信号VP高时，PMOS晶体管MPL1和MPS1断开且允许拉低输出电压VOUT。当栅极控制信号VP降低时，低VT PMOS晶体管MPL1将首先接通且提供快速响应。标准VT PMOS晶体管MPS1仅在栅极控制信号VP大于1V时才接通，但可应对较高电压下所必需的较大电流。类似地，当栅极控制信号VN高时，NMOS晶体管MNL1和MNS1接通且一起操作以拉低输出电压VOUT。低VT晶体管MNL1将首先接通且提供快速响应。标准VT晶体管MNS1仅在输入电压大于或等于1V时才接通，但可应对较高电压下所必需的较大电流。
下文表3和4提供与表1和2中给出的信息类似的信息，但展示实施例的工作电压，在所述实施例中，低VT PMOS晶体管的栅极具有400微米的宽度和0.4微米的长度；标准VT晶体管具有800微米的栅极宽度。低VT NMOS晶体管的栅极是150微米宽和1.7微米长，而标准VTNMOS晶体管的栅极是200微米宽。如这些表中所展示，所有操作电平符合规范。
表3
表4
可接收宽范围的电压的应用中的并联VT架构的使用不限于图1中展示的实例。图2描绘根据实施例的用于相同电压转换器的输入缓冲器200。输入缓冲器200在第一电压域中操作且包含两个反相器202、204，所述反相器接收输入信号VIN且提供输入控制信号S1和S2。
反相器202包含与NMOS低VT晶体管MNL2串联耦合于上轨VCCA与下轨之间的PMOS低VT晶体管MPL2。PMOS标准VT晶体管MPS2与NMOS标准VT晶体管MNS2串联耦合于上轨与下轨之间。晶体管MPL2、MPS2、MNL2和MNS2中的每一者经耦合以接收相应栅极上的输入信号VIN。低VT晶体管MPL2与MNL2之间的中点耦合到标准VT晶体管MPS2与MNS2之间的中点以提供输入控制信号S1。
反相器204包含与NMOS低VT晶体管MNL3串联耦合于上轨与下轨之间的PMOS低VT晶体管MPL3。PMOS标准VT晶体管MPS3与NMOS标准VT晶体管MNS3串联耦合于上轨与下轨之间。晶体管MPL3、MPS3、MNL3和MNS3中的每一者经耦合以接收相应栅极上的输入控制信号S1。低VT晶体管MPL3与MNL3之间的中点耦合到标准VT晶体管MPS3与MNS3之间的中点以提供输入控制信号S2。
使用与标准VT晶体管并联耦合的低VT晶体管的所描述组合允许输入缓冲器200和输出缓冲器100有效地跨0.65V到3.6V的整个电压范围操作。低VT装置经设定大小以用于低于1V操作的驱动强度(即，当前)要求，而标准VT组件经设定大小以用于较高电压驱动强度要求。并联耦合的低VT晶体管和标准VT晶体管的组合使静态泄漏电流最小化，同时仍支持全范围的装置操作。如本文中针对电平移位器和预驱动器电路所描述，可实施这些模块中的许多晶体管，其中所描述的低VT和标准VT晶体管经并联耦合以允许跨较大电压范围的操作，同时优化跨扩展范围的操作。
所描述配置的优势在于，此配置允许设计者依据跨全操作电压范围的产品要求而在电路架构上具有其它程度的自由。可单独地选择低VT组件和标准VT组件两者的晶体管宽度和长度，且可各自优化PMOS装置和NMOS装置。在比现有装置更宽的电压范围内工作的电路目前是可能的。
输出驱动器栅极控制电路
当设计输出缓冲器时，重要的是优化栅极控制电路。当利用三态逻辑操作输出缓冲器，即，可将输出缓冲器置于其中既不启用PMOS上拉也不启用NMOS下拉的高阻抗状态时，此优化尤其必要。举例来说，在其中电流可能是双向的实施例中，需要高阻抗。如上文所描述，可利用电压转换器700的两个副本来实施图7的电路，一个副本从第一域转换到第二域，第二副本从第二域转换到第一域。每次，两个副本中仅一者可起作用，但两个副本共享芯片上的引脚。每当输出缓冲器不在使用中时，所述输出缓冲器必须被置于高阻抗模式中。如果输出装置均启用短的时间段，那么栅极控制电路的不当设计可能允许过量击穿电流和对应的接地噪声。解决此问题的一个方法将是，栅极驱动器较慢地接通输出装置以使击穿电流最小化，但这将造成数据路径中的传播延迟变差。
图7中展示的一个现有解决方案使用可置于高阻抗状态中的NAND-NOR预驱动器706以用于输出。图10是预驱动器706的放大重现。预驱动器706包含两个单独的电路：NAND电路1002提供栅极控制信号VP，且NOR电路1004提供栅极控制信号VN。
NAND电路1002具有并联耦合于上轨VCCB与栅极控制信号VP之间的两个PMOS晶体管MP3、MP4，以及串联耦合于栅极控制信号VP与下轨之间的两个NMOS晶体管MN3、MN4。晶体管MP3和MN4各自由第一启用信号EN1控制，且晶体管MP4和MN3各自由从电平移位器电路接收到的信号VINT3控制。
NOR电路1004具有串联耦合于上轨VCCB与栅极控制信号VN之间的两个PMOS晶体管MP5、MP6，以及并联耦合于栅极控制信号VN与下轨之间的两个NMOS晶体管MN5、MN6。晶体管MP5和MN5各自由第二启用信号EN2控制，且晶体管MP6和MN6各自由来自电平移位器电路的信号VINT3控制。在预驱动器706中，信号VINT3将输入信号的经电平移位版本提供给输入缓冲器702且控制栅极控制信号VP和VN的值以驱动输出缓冲器708中的晶体管。启用信号EN1和EN2用以确保在输出缓冲器被置于高阻抗模式中时将VP拉高以关断输出缓冲器100中的PMOS晶体管MPL1和MPS1以及将VN拉低以关断NMOS晶体管MNL1、MNS1。启用信号EN1、EN2还确保输出缓冲器100中的晶体管在通电程序期间关断。
在调适预驱动器电路706以结合扩展的电压范围操作时，大部分晶体管各自被替换为与标准VT晶体管并联耦合的低VT晶体管，如本文中在关于并联VT架构的部分中所描述。然而，由于低VT晶体管相对于标准VT晶体管具有额外泄漏(例如，多三个数量级)，因此还认为需要在可能的情况下消除晶体管以保持泄漏低且电路所必需的面积尽可能小。
图3描绘根据实施例的栅极控制电路300。栅极控制电路300经特别设计以驱动输出缓冲器，所述输出缓冲器利用可置于高阻抗状态的三态逻辑来操作。栅极控制电路300包含四个部分：栅极隔离开关302、上拉电路304、下拉电路306和启用/停用控制电路308。栅极隔离开关302在必要时提供栅极控制信号VP与栅极控制信号VN的隔离，但允许栅极控制信号VP和VN在输出缓冲器已启用时共享上拉电路304和下拉电路306。这与图10的电路1002、1004形成对比，在此图的电路中，上拉晶体管和下拉晶体管耦合到控制栅极控制信号VP，且额外的上拉晶体管和下拉晶体管耦合到控制栅极控制信号VN。启用/停用控制电路308提供启用信号EN1、EN2，所述启用信号确保在必要时可将栅极控制信号VP和VN置于高阻抗中。上拉电路304和下拉电路306使用上文所描述的并联VT架构且提供如下文中所描述的额外辅助器和启用信号。
启用/停用控制电路308包含并联耦合于上轨VCCB与下轨之间的三个反相器。启用/停用控制电路308接收输入信号310且提供启用信号EN1和EN2。第一反相器包含PMOS晶体管MP24和NMOS晶体管MN24；此第一反相器接收输入信号310且提供反相信号312。第二反相器包含PMOS晶体管MP25和NMOS晶体管MN25，接收输入信号312且提供启用信号EN1。第三反相器包含PMOS晶体管MP26和NMOS晶体管MN26，接收启用信号EN1且提供启用信号EN2。在一个实施例中，启用/停用控制电路308由应用于芯片上的引脚的设置控制，所述芯片含有所描述的栅极控制电路300。在一个实施例中，输入信号310的值由电压转换方向控制，且还可由启用引脚设置。
栅极隔离开关302处于栅极控制电路300的中心，且包含并联耦合于栅极控制信号VP与栅极控制信号VN之间的两个PMOS晶体管MPL9、MPS9以及两个NMOS晶体管MNL9、MNS9。根据并联VT架构，晶体管MPL9和MNL9是经选择以在1V以下操作的低VT晶体管，而晶体管MPS9和MNS9是经选择以在1V以上操作的标准VT晶体管。两个NMOS晶体管MNL9、MNS9由第一启用信号EN1控制，且两个PMOS晶体管MPL9、MPS9由第二启用信号EN2控制。栅极隔离开关302在启用输出时连接栅极控制信号VP和栅极控制信号VN，且在停用输出缓冲器时，即，处于高阻抗状态时，断开输出信号。虽然将栅极隔离开关302展示为含有标准VT晶体管和低VT晶体管两者，但此组合在栅极隔离开关302中不是必要的。在并未覆盖所描述实施例的宽范围的另一实施例中(未具体展示)，栅极隔离开关302仅包含由第一启用信号控制的单个NMOS晶体管和由第二启用信号控制的单个PMOS晶体管。使用栅极隔离开关302代替NAND/NOR栅极驱动器可减小总的低VT晶体管宽度，同时维持一致的驱动接通。
输出栅极上拉电路304包含并联耦合于上轨VCCB与栅极控制信号VP之间的五个晶体管。PMOS晶体管MPL8和MPS8是主上拉晶体管且由输出控制信号S3T控制，所述输出控制信号从电平移位器电路接收到且将响应于由电压转换器接收的输入信号而驱动栅极控制信号VP。然而，在总体电压转换器的开发期间，有必要在整个电压转换器中使PMOS晶体管的大小相对于NMOS晶体管偏斜。由于此偏斜关系，提供辅助器NMOS晶体管MNL7和MNS7，且其各自由从输入缓冲器200接收的输入控制信号S1控制。将这些辅助器NMOS晶体管MNL7、MNS7用以辅助主PMOS晶体管MPL8、MPS8的确切方式的描述推延到本文中描述电压移位器的部分。使用标准VT晶体管和低VT晶体管两者会提供跨整个电压范围的最优传播延迟，而使用NMOS辅助器晶体管在必要时会提供供应升压。上拉电路304中的最终晶体管是由启用信号EN1控制的PMOS晶体管MPL12。PMOS晶体管MPL12可在电路的上电期间用以将栅极控制信号VP拉高且将PMOS输出晶体管MPL1、MPL2关断。可如所展示或使用并联低VT晶体管和标准VT晶体管来实施此晶体管。
以类似方式，输出栅极下拉电路306包含并联耦合于栅极控制信号VN与下轨之间的五个晶体管。NMOS晶体管MNL11和MNS11是主下拉晶体管，且也由来自电平移位器电路的输出控制信号S3T控制。晶体管MNL11、MNS11响应于由电压转换器接收的输入信号而驱动栅极控制信号VN。提供辅助器NMOS晶体管MNL10和MNS10，且其各自由也从输入缓冲器200接收的输入控制信号S2控制。根据第一电压域驱动的一对NMOS晶体管和根据第二电压域驱动的一对NMOS晶体管的使用提供了跨整个电压范围的最优传播延迟。辅助器NMOS晶体管MNL10、MNS10的操作的进一步描述在本文中同样推延到描述电压移位器的部分。输出栅极下拉电路306中的最终晶体管是由启用信号EN2控制的NMOS晶体管MNL12。NMOS晶体管MNL12可在电路的上电期间用以将栅极控制信号VN拉低且将NMOS输出晶体管MNL1、MNL2关断。如同晶体管MPL12，可如所展示或使用并联低VT晶体管和标准VT晶体管来实施晶体管MNL12。
当期望将输出缓冲器置于高阻抗模式中时，可使用输入信号310来将启用信号EN1设置在下轨且将启用信号EN2设置在上轨。此设置接通PMOS晶体管MPL12以拉高VP，且关断输出缓冲器100中的PMOS晶体管；此设置还接通NMOS晶体管MNL12以拉低VN，且关断输出缓冲器100中的NMOS晶体管。同时，栅极隔离开关302的晶体管MPL9、MNL9、MPS9、MNS9全被关断。在正常操作期间，将启用信号EN1设置在上轨且将启用信号EN2设置在下轨以关断PMOS晶体管MPL12和NMOS晶体管MNL12两者，从而允许上拉电路304和下拉电路306中的其它晶体管控制VP和VN的值。此设置还接通栅极隔离开关302中的开关。尽管未在图3中具体展示，但也可使用早先描述的并联架构实施启用/停用控制电路308。
与过去已广泛使用的预驱动器电路706对比，所描述的预驱动器电路连同连接传输门一起仅将上拉装置用于PMOS栅极驱动器且将下拉装置用于NMOS栅极驱动器。栅极控制电路300有效地从设计中消除晶体管MN4和MP5，同时组合相关联的启用信号且另外利用了并联VT架构和辅助跨宽电压范围的辅助器晶体管的优势。使用栅极隔离开关302，栅极控制电路300提供从时序角度来看更简单的控制电路。
应注意，尽管所描述的栅极隔离开关302最初设计为结合宽范围的电压来操作，这需要使用并联VT架构，但栅极隔离开关302也可实施于不使用并联架构的电路中。图3A描绘根据实施例的栅极控制电路300A。在此简化实施例中，栅极隔离开关302A包含与NMOS晶体管MN27并联耦合于栅极控制信号VP与栅极控制信号VN之间的PMOS晶体管MP27。NMOS晶体管MN27的栅极由启用信号EN1控制，且PMOS晶体管MP27的栅极由启用信号EN2控制。上拉电路304A可配置有耦合到上轨和栅极控制信号VP两者的晶体管的期望配置。类似地，下拉电路306A也可配置有耦合到下轨和栅极控制信号VN两者的晶体管的期望配置。当栅极控制电路300A起作用时，栅极隔离电路302A的此简化版本可将上拉电路304A和栅极控制信号VP连接到下拉电路306A和栅极控制信号VN，而当由栅极控制电路300A控制的输出缓冲器被置于高阻抗模式中时有效地关闭所述连接。
由于栅极隔离开关302在上电期间固有地将输出保持于高阻抗状态且因传输门而提供天然的先断后通特征，因此所描述的实施例是有利的。因此，当栅极控制信号VP从高值变为低值时，栅极控制信号VP上的电荷必须通过栅极隔离开关302放电。在这可能发生之前，栅极控制信号VN将首先降低，从而关断NMOS输出晶体管MNL1、MNS1。只有这样，栅极控制信号VP才可通过下拉电路306放电。此连接简化了栅极控制电路，使总裸片面积最小化，且使来自栅极控制电路的静态泄漏最小化。在一个实施例中，使用栅极隔离开关302提供优于常规NAND/NOR预驱动器配置的以下优势：相较于NAND/NOR电路，栅极隔离开关302小50％，总静态泄漏电流减少1.3％，且传播延迟低34.5％。
电平移位器升压电路
因扩展电压转换器的电压范围而引起的具有挑战性的问题是设计具有足够瞬态响应的电平移位器400。作为一般设计规则，PMOS晶体管的宽度是NMOS晶体管的宽度的两倍，即2:1比率。然而，当电平移位器操作以将信号从0.65V转换到3.6V(即，最大向上电平移位)时，NMOS晶体管接收到几乎不能够接通NMOS晶体管的接通信号，而PMOS晶体管接收到强很多的信号。为了在此大电压差的情况下恰当地工作，PMOS晶体管宽度必须因此经选择以显著地小于NMOS晶体管宽度。在一个实施例中，PMOS晶体管宽度与NMOS晶体管宽度之间的所得比率是1:3，即，PMOS晶体管比通常小得多。虽然当输入信号低且输出信号高时晶体管大小的这种极端偏斜是必要的，但这种偏斜会在输入信号更高且更接近输出的电压电平时导致对低到高切换的瞬态响应较差。较差瞬态响应继而使快速切换难以实现。
PMOS/NMOS晶体管的大小的极端偏斜的一个可能解决方案可以是，使用与PMOS晶体管并联耦合的无源电阻器来上拉输出信号。然而，这些装置在输出被驱动为低时将为设计增添额外泄漏电流，且将因电阻器必定具有大的电阻值而占用大量面积。
图4描绘根据实施例的电平移位器400。所展示的设计中，电平移位器400的电平移位电路402是如图7中展示的原始电平移位器，但在电平移位电路402中，所有的先前晶体管被替换为低VT晶体管。电平移位电路402由两个PMOS晶体管MPL15、MPL16和两个NMOS晶体管MNL15、MNL16构成。PMOS晶体管MPL15与NMOS晶体管MNL15串联耦合于上轨VCCB与下轨之间，且PMOS晶体管MPL16与NMOS晶体管MNL16串联耦合于VCCB与下轨之间。PMOS晶体管MPL15的栅极耦合到PMOS晶体管MPL16的漏极，且PMOS晶体管MPL16的栅极耦合到PMOS晶体管MPL15的漏极。最后，NMOS晶体管MNL15的栅极由输入控制信号S2控制，且NMOS晶体管MNL16的栅极由输入控制信号S1控制；输入控制信号S1和S2均在第一电压域中形成。这意味着NMOS晶体管MNL15、MNL16由形成于第一电压域中的信号控制，而PMOS晶体管MPL15、MPL16由第二电压域中的信号控制，从而引起上文提到的问题。值得注意的是，在任一供应上，仅低VT晶体管用于在0.65V到3.6V的全电压范围内的切换能力。低VT晶体管的宽度经最小化以保持泄漏电流尽可能低。
胜于提供与PMOS晶体管并联耦合以上拉输出信号的无源电阻器，电平移位器400揭示与PMOS晶体管并联耦合作为辅助器晶体管的若干NMOS晶体管的使用。在展示的实施例中，上拉电路404A包含各自与PMOS晶体管MPL15并联耦合于上轨VCCB与输出控制信号S3T之间的两个NMOS晶体管MNL17、MNS17。NMOS晶体管MNL17、MNS17的栅极由输入控制信号S1控制。第二上拉电路404B包含各自与PMOS晶体管MPL16并联耦合于上轨VCCB与输出控制信号S2T之间的两个额外NMOS晶体管MNL18、MMS18，且其栅极由输入控制信号S2控制。与NMOS晶体管MNL15、MNL16的大小相比，这些辅助器NMOS晶体管MNL17、MNS17、MNL18、MNS18的大小较小。在一个实施例中，辅助器NMOS晶体管MNL17、MNS17、MNL18、MNS18具有NMOS晶体管MNL15、MNL16宽度的五分之一到四分之一的相应宽度。由于NMOS晶体管由输入控制信号S1、S2驱动，而PMOS晶体管由输出控制信号S2T、S3T驱动，因此上拉电路404的效力随着输入和输出电压电平而缩放。因此，当上轨VCCA的电压低时，上拉电路404将仅微弱地接通。然而，由于在此相同情况中，NMOS晶体管MNL15、MNL16的响应是微弱的，因此并不期望来自上拉电路404的强响应。当上轨VCCA上的电压设置为较高且PMOS晶体管MPL17、MPL18的偏斜大小的作用极明显时，上拉电路404的作用更强，且在上部轨VCCA设置为较高值时继续调高。上拉电路404帮助改善切换时间和数据速率。电平移位器400的最终元件是停用开关406，所述停用开关在描述的实施例中含有单个低阈值电压NMOS晶体管MNL21。提供停用开关406以通过阻挡非切换半位电平移位器的电流路径来减小全位单元的动态电流。因此，当与电平移位器耦合的输出缓冲器被置于高阻抗模式中时，停用开关406将关断以防止电平移位器基于输入状态而切换。尽管在展示的实施例中未以并联架构实施，但在其它实施例中，停用开关406也可并联实施。使低VT晶体管的宽度最小化以保持泄漏电流尽可能低。
图5A说明在所描述的电平移位器400的实施方案中，所添加的辅助器晶体管对输出控制信号S3T和S2T的作用。展示在存在及不存在辅助器NMOS晶体管的情况下的信号S3T、S2T中的每一者。NMOS辅助器的使用允许输出控制信号S2T更快速地上升，由此更快速地关断PMOS晶体管MPL16且允许更快速下拉输出控制信号S3T。电平移位器400能够更快翻转，因此由输出控制信号S3T控制的下游晶体管也更快切换。在使用等于0.8V的输入上轨VCCA和等于3.3V的输出上轨VCCB、使用弱工艺模型和130℃进行的测试中，使用上拉电路404将传播延迟TPD从15ns改进到14ns。针对等于1.65V的输入上轨VCCA和等于3.0V的输出上轨VCCB使用相同工艺条件，TPD从3.48ns改进到3.19ns。这一改进对实现500Mbps数据速率极其重要。
图5B是图5A中展示的曲线图的较大部分的视图，但不含输出控制信号S2T，以便说明由使用添加的辅助器晶体管引起的VOUT的增大幅值。如图5B中所展示，使用上拉电路404，输出控制信号S3T摆幅较高。由于输出控制信号S3T的较高摆幅的作用，VOUT摆幅也较高。如上文所描述，当上轨VCCB是3.0V时，输出高电压不应降到低于2.3V。在测试VCCA＝1.65V、VCCB＝3.0V、弱、130℃、不具有上拉电路404的情况下以500Mbps的数据速率进行的操作时，VOUT高电平为1.49V，这在此电平下小于所需的高电压2.3V。相比之下，当上拉电路404被添加到电路时，VOUT高电平为2.54V，这大于所需的高电压2.3V。因此，辅助器晶体管的添加允许电平移位器为恰当操作提供必要的电压电平。此能力遍及支持输入和输出电压的范围。
所描述的具有NMOS辅助器晶体管的电平移位器是有利的，因其提供升压给随着输入和输出电压电平而调整的电平移位器输出。当输入信号与输出电压电平相比处于低电压电平时，则NMOS上拉为PMOS晶体管提供极少帮助，这是所要的，因为PMOS对NMOS比率已偏斜为低。然而，当输入信号电压轨变得较大时，NMOS上拉提供更多驱动电流以上拉输出信号，这极大地改进电平移位器的瞬态响应。在低偏斜的PMOS对NMOS比率的情况下，此额外升压允许电平移位器为输入电平和输出电平两者提供跨宽电压供应范围的良好响应时间。另外，起作用的上拉并不给设计增添额外泄漏电流，如上文描述的对无源电阻器的使用。
图6描绘根据所描述实施例的电压转换器600，其大体上是上文描述的单独电路的重现，但经提供以给出对本文中所描述的各种电路的概述。在此描述中，在一般意义上使用对NMOS和PMOS晶体管的参考，因此这些晶体管被称作金属氧化物硅装置，即使大多数栅极实际上由多晶硅制成且可使用氧化物以外的其它介电质也如此。无论目前已知还是未知，NMOS和PMOS晶体管的变型均由这些术语覆盖。
在权利要求书的范围内，所描述实施例中的修改是可能的，且其它实施例是可能的。

Claims (6)

1.一种电平移位器，其包括：
电平移位电路，其经耦合以接收第一和第二输入控制信号且提供输出控制信号，所述电平移位电路包括第一P型金属氧化物硅PMOS晶体管和第二PMOS晶体管、第一N型金属氧化物硅NMOS晶体管和第二NMOS晶体管；
第三NMOS晶体管，其耦合于第一电压域中的上轨与所述第一PMOS晶体管的漏极之间，所述第三NMOS晶体管的栅极由所述第一输入控制信号控制；以及
第四NMOS晶体管，其耦合于所述上轨与所述第二PMOS晶体管的漏极之间，所述第四NMOS晶体管的栅极由所述第二输入控制信号控制；
第五NMOS晶体管，其与所述第三NMOS晶体管并联耦合于所述上轨与所述第一PMOS晶体管的所述漏极之间，所述第五NMOS晶体管的栅极由所述第一输入控制信号控制；以及
第六NMOS晶体管，其与所述第四NMOS晶体管并联耦合于所述上轨与所述第二PMOS晶体管的所述漏极之间，所述第六NMOS晶体管的栅极由所述第二输入控制信号控制；
所述第五NMOS晶体管和所述第六NMOS晶体管具有第一阈值电压，且所述第一和第二PMOS晶体管以及所述第一、第二、第三和第四NMOS晶体管具有低于所述第一阈值电压的第二阈值电压。
2.根据权利要求1所述的电平移位器，其进一步包括耦合于所述第一和第二NMOS晶体管的相应源极与下轨之间的第七NMOS晶体管，所述第七NMOS晶体管的栅极接收启用信号。
3.根据权利要求2所述的电平移位器，其中所述电平移位器的输出控制信号取自所述第二PMOS晶体管的所述漏极与所述第二NMOS晶体管的漏极之间的点。
4.根据权利要求1所述的电平移位器，其中：
所述第一PMOS晶体管与所述第一NMOS晶体管串联耦合于所述上轨与下轨之间；
所述第二PMOS晶体管与所述第二NMOS晶体管串联耦合于所述上轨与所述下轨之间；
所述第一PMOS晶体管的漏极耦合到所述第二PMOS晶体管的栅极，且所述第二PMOS晶体管的漏极耦合到所述第一PMOS晶体管的栅极；以及
所述第一NMOS晶体管的栅极由所述第二输入控制信号控制，且所述第二NMOS晶体管的栅极由所述第一输入控制信号控制。
5.根据权利要求1所述的电平移位器，其中所述第一输入控制信号和所述第二输入控制信号由在第二电压域中操作的电路提供。
6.一种电压转换器，其经耦合以将在第一电压域中接收到的输入信号转换成在第二电压域中提供的输出信号，其中所述第一电压域和所述第二电压域中的每一者可覆盖宽范围的低电压，所述电压转换器包括：
输入缓冲器，其经耦合以接收所述输入信号且提供第一输入控制信号和第二输入控制信号，所述输入缓冲器在所述第一电压域中操作；
电平移位器，其经耦合以接收所述第一和第二输入控制信号且提供输出控制信号；
栅极控制电路，其经耦合以接收所述第一和第二输入控制信号和所述输出控制信号，且提供第一栅极控制信号和第二栅极控制信号；以及
输出缓冲器，其经耦合以接收所述第一栅极控制信号和所述第二栅极控制信号且提供所述输出信号，其中所述电平移位器、所述栅极控制电路和所述输出缓冲器各自在所述第二电压域中操作，
所述电平移位器包括：
电平移位电路，其包括第一P型金属氧化物硅PMOS晶体管和第二PMOS晶体管、第一N型金属氧化物硅NMOS晶体管和第二NMOS晶体管；
第三NMOS晶体管，其耦合于上轨与所述第一PMOS晶体管的漏极之间，所述第三NMOS晶体管的栅极由所述第一输入控制信号控制；以及
第四NMOS晶体管，其耦合于所述上轨与所述第二PMOS晶体管的漏极之间，所述第四NMOS晶体管的栅极由所述第二输入控制信号控制。
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