CN116505932A - 电平移位器电路及其操作方法 - Google Patents

Abstract

本公开涉及电平移位器电路及其操作方法。一种电路包括输入电路、电平移位器电路和输出电路。输入电路耦合到第一电压源，并且被配置为接收第一输入信号并生成至少第二输入信号或第三输入信号。电平移位器电路耦合到输入电路和第二电压源，并且被配置为接收第一使能信号、第二输入信号或第三输入信号，并且响应于第一使能信号、第二输入信号或第三输入信号生成第一信号。电平移位器电路包括头部电路，头部电路耦合到第一节点，并且被配置为响应于第一使能信号启用或禁用电平移位器电路。输出电路耦合到至少电平移位器电路和第二电压源，并且被配置为接收第一信号并生成输出信号。

Description

电平移位器电路及其操作方法

技术领域

本公开涉及电平移位器电路及其操作方法。

背景技术

半导体集成电路(IC)行业已经生产了各种各样的数字设备，以解决 许多不同领域的问题。这些数字设备中的一些(例如电平移位器电路)被 配置为使能够在不同电压域中工作的电路能够工作。随着IC变得更小且 更复杂，这些数字设备的工作电压会继续降低，从而影响IC性能。

发明内容

根据本公开的一个实施例，提供了一种集成电路，包括：输入电路， 耦合到第一电压源，并且所述输入电路被配置为接收第一输入信号，并且 生成至少第二输入信号或第三输入信号；电平移位器电路，耦合到至少所 述输入电路和不同于所述第一电压源的第二电压源，并且所述电平移位器 电路被配置为接收至少第一使能信号、所述第二输入信号或所述第三输入 信号，并且响应于至少所述第一使能信号、所述第二输入信号或所述第三 输入信号生成至少第一信号，所述电平移位器电路包括：头部电路，耦合 到所述电平移位器电路的第一节点，所述头部电路被配置为接收所述第一 使能信号，所述头部电路被配置为响应于所述第一使能信号启用或禁用所 述电平移位器电路；以及输出电路，耦合到至少所述电平移位器电路和所 述第二电压源，并且所述输出电路被配置为接收所述第一信号，并且生成 至少输出信号。

根据本公开的另一实施例，提供了一种集成电路，包括：输入电路， 耦合到第一电压源，并且所述输入电路被配置为接收具有第一电压摆幅的 第一输入信号，并且生成至少第二输入信号或第三输入信号；电平移位器 电路，耦合到至少所述输入电路和不同于所述第一电压源的第二电压源， 并且所述电平移位器电路被配置为响应于至少第一使能信号、所述第二输 入信号或所述第三输入信号生成至少第一信号，所述第一信号具有与所述 第一电压摆幅不同的第二电压摆幅，所述电平移位器电路包括：第一电 路，耦合在所述第二电压源和所述电平移位器电路的第一节点之间，并且 所述第一电路具有第一阈值电压；和脚部电路，耦合到所述电平移位器电 路的第一节点，所述脚部电路被配置为响应于所述第一使能信号启用或禁 用所述电平移位器电路，所述脚部电路具有不同于所述第一阈值电压的第 二阈值电压；以及输出电路，耦合到至少所述电平移位器电路和所述第二 电压源，并且所述输出电路被配置为响应于所述第一信号生成至少输出信 号。

根据本公开的又一实施例，提供了一种操作电路的方法，所述方法包 括：响应于第一使能信号启用电平移位器电路，其中，启用所述电平移位 器电路包括：响应于至少所述第一使能信号，在至少所述电平移位器电路 中的第一路径或第二路径中启用第一电路，从而将所述第一路径或所述第 二路径电耦合到第一电压源或第一基准电源；和响应于至少第一输入信号 生成第一信号，所述第一输入信号具有第一电压摆幅，并且所述第一信号具有不同于所述第一电压摆幅的第二电压摆幅；响应于所述第一使能信号 禁用第二电路，所述第二电路耦合到所述电平移位器电路的第一输出节 点；以及由输出电路响应于至少所述第一使能信号或所述第一信号生成输 出信号。

附图说明

当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开 的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实 际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的集成电路的框图。

图2是根据一些实施例的电路的电路图。

图3A-图3D是根据一些实施例的集成电路的示意图。

图4是根据一些实施例的电路的电路图。

图5A-图5B是根据一些实施例的操作电路的方法的流程图。

图6是根据一些实施例的形成或制造集成电路的方法的流程图。

图7是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图8是根据一些实施例的用于设计IC布局设计和制造IC电路的系统 的示意图。

图9是根据本公开的至少一个实施例的IC制造系统以及与之相关联 的IC制造流程的框图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的特征的不同的实施例 或示例。下文描述了组件、材料、值、步骤、布置等的具体示例以简化本 公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中， 在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式 形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第 二特征之间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了 简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间 的关系。

此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、 “下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特 征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相 关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的 不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并 且本文使用的空间相关描述符同样可以相应地进行解释。

根据一些实施例，电路包括输入电路、电平移位器电路和输出电路。 在一些实施例中，输入电路耦合到第一电压源，并且被配置为接收第一输 入信号。在一些实施例中，输入电路还被配置为至少生成第二输入信号或 第三输入信号。在一些实施例中，第一输入信号具有第一电压摆幅。

在一些实施例中，电平移位器电路至少耦合到输入电路和不同于第一 电压源的第二电压源。

在一些实施例中，电平移位器电路被配置为至少接收第一使能信号、 第二输入信号或第三输入信号。在一些实施例中，电平移位器电路被配置 为响应于至少第一使能信号、第二输入信号或第三输入信号来生成至少第 一信号。在一些实施例中，第一信号具有不同于第一电压摆幅的第二电压 摆幅。

在一些实施例中，电平移位器电路包括耦合到电平移位器电路的第一 节点的头部电路。在一些实施例中，头部电路被配置为接收第一使能信 号。在一些实施例中，头部电路被配置为响应于第一使能信号来启用或禁 用电平移位器电路。

在一些实施例中，输出电路至少耦合到电平移位器电路和第二电压 源，并且被配置为接收第一信号，并且生成至少一个输出信号。

在一些实施例中，电平移位器电路还包括第一路径和第二路径。在一 些实施例中，第一路径和第二路径由第一使能信号启用或禁用。在一些实 施例中，第一路径或第二路径包括头部晶体管。在一些实施例中，通过在 电平移位器电路的第一路径或第二路径中包括头部电路，响应于电平移位 器电路被第一使能信号禁用，减少或防止电平移位器电路的第一路径和第 二路径中的泄漏电流，从而产生比其他方法更低的功耗。

图1是根据一些实施例的集成电路100的框图。

集成电路100包括输入电路102、使能电路104、电平移位器电路106 和输出电路108。

输入电路102耦合到电平移位器电路106的第一输入端子。输入电路 102被配置为接收输入信号IN，并且至少生成输入信号IB或输入信号 IBB。输入信号IB与输入信号IN成反相。输入信号IBB与输入信号IB成 反相。在一些实施例中，输入电路102被配置为将输入信号IN、输入信号 IB或输入信号IBB中的一者或多者输出到电平移位器电路106。

在一些实施例中，输入电路102耦合到第一电压源节点1N。在一些 实施例中，第一电压源节点1N具有第一电源电压VDDL(图2和图4)，因此被称为处于VDDL电压域中。在一些实施例中，第一电源电压 VDDL具有第一电压摆幅。在一些实施例中，输入信号IN、输入信号IB 或输入信号IBB中的一者或多者具有第一电压摆幅。

使能电路104耦合到电平移位器电路106的第二输入端子和信号源 NSLEEP。使能电路104被配置为接收信号NSLEEP，并且生成信号 SLEEP。信号SLEEP与信号NSLEEP成反相。在一些实施例中，使能电 路104被配置为接收信号NSLEEP，并且生成信号SLEEP和信号NSLEEPD(图4)。信号NSLEEPD与信号SLEEP成反相。在一些实施例 中，使能电路104被配置为向电平移位器电路106输出信号SLEEP。在一 些实施例中，使能电路104被配置为向电平移位器电路106输出至少信号 SLEEP或信号NSLEEPD。在一些实施例中，至少信号NSLEEP、信号SLEEP或信号NSLEEPD是配置为启用电平移位器电路106或输出电路 108的对应的使能信号。

电平移位器电路106耦合到输入电路102、使能电路104和输出电路 108。

电平移位器电路106被配置为至少接收信号SLEEP、输入信号IB或 输入信号IBB。在一些实施例中，电平移位器电路106被配置为至少接收 信号SLEEP、信号NSLEEPD、输入信号IB或输入信号IBB。

在一些实施例中，电平移位器电路106被配置为响应于至少信号 SLEEP、信号NSLEEPD、输入信号IB或输入信号IBB生成至少第一信号 SH1或第二信号SH2。电平移位器电路106被配置为向输出电路108输出 至少第一信号SH1或第二信号SH2。换句话说，第一信号SH1或第二信 号SH2中的一者或多者是电平移位器电路106的输出。

在一些实施例中，电平移位器电路106耦合到第二电压源节点2N， 第二电压源节点2N具有第二电源电压VDD(图2和图4)，因此被称为 处于VDD电压域中。在一些实施例中，第二电源电压VDD不同于第一电 源电压VDDL。在一些实施例中，第二电源电压VDD大于第一电源电压 VDDL。在一些实施例中，第二电源电压VDD小于第一电源电压 VDDL。在一些实施例中，第二电源电压VDD具有不同于第一电压摆幅的 第二电压摆幅。在一些实施例中，VDD电压域不同于VDDL电压域。电 平移位器电路106是被配置为将输入信号IN、INB或INBB从使用电源电 压VDDL的VDDL电压域移位到使用电源电压VDD的VDD电压域的电 平移位器电路。

在一些实施例中，第一信号SH1或第二信号SH2中的一者或多者被 称为电平移位输出信号。在一些实施例中，第一信号SH1或第二信号SH2 中的一者或多者具有第二电压摆幅。

输出电路108耦合到电平移位器电路106。输出电路108的输入端子 至少耦合到电平移位器电路106的输出端子，并且被配置为接收至少第一 信号SH1或第二信号SH2。输出电路108被配置为响应于至少第一信号 SH1或第二信号SH2生成至少输出信号OUT。

输出电路108的输出端子被配置为输出输出信号OUT。输出信号 OUT是集成电路100的输出信号。在一些实施例中，输出信号OUT被称 为集成电路100的电平移位输出信号。在一些实施例中，输出信号OUT 具有第二电压摆幅。在一些实施例中，输出信号OUT是输入信号IN的电 平移位形式。

集成电路100被配置为在第一模式或第二模式下工作。例如，在第一 模式中，电平移位器电路106被启用或唤醒，并且输出信号OUT对应于 输入信号IN的电平移位形式。在第二模式中，电平移位器电路106被禁 用或休眠，并且输出信号OUT为逻辑高或逻辑低。

在一些实施例中，第一模式被称为电平移位模式，第二模式被称为休 眠模式。在一些实施例中，集成电路100被称为电平移位器。

在一些实施例中，电平移位器电路106由具有第一逻辑值的信号 SLEEP或NSLEEPD来启用或导通。在一些实施例中，电平移位器电路 106由具有第二逻辑值的信号SLEEP或NSLEEPD来禁用或关断。在一些 实施例中，第二逻辑值与第一逻辑值成反相。

在一些实施例中，通过禁用电平移位器电路106，集成电路100具有 比其他方法更好的功率性能。在一些实施例中，通过禁用电平移位器电路 106，集成电路100比其他方法消耗更少的功率。

图2是根据一些实施例的电路200的电路图。

电路200是图1的集成电路100的实施例。

电路200包括输入电路202、使能电路204、电平移位器电路206和 输出电路208。

输入电路202是图1的输入电路102的实施例，并且省略了类似的详 细描述。输入电路202包括反相器202a和反相器202b。

反相器202a被配置为接收输入信号IN，并且输出输入信号IB。反相 器202a耦合到第一电压源节点1N。反相器202a和反相器202b被配置为 在VDDL电压域中工作。反相器202a被配置为响应于输入信号IN生成输 入信号IB。

反相器202b被配置为接收输入信号IB，并且输出输入信号IBB。反 相器202b耦合到第一电压源节点1N。反相器202b被配置为响应于输入信 号IB生成输入信号IBB。

输入电路202、反相器202a和反相器202b耦合到电平移位器电路 206。为了便于说明，输入电路202、反相器202a和反相器202b未被显示 为耦合到电平移位器电路206。

反相器202a包括P型金属氧化物半导体(PMOS)晶体管M1和N型 金属氧化物半导体(NMOS)晶体管M2。

反相器202b包括PMOS晶体管M3和NMOS晶体管M4。

PMOS晶体管M1的栅极端子和NMOS晶体管M2的栅极端子耦合在 一起，并且被配置为输入电路202的输入节点(未标记)。PMOS晶体管 M1的栅极端子和NMOS晶体管M2的栅极端子被配置为接收输入信号 IN。

PMOS晶体管M1的源极端子耦合到具有第一电源电压VDDL的电压 源节点。NMOS晶体管M2的源极端子耦合到基准电压源VSS。PMOS晶 体管M1的本体或体端子耦合到具有第一电源电压VDDL的第一电压源节 点1N。NMOS晶体管M2的本体或体端子耦合到基准电压源VSS。

PMOS晶体管M1的漏极端子和NMOS晶体管M2的漏极端子耦合在 一起，并且被配置为反相器202a的输出节点(例如，节点n1)。PMOS 晶体管M1的漏极端子和NMOS晶体管M2的漏极端子被配置为在节点n1 上输出输入信号IB。

PMOS晶体管M1的漏极端子、NMOS晶体管M2的漏极端子、 PMOS晶体管M3的栅极端子和NMOS晶体管M4的栅极端子中的每一者 在节点n1处耦合在一起。

PMOS晶体管M3的栅极端子和NMOS晶体管M4的栅极端子被配置 为从PMOS晶体管M1的漏极端子和NMOS晶体管M2的漏极端子接收输 入信号IB。

PMOS晶体管M3的漏极端子和NMOS晶体管M4的漏极端子耦合在 一起，并且被配置为反相器202b的输出节点(例如，节点n2)。PMOS 晶体管M3的漏极端子和NMOS晶体管M4的漏极端子被配置为在节点n2 上输出输入信号IBB。

PMOS晶体管M3的源极端子耦合到具有第一电源电压VDDL的第一 电压源节点1N。NMOS晶体管M4的源极端子耦合到基准电压源VSS。 PMOS晶体管M3的本体或体端子耦合到具有第一电源电压VDDL的第一 电压源节点1N。NMOS晶体管M4的本体或体端子耦合到基准电压源 VSS。

输入电路202中的其他晶体管类型或晶体管数量在本公开的范围内。

使能电路204是图1的使能电路104的实施例，并且省略了类似的详 细描述。使能电路204包括耦合到第二电压源节点2N的反相器204a。使 能电路204耦合到至少电平移位器电路206或输出电路208。为便于说 明，使能电路204未被显示为耦合到电平移位器电路206或输出电路 208。

反相器204a被配置为接收信号NSLEEP，并且输出信号SLEEP。反 相器204a耦合到第二电压源节点2N。反相器204a被配置为在VDD电压 域中工作。反相器204a被配置为响应于信号NSLEEP生成信号SLEEP。 反相器204a的输入端子被配置为接收信号NSLEEP。反相器204a的输出 端子被配置为在节点n3上将信号SLEEP输出到电平移位器电路206和输 出电路208。反相器204a的输出端子在节点n3处耦合到电平移位器电路206和输出电路208。

反相器204a包括PMOS晶体管M5和NMOS晶体管M6。

PMOS晶体管M5的栅极端子和NMOS晶体管M6的栅极端子耦合在 一起，并且被配置为使能电路204的输入节点(未标记)。PMOS晶体管 M5的栅极端子和NMOS晶体管M6的栅极端子被配置为接收信号 NSLEEP。

PMOS晶体管M5的源极端子耦合到具有第二电源电压VDD的第二电 压源节点2N。NMOS晶体管M6的源极端子耦合到基准电压源VSS。 PMOS晶体管M5的本体或体端子耦合到具有第二电源电压VDD的第二电 压源节点2N。NMOS晶体管M6的本体或体端子耦合到基准电压源 VSS。

PMOS晶体管M5的漏极端子和NMOS晶体管M6的漏极端子耦合在 一起，并且被配置为反相器204a的输出节点(例如，节点n3)。PMOS 晶体管M5的漏极端子和NMOS晶体管M6的漏极端子被配置为在节点n3 上输出信号SLEEP。

使能电路204中的其他晶体管类型或晶体管数量在本公开的范围内。

电平移位器电路206是图1的电平移位器电路106的实施例，并且省 略了类似的详细描述。电平移位器电路206被配置为将输入信号IN、IB 或IBB从VDDL电压域移位到VDD电压域。电平移位器电路206耦合到 至少输入电路202、使能电路204和输出电路208。电平移位器206被配 置为至少接收信号NSLEEP、输入信号IB或输入信号IBB。电平移位器 206被配置为响应于至少信号NSLEEP或输入信号IBB生成第一信号 SH1。电平移位器206被配置为响应于至少信号NSLEEP或输入信号IB生 成第二信号SH2。第一信号SH1或第二信号SH2是电平移位器电路206 的输出。电平移位器电路206被配置为在VDD电压域中工作。在一些实 施例中，第一信号SH1或第二信号SH2中的一者或多者是输入信号IN (例如，第一电压摆幅)的电平移位输出信号(例如，第二电压摆幅)。

电平移位器电路206包括PMOS晶体管M7、M8、M9、M10和M11 以及NMOS晶体管M12和M13。PMOS晶体管M7、M8、M9、M10和M11以及NMOS晶体管M12和M13中的每一者被配置为在VDD电压域 中工作。

PMOS晶体管M7、M8、M9、M10和M11是电平移位器电路206的 区域206a的一部分。NMOS晶体管M12和M13是电平移位器电路206的 区域206b的一部分。

PMOS晶体管M7耦合在电平移位器电路206的节点n4和第二电压源 节点2N之间。节点n4的电压对应于信号CCHD的电压。PMOS晶体管 M7也被称为头部电路。

PMOS晶体管M7的源极端子与具有第二电源电压VDD的第二电压源 节点2N耦合。PMOS晶体管M7的漏极端子与节点n4、PMOS晶体管M8 的源极端子和PMOS晶体管M9的源极端子耦合。PMOS晶体管M7的本 体或体端子耦合到第二电压源节点2N。

PMOS晶体管M7的栅极端子在节点n3处耦合到至少PMOS晶体管 M5的漏极端子和NMOS晶体管M6的漏极端子。PMOS晶体管M7的栅 极端子被配置为接收信号SLEEP。PMOS晶体管M7基于信号SLEEP导通 或关断。响应于通过信号SLEEP导通，PMOS晶体管M7将节点n4电耦合到第二电压源节点2N，从而将节点n4的电压设置为等于第二电源电压 VDD。响应于通过信号SLEEP关断，PMOS晶体管M7将节点n4和第二 电压源节点2N彼此电去耦。

PMOS晶体管M8和M10(统称为“第一组晶体管”)耦合在电平移 位器电路206的第一节点n5和节点n4之间。第一节点n5的电压对应于第 二信号SH2的电压。

PMOS晶体管M9和M11(统称为“第二组晶体管”)耦合在电平移 位器电路206的第二节点n6和节点n4之间。第二节点n6的电压对应于第 一信号SH1的电压。

节点n6、PMOS晶体管M8的栅极端子、PMOS晶体管M11的漏极端 子、NMOS晶体管M13的漏极端子、NMOS晶体管M14的漏极端子、 PMOS晶体管M15的栅极端子、PMOS晶体管M16的栅极端子、NMOS 晶体管M17的栅极端子和NMOS晶体管M18的栅极端子中的每一者耦合 在一起。

PMOS晶体管M8的栅极端子被配置为接收第一信号SH1。PMOS晶 体管M9基于第一信号SH1导通或关断。

PMOS晶体管M8的源极端子、PMOS晶体管M9的源极端子和 PMOS晶体管M7的漏极端子中的每一者在节点n4处耦合在一起。

PMOS晶体管M8的漏极端子和PMOS晶体管M10的源极端子耦合在 一起。PMOS晶体管M8的本体或体端子耦合到第二电压源节点2N。

节点n5、PMOS晶体管M9的栅极端子、PMOS晶体管M10的漏极端 子和NMOS晶体管M12的漏极端子中的每一者耦合在一起。

PMOS晶体管M9的栅极端子被配置为接收第二信号SH2。PMOS晶 体管M9基于第二信号SH2导通或关断。

PMOS晶体管M9的漏极端子和PMOS晶体管M11的源极端子耦合在 一起。PMOS晶体管M9的本体或体端子耦合到第二电压源节点2N。

PMOS晶体管M10的栅极端子被配置为接收输入信号IB。PMOS晶 体管M10基于输入信号IB导通或关断。

PMOS晶体管M10的栅极端子、NMOS晶体管M12的栅极端子、 PMOS晶体管M1的漏极端子、NMOS晶体管M2的漏极端子和节点n1中 的每一者耦合在一起。PMOS晶体管M10的本体或体端子耦合到第二电压 源节点2N。

PMOS晶体管M11的栅极端子被配置为接收输入信号IBB。PMOS晶 体管M11基于输入信号IBB导通或关断。

PMOS晶体管M11的栅极端子、NMOS晶体管M13的栅极端子、 PMOS晶体管M3的漏极端子、NMOS晶体管M4的漏极端子和节点n2中 的每一者耦合在一起。PMOS晶体管M11的本体或体端子耦合到第二电压 源节点2N。

NMOS晶体管M12的栅极端子被配置为接收输入信号IB。NMOS晶 体管M12基于输入信号IB导通或关断。NMOS晶体管M12的源极端子耦 合到基准电压源VSS。NMOS晶体管M12的本体或体端子耦合到基准电 压源VSS。

NMOS晶体管M13的栅极端子被配置为接收输入信号IBB。NMOS 晶体管M13基于输入信号IBB导通或关断。NMOS晶体管M13的源极端 子耦合到基准电压源VSS。NMOS晶体管M13的本体或体端子耦合到基 准电压源VSS。

NMOS晶体管M12、PMOS晶体管M8和PMOS晶体管M10被称为 电平移位器电路206的第一路径P1。NMOS晶体管M13、PMOS晶体管 M9和PMOS晶体管M11被称为电平移位器电路206的第二路径P2。电平 移位器电路206的第一路径P1和第二路径P2由至少输入信号IB或IBB 启用或禁用。

电平移位器电路206中的其他晶体管类型或晶体管数量在本公开的范 围内。

输出电路208是图1的输出电路108的实施例，并且省略了类似的详 细描述。输出电路208被配置为接收至少信号SLEEP或第一信号SH1。输 出电路208被配置为响应于至少第一信号SH1或信号SLEEP生成至少输 出信号OUT1。输出电路208至少耦合到电平移位器电路206、电平移位 器电路206的第二电压源节点2N或第二节点n6。

输出电路208包括PMOS晶体管M15和M16以及NMOS晶体管 M14、M17和M18。PMOS晶体管M15和M16、NMOS晶体管M14、 M17和M18中的每一者被配置为在VDD电压域中操作。

NMOS晶体管M14是输出电路208的区域208a的一部分。PMOS晶 体管M15和M16以及NMOS晶体管M14和M17是输出电路208的区域 208b的一部分。

虽然NMOS晶体管M14在图2中被显示为输出电路208的一部分， 但在一些实施例中，NMOS晶体管M14并非是输出电路208的一部分。例 如，在一些实施例中，NMOS晶体管M14是电平移位器电路206的一部 分。在一些实施例中，NMOS晶体管M14不是电平移位器电路206的一部 分，也不是输出电路208的一部分。

NMOS晶体管M14被配置为设置对应于第一信号SH1的第二节点n6 的电压。NMOS晶体管M14耦合在电平移位器电路206的节点n6和基准 电压源VSS的节点之间。NMOS晶体管M14也被称为脚部电路。

NMOS晶体管M14的源极端子与基准电压源VSS的节点耦合。 NMOS晶体管M14的本体或体端子耦合到基准电压源VSS的节点。

NMOS晶体管M14的栅极端子在节点n3处耦合到至少NMOS晶体管 M5的漏极端子、NMOS晶体管M6的漏极端子和PMOS晶体管M7的栅 极端子。NMOS晶体管M14的栅极端子被配置为接收信号SLEEP。 NMOS晶体管M14基于信号SLEEP导通或关断。响应于通过信号SLEEP 导通，NMOS晶体管M14将节点n6电耦合到基准电压源VSS的节点，从 而将节点n6的电压设置为等于基准电压源VSS。响应于通过信号SLEEP 关断，NMOS晶体管M14将节点n6和基准电压源VSS的节点彼此电解 耦。

PMOS晶体管M15和M16以及NMOS晶体管M17和M18通过第二 节点n6耦合到电平移位器电路206和NMOS晶体管M14。PMOS晶体管 M15和M16以及NMOS晶体管M17和M18被配置为响应于至少第一信 号SH1产生输出信号OUT1。

PMOS晶体管M15的栅极端子、PMOS晶体管M16的栅极端子、 NMOS晶体管M17的栅极端子和NMOS晶体管M18的栅极端子中的每一 者至少耦合到电平移位器电路206的第二节点n6。PMOS晶体管M15的 栅极端子、PMOS晶体管M16的栅极端子、NMOS晶体管M17的栅极端 子和NMOS晶体管M18的栅极端子中的每一者被配置为接收第一信号 SH1。

PMOS晶体管M15、PMOS晶体管M16、NMOS晶体管M17和 NMOS晶体管M18中的每一者被配置为基于第一信号SH1导通或关断。 在一些实施例中，PMOS晶体管M15-M16和NMOS晶体管M17-M18用作 反相器。

例如，在一些实施例中，如果第一信号SH1在逻辑上为高，则PMOS 晶体管M15和M16被关断，NMOS晶体管M17和M18被导通，并且输 出信号OUT1在逻辑上为低。例如，在一些实施例中，如果第一信号SH1 在逻辑上为，则PMOS晶体管M15和M16被导通，NMOS晶体管M17和M18被关断，并且输出信号OUT1在逻辑上为高。

PMOS晶体管M15的源极端子与第二电压源节点2N耦合。PMOS晶 体管M15的漏极端子与PMOS晶体管M16的源极端子耦合。至少PMOS 晶体管M15的本体或体端子或PMOS晶体管M16的本体或体端子耦合到 第二电压源节点2N。

PMOS晶体管M16的漏极端子和NMOS晶体管M17的漏极端子耦合 在一起，并且对应于输出电路208的输出节点ND0。输出电路208的输出 节点ND0具有输出信号OUT1。

NMOS晶体管M17的源极端子和NMOS晶体管M18的漏极端子彼此 耦合。NMOS晶体管M18的源极端子至少与基准电压源节点VSS耦合。 至少NMOS晶体管M17的本体或体端子或NMOS晶体管M18的本体或体 端子耦合到基准电压源VSS。

输出电路208中的其他晶体管类型或晶体管数量在本公开的范围内。

电路200被配置为在第一模式或第二模式中工作。例如，在第一模式 中，电平移位器电路206被启用或唤醒，并且输出信号OUT1对应于输入 信号IN的电平移位形式。在第二模式中，电平移位器电路206被禁用或 处于休眠模式，并且输出信号OUT1是高逻辑值或低逻辑值。

在一些实施例中，电平移位器电路206通过等于高逻辑值(例如 “1”)的信号NSLEEP启用或导通。在一些实施例中，电平移位器电路 206通过等于低逻辑值(例如“0”)的信号NSLEEP禁用或关断。导致电 平移位器电路206被启用或导通的信号NSLEEP的其他值在本公开的范围 内。导致电平移位器电路206被禁用或关断的信号NSLEEP的其他值在本 公开的范围内。

在一些实施例中，当电平移位器电路206被禁用或处于休眠模式，并 且NMOS晶体管M14被启用或导通时，则电路200被配置为输出高逻辑 值(例如“1”)，而不管至少输入信号IN、IBB或IBB的值。例如，在 一些实施例中，如果信号NSLEEP具有低逻辑值(例如“0”)，则信号 SLEEP具有高逻辑值(例如“1”)，从而导致PMOS晶体管M7和电平 移位器电路206被禁用，从而导致NMOS晶体管M14被启用或导通。响 应于NMOS晶体管M14被启用或导通，NMOS晶体管M14将节点n6的 电压拉向基准电压VSS，从而将第一信号SH1的电压设置为等于低逻辑值。响应于第一信号SH1的电压等于低逻辑值，PMOS晶体管M15和 M16导通并且将输出节点ND0的电压拉向第二电源电压VDD，从而将输 出信号OUT1的电压设置为等于高逻辑值。

在一些实施例中，当电平移位器电路206被启用或唤醒，并且NMOS 晶体管M14被禁用或关断时，电路200被配置为输出对应于输入信号IN 的电平移位形式(例如，第一信号SH1)的输出信号OUT。

例如，在一些实施例中，如果信号NSLEEP具有高逻辑值(例如 “1”)，则信号SLEEP具有低逻辑值(例如“0”)，从而导致PMOS 晶体管M7和电平移位器电路206被启用，并且导致NMOS晶体管M14 被禁用或关断。

响应于PMOS晶体管M7被启用或导通，PMOS晶体管M7将节点n4 的电压拉向第二电源电压VDD，从而将节点n4的电压(例如，信号 CCHD)设置为等于第二电源电压VDD。响应于NMOS晶体管M14被禁 用或关断，NMOS晶体管M14将不会设置节点n6的电压。在这些实施例中，节点n6的电压将基于输入信号IN的值由以下项来设置：(1)NMOS 晶体管M13或(2)PMOS晶体管M7、M9和M11。

例如，在这些实施例中，当输入信号IN具有高逻辑值(例如“1”) 时，输入信号IB具有低逻辑值(例如“0”)，并且输入信号IBB具有高 逻辑值(例如“1”)。

响应于输入信号IBB为高逻辑值(例如“1”)，使NMOS晶体管 M13导通，从而将第二节点n6的电压拉向基准电压VSS，从而将第一信 号SH1的电压设置为等于低逻辑值。响应于第一信号SH1的电压等于低 逻辑值，PMOS晶体管M15和M16导通并且将输出节点ND0的电压拉向 第二电源电压VDD，从而将输出信号OUT1的电压设置为等于高逻辑 值。因此，当输入信号IN具有VDDL域中的高逻辑值(例如“1”)时， 输出信号OUT1是输入信号IN的电平移位形式，并且等于VDD域中的高 逻辑值。

例如，在这些实施例中，当输入信号IN具有低逻辑值(例如“0”) 时，输入信号IB具有高逻辑值(例如“1”)，并且输入信号IBB具有低 逻辑值(例如“0”)。

响应于输入信号IB为高逻辑值(例如“1”)，使PMOS晶体管M10 关断并使NMOS晶体管M12导通，从而使NMOS晶体管M12将第一节点 n5的电压拉向基准电压VSS，并且将PMOS晶体管M9的栅极的电压设置 为等于低逻辑值。

响应于PMOS晶体管M9的栅极的电压等于低逻辑值，使PMOS晶体 管M9导通，从而将节点n4耦合到PMOS晶体管M11的源极端子。

响应于输入信号IBB为低逻辑值(例如“0”)，使NMOS晶体管 M13关断并且PMOS晶体管M11导通。然而，由于节点n4电耦合到 PMOS晶体管M11的源极端子，因此导通PMOS晶体管M11使得节点n4 电耦合到第二节点n6。通过将节点n4电耦合到第二节点n6，从而使 PMOS晶体管M7、M9和M11中的一者或多者将第二节点n6的电压拉向 第二电源电压VDD，从而将第一信号SH1的电压设置为等于高逻辑值。

响应于第一信号SH1的电压等于高逻辑值，NMOS晶体管M17和 M18导通，并且将输出节点ND0的电压拉向参考电源电压VSS，从而将 输出信号OUT1的电压设置为等于低逻辑值。因此，当输入信号IN具有 VDDL域中的低逻辑值(例如“0”)时，输出信号OUT1是输入信号IN 的电平移位形式，并且等于VDD域中的低逻辑值。

信号NSLEEP和信号SLEEP的其他值、电平移位器电路206和输出 电路208的晶体管类型或配置的在本公开的范围内。

电路202中的每个晶体管具有对应的阈值电压。在一些实施例中，晶 体管器件的阈值电压与以下项中的一者或多者相关：晶体管的沟道和晶体 管的栅极电极之间的功函数差、晶体管器件中的p型或n型掺杂剂的量、 或晶体管器件中对应的栅极的栅极氧化物的厚度等。

例如，在一些实施例中，通过增加NMOS晶体管的沟道和NMOS晶 体管的栅极电极之间的功函数差，使得NMOS晶体管的阈值电压增加，反 之亦然。例如，在一些实施例中，通过增加PMOS晶体管的沟道和PMOS 晶体管的栅极电极之间的功函数差，使得PMOS晶体管的阈值电压降低， 反之亦然。

例如，在一些实施例中，通过减小晶体管器件的栅极氧化物的厚度， 使得晶体管器件的阈值电压减小。

例如，在一些实施例中，通过增加NMOS晶体管中的沟道的P型掺杂 剂浓度，使得阈值电压增加。在一些实施例中，通过增加NMOS晶体管中 的沟道的N型掺杂剂浓度，使得阈值电压降低。

在一些实施例中，输入电路202中的每个晶体管具有第一阈值电压。

在一些实施例中，第一阈值电压对应于标准阈值电压。在一些实施例中， 输入电路202中的每个晶体管对应于标准阈值电压器件。

在一些实施例中，电平移位器电路206的区域206b中的每个晶体管 具有第二阈值电压。在一些实施例中，第二阈值电压对应于高阈值电压。

在一些实施例中，电平移位器电路206的区域206b中的每个晶体管对应 于高阈值电压器件。

在一些实施例中，使能电路204、输出电路208和电平移位器电路 206的区域206a中的每个晶体管具有第三阈值电压。在一些实施例中，第 三阈值电压对应于超高阈值电压。在一些实施例中，使能电路204、输出 电路208和电平移位器电路206的区域206a中的每个晶体管对应于超高阈 值电压器件。

在一些实施例中，第一阈值电压小于第二阈值电压和第三阈值电压。 在一些实施例中，第二阈值电压小于第三阈值电压。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的第一功函数差，具有第二阈值电压的NMOS晶体管M6、M14、 M17和M18具有对应的第二功函数差，并且具有第三阈值电压的NMOS 晶体管M12和M13具有对应的第三功函数差。在一些实施例中，第一功 函数差小于第二功函数差和第三功函数差。在一些实施例中，第二功函数 差小于第三功函数差。

在一些实施例中，具有第一阈值电压的PMOS晶体管M1和M3具有 对应的第四功函数差，并且具有第二阈值电压的PMOS晶体管M5、M7、M8、M9、M10、M11、M15和M16具有对应的第五功函数差。在一些实 施例中，第四功函数差大于第五功函数差。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的第一栅极氧化物厚度，具有第二阈值电压的NMOS晶体管M6、 M14、M17和M18具有对应的第二栅极氧化物厚度，并且具有第三阈值电 压的NMOS晶体管M12和M13具有对应的第三栅极氧化层厚度。在一些 实施例中，第一栅极氧化物厚度小于第二栅极氧化物厚度和第三栅极氧化 物厚度。在一些实施例中，第二栅极氧化物厚度小于第三栅极氧化物厚 度。

在一些实施例中，具有第一阈值电压的PMOS晶体管M1和M3具有 对应的第四栅极氧化物厚度，并且具有第二阈值电压的PMOS晶体管 M5、M7、M8、M9、M10、M11、M15和M16具有对应的第五栅极氧化 物厚度。在一些实施例中，第四栅极氧化物厚度小于第五栅极氧化物厚 度。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的沟道的第一P型掺杂剂浓度，具有第二阈值电压的NMOS晶体管 M6、M14、M17和M18具有对应的沟道的第二P型掺杂剂浓度，并且具 有第三阈值电压的NMOS晶体管M12和M13具有对应的沟道的第三P型 掺杂剂浓度。在一些实施例中，沟道的第一P型掺杂剂浓度小于沟道的第 二P型掺杂剂浓度和沟道的第三P型掺杂剂浓度。在一些实施例中，沟道 的第二P型掺杂剂浓度小于沟道的第三P型掺杂剂浓度。

在一些实施例中，通过将电平移位器电路206配置为包括具有不同阈 值电压的区域206a和206b，减少第一路径P1或第二路径P2中的泄漏电 流，从而与具有更高泄漏电流和更大功耗的其他方法相比，降低了电路 200的功耗。

在一些实施例中，通过将电平移位器电路206配置为头部电路(例 如，PMOS晶体管M7)，当电平移位器电路206被禁用或处于休眠模式 时减少第一路径P1或第二路径P2中的泄漏电流，从而与具有更高泄漏电 流和更大功耗的其他方法相比，降低了电路200的功耗。

在一些实施例中，通过将电路200配置为头部电路(例如，PMOS晶 体管M7)，减少电路200中的晶体管数量，从而与具有更高泄漏电流和 更大功耗的其他方法相比，降低了电路200的功耗。

图3A-图3D是根据一些实施例的集成电路300的示意图。

集成电路300是图1的集成电路100或图2中的电路200的实施例， 因此省略了类似的详细描述。

为了便于说明，图3A-图3D中已标记的一个或多个元素中的一些元 素在图3A-图3D中的一个或多个图中不再重复标记。在一些实施例中， 集成电路300包括图3A-图3D中未示出的附加元件。

图3A、图3B和图3D是根据一些实施例的集成电路300的俯视图。 图3C是为便于说明而简化的集成电路300的区域380。

为了便于说明，不是集成电路300的每个元素都在图3A、图3B、图 3C和图3D中标记。例如，在图3A中标记了集成电路300的N阱层级和 集成电路300的氧化物扩散(OD)层级或有源层级中的一个或多个元素。 例如，在图3B中标记了集成电路300的POLY层级、集成电路300的栅 极上过孔(via over gate，VG)层级和集成电路300的扩散部上过孔(via overdiffusion，VD)层级中的一个或多个元素。例如，在图3C中标记了 集成电路300的区域380的VG层级和集成电路300的区域380的VD层 级中的一个或多个元素。例如，在图3D中标记了集成电路300的金属0 (M0)层级和集成电路300的金属1(M1)层级中的一个或多个元素。

集成电路300由类似于集成电路200的对应布局设计制造。为了简洁 起见，图3A-图3D被描述为对应的集成电路300，但在一些实施例中，图 3A-图3D进一步对应于具有类似于集成电路200的特征的布局设计，并且 集成电路300的结构元件进一步对应于布局图案，并且集成电路300的包 括对齐、长度和宽度的结构关系以及对应的布局设计的配置和层类似于集 成电路200的结构关系以及配置和层，并且为了简洁起见，将不描述类似 的详细描述。

为了简洁明了，图3A、图3B、图3C和图3D的共同附图标记和元素 保留了相同的标号。此外，为了避免重复，不再对这些元素进行讨论。附 图之间的差异用单独的、新的参考附图标记表示，并对差异进行讨论。

集成电路300包括区域380a和380b(统称为“区域380”)、区域 382a和382b(统称为“区域382”)以及区域384。在一些实施例中，区 域380a对应于图2的使能电路204、区域206a和输出电路208，为了简洁 起见，将不描述类似的详细描述。在一些实施例中，区域380b对应于图2 的区域206b，为了简洁起见，将不描述类似的详细描述。在一些实施例 中，区域382b对应于图2的输入电路202，为了简洁起见，将不描述类似 的详细描述。

集成电路300包括衬底390和一组阱301。衬底390包括该组阱301。 该组阱301在第一方向(例如，X轴)上延伸，并且位于衬底390中。该 组阱301具有第一掺杂剂类型。第一掺杂剂类型为N型掺杂剂。在一些实 施例中，n型掺杂剂包括磷、砷或其他合适的n型掺杂剂。在一些实施例 中，该组阱301包括p型掺杂剂。在一些实施例中，p型掺杂剂包括硼、 铝或其他合适的p型掺杂剂。衬底390具有与该组阱301的掺杂剂类型相 反的掺杂剂类型。在一些实施例中，衬底390具有第一掺杂剂类型。

该组阱301包括阱301a、阱301b和阱301c。该组阱301中的每个阱 在第一方向X上彼此分隔开。该组阱301中的每个阱对应于集成电路200 中的一个或多个PMOS晶体管。

集成电路300还包括一组有源区域302。该组有源区域302包括嵌入 在衬底390中的一个或多个有源区域302a、302b……302l或302m。

该组有源区域302在第一方向X上延伸。该组有源区域302的每个有 源区域在第一方向或第二方向Y上彼此分隔开。在一些实施例中，该组有 源区域302被称为氧化物扩散(OD)区域，其限定了集成电路200的源极 或漏极扩散区域。

在一些实施例中，该组有源区域302位于第一层级上。在一些实施例 中，第一层级对应于集成电路200的有源层级或OD层级。

图2的NMOS晶体管M12在集成电路300中被显示为NMOS晶体管 M12a和NMOS晶体管M12b，图2的NMOS晶体管M13在集成电路300 中被显示为NMOS晶体管M13a和NMOS晶体管M13b，并且图2的PMOS晶体管M7在集成电路300中被显示为PMOS晶体管M7_1和 PMOS晶体管M7_2，为了简洁起见，将不描述类似的详细描述。

在一些实施例中，有源区域302a对应于电路200的NMOS晶体管 M17、M18和M6的源极和漏极区域，有源区域302b对应于电路200的 NMOS晶体管M14的源极和漏极区域，有源区域302c对应于电路200的 PMOS晶体管M16、M15和M5的源极和漏极区域，有源区域302d对应于电路200的PMOS晶体管M10、M8、M7_2、M7_1、M9和M11的体/ 抽头区域，有源区域302e对应于电路200的PMOS晶体管M10、M8和 M7_2的源极和漏极区域，有源区域302f对应于电路200的PMOS晶体管 M7_1、M9和M11的源极和漏极区域，有源区域302g对应于NMOS晶体 管M12a的源极和漏极区域，有源区域302h对应于电路200的NMOS晶 体管M13a、M13b和M12b的源极和漏极区域，有源区域302i对应于电路 200的PMOS晶体管M3和M1的体/抽头区域，有源区域302j对应于电路 200的NMOS晶体管M3和M1的源极和漏极区域，有源区域302k对应于 电路200的PMOS晶体管M4和M2的源极和漏极区域，有源区域302l对 应于电路200的NMOS晶体管M17、M18、M6和M14的体/抽头区域， 有源区域302m对应于电路200的体/抽头区域，有源区域302n对应于电 路200的NMOS晶体管M12a、M13a、M13b和M12b的体/抽头区域，为 了简洁起见，将不描述类似的详细描述。其他晶体管类型和源极/漏极区域 在本公开的范围内。

有源区域302c、302d、302e和302f位于阱301a内。有源区域302i和 302j位于阱301b内。有源区域302m位于阱301c内。

该组有源区域302中的其他配置、其他布局层级上的布置或结构数量 在本公开的范围内。

集成电路300还包括栅极组304、305和306。

栅极组304包括栅极304a、304b……304l或304m中的一个或多个。

栅极组305包括栅极305a、305b……305j或305k中的一个或多个。

栅极组306包括栅极306a、306b……306g或306h中的一个或多个。

栅极组304、305和306在第二方向Y上延伸。栅极组304中的每个 栅极在第一方向X上与栅极组304中的相邻栅极图案分隔开第一节距(未 标记)。栅极组305中的每个栅极在第一方向X上与栅极组305中的相邻 栅极图案分隔开第一节距(未标记)。栅极组306中的每个栅极在第一方 向X上与栅极组306中的相邻栅极图案分隔开第一节距(未标记)。

在一些实施例中，栅极304b是NMOS晶体管M12a和PMOS晶体管 M10中的每一者的栅极。

在一些实施例中，栅极304c是NMOS晶体管M8、NMOS晶体管 M17和PMOS晶体管M16中的每一者的栅极。

在一些实施例中，栅极304d是NMOS晶体管M7_2、NMOS晶体管 M18和PMOS晶体管M15中的每一者的栅极。

在一些实施例中，栅极304e是NMOS晶体管M6和PMOS晶体管M5 中的每一者的栅极。

在一些实施例中，栅极304f是PMOS晶体管M7_1的栅极。

在一些实施例中，栅极304g是NMOS晶体管M14和PMOS晶体管 M9中的每一者的栅极。

在一些实施例中，栅极304h是PMOS晶体管M11的栅极。在一些实 施例中，栅极304i是NMOS晶体管M13a的栅极。在一些实施例中，栅极 304j是NMOS晶体管M13b的栅极。在一些实施例中，栅极304k是 PMOS晶体管M12b的栅极。

在一些实施例中，栅极305a是NMOS晶体管M4和PMOS晶体管M3 中的每一者的栅极。在一些实施例中，栅极305b是NMOS晶体管M2和 PMOS晶体管M1中的每一者的栅极。

在一些实施例中，栅极组304、305或306中的至少一个或多个栅极 对应于虚设栅极。在一些实施例中，虚设栅极是非功能晶体管的栅极。例 如，栅极304a是虚设栅极。

栅极组304、305和306位于一组有源区域302上方。栅极组304、 305和306位于不同于第一层级的第二层级上。在一些实施例中，第二层 级不同于第一层级。在一些实施例中，第二层级对应于集成电路300的 POLY层级。在一些实施例中，POLY层级高于OD层级。

栅极组304、305和306中的其他配置、其他布局层级上的布置或栅 极数量在本公开的范围内。

集成电路300还包括接触件组310、312和314。

接触件组310包括接触件310a、310b……310u或310v中的一个或多 个。

接触件组312包括接触件312a、312b……312f或312g中的一个或多 个。

接触件组314包括接触件314a、314b……314h或314i中的一个或多 个。

接触件组310、312或314在第一方向X或第二方向Y上延伸。接触 件组310、312或314中的每个接触件至少在第一方向X或第二方向Y上 与接触件组310、312或314中的相邻接触件分隔开。

接触件组310、312或314与一组有源区域302交叠。接触件组位于第 三层级上。在一些实施例中，第三层级对应于集成电路300的接触件层级 或扩散部上金属(MD)层级。在一些实施例中，第三层级高于第二层 级。在一些实施例中，第三层级不同于第一层级。在一些实施例中，接触 件组310、312或314中的一个或多个接触件是集成电路300的扩散部上过孔(VD)层级中的对应过孔。

接触件组310、312或314被配置为将该组有源区域302和导体组320 电耦合在一起。接触件组310、312或314位于该组有源区域302和导体 320组之间。

接触件组310中的每个接触件对应于电路200的PMOS或NMOS晶 体管的一个或多个漏极或源极端子或体端子。在一些实施例中，接触件组 312中的一个或多个接触件对应于电路200的PMOS或NMOS晶体管的一 个或多个漏极或源极端子或体端子。

在一些实施例中，接触件310a是NMOS晶体管M17的漏极端子，接 触件310b是NMOS晶体管M18和M6的源极端子，并且接触件310c是 NMOS晶体管M6的漏极端子。

在一些实施例中，接触件310d是NMOS晶体管M14的源极端子，并 且接触件310e是NMOS晶体管M14的漏极端子。

在一些实施例中，接触件310f是PMOS晶体管M16的漏极端子，接 触件310g是PMOS晶体管M15和M5中每一者的源极端子，并且接触件 310h是PMOS晶体管M5的漏极端子。

在一些实施例中，接触件310k是PMOS晶体管M10的漏极端子，接 触件310l是PMOS晶体管M8的源极端子和PMOS晶体管M7_2的漏极端 子，并且接触件310m是PMOS晶体管M7_2的源极端子。

在一些实施例中，接触件310n是PMOS晶体管M7_1的源极端子， 接触件310o是PMOS晶体管M7_1的漏极端子和PMOS晶体管M9的源 极端子，并且接触件310p是PMOS晶体管M11的漏极端子。

在一些实施例中，接触件310i和310j是PMOS晶体管M16、M15、 M5、M10、M8、M7_2、M7_1、M9和M11的体端子。

在一些实施例中，接触件310q是NMOS晶体管M12a的源极端子， 并且接触件310r是NMOS晶体管M12a的漏极端子。

在一些实施例中，接触件310s是NMOS晶体管M13a的源极端子， 接触件310t是NMOS晶体管M13a和M13b中的每一者的漏极端子，接触 件310u是NMOS晶体管M13b和M12b中的每一者的源极端子，并且接 触件310v是NMOS晶体管M12b的漏极端子。

在一些实施例中，接触件312a是PMOS晶体管M1的源极端子，接 触件312b是PMOS晶体管M1和M3中每一者的漏极端子，接触件312c 是PMOS晶体管M3的源极端子，并且接触件312d是PMOS晶体管M1 和M3的体端子。

在一些实施例中，接触件312e是NMOS晶体管M2的漏极端子，接 触件312f是NMOS晶体管M2和M4中每一者的源极端子，并且接触件 312g是NMOS晶体管M4的漏极端子。

在一些实施例中，接触件314f和314g是NMOS晶体管M17、M18、 M6和M14的体端子。在一些实施例中，接触件314h和314i是NMOS晶 体管M12a、M13a、M13b、M12b、M4和M2的体端子。

在一些实施例中，接触件组310、312或314中的一个或多个接触件 与一组有源区域302中的对应有源区域交叠，从而电耦合接触件组310、 312或314中的对应接触件和对应晶体管的源极或漏极。

接触件组310、312或314的其他长度或宽度在本公开的范围内。接 触件组310、312或314中的其他配置、其他布局层级上的布置或导体数 量在本公开的范围内。

集成电路300还包括过孔组316。

过孔组316包括过孔316a、316b……316q或316r中的一个或多个。

过孔组316在第一方向X或第二方向Y上延伸。过孔组316中的每个 过孔至少在第一方向X或第二方向Y上与过孔组316中的相邻过孔分隔 开。

过孔组316与栅极组304、305或306中的一个或多个交叠。过孔组位 于第四层级上。在一些实施例中，第四层级对应于集成电路300的栅极上 过孔(VG)层级。在一些实施例中，第四层级高于第一层级和第二层 级。在一些实施例中，第四层级与第三层级处于同一层级上。在一些实施 例中，过孔组316中的一个或多个过孔是集成电路300的对应栅极接触件。

过孔组316被配置为将栅极组304、305或306与导体组320电耦合在 一起。过孔组316位于栅极组304、305或306与导体组320之间。

过孔组316中的每个过孔对应于电路200的PMOS或NMOS晶体管 的一个或多个栅极之上的一个或多个过孔。

在一些实施例中，过孔组316中的一个或多个过孔位于栅极组304、 305或306中的对应栅极之上，从而将过孔组316中的对应过孔和对应晶 体管的栅极电耦合。

过孔组316的其他长度或宽度在本公开的范围内。过孔组316中的其 他配置、其他布局层级上的布置或导体数量在本公开的范围内。

集成电路300还包括导体组320。

导体组320包括至少在第一方向X或第二方向Y上延伸的导体 320a、320b、320c……320o或320p中的一个或多个。

导体组320中的每个导体至少在第一方向X或第二方向Y上彼此分隔 开。

导体组320与栅极组304、305或306、一组有源区域302、接触件组 310、312、314和过孔组316交叠。在一些实施例中，导体组320位于第 五层级上。在一些实施例中，第五层级不同于第一层级、第二层级、第三 层级和第四层级。在一些实施例中，第五层级对应于集成电路300的M1 层级。在一些实施例中，M1层级高于OD层级、POLY层级、MD层级、 VG层级和VD层级，并且低于M2层级。其他层级在本公开的范围内。在 一些实施例中，第五层级对应于集成电路300的M0层级。

导体组320与栅极组304、305或306、一组有源区域302、接触件组 310、312、314和过孔组316交叠。导体组320将栅极组304、305或 306、一组有源区域302、接触件组310、312、314和过孔组316中的一者 或多者电连接在一起。导体组320被配置为在栅极组304、305或306、一 组有源区域302、接触件组310、312、314和过孔组316之间提供信号路 由。

导体320a对应于集成电路300的输出管脚，并且是图2的输出节点 ND0的实施例。导体320a被配置为电耦合NMOS晶体管M17的漏极和 PMOS晶体管M16的漏极。例如，导体320a通过接触件310a电耦合到 NMOS晶体管M17的漏极，并且导体320a通过接触件310f电耦合到PMOS晶体管M16的漏极。

导体320b对应于图2的区域208b的输入端子。导体320b被配置为将 NMOS晶体管M17和PMOS晶体管M16的栅极304c以及NMOS晶体管 M18和PMOS晶体管M15的栅极304d电耦合在一起。例如，导体320b 通过过孔316a电耦合到NMOS晶体管M17和PMOS晶体管M16的栅极304c，并且导体320b通过过孔316b电耦合到NMOS晶体管M18和 PMOS晶体管M15的栅极304d。

导体320c对应于图2的使能电路204的输入管脚，并且被配置为接收 信号NSLEEP。导体320c通过过孔316c电耦合到NMOS晶体管M6的栅 极和PMOS晶体管M5的栅极。

导体320d对应于使能电路204的输出管脚，并且是图2的节点n3的 实施例。导体320d被配置为将NMOS晶体管M6的漏极、PMOS晶体管 M5的漏极、PMOS晶体管M7_1的栅极和PMOS晶体管M14的栅极中的 每一者电耦合在一起。例如，导体320d通过接触件310c电耦合到NMOS 晶体管M6的漏极，并且导体320d通过接触件310h电耦合到PMOS晶体 管M5的漏极。例如，导体320d还通过过孔316d电耦合到PMOS晶体管 M7_1的栅极304f，并且导体320d通过过孔316e电耦合到PMOS晶体管 M14的栅极304g。

在一些实施例中，导体330a对应于节点n6。导体330a通过V1层 (未标记)中的过孔电耦合到导体320e，并且导体330a通过V1层(未标 记)中的过孔电耦合到导体320b。

导体320e通过接触件310e电耦合到PMOS晶体管M14的漏极，并且 导体320e通过过孔316f耦合到栅极304m。栅极304m通过过孔316g电耦 合到导体320j，并且通过316o电耦合到导体320i。

在一些实施例中，导体320f、320k和330b对应于图2的节点n5。导 体320f被配置为将PMOS晶体管M9的栅极、NMOS晶体管M12a的漏极 和PMOS晶体管M10的漏极电耦合在一起。例如，导体320f通过过孔 316r电耦合到PMOS晶体管M9的栅极304g，并且导体320f通过接触件 310r电耦合到NMOS晶体管M12a的漏极，并且通过接触件310k电耦合 到PMOS晶体管M10的漏极。

导体330b通过V1层(未标记)中的过孔电耦合到导体320f，并且导 体330b通过V1层(未标记)中的过孔电耦合到导体320k。导体320k通 过接触件310v电耦合到NMOS晶体管M12b的漏极。

导体320g对应于图2的节点n4。导体320g被配置为将PMOS晶体管 M7_2的漏极、PMOS晶体管M8的源极电耦合到PMOS晶体管M7_1的漏 极和PMOS晶体管M9的源极。例如，导体320g通过接触件310l电耦合 到PMOS晶体管M7_2的漏极和PMOS晶体管M8的源极，并且导体320g 通过接触件310o电耦合到PMOS晶体管M7_1的漏极和PMOS晶体管M9 的源极。

导体320h通过过孔316m电耦合到PMOS晶体管M7_2的栅极304g，并且导体320h通过过孔316n电耦合到PMOS晶体管M7_1的栅极 304f。

导体320i通过过孔316o电耦合到栅极304m，并且导体320i通过接 触件310t电耦合到NMOS晶体管M13a和NMOS晶体管M13b的源极。

导体320j通过过孔316g电耦合到栅极304m，并且导体320j通过接 触件310p电耦合到PMOS晶体管M11的漏极。

导体320l通过过孔316i电耦合到NMOS晶体管M12a和PMOS晶体 管M10的栅极304b，并且导体320l通过过孔316h电耦合到NMOS晶体 管M12b的栅极304k，并且导体320l通过V1层(未标记)中的过孔电耦 合到导体330c。

导体330c通过V1层(未标记)中的过孔电耦合到导体320l，并且导 体330c通过V1层(未标记)中的过孔电耦合到导体320n。导体320n通 过接触件312a电耦合到PMOS晶体管M1的漏极。

导体320m对应于图2的节点n2。导体320m通过过孔316l电耦合到 NMOS晶体管M11的栅极304h，并且导体320m通过过孔316k电耦合到 NMOS晶体管M13a的栅极304i，并且导体320m通过过孔316j电耦合到 NMOS晶体管M13b的栅极304j，并且导体320m通过接触件312c电耦合 到PMOS晶体管M3的漏极，并且导体320m通过接触件312g电耦合到 NMOS晶体管M4的漏极。

导体320n对应于图2的节点n1。导体320n通过过孔316p电耦合到 NMOS晶体管M4和PMOS晶体管M3的栅极305a，导体320n通过接触 件312a电耦合到PMOS晶体管M1的漏极，并且导体320n通过接触件 312e电耦合到NMOS晶体管M2的漏极。

导体320o对应于图2的输入电路202的输入管脚，并且被配置为接收 信号IN。导体320o通过过孔316q电耦合到NMOS晶体管M2的栅极和 PMOS晶体管M1的栅极。

导体320p通过接触件314a、314b、314c、314d和314e电耦合到有源 区域(未标记)。

导体组320中的其他配置、其他布局层级上的布置或结构数量在本公 开的范围内。

集成电路300还包括导体组322。

导体组322包括至少在第一方向X或第二方向Y上延伸的导体 322a、322b、322c或322d中的一个或多个。在一些实施例中，导体组被 称为电源轨组。

导体组322中的每个导体至少在第一方向X或第二方向Y上彼此分隔 开。

导体组322与栅极组304、305或306、一组有源区域302、接触件组 310、312、314和过孔组316交叠。在一些实施例中，导体组322位于第 五层级上。

导体组322与栅极组304、305或306、一组有源区域302、接触件组 310、312、314和过孔组316交叠。导体组322被配置为向栅极组304、 305或306、一组有源区域302、接触件组310、312、314和过孔组316中 的一者或多者供电(VDDL、VDD或VSS)。

导体322a被配置为通过接触件310b向NMOS晶体管M18和M6的源 极供应基准电压VSS，通过接触件310d向NMOS晶体管M14的源极供应 基准电压VSS。导体322a还被配置为通过接触件314f和314g向NMOS 晶体管M17、M18、M6和M14的体端子供应基准电压VSS。

导体322a通过接触件310b电耦合到NMOS晶体管M18和M6的源 极，并且导体322a通过接触件310d电耦合到NMOS晶体管M14的源 极。

导体322b被配置为通过接触件310g向PMOS晶体管M15和M5的源 极供应第二电源电压VDD，通过接触件310m向PMOS晶体管M7_2的源 极供应第二电源电压VDD，并且通过接触件310n向PMOS晶体管M7_1 的源极供应第二电源电压VDD。导体322b还被配置为通过接触件310i和 310j向PMOS晶体管M10、M8、M7_2、M7_1、M9和M11的体端子供应 第二电源电压VDD。

导体322b通过接触件310g电耦合到PMOS晶体管M15和M5的源 极，并且导体322b通过接触件310m电耦合到PMOS晶体管M7_2的源 极，并且通过接触件310n电耦合到PMOS晶体管M7_1的源极。

导体322c被配置为通过接触件310q向NMOS晶体管M12a的源极供 应基准电压VSS，通过接触件310s向NMOS晶体管M13a的源极供应基 准电压VSS，通过接触件310u向NMOS晶体管M12b和M13b的源极供 应基准电压VSS，并且通过接触件312f向NMOS晶体管M4和M2的源极供应基准电压VSS。导体322c还被配置为通过接触件314h和314i向 NMOS晶体管M12a、M13a、M13b、M12b、M4和M2的体端子供应基准 电压VSS。

导体322c通过接触件310q电耦合到NMOS晶体管M12a的源极，并 且导体322c通过接触件310s电耦合到NMOS晶体管M13a的源极，并且 导体322c通过接触件310u电耦合到NMOS晶体管M13b和M13b的源 极，并且导体322c通过接触件312f电耦合到NMOS晶体管M4和M2的 源极。

导体322d被配置为通过接触件312b向PMOS晶体管M3和M1的源 极供应第一电源电压VDDL。导体322d还被配置为通过接触件312d向 PMOS晶体管M3和M1的体端子供应第一电源电压VDDL。

导体322d通过接触件312b电耦合到PMOS晶体管M3和M1的源 极。

导体组322中的其他配置、其他布局层级上的布置或结构数量在本公 开的范围内。

集成电路300还包括导体组330。

导体组330包括至少在第一方向X上延伸的导体330a、330b或330c 中的一个或多个。

导体组330中的每个导体至少在第一方向X或第二方向Y上彼此分隔 开。

导体组330与栅极组304、305或306、一组有源区域302、接触件组 310、312、314、过孔组316和导体组320或322交叠。在一些实施例中， 导体组330在第六层级上。在一些实施例中，第六层级不同于第一层级、 第二层级、第三层级、第四层级和第五层级。在一些实施例中，第六层级 对应于集成电路300的M2层级。在一些实施例中，M2层级高于OD层 级、POLY层级、MD层级、VG层级、VD和V1层级以及M1层级。其 他层级在本公开的范围内。在一些实施例中，第五层级对应于集成电路 300的M1或M2层级。

导体组330与栅极组304、305或306、一组有源区域302、接触件组 310、312、314、过孔组316和导体组320或322交叠。

导体组330中的其他配置、其他布局层级上的布置或结构数量在本公 开的范围内。

在一些实施例中，栅极组304、305或306的至少一个栅极区域使用 掺杂或非掺杂多晶硅(或多晶硅)形成。在一些实施例中，栅极组304、 305或306的至少一个栅极区域包括金属，例如Al、Cu、W、Ti、Ta、 TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。

在一些实施例中，接触件组310、312或314的至少一个导体、导体 组320、322或330的至少一个导体、过孔组316的至少一个过孔包括一层 或多层导电材料、金属、金属化合物或掺杂半导体。在一些实施例中，导 电材料包括钨、钴、钌、铜等或其组合。在一些实施例中，金属至少包括 Cu(铜)、Co、W、Ru、Al等。在一些实施例中，金属化合物至少包括 AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些实施例中，掺杂半导 体包括至少掺杂硅等。

集成电路300中的其他材料、配置、其他布局级别上的布置或元素数 量在本公开的范围内。

在一些实施例中，集成电路300实现至少在图1-图2和图4中讨论的 一个或多个优点。

图4是根据一些实施例的电路400的电路图。电路400是图1的集成 电路100的实施例，因此省略了类似的详细描述。

电路400是图2的电路200的变体，因此省略了类似的详细描述。与 图2的电路200相比，使能电路404替换使能电路204，电平移位器电路 406替换电平移位器电路206，并且输出电路408替换输出电路208，因此 省略了类似的详细描述。

电路400包括输入电路202、使能电路404、电平移位器电路406和 输出电路408。

与图2的使能电路204相比，使能电路404还包括PMOS晶体管M19 和NMOS晶体管M20，因此省略了类似的详细描述。

使能电路404包括反相器204a和反相器404a。反相器404a包括 PMOS晶体管M19和NMOS晶体管M20。

反相器404a通过节点n3耦合到反相器204a，并且通过节点n7耦合 到电平移位器电路406和输出电路408。反相器404a被配置为从反相器 204a接收信号SLEEP，并且将信号NSLEEPD输出到至少电平移位器电路 406或输出电路408。反相器404a进一步耦合到第二电压源节点2N。反相 器404a被配置为在VDD电压域中工作。反相器404a被配置为响应于信 号SLEEP而生成信号NSLEEPD。反相器404a的输入端子被配置为从反 相器204a接收信号SLEEP。反相器404a的输出端子被配置为在节点n7 上将信号NSLEEPD输出到电平移位器电路406和输出电路408。反相器 404a的输出端子在节点n7处耦合到电平移位器电路406和输出电路408。

PMOS晶体管M19的栅极端子和NMOS晶体管M20的栅极端子耦合 在一起，并且被配置为反相器404a的输入节点(例如，节点n3)。PMOS 晶体管M19的栅极端子和NMOS晶体管M20的栅极端子通过节点n3耦 合到PMOS晶体管M5的漏极端子和NMOS晶体管M6的漏极端子。PMOS晶体管M19的栅极端子和NMOS晶体管M20的栅极端子被配置为 接收信号SLEEP。

PMOS晶体管M19的源极端子耦合到具有第二电源电压VDD的第二 电压源节点2N。NMOS晶体管M20的源极端子耦合到基准电压源VSS。 PMOS晶体管M19的本体或体端子耦合到具有第二电源电压VDD的第二 电压源节点2N。NMOS晶体管M20的本体或体端子耦合到基准电压源 VSS。

PMOS晶体管M19的漏极端子和NMOS晶体管M20的漏极端子耦合 在一起，并且被配置为输出电路404的输出节点(例如，节点n7)。 PMOS晶体管M19的漏极端子和NMOS晶体管M20的漏极端子被配置为 在节点n7上输出信号NSLEEPD。

使能电路404中的其他晶体管类型或晶体管数量在本公开的范围内。

与图2的电平移位器电路206相比，电平移位器电路406响应于信号 NSLEEPD被禁用或启用。

与图2的电平移位器电路206相比，电平移位器电路406的NMOS晶 体管M21替换PMOS晶体管M7，因此省略了类似的详细描述。

电平移位器电路206包括PMOS晶体管M8、M9、M10和M11以及 NMOS晶体管M12、M13和M21。PMOS晶体管M8、M9、M10和M11 以及NMOS晶体管M12、M13和M21中的每一个被配置为在VDD电压 域中工作。

PMOS晶体管M8、M9、M10和M11是电平移位器电路206的区域 406a的一部分。NMOS晶体管M12、M13和M21是电平移位器电路206 的区域406b的一部分。区域406a类似于图2的区域206a，因此省略了类 似的详细描述。区域406b类似于图2的区域206b，因此省略了类似的详 细描述。

与图2的电平移位器电路206相比，图4的NMOS晶体管M12的栅 极端子和图4的PMOS晶体管M10的栅极端子被配置为接收输入信号 IBB，因此省略了类似的详细描述。图4的NMOS晶体管M12基于输入信 号IBB导通或关断。图4的PMOS晶体管M10基于输入信号IBB导通或 关断。PMOS晶体管M10的栅极端子、NMOS晶体管M12的栅极端子、 PMOS晶体管M3的漏极端子、NMOS晶体管M4的漏极端子和节点n2中 的每一者耦合在一起。

与图2的电平移位器电路206相比，图4的NMOS晶体管M13的栅 极端子和图4的PMOS晶体管M11的栅极端子被配置为接收输入信号 IB，因此省略了类似的详细描述。图4的NMOS晶体管M13基于输入信 号IB导通或关断。图4的PMOS晶体管M11基于输入信号IB导通或关断。PMOS晶体管M11的栅极端子、NMOS晶体管M13的栅极端子、 PMOS晶体管M1的漏极端子、NMOS晶体管M2的漏极端子和节点n1中 的每一者耦合在一起。

与图2的电平移位器电路206相比，通过在电平移位器电路404中不 包括PMOS晶体管M7，PMOS晶体管M8的源极端子、PMOS晶体管M9 的源极端子和节点n4耦合到具有第二电源电压VDD的第二电压源节点 2N。

与图2的电平移位器电路206相比，通过在电平移位器电路404中包 括NMOS晶体管M21，NMOS晶体管M12的源极端子和PMOS晶体管 M13的源极端子不直接耦合到基准电压源VSS。

在图4中，NMOS晶体管M12的源极端子和PMOS晶体管M13的源 极端子在节点n8处耦合在一起。

NMOS晶体管M21耦合在电平移位器电路406的节点n8和基准电压 源VSS之间。节点n8的电压对应于信号CCFT的电压。NMOS晶体管 M21还被称为脚部电路。

NMOS晶体管M21的源极端子与具有第二电源电压VDD的基准电压 源VSS耦合。NMOS晶体管M21的漏极端子、节点n8、NMOS晶体管 M12的源极端子和NMOS晶体管M13的源极端子中的每一者耦合在一 起。NMOS晶体管M21的本体或体端子耦合到基准电压源VSS。

NMOS晶体管M21的栅极端子在节点n7处耦合到至少PMOS晶体管 M19的漏极端子和NMOS晶体管M20的漏极端子。NMOS晶体管M21的 栅极端子被配置为接收信号NSLEEPD。NMOS晶体管M21基于信号 NSLEEPD导通或关断。响应于通过信号NSLEEPD导通，NMOS晶体管 M21将节点n8电耦合到基准电压源VSS，从而将节点n8的电压设置为等 于基准电压源VSS。响应于通过信号NSLEEPD关断，NMOS晶体管M21 将节点n8和基准电压源VSS彼此电解耦。

电平移位器电路406中的其他晶体管类型或晶体管数量在本公开的范 围内。

与图2的输出电路208相比，输出电路408的PMOS晶体管M22替换 NMOS晶体管M14，并且输出电路408还包括PMOS晶体管M23和M24 以及NMOS晶体管M25和M26，因此省略了类似的详细描述。

输出电路408包括PMOS晶体管M15、M16、M22、M23和M24以 及NMOS晶体管M17、M18、M25和M26。PMOS晶体管M15、M16、 M22、M23和M24以及NMOS晶体管M17、M18、M25和M26中的每一 者被配置为在VDD电压域中工作。

输出电路408被配置为至少接收信号NSLEEPD或第一信号SH1。输 出电路408被配置为响应于至少第一信号SH1或信号NSLEEPD生成输出 信号OUT1和输出信号OUT2。输出电路408至少耦合到电平移位器电路 406、电平移位器电路406的第二电压源节点2N或第二节点n6。

虽然PMOS晶体管M22在图4中被显示为输出电路408的一部分， 但在一些实施例中，PMOS晶体管M22不是输出电路408的一部分。例 如，在一些实施例中，PMOS晶体管M22是电平移位器电路406的一部 分。在一些实施例中，PMOS晶体管M22不是电平移位器电路406的一部 分，也不是输出电路408的一部分。

PMOS晶体管M22被配置为设置对应于第一信号SH1的第二节点n6 的电压。PMOS晶体管M22耦合在电平移位器电路406的节点n6和具有 第二电源电压VDD的第二电压源节点2N的节点之间。PMOS晶体管M22 也被称为头部电路。

PMOS晶体管M22的源极端子与具有第二电源电压VDD的第二电压 源节点2N的节点耦合。PMOS晶体管M22的本体或体端子耦合到具有第 二电源电压VDD的第二电压源节点2N的节点。

PMOS晶体管M22的栅极端子在节点n7处耦合到至少NMOS晶体管 M19的漏极端子、NMOS晶体管M20的漏极端子和PMOS晶体管M19的 栅极端子。PMOS晶体管M22的栅极端子被配置为接收信号NSLEEPD。 PMOS晶体管M22基于信号NSLEEPD导通或关断。响应于通过信号NSLEEPD导通，PMOS晶体管M22将节点n6电耦合到具有第二电源电压 VDD的第二电压源节点2N的节点，从而将节点n6的电压设置为等于具 有第二电源电压VDD的第二电压源节点2N。响应于通过信号NSLEEPD 关断，PMOS晶体管M22将节点n6和具有第二电源电压VDD的第二电压 PMOS晶体管M22的漏极端子、节点n6、PMOS晶体管M8的栅极端子、 PMOS晶体管M11的漏极端子、NMOS晶体管M13的漏极端子、PMOS 晶体管M15的栅极端子、PMOS晶体管M16的栅极端子，NMOS晶体管 M17的栅极端子和NMOS晶体管M18的栅极端子耦合在一起。

与图2的输出电路208相比，图4中的输出电路208的输出节点ND0 耦合到电路408b的输入端，因此省略了类似的详细描述。

PMOS晶体管M23和M24以及NMOS晶体管M25和M26耦合到 PMOS晶体管M16的漏极端子、NMOS晶体管M17的漏极端子和输出电 路208的输出节点ND0。PMOS晶体管M23和M24以及NMOS晶体管 M25和M26被配置为响应于至少输出信号OUT1生成输出信号OUT2。

PMOS晶体管M23的栅极端子、PMOS晶体管M24的栅极端子、 NMOS晶体管M25的栅极端子和NMOS晶体管M26的栅极端子中的每一 者至少耦合到PMOS晶体管M16的漏极端子、NMOS晶体管M17的漏极 端子和输出电路208的输出节点ND0。

PMOS晶体管M23的栅极端子、PMOS晶体管M24的栅极端子、 NMOS晶体管M25的栅极端子和NMOS晶体管M26的栅极端子中的每一 者被配置为接收输出信号OUT1。PMOS晶体管M23、PMOS晶体管 M24、NMOS晶体管M25和NMOS晶体管M26中的每一者被配置为基于 输出信号OUT1导通或关断。在一些实施例中，PMOS晶体管M23-M24 和NMOS晶体管M25-M26用作反相器。

例如，在一些实施例中，如果输出信号OUT1在逻辑上为高，则 PMOS晶体管M23和M24关断，NMOS晶体管M25和M26导通，并且输 出信号OUT2在逻辑上为低。例如，在一些实施例中，如果输出信号 OUT1在逻辑上为低，则PMOS晶体管M23和M24导通，NMOS晶体管 M25和M26关断，并且输出信号OUT2在逻辑上为高。

PMOS晶体管M23的源极端子与第二电压源节点2N耦合。PMOS晶 体管M23的漏极端子与PMOS晶体管M24的源极端子耦合。至少PMOS 晶体管M23的本体或体端子或PMOS晶体管M24的本体或体端子耦合到 第二电压源节点2N。

PMOS晶体管M24的漏极端子和NMOS晶体管M25的漏极端子耦合 在一起，并且对应于输出电路408的输出节点ND1。输出电路408的输出 节点ND1具有输出信号OUT2。

NMOS晶体管M25的源极端子和NMOS晶体管M26的漏极端子彼此 耦合。NMOS晶体管M26的源极端子至少与基准电压源节点VSS耦合。 至少NMOS晶体管M25的本体或体端子或NMOS晶体管M26的本体或体 端子耦合到基准电压源VSS。

输出电路408中的其他晶体管类型或晶体管数量在本公开的范围内。

电路400被配置为在第一模式或第二模式中工作。例如，在第一模式 中，电平移位器电路406被启用或唤醒，并且输出信号OUT2对应于输入 信号IN的电平移位形式。在第二模式中，电平移位器电路406被禁用或 处于休眠模式，并且输出信号OUT2是高逻辑值或低逻辑值。

在一些实施例中，电平移位器电路406通过等于高逻辑值(例如 “1”)的信号NSLEEP启用或导通。在一些实施例中，电平移位器电路 406通过等于低逻辑值(例如“0”)的信号NSLEEP禁用或关断。导致电 平移位器电路406被启用或导通的信号NSLEEP的其他值在本公开的范围 内。导致电平移位器电路406被禁用或关断的信号NSLEEP的其他值在本 公开的范围内。

在一些实施例中，当电平移位器电路406被禁用或处于休眠模式时， PMOS晶体管M22被启用或导通，并且电路400被配置为输出低逻辑值 (例如“0”)，而不管至少输入信号IN、IBB或IBB的值。例如，在一 些实施例中，如果信号NSLEEP具有低逻辑值(例如“0”)，则信号 SLEEP具有高逻辑值(例如“1”)，并且信号NSLEEPD具有低逻辑值 (例如“0”)，从而使得NMOS晶体管M21和电平移位器电路406被禁 用，并且从而使得PMOS晶体管M22被启用或导通。响应于PMOS晶体 管M22被启用或导通，PMOS晶体管M22将节点n6的电压拉向第二电源电压VDD，从而将第一信号SH1的电压设置为等于高逻辑值。响应于第 一信号SH1的电压等于高逻辑值，NMOS晶体管M17和M18导通，并且 将输出节点ND0的电压拉向基准电压VSS，从而将输出信号OUT1的电 压设置为等于低逻辑值。响应于输出信号OUT1的电压等于低逻辑值，使 得PMOS晶体管M23和M24导通，并且将输出节点ND1的电压拉向第二 电源电压VDD，从而将输出信号OUT2的电压设置为等于高逻辑值。

在一些实施例中，当电平移位器电路406被启用或唤醒时，PMOS晶 体管M22被禁用或关闭，并且电路400被配置为输出与输入信号IN的电 平移位形式(例如，第一信号SH1)相对应的输出信号OUT2。

例如，在一些实施例中，如果信号NSLEEP具有高逻辑值(例如 “1”)，则信号SLEEP具有低逻辑值(例如“0”)，并且信号 NSLEEPD具有高逻辑值(例如“1”)，从而使得NMOS晶体管M21和 电平移位器电路406被启用，并且使得PMOS晶体管M22被禁用或关 断。

响应于NMOS晶体管M21被启用或导通，NMOS晶体管M21将节点 n8的电压拉向基准电压VSS，从而将节点n8的电压(例如，信号 CCHD)设置为等于基准电压VSS。响应于PMOS晶体管M22被禁用或关 断，PMOS晶体管M22将不会设置节点n6的电压。在这些实施例中，节 点n6的电压将基于输入信号IN的值由以下项来设置：(1)NMOS晶体 管M13和M21或(2)PMOS晶体管M9和M11。

例如，在这些实施例中，当输入信号IN具有低逻辑值(例如“0”) 时，输入信号IB具有高逻辑值(例如“1”)，并且输入信号IBB具有低 逻辑值(例如“0”)。响应于输入信号IB是高逻辑值(例如“1”)， 使得NMOS晶体管M13导通并且将第二节点n6和节点n8电耦合在一起。在一些实施例中，通过将第二节点n6和节点n8电耦合在一起， NMOS晶体管M13和NMOS晶体管M21将第二节点n6的电压拉向基准 电压VSS，从而将第一信号SH1的电压设置为等于低逻辑值。响应于第一 信号SH1的电压等于低逻辑值，PMOS晶体管M15和M16导通并且将输 出节点ND0的电压拉向第二电源电压VDD，从而将输出信号OUT1的电 压设置为等于高逻辑值。响应于输出信号OUT1的电压等于高逻辑值，使 得NMOS晶体管M25和M26导通，并且将输出节点ND1的电压拉向基 准电压VSS，从而将输出信号OUT2的电压设置为等于低逻辑值。因此，当输入信号IN具有VDDL域中的低逻辑值(例如“0”)时，输出信号 OUT2是输入信号IN的电平移位形式，并且等于VDD域中的低逻辑值。

例如，在这些实施例中，当输入信号IN具有高逻辑值(例如“1”) 时，输入信号IB具有低逻辑值(例如“0”)，并且输入信号IBB具有高 逻辑值(例如“1”)。

响应于输入信号IBB是高逻辑值(例如“1”)，使得PMOS晶体管 M10关断并且使得NMOS晶体管M12导通，从而将第一节点n5和节点 n8电耦合在一起。在一些实施例中，通过将第一节点n5和节点n8电耦合 在一起，NMOS晶体管M12和NMOS晶体管M21将第一节点n5的电压 拉向基准电压VSS，从而将第二信号SH2的电压设置为等于低逻辑值，并 且将PMOS晶体管M9的栅极的电压设置为等于低逻辑值。响应于PMOS 晶体管M9的栅极的电压等于低逻辑值，使得PMOS晶体管M9导通，从 而将PMOS晶体管M11的源极端子电耦合到节点n4和第二电源VDD。

响应于输入信号IB是低逻辑值(例如“0”)，使得NMOS晶体管 M13关断，并且PMOS晶体管M11导通。然而，由于节点n4和第二电源 VDD电耦合到PMOS晶体管M11的源极端子，因此导通PMOS晶体管 M11使得节点n4和第二电源VDD电耦合到第二节点n6。通过将节点n4 和第二电源VDD电耦合到第二节点n6，从而使得PMOS晶体管M9或 M11中的一个或多个将第二节点n6的电压拉向第二电源电压VDD，从而 将第一信号SH1的电压设置为等于高逻辑值。

响应于第一信号SH1的电压等于高逻辑值，NMOS晶体管M17和 M18导通，并且将输出节点ND0的电压拉向参考电源电压VSS，从而将 输出信号OUT1的电压设置为等于低逻辑值。响应于输出信号OUT1的电 压等于低逻辑值，使得PMOS晶体管M23和M24导通，并且将输出节点 ND2的电压拉向第二电压源VDD，从而将输出信号OUT2的电压设置为 等于高逻辑值。因此，当输入信号IN具有VDDL域中的高逻辑值(例如 “1”)时，输出信号OUT2是输入信号IN的电平移位形式，并且等于 VDD域中的高逻辑值。

电平移位器电路406和输出电路408中的信号NSLEEPD、信号 NSLEEP和信号SLEEP、晶体管类型或配置的其他值在本公开的范围内。

在一些实施例中，电平移位器电路406的区域406b中的每个晶体管 具有第二阈值电压。在一些实施例中，电平移位器电路406的区域406b 中的每个晶体管对应于高阈值电压器件。

在一些实施例中，使能电路404、输出电路408和电平移位器电路 406的区域406a中的每个晶体管具有第三阈值电压。在一些实施例中，使 能电路404、输出电路408和电平移位器电路406的区域406a中的每个晶 体管对应于超高阈值电压器件。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的第一功函数差，具有第二阈值电压的NMOS晶体管M6、M17、 M18、M20、M25和M26具有对应的第二功函数差，并且具有第三阈值电 压的NMOS晶体管M12、M13和M21具有对应的第三功函数差。在一些实施例中，第一功函数差小于第二功函数差和第三功函数差。在一些实施 例中，第二功函数差小于第三功函数差。

在一些实施例中，具有第一阈值电压的PMOS晶体管M1和M3具有 对应的第四功函数差，并且具有第二阈值电压的PMOS晶体管M5、M8、 M9、M10、M11、M15、M16、M19、M22、M23和M24具有对应的第五 功函数差。在一些实施例中，第四功函数差大于第五功函数差。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的第一栅极氧化物厚度，具有第二阈值电压的NMOS晶体管M6、 M17、M18、M20、M25和M26具有对应的第二栅极氧化物厚度，并且具 有第三阈值电压的NMOS晶体管M12、M13和M21具有对应的第三栅极 氧化物厚度。在一些实施例中，第一栅极氧化物厚度小于第二栅极氧化物 厚度和第三栅极氧化物厚度。在一些实施例中，第二栅极氧化物厚度小于 第三栅极氧化物厚度。

在一些实施例中，具有第一阈值电压的PMOS晶体管M1和M3具有 对应的第四栅极氧化物厚度，并且具有第二阈值电压的PMOS晶体管 M5、M8、M9、M10、M11、M15、M16、M19、M22、M23和M24具有 对应的第五栅极氧化物厚度。在一些实施例中，第四栅极氧化物厚度小于第五栅极氧化物厚度。

在一些实施例中，具有第一阈值电压的NMOS晶体管M2和M4具有 对应的沟道的第一P型掺杂剂浓度，具有第二阈值电压的NMOS晶体管 M6、M17、M18、M20、M25和M26具有对应的沟道的第二P型掺杂剂 浓度，并且具有第三阈值电压的NMOS晶体管M12、M13和M21具有对应的沟道的第三P型掺杂剂浓度。在一些实施例中，沟道的第一P型掺杂 剂浓度小于沟道的第二P型掺杂剂浓度和沟道的第三P型掺杂剂浓度。在 一些实施例中，沟道的第二P型掺杂剂浓度小于沟道的第三P型掺杂剂浓 度。

在一些实施例中，通过将电平移位器电路406配置为包括具有不同阈 值电压的区域406a和406b，减少第一路径P1或第二路径P2中的泄漏电 流，从而与具有更高泄漏电流和更大功耗的其他方法相比，降低了电路 400的功耗。

在一些实施例中，通过将电平移位器电路406配置为脚部电路(例 如，NMOS晶体管M21)，减少当电平移位器电路406被禁用或处于休眠 模式时第一路径P1或第二路径P2中的泄漏电流，从而与具有更高泄漏电 流和更大功耗的其他方法相比，降低了电路400的功耗。

图5A-图5B是根据一些实施例的操作电路的方法500的流程图。应理 解，可以在图5A-图5B中所示的方法500之前、期间和/或之后执行附加 操作，本文仅简要描述一些其他过程。应理解，方法500利用对应的图1 或图3的集成电路100或300、对应的图2或图4的电路200或400中的 一个或多个的特征。在一些实施例中，方法500是操作至少集成电路100 或300、或至少电路200或400的方法。

在方法500的操作502中，通过电平移位器电路206或406接收至少 第一使能信号或输入信号组。在一些实施例中，第一使能信号至少包括信 号SLEEP或信号NSLEEPD。在一些实施例中，输入信号组至少包括输入 信号IB或输入信号IBB。

在方法500的操作504中，响应于第一使能信号启用电平移位器电 路。在一些实施例中，操作504包括操作506或508中的至少一个或多 个。

在方法500的操作506中，响应于至少第一使能信号启用至少电平移 位器电路中的第一路径或第二路径中的第一电路，从而将第一路径或第二 路径电耦合到第一电压源(例如，VDD)或第一参考电源(例如， VSS)。

在一些实施例中，方法500的第一电路至少包括PMOS晶体管M7或 NMOS晶体管M21。在一些实施例中，方法500的第一路径至少包括路径 P1。在一些实施例中，方法500的第二路径至少包括路径P2。

在方法500的操作508中，响应于至少第一输入信号生成第一信号。 在一些实施例中，方法500的第一信号至少包括信号SH1或信号SH2。在 一些实施例中，方法500的第一输入信号至少包括输入信号IB或输入信 号IBB。在一些实施例中，第一输入信号具有第一电压摆幅。在一些实施 例中，第一信号具有不同于第一电压摆幅的第二电压摆幅。

在方法500的操作510中，响应于第一使能信号禁用第二电路。在一 些实施例中，方法500的第二电路至少包括PMOS晶体管M22或NMOS 晶体管M14。在一些实施例中，第二电路耦合到电平移位器电路的第一输 出节点(例如，节点n6)。

在方法500的操作512中，响应于第一使能信号禁用电平移位器电 路。在一些实施例中，操作512包括操作514中的至少一个或多个。

在方法500的操作514中，响应于至少第一使能信号禁用至少电平移 位器电路中的第一路径或第二路径中的第一电路，从而使第一路径或第二 路径与第一电压源(例如，VDD)或第一参考电源(例如，VSS)电去 耦。

在方法500的操作516中，响应于第一使能信号启用第二电路。

在方法500的操作518中，响应于启用第二电路设置第一信号。在一 些实施例中，响应于操作516由第二电路设置第一信号。

在方法500的操作520中，响应于至少第一使能信号或第一信号生成 输出信号。在一些实施例中，由输出电路208或408生成操作520的输出 信号。在一些实施例中，方法500的输出信号至少包括输出信号OUT1或 输出信号OUT2。

在一些实施例中，不执行方法500的一个或多个操作。

此外，图2-图4中所示的各种PMOS或NMOS晶体管是特定掺杂剂 类型(例如，N型或P型)，以用于说明目的。本公开的实施例不限于特 定的晶体管类型，并且图2-图4所示的一个或多个PMOS或NMOS晶体 管可以用不同晶体管/掺杂剂类型的对应晶体管代替。类似地，上述描述中 使用的各种信号的低逻辑值或高逻辑值也用于说明。本发明的实施例不限 于激活和/或停用信号时的特定逻辑值。选择不同的逻辑值在各种实施例的 范围内。在输入电路202中选择不同数量的反相器在各种实施例的范围 内。在使能电路204或404中选择不同数量的反相器在各种实施例的范围 内。在输出电路208或408中选择不同数量的晶体管在各种实施例的范围 内。在电路200、300或400中选择不同数量的晶体管在各种实施例的范 围内。

图6是根据一些实施例的形成或制造集成电路的方法600的流程图。 应理解，可以在图6所示的方法600之前、期间和/或之后执行附加操作， 并且可以在本文中仅简要描述一些其他操作。在一些实施例中，方法600 可用于形成集成电路，例如至少集成电路100或300或至少电路200或 400。

在方法600的操作602中，生成集成电路的布局设计。由被配置为执 行用于生成布局设计的指令的处理设备(例如，处理器802(图8))执 行操作602。在一些实施例中，方法600的布局设计包括类似于至少集成 电路300的一个或多个结构或特征。在一些实施例中，本申请的布局设计 采用图形数据库系统(GDSII)文件格式。

在方法600的操作604中，基于布局设计制造集成电路。在一些实施 例中，方法600的操作604包括基于布局设计制造至少一个掩模，以及基 于至少一个掩模制造集成电路。

在一些实施例中，操作604导致形成集成电路300。在一些实施例 中，不执行操作602或604中的至少一个。

图7是根据一些实施例的生成集成电路的布局设计的方法700的流程 图。应理解，可以在图7所示的方法700之前、期间和/或之后执行附加操 作，并且本文中仅简要描述一些其他过程。在一些实施例中，方法700是 方法600的操作602的实施例。在一些实施例中，方法700可用于生成类 似于至少集成电路300的一个或多个布局图案。

在一些实施例中，方法700可用于生成一个或多个布局图案(具有包 括对准、长度和宽度结构关系)以及至少集成电路300的配置和层，并且 为了简洁起见，图7中将不描述类似的详细描述。

在方法700的操作702中，在布局设计上生成或放置一组有源区域图 案。在一些实施例中，方法700的一组有源区域图案包括类似于一组有源 区域302的一个或多个区域。在一些实施例中，方法700的一组有源区域 图案包括OD层中的一个或多个有源区域。

在方法700的操作704中，在布局设计上生成或放置栅极图案组。在 一些实施例中，方法700的栅极图案组包括类似于至少栅极组304、305 或306的一个或多个栅极图案。在一些实施例中，方法700的栅极图案组 包括POLY层中的一个或多个栅极。

在方法700的操作706中，在布局设计上生成或放置接触件图案组。 在一些实施例中，方法700的接触件图案组包括类似于至少接触件组 310、312或314的一个或多个接触件。在一些实施例中，方法700的接触 件图案组包括类似于接触件组310、312或314的VD层中的一个或多个过 孔。

在方法700的操作708中，在布局设计上生成或放置第一过孔图案 组。在一些实施例中，方法700的第一过孔图案组包括类似于至少过孔组 316的一个或多个过孔图案。在一些实施例中，方法700的第一过孔图案 组包括类似于至少VG层中的过孔的一个或多个过孔。

在方法700的操作710中，在布局设计上生成或放置第一导电图案 组。在一些实施例中，方法700的第一导电图案组包括类似于至少导体组 320的一个或多个导体。在一些实施例中，方法700的第一导电图案组包 括类似于至少M0或M1层中的导体的一个或多个导体。

在方法700的操作712中，生成第二导电图案组或将其放置在布局设 计上。在一些实施例中，方法700的第二导电图案组包括类似于至少导体 组322的一个或多个导体。在一些实施例中，方法700的第二导电图案组 包括类似于至少M0或M1层中的导体的一个或多个导体。

在方法700的操作714中，生成第二过孔图案组或将其放置在布局设 计上。在一些实施例中，方法700的第二过孔图案组包括类似于M0和 M1层之间或M1和M2层之间的过孔的一个或多个过孔图案。在一些实施 例中，方法700的第二过孔图案组包括类似于至少V1层中的过孔的一个 或多个过孔。

在方法700的操作716中，生成第三导电图案组或将其放置在布局设 计上。在一些实施例中，方法700的第三导电图案组包括类似于至少导体 组330的一个或多个导体。在一些实施例中，方法700的第三导电图案组 包括类似于至少M1或M2层中的导体的一个或多个导体。

方法600-700的一个或多个操作由被配置为执行用于制造集成电路 (例如至少集成电路300)的指令的处理设备执行。在一些实施例中，执 行方法600-700的一个或多个操作所使用的处理设备与方法600-700的不 同的一个或多个操作中使用的处理设备相同。在一些实施例中，不同的处 理设备用于执行方法600-700的一个或多个操作，不同的处理设备用于执 行方法600-700的不同的一个或多个操作。在一些实施例中，方法500、 600或700的其他操作顺序在本公开的范围内。方法500、600或700包括 示例性操作，但操作不一定按照所示顺序执行。根据所公开实施例的精神 和范围，可以适当地添加、替换、改变顺序和/或消除方法500、600或 700中的操作。

图8是根据一些实施例的用于设计IC布局设计和制造IC电路的系统 800的示意图。

在一些实施例中，系统800生成或放置本文所述的一个或多个IC布 局设计。系统800包括硬件处理器802和非暂时性计算机可读存储介质 804(例如存储器804)，该存储介质804编码有计算机程序代码806(即 一组可执行指令806)，即存储计算机程序代码806。计算机可读存储介 质804被配置用于与用于生产集成电路的制造机器接口连接。处理器802经由总线808电耦合到计算机可读存储介质804。处理器802还通过总线 808电耦合到I/O接口810。网络接口812还经由总线808电连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读存储介 质804能够经由网络814连接到外部元件。处理器802被配置为执行编码 在计算机可读存储介质804中的计算机程序代码806，以便使系统800可 用于执行方法600-700中描述的部分或全部操作。

在一些实施例中，处理器802是中央处理单元(CPU)、多处理器、 分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质804是电子、磁、光、电磁、 红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质804 包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器 (RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些 实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、 光盘读/写(CD-R/W)和/或数字视频盘(DVD)。

在一些实施例中，存储介质804存储被配置为使系统800执行方法 600-700的计算机程序代码806。在一些实施例中，存储介质804还存储执 行方法600-700所需的信息以及在执行方法600-700期间生成的信息，例 如布局设计816、用户界面818和制造工具820，和/或执行方法600-700 的操作的一组可执行指令。在一些实施例中，布局设计816包括至少布局 设计100或300的一个或多个布局图案，或类似于至少集成电路300的特 征。

在一些实施例中，存储介质804存储用于与制造机器接口连接的指令 (例如，计算机程序代码806)。指令(例如，计算机程序代码806)使 处理器802能够生成制造机器可读的制造指令，以在制造过程中有效地实 施方法600-700。

系统800包括I/O接口810。I/O接口810耦合到外部电路。在一些实 施例中，I/O接口810包括用于向处理器802传送信息和命令的键盘、按 键、鼠标、轨迹球、轨迹板和/或光标方向键。

系统800还包括耦合到处理器802的网络接口812。网络接口812允 许系统800与一个或多个其他计算机系统连接的网络814通信。网络接口 812包括：无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如以太网、USB或IEEE-2094。在一些实施例中，方法600-700在两个或更多个系统800中实施，并且诸如布局设 计和用户界面之类的信息通过网络814在不同系统800之间交换。

系统800被配置为通过I/O接口810或网络接口812接收与布局设计 相关的信息。该信息通过总线808传输到处理器802，以确定用于产生至 少集成电路300的布局设计。然后，布局设计作为布局设计816存储在计 算机可读介质804中。系统800被配置为通过I/O接口810或网络接口812 接收与用户接口相关的信息。该信息作为用户接口818存储在计算机可读 介质804中。系统800被配置为通过I/O接口810或网络接口812接收与 制造工具820相关的信息。该信息作为制造工具820存储在计算机可读介 质804中。在一些实施例中，制造工具820包括由系统800使用的制造信 息。在一些实施例中，制造工具820对应于图9的掩模制造934。

在一些实施例中，方法600-700被实现为用于由处理器执行的独立软 件应用。在一些实施例中，方法600-700被实现为作为附加软件应用的一 部分的软件应用。在一些实施例中，方法600-700被实现为软件应用的插 件。在一些实施例中，方法600-700被实现为作为EDA工具的一部分的软 件应用。在一些实施例中，方法600-700被实现为由EDA工具使用的软件 应用。在一些实施例中，EDA工具用于生成集成电路设备的布局。在一些 实施例中，布局存储在非暂时性计算机可读介质上。在一些实施例中，使 用诸如CADENCE DESIGNSYSTEMS公司提供的等工具或 其他合适的布局生成工具生成布局。在一些实施例中，根据基于原理图设 计创建的网表生成布局。在一些实施例中，方法600-700由制造设备实 现，以使用基于系统800生成的一个或多个布局设计制造的一组掩模来制 造集成电路。在一些实施例中，系统800是一种制造设备，该制造设备被 配置为使用基于本公开的一个或多个布局设计制造的一组掩模来制造集成 电路。在一些实施例中，图8的系统800生成比其他方法更小的集成电路 的布局设计。在一些实施例中，图8的系统800生成的集成电路结构的布 局设计与其他方法相比占用更少的面积并提供更好的路由资源。

图9是根据本公开的至少一个实施例的集成电路(IC)制造系统900 及其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用 制造系统900制造以下项中的至少一者(A)一个或多个半导体掩模或 (B)半导体集成电路层中的至少一个组件。

在图9中，IC制造系统900(以下称为“系统900”)包括在与制造 IC器件960相关的设计、开发和制造周期和/或服务中彼此交互的实体， 例如设计室920、掩模室930和IC制造者/制造商(“fab”)940。系统 900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网 络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联 网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实 体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体 接收服务。在一些实施例中，设计室920、掩模室930和IC fab 940中的 一者或多者由单个较大公司拥有。在一些实施例中，设计室920、掩模室 930和IC fab 940中的一者或多者共存于公共设施中并使用公共资源。

设计室(或设计团队)920生成IC设计布局922。IC设计布局922包 括为IC器件960设计的各种几何图案。几何图案对应于构成要制造的IC 器件960的各种组件的金属、氧化物或半导体层的图案。不同的层结合起 来形成不同的IC特征。例如，IC设计布局922的一部分包括要形成在半 导体衬底(例如硅晶圆)中的各种IC特征，例如有源区域、栅极电极、 源极电极和漏极电极、层间互连的金属线或过孔、以及用于键合焊盘的开 口，和设置在半导体衬底上的各种材料层。设计室920实施适当的设计程 序以形成IC设计布局922。设计程序包括逻辑设计、物理设计或地点和路 线中的一个或多个。IC设计布局922呈现在具有几何图案信息的一个或多 个数据文件中。例如，IC设计布局922可以用GDSII文件格式或DFII文件格式表示。

掩模室930包括数据准备932和掩模制造934。掩模室930使用IC设 计布局922来制造一个或多个掩模945，以用于根据IC设计布局922制造 IC器件960的各个层。掩模室930执行掩模数据准备932，其中IC设计布 局922被转换为代表性数据文件(RDF)。掩模数据准备932向掩模制造 934提供RDF。掩模制造934包括掩模写入器。掩模写入器将RDF转换为 衬底上的图像，例如掩模(掩模版)945或半导体晶圆942。设计布局922 由掩模数据准备932操纵，以符合掩模写入器的特定特性和/或IC fab 940 的要求。在图9中，掩模数据准备932和掩模制造934被示为单独的元 件。在一些实施例中，掩模数据准备932和掩模制造934可以统称为掩模 数据准备。

在一些实施例中，掩模数据准备932包括光学邻近校正(OPC)，其 使用光刻增强技术来补偿图像误差，例如衍射、干涉、其他过程效应等可 能产生的那些图像误差。OPC调整IC设计布局922。在一些实施例中，掩 模数据准备932包括进一步的分辨率增强技术(RET)，例如离轴照明、 亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)， 其使用一组掩模创建规则来检查已在OPC中进行了处理的IC设计布局， 该掩模创建规则包含某些几何和/或连接限制，以确保足够的裕度，从而说 明半导体制造过程中的可变性，等等。在一些实施例中，MRC修改IC设 计布局以补偿掩模制造934期间的限制，其可以撤销OPC执行的部分修改 以满足掩模创建规则。

在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其 模拟将由IC fab940实施以制造IC器件960的处理。LPC基于IC设计布 局922模拟该处理，以创建模拟的制造器件，例如IC器件960。LPC模拟 中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于 制造IC的工具相关联的参数和/或制造过程的其他方面。LPC考虑各种因 素，例如航空图像对比度、焦深(DOF)、掩模误差增强因素 (MEEF)、其他合适的因素等或其组合。在一些实施例中，在由LPC创 建模拟制造的器件之后，如果模拟的形状不够接近以满足设计规则，则重 复OPC和/或MRC以进一步细化IC设计布局922。

应当理解，为了清楚起见，已经简化了对掩模数据准备932的上述描 述。在一些实施例中，数据准备932包括附加特征，例如根据制造规则修 改IC设计布局的逻辑操作(LOP)。此外，在数据准备932期间应用于IC设计布局922的过程可以以各种不同的顺序执行。

在掩模数据准备932之后和掩模制造934期间，基于修改后的IC设计 布局922制造掩模945或一组掩模945。在一些实施例中，掩模制造934 包括基于IC设计922执行一个或多个光刻曝光。在一些实施例中，基于 修改后的IC设计布局922，使用电子束(e束)或多个电子束的机构在掩 模(光掩模或掩模版)945上形成图案。掩模945可以用各种技术形成。 在一些实施例中，使用二元技术形成掩模945。在一些实施例中，掩模图 案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料 层(例如，光致抗蚀剂)的辐射束(例如紫外线(UV)束)被不透明区 域阻挡并透射穿过透明区域。在一个示例中，掩模945的二元形式包括透 明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材 料(例如，铬)。在另一示例中，使用相移技术形成掩模945。在掩模 945的相移掩模(PSM)形式中，掩模上形成的图案中的各种特征被配置 为具有适当的相位差，以增强分辨率和成像质量。在各种示例中，相移掩 模可以是衰减PSM或交替PSM。由掩模制造934生成的(一个或多个) 掩模用于各种工艺中。例如，在离子注入工艺中使用这样的(一个或多 个)掩模以在半导体晶圆中用在半导体晶圆中形成各种蚀刻区域的蚀刻工 艺和/或其他合适的工艺形成各种掺杂区域，。

IC fab 940是IC制造实体，包括用于制造各种不同IC产品的一个或多 个制造设施。在一些实施例中，IC Fab 940是半导体铸造厂。例如，可能 存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设 施，而第二制造设施可能提供用于IC产品的互连和封装的后段制造(后 段制程(BEOL)制造)，并且第三制造设施可以为铸造实体提供其他服务。

IC fab 940包括晶圆制造工具952(下文中称为“制造工具952”)， 其被配置为在半导体晶圆942上执行各种制造操作，以便根据(一个或多 个)掩模(例如掩模945)制造IC器件960。在各种实施例中，制造工具 952包括晶圆步进机、离子注入机、光致抗蚀剂涂覆机、工艺室(例如 CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统、 或其他能够执行本文所讨论的一个或多个合适的制造过程的制造器件。

IC fab 940使用由掩模室930制造的(一个或多个)掩模945来制造 IC器件960。因此，IC fab 940至少间接地使用IC设计布局922来制造IC 器件960。在一些实施例中，半导体晶圆942由IC fab 940使用(一个或 多个)掩模945来制造以形成IC器件960。在一些实施例中，IC制造包括 至少间接地基于IC设计布局922执行一次或多次光刻曝光。半导体晶圆942包括硅衬底或具有形成在其上的材料层的其他适当衬底。半导体晶圆 942还包括一个或多个各种掺杂区域、电介质特征、多层互连等(在后续 制造步骤中形成的)。

系统900被显示为具有设计室920、掩模室930或IC fab 940作为单独 的组件或实体。然而，可以理解，设计室920、掩模室930或IC fab 940 中的一个或多个是相同组件或实体的一部分。

有关集成电路(IC)制造系统(如图9的系统900)及其相关IC制造 流程的详细信息可参见2016年2月9日授权的第9256709号美国专利、 2015年10月1日公布的第20150278429号美国授权前出版物、2014年2 月6日公布的第20100040838号美国授权前出版物、2007年8月21日授 权的美国专利号7260442，其全部内容通过引用并入本文。

本说明书的一个方面涉及一种电路。该电路包括输入电路、电平移位 器电路和输出电路。在一些实施例中，输入电路耦合到第一电压源，并且 被配置为接收第一输入信号，并且生成至少第二输入信号或第三输入信 号。在一些实施例中，电平移位器电路耦合到至少输入电路和不同于第一 电压源的第二电压源，并且被配置为接收至少第一使能信号、第二输入信 号或第三输入信号，并且响应于至少第一使能信号、第二输入信号或第三 输入信号生成至少第一信号。在一些实施例中。电平移位器电路包括头部 电路，该头部电路耦合到电平移位器电路的第一节点。在一些实施例中， 头部电路被配置为接收第一使能信号。在一些实施例中，头部电路被配置 为响应于第一使能信号启用或禁用电平移位器电路。在一些实施例中，输 出电路耦合到至少电平移位器电路和第二电压源，并且被配置为接收第一 信号，并且生成至少输出信号。

本说明书的另一方面涉及一种电路。该电路包括输入电路、电平移位 器电路和输出电路。在一些实施例中，输入电路耦合到第一电压源，并且 被配置为接收具有第一电压摆幅的第一输入信号，并且生成至少第二输入 信号或第三输入信号。在一些实施例中，电平移位器电路耦合到至少输入 电路和不同于第一电压源的第二电压源，并且被配置为响应于至少第一使 能信号、第二输入信号或第三输入信号生成至少第一信号，第一信号具有与第一电压摆幅不同的第二电压摆幅。在一些实施例中，电平移位器电路 包括第一电路和脚部电路。在一些实施例中，第一电路耦合在第二电压源 和电平移位器电路的第一节点之间，并且第一电路具有第一阈值电压。在 一些实施例中，脚部电路耦合到电平移位器电路的第一节点，脚部电路被 配置为响应于第一使能信号启用或禁用电平移位器电路，脚部电路具有不 同于第一阈值电压的第二阈值电压。在一些实施例中，输出电路耦合到至 少电平移位器电路和第二电压源，并且被配置为响应于第一信号生成至少 输出信号。

本说明书的又一方面涉及一种操作电路的方法。该方法包括响应于第 一使能信号启用电平移位器电路。在一些实施例中，启用电平移位器电路 包括：响应于至少第一使能信号，在至少电平移位器电路中的第一路径或 第二路径中启用第一电路，从而将第一路径或第二路径电耦合到第一电压 源或第一基准电源；和响应于至少第一输入信号生成第一信号，第一输入 信号具有第一电压摆幅，并且第一信号具有不同于第一电压摆幅的第二电 压摆幅。在一些实施例中，该方法还包括响应于第一使能信号禁用第二电 路，第二电路耦合到电平移位器电路的第一输出节点。在一些实施例中， 该方法包括由输出电路响应于至少第一使能信号或第一信号生成输出信 号。

已经描述了许多实施例。然而，应理解，可以在不脱离本发明的精神 和范围的情况下进行各种修改。例如，被显示为特定掺杂剂类型(例如， N型或P型金属氧化物半导体(NMOS或PMOS))的各种晶体管用于说 明目的。本发明的实施例不限于特定类型。为特定晶体管选择不同的掺杂 剂类型在各种实施例的范围内。上述描述中使用的各种信号的低逻辑值或 高逻辑值也用于说明。各种实施例不限于当信号被激活和/或停用时的特定 逻辑值。选择不同的逻辑值在各种实施例的范围内。在各种实施例中，晶 体管用作开关。用于代替晶体管的开关电路在各种实施例的范围内。在各 种实施例中，晶体管的源极可以被配置为漏极，并且漏极可以被配置为源 极。因此，术语“源极”和“漏极”可以互换地使用。各种信号由对应的 电路生成，但为简单起见，未显示电路。

各种图显示了使用分立式电容器的电容电路以用于说明。可以使用等 效电路。例如，可以使用电容设备、电路或网络(例如，电容器、电容元 件、设备、电路等的组合)来代替分立式电容器。上述图示包括示例性步 骤，但这些步骤不一定按照所示顺序执行。根据所公开的实施例的精神和 范围，可以适当地添加、替换、改变顺序和/或删除步骤。

前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同 的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应当 认识到，这样的等效构造不脱离本公开的精神和范围，并且他们可以在不 脱离本公开的精神和范围的情况下在此进行各种改变、替换和变更。

示例1是一种集成电路，包括：输入电路，耦合到第一电压源，并且 所述输入电路被配置为接收第一输入信号，并且生成至少第二输入信号或 第三输入信号；电平移位器电路，耦合到至少所述输入电路和不同于所述 第一电压源的第二电压源，并且所述电平移位器电路被配置为接收至少第 一使能信号、所述第二输入信号或所述第三输入信号，并且响应于至少所 述第一使能信号、所述第二输入信号或所述第三输入信号生成至少第一信号，所述电平移位器电路包括：头部电路，耦合到所述电平移位器电路的 第一节点，所述头部电路被配置为接收所述第一使能信号，所述头部电路 被配置为响应于所述第一使能信号启用或禁用所述电平移位器电路；以及 输出电路，耦合到至少所述电平移位器电路和所述第二电压源，并且所述 输出电路被配置为接收所述第一信号，并且生成至少输出信号。

示例2是示例1所述的电路，还包括：使能电路，耦合到所述第二电 压源和所述电平移位器电路，并且所述使能电路被配置为响应于接收第二 使能信号生成至少所述第一使能信号。

示例3是示例2所述的电路，其中，所述使能电路包括：第一反相 器，包括输入端子和输出端子，所述输入端子被配置为接收所述第二使能 信号，并且所述输出端子被配置为输出所述第一使能信号，所述第一使能 信号与所述第二使能信号成反相。

示例4是示例2所述的电路，其中，所述输入电路具有第一阈值电 压；所述使能电路具有不同于所述第一阈值电压的第二阈值电压；所述电 平移位器电路的第一部分具有所述第二阈值电压，并且所述电平移位器电 路的第一部分包括所述头部电路；所述电平移位器电路的第二部分具有不 同于所述第一阈值电压和所述第二阈值电压的第三阈值电压；并且所述输 出电路具有所述第二阈值电压。

示例5是示例1所述的电路，其中，所述电平移位器电路还包括：第 一路径，耦合在所述第一节点和具有参考电源电压的基准电压源节点之 间；和第二路径，与所述第一路径平行，所述第二路径耦合在所述第一节 点和所述基准电压源节点之间。

示例6是示例5所述的电路，其中，所述第一路径包括：第一p型晶 体管，具有被配置为接收所述第一信号的第一端子，并且所述第一p型晶 体管的第二端子耦合到所述第一节点和所述头部电路；第二p型晶体管， 具有被配置为接收所述第二输入信号的第一端子，并且所述第二p型晶体 管的第二端子耦合到所述第一p型晶体管的第三端子，并且所述第二p型 晶体管的第三端子耦合到至少第二节点；以及第一n型晶体管，具有被配 置为接收所述第二输入信号的第一端子，并且所述第一n型晶体管的第二 端子耦合到所述第二节点和所述第二p型晶体管的第三端子，并且所述第 一n型晶体管的第三端子耦合到所述基准电压源节点。

示例7是示例6所述的电路，其中，所述第二路径包括：第三p型晶 体管，具有被配置为接收与所述第一信号成反相的第二信号的第一端子， 并且所述第三p型晶体管的第二端子耦合到所述第一p型晶体管的第一节 点、所述头部电路和所述第二端子；第四p型晶体管，具有被配置为接收 所述第三输入信号的第一端子，所述第四p型晶体管的第二端子耦合到所 述第三p型晶体管的第三端子，并且所述第四p型晶体管的第三端子耦合 到至少第三节点；以及第二n型晶体管，具有被配置为接收所述第三输入 信号的第一端子，所述第二n型晶体管的第二端子耦合到所述第三节点和 所述第四p型晶体管的第三端子，并且所述第二n型晶体管的第三端子耦 合到所述基准电压源节点。

示例8是示例1所述的电路，其中，所述头部电路包括：第一p型晶 体管，具有被配置为接收所述第一使能信号的第一端子，所述第一p型晶 体管的第二端子耦合到具有第一电源电压的所述第二电压源，并且所述第 一p型晶体管的第三端子耦合到所述第一节点。

示例9是示例1所述的电路，其中，所述输出电路包括：第一p型晶 体管，具有被配置为接收所述第一信号的第一端子，并且所述第一p型晶 体管的第二端子耦合到所述第二电压源；第二p型晶体管，具有被配置为 接收所述第一信号的第一端子，所述第二p型晶体管的第二端子耦合到所 述第一p型晶体管的第三端子，并且所述第二p型晶体管的第三端子耦合 到至少输出节点；和第一n型晶体管，具有被配置为接收所述第一信号的 第一端子，并且所述第一n型晶体管的第二端子耦合到所述输出节点和所 述第二p型晶体管的第三端子；以及第二n型晶体管，具有被配置为接收 所述第一信号的第一端子，并且所述第二n型晶体管的第二端子耦合到所 述第一n型晶体管的第三端子，并且所述第二n型晶体管的第三端子耦合 到基准电压源节点。

示例10是示例9所述的电路，其中，所述输出电路还包括：第三n型 晶体管，具有被配置为接收所述第一使能信号的第一端子，所述第三n型 晶体管的第二端子耦合到所述第一p型晶体管的第一端子、所述第二p型 晶体管的第一端子、所述第一n型晶体管的第一端子和所述第二n型晶体 管的第一端子中的每一者，并且所述第三n型晶体管的第三端子耦合到所 述基准电压源节点。

示例11是一种集成电路，包括：输入电路，耦合到第一电压源，并 且所述输入电路被配置为接收具有第一电压摆幅的第一输入信号，并且生 成至少第二输入信号或第三输入信号；电平移位器电路，耦合到至少所述 输入电路和不同于所述第一电压源的第二电压源，并且所述电平移位器电 路被配置为响应于至少第一使能信号、所述第二输入信号或所述第三输入 信号生成至少第一信号，所述第一信号具有与所述第一电压摆幅不同的第 二电压摆幅，所述电平移位器电路包括：第一电路，耦合在所述第二电压 源和所述电平移位器电路的第一节点之间，并且所述第一电路具有第一阈 值电压；和脚部电路，耦合到所述电平移位器电路的第一节点，所述脚部 电路被配置为响应于所述第一使能信号启用或禁用所述电平移位器电路， 所述脚部电路具有不同于所述第一阈值电压的第二阈值电压；以及输出电 路，耦合到至少所述电平移位器电路和所述第二电压源，并且所述输出电 路被配置为响应于所述第一信号生成至少输出信号。

示例12是示例11所述的电路，其中，所述脚部电路包括：第一n型 晶体管，具有被配置为接收所述第一使能信号的第一端子，所述第一n型 晶体管的第二端子耦合到所述第一节点，并且所述第一n型晶体管的第三 端子耦合到基准电压源节点。

示例13是示例11所述的电路，还包括：使能电路，耦合到所述第二 电压源和所述电平移位器电路，并且所述使能电路被配置为响应于第二使 能信号和第三使能信号生成至少所述第一使能信号。

示例14是示例13所述的电路，其中，所述使能电路包括：第一反相 器，包括第一输入端子和第一输出端子，所述第一输入端子被配置为接收 所述第二使能信号，并且所述第一输出端子被配置为输出所述第三使能信 号，所述第三使能信号与所述第二使能信号成反相；和第二反相器，包括 第二输入端子和第二输出端子，所述第二输入端子耦合到所述第一输出端 子并且配置为接收所述第三使能信号，并且所述第二输出端子被配置为输 出所述第一使能信号，所述第一使能信号与所述第三使能信号成反相。

示例15是示例11所述的电路，其中，所述输出电路包括：第一p型 晶体管，具有被配置为接收所述第一信号的第一端子，并且所述第一p型 晶体管的第二端子耦合到所述第二电压源；第二p型晶体管，具有被配置 为接收所述第一信号的第一端子，并且所述第二p型晶体管的第二端子耦 合到所述第一p型晶体管的第三端子，并且所述第二p型晶体管的第三端 子耦合到至少第一输出节点；和第一n型晶体管，具有被配置为接收所述 第一信号的第一端子，并且所述第一n型晶体管的第二端子耦合到所述第 一输出节点和所述第二p型晶体管的第三端子；以及第二n型晶体管，具 有被配置为接收所述第一信号的第一端子，并且所述第二n型晶体管的第 二端子耦合到所述第一n型晶体管的第三端子，并且所述第二n型晶体管 的第三端子耦合到基准电压源节点，其中，所述第二p型晶体管的第三端 子和所述第一n型晶体管的第二端子被配置为在所述第一输出节点上输出 第一输出信号。

示例16是示例15所述的电路，其中，所述输出电路还包括：第三p 型晶体管，具有被配置为接收所述第一输出信号的第一端子，并且所述第 三p型晶体管的第二端子耦合到所述第二电压源；第四p型晶体管，具有 被配置为接收所述第一输出信号的第一端子，所述第四p型晶体管的第二 端子耦合到所述第三p型晶体管的第三端子，并且所述第四p型晶体管的 第三端子耦合到至少第二输出节点；和第三n型晶体管，具有被配置为接 收所述第一输出信号的第一端子，所述第三n型晶体管的第二端子耦合到 所述第二输出节点和所述第四p型晶体管的第三端子；以及第四n型晶体 管，具有被配置为接收所述第一输出信号的第一端子，所述第四n型晶体 管的第二端子耦合到所述第三n型晶体管的第三端子，并且所述第四n型 晶体管的第三端子耦合到所述基准电压源节点；其中，所述第三p型晶体 管的第一端子、所述第四p型晶体管的第一端子、所述第三n型晶体管的 第一端子和所述第四n型晶体管的第一端子中的每一者耦合到所述第一输 出节点、所述第二p型晶体管的第三端子和所述第一n型晶体管的第二端 子，并且所述第四p型晶体管的第三端子和所述第三n型晶体管的第二端 子被配置为在所述第二输出节点上输出所述输出信号。

示例17是示例16所述的电路，其中，所述输出电路还包括：第五p 型晶体管，具有被配置为接收所述第一使能信号的第一端子，所述第五p 型晶体管的第二端子耦合到所述第一p型晶体管的第一端子、所述第二p 型晶体管的第一端子、所述第一n型晶体管的第一端子和所述第二n型晶 体管的第一端子中的每一者，并且所述第五p型晶体管的第三端子耦合到 所述第二电压源。

示例18是示例11所述的电路，其中，所述输入电路包括：第一反相 器，包括第一输入端子和第一输出端子，所述第一输入端子被配置为接收 所述第一输入信号，并且所述第一输出端子被配置为输出所述第二输入信 号，所述第二输入信号与所述第一输入信号成反相；和第二反相器，包括 第二输入端子和第二输出端子，所述第二输入端子耦合到所述第一输出端 子并且被配置为接收所述第二输入信号，并且所述第二输出端子被配置为 输出所述第三输入信号，所述第三输入信号与所述第二输入信号成反相。

示例19是一种操作电路的方法，所述方法包括：响应于第一使能信 号启用电平移位器电路，其中，启用所述电平移位器电路包括：响应于至 少所述第一使能信号，在至少所述电平移位器电路中的第一路径或第二路 径中启用第一电路，从而将所述第一路径或所述第二路径电耦合到第一电 压源或第一基准电源；和响应于至少第一输入信号生成第一信号，所述第 一输入信号具有第一电压摆幅，并且所述第一信号具有不同于所述第一电压摆幅的第二电压摆幅；响应于所述第一使能信号禁用第二电路，所述第 二电路耦合到所述电平移位器电路的第一输出节点；以及由输出电路响应 于至少所述第一使能信号或所述第一信号生成输出信号。

示例20是示例19所述的方法，还包括：响应于所述第一使能信号禁 用所述电平移位器电路，其中，禁用所述电平移位器电路包括：响应于至 少所述第一使能信号，禁用至少所述电平移位器电路中的所述第一路径或 所述第二路径中的第一电路，从而将所述第一路径或所述第二路径与所述 第一电压源或所述第一参考电源电去耦；响应于所述第一使能信号启用所 述第二电路；以及响应于启用所述第二电路设置所述第一信号。

Claims (10)

1.一种集成电路，包括：

输入电路，耦合到第一电压源，并且所述输入电路被配置为接收第一输入信号，并且生成至少第二输入信号或第三输入信号；

电平移位器电路，耦合到至少所述输入电路和不同于所述第一电压源的第二电压源，并且所述电平移位器电路被配置为接收至少第一使能信号、所述第二输入信号或所述第三输入信号，并且响应于至少所述第一使能信号、所述第二输入信号或所述第三输入信号生成至少第一信号，所述电平移位器电路包括：

头部电路，耦合到所述电平移位器电路的第一节点，所述头部电路被配置为接收所述第一使能信号，所述头部电路被配置为响应于所述第一使能信号启用或禁用所述电平移位器电路；以及

输出电路，耦合到至少所述电平移位器电路和所述第二电压源，并且所述输出电路被配置为接收所述第一信号，并且生成至少输出信号。

2.根据权利要求1所述的电路，还包括：

使能电路，耦合到所述第二电压源和所述电平移位器电路，并且所述使能电路被配置为响应于接收第二使能信号生成至少所述第一使能信号。

3.根据权利要求2所述的电路，其中，所述使能电路包括：

第一反相器，包括输入端子和输出端子，所述输入端子被配置为接收所述第二使能信号，并且所述输出端子被配置为输出所述第一使能信号，所述第一使能信号与所述第二使能信号成反相。

4.根据权利要求2所述的电路，其中，

所述输入电路具有第一阈值电压；

所述使能电路具有不同于所述第一阈值电压的第二阈值电压；

所述电平移位器电路的第一部分具有所述第二阈值电压，并且所述电平移位器电路的第一部分包括所述头部电路；

所述电平移位器电路的第二部分具有不同于所述第一阈值电压和所述第二阈值电压的第三阈值电压；并且

所述输出电路具有所述第二阈值电压。

5.根据权利要求1所述的电路，其中，所述电平移位器电路还包括：

第一路径，耦合在所述第一节点和具有参考电源电压的基准电压源节点之间；和

第二路径，与所述第一路径平行，所述第二路径耦合在所述第一节点和所述基准电压源节点之间。

6.根据权利要求5所述的电路，其中，所述第一路径包括：

第一p型晶体管，具有被配置为接收所述第一信号的第一端子，并且所述第一p型晶体管的第二端子耦合到所述第一节点和所述头部电路；

第二p型晶体管，具有被配置为接收所述第二输入信号的第一端子，并且所述第二p型晶体管的第二端子耦合到所述第一p型晶体管的第三端子，并且所述第二p型晶体管的第三端子耦合到至少第二节点；以及

第一n型晶体管，具有被配置为接收所述第二输入信号的第一端子，并且所述第一n型晶体管的第二端子耦合到所述第二节点和所述第二p型晶体管的第三端子，并且所述第一n型晶体管的第三端子耦合到所述基准电压源节点。

7.根据权利要求6所述的电路，其中，所述第二路径包括：

第三p型晶体管，具有被配置为接收与所述第一信号成反相的第二信号的第一端子，并且所述第三p型晶体管的第二端子耦合到所述第一p型晶体管的第一节点、所述头部电路和所述第二端子；

第四p型晶体管，具有被配置为接收所述第三输入信号的第一端子，所述第四p型晶体管的第二端子耦合到所述第三p型晶体管的第三端子，并且所述第四p型晶体管的第三端子耦合到至少第三节点；以及

第二n型晶体管，具有被配置为接收所述第三输入信号的第一端子，所述第二n型晶体管的第二端子耦合到所述第三节点和所述第四p型晶体管的第三端子，并且所述第二n型晶体管的第三端子耦合到所述基准电压源节点。

8.根据权利要求1所述的电路，其中，所述头部电路包括：

第一p型晶体管，具有被配置为接收所述第一使能信号的第一端子，所述第一p型晶体管的第二端子耦合到具有第一电源电压的所述第二电压源，并且所述第一p型晶体管的第三端子耦合到所述第一节点。

9.一种集成电路，包括：

输入电路，耦合到第一电压源，并且所述输入电路被配置为接收具有第一电压摆幅的第一输入信号，并且生成至少第二输入信号或第三输入信号；

电平移位器电路，耦合到至少所述输入电路和不同于所述第一电压源的第二电压源，并且所述电平移位器电路被配置为响应于至少第一使能信号、所述第二输入信号或所述第三输入信号生成至少第一信号，所述第一信号具有与所述第一电压摆幅不同的第二电压摆幅，所述电平移位器电路包括：

第一电路，耦合在所述第二电压源和所述电平移位器电路的第一节点之间，并且所述第一电路具有第一阈值电压；和

脚部电路，耦合到所述电平移位器电路的第一节点，所述脚部电路被配置为响应于所述第一使能信号启用或禁用所述电平移位器电路，所述脚部电路具有不同于所述第一阈值电压的第二阈值电压；以及

输出电路，耦合到至少所述电平移位器电路和所述第二电压源，并且所述输出电路被配置为响应于所述第一信号生成至少输出信号。

10.一种操作电路的方法，所述方法包括：

响应于第一使能信号启用电平移位器电路，其中，启用所述电平移位器电路包括：

响应于至少所述第一使能信号，在至少所述电平移位器电路中的第一路径或第二路径中启用第一电路，从而将所述第一路径或所述第二路径电耦合到第一电压源或第一基准电源；和

响应于至少第一输入信号生成第一信号，所述第一输入信号具有第一电压摆幅，并且所述第一信号具有不同于所述第一电压摆幅的第二电压摆幅；

响应于所述第一使能信号禁用第二电路，所述第二电路耦合到所述电平移位器电路的第一输出节点；以及

由输出电路响应于至少所述第一使能信号或所述第一信号生成输出信号。