JP2022088997A - 半導体集積回路 - Google Patents

Abstract

【課題】トレラント機能を維持しつつ高速伝送を可能にすることができる。【解決手段】 実施形態の半導体集積回路は、ゲートに第１の電圧の電圧範囲に対応した信号レベルの入力信号が与えられ基準電位点と中間ノードとの間の導通非導通を制御する第１のＭＯＳトランジスタと、中間ノードを介して第１のＭＯＳトランジスタに接続されて第１のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、第１のＭＯＳトランジスタの耐圧以下の電圧を中間ノードに印加する第２のＭＯＳトランジスタと、第１の電圧よりも高い第２の電圧が供給され、第１のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのオフ時に中間ノードを固定電圧とするスイッチ回路とを具備する。【選択図】図１

Description

本発明の実施形態は、半導体集積回路に関する。

従来、異なる電源電圧を用いる電気回路への信号伝送に際して、レベルシフト回路が採用されることがある。この種のレベルシフト回路においては、搭載される素子の耐圧を考慮したトレラント機能を有するものがある。トレラント機能は、回路中の各素子に耐圧を超えた電圧が印加されないようにする機能であり、この機能を実現するために、例えばスタック構成のＭＯＳトランジスタによるトレラント構造の回路が採用されことがある。

しかしながら、ＭＯＳトランジスタをスタック構成とすることから、出力ノードの状態遷移に遅延が生じる。また、出力のデューティー比も５０％にならないことがある。

このため、トレラント構造を採用するレベルシフト回路においては、高速伝送をしにくいという問題がある。

米国特許出願公開第２０１５／０２６３７３１号明細書

本発明の実施形態は、トレラント機能を維持しつつ高速伝送を可能にすることができる半導体集積回路を提供することを目的とする。

実施形態の半導体集積回路は、ゲートに第１の電圧の電圧範囲に対応した信号レベルの入力信号が与えられ基準電位点と中間ノードとの間の導通非導通を制御する第１のＭＯＳトランジスタと、前記中間ノードを介して前記第１のＭＯＳトランジスタに接続されて前記第１のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、前記第１のＭＯＳトランジスタの耐圧以下の電圧を前記中間ノードに印加する第２のＭＯＳトランジスタと、前記第１の電圧よりも高い第２の電圧が供給され、前記第１のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、前記第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのオフ時に前記中間ノードを固定電圧とするスイッチ回路とを具備する。

本発明の第１の実施の形態に係る半導体集積回路を示す回路図。 図１の半導体集積回路を含むメモリシステムを示すブロック図。 本実施の形態における半導体集積回路の比較例を示す回路図。 本実施の形態における半導体集積回路の比較例を示す回路図。 課題を説明するためのタイミングチャート。 課題を説明するためのタイミングチャート。 実施の形態の動作を説明するためのタイミングチャート。 本発明の第２の実施の形態を示す回路図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体集積回路を示す回路図である。また、図２は図１の半導体集積回路を含むメモリシステムを示すブロック図である。

本実施の形態における半導体集積回路は、スタック構成したＭＯＳトランジスタによるトレラント機能を備えると共に、スタック構成したＭＯＳトランジスタの端子に接続される後述する中間ノードの電位をスイッチ回路を用いて固定することにより出力ノードの遅延時間を安定させてデューティー比を改善できるレベルシフト回路を構成する。また、本実施の形態における半導体集積回路は、差動出力を合成することでデューティー比を更に改善できるレベルシフト回路を構成する。デューティー比の改善によって、本実施の形態における半導体集積回路は、信号の高速伝送が可能となる。

図２のメモリシステムにおいて、ホスト１とメモリコントローラ２とは、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。なお、ホスト１及びメモリコントローラ２には、これらの各種インタフェースを採用したインタフェース回路が内蔵されている。

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤインタフェース（Ｉ／Ｆ）回路３を介して接続される。ＮＡＮＤＩ／Ｆ回路３は、例えば、トグル・ダブルデータレート（ToggleDDR）等の高速データ転送モードやオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）等の各種インタフェースを採用しており、メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４との間でデータの転送を行う。

ホスト１は、メモリコントローラ２に対して、書き込みや読み出しのリクエストを発生する。メモリコントローラ２は、ホストからのリクエストに従ってＮＡＮＤ型フラッシュメモリ４へのデータの書き込み及びＮＡＮＤ型フラッシュメモリ４からのデータの読み出しを制御する。

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤＩ／Ｆ回路３を介して、例えば、データを含む各信号の送受信を行うための信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号ＷＰ等の各種信号の伝送を行う。

ＮＡＮＤＩ／Ｆ回路３は、レベルシフト回路３ａ及び出力バッファ３ｂを有している。レベルシフト回路３ａは、メモリコントローラ２から供給されＮＡＮＤＩ／Ｆ回路３の内部で処理されたデータの電圧レベルを高い電圧にシフトした後、出力バッファ３ｂを介してメモリコントローラ２に出力する。また、レベルシフト回路３ａは、ＮＡＮＤ型フラッシュメモリ４から供給されＮＡＮＤＩ／Ｆ回路３の内部で処理されたデータの電圧レベルを高い電圧にシフトした後、出力バッファ回路３ｂを介してメモリコントローラ２に出力する。

なお、本実施の形態におけるレベルシフト回路３ａと同一構成のレベルシフト回路が、ＮＡＮＤＩ／Ｆ回路３だけでなく、ホスト１，メモリコントローラ２，ＮＡＮＤ型フラッシュメモリ４に内蔵されていてもよい。また、ＮＡＮＤＩ／Ｆ回路３を省略し、メモリコントローラ２及びＮＡＮＤ型フラッシュメモリ４に、ＮＡＮＤＩ／Ｆ回路３と同様の機能を有するインタフェース回路を内蔵してもよい。

本実施の形態は、不揮発性の半導体記憶装置であるＮＡＮＤフラッシュメモリとメモリコントローラとの間のインタフェース回路（ＮＡＮＤインタフェース回路）に適用する例を説明するが、各種インタフェース回路に適用可能である。

（課題）
次に、図３から図６を参照して、トレラント構造のレベルシフト回路では高速化が困難である問題について説明する。図３及び図４は本実施の形態における半導体集積回路の比較例を示す回路図である。図３はトレラント構造を有していないレベルシフト回路を示し、図４はトレラント構造を有しているレベルシフト回路を示している。なお、図１、図３及び図４において、同一の構成要素には同一符号を付し、同一構成については重複する説明を省略するものとする。

図３のレベルシフト回路は、入力バッファ１０及びレベルシフタ４０により構成される。入力バッファ１０は、入力された差動入力信号Ｉａ，Ｉｂから差動出力（信号Ｏａ，Ｏｂ）を発生する２つのインバータＩＮＶ１，ＩＮＶ２を有する。インバータＩＮＶ１は、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２により構成されており、インバータＩＮＶ２は、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４により構成されている。入力信号Ｉａは、トランジスタＭ１，Ｍ２のゲートに供給され、入力信号Ｉｂは、トランジスタＭ３，Ｍ４のゲートに供給される。

トランジスタＭ１は、ソースに電源ラインから電源電圧ＶＤＤＡが印加され、ドレインはトランジスタＭ２のドレインに接続される。トランジスタＭ２のソースは基準電位点に接続される。トランジスタＭ３は、ソースに電源ラインから電源電圧ＶＤＤＡが印加され、ドレインはトランジスタＭ４のドレインに接続される。トランジスタＭ４のソースは基準電位点に接続される。

入力信号ＩａはインバータＩＮＶ１によって反転され、トランジスタＭ１のドレインとトランジスタＭ２のドレインとの接続点（以下、Ａノードという）には、反転信号である信号Ｏａが現れる。また、入力信号Ｉａの反転信号である入力信号Ｉｂは、インバータＩＮＶ２によって反転される。トランジスタＭ３のドレインとトランジスタＭ４のドレインとの接続点（以下、Ｂノードという）には、信号Ｏａの反転信号である信号Ｏｂが現れる。

入力バッファ１０は、比較的低い電源電圧ＶＤＤＡで動作するように構成されており、トランジスタＭ１～Ｍ４は、例えば耐圧が比較的低い薄膜トランジスタにより構成された回路（以下、ＬＶＭＯＳという）により構成される。

レベルシフタ４０は、差動入力、シングル出力である。レベルシフタ４０は、入力バッファ１０からの信号Ｏａ，Ｏｂが差動入力として入力され、出力端子ＯＵＴ（以下、ＯＵＴノードともいう）から出力信号Ｏを出力する。レベルシフタ４０は、ＰＭＯＳトランジスタＭ６，Ｍ９により構成されるクロスカップル回路と、ＮＭＯＳトランジスタＭ２９，Ｍ３０とを有する。トランジスタＭ２９，Ｍ３０は、信号Ｏａ，Ｏｂをクロスカップル回路に伝達する伝達回路を構成する。

トランジスタＭ６は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ドレインはトランジスタＭ９のゲートに接続される。トランジスタＭ９は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ドレインはトランジスタＭ６のゲートに接続される。トランジスタＭ６，Ｍ９の各ドレインは、それぞれトランジスタＭ２９，Ｍ３０のドレインに接続される。トランジスタＭ２９は、ソースが基準電位点に接続され、ゲートには信号Ｏｂが供給される。トランジスタＭ３０は、ソースが基準電位点に接続され、ゲートには信号Ｏａが供給される。

Ｂノードがハイレベル（以下、Ｈレベル）でＡノードがローレベル（以下、Ｌレベル）の場合には、トランジスタＭ２９がオン、トランジスタＭ３０がオフとなる。この場合には、トランジスタＭ６のドレインとトランジスタＭ２９のドレインとの接続点（以下、Ｃノードという）はＬレベルとなり、トランジスタＭ９がオンとなって、トランジスタＭ９のドレインとトランジスタＭ３０のドレインとの接続点（出力端子ＯＵＴ）はＨレベルとなる。トランジスタＭ６，Ｍ９によるクロスカップル回路により、トランジスタＭ６はオフとなってＣノードのＬレベル、出力端子ＯＵＴのＨレベルは維持される。

逆に、ＡノードがＨレベルでＢノードがＬレベルの場合には、トランジスタＭ２９がオフ、トランジスタＭ３０がオンとなる。この場合には、出力端子ＯＵＴはＬレベルとなる。トランジスタＭ６，Ｍ９によるクロスカップル回路により、ＣノードはＨレベルになりトランジスタＭ９はオフとなって、出力端子ＯＵＴはＬレベルに維持される。

レベルシフタ４０は、比較的高い電源電圧ＶＤＤＢで動作するように構成される。トランジスタＭ６，Ｍ９，Ｍ２９，Ｍ３０は、例えば耐圧が比較的高い厚膜トランジスタにより構成された回路（以下、ＨＶＭＯＳという）により構成される。

入力バッファ１０にＨレベルの入力信号Ｉａが入力されると、出力端子ＯＵＴからはＨレベルの信号が出力され、入力バッファ１０にＬレベルの入力信号Ｉａが入力されると、出力端子ＯＵＴからはＬレベルの信号が出力される。入力バッファ１０には電源電圧ＶＤＤＡが供給されており、レベルシフタ４０には電源電圧ＶＤＤＢが供給されている。この結果、０～ＶＤＤＡの範囲で変化するＡ，Ｂノードの信号Ｏａ，Ｏｂは、０～ＶＤＤＢの範囲で変化する出力信号Ｏにレベルシフトされて出力される。

ところで、レベルシフタ４０のトランジスタＭ２９，Ｍ３０は厚膜トランジスタであり、閾値電圧Ｖｔｈが比較的高い。これに対し、電源電圧ＶＤＤＡは、近年のＬＳＩ等における低消費電力化の影響により、より低い電圧に設定される。即ち、Ａ，Ｂノードの信号Ｏａ，Ｏｂのレベルはより低いレベルとなっている。この結果、信号Ｏａ，ＯｂのレベルがトランジスタＭ２９，Ｍ３０の閾値電圧Ｖｔｈを超えないことがあり、その場合は、レベルシフト回路が正常に動作しないという問題が起こる。

そこで、伝達回路を構成するトランジスタとして薄膜トランジスタを採用する図４の回路が採用されることがある。図４の回路は、図３のトランジスタＭ２９，Ｍ３０を閾値電圧が比較的低いＬＶＭＯＳに変更して、トランジスタＭ１９、Ｍ２０としている。従って、トランジスタＭ１９，Ｍ２０は、Ｂノード，Ａの変化によって確実にオン，オフすることができる。

しかしながら、厚膜トランジスタＭ２９，Ｍ３０を薄膜トランジスタＭ１９，Ｍ２０に変えただけでは、トランジスタＭ１９，Ｍ２０に比較的高い電圧ＶＤＤＢが印加されることになり、耐圧が比較的低いトランジスタＭ１９，Ｍ２０の特性が変動したり、壊れる懸念がある。。そこで、図４のレベルシフト回路においては、トランジスタＭ１９，Ｍ２０を保護する回路を採用したトレラント構造を有する。即ち、図４のレベルシフト回路は、伝達回路２１をＬＶＭＯＳにより構成すると共に、ＨＶＭＯＳにより構成したレベルシフタ３１に厚膜トランジスタＭ７，Ｍ１０による保護回路を設けたものである。

トランジスタＭ６のドレイン（Ｃノード）とトランジスタＭ１９のドレイン（以下、Ｇノードという）との間には、ＮＭＯＳトランジスタＭ７が設けられる。また、トランジスタＭ９のドレイン（出力端子ＯＵＴ）とトランジスタＭ２０のドレイン（以下、Ｈノードという）との間には、ＮＭＯＳトランジスタＭ１０が設けられる。トランジスタＭ７，Ｍ１０は、厚膜トランジスタである。なお、以下、Ｇノード及びＨノードを中間ノードとも言うものとする。

トランジスタＭ７のドレインはトランジスタＭ６のドレインに接続され、ソースはトランジスタＭ１９のドレインに接続され、ゲートには所定のバイアス電圧ＶＢＩＡＳが印加される。トランジスタＭ１０のドレインはトランジスタＭ９のドレインに接続され、ソースはトランジスタＭ２０のドレインに接続され、ゲートには所定のバイアス電圧ＶＢＩＡＳが印加される。トランジスタＭ７，トランジスタＭ１０は、トランジスタＭ１９及びＭ２０を保護するため、厚膜トランジスタで構成する。

トランジスタＭ７のオン時におけるドレイン・ソース間電圧Ｖｄｓは、バイアス電圧ＶＢＩＡＳに応じた値となる。従って、バイアス電圧ＶＢＩＡＳを適宜の電圧とすることにより、トランジスタＭ７のソース（Ｇノード）を所定の電圧以下の電圧にすることができる。また、同様に、トランジスタＭ１０のオン時におけるドレイン・ソース間電圧Ｖｄｓは、バイアス電圧ＶＢＩＡＳに応じた値となる。従って、バイアス電圧ＶＢＩＡＳを適宜の電圧とすることにより、トランジスタＭ１０のソース（Ｈノード）を所定の電圧以下の電圧にすることができる。バイアス電圧ＶＢＩＡＳは、Ｇノード及びＨノードがトランジスタＭ１９，Ｍ２０の耐圧を超えない電圧以下の電圧になるように、適宜の値に設定される。

このように図４のレベルシフト回路は、伝達回路２１を薄膜トランジスタＭ１９，Ｍ２０によって構成することにより、入力信号の変化をレベルシフタ３１に確実に伝達することを可能にすると共に、トランジスタＭ７，Ｍ１０による保護回路により、薄膜トランジスタＭ１９，Ｍ２０のドレイン・ソース間に耐圧以上の電圧が印加されることを防止する。

しかしながら、図４のレベルシフト回路は信号を高速に伝達できないという課題がある。図５及び図６はこの課題を説明するためのタイミングチャートである。図５及び図６は入力信号Ｉａ，Ｉｂ、Ａ，Ｂ，Ｃ，Ｇ，Ｈ，ＯＵＴノードに現れる信号を示している。

電源電圧ＶＤＤＡ，ＶＤＤＢの投入後において、入力信号ＩａがＬレベル（入力信号ＩｂがＨレベル）であり、信号ＯａはＨレベル、信号ＯｂはＬレベルであるものとする。この状態では、トランジスタＭ２０はオンであり、トランジスタＭ１９はオフである。

トランジスタＭ２０がオンであるので、ＨノードはＬレベル側の値となる。なお、図５及び図６では、Ｈノードは、バイアス電圧ＶＢＩＡＳの影響を受けてＬレベル側の電圧Ｖ１となっていることを示している。一方、トランジスタＭ１９はオフであるので、ＧノードはＨｉ－Ｚ（ハイインピーダンス）となる。なお、Ｈｉ－Ｚは、ノードの電位が不定であり、正負の様々な値を取り得ることを意味する。図５及び図６においては、Ｇ，ＨノードのＨｉ－Ｚ時においてＧ，ＨノードがＶＤＤＢ／２以下の電位になった例を示している。

トランジスタＭ２０がオンの場合にはＨノードはＬレベル側の電圧Ｖ１であるので、出力端子ＯＵＴはＬレベルである。従って、トランジスタＭ６はオンであり、ＣノードはＨレベルである。トランジスタＭ９はオフであり、出力端子ＯＵＴはＬレベルのままである。

次に、入力信号ＩａがＬレベルの状態から、入力信号ＩａがＨレベル（入力信号ＩｂがＬレベル）の状態に遷移するものとする。入力信号Ｉａ，Ｉｂは、それそれインバータＩＮＶ１，ＩＮＶ２により反転される。Ａ，Ｂノードには、それぞれ入力信号Ｉａ，Ｉｂの反転信号である信号Ｏａ，Ｏｂが現れる。即ち、Ａノードは、ＨレベルからＬレベルに遷移し、Ｂノードは、ＬレベルからＨレベルに遷移する。そうすると、トランジスタＭ１９はオフからオンに切換り、トランジスタＭ２０はオンからオフに切換る。

ＣノードとトランジスタＭ１９との間には、トランジスタＭ１９と共にスタックを構成するトランジスタＭ７が設けられる。また、出力端子ＯＵＴとトランジスタＭ２０との間には、トランジスタＭ２０と共にスタックを構成するトランジスタＭ１０が設けられる。従って、Ｃノード及び出力端子ＯＵＴのレベルは、トランジスタＭ１９，トランジスタＭ２０のオン，オフの切換りから所定の遅延時間後に遷移する。トランジスタＭ１９がオンになることにより、ＣノードはＬレベルに遷移する。これによりトランジスタＭ９はオンとなり、出力端子ＯＵＴをＨレベルに遷移させる。この結果、トランジスタＭ６はオフとなり、ＣノードのＬレベルが維持される。

次に、入力信号ＩａがＨレベルの状態から、入力信号ＩａがＬレベル（入力信号ＩｂがＨレベル）の状態に遷移するものとする。入力信号Ｉａ，Ｉｂは、それそれインバータＩＮＶ１，ＩＮＶ２により反転される。Ａノードは、ＬレベルからＨレベルに遷移し、Ｂノードは、ＨレベルからＬレベルに遷移する。そうすると、トランジスタＭ１９はオンからオフに切換り、トランジスタＭ２０はオフからオンに切換る。

トランジスタＭ１９，トランジスタＭ２０のオン，オフの切換りから所定の遅延時間後にＣ，ＯＵＴノードのレベルが遷移する。即ち、トランジスタＭ２０がオンになることにより、出力端子ＯＵＴはＬレベルに遷移する。これによりトランジスタＭ６はオンとなり、ＣノードをＨレベルに遷移させる。この結果、トランジスタＭ９はオフとなり、出力端子ＯＵＴのＬレベルが維持される。

以後、同様に入力信号Ｉａ，ＩｂがＨレベルとＬレベルとの間で遷移することによって、出力端子ＯＵＴのレベルも遷移する。この場合において、特にトランジスタＭ１９，Ｍ２０にそれぞれトランジスタＭ７，Ｍ１０をスタック構成としたことにより、Ｃ，ＯＵＴノードの遷移に比較的大きな遅延時間が生じる。この遅延時間が、Ｃ，ＯＵＴノードのいずれにも均等で、且つ、ＨレベルからＬレベルへの遷移（以下、立ち下がり遷移という）とＬレベルからＨレベルへの遷移（以下、立ち上がり遷移という）においても均等に生じるならば、特には問題は無い。しかし、Ｇ，ＨノードがＨｉ－Ｚになることと、立ち下がり遷移と立ち上がり遷移とで遅延時間が均等に生じないことによって、高速化が阻害されるという課題がある。

図５では、図４のレベルシフト回路の課題を明確にするために、各素子による信号の遅延のうち、高速化を阻害するＨｉ－Ｚによる遅延について図示し、他の遅延については図示を省略している。

図５の例では、電源投入後の入力信号Ｉａの最初の立ち上がり遷移時において、Ｇノードは、Ｂノードの立ち上がり遷移から遅延時間ΔＴ１後に、Ｈｉ－Ｚから電圧Ｖ１に遷移している。また、このとき、Ｈノードは、Ａノードの立ち下がり遷移から遅延時間ΔＴ１後に、電圧Ｖ１からＨｉ－Ｚに遷移している。上述したように、Ｇ，Ｈノードの遷移によって、Ｃ，ＯＵＴノードが遷移し、ＣノードはＬレベルとなり、出力端子ＯＵＴはＨレベルとなる。

この遅延時間ΔＴ１は、Ｈｉ－Ｚのレベルと電圧Ｖ１との電位差ΔＶ１に対応する時間である。Ｈｉ－Ｚのレベルは不定であるので、遅延時間ΔＴ１は入力信号Ｉａ，Ｉｂが変化する毎に変動する。この結果、パルス幅及びデューティー比が変動し、符号間干渉（ＩＳＩ（Intersymbol interference）が大きくなる。

なお、例えば、入力信号Ｉａ，Ｉｂがクロック信号の場合等において、クロック周期、電圧や温度等が一定である場合には、Ｈｉ－Ｚが所定の値に収束することがある。図５はこのような場合を示しており、Ｈｉ－Ｚは所定値に収束している。Ｈｉ－Ｚの収束後は特に問題はないが、初動時等においてＨｉ－Ｚが不定の状態ではデューティー比のばらつきが大きくなる。

例えば、Ｉ／Ｆにおいて、ＤＤＲ（Double Data Rate）方式が採用されることがある。ＤＤＲ方式では、クロックの立ち上がりと立ち下がりを利用してデータのサンプリングが行われる。従って、遅延時間ΔＴ１が一定でなくクロックのエッジタイミングが変動したり、デューティー比が５０％でない場合には、データを確実に取得するための有効なサンプリングタイミングの幅が狭くなる。この結果、セットアップタイム及びホールドタイムを長くする必要があるとともにクロック周期を短くすることが困難となり、高速化することができない。

図６は、図４のレベルシフト回路の課題を明確にするために、各素子による信号の遅延のうち、高速化を阻害する立ち上がり遷移と立ち下がり遷移との遅延について図示し、他の遅延については図示を省略している。

レベルシフト回路は、伝達回路を構成するトランジスタＭ１９，Ｍ２０のオン，オフが切換ることで、入力信号Ｉａ，Ｉｂに対応した出力信号Ｏを発生する。従って、トランジスタＭ１９，Ｍ２０は、薄膜トランジスタにより構成して比較的急峻にオンに遷移する性能を有するように構成される。このため、Ｃ，ＯＵＴノードは、立ち下がり遷移の速度が比較的高速であり、逆に、立ち上がり遷移の速度は立ち下がり遷移に比べて遅い。

この結果、図６に示すように、入力信号Ｉａ，Ｉｂがデューティー比５０％の信号であっても、Ｃ，ＯＵＴノードに現れる信号は、Ｌレベル期間がＨレベル期間に比べて長くなる。即ち、出力信号Ｏは、デューティー比が５０％にはならない。

このように、伝達回路を構成するトランジスタＭ１９，Ｍ２０を薄膜化してオンに遷移する性能を向上させるとともに、トレラント構造のためにトランジスタＭ１９，Ｍ２０にそれぞれ保護回路を構成するトランジスタＭ７，Ｍ１０をスタック構成としたことから、出力信号の周期が一定でなくデューティー比も５０％にならず、信号の高速伝送が困難であるという課題がある。

（構成）
そこで、本実施の形態においては、中間ノード（Ｇ，Ｈノード）を一定値にする回路を付加する。これにより、安定した周期でデューティー比が略５０％の出力信号Ｏを得ることを可能にしている。また、ＣノードとＤノード（図４の比較例におけるＯＵＴノード）に現れる信号を利用して出力信号Ｏを生成する。これにより、確実にデューティー比が５０％の出力信号Ｏを得ることを可能にしている。

図１のレベルシフト回路は、図４のレベルシフト回路にトランジスタＭ５，Ｍ８，Ｍ１１～Ｍ１８，Ｍ２１，Ｍ２２が追加されて構成されている。伝達回路２０はＬＶＭＯＳにより構成されている。伝達回路２０は、スイッチ回路として機能するトランジスタＭ２１，Ｍ２２を付加した点が図４の伝達回路２１と異なる。

薄膜トランジスタであるＰＭＯＳトランジスタＭ２１のドレインは、トランジスタＭ１９のドレインとトランジスタＭ７のドレインとの接続点である中間ノード（Ｇノード）に接続される。トランジスタＭ２１は、ゲートにＢノードから信号Ｏｂが供給され、ソースには電源ラインから電源電圧ＶＤＤＡが供給される。これにより、トランジスタＭ２１は、トランジスタＭ１９のオン時にオフになり、トランジスタＭ１９のオフ時にオンになる。トランジスタＭ２１がオンになると、ＧノードにはトランジスタＭ２１を介して電源電圧ＶＤＤＡが供給されて、Ｇノードは電圧ＶＤＤＡとなる。なお、トランジスタＭ１９のオン時には、トランジスタＭ２１はオフであるので、ＧノードはＬレベル側の電圧Ｖ１となる。

また、薄膜トランジスタであるＰＭＯＳトランジスタＭ２２のドレインは、トランジスタＭ２０のドレインとトランジスタＭ１０のドレインとの接続点である中間ノード（Ｈノード）に接続される。トランジスタＭ２２は、ゲートにＡノードから信号Ｏａが供給され、ソースには電源ラインから電源電圧ＶＤＤＡが供給される。これにより、トランジスタＭ２２は、トランジスタＭ２０のオン時にオフになり、トランジスタＭ２０のオフ時にオンになる。トランジスタＭ２２がオンになると、ＨノードにはトランジスタＭ２２を介して電源電圧ＶＤＤＡが供給され、Ｈノードは電圧ＶＤＤＡとなる。なお、トランジスタＭ２０のオン時には、トランジスタＭ２２はオフであるので、ＨノードはＬレベル側の電圧Ｖ１となる。

このように、本実施の形態においては、中間ノードは、固定電圧ＶＤＤＡと電圧Ｖ１との間で遷移することになり、入力信号Ｉａ，Ｉｂの変化に拘わらず、中間ノードの遷移に要する遅延時間は常に一定である。従って、Ｃノード及びＤノードにおいては、電源投入直後、初動時から、入力信号Ｉａ，Ｉｂに同期した信号を得ることができる。入力信号Ｉａ，Ｉｂのデューティー比が５０％の場合には、Ｃノード，Ｄノードに現れる信号のデューティー比も５０％になる。

なお、図１の例では、トランジスタＭ２１，Ｍ２２のゲートには電源電圧ＶＤＤＡを印加する例を示したが、トランジスタＭ１９，Ｍ２０の耐圧以下の適宜の電圧、例えばＶＤＤＡ以下の電圧を印加するようになっていてもよい。

レベルシフタ３０は、厚膜トランジスタにより構成される。レベルシフタ３０において、トランジスタＭ６のドレイン（Ｃノード）は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２のゲートにも接続される。トランジスタＭ１１，Ｍ１２は、インバータを構成する。即ち、トランジスタＭ１１は、ソースに電源ラインから電源電圧ＶＤＤＢが印加され、ドレインはトランジスタＭ１２のドレインに接続される。トランジスタＭ１２のソースは基準電位点に接続される。トランジスタＭ１１のドレインとトランジスタＭ１２のドレインとの接続点（以下、Ｅノードという）には、Ｃノードに現れる信号の反転信号が現れる。

本実施の形態においては、立ち上がり遷移に要する時間と立ち下がり遷移に要する時間の差に拘わらずデューティー比を確実に５０％にするために、Ｅノードに現れる信号とＤノードに現れる信号とを合成する。この合成のために、トランジスタＭ１３，Ｍ１４が採用される。トランジスタＭ１３は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ゲートにＥノードに現れる信号が入力され、ドレインがトランジスタＭ１４のドレインに接続される。トランジスタＭ１４のソースは基準電位点に接続され、ゲートには、Ｄノードに現れる信号が入力される。

トランジスタＭ１３は、Ｅノードに現れる信号がＬレベルになることにより、トランジスタＭ１３のドレインとＭ１４のドレインとの接続点（以下、Ｆノードという）をＨレベルに遷移させる。一方、トランジスタＭ１４は、Ｄノードに現れる信号がＨレベルになることにより、ＦノードをＬレベルに遷移させる。Ｅノードに現れる信号は、Ｃノードに現れる信号の反転信号である。従って、Ｆノードには、ＣノードがＨレベルになるとＨレベルに遷移し、ＤノードがＨレベルになるとＬレベルに遷移する信号が現れることになる。

トランジスタＭ１９がオフとなってＣノードの立ち上がり遷移に要する遅延時間とトランジスタＭ２０がオフとなってＤノードの立ち上がり遷移に要する遅延時間とは、同一であると考えられる。従って、Ｆノードに現れる信号が、トランジスタＭ１９のオフによりＨレベルに遷移するまでの遅延時間とトランジスタＭ２０のオフによりＬレベルに遷移するまでの遅延時間とは同一である。従って、トランジスタＭ１９，Ｍ２０が、デューティー比５０％の入力信号Ｉａ，Ｉｂに基づいてオン，オフする場合には、Ｆノードに現れる信号は、立ち上がりから立ち下がりまでの期間と立ち下がりから立ち上がりまでの期間が同一の期間となり、デューティー比が５０％の信号になる。

おな、トランジスタＭ１３，Ｍ１４は、温度、プロセス、電圧ばらつきにより同時にオフとなる期間が存在する場合がある。従って、Ｆノードの出力をそのまま出力信号Ｏとして用いると、トランジスタＭ１３，Ｍ１４が同時にオフとなる期間にはＦノードが不定となって、貫通電流が流れる場合がある。そこで、本実施の形態においては、Ｆノードにラッチ回路を接続する。

図１の例では、トランジスタＭ１５，Ｍ１６によるインバータとトランジスタＭ１７，Ｍ１８によるインバータによりラッチ回路が構成される。ＰＭＯＳトランジスタＭ１５は、ソースに電源ラインから電源電圧ＶＤＤＢが印加され、ゲートにＦノードの信号が供給され、ドレインはＮＭＯＳトランジスタＭ１６のドレインに接続される。トランジスタＭ１６は、ソースが基準電位点に接続され、ゲートにＦノードの信号が供給される。トランジスタＭ１５のドレインとトランジスタＭ１６のドレインとの接続点（出力端子ＯＵＴ）には、Ｆノードの信号の反転信号が現れる。この信号が出力信号Ｏとなる。

トランジスタＭ１５のドレインとトランジスタＭ１６のドレインとの接続点は、出力端子ＯＵＴ及びトランジスタＭ１７，Ｍ１８のゲートに接続されており、トランジスタＭ１７，Ｍ１８のゲートには、Ｆノードの信号の反転信号が供給される。ＰＭＯＳトランジスタＭ１７は、ソースに電源ラインから電源電圧ＶＤＤＢが印加され、ドレインはＮＭＯＳトランジスタＭ１８のドレインに接続される。トランジスタＭ１８は、ソースが基準電位点に接続される。トランジスタＭ１７のドレインとトランジスタＭ１８のドレインとの接続点には、出力信号Ｏの反転信号が現れる。トランジスタＭ１７のドレインとトランジスタＭ１８のドレインとの接続点はＦノードに接続されており、Ｆノードには出力信号Ｏの反転信号が与えられる。トランジスタＭ１５～Ｍ１８によるラッチ回路によって、Ｆノードの信号は反転されて出力信号Ｏとして出力端子ＯＵＴから出力される。

なお、立ち上がりの遅延時間ΔＴ２が大き過ぎる場合には、Ｄノードに現れる信号のパルス幅が狭くなりすぎて消滅してしまうことがある。そこで、本実施の形態においては、立ち上がり遷移の遅延時間を抑制するために、トランジスタＭ５，Ｍ８が設けられている。ＰＭＯＳトランジスタＭ５は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ゲートに信号Ｏｂが印加され、ドレインはトランジスタＭ６のソースに接続される。ＰＭＯＳトランジスタＭ８は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ゲートに信号Ｏａが印加され、ドレインはトランジスタＭ９のソースに接続される。

トランジスタＭ５は、信号ＯｂがＬレベルになるとオンとなり、トランジスタＭ８は、信号ＯａがＬレベルになるとオンとなる。トランジスタＭ５がオンすることによって、ＣノードがＬレベルからＨレベルに遷移する時間を短縮することができる。また、トランジスタＭ８がオンすることによって、ＤノードがＬレベルからＨレベルに遷移する時間を短縮することができる。これにより、Ｃ，Ｄノードにおいて、Ｈレベル期間の幅が狭くなりすぎることを防止することができる。

（動作）
次に、このように構成された実施の形態の動作について図７を参照して説明する。図７は実施の形態の動作を説明するためのタイミングチャートである。図７は入力信号Ｉａ，Ｉｂ、Ａ，Ｂ，Ｃ，Ｇ，Ｈ，ＯＵＴノードに現れる信号を示している。なお、説明を簡略化するために、入力信号Ｉａ，Ｉｂは、周期信号の例を示しているが、入力信号Ｉａ，Ｉｂとしては種々の信号を採用することができる。

電源電圧ＶＤＤＡ，ＶＤＤＢの投入後において、入力信号ＩａがＬレベル（入力信号ＩｂがＨレベル）であり、信号ＯａはＨレベル、信号ＯｂはＬレベルであるものとする。この状態では、トランジスタＭ２０はオンであり、トランジスタＭ１９はオフである。トランジスタＭ２０がオンであるので、ＨノードはＬレベル側の電圧Ｖ１となっている。

トランジスタＭ２０がオンの場合にはＨノードはＬレベル側の電圧Ｖ１であるので、ＤノードはＬレベルである。従って、トランジスタＭ６はオンであり、トランジスタＭ５もオンであるので、ＣノードはＨレベルである。トランジスタＭ９はオフであり、ＤノードはＬレベルのままである。

本実施の形態においては、トランジスタＭ１９がオフの場合には、トランジスタＭ２１はオンとなる。このため、この場合には、Ｇノードは、固定の電圧ＶＤＤＡとなる。

次に、入力信号ＩａがＬレベルの状態から、入力信号ＩａがＨレベル（入力信号ＩｂがＬレベル）の状態に遷移するものとする。入力信号Ｉａ，Ｉｂは、それそれインバータＩＮＶ１，ＩＮＶ２により反転される。Ａ，Ｂノードには、それぞれ入力信号Ｉａ，Ｉｂの反転信号である信号Ｏａ，Ｏｂが現れる。即ち、Ａノードは、ＨレベルからＬレベルに遷移し、Ｂノードは、ＬレベルからＨレベルに遷移する。そうすると、トランジスタＭ１９はオフからオンに切換り、トランジスタＭ２０はオンからオフに切換る。

また、トランジスタＭ２１はオンからオフに切換り、トランジスタＭ２２はオフからオンに切換る。従って、Ｇノードは、固定の電圧ＶＤＤＡから固定の電圧Ｖ１に変化する。また、Ｈノードは、固定の電圧Ｖ１から固定の電圧ＶＤＤＡに変化する。以後、Ｇ，Ｈノードは、入力信号Ｉａ，Ｉｂが反転する毎に、電圧Ｖ１から電圧ＶＤＤＡに、又は電圧ＶＤＤＡから電圧Ｖ１に変化する。従って、入力信号Ｉａ，Ｉｂが反転した後、Ｃ，Ｄノードが反転するまでの遅延時間は、常に一定である。従って、トランジスタＭ１９，Ｍ２０に保護回路を構成するトランジスタＭ７，Ｍ１０をスタック構成とした場合でも、トランジスタＭ７，Ｍ１０の影響によって出力信号Ｏのデューティー比が変動することはない。

これにより、本実施の形態によるレベルシフト回路は、高速伝送が可能となる。しかしながら、図１のレベルシフト回路においても、立ち下がり遷移時の遅延時間と立ち上がり遷移時の遅延時間とは異なり、デューティー比が多少影響を受けるものと考えられる。

図７はこの影響による遅延時間を示している。図７に示すように、トランジスタＭ１９のオンによるＣノードの立ち下がり遷移及びトランジスタＭ２０のオンによるＤノードの立ち下がり遷移の遅延時間は比較的短い。これに対し、トランジスタＭ１９のオフによるＣノードの立ち上がり遷移及びトランジスタＭ２０のオフによるＤノードの立ち上がり遷移は比較的長い。図７ではこれらの遅延時間の差がΔＴ２であることを示している。この結果、図７に示すように、Ｃ，ＤノードのＬレベル期間は、Ｈレベル期間よりも２ΔＴ２だけ長い。

つまり、Ｄノードの立ち上がりは、Ｃノードの立ち下がりよりもΔＴ２だけ遅延しており、Ｃノードの立ち上がりは、Ｄノードの立ち下がりよりもΔＴ２だけ遅延している。従って、Ｄノードの立ち上がりからＣノードの立ち上がりまでの期間と、Ｃノードの立ち上がりからＤノードの立ち上がりまでの期間とは同一となり、入力信号Ｉａ，Ｉｂの周期の１／２の期間となる。

トランジスタＭ１１，Ｍ１２によるインバータは、Ｃノードの信号を反転させる。これにより、Ｅノードには、Ｃノードの信号の反転信号が現れる。従って、Ｄノードの立ち上がりからＥノードの立ち下がりまでの期間と、Ｅノードの立ち下がりからＤノードの立ち上がりまでの期間とは同一となり、入力信号Ｉａ，Ｉｂの周期の１／２の期間となる。

トランジスタＭ１３は、Ｅノードの立ち下がりでオンとなって、ＦノードをＨレベルにする。また、トランジスタＭ１４は、Ｄノードの立ち上がりでオンとなってＦノードをＬレベルにする。この結果、図７に示すように、Ｆノードには、入力信号Ｉａ，Ｉｂと同じ周期でデューティー比が５０％の信号が現れる。

Ｆノードの信号は、トランジスタＭ１５，Ｍ１６によるインバータによって反転される。Ｆノードの信号の反転信号は、トランジスタＭ１７，Ｍ１８によるインバータによって反転されてＦノードに与えられる。トランジスタＭ１５，Ｍ１８によって構成されたラッチ回路によって、Ｆノードの信号は反転された後、出力信号Ｏとして出力端子ＯＵＴから出力される。なお、出力信号Ｏは、０ＶからＶＤＤＢまで変化する信号である。

図７に示すように、出力信号Ｏは、入力信号Ｉａ，Ｉｂと同一周期でデューティー比が５０％の信号である。

このように本実施の形態においては、スタック構成のＭＯＳトランジスタによりトレラント機能を備えた場合でも、中間ノードの電位をスイッチ回路を用いて固定することにより出力ノードの遅延時間を安定させてデューティー比を改善したレベルシフト回路を得る。また、本実施の形態においては、差動出力を合成することでデューティー比を更に改善したレベルシフト回路を得ている。デューティー比の改善によって、本実施の形態における半導体集積回路は、信号の高速伝送を可能にする。

（第２の実施の形態）
図８は本発明の第２の実施の形態を示す回路図である。図８において図１と同一の構成要素には同一符号を付して説明を省略する。

図４の比較例においては、Ｇ，Ｈノードに、トランジスタＭ１９，Ｍ２０の耐圧以上の電圧が印加されないように、バイアス電圧ＶＢＩＡＳが設定された。本実施の形態においては、このバイアス電圧ＶＢＩＡＳの設定を、Ｇ，Ｈノードの電圧が所望の電圧となるように自動化することを可能にしたものである。

図８のレベルシフト回路は、トランジスタＭ９２，Ｍ１０２，Ｍ２０２及び比較器３８を追加すると共に、トランジスタＭ７，Ｍ１０のゲートに比較器３８の出力を印加するようにした点が図４のレベルシフト回路と異なる。

ＰＭＯＳトランジスタＭ９２は、ソースに電源ラインから電源電圧ＶＤＤＢが供給され、ゲートにはイネーブル信号ＥＮＢが印加され、ドレインはＮＭＯＳトランジスタＭ１０２のドレインに接続される。トランジスタＭ１０２は、ゲートに比較器３８の出力が与えられ、ソースはＮＭＯＳトランジスタＭ２０２のドレインに接続される。トランジスタＭ２０２は、ゲートにイネーブル信号ＥＮが印加され、ソースは基準電位点に接続される。

トランジスタＭ９２、Ｍ１０２及びＭ２０２は、それぞれ、トランジスタＭ６、Ｍ７及びＭ１９と同様の構成であり、トランジスタＭ９、Ｍ１０及びＭ２０とも同様の構成である。イネーブル信号ＥＮＢとイネーブル信号ＥＮとは相互に逆極性の信号である。従って、トランジスタＭ２０２，Ｍ９２は同時にオンし、同時にオフする。

トランジスタＭ１０２のソースとトランジスタＭ２０２のドレインとの接続点（以下、Ｈ２ノードという）は、比較器３８の負極性入力端に接続される。比較器３８の正極性入力端には電圧ＶＢＩＡＳ２が与えられる。電圧ＶＢＩＡＳ２は、トランジスタＭ１９，Ｍ２０，Ｍ２０２の耐圧を超えない電圧、例えば、電圧ＶＤＤＡ以下の電圧に設定される。比較器３８は、２入力を比較し比較結果に応じた電圧レベルの出力をトランジスタＭ７，Ｍ１０，Ｍ１０２のゲートに与える。比較器３８は、Ｈ２ノードの電圧を電圧ＶＢＩＡＳ２に一致させるように、出力電圧を変化させる。

このように構成された実施の形態においては、トランジスタＭ７，Ｍ１０のゲートに与えるバイアス電圧の設定動作が図４の比較例と異なる。電源投入後に、イネーブル信号ＥＮ，ＥＮＢによりトランジスタＭ２０２，Ｍ９２をオンにする。Ｈ２ノードの電圧は比較器３８の負極性入力端に印加される。比較器３８は、Ｈ２ノードと正極性入力端に供給される電圧ＶＢＩＡＳ２とを比較し、差分に応じた電圧をトランジスタＭ１０２のゲートに印加する。この結果、比較器３８は、Ｈ２ノードの電圧を電圧ＶＢＩＡＳ２に一致させるように動作する。

即ち、Ｈ２ノードの電圧が電圧ＶＢＩＡＳ２よりも低い場合には、比較器３８の出力レベルが高くなり、トランジスタＭ１０２のドレイン・ソース間電圧Ｖｄｓが小さくなって、Ｈ２ノードの電圧を高くする。逆に、Ｈ２ノードの電圧が電圧ＶＢＩＡＳ２よりも高くなると、比較器３８の出力レベルが低くなり、トランジスタＭ１０２のドレイン・ソース間電圧Ｖｄｓが大きくなって、Ｈ２ノードの電圧を低くする。この結果、Ｈ２ノードの電圧は、電圧ＶＢＩＡＳ２に一致する。

トランジスタＭ９２、Ｍ１０２及びＭ２０２は、トランジスタＭ６、Ｍ７及びＭ１９と同様の構成であり、トランジスタＭ９、Ｍ１０及びＭ２０とも同様の構成である。トランジスタＭ７，Ｍ１０は、比較器３８からの電圧がゲートに印加されている。従って、トランジスタＭ１９，Ｍ２０のオン時におけるＧ，Ｈノードの電圧は、電圧ＶＢＩＡＳ２に一致することになる。電圧ＶＢＩＡＳ２をトランジスタＭ１９，Ｍ２０の耐圧を超えない電圧に設定することにより、トランジスタＭ７，Ｍ１０の適正なバイアス電圧を自動的に決定することができる。

このように本実施の形態においては、保護回路を構成するＭＯＳトランジスタの最適なバイアス電圧を自動的に決定することができる。

なお、本実施の形態おいては、中間ノードがＨｉ－Ｚになる点及び立ち上がり遷移と立ち下がり遷移における遅延時間の相違によるデューティー比の劣化については対策しない回路について説明したが、第１の実施の形態と同様に、この点について対策してもよい。例えば、図１の回路に本実施の形態のトランジスタＭ９２，Ｍ１０２，Ｍ２０２及び比較器３８を追加して、トランジスタＭ７，Ｍ１０のバイアス電圧を決定するようにしてもよい。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０…入力バッファ、２０…伝達回路、３０…レベルシフタ、３８…比較器、、ＩＮＶ１，ＩＮＶ２…インバータ、Ｍ１～Ｍ２２…トランジスタ。

Claims (7)

1. ゲートに第１の電圧の電圧範囲に対応した信号レベルの入力信号が与えられ基準電位点と中間ノードとの間の導通非導通を制御する第１のＭＯＳトランジスタと、
   前記中間ノードを介して前記第１のＭＯＳトランジスタに接続されて前記第１のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、前記第１のＭＯＳトランジスタの耐圧以下の電圧を前記中間ノードに印加する第２のＭＯＳトランジスタと、
   前記第１の電圧よりも高い第２の電圧が供給され、前記第１のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、前記第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第３のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのオフ時に前記中間ノードを固定電圧とするスイッチ回路と
   を具備する半導体集積回路。
2. 前記スイッチ回路は、ゲートに前記入力信号又はその反転信号が与えられ、第１端子に与えられた前記第１のＭＯＳトランジスタの耐圧以下の固定電圧を第２端子から前記中間ノードに供給する第４のＭＯＳトランジスタにより構成される
   半導体集積回路。
3. ゲートに第１の電圧の電圧範囲に対応した信号レベルの入力信号が与えられ基準電位点と第１の中間ノードとの間の導通非導通を制御する第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと差動対を構成し、ゲートに前記入力信号の反転信号が与えられ基準電位点と第２の中間ノードとの間の導通非導通を制御する第２のＭＯＳトランジスタと、
   前記第１の中間ノードを介して前記第１のＭＯＳトランジスタに接続されて前記第１のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、前記第１のＭＯＳトランジスタの耐圧以下の電圧を前記第１の中間ノードに印加する第３のＭＯＳトランジスタと、
   前記第２の中間ノードを介して前記第２のＭＯＳトランジスタに接続されて前記第２のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、前記第２のＭＯＳトランジスタの耐圧以下の電圧を前記第２の中間ノードに印加する第４のＭＯＳトランジスタと、
   前記第２の電圧が供給され、前記第１のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、前記第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第５のＭＯＳトランジスタと、
   前記第２の電圧が供給され、前記第５のＭＯＳトランジスタと共にクロスカップル回路を構成し、前記第２のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、前記第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第６のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのオフ時に前記第１の中間ノードを固定電圧とする第１のスイッチ回路と、
   前記第２のＭＯＳトランジスタのオフ時に前記第２の中間ノードを固定電圧とする第２のスイッチ回路と
   を具備する半導体集積回路。
4. 前記クロスカップル回路を構成する前記第５及び第６のＭＯＳトランジスタの出力信号のうちの一方を反転させて他方と合成して出力する合成回路
   を更に具備する請求項３に記載の半導体集積回路。
5. 前記合成回路は、前記出力信号のうちの一方を反転させて得た反転信号のエッジタイミング及び前記出力信号のうちの他方の信号のエッジタイミングで論理レベルが変化する信号を生成する
   請求項４に記載の半導体集積回路。
6. 前記合成回路は、前記論理レベルが変化する信号をラッチして出力するラッチ回路
   を更に具備する請求項５に記載の半導体集積回路。
7. ゲートに第１の電圧の電圧範囲に対応した信号レベルの入力信号が与えられ基準電位点と中間ノードとの間の導通非導通を制御する第１のＭＯＳトランジスタと、
   前記中間ノードを介して前記第１のＭＯＳトランジスタに接続されて前記第１のＭＯＳトランジスタと共にスタックを構成し、ゲートにバイアス電圧が供給され、前記第１のＭＯＳトランジスタの耐圧以下の電圧を前記中間ノードに印加する第２のＭＯＳトランジスタと、
   前記第１の電圧よりも高い第２の電圧が供給され、前記第１のＭＯＳトランジスタの動作に応じたレベルの信号がゲートに与えられ、前記第２の電圧の電圧範囲に対応した信号レベルの出力信号を出力する第３のＭＯＳトランジスタと、
   前記第２の電圧が供給される電源ラインと前記基準電位点との間に、直列に接続される第４から第６のＭＯＳトランジスタによる信号経路と、
   前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタとの接続点の電圧と基準電圧とを比較し比較結果に基づく電圧を前記第２及び第５のＭＯＳトランジスタのゲートに供給する比較回路と
   を具備する半導体集積回路。
   

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