CN219802996U - 存储器以及集成电路装置 - Google Patents

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Abstract

本实用新型提供一种存储器以及集成电路装置，存储器包括：一组字线；一组位线；源极线，具有第一源极线接触件及第二源极线接触件；一组晶体管，串联耦合于所述源极线的所述第一源极线接触件与所述第二源极线接触件之间；以及一组资料存储元件。所述一组晶体管具有耦合至所述一组字线中对应的字线的栅极。所述一组资料存储元件中的每一资料存储元件耦合于所述一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线之间。

Description

存储器以及集成电路装置
技术领域
本实用新型的实施例涉及一种种存储器与一种集成电路装置。
背景技术
集成电路(integrated circuit，IC)装置包括以IC布局图表示的多个半导体装置。IC布局图是阶层式的，且包括根据半导体装置设计规范施行更高阶功能的模组。模组通常是由胞元(cell)的组合构建而成，所述胞元中的每一者表示被配置成实行特定功能的一或多个半导体结构。具有预先设计的布局图的胞元(有时被称为标准胞元)被存储于标准胞元库(standard cell library)(为简洁起见，在下文中称为「库」或「胞元库」)中且可由各种工具(例如电子设计自动化(electronic design automation，EDA)工具)存取，以产生IC的设计、使IC的设计最佳化及对IC的设计进行验证。半导体装置及胞元的实例对应地包括存储器及记忆胞。
实用新型内容
本实用新型的一态样提供一种存储器，包括：一组字线；一组位线；源极线，具有第一源极线接触件及第二源极线接触件；一组晶体管，串联耦合于源极线的第一源极线接触件与第二源极线接触件之间；以及一组资料存储元件。所述一组晶体管具有耦合至所述一组字线中对应的字线的栅极。所述一组资料存储元件中的每一资料存储元件耦合于所述一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线之间。
本实用新型的另一态样提供一种集成电路(IC)装置，包括：衬底；有源区，在衬底之上沿第一方向连续延伸；多个栅极区，沿交错于第一方向的第二方向延伸跨过有源区；源极线；以及多个资料存储元件。所述多个栅极区将有源区划分成多个源极/漏极区。所述多个栅极区中的每一栅极区排列于所述多个源极/漏极区中对应的一对源极/漏极区之间。所述多个源极/漏极区包括：第一源极/漏极区、第二源极/漏极区及第三源极/漏极区；第一组源极/漏极区，位于第一源极/漏极区与第二源极/漏极区之间；以及第二组源极/漏极区，位于第二源极/漏极区与第三源极/漏极区之间。源极线具有对应地耦合至第一源极/漏极区、第二源极/漏极区及第三源极/漏极区的第一源极线接触件、第二源极线接触件及第三源极线接触件。所述多个资料存储元件包括：第一组资料存储元件，对应地耦合至所述第一组源极/漏极区；以及第二组资料存储元件，对应地耦合至所述第二组源极/漏极区。
本实用新型的又一态样提供一种方法，包括藉由以下方式来对第一资料存储元件进行存取：向第一字线及第二字线施加导通电压；向源极线施加第一电压；以及向耦合至欲被存取的资料存储元件的第二端部的第一位线施加不同于第一电压的第二电压。第一字线耦合至串联耦合的一串晶体管中的第一晶体管的栅极，第一晶体管具有耦合至欲被存取的资料存储元件的第一端部的端子。第二字线耦合至所述一串晶体管中的第二晶体管的栅极，第二晶体管具有与第一晶体管共用的共用端子以及耦合至源极线的又一端子。
附图说明
藉由结合附图阅读以下详细说明，会最佳地理解本实用新型的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的存储器的示意电路图。
图2A至图2B是根据一些实施例的各种存储器的示意电路图。
图3A至图3D是根据一些实施例的存储器在各种操作中的示意电路图。
图4是根据一些实施例的存储器的IC布局图的示意图。
图5是根据一些实施例的IC装置的示意剖视图。
图6A是根据一些实施例的存储器的IC布局图的示意图。
图6B是根据一些实施例的图6A中的IC布局图的一部分的示意图。
图7A至图7E是根据一些实施例的IC装置在制造工艺的各种阶段处的示意剖视图。
图8是根据一些实施例的制造方法的流程图。
图9是根据一些实施例的操作方法的流程图。
图10是根据一些实施例的EDA系统的方块图。
图11是根据一些实施例的IC制造系统及与IC制造系统相关联的IC制造流程的方块图。
具体实施方式
以下揭露内容提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。以下阐述组件、材料、值、步骤、操作、排列方式或类似物的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。设想亦存在其他组件、值、操作、材料、排列方式或类似物。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如「位于…之下(beneath)」、「位于…下方(below)」、「下部的(lower)」、「位于…上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在一些实施例中，存储器包括一串晶体管以及一组资料存储元件，所述一串晶体管串联耦合于源极线的第一源极线接触件与第二源极线接触件之间。每一资料存储元件耦合于对应的一对相邻晶体管的共用端子与一组位线中对应的位线之间。在至少一个实施例中，相邻的资料存储元件耦合至所述一组位线中的不同位线。作为结果，在一或多个实施例中，有可能在连续的有源区(亦称为「扩散区」)之上在一行中形成多串晶体管及对应的多组资料存储元件。此不同于要求一对1T1R(1晶体管1电阻器(1transistor 1resistor))记忆胞的扩散区与相邻的一对1T1R记忆胞的扩散区间隔开的其他方式。在所述其他方式中，相邻的多对1T1R记忆胞之间的间距会构成浪费的芯片面积(wasted chip area)。在一或多个实施例中，此种间距及浪费的芯片面积是可有利地避免的。关于各种实施例阐述了其他特征及优点。
图1是根据一些实施例的存储器100的示意电路图。存储器是一种类型的IC装置。在至少一个实施例中，存储器是个别IC装置。在一些实施例中，存储器作为一小部分而包括于更大IC装置中，所述更大IC装置包括除所述存储器之外的用于其他功能的电路系统。
存储器100包括多个资料存储元件R0、R1、R2、R3、R5、R6、R7、R20、R21、R22、R23、R24、R25、R26、R27；存取晶体管T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29；以及控制器102。控制器102被配置成藉由存取晶体管T0至T9、T20至T29中的一或多者来控制对资料存储元件R0至R7、R20至R27的存取及/或操作。存储器100更包括多个字线WL[0]、WL[1]、WL[2]、WL[3]、WL[4]；多个位线BL[0]、BL[1]、BL[2]、BL[3]；及多个源极线SL[0]、SL[1]、SL[2]，其将控制器102耦合至资料存储元件R0至R7、R20至R27及存取晶体管T0至T9、T20至T29。资料存储元件R0至R7、R20至R27在本文中通常被称为资料存储元件R，存取晶体管T0至T9、T20至T29在本文中通常被称为晶体管T，字线WL[0]至WL[4]在本文中通常被称为字线WL，位线BL[0]至BL[3]在本文中通常被称为位线BL，且源极线SL[0]至SL[2]在本文中通常被称为源极线SL。字线WL被配置用于传输欲被读取及/或欲被写入的资料存储元件R的位址或类似者。字线WL有时被称为「位址线」。源极线SL及/或位线BL被配置用于传输由对应字线WL上的位址指示的欲被写入至资料存储元件R及/或欲被自资料存储元件R读取的资料或类似者。源极线SL及/或位线BL有时被称为「资料线」。存储器100中的资料存储元件R、晶体管T、字线WL、位线BL及/或源极线SL的各种数目在各种实施例的范围内。
在一些实施例中，控制器102包括一或多个字线驱动器103、一或多个源极线/位线多工器104以及一或多个读取/写入电路105，所述一或多个读取/写入电路105被配置成对资料存储元件R中的一或多者实行读取操作或写入操作中的至少一者。字线驱动器103耦合至一或多个字线WL，且被配置成对被选择成在读取操作或写入操作中被存取的资料存储元件R的列位址进行解码。字线驱动器被配置成向与经解码列位址对应的所选择字线WL供应一组电压，并向其他未选择字线WL供应不同的一组电压。源极线/位线多工器104耦合至一或多个源极线SL及/或一或多个位线BL。读取/写入电路105耦合至源极线/位线多工器104，且被配置成对欲在读取操作或写入操作中被存取的资料存储元件R的行位址进行解码。读取/写入电路105被配置成经由源极线/位线多工器104向与欲被存取的所选择资料存储元件R对应的所选择源极线SL及/或所选择位线BL供应一组电压，并向其他未选择源极线SL及未选择位线BL供应不同的一组电压。举例而言，在写入操作(亦称为「程式化操作」)中，读取/写入电路105及源极线/位线多工器104被配置成在所选择资料存储元件R两端供应写入电压(亦称为「程式化电压」)。在读取操作中，读取/写入电路105及源极线/位线多工器104被配置成在所选择资料存储元件R两端供应读取电压。在读取操作中，读取/写入电路105的一或多个感测放大器被配置成感测自所存取的资料存储元件R读取并经由对应的位线及/或源极线撷取的资料。控制器102更包括控制电路106，控制电路106被配置成控制字线驱动器103、源极线/位线多工器104、读取/写入电路105及/或控制器102中的其他组件的操作。在至少一个实施例中，控制器102更包括：一或多个时脉产生器，用于为存储器100的各种组件提供时脉讯号；一或多个输入/输出(input/output，I/O)电路，用于与外部装置进行资料交换；及/或一或多个子控制器，用于控制存储器100中的各种操作。所阐述的存储器配置是实例，而其他存储器配置亦在各种实施例的范围内。
在至少一个实施例中，存储器100是非挥发性存储器。在至少一个实施例中，存储器100是非挥发性可再程式化存储器。适用于存储器100的存储器类型的实例包括但不限于电阻式随机存取存储器(resistive random access memory，RRAM)、磁阻式随机存取存储器(magneto-resistive random access memory，MRAM)、相变随机存取存储器(phase-change random access memory，PCRAM)或类似存储器。其他类型的存储器亦在各种实施例的范围内。资料存储元件R被配置成对应于存储器100的存储器类型。在一或多个实施例中，资料存储元件R包括RRAM元件、MRAM元件、PCRAM元件或类似元件。在一或多个实施例中，资料存储元件R包括一对电极及夹于所述一对电极之间的资料存储材料。资料存储材料具有相依于施加于所述一对电极两端的程式化电压(program voltage)而变化的性质(例如，电阻)。改变的性质指示存储于资料存储元件R中的资料。所存储的资料是藉由在所述一对电极两端施加读取电压并侦测流经资料存储元件R的电流来读取。在本文中所阐述的一些实施例中，资料存储元件R包括RRAM元件。
晶体管T的实例包括但不限于金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、P通道金属氧化物半导体(P-channel metal-oxide semiconductor，PMOS)、N通道金属氧化物半导体(N-channelmetal-oxide semiconductor，NMOS)、双极接面晶体管(bipolar junction transistor，BJT)、高电压晶体管、高频率晶体管、P通道场效晶体管及/或N通道场效晶体管(P-channelfield effect transistor/N-channel field effect transistor，PFET/NFET)、鳍型FET(FinFET)、具有隆起的源极/漏极的平面型MOS晶体管、奈米片FET、奈米导线FET或类似物。在图1所示实例性配置中，所有存取晶体管皆为N型、N通道或NMOS晶体管。其他配置亦在各种实施例的范围内。
在图1中，存储器100包括四组晶体管，每一组与对应的一组资料存储元件耦合并被配置用于对对应的一组资料存储元件进行存取。第一组晶体管包括晶体管T0、T2、T4、T6、T8，其与对应的第一组资料存储元件R0、R2、R4、R6耦合并被配置用于对所述对应的第一组资料存储元件R0、R2、R4、R6进行存取。第二组晶体管包括晶体管T1、T3、T5、T7、T9，其与对应的第二组资料存储元件R1、R3、R5、R7耦合并被配置用于对所述对应的第二组资料存储元件R1、R3、R5、R7进行存取。第三组晶体管包括晶体管T20、T22、T24、T26、T28，其与对应的第三组资料存储元件R20、R22、R24、R26耦合并被配置用于对所述对应的第三组资料存储元件R20、R22、R24、R26进行存取。第四组晶体管包括晶体管T21、T23、T25、T27、T29，其与对应的第四组资料存储元件R21、R23、R25、R27耦合并被配置用于对所述对应的第四组资料存储元件R21、R23、R25、R27进行存取。如本文中针对第一组晶体管T0、T2、T4、T6、T8及第一组资料存储元件R0、R2、R4、R6所详细阐述，每一组晶体管及对应的一组资料存储元件以相似的方式耦合至对应的字线WL、位线BL及源极线SL。
第一组晶体管T0、T2、T4、T6、T8及第一组资料存储元件R0、R2、R4、R6耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[0]至BL[1]及所述对应的源极线SL[0]。源极线SL[0]具有第一源极线接触件111及第二源极线接触件112。晶体管T0、T2、T4、T6、T8串联耦合于源极线接触件111、112之间，以形成一串晶体管113。所述一串晶体管113中的晶体管T0、T2、T4、T6、T8具有对应地耦合至字线WL[0]至WL[4]的栅极。所述一串晶体管113中的每一对相邻晶体管具有共用端子，例如共用源极/漏极。举例而言，相邻晶体管T0、T2具有共用端子120，相邻晶体管T2、T4具有共用端子122，相邻晶体管T4、T6具有共用端子124，且相邻晶体管T6、T8具有共用端子126。
资料存储元件R0、R2、R4、R6中的每一者耦合于所述一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线之间。举例而言，资料存储元件R0具有耦合至相邻晶体管T0、T2的共用端子120的第一端部，且此第一端部亦由相同的参考编号标示。资料存储元件R0更具有耦合至位线BL[1]的第二端部121。资料存储元件R2具有耦合至相邻晶体管T2、T4的共用端子122的第一端部，且此第一端部亦由相同的参考编号标示。资料存储元件R2更具有耦合至位线BL[0]的第二端部123。资料存储元件R4具有耦合至相邻晶体管T4、T6的共用端子124的第一端部，且此第一端部亦由相同的参考编号标示。资料存储元件R4更具有耦合至位线BL[1]的第二端部125。资料存储元件R6具有耦合至相邻晶体管T6、T8的共用端子126的第一端部，且此第一端部亦由相同的参考编号标示。资料存储元件R2更具有耦合至位线BL[0]的第二端部127。因此，所述一组资料存储元件R0、R2、R4、R6中的一对相邻资料存储元件耦合至所述一组位线BL[0]、BL[1]中不同的位线。换言之，在所述一组资料存储元件R0、R2、R4、R6中，耦合至位线BL[1]的资料存储元件R0、R4与耦合至位线BL[0]的资料存储元件R2、R6沿所述一串晶体管113交替地排列。所述一组资料存储元件R0、R2、R4、R6的所阐述连接方式是实例。其他配置亦在各种实施例的范围内。举例而言，在至少一个实施例中，资料存储元件R0、R4耦合至位线BL[0]，而资料存储元件R2、R6耦合至位线BL[1]。在一或多个实施例中，如针对图1所阐述，资料存储元件R0、R2对应地耦合至位线BL[1]、BL[0]；然而，资料存储元件R4、R6对应地耦合至位线BL[0]、BL[1]。
第二组晶体管T1、T3、T5、T7、T9及第二组资料存储元件R1、R3、R5、R7耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[0]至BL[1]及所述对应的源极线SL[1]。源极线SL[1]具有第一源极线接触件131及第二源极线接触件132。晶体管T1、T3、T5、T7、T9串联耦合于源极线接触件131、132之间，以形成一串晶体管。晶体管T1、T3、T5、T7、T9具有对应地耦合至字线WL[0]至WL[4]的栅极。晶体管T1、T3、T5、T7、T9中的每一对相邻晶体管具有共用端子，例如共用源极/漏极。资料存储元件R1、R3、R5、R7中的每一者耦合于所述一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线之间。举例而言，资料存储元件R1耦合于相邻晶体管T1、T3的共用端子与位线BL[1]之间。资料存储元件R3耦合于相邻晶体管T3、T5的共用端子与位线BL[0]之间。资料存储元件R5耦合于相邻晶体管T5、T7的共用端子与位线BL[1]之间。资料存储元件R7耦合于相邻晶体管T7、T9的共用端子与位线BL[0]之间。
第三组晶体管T20、T22、T24、T26、T28及第三组资料存储元件R20、R22、R24、R26以相似于所阐述连接方式(其中第一组晶体管T0、T2、T4、T6、T8及第一组资料存储元件R0、R2、R4、R6耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[0]至BL[1]以及对应的源极线SL[0])的方式耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[2]至BL[3]及对应的源极线SL[1]。
第四组晶体管T21、T23、T25、T27、T29及第四组资料存储元件R21、R23、R25、R27以相似于所阐述连接方式(其中第二组晶体管T1、T3、T5、T7、T9及第二组资料存储元件R1、R3、R5、R7耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[0]至BL[1]及对应的源极线SL[1])的方式耦合至所述对应的一组字线WL[0]至WL[4]、所述对应的一组位线BL[2]至BL[3]以及具有第一源极线接触件133及第二源极线接触件134的对应的源极线SL[2]。
图2A是根据一些实施例的存储器200A的示意电路图，而图2B是根据一些实施例的存储器200B的示意电路图。图1、图2A、图2B中的对应组件由相同的参考编号标示。存储器200A、200B更包括对应于控制器102的控制器。为简洁起见，在图2A至图2B中省略存储器200A、200B的控制器。
图2A中的存储器200A与图1中的存储器100之间的差异在于，在存储器100中，在相邻的源极线接触件(例如，源极线接触件111、112)之间存在四个资料存储元件(例如，资料存储元件R0、R2、R4、R6)，而在存储器200A中，在相邻的源极线接触件(例如，源极线接触件111、112)之间存在三个资料存储元件(例如，资料存储元件R0、R2、R4)。在存储器200A中省略存储器100的字线WL[4]、晶体管T8、T9、T28、T29及资料存储元件R6、R7、R26、R27。在存储器200A中，相邻源极线接触件之间的每一串或每一组串联耦合的晶体管包括四个晶体管，且所述对应的一组资料存储元件包括三个资料存储元件。举例而言，相邻源极线接触件111、112之间的一组串联耦合的晶体管包括晶体管T0、T2、T4、T6，且对应的一组资料存储元件包括资料存储元件R0、R2、R4。在每一组资料存储元件中，两个资料存储元件耦合至一位线，而一个其余的资料存储元件耦合至另一位线。举例而言，资料存储元件R0、R4耦合至位线BL[1]，而资料存储元件R2耦合至位线BL[0]。
图2B中的存储器200B与图2A中的存储器200A之间的差异在于，在存储器200A中，在相邻源极线接触件(例如，源极线接触件111、112)之间存在三个资料存储元件(例如，资料存储元件R0、R2、R4)，而在存储器200B中，在相邻源极线接触件(例如，源极线接触件111、112)之间存在两个资料存储元件(例如，资料存储元件R0、R2)。在存储器200B中省略存储器200A的字线WL[3]、晶体管T6、T7、T26、T27及资料存储元件R4、R5、R24、R25。在存储器200B中，相邻源极线接触件之间的每一串或每一组串联耦合的晶体管包括三个晶体管，且所述对应的一组资料存储元件包括两个资料存储元件。举例而言，相邻源极线接触件111、112之间的一组串联耦合的晶体管包括晶体管T0、T2、T4，且对应的一组资料存储元件包括资料存储元件R0、R2。在每一组资料存储元件中，一个资料存储元件耦合至一位线，而一个其余的资料存储元件耦合至另一位线。举例而言，资料存储元件R0耦合至位线BL[1]，而资料存储元件R2耦合至位线BL[0]。在至少一个实施例中，本文中所阐述的一或多个优点可藉由存储器100、200A、200B中的一或多者来达成。
图3A至图3D是根据一些实施例的存储器100在各种操作中的示意电路图。在一些实施例中，存储器100的操作由控制器(例如控制器102)控制。在至少一个实施例中，在读取操作或写入操作中，对存储器100中的一资料存储元件进行存取涉及导通最多两个存取晶体管。在下文中，资料存储元件的读取操作及/或写入操作通常被称为资料存储元件被存取。
在图3A中的实例性操作中，将资料存储元件R2选择成在正向读取或写入操作中被存取，在所述正向读取或写入操作中，读取/写入电流路径是自位线至源极线的正向电流路径。将控制器102配置成向字线WL[0]、WL[1]施加导通电压VR，以导通对应的晶体管T0、T2。作为结果，资料存储元件R2的端子122经由所导通的晶体管T2、T0耦合至源极线SL[0]的源极线接触件112。资料存储元件R2的另一端部123已耦合至位线BL[0]。将控制器102配置成向源极线SL[0]施加第一电压并向位线BL[0]施加不同的第二电压，以在资料存储元件R2两端施加来自源极线SL[0]及位线BL[0]的存取电压，以对资料存储元件R2进行存取，即自资料存储元件R2进行读取或向资料存储元件R2进行写入。在图3A中的实例中，第一电压是参考电压，例如接地电压(0伏)，而第二电压是电压VR。其他电压值亦在各种实施例的范围内。位线BL[0]上的电压VR高于源极线SL[0]上的接地电压，并导致读取电流或写入电流如由电流路径303所示自位线BL[0]、经由资料存储元件R2、经由所导通的晶体管T2、T0而流动至源极线SL[0]。作为结果，资料存储元件R2被读取或写入。
由于晶体管T0在资料存储元件R2被存取的同时被导通，因此资料存储元件R0耦合于位线BL[1]与源极线SL[0]之间。为防止电流自位线BL[1]经由资料存储元件R0泄漏至源极线SL[0]，将控制器102配置成向位线BL[1]施加与施加至源极线SL[0]的电压相同的电压，即接地电压。出于相似的原因，为防止电流泄漏及/或读取/写入扰乱(read/writedisturb)，将控制器102配置成向其他字线WL[2]至WL[4]施加接地电压以关断其他字线WL[2]至WL[4]上的晶体管，而向其他源极线SL[1]至SL[2]及位线BL[2]至BL[3]施加电压VR。在一些实施例中，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成将字线、源极线、位线中的一或多者置于浮置状态(floating state)。
当资料存储元件R0被选择成在正向读取或写入操作中被存取时，导通晶体管T0便是足够的。将控制器102配置成向字线WL[0]施加电压VR以导通晶体管T0，向源极线SL[0]施加接地电压，并向位线BL[1]施加电压VR以在资料存储元件R0两端施加存取电压，以对资料存储元件R0进行存取，即自资料存储元件R0进行读取或向资料存储元件R0进行写入。读取/写入电流路径是自位线BL[1]、经由资料存储元件R0到达源极线SL[0]。为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[1]至WL[4]施加接地电压以关断其他字线WL[1]至WL[4]上的晶体管，并向其他源极线SL[1]至SL[2]及位线BL[3]施加电压VR。
在图3B中的实例性操作中，将资料存储元件R4选择成在正向读取或写入操作中被存取。将控制器102配置成向字线WL[4]、WL[3]施加导通电压VR，以导通对应的晶体管T8、T6。作为结果，资料存储元件R4的端子124经由所导通的晶体管T6、T8耦合至源极线SL[0]的源极线接触件111。资料存储元件R4的另一端部125已耦合至位线BL[1]。将控制器102配置成向源极线SL[0]施加第一电压(例如，接地电压)并向位线BL[1]施加不同的第二电压(例如，电压VR)，以在资料存储元件R4两端施加来自源极线SL[0]及位线BL[1]的存取电压，以对资料存储元件R4进行存取，即自资料存储元件R4进行读取或向资料存储元件R4进行写入。位线BL[1]上的电压VR高于源极线SL[0]上的接地电压，并导致读取电流或写入电流如由电流路径305所示自位线BL[1]、经由资料存储元件R4、经由所导通的晶体管T6、T8流动至源极线SL[0]。作为结果，资料存储元件R4被读取或写入。
为防止当晶体管T8被导通时电流自位线BL[0]经由资料存储元件R6泄漏至源极线SL[0]，将控制器102配置成向位线BL[0]施加与施加至源极线SL[0]的电压相同的电压，即接地电压。出于相似的原因，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[0]至WL[2]施加接地电压以关断其他字线WL[0]至WL[2]上的晶体管，并向其他源极线SL[1]至SL[2]及位线BL[2]至BL[3]施加电压VR。在一些实施例中，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成将字线、源极线、位线中的一或多者置于浮置状态。
当资料存储元件R6被选择成在正向读取或写入操作中被存取时，导通晶体管T8便是足够的。将控制器102配置成向字线WL[4]施加电压VR以导通晶体管T8，向源极线SL[0]施加接地电压，并向位线BL[0]施加电压VR以在资料存储元件R6两端施加存取电压，以对资料存储元件R6进行存取，即自资料存储元件R6进行读取或向资料存储元件R6进行写入。读取/写入电流路径是自位线BL[0]、经由资料存储元件R6到达源极线SL[0]。为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[0]至WL[3]施加接地电压以关断其他字线WL[0]至WL[3]上的晶体管，并向其他源极线SL[1]至SL[2]及位线BL[2]施加电压VR。
在图3C中的实例性操作中，将资料存储元件R2选择成在反向读取或写入操作中被存取，在所述反向读取或写入操作中，读取/写入电流路径是自源极线至位线的反向电流路径。将控制器102配置成向字线WL[0]、WL[1]施加导通电压VR+dV以导通对应的晶体管T0、T2，并向源极线SL[0]施加第二电压(例如，电压VR)，并向位线BL[0]施加第一电压(例如，接地电压)。作为结果，极性与针对图3A所述者相反的存取电压被施加于资料存储元件R2两端，以对资料存储元件R2进行存取，即自资料存储元件R2进行读取或向资料存储元件R2进行写入。源极线SL[0]上的电压VR高于位线BL[0]上的接地电压，并导致读取电流或写入电流如由电流路径307(其与电流路径303的方向反向)所示自源极线SL[0]、经由所导通的晶体管T0、T2、经由资料存储元件R2流动至位线BL[0]。作为结果，资料存储元件R2被读取或写入。在至少一个实施例中，反向读取或写入操作的导通电压VR+dV高于正向读取或写入操作的导通电压VR，此乃因晶体管T2、T0是NMOS晶体管，相较于传送接地电压而言，NMOS晶体管传送电压VR需要更高的栅极电压。在至少一个实施例中，导通电压VR+dV与导通电压VR之间的差异(亦即电压dV)接近NMOS的临限电压(threshold voltage，Vth)。
为防止电流自源极线SL[0](其处于电压VR)经由资料存储元件R0泄漏至位线BL[1]，将控制器102配置成向位线BL[1]施加与施加至源极线SL[0]的电压相同的电压，即电压VR。出于相似的原因，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[2]至WL[4]施加接地电压以关断其他字线WL[2]至WL[4]上的晶体管，且向其他源极线SL[1]至SL[2]及位线BL[2]至BL[3]施加电压VR。在一些实施例中，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成将字线、源极线、位线中的一或多者置于浮置状态。
当资料存储元件R0被选择成在反向读取或写入操作中被存取时，导通晶体管T0便是足够的。将控制器102配置成向字线WL[0]施加导通电压VR+dV以导通晶体管T0，向源极线SL[0]施加电压VR，并向位线BL[1]施加接地电压。为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[1]至WL[4]施加接地电压以关断其他字线WL[1]至WL[4]上的晶体管，且向其他源极线SL[1]至SL[2]及位线BL[3]施加接地电压。
在图3D中的实例性操作中，将资料存储元件R4选择成在反向读取或写入操作中被存取。将控制器102配置成向字线WL[4]、WL[3]施加导通电压VR+dV，以导通对应的晶体管T8、T6，并向源极线SL[0]施加第二电压(例如，电压VR)，而向位线BL[1]施加第一电压(例如，接地电压)。作为结果，极性与针对图3B所述者相反的存取电压被施加于资料存储元件R4两端，以对资料存储元件R4进行存取，即自资料存储元件R4进行读取或向资料存储元件R4进行写入。源极线SL[0]上的电压VR高于位线BL[1]上的接地电压，并导致读取电流或写入电流如由电流路径309(其与电流路径305的方向反向)所示自源极线SL[0]、经由所导通的晶体管T8、T6、经由资料存储元件R4流动至位线BL[1]。作为结果，资料存储元件R4被读取或写入。
为防止电流自源极线SL[0](其处于电压VR)经由资料存储元件R6泄漏至位线BL[0]，将控制器102配置成向位线BL[0]施加与施加至源极线SL[0]的电压相同的电压，即电压VR。出于相似的原因，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[0]至WL[2]施加接地电压以关断其他字线WL[0]至WL[2]上的晶体管，且向其他源极线SL[1]至SL[2]及位线BL[2]至BL[3]施加电压VR。在一些实施例中，为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成将字线、源极线、位线中的一或多者置于浮置状态。
当资料存储元件R6被选择成在反向读取或写入操作中被存取时，导通晶体管T8便是足够的。将控制器102配置成向字线WL[4]施加导通电压VR+dV以导通晶体管T8，向源极线SL[0]施加电压VR，并向位线BL[0]施加接地电压。为防止电流泄漏及/或读取/写入扰乱，将控制器102配置成向其他字线WL[0]至WL[3]施加接地电压以关断其他字线WL[0]至WL[3]上的晶体管，且向其他源极线SL[1]至SL[2]及位线BL[2]施加接地电压。
图4是根据一些实施例的存储器的IC布局图400的示意图。在至少一个实施例中，IC布局图400存储于非暂时性计算机可读取媒体上。在至少一个实施例中，IC布局图400对应于存储器100的IC布局图。图1与图4中的对应组件在本文中由相同的参考编号标示。
IC布局图400包括多个有源区OD1、OD2、OD3、OD4及多个栅极区PO0、PO1、PO2、PO3、PO4，所述多个有源区OD1、OD2、OD3、OD4沿第一方向(例如，方向轴Y)连续延伸，所述多个栅极区PO0、PO1、PO2、PO3、PO4沿横向于y轴方向的第二方向(例如，方向轴X)延伸跨过有源区OD1至OD4。在图4中的实例性配置中，方向轴X垂直于方向轴Y。有源区有时被称为扩散区或氧化物界定(oxide-definition，OD)区，且在附图中利用有源区OD概括地示出。有源区包括P型掺杂剂及/或N型掺杂剂，以形成一或多个电路元件或装置。电路元件的实例包括但不限于晶体管及二极体。被配置成在其中形成一或多个PMOS装置的有源区被称为「PMOS有源区」，而被配置成在其中形成一或多个NMOS装置的有源区被称为「NMOS有源区」。举例而言，如本文中所述，有源区OD1至OD4是被配置成形成NMOS存取晶体管的NMOS有源区。其他晶体管配置亦在各种实施例的范围内。栅极区PO0至PO4中的每一者包含导电材料(例如，复晶硅)，且在附图中利用栅极区PO概括地示出。栅极区的其他导电材料(例如金属)亦在各种实施例的范围内。
栅极区PO0至PO4及有源区OD1至OD4构成与存储器100中的存取晶体管对应的多个晶体管。为简洁起见，未在图4中藉由参考编号来表示所述晶体管。举例而言，栅极区PO0至PO4与有源区OD1一起对应地构成存储器100的串联耦合的一串晶体管T0、T2、T4、T6、T8。栅极区PO0至PO4与有源区OD2一起对应地构成存储器100的串联耦合的一串晶体管T1、T3、T5、T7、T9。栅极区PO0至PO4与有源区OD3一起对应地构成存储器100的串联耦合的一串晶体管T20、T22、T24、T26、T28。栅极区PO0至PO4与有源区OD4一起对应地构成存储器100的串联耦合的一串晶体管T21、T23、T25、T27、T29。本文中详细阐述了有源区OD1及形成于其之上的对应晶体管T0、T2、T4、T6、T8。其他有源区OD2至OD4及对应的晶体管被相似地进行配置。
栅极区PO0至PO4将有源区OD1划分成多个源极/漏极区，栅极区PO0至PO4中的每一者排列于所述多个源极/漏极区中对应的一对源极/漏极区之间。为简洁起见，未在图4中藉由单独的参考编号来表示源极/漏极区；相反，所述源极/漏极区是参考位于其之上的其他特征来阐述。举例而言，由栅极区PO0及有源区OD1配置的晶体管T0具有位于V0通孔442下方的第一源极/漏极区以及位于资料存储元件R0下方的第二源极/漏极区。位于V0通孔442下方的第一源极/漏极区对应于图1中的源极线接触件112。位于资料存储元件R0下方的第二源极/漏极区对应于图1中的晶体管T0、T2的共用端子120。有源区OD1中的所述多个源极/漏极区更包括位于V0通孔441下方并对应于图1中的源极线接触件111的源极/漏极区以及对应地位于资料存储元件R2、R4、R6下方并对应于图1中的共用端子122、124、126的源极/漏极区。在本文中，「源极/漏极区」意指源极区或漏极区。
资料存储元件R0、R2、R4、R6中的每一者包括如本文中所述的多层式结构，且在图4中被利用资料存储元件R及通孔符号示意性地表示。IC布局图400包括对应于存储器100中的十六个资料存储元件的十六个资料存储元件。为简洁起见，在图4中标示资料存储元件R0、R1、R2、R4、R6及R21、R23、R25、R27，而未利用对应的参考编号标示其他资料存储元件。
在一些实施例中，IC布局图400更包括源极/漏极接触区(图4中未示出)，所述源极/漏极接触区交迭且被配置成形成与有源区OD1至OD4中的源极/漏极区之间的电性连接。源极/漏极接触区有时被称为「金属源极/漏极(MD)区」。MD区与栅极区PO0至PO4沿方向轴Y交替地排列。
在一些实施例中，IC布局图400更包括导通孔(未示出)，所述导通孔位于对应的栅极区或MD区之上且与其电性接触。位于MD区之上且与其电性接触的通孔有时被称为至装置通孔(via-to-device，VD)。位于栅极区之上且与其电性接触的通孔有时被称为至栅极(via-to-gate，VG)通孔。
IC布局图400更包括多个金属层及通孔层，所述多个金属层与所述通孔层依序地且交替地排列于VD及VG通孔之上。紧邻于VD及VG通孔之上且与其电性接触的最下部金属层是第零层金属层M0，紧邻于第零层金属层M0之上的下一金属层是第一层金属层M1，紧邻于第一层金属层M1之上的下一金属层是第二层金属层M2，等等。通孔层Vn排列于Mn层与Mn+1层之间且对Mn层与Mn+1层进行电性耦合，其中n是自零及零以上的整数。举例而言，第零层通孔层V0是最下部通孔层，其排列于第零层金属层M0与第一层金属层M1之间且对第零层金属层M0与第一层金属层M1进行电性耦合。其他通孔层是第一层通孔层V1、第二层通孔层V2或类似通孔层。Mn金属层包括被称为Mn导电图案的各种导电图案。Vn通孔层包括被称为Vn通孔的各种通孔。在IC布局图400中，为简洁起见，省略M0导电图案。针对图5、图7A阐述实例性M0导电图案。
资料存储元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及V0通孔位于对应的M0导电图案之上且耦合至所述对应的M0导电图案。为简洁起见，IC布局图400中的所有V0通孔并非皆利用对应的参考编号来标示。标示了若干个V0通孔441、442、443、444、445、446，且所述若干个V0通孔441、442、443、444、445、446对应于如本文中所述的各种源极线接触件。
M1导电图案位于对应的资料存储元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及V0通孔之上且耦合至所述对应的资料存储元件R0、R1、R2、R4、R6、...R21、R23、R25、R27及所述V0通孔。为简洁起见，IC布局图400中的所有M1导电图案并非皆利用对应的参考编号来标示。标示了若干个M1导电图案M11、M12、M13、M14、M15、M16。M1导电图案M11位于V0通孔441之上且耦合至V0通孔441。M1导电图案M12位于V0通孔442之上且耦合至V0通孔442。M1导电图案M13位于资料存储元件R0、R1之上且将资料存储元件R0、R1彼此耦合。M1导电图案M14位于V0通孔443、444之上且将V0通孔443、444彼此耦合。M1导电图案M15位于V0通孔445之上且耦合至V0通孔445。M1导电图案M16位于V0通孔446之上且耦合至V0通孔446。M1导电图案沿方向轴X延伸。
V1通孔位于对应的M1导电图案之上且耦合至对应的M1导电图案。为简洁起见，IC布局图400中的所有V1通孔并非皆利用对应的参考编号来标示。标示了若干个V1通孔451、452、453、454、455、456。V1通孔451、452、453、454、455、456对应地位于M1导电图案M11、M12、M13、M14、M15、M16之上且耦合至M1导电图案M11、M12、M13、M14、M15、M16。
M2导电图案M21至M27位于对应的V1通孔之上且耦合至所述对应的V1通孔。M2导电图案M21位于V1通孔451、452之上且将V1通孔451、452彼此耦合，且对应于源极线SL[0]。M2导电图案M22位于连接至资料存储元件R2、R6的V1通孔之上且将V1通孔彼此耦合，且对应于位线BL[0]。M2导电图案M23位于连接至资料存储元件R0、R4的V1通孔之上且将V1通孔彼此耦合，且对应于位线BL[1]。M2导电图案M24位于V1通孔454及另一V1通孔之上且将V1通孔454与另一V1通孔彼此耦合，且对应于源极线SL[1]。M2导电图案M25位于连接至资料存储元件R23、R27的V1通孔之上且将V1通孔彼此耦合，且对应于位线BL[2]。M2导电图案M26位于连接至资料存储元件R21、R25的V1通孔之上且将V1通孔彼此耦合，且对应于位线BL[3]。M2导电图案M27位于V1通孔455、456之上且将V1通孔455、456彼此耦合，且对应于源极线SL[2]。M2导电图案沿方向轴Y延伸。
V0通孔441、M1导电图案M11及V1通孔451对应于源极线接触件111。V0通孔442、M1导电图案M12及V1通孔452对应于源极线接触件112。M1导电图案M13及V1通孔453对应于资料存储元件R0、R1之间的端部121。V0通孔443、444、M1导电图案M14及V1通孔454对应于源极线接触件132。V0通孔445、M1导电图案M15及V1通孔455对应于源极线接触件134。V0通孔446、M1导电图案M16及V1通孔456对应于源极线接触件133。
栅极区PO0至PO4对应于字线WL[0]至WL[4]。在一些实施例中，IC布局图400更包括一或多个VG通孔、位于一或多个金属层中的导电图案以及位于一或多个通孔层中的通孔，以提供与栅极区PO0至PO4之间的电性连接。位线及源极线皆位于一个金属层(即，金属层M2)中的所阐述配置是实例。在一或多个实施例中，位线排列于一个金属层中，而源极线排列于另一金属层中。资料存储元件排列于金属层M0与金属层M1之间的所阐述配置是实例。在一些实施例中，资料存储元件排列于其他更高的金属层之间。
在一些实施例中，IC布局图400由存储于胞元库中且自胞元库加载的胞元构成。举例而言，IC布局图400包括彼此邻接排列的胞元A与胞元B。胞元B的边界被示出于IC布局图400的右侧之上，且由M2导电图案M24、M27的中心线及M1导电图案M15、M16的中心线界定。为简洁起见，省略胞元A的边界，且所述边界是由M2导电图案M21、M24的中心线及M1导电图案M15、M16的中心线界定。胞元A的边界与胞元B的边界沿M2导电图案M24的中心线彼此邻接。在图4中的实例中，胞元A与胞元B具有相同的配置。在一些实施例中，胞元A与胞元B相对于彼此具有对称的配置。举例而言，在至少一个实施例中，胞元A中各种层中的图案及/或区沿方向轴Y与胞元B中对应层中的对应图案及/或区对称。在至少一个实施例中，本文中所阐述的一或多个优点可藉由对应于IC布局图400的一或多个存储器及/或IC装置来达成。
图5是根据一些实施例的IC装置500的示意性剖视图。在至少一个实施例中，IC装置500对应于IC布局图400，且图5中的剖视图对应于沿图4中的线I-I截取的横截面。在本文中藉由相同的参考编号标示图1、图4及图5中对应的组件。
IC装置500包括衬底510及位于衬底510之上的有源区OD1。有源区OD1沿方向轴Y连续地延伸。在一些实施例中，衬底510是半导体衬底。N型及P型掺杂剂被添加至所述衬底，以对应地形成N阱及P阱。在图5中的实例性配置中，有源区OD1包括用于形成N型晶体管的P阱。其他配置亦在各种实施例的范围内。在一些实施例中，在相邻的P阱与N阱之间形成隔离结构。为简洁起见，自图5省略了隔离结构。
对应于字线WL[0]至WL[4]的栅极区PO0至PO4形成于有源区OD1之上，且与有源区OD1一起构成串联耦合的一串晶体管T0、T2、T4、T6、T8。栅极区PO0至PO4与有源区OD1之间存在栅极介电层，且为简洁起见，在图5中省略所述栅极介电层。串联耦合的晶体管T0、T2、T4、T6、T8具有共用源极/漏极区550、552、554、556，资料存储元件R0、R2、R4、R6欲形成于共用源极/漏极区550、552、554、556之上。晶体管T0、T8更包括源极/漏极区542、541，源极线接触件欲形成于源极/漏极区542、541之上。各种接触插塞544、545、546、547、548、543对应地位于源极/漏极区542、550、552、554、556、541之上且耦合至源极/漏极区542、550、552、554、556、541。在一些实施例中，接触插塞中的每一者被形成为源极/漏极接触件(MD)及位于所述源极/漏极接触件之上的对应VD通孔。各种M0导电图案M01、M00、M02、M04、M06、M03对应地位于接触插塞544、545、546、547、548、543之上且耦合至接触插塞544、545、546、547、548、543。M0导电图案M01、M03对应于图1中的源极线接触件112、111及/或图4中的V0通孔442、441。资料存储元件R0、R2、R4、R6对应地形成于M0导电图案M00、M02、M04、M06之上。各种M1导电图案M13、M17、M18、M19对应地位于资料存储元件R0、R2、R4、R6之上且耦合至资料存储元件R0、R2、R4、R6。M1导电图案M13、M18欲耦合至对应于位线BL[1]的M2导电图案M23。M1导电图案M17、M19欲耦合至对应于位线BL[0]的M2导电图案M22。
如针对资料存储元件R0所详细阐述，资料存储元件R0、R2、R4、R6中的每一者包括多层式结构。在图5中的实例性配置中，资料存储元件R0包括第一电极或底部电极561、第二电极或顶部电极562以及在衬底510的厚度方向上(例如，在方向轴Z上)夹于底部电极561与顶部电极562之间的资料存储材料层563。底部电极561位于对应的M0导电图案M00之上且耦合至所述对应的M0导电图案M00，而顶部电极562位于对应的M1导电图案M13下方且耦合至所述对应的M1导电图案M13。在一些实施例中，M0导电图案M00及/或M1导电图案M13被配置成资料存储元件R0的电极，且底部电极561及/或顶部电极562被省略。底部电极561及顶部电极562中的一或多者的实例性材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或类似材料。资料存储材料层563的实例性材料包括但不限于HfO2、Hf1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、Al2O3或类似材料。在至少一个实施例中，本文中所阐述的一或多个优点可藉由IC装置500来达成。
图6A是根据一些实施例的存储器的IC布局图600的示意图。在至少一个实施例中，IC布局图600存储于非暂时性计算机可读取媒体上。在本文中藉由相同的参考编号来标示图1、图4及图6中对应的组件。
IC布局图600包括第一部分601及第二部分602。在图6A中的实例性配置中，第一部分601对应于IC布局图400，且包括具有在方向轴X上彼此邻接的边界的胞元A与胞元B。第二部分602包括具有在方向轴X上彼此邻接的边界的胞元C与胞元D。胞元C与胞元A具有在方向轴Y上彼此邻接的边界。胞元B与胞元D具有在方向轴Y上彼此邻接的边界。为简洁起见，示出胞元B的边界，而省略其他胞元A、C、D的边界。IC布局图600的第一部分601与第二部分602共用同一组源极线SL[0]至SL[2]及同一组位线BL[0]至BL[3]。然而，IC布局图600的第二部分602包括对应于又一组字线WL[5]至WL[9]的又一组栅极区。对应于所述又一组字线WL[5]至WL[9]的栅极区与有源区OD1至OD4一起构成存取晶体管，所述存取晶体管以相似于针对图1、图4所阐述的方式耦合至对应的资料存储元件、源极线SL[0]至SL[2]及位线BL[0]至BL[3]。
在图6A中的实例中，胞元A至胞元D具有相同的配置。在一些实施例中，胞元A至胞元D中的二或更多者具有相对于彼此对称的配置。举例而言，在至少一个实施例中，胞元A中各种层的图案及/或区沿方向轴X与胞元C中对应层的对应图案及/或区对称。换言之，胞元C可藉由沿方向轴X翻转胞元A来获得。相似地，在一或多个实施例中，胞元D可藉由沿方向轴X翻转胞元B来获得。
在一些实施例中，藉由自胞元库加载胞元A至胞元D中的一或多者并将所加载的胞元沿方向轴X及/或方向轴Y邻接放置来产生IC布局图600。在一些实施例中，作为自动放置及布线(automated placement and routing，APR)方法的一部分，产生IC布局图600。在一些实施例中，APR方法的一或多个操作由APR系统(例如，包括于针对图10阐述的EDA系统中的系统)实行。在一些实施例中，APR方法的一或多个操作由处理器(例如针对图10阐述的EDA系统的处理器)执行。
图6B是根据一些实施例的对应于图6A中的IC布局图600中的有源区OD1的部分603的示意图。
如图6B中所示，有源区OD1沿方向轴Y自胞元A连续延伸至胞元C。有源区OD1包括源极/漏极区，所述源极/漏极区对应于界定源极线SL[0]的源极线接触件的V0通孔441、442、643。V0通孔441及下伏的源极/漏极区位于胞元A与胞元C之间的边界上。在对应于胞元A中的V0通孔441、442的源极/漏极区之间，有源区OD1更包括对应的串联耦合的晶体管的共用源极/漏极区及下伏的对应的资料存储元件R0、R2、R4、R6。在对应于胞元C中的V0通孔441、643的源极/漏极区之间，有源区OD1更包括对应的串联耦合的晶体管的共用源极/漏极区及下伏的对应的资料存储元件R8、R10、R12、R14。在胞元A与胞元C之间的有源区OD1中不存在间距或浪费面积。此不同于需要一对1T1R记忆胞的扩散区与相邻一对1T1R记忆胞的扩散区间隔开的其他方式。在其他方式中，相邻的几对1T1R记忆胞之间的间距会构成浪费芯片面积。在一或多个实施例中，此种间距及浪费芯片面积是可有利地避免的。在至少一个实施例中，相较于其他方式中的八个位元的排列方式而言，如针对图6B所阐述的八个位元(八个资料存储元件)的排列方式会节省约6％的芯片面积。
此外，由于根据一些实施例，有源区自一个胞元连续延伸至另一胞元，因此可有效地防止或至少减少由在其他方式中形成分开的或间隔的图案而引起的图案化问题(例如，光学近接效应(optical proximity effect，OPE))。作为结果，根据一些实施例的布局较其他方式中更均匀，此使得在一或多个实施例中消除或至少减少工艺变化成为可能。
图7A至图7E是根据一些实施例的IC装置700在制造工艺的各种阶段处的示意剖视图。在一些实施例中，IC装置700对应于本文中所阐述的存储器100、IC布局图400、IC装置500中的一或多者。在本文中藉由与图5中相同的参考编号来标示图7A至7E中在图1、图4、图5中具有对应组件的组件。
在图7A中，所述制造工艺自衬底510开始。在至少一个实施例中，衬底510包括硅衬底。在至少一个实施例中，衬底510包含硅锗(SiGe)、镓砷或其他适合的半导体材料。在图7A中的实例性配置中，衬底510包括P阱，所述P阱对应于图5中的P阱且亦对应于有源区OD1。在一些实施例中，在衬底510中形成多个有源区。例如藉由刻蚀衬底510的对应区域并利用绝缘材料来填充所刻蚀区域而在衬底510中形成隔离结构(未示出)。
在前端工艺(front-end-of-line，FEOL)处理中，在衬底510之上形成各种存取晶体管。举例而言，在具有有源区的衬底510之上沈积栅极介电质。栅极介电质的实例性材料包括但不限于氧化硅(例如热生长氧化硅(thermally grown silicon oxide))、高介电常数(high-k)介电质(例如金属氧化物)或类似材料。实例性高k介电质包括但不限于HfO2、Ta2O5、Al2O3、TiO2、TiN、ZrO2、SnO、SnO2或类似材料。在一些实施例中，藉由原子层沈积(atomic layer deposition，ALD)或其他适合的技术在衬底510之上沈积栅极介电质。
在栅极介电质之上沈积或形成栅极材料。栅极材料的实例性材料包括但不限于多晶硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他适合的导电材料。在一些实施例中，藉由化学气相沈积(chemical vapor deposition，CVD)、物理气相沈积(physical vapor deposition，PVD)(PVD或溅镀)、镀覆、原子层沈积(ALD)及/或其他适合的工艺来沈积栅极材料。
将栅极介电质及栅极材料图案化成多个栅极结构，所述多个栅极结构各自包括闸电极及下伏的栅极介电层734。闸电极对应于栅极区PO0至PO4，且在附图及下文中以栅极区PO0至PO4来做说明。在一些实施例中，栅极介电质及栅极材料的图案化包括光刻操作(photolithography operation)。
使用栅极结构作为罩幕，以在相邻于所述栅极结构的有源区的各种区中实行离子植入，以获得作为P阱中的N+植入区的源极/漏极区542、550、552、554、556、541来形成N型存取晶体管。其他类型的植入及/或阱亦在各种实施例的范围内。在一些实施例中，在每一栅极结构周围沈积间隔件(未示出)。例如藉由在源极/漏极区542、550、552、554、556、541之上在间隔件及/或栅极结构之间的空间中沈积导电材料来对应地形成各种接触插塞544、545、546、547、548、543。接触插塞在本文中有时被称为至装置通孔(via-to-device，VD)。在一些实施例中，在栅极区PO0至PO4之上对应地形成VG通孔结构(未示出)。如图7A中所示，获得所得的结构700A。
在FEOL处理之后，实行工艺后端(back-end-of-line，BEOL)处理以在存取晶体管之上形成内连线结构，以将IC装置700的各种元件或电路彼此电性耦合以及与外部电路系统电性耦合。在至少一个实施例中，内连线结构包括依序上覆的金属层及通孔层。上覆的金属层及通孔层对应地包括金属层M0、M1或类似金属层以及通孔层V0、V1或类似通孔层。在至少一个实施例中，自衬底510朝上逐层地依序制造内连线结构。在内连线结构的制造期间形成各种资料存储元件。
在图7B中，在FEOL处理开始时，在结构700A之上沈积介电层，在所述介电层之上沈积M0层，并将M0层图案化以形成对应地位于接触插塞544、545、546、547、548、543之上且耦合至接触插塞544、545、546、547、548、543的M0导电图案M01、M00、M02、M04、M06、M03。
在M0导电图案M00、M02、M04、M06之上形成各种资料存储元件。具体而言，在含有M0导电图案M00、M02、M04、M06的区之上依序沈积用于形成底部电极的第一导电材料、资料存储材料及用于形成顶部电极的第二导电材料。用于底部电极及/或顶部电极的实例性导电材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt或类似材料。实例性资料存储材料包括但不限于HfO2、Hf1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、Al2O3或类似材料。用于沈积资料存储材料及/或导电材料的实例性工艺包括但不限于CVD、PVD(溅镀)、ALD及/或其他适合的工艺。将包括夹于第一导电材料与第二导电材料之间的资料存储材料的多层式结构图案化成各别的资料存储元件R0、R2、R4、R6。如针对资料存储元件R0所示，资料存储元件R0、R2、R4、R6中的每一者包括底部电极561、顶部电极562及夹于底部电极561与顶部电极562之间的资料存储材料层563。在上面具有所述资料存储元件的衬底510之上沈积介电层。
在位于资料存储元件R0、R2、R4、R6之上的区中，将介电层图案化以形成对应于稍后欲形成的M1导电图案M13、M17、M18、M19的凹陷特征。在位于用于源极线接触件的M0导电图案M01、M03之上的区中，将介电层图案化以形成镶嵌结构，所述镶嵌结构具有对应于稍后欲形成的V0通孔442、441的介层窗孔(via hole)以及对应于稍后欲形成的M1导电图案M12、M11的凹陷特征。形成镶嵌结构的实例性图案化工艺包括二或更多个光刻图案化及非等向性刻蚀步骤，以首先形成介层窗孔，然后形成上覆的凹陷特征。在衬底510之上沈积导电材料以将位于M0导电图案M01、M03之上的镶嵌结构填满，以获得V0通孔442、441及M1导电图案M12、M11。所沈积的导电材料亦将位于资料存储元件R0、R2、R4、R6之上的凹陷特征填满，以获得M1导电图案M13、M17、M18、M19。如图7B中所示，获得所得的结构700B。
将所阐述的镶嵌工艺实行一或多次，以在M1层之上依序形成内连线结构的更高的通孔层及金属层的通孔及导电图案，以获得IC装置700。IC装置700的若干个V1通孔及M2导电图案在图7C至图7E中以点线示出，此乃因V1通孔及M2导电图案不出现于与IC装置700的其他所阐述特征相同的横截面上。
在图7C中，V1通孔452、451对应地位于M1导电图案M12、M11之上，且M2导电图案M21位于V1通孔452、451之上且将V1通孔452、451彼此耦合。M2导电图案M21界定源极线SL[0]。
在图7D中，V1通孔453、774对应地位于M1导电图案M13、M18之上，且M2导电图案M23位于V1通孔453、774之上且将V1通孔453、774彼此耦合。M2导电图案M23界定位线BL[1]。
在图7E中，V1通孔777、779对应地位于M1导电图案M17、M19之上，且M2导电图案M22位于V1通孔777、779之上且将V1通孔777、779彼此耦合。M2导电图案M22界定位线BL[0]。图7C中的V1通孔452、451及M2导电图案M21、图7D中的V1通孔453、774及M2导电图案M23以及图7E中的V1通孔777、779及M2导电图案M22皆在同一镶嵌工艺中形成。在至少一个实施例中，本文中所阐述的一或多个优点可藉由IC装置700来达成。
图8是根据一些实施例的制造IC装置的方法800的流程图。在至少一个实施例中，藉由方法800制造的IC装置对应于IC装置700，或者对应于本文中所阐述的存储器及/或IC装置中的一或多者。
在操作805处，在衬底的连续有源区之上形成晶体管。晶体管在第一源极/漏极区与第二源极/漏极区之间具有一组共用源极/漏极区。举例而言，如针对图5及图7A所阐述，在衬底510的连续有源区OD1之上形成晶体管T0、T2、T4、T6、T8。所述晶体管在第一源极/漏极区542与第二源极/漏极区541之间具有一组共用源极/漏极区550、552、554、556。
在操作815处，形成资料存储元件。具体而言，在所述一组共用源极/漏极区之上依序沈积第一导电材料、资料存储材料及第二导电材料，且然后将其图案化以获得资料存储元件。举例而言，如针对图7B所阐述，在所述一组共用源极/漏极区550、552、554、556之上依序沈积对应于底部电极561的第一导电材料、对应于资料存储材料层563的资料存储材料及对应于顶部电极562的第二导电材料，且然后将其图案化以获得所述一组资料存储元件R0、R2、R4、R6。
在操作825处，实行镶嵌工艺以获得源极线、第一位线及第二位线，所述源极线对第一源极/漏极区与第二源极/漏极区进行耦合，所述第一位线对所述一组资料存储元件中的一些资料存储元件进行耦合，所述第二位线对所述一组资料存储元件中的其他资料存储元件进行耦合。举例而言，如针对图7B所阐述，镶嵌工艺包括：在衬底之上沈积介电层，将所述介电层图案化以获得具有介层窗孔及位于所述介层窗孔之上的凹陷特征的镶嵌结构，并将导电材料填充至镶嵌结构的介层窗孔及凹陷特征中。作为镶嵌工艺的结果，获得源极线SL[0]、位线BL[1]及位线BL[0]。如图7中所示，源极线SL[0](即，M2导电图案M21)对第一源极/漏极区542与第二源极/漏极区541进行耦合。如图7D中所示，位线BL[1](即，M2导电图案M23)对一些资料存储元件R0、R4进行耦合。如图7E中所示，位线BL[0](即，M2导电图案M22)对其他资料存储元件R2、R6进行耦合。在至少一个实施例中，本文中所阐述的一或多个优点可藉由根据方法800制造的一或多个存储器及/或IC装置来达成。
图9是根据一些实施例的操作存储器的方法900的流程图。在至少一个实施例中，由方法900操作的存储器对应于存储器100，或者对应于本文中所阐述的存储器及/或IC装置中的一或多者。在一些实施例中，方法900由控制器(例如针对图1所阐述的控制器102)实行。
在操作905处，向第一字线及第二字线施加导通电压。将第一字线耦合至串联耦合的一串晶体管中的第一晶体管的栅极，第一晶体管具有耦合至欲被存取的资料存储元件的第一端部的端子。将第二字线耦合至所述一串晶体管中的第二晶体管的栅极，第二晶体管具有与第一晶体管之间的共用端子及耦合至源极线的又一端子。举例而言，如针对图3A所阐述，向第一字线WL[1]及第二字线WL[0]施加导通电压VR。将第一字线WL[1]耦合至串联耦合的一串晶体管T0、T2、T4、T6中的第一晶体管T2的栅极。第一晶体管T2具有耦合至欲被存取的资料存储元件R2的第一端部的端子122。将第二字线WL[0]耦合至所述一串晶体管中的第二晶体管T0的栅极。第二晶体管T0具有与第一晶体管T2之间的共用端子120以及在源极线接触件112处耦合至源极线SL[0]的又一端子。作为导通电压VR的结果，晶体管T2、T0被导通以将资料存储元件R2的第一端部的端子122耦合至源极线SL[0]。
在操作915处，向源极线施加第一电压，且向耦合至欲被存取的资料存储元件的第二端部的第一位线施加不同于第一电压的第二电压。举例而言，如针对图3A所阐述，向源极线SL[0]施加第一电压(即，0伏)，而向位线BL[0]施加不同的第二电压VR。将位线BL[0]耦合至欲被存取的资料存储元件R2的第二端部123。作为结果，对应于第一电压与第二电压之间的电压差的存取电压被施加于资料存储元件R2两端，以自资料存储元件R2进行读取或向资料存储元件R2进行写入。在另一实例中，如针对图3C所阐述，施加至源极线SL[0]的第一电压是导通电压VR+dV，而施加至位线BL[0]的第二电压是0伏。
在一些实施例中，所阐述的一或多个记忆胞、存储器、IC装置及方法适用于各种类型的晶体管或装置技术，所述装置技术包括但不限于平面型晶体管技术、FINFET技术、奈米片FET技术、奈米导线FET技术或类似技术。根据一些实施例的一或多个记忆胞、存储器、IC装置及方法亦与各种技术节点相容。
所阐述的方法包括实例性操作，但其未必需要以所示次序来实行。根据本实用新型实施例的精神及范围，可适宜地添加操作、替换操作、改变操作的次序及/或消除操作。将不同特征及/或不同实施例加以组合的实施例亦在本实用新型的范围内，且其将在此项技术中具有通常知识者阅读本实用新型之后显而易见。
图10是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统1000的方块图。
在一些实施例中，EDA系统1000包括自动布局与绕线(auto place and route，APR)系统。根据一些实施例，可例如使用EDA系统1000实施根据一或多个实施例的本文中所述的设计表示导线布线排列方式的布局图的方法。
在一些实施例中，EDA系统1000是包括硬体处理器1002及非暂时性计算机可读取存储媒体1004的一般用途计算装置。存储媒体1004被编码有(即存储)计算机程式码1006(即，可执行指令集)等。由硬体处理器1002执行指令(计算机程式码1006)表示(至少部分地)实施本文中根据一或多个实施例所述的方法(在下文中，所提出的工艺及/或方法)的一部分或全部的EDA工具。
处理器1002经由汇流排1008电性耦合至计算机可读取存储媒体1004。处理器1002亦经由汇流排1008电性耦合至I/O介面1010。网路介面1012亦经由汇流排1008电性连接至处理器1002。网路介面1012连接至网路1014，以使得处理器1002及计算机可读取存储媒体1004能够经由网路1014连接至外部元件。处理器1002被配置成执行编码于计算机可读取存储媒体1004中的计算机程式码1006以使系统1000可用于实行所提出的工艺及/或方法的一部分或全部。在一或多个实施例中，处理器1002是中央处理单元(central processingunit，CPU)、多处理器、分布式处理系统、特殊应用集成电路(application specificintegrated circuit，ASIC)及/或适合的处理单元。
在一或多个实施例中，计算机可读取存储媒体1004是电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读取存储媒体1004包括半导体或固态存储器、磁带、可移除计算机磁片、随机存取存储器(random access memory，RAM)、唯读存储器(read-only memory，ROM)、硬磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读取存储媒体1004包括光盘唯读存储器(compact disk-read only memory，CD-ROM)、光盘读取/写入(compact disk-read/write，CD-R/W)及/或数字视讯盘(digitalvideo disc，DVD)。
在一或多个实施例中，存储媒体1004存储计算机程式码1006，计算机程式码1006被配置成使系统1000(其中此种执行表示(至少部分地)EDA工具)可用于实行所提出的工艺及/或方法的一部分或全部。在一或多个实施例中，存储媒体1004亦存储促进实行所提出的工艺及/或方法的一部分或全部的资讯。在一或多个实施例中，存储媒体1004存储包括本文中所揭露的此种标准胞元的标准胞元库1007。
EDA系统1000包括I/O介面1010。I/O介面1010耦合至外部电路系统。在一或多个实施例中，I/O介面1010包括用于将资讯及命令传达至处理器1002的键盘、小键盘、滑鼠、轨迹球、轨迹板、触控屏幕及/或游标方向键。
EDA系统1000亦包括耦合至处理器1002的网路介面1012。网路介面1012使得系统1000能够与网路1014进行通讯，网路1014连接有一或多个其他计算机系统。网路介面1012包括无线网路介面，例如蓝芽(BLUETOOTH)、无线保真(wireless fidelity，WIFI)、全球互通微波存取(Worldwide Interoperability for Microwave Access，WIMAX)、通用封包无线电服务(General Packet Radio Service，GPRS)或宽频分码多重存取(wideband codedivision multiple access，WCDMA)；或者有线网路介面，例如乙太网路(ETHERNET)、通用串列汇流排(universal serial bus，USB)或电机及电子工程师学会-1364(Institute ofElectrical and Electronic Engineers-1364，IEEE-1364)。在一或多个实施例中，在二或更多个系统1000中实施所提出的工艺及/或方法的一部分或全部。
系统1000被配置成经由I/O介面1010接收资讯。经由I/O介面1010接收的资讯包括由处理器1002处理的指令、资料、设计规则、标准胞元库及/或其他参数中的一或多者。经由汇流排1008将资讯传送至处理器1002。EDA系统1000被配置成经由I/O介面1010接收与使用者介面(user interface，UI)相关的资讯。所述资讯作为使用者介面(UI)1042存储于计算机可读取媒体1004中。
在一些实施例中，以由处理器执行的独立的软体应用形式来实施所提出的工艺及/或方法的一部分或全部。在一些实施例中，以作为附加软体应用的一部分的软体应用形式实施所提出的工艺及/或方法的一部分或全部。在一些实施例中，以软体应用的插件形式实施所提出的工艺及/或方法的一部分或全部。在一些实施例中，以作为EDA工具的一部分的软体应用形式来实施所提出的工艺及/或方法中的至少一者。在一些实施例中，以由EDA系统1000使用的软体应用形式来实施所提出的工艺及/或方法的一部分或全部。在一些实施例中，使用工具(例如，可自楷登设计系统(CADENCE DESIGN SYSTEMS)公司购得的或另一适合的布局产生工具)来产生包括标准胞元的布局图。
在一些实施例中，以非暂时性计算机可读取记录媒体中所存储的程式的功能形式来达成所述工艺。非暂时性计算机可读取记录媒体的实例包括但不限于外部/可移除及/或内部/内建存储单元或记忆单元，例如光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM、RAM)、记忆卡及类似单元中的一或多者。
图11是根据一些实施例的集成电路(IC)制造系统1100及与IC制造系统1100相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1100制作以下中的至少一者：(A)一或多个半导体罩幕或(B)半导体集成电路的一层中的至少一个组件。
在图11中，IC制造系统1100包括例如设计分部(design house)1120、罩幕分部1130及IC代工厂1150(或称IC制造商或IC制作商)等实体，所述实体在与制造IC装置1160相关的设计、开发及制造循环及/或服务中彼此互动。系统1100中的实体是经由通讯网路而连接。在一些实施例中，通讯网路是单一网路。在一些实施例中，通讯网路是各种不同的网路，例如内部网路及网际网路。通讯网路包括有线通讯通道及/或无线通讯通道。每一实体与其他实体中的一或多者互动，且向其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，单一较大的公司拥有设计分部1120、罩幕分部1130及IC代工厂1150中的二或更多者。在一些实施例中，设计分部1120、罩幕分部1130及IC代工厂1150中的二或更多者共存于共同的设施中且使用共同的资源。
设计分部(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括为IC装置1160设计的各种几何图案。几何图案对应于构成欲被制作的IC装置1160的各种组件的金属层、氧化物层或半导体层的图案。各种层进行组合以形成各种IC特征。举例而言，IC设计布局图1122的一部分包括欲形成于半导体衬底(例如硅晶片)中的各种IC特征(例如有源区、闸电极、源极及漏极、层间内连线的金属线或通孔以及接合接垫的开口)以及设置于半导体衬底上的各种材料层。设计分部1120实施适当设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、物理设计或放置及布线(place-and-route)操作中的一或多者。IC设计布局图1122是以具有几何图案的资讯的一或多个资料档案形式来呈现。举例而言，可以GDSII档案格式或DFII档案格式表达IC设计布局图1122。
罩幕分部1130包括资料准备1132及罩幕制作1144。罩幕分部1130使用IC设计布局图1122，以根据IC设计布局图1122制造一或多个罩幕1145以用于制作IC装置1160的各种层。罩幕分部1130实行罩幕资料准备1132，在进行所述罩幕资料准备1132时将IC设计布局图1122转变为代表性资料档案(「representative data file，RDF」)。罩幕资料准备1132为罩幕制作1144提供RDF。罩幕制作1144包括罩幕绘图机(mask writer)。罩幕绘图机将RDF转换成衬底(例如，罩幕(罩版(reticle))1145或半导体晶片1153)上的影像。罩幕资料准备1132操控设计布局图1122以遵循罩幕绘图机的特定特性及/或IC代工厂1150的要求。在图11中，将罩幕资料准备1132及罩幕制作1144示出为分开的元件。在一些实施例中，罩幕资料准备1132及罩幕制作1144可被统称为罩幕资料准备。
在一些实施例中，罩幕资料准备1132包括光学近接修正(optical proximitycorrection，OPC)，光学近接修正使用光刻增强技术来补偿影像误差(例如，可能由绕射、干扰、其他工艺效应及类似原因引起的影像误差)。OPC调整IC设计布局图1122。在一些实施例中，罩幕资料准备1132更包括解析度增强技术(resolution enhancement technique，RET)，例如偏轴照明、次级解析辅助特征、相移罩幕、其他适合的技术及类似技术或者其组合。在一些实施例中，亦使用反演光刻技术(inverse lithography technology，ILT)，其将OPC视为反演成像问题。
在一些实施例中，罩幕资料准备1132包括罩幕规则检查器(mask rule checker，MRC)，所述罩幕规则检查器利用含有某些几何限制及/或连接限制的一组罩幕生成规则对已经历OPC中的过程的IC设计布局图1122进行检查，以确保有足够的余裕来将半导体制造工艺的可变性及类似因素考量在内。在一些实施例中，MRC修改IC设计布局图1122以补偿罩幕制作1144期间的限制，此可取消为满足罩幕生成规则而藉由OPC实行的修改的一部分。
在一些实施例中，罩幕资料准备1132包括光刻工艺检查(lithography processchecking，LPC)，所述光刻工艺检查对将由IC代工厂1150为制作IC装置1160而实施的处理进行仿真。LPC基于IC设计布局图1122对此种处理进行仿真以生成仿真的已制成装置，例如IC装置1160。LPC仿真中的处理参数可包括与IC制造循环的各种工艺相关联的参数、与用于制造IC的工具相关联的参数及/或制造工艺的其他态样。LPC会考虑到各种因子，例如空中影像对比(aerial image contrast)、焦深(「depth of focus，DOF」)、罩幕误差增强因子(「mask error enhancement factor，MEEF」)、其他适合的因子及类似因子或者其组合。在一些实施例中，在已藉由LPC而生成仿真的已制成装置之后，若仿真的装置的形状相近度不足以满足设计规则，则重复进行OPC及/或MRC以进一步改进IC设计布局图1122。
应理解，对罩幕资料准备1132的以上说明已出于清晰目的而加以简化。在一些实施例中，资料准备1132包括附加特征，例如根据制造规则修改IC设计布局图1122的逻辑运算(logic operation，LOP)。另外，可按照各种不同的次序执行在资料准备1132期间应用于IC设计布局图1122的工艺。
在罩幕资料准备1132之后及在罩幕制作1144期间，基于经修改的IC设计布局图1122制作一个罩幕1145或一组罩幕1145。在一些实施例中，罩幕制作1144包括基于IC设计布局图1122实行一或多次光刻曝光。在一些实施例中，使用电子束(electron-beam，e-beam)或由多个电子束构成的机制基于经修改的IC设计布局图1122在罩幕(光罩(photomask)或罩版)1145上形成图案。可以各种技术形成罩幕1145。在一些实施例中，使用二元技术形成罩幕1145。在一些实施例中，罩幕图案包括不透明区及透明区。用于对已涂布于晶片上的影像敏感材料层(例如，光阻)进行曝光的辐射束(例如，紫外线(ultraviolet，UV)束)被不透明区阻挡且透射穿过透明区。在一个实例中，罩幕1145的二元罩幕版本包括透明衬底(例如，熔融石英)及涂布于二元罩幕的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成罩幕1145。在罩幕1145的相移罩幕(phase shift mask，PSM)版本中，形成于所述相移罩幕上的图案中的各种特征被配置成具有适当相位差以增强解析度及成像品质。在各种实例中，相移罩幕可为衰减的PSM或交替的PSM。由罩幕制作1144产生的罩幕用于各种工艺中。举例而言，此种罩幕用于离子植入工艺中以在半导体晶片1153中形成各种掺杂区，用于刻蚀工艺中以在半导体晶片1153中形成各种刻蚀区，及/或用于其他适合的工艺中。
IC代工厂1150是包括用于制作各种不同的IC产品的一或多个制造设施的IC制作企业。在一些实施例中，IC代工厂1150是半导体制造厂。举例而言，可存在用于多个IC产品的前端制作(工艺前端(FEOL)制作)的制造设施，而第二制造设施可提供用于IC产品的内连及封装的后端制作(工艺后端(BEOL)制作)，且第三制造设施可为制造企业提供其他服务。
IC代工厂1150包括制作工具1152，制作工具1152被配置成对半导体晶片1153执行各种制造操作，进而使得根据罩幕(例如，罩幕1145)制作IC装置1160。在各种实施例中，制作工具1152包括以下中的一或多者：晶片步进机、离子植入机、光阻涂布机、工艺腔室(例如，化学气相沈积(CVD)腔室或低压CVD(low pressure CVD，LPCVD)炉)、化学机械研磨(chemical mechanical polishing，CMP)系统、等离子体刻蚀系统、晶片清洁系统或能够实行本文中所论述的一或多个适合的制造工艺的其他制造装备。
IC代工厂1150使用由罩幕分部1130制作的罩幕1145来制作IC装置1160。因此，IC代工厂1150至少间接使用IC设计布局图1122来制作IC装置1160。在一些实施例中，由IC代工厂1150使用罩幕1145来制作半导体晶片1153以形成IC装置1160。在一些实施例中，IC制作包括至少间接地基于IC设计布局图1122实行一或多次光刻曝光。半导体晶片1153包括硅衬底或上面形成有材料层的其他适当衬底。半导体晶片1153更包括各种掺杂区、介电特征、多层级内连线及类似特征(在后续的制造步骤处形成)中的一或多者。
例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公开的美国核准前公开案第20150278429号、2014年2月6日公开的美国核准前公开案第20140040838号及2007年8月21日授权的美国专利第7,260,442号中有关于集成电路(IC)制造系统(例如，图11所示系统1100)及与IC制造系统相关联的IC制造流程的细节，上述案件中的每一者特此全文并入供参考。
在一些实施例中，一种存储器包括：一组字线；一组位线；源极线，具有第一源极线接触件及第二源极线接触件；一组晶体管，串联耦合于源极线的第一源极线接触件与第二源极线接触件之间；以及一组资料存储元件。所述一组晶体管具有耦合至所述一组字线中对应的字线的栅极。所述一组资料存储元件中的每一资料存储元件耦合于所述一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线之间。
在一些实施例中，所述一组资料存储元件中的一对相邻资料存储元件耦合至所述一组位线中不同的位线。在一些实施例中，所述一组晶体管包括：第一晶体管，具有耦合至所述第一源极线接触件的端子，第二晶体管，具有耦合至所述第二源极线接触件的端子，以及第三晶体管，具有与所述第一晶体管共用的第一共用端子以及又一端子，所述一组资料存储元件包括：第一资料存储元件，耦合于所述第一共用端子与所述一组位线中的第一位线之间，以及第二资料存储元件，耦合于所述第三晶体管的所述又一端子与所述一组位线中的第二位线之间。在一些实施例中，所述第三晶体管的所述又一端子是所述第三晶体管与所述第二晶体管的第二共用端子。在一些实施例中，所述一组晶体管更包括第四晶体管，所述第三晶体管的所述又一端子是所述第三晶体管与所述第四晶体管的第二共用端子，所述第四晶体管具有与所述第二晶体管共用的第三共用端子，且所述一组资料存储元件更包括耦合于所述第三共用端子与所述第一位线之间的第三资料存储元件。在一些实施例中，所述一组晶体管更包括第四晶体管及第五晶体管，所述第三晶体管的所述又一端子是所述第三晶体管与所述第四晶体管的第二共用端子，所述第四晶体管具有与所述第五晶体管共用的第三共用端子，所述第五晶体管具有与所述第二晶体管共用的第四共用端子，且所述一组资料存储元件更包括：第三资料存储元件，耦合于所述第三共用端子与所述第一位线及所述第二位线中的一者之间，以及第四资料存储元件，耦合于所述第四共用端子与所述第一位线及所述第二位线中的另一者之间。在一些实施例中，存储器更包括：又一源极线，具有第三源极线接触件及第四源极线接触件；以及又一组晶体管，串联耦合于所述又一源极线的所述第三源极线接触件与所述第四源极线接触件之间，所述又一组晶体管具有耦合至所述一组字线中对应的字线的栅极；以及又一组资料存储元件，各自耦合于以下之间：所述又一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线。在一些实施例中，存储器更包括：又一组位线；又一组晶体管，串联耦合于所述源极线的所述第一源极线接触件与所述第二源极线接触件之间，所述又一组晶体管具有耦合至所述一组字线中对应的字线的栅极；以及又一组资料存储元件，各自耦合于以下之间：所述又一组晶体管中对应的一对相邻晶体管的共用端子与所述又一组位线中对应的位线。在一些实施例中，所述源极线更具有第三源极线接触件，所述存储器更包括：又一组字线；又一组晶体管，串联耦合于所述源极线的所述第二源极线接触件与所述第三源极线接触件之间，所述又一组晶体管具有耦合至所述又一组字线中对应的字线的栅极；以及又一组资料存储元件，各自耦合于以下之间：所述又一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线。在一些实施例中，所述一组资料存储元件中的每一资料存储元件是电阻式随机存取存储器元件、相变随机存取存储器元件或磁阻式随机存取存储器元件。
在一些实施例中，一种集成电路(IC)装置包括：衬底；有源区，在衬底之上沿第一方向连续延伸；多个栅极区，沿交错于第一方向的第二方向延伸跨过有源区；源极线；以及多个资料存储元件。所述多个栅极区将有源区划分成多个源极/漏极区。所述多个栅极区中的每一栅极区排列于所述多个源极/漏极区中对应的一对源极/漏极区之间。所述多个源极/漏极区包括：第一源极/漏极区、第二源极/漏极区及第三源极/漏极区；第一组源极/漏极区，位于第一源极/漏极区与第二源极/漏极区之间；以及第二组源极/漏极区，位于第二源极/漏极区与第三源极/漏极区之间。源极线具有对应地耦合至第一源极/漏极区、第二源极/漏极区及第三源极/漏极区的第一源极线接触件、第二源极线接触件及第三源极线接触件。所述多个资料存储元件包括：第一组资料存储元件，对应地耦合至所述第一组源极/漏极区；以及第二组资料存储元件，对应地耦合至所述第二组源极/漏极区。
在一些实施例中，集成电路装置更包括：至少一个金属层，位于所述多个栅极区之上，且包括：源极线，耦合至所述第一源极线接触件、所述第二源极线接触件及所述第三源极线接触件，以及一组位线，对应地耦合至所述多个资料存储元件。在一些实施例中，所述一组位线包括第一位线及第二位线，在所述第一组资料存储元件及所述第二组资料存储元件中的每一者中，耦合至所述第一位线的资料存储元件与耦合至所述第二位线的资料存储元件沿所述第一方向交替地排列。在一些实施例中，所述第一组资料存储元件及所述第二组资料存储元件中的每一者包括两个、三个或四个资料存储元件。在一些实施例中，所述多个资料存储元件中的每一者包括：底部电极，位于所述多个源极/漏极区中对应的源极漏极区之上并耦合至所述对应的源极/漏极区，顶部电极，以及资料存储材料，位于所述底部电极与所述顶部电极之间。在一些实施例中，集成电路装置更包括：金属层，位于所述多个栅极区之上，且包括：源极线，耦合至所述第一源极线接触件、所述第二源极线接触件及所述第三源极线接触件，第一位线，耦合至所述第一组资料存储元件中的至少一个资料存储元件的所述顶部电极及所述第二组资料存储元件中的至少一个资料存储元件的所述顶部电极，以及第二位线，耦合至所述第一组资料存储元件中的至少又一个资料存储元件的所述顶部电极及所述第二组资料存储元件中的至少又一个资料存储元件的所述顶部电极。
在一些实施例中，一种方法包括藉由以下方式来对第一资料存储元件进行存取：向第一字线及第二字线施加导通电压；向源极线施加第一电压；以及向耦合至欲被存取的资料存储元件的第二端部的第一位线施加不同于第一电压的第二电压。第一字线耦合至串联耦合的一串晶体管中的第一晶体管的栅极，第一晶体管具有耦合至欲被存取的资料存储元件的第一端部的端子。第二字线耦合至所述一串晶体管中的第二晶体管的栅极，第二晶体管具有与第一晶体管共用的共用端子以及耦合至源极线的又一端子。
在一些实施例中，所述存取所述第一资料存储元件更包括：向第二位线施加所述第一电压，其中所述第二位线与所述第一晶体管和所述第二晶体管的所述共用端子之间耦合有第二资料存储元件。在一些实施例中，所述方法更包括存取第三资料存储元件，其中所述存取所述第三资料存储元件包括：向以下施加所述导通电压：第三字线，耦合至所述一串晶体管中的第三晶体管的栅极，所述第三晶体管具有耦合至所述第三资料存储元件的第一端部的端子，以及第四字线，耦合至所述一串晶体管中的第四晶体管的栅极，所述第四晶体管具有与所述第三晶体管共用的共用端子以及耦合至所述源极线的又一端子，其中所述一串晶体管更包括第五晶体管，所述第五晶体管耦合于所述第一资料存储元件的所述第一端部与所述第三资料存储元件的所述第一端部之间；向所述源极线施加所述第一电压及所述第二电压中的一者；以及向所述第一位线及所述第二位线中的一者施加所述第一电压及所述第二电压中的另一者，其中所述第一位线及所述第二位线中的所述一者耦合至所述第三资料存储元件的第二端部。在一些实施例中，所述存取所述第三资料存储元件更包括：向所述第一位线及所述第二位线中的另一者施加所述第一电压及所述第二电压中的所述一者，其中所述第三晶体管和所述第四晶体管的所述共用端子与所述第一位线及所述第二位线中的所述另一者之间耦合有第四资料存储元件。
前述内容概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本实用新型的态样。熟习此项技术者应理解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种存储器，其特征在于，包括：
一组字线；
一组位线；
源极线，具有第一源极线接触件及第二源极线接触件；
一组晶体管，串联耦合于所述源极线的所述第一源极线接触件与所述第二源极线接触件之间，所述一组晶体管具有耦合至所述一组字线中对应的字线的栅极；以及
一组资料存储元件，各自耦合于以下之间
所述一组晶体管中对应的一对相邻晶体管的共用端子与
所述一组位线中对应的位线。
2.根据权利要求1所述的存储器，其特征在于
所述一组资料存储元件中的一对相邻资料存储元件耦合至所述一组位线中不同的位线。
3.根据权利要求1所述的存储器，其特征在于
所述一组晶体管包括：
第一晶体管，具有耦合至所述第一源极线接触件的端子，
第二晶体管，具有耦合至所述第二源极线接触件的端子，以及
第三晶体管，具有与所述第一晶体管共用的第一共用端子以及又一端子，
所述一组资料存储元件包括：
第一资料存储元件，耦合于所述第一共用端子与所述一组位线中的第一位线之间，以及
第二资料存储元件，耦合于所述第三晶体管的所述又一端子与所述一组位线中的第二位线之间。
4.根据权利要求3所述的存储器，其特征在于
所述第三晶体管的所述又一端子是所述第三晶体管与所述第二晶体管的第二共用端子。
5.根据权利要求3所述的存储器，其特征在于
所述一组晶体管更包括第四晶体管，
所述第三晶体管的所述又一端子是所述第三晶体管与所述第四晶体管的第二共用端子，
所述第四晶体管具有与所述第二晶体管共用的第三共用端子，且
所述一组资料存储元件更包括耦合于所述第三共用端子与所述第一位线之间的第三资料存储元件。
6.根据权利要求3所述的存储器，其特征在于
所述一组晶体管更包括第四晶体管及第五晶体管，
所述第三晶体管的所述又一端子是所述第三晶体管与所述第四晶体管的第二共用端子，
所述第四晶体管具有与所述第五晶体管共用的第三共用端子，
所述第五晶体管具有与所述第二晶体管共用的第四共用端子，且
所述一组资料存储元件更包括：
第三资料存储元件，耦合于所述第三共用端子与所述第一位线及所述第二位线中的一者之间，以及
第四资料存储元件，耦合于所述第四共用端子与所述第一位线及所述第二位线中的另一者之间。
7.根据权利要求1所述的存储器，其特征在于，更包括：
又一源极线，具有第三源极线接触件及第四源极线接触件；以及
又一组晶体管，串联耦合于所述又一源极线的所述第三源极线接触件与所述第四源极线接触件之间，所述又一组晶体管具有耦合至所述一组字线中对应的字线的栅极；以及
又一组资料存储元件，各自耦合于以下之间
所述又一组晶体管中对应的一对相邻晶体管的共用端子与所述一组位线中对应的位线。
8.根据权利要求1所述的存储器，其特征在于，更包括：
又一组位线；
又一组晶体管，串联耦合于所述源极线的所述第一源极线接触件与所述第二源极线接触件之间，所述又一组晶体管具有耦合至所述一组字线中对应的字线的栅极；以及
又一组资料存储元件，各自耦合于以下之间
所述又一组晶体管中对应的一对相邻晶体管的共用端子与
所述又一组位线中对应的位线。
9.根据权利要求1所述的存储器，其特征在于所述源极线更具有第三源极线接触件，所述存储器更包括：
又一组字线；
又一组晶体管，串联耦合于所述源极线的所述第二源极线接触件与所述第三源极线接触件之间，所述又一组晶体管具有耦合至所述又一组字线中对应的字线的栅极；以及
又一组资料存储元件，各自耦合于以下之间
所述又一组晶体管中对应的一对相邻晶体管的共用端子与
所述一组位线中对应的位线。
10.一种集成电路装置，其特征在于，包括：
衬底；
有源区，在所述衬底之上沿第一方向连续延伸；
多个栅极区，沿交错于所述第一方向的第二方向延伸跨过所述有源区，并将所述有源区划分成多个源极/漏极区，所述多个栅极区中的每一栅极区排列于所述多个源极/漏极区中对应的一对源极/漏极区之间，所述多个源极/漏极区包括：
第一源极/漏极区、第二源极/漏极区及第三源极/漏极区，
第一组源极/漏极区，位于所述第一源极/漏极区与所述第二源极/漏极区之间，以及
第二组源极/漏极区，位于所述第二源极/漏极区与所述第三源极/漏极区之间；
源极线，具有对应地耦合至所述第一源极/漏极区、所述第二源极/漏极区及所述第三源极/漏极区的第一源极线接触件、第二源极线接触件及第三源极线接触件；以及
多个资料存储元件，包括：
第一组资料存储元件，对应地耦合至所述第一组源极/漏极区，以及
第二组资料存储元件，对应地耦合至所述第二组源极/漏极区。
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