KR20230122963A - Ic 논리 소자, 레이아웃, 시스템, 및 방법 - Google Patents

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이원 왕
치아춘 우
후이종 주앙
영천 치엔
제리 창 주이 카오
시앙동 천
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

IC 소자는, 제1 방향으로 연장되고, 전력 공급 또는 기준 전압 중 하나를 운송하는 제1 및 제2 전력 레일들, 제1 및 제2 전력 레일들 사이에서 연장되고 전력 공급 또는 기준 전압 중 다른 하나를 운송하는 제3 전력 레일, 및 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은, 제1 및 제2 전력 레일들 사이에서 연장된 제1 내지 제4 활성 영역들, 제1 방향에 수직으로 연장된 복수의 게이트 구조물들, 및 제3 전력 레일을 가로질러 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 포함한다. 제2 및 제3 활성 영역들 각각은 제3 전력 레일에 인접해 있고, 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들에 전기적으로 연결되며, 복수의 트랜지스터들은 AOI, OAI, 또는 4입력 NAND 게이트 중 하나로서 구성된다.

Description

IC 논리 소자, 레이아웃, 시스템, 및 방법{IC LOGIC DEVICE, LAYOUT, SYSTEM, AND METHOD}
본 출원은 2022년 2월 15일에 출원된 미국 가특허 출원 63/310,478의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에 병합된다.
집적 회로(Integrated Circuit; IC) 소형화의 진행 중인 추세는 이전 기술들보다 더 적은 전력을 소비하되, 더 빠른 속도로 더 많은 기능을 제공하는 점진적으로 더 작아지는 소자들을 초래시켰다. 이러한 소형화는 계속해서 엄격한 규격에 얽매이는 설계 및 제조 혁신들을 통해 달성되었다. IC 구조 설계 및 제조 규격이 충족되는 것을 보장하면서 반도체 소자들에 대한 설계들을 생성하고, 수정하며, 검증하기 위해 다양한 전자 설계 자동화(electronic design automation; EDA) 툴이 사용된다.
일부 실시예들에서, IC 소자는, 제1 방향으로 연장된 제1 및 제2 전력 레일들 - 제1 및 제2 전력 레일들 각각은 전력 공급 전압 또는 전력 공급 기준 전압 중 하나를 운송하도록 구성됨 -, 제1 및 제2 전력 레일들 사이에서 제1 방향으로 연장된 제3 전력 레일 - 제3 전력 레일은 전력 공급 전압 또는 전력 공급 기준 전압 중 다른 하나를 운송하도록 구성됨 -, 및 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은, 제1 및 제2 전력 레일들 사이에서 제1 방향으로 연장된 제1 내지 제4 활성 영역들 - 제2 및 제3 활성 영역들 각각은 제3 전력 레일에 인접해 있음 -, 제1 방향에 수직인 제2 방향으로 연장된 복수의 게이트 구조물들, 및 제3 전력 레일을 가로질러 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 포함한다. 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들에 전기적으로 연결되며, 복수의 트랜지스터들은 AOI, OAI, 또는 4입력 NAND 게이트 중 하나로서 구성된다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들은 제3 전력 레일 아래에 놓여 있고 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 각각의 제1 및 제2 MD 세그먼트들을 포함한다. 일부 실시예들에서, IC 소자는 제3 전력 레일 아래에 놓여 있고 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 제3 및 제4 MD 세그먼트들을 포함한다. 일부 실시예들에서, IC 소자는 제1 방향으로 연장된 제1 내지 제3 금속 세그먼트들을 포함하고, 제1 금속 세그먼트는 제1 및 제2 MD 세그먼트들 위에 놓여 있고, 제2 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제5 내지 제7 MD 세그먼트들 위에 놓여 있고 제5 내지 제7 MD 세그먼트들에 전기적으로 연결되고, 제2 금속 세그먼트는 제3 MD 세그먼트 위에 놓여 있고, 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제8 및 제9 MD 세그먼트들 위에 놓여 있고 제8 및 제9 MD 세그먼트들에 전기적으로 연결되고, 제3 금속 세그먼트는 제4 MD 세그먼트 위에 놓여 있고, 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제10 및 제11 MD 세그먼트들 위에 놓여 있고 제10 및 제11 MD 세그먼트들에 전기적으로 연결된다. 일부 실시예들에서, IC 소자는, 상기 제1 MD 세그먼트와, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제3 MD 세그먼트와 상기 제1 MD 세그먼트 각각에 전기적으로 연결되며 상기 제1 방향으로 연장된 제1 금속 세그먼트를 포함하는 제1 도전성 경로, 및 상기 제2 MD 세그먼트와, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제4 MD 세그먼트와 상기 제2 MD 세그먼트 각각에 전기적으로 연결되며 상기 제1 방향으로 연장된 제2 금속 세그먼트를 포함하는 제2 도전성 경로를 포함한다. 일부 실시예들에서, 제1 도전성 경로는, 제3 전력 레일을 가로질러 제2 방향으로 연장되고 제1 금속 세그먼트와 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트를 포함하며, 제2 도전성 경로는, 제3 전력 레일을 가로질러 제2 방향으로 연장되고 제2 금속 세그먼트와 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제6 MD 세그먼트를 포함한다. 일부 실시예들에서, IC 소자는 제3 도전성 경로를 포함하고, 제3 도전성 경로는, 제3 전력 레일을 가로질러 제2 방향으로 연장되고, 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트, 및 제1 방향으로 연장되고, 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제6 및 제7 MD 세그먼트들과 제5 MD 세그먼트 각각에 전기적으로 연결된 제3 금속 세그먼트를 포함한다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들 각각은 제3 전력 레일과 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 각각 위에 놓여 있는 금속 세그먼트를 포함한다. 일부 실시예들에서, 제1 및 제2 전력 레일들 각각은 전력 공급 전압을 운송하도록 구성되고, 제3 전력 레일은 전력 공급 기준 전압을 운송하도록 구성되고, 제1 및 제4 활성 영역들 각각은 p형 활성 영역이며, 제2 및 제3 활성 영역들 각각은 n형 활성 영역이다. 일부 실시예들에서, 제1 및 제2 전력 레일들 각각은 전력 공급 기준 전압을 운송하도록 구성되고, 제3 전력 레일은 전력 공급 전압을 운송하도록 구성되고, 제1 및 제4 활성 영역들 각각은 n형 활성 영역이며, 제2 및 제3 활성 영역들 각각은 p형 활성 영역이다.
일부 실시예들에서, IC 소자는, 제1 행의 트랜지스터들 - 제1 행의 트랜지스터들은, 각각의 제1 및 제2 전력 레일들에 인접하여 제1 방향으로 연장되고 복수의 S/D 구조물들을 각각 포함하는 제1 및 제2 활성 영역들, 및 제1 방향에 수직인 제2 방향으로 제1 및 제2 전력 레일들 사이에서 연장된 제1 복수의 게이트 구조물들을 포함하고, 제1 행의 트랜지스터들은 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성됨 -, 제2 행의 트랜지스터들 - 제2 행의 트랜지스터들은, 제2 전력 레일과 제3 전력 레일 각각에 인접하여 제1 방향으로 연장되고 복수의 S/D 구조물들을 각각 포함하는 제3 및 제4 활성 영역들, 및 제2 방향으로 제2 및 제3 전력 레일들 사이에서 연장된 제2 복수의 게이트 구조물들을 포함하고, 제2 행의 트랜지스터들은 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성됨 -, 및 제2 전력 레일을 가로질러 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 포함한다. 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 복수의 S/D 구조물들의 S/D 구조물에 전기적으로 연결되고, 제1 및 제2 행들의 트랜지스터들과 제1 및 제2 도전성 세그먼트들은 AOI, OAI, 또는 4입력 NAND 게이트 중 하나로서 구성된다. 일부 실시예들에서, 제1 행의 트랜지스터들은, 제1 활성 영역을 포함하고, 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀업 트랜지스터들과, 제2 활성 영역을 포함하고, 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀다운 트랜지스터들을 포함하며, 제2 행의 트랜지스터들은, 제3 활성 영역을 포함하고, 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀다운 트랜지스터들과, 제4 활성 영역을 포함하고, 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀업 트랜지스터들을 포함한다. 일부 실시예들에서, 제1 행의 트랜지스터들은, 제1 활성 영역을 포함하고, 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀다운 트랜지스터들과, 제2 활성 영역을 포함하고, 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀업 트랜지스터들을 포함하며, 제2 행의 트랜지스터들은, 제3 활성 영역을 포함하고, 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀업 트랜지스터들과, 제4 활성 영역을 포함하고, 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀다운 트랜지스터들을 포함한다. 일부 실시예들에서, 제1 및 제2 행들의 트랜지스터들 각각은 총 두 개의 입력 신호들을 포함하여 복수의 입력 신호들의 각각의 제1 또는 제2 서브세트를 수신하도록 구성된다. 일부 실시예들에서, 제1 및 제2 행들의 트랜지스터들 각각은 복수의 입력 신호들의 제1 및 제2 서브세트에 더하여 복수의 입력 신호들의 입력 신호를 수신하도록 구성된다. 일부 실시예들에서, IC 소자는 제2 전력 레일을 가로질러 제2 방향으로 연장되고 출력 신호를 운송하도록 구성된 금속 세그먼트를 포함한다.
일부 실시예들에서, IC 소자를 제조하는 방법은, 반도체 기판에서, 제1 및 제2 활성 영역들을 제1 방향으로 연장되는 제1 행에서 형성하고, 제3 및 제4 활성 영역들을 제1 행에 인접한 제2 행에서 형성하는 단계 - 각각의 활성 영역은 복수의 S/D 구조물들을 포함함 -, 제2 방향으로 연장되는 제1 및 제2 도전성 세그먼트들을 구축하는 단계 - 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 이에 전기적으로 연결됨 -, 추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들을 구축하고, 이에 의해 제1 및 제2 행들 각각에서 제1 및 제2 도전성 세그먼트들과 풀업 및 풀다운 트랜지스터들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나를 형성하는 단계, 및 제1 방향으로 연장되는 제1 내지 제3 전력 레일들을 구축하는 단계를 포함하고, 제1 및 제2 전력 레일들은 제1 행과 정렬되고, 제2 및 제3 전력 레일들은 제2 행과 정렬되고, 제1 및 제2 도전성 세그먼트들 각각은 제1 및 제2 도전성 세그먼트들에 수직하고 제2 전력 레일을 포함하는 평면을 횡단한다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 단계는 MD 세그먼트들을 구축하는 단계를 포함한다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 단계는 제2 방향으로 연장되는 제3 및 제4 도전성 세그먼트들을 구축하는 단계를 포함하며, 제3 및 제4 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 이에 전기적으로 연결된다. 일부 실시예들에서, 제1 및 제4 활성 영역들을 형성하는 단계 각각은 n형 활성 영역을 형성하는 단계를 포함하고, 제2 및 제3 활성 영역들을 형성하는 단계 각각은 p형 활성 영역을 형성하는 단계를 포함하거나, 또는 제1 및 제4 활성 영역들을 형성하는 단계 각각은 p형 활성 영역을 형성하는 단계를 포함하고, 제2 및 제3 활성 영역들을 형성하는 단계 각각은 n형 활성 영역을 형성하는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1c는 일부 실시예들에 따른, IC 논리 소자들의 다이어그램들이다.
도 2a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 2b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 2c는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 2d는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 단면도이다.
도 2e는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 단면도이다.
도 3a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 3b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 4a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 4b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 5a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 5b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 6a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 6b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 7a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 7b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 8a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 8b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 9a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 9b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 10a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 10b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 11a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 11b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 12a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 12b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 13a는 일부 실시예들에 따른, IC 논리 소자의 회로도 다이어그램이다.
도 13b는 일부 실시예들에 따른, IC 레이아웃 다이어그램 및 대응하는 IC 논리 소자의 평면도이다.
도 14는 일부 실시예들에 따른, IC 논리 소자를 동작시키는 방법의 흐름도이다.
도 15는 일부 실시예들에 따른, IC 논리 소자를 제조하는 방법의 흐름도이다.
도 16은 일부 실시예들에 따른, IC 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 17은 일부 실시예들에 따른, IC 레이아웃 다이어그램 생성 시스템의 블록도이다.
도 18은 일부 실시예들에 따른, IC 제조 시스템, 및 이와 관련된 IC 제조 흐름의 블록도이다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화시키기 위해 컴포넌트들, 값들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 사용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에서, IC 레이아웃 다이어그램에 기초한 IC 소자는 세 개의 전력 레일들과, 네 개의 활성 영역들, 복수의 게이트들, 및 중간 전력 레일을 가로질러 연장되는 제1 및 제2 도전성 세그먼트들을 포함하는 복수의 트랜지스터들을 포함한다. 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 소스/드레인(S/D) 구조물들에 전기적으로 연결되며, 복수의 트랜지스터들은 AND-OR-인버터(and-or-inverter; AOI), OR-AND-인버터(or-and-inverter; OAI), 또는 4 입력 NAND 게이트와 같은 논리 소자로서 구성된다. 이러한 논리 소자들이 달리 구성되는, 예를 들어, 총 두 개의 전력 레일들에 기초하는 접근법들과 비교하여, 도전성 세그먼트 길이, 및 이에 따라 속도 저하 및 일렉트로마이그레이션(electromigration) 기반 신뢰성 위험성이 감소된다.
아래에서 논의되는 바와 같이, 도 1a 내지 도 1c는 탑 레벨(top-level) 회로 토폴로지들을 도시한 것이고, 도 2a 내지 도 13a 각각은 논리 회로 실시예의 회로도 다이어그램이며, 도 2b 내지 도 2e 그리고 도 3b 내지 도 13b 각각은 대응하는 소자/레이아웃 다이어그램 실시예의 평면도 또는 단면도를 도시한 것이며, 이 실시예에서, 참조 표기 기호들은 제조 공정, 예컨대, 도 15와 관련하여 아래에서 논의되는 방법(1500) 및/또는 도 18과 관련하여 아래에서 논의되는 IC 제조 시스템(1800)과 연관된 IC 제조 흐름에서 대응하는 IC 소자 피처들을 적어도 부분적으로 규정하는 데 사용되는 IC 소자 피처들 및 IC 레이아웃 피처들 모두를 표현한 것이다. 일부 실시예들에서, 도 2b 내지 도 2e 또는 도 3b 내지 도 13b 중 하나 이상은, 예컨대, 도 17과 관련하여 아래에서 논의되는 시스템(1700)을 사용하여, 도 16과 관련하여 아래에서 논의되는 방법(1600)의 동작들의 일부 또는 전부를 실행함으로써 생성되는 IC 레이아웃 다이어그램의 일부 또는 전부이다. 따라서, 도 2b 내지 도 2e 그리고 도 3b 내지 도 13b 각각은 IC 레이아웃 다이어그램 그리고 대응하는 IC 소자 모두의 평면도를 나타낸 것이다.
본원에서의 도면들, 예를 들어, 도 1a 내지 도 13b 각각은 예시의 목적으로 단순화된 것들이다. 본 도면들은 아래의 논의를 용이하게 하기 위해 다양한 피처들이 포함되고 제외된 IC 구조물들과 소자들의 도면들이다. 다양한 실시예들에서, IC 구조물, 소자, 및/또는 레이아웃 다이어그램은 도 1a 내지 도 13b에서 도시되는 피처들 이외에, 전력 분배 구조물, 금속 상호연결부, 콘택트, 비아, 게이트 구조물, S/D 구조물, 벌크 연결부, 또는 다른 트랜지스터 구성요소, 격리 구조물 등에 대응하는 하나 이상의 피처를 포함한다.
도 1a 내지 도 1c는 일부 실시예들에 따른, IC 논리 소자들의 탑 레벨 다이어그램들이다. 도 1a는 풀업(pull-up) 구성(100A)을 도시하고, 도 1b는 풀다운 구성(pull-down)을 도시하며, 도 1c는 구성들(100A, 100B) 둘 다에 대응하는 소자/레이아웃 다이어그램(100C)을 도시하고 X 및 Y 방향들을 포함한다. 일부 실시예들에서, 소자/레이아웃 다이어그램(100C)을 셀(100C)이라고 칭한다.
풀업 구성(100A)과 풀다운 구성(100B) 각각은 전력 공급 전압(VDD)과 전력 공급 기준 전압(VSS) 사이에 배열된 풀업(PMOS) 트랜지스터 그룹들(PU1, PU2)과 풀다운(NMOS) 트랜지스터 그룹들(PD1, PD2)을 포함한다. 풀업 트랜지스터 그룹(PU1)과 풀다운 트랜지스터 그룹(PD1) 각각의 게이트들은 입력 신호들(A1~Z1)을 수신하도록 구성되며, 풀업 트랜지스터 그룹(PU2)과 풀다운 트랜지스터 그룹(PD2) 각각의 게이트들은 입력 신호들(A2~Z2)을 수신하도록 구성된다. 풀업 구성(100A)과 풀다운 구성(100B) 각각은 풀업 트랜지스터 그룹들(PU1/PU2)과 풀다운 트랜지스터 그룹들(PD1/PD2) 사이에 결합되고, 입력 신호들(A1~Z1 및 A2~Z2) 및 풀업 트랜지스터 그룹들(PU1/PU2)과 풀다운 트랜지스터 그룹들(PD1/PD2)의 대응 구성에 기초하여 출력 신호(ZN)를 운송하도록 구성된 출력 단자(OUT)를 포함한다.
풀업 구성(100A)은, 출력 신호(ZN)를 전력 공급 전압(VDD)에 선택적으로 결합시키도록 구성된 풀업 트랜지스터 그룹들(PU1, PU2) 각각의 두 개의 인스턴스들과, 출력 신호(ZN)를 전력 공급 기준 전압(VSS)에 선택적으로 결합시키도록 구성된 풀다운 트랜지스터 그룹들(PD1, PD2) 각각의 단일 인스턴스를 포함한다.
풀다운 구성(100B)은, 출력 단자(OUT)를 전력 공급 전압(VDD)에 선택적으로 결합시키도록 구성된 풀업 트랜지스터 그룹들(PU1, PU2) 각각의 단일 인스턴스와, 출력 단자(OUT)를 전력 공급 기준 전압(VSS)에 선택적으로 결합시키도록 구성된 풀다운 트랜지스터 그룹들(PD1, PD2) 각각의 두 개의 인스턴스들을 포함한다.
소자/레이아웃 다이어그램(100C)은 X방향으로 연장되는 전력 레일들(PR1~PR3), 전력 레일들(PR1, PR2) 사이에서 X방향으로 연장되는 행(R1), 및 전력 레일들(PR2, PR3) 사이에서 X방향으로 연장되는 행(R2)을 포함한다.
전력 레일들(PR1~PR3)은 금속 구역/세그먼트에 대응한다. 금속 구역/세그먼트는 제조 공정의 주어진 금속층에서, 하나 이상의 도전성 물질, 예를 들어, 폴리실리콘, 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 하나 이상의 다른 금속 또는 다른 적절한 물질들을 포함하는 금속 세그먼트 구조물을 규정하는 부분으로서 제조 공정에서 포함되는 IC 레이아웃 다이어그램 내 구역이다. 다양한 실시예들에서, 전력 레일들(PR1~PR3) 중 하나 이상은 제조 공정의 제1 금속층(일부 실시예들에서 금속 제로(zero)층이라고도 칭함), 제2 또는 더 상위 레벨의 금속층, 매립 금속층, 또는 후면 금속층에 대응한다.
일부 실시예들에서, 전력 레일들(PR1, PR3) 중 어느 하나는 전력 공급 전압(VDD)을 운송하도록 구성되고 전력 레일(PR2)은 전력 공급 기준 전압(VSS)을 운송하도록 구성되거나, 또는 전력 레일들(PR1, PR3)은 전력 공급 기준 전압(VSS)을 운송하도록 구성되고 전력 레일(PR2)은 전력 공급 전압(VDD)을 운송하도록 구성된다.
행들(R1, R2)은 일부 실시예들에서 셀 경계 또는 플레이스 앤드 라우트 경계(place-and-route boundary; PRb)라고도 칭해지는 경계부(PRb)에 의해 집합적으로 경계가 정해진다. 경계부(PRb)는, X방향을 따라 연장되고 X, Y방향들에 수직인 Z방향(도시되지 않음)으로 전력 레일들(PR1, PR3)과 정렬된 세그먼트들(라벨표시되지 않음)과, Y방향을 따라 연장되고 Z방향으로 게이트 구역/구조물(도 1c에서는 도시되지 않음)과, 예컨대, 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 아래에서 논의되는 게이트 구역/구조물(G10, G12, 또는 G14) 중 하나와 게이트 구역/구조물(G1)과 정렬된 세그먼트들(라벨표시되지 않음)을 포함한다.
행들(R1, R2) 각각은 Y방향으로 높이(CH)를 갖는다. 일부 실시예들에서, 높이(CH)는 전력 레일들(PR1~PR3)의 피치에 대응한다. 일부 실시예들에서, 높이(CH)를 셀 높이(CH)라고 칭하고, 소자/레이아웃 다이어그램(100C)을 이중 높이 셀이라고 칭한다.
도 1c에서 도시된 바와 같이, 풀업 구성(100A)과 풀다운 구성(100B) 각각은, 입력 신호들(A1~Z1)을 수신하도록 구성된 행(R1)에 위치한 풀업 트랜지스터 그룹(들)(PU1) 및 풀다운 트랜지스터 그룹(들)(PD1)과, 입력 신호들(A2~Z2)을 수신하도록 구성된 행(R2)에 위치한 풀업 트랜지스터 그룹(들)(PU2) 및 풀다운 트랜지스터 그룹(들)(PD2)을 포함하는 소자/레이아웃 다이어그램(100C)으로서 구현된다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 아래에서 논의되는 바와 같이, 소자/레이아웃 다이어그램(100C)은 또한, 행(R1)에서부터 행(R2)까지 Y방향으로 연장되어, 이로써 전력 레일(PR2)을 가로지르는 둘 이상의 도전성 구역/세그먼트(도 1c에서는 도시되지 않음)를 포함한다. 둘 이상의 도전성 구역/세그먼트 각각은 행(R1) 내의 풀업 트랜지스터 그룹(들)(PU1) 또는 풀다운 트랜지스터 그룹(들)(PD1)의 하나 이상의 트랜지스터 내에 포함된 S/D 구조물에, 그리고 행(R2) 내의 풀업 트랜지스터 그룹(들)(PU2) 또는 풀다운 트랜지스터 그룹(들)(PD2)의 하나 이상의 트랜지스터 내에 포함된 S/D 구조물에 전기적으로 연결된다. 둘 이상의 도전성 구역은 레이아웃 다이어그램에서 전력 레일(PR2)과 오버랩함으로써 전력 레일(PR2)을 가로질러 연장되는 것으로 간주되며, 둘 이상의 도전성 세그먼트는 전력 레일(PR2)이 위치해 있는 X-Z 평면(도시되지 않음)과 교차함으로써 레일(PR2)을 가로질러 연장되는 것으로 간주된다.
풀업 구성(100A) 또는 풀다운 구성(100B) 중 하나에서 둘 이상의 도전성 구역/세그먼트를 포함시킴으로써, 소자/레이아웃 다이어그램(100C)은, 대응하는 논리 소자들이 달리 구성된, 예컨대, 총 두 개의 전력 레일들에 기초하는 접근법들의 것보다 더 짧은 길이를 갖는 도전성 피처들을 포함하며, 이로써 속도 저하 및 일렉트로마이그레이션 기반 신뢰성 위험성이 감소된다.
도 1a 내지 도 1c에서 도시된 트랜지스터 그룹 구성들은 예시의 목적으로 제공되는 비제한적인 예시들이다. 일부 실시예들에서, 소자/레이아웃 다이어그램(100C)은 전력 레일(PR2)을 가로질러 연장되는 둘 이상의 도전성 구역/세그먼트를 포함하도록 달리 구성된다. 일부 실시예들에서, 소자/레이아웃 다이어그램(100C)으로서 구현되는 풀업 구성(100A)은 대응 행(R1 또는 R2) 내의 풀업 트랜지스터 그룹들(PU1 또는 PU2) 중 하나 또는 둘 다, 행들(R1 또는 R2) 중 주어진 행 내의 풀업 트랜지스터 그룹들(PU1, PU2)에 더하여 하나 이상의 풀업 트랜지스터 그룹들, 및/또는 불균등한 수의 입력 신호들, 예컨대, 입력 신호들(A1~Z1 및 A2~Z2)을 수신하도록 구성된 풀업 트랜지스터 그룹들의 두 개 보다 많은 인스턴스들을 포함한다. 일부 실시예들에서, 소자/레이아웃 다이어그램(100C)으로서 구현되는 풀다운 구성(100B)은 풀다운 트랜지스터 그룹들(PD1 또는 PD2) 중 하나 또는 둘 다, 대응 행(R1 또는 R2) 내의 풀다운 트랜지스터 그룹들(PD1, PD2)에 더하여 하나 이상의 풀다운 트랜지스터 그룹들, 및/또는 행들(R1 또는 R2) 중 주어진 행 내에서 불균등한 수의 입력 신호들을 수신하도록 구성된 풀다운 트랜지스터 그룹들의 두 개 보다 많은 인스턴스들을 포함한다.
도 2a 내지 도 13a는 일부 실시예들에 따른, 각각의 IC 논리 소자들(200~1300)의 회로도 다이어그램들이다. IC 논리 소자들(200~1300) 각각은 소자/레이아웃 다이어그램(100C)으로서 구현되는 풀업 구성(100A) 또는 풀다운 구성(100B) 중 하나의 비제한적인 예시이며, 일부 실시예들에서, 소자들/레이아웃 다이어그램들을 셀들(200-1, 200-2, 300~1300)이라고도 칭한다. 도 2a 내지 도 13a 및 대응하는 도 2b 내지 도 2e 및 도 3b 내지 도 13b 각각은 풀업 및 풀다운 트랜지스터들, 예컨대, 풀업 트랜지스터들(PU1, PU2) 및/또는 풀다운 트랜지스터들(PD1, PD2)의 인스턴스를 도시하며, 여기서 트랜지스터들은 명료화를 목적으로 개별적으로 또는 집합적으로 라벨표시되지 않는다.
도 2a 내지 도 13a에서 도시된 소자들(200~1300) 각각에서, 풀업 트랜지스터들은 전력 공급 전압(VDD)과 출력 단자(OUT) 사이에 결합되고 입력 신호들을 수신하도록 구성된 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들은 전력 공급 기준 전압(VSS)과 출력 단자(OUT) 사이에 결합되고 입력 신호들을 수신하도록 구성된 NMOS 트랜지스터들을 포함한다. 대응하는 도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 예시되고 아래에서 논의되는 바와 같이 풀업 및 풀다운 트랜지스터들 각각의 제1 서브세트들은 행(R1) 내에 위치하고, 풀업 및 풀다운 트랜지스터들 각각의 제2 서브세트들은 행(R2) 내에 위치한다.
도 2a에서 도시된 소자(200)는, 풀업 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 8개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 8개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(200)는, 도 2b 내지 도 2e와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(210~240)을 포함하고, 이로써 입력 신호들(A1, A2, B1, B2)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(200)를 AOI22D4 소자라고 칭한다.
도 3a에서 도시된 소자(300)는, 풀업 트랜지스터들이 입력 신호들(A3, A4)을 수신하도록 구성된 행(R1) 내의 총 2개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 2개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(A3, A4)을 수신하도록 구성된 행(R1) 내의 총 8개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(300)는, 도 3b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(310, 320)을 포함하고, 이로써 입력 신호들(A1, A2, A3, A4)에 응답하여 출력 신호(ZN)를 생성할 수 있는 4입력 NAND 소자로서 구성된다. 일부 실시예들에서, 소자(300)를 ND4D4 소자라고 칭한다.
도 4a에서 도시된 소자(400)는, 풀업 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 8개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 6개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 6개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(400)는, 도 4b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(410~440)을 포함하고, 이로써 입력 신호들(A1, A2, B1, B2)에 응답하여 출력 신호(ZN)를 생성할 수 있는 스큐 셀(skew cell) AOI 소자로서 구성된다. 일부 실시예들에서, 소자(400)를 AOI22SKRD4 소자라고 칭한다.
도 5a에서 도시된 소자(500)는, 풀업 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 6개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 6개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 8개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(500)는, 도 5b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(510~540)을 포함하고, 이로써 입력 신호들(A1, A2, B1, B2)에 응답하여 출력 신호(ZN)를 생성할 수 있는 스큐 셀 OAI 소자로서 구성된다. 일부 실시예들에서, 소자(500)를 OAI22SKFD4 소자라고 칭한다.
도 6a에서 도시된 소자(600)는, 풀업 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 4개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 4개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 4개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(600)는, 도 6b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(610, 620)을 포함하고, 이로써 입력 신호들(A1, A2, B1, B2)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(600)를 AOI22OPTPAD4 소자라고 칭한다.
도 7a에서 도시된 소자(700)는, 풀업 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 4개의 PMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 8개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1) 내의 총 4개의 NMOS 트랜지스터들과 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2) 내의 총 4개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(700)는, 도 7b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(710, 720)을 포함하고, 이로써 입력 신호들(A1, A2, B1, B2)에 응답하여 출력 신호(ZN)를 생성할 수 있는 OAI 소자로서 구성된다. 일부 실시예들에서, 소자(700)를 OAI22OPTPAD4 소자라고 칭한다.
도 8a에서 도시된 소자(800)는, 풀업 트랜지스터들이 입력 신호들(B1, B2, C)을 수신하도록 구성된 행(R1) 내의 총 10개의 PMOS 트랜지스터들과 입력 신호들(A1, A2, C)을 수신하도록 구성된 행(R2) 내의 총 10개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2, C)을 수신하도록 구성된 행(R1) 내의 총 9개의 NMOS 트랜지스터들과 입력 신호들(A1, A2, C)을 수신하도록 구성된 행(R2) 내의 총 9개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(800)는 도전성 경로들(810~870)을 포함하고, 이들 중 경로들(810~840)이 도 8b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성되며, 이로써 소자(800)는 입력 신호들(A1, A2, B1, B2, C)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(800)를 AOI221D4 소자라고 칭한다.
도 9a에서 도시된 소자(900)는, 풀업 트랜지스터들이 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R1) 내의 총 8개의 PMOS 트랜지스터들과 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R2) 내의 총 8개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R1) 내의 총 7개의 NMOS 트랜지스터들과 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R2) 내의 총 7개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(900)는, 도 9b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(910~930)을 포함하고, 이로써 입력 신호들(A1~A3, B)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(900)를 AOI31D4 소자라고 칭한다.
도 10a에서 도시된 소자(1000)는, 풀업 트랜지스터들이 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R1) 내의 총 10개의 PMOS 트랜지스터들과 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R2) 내의 총 10개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R1) 내의 총 8개의 NMOS 트랜지스터들과 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀업 구성(100A)의 비제한적인 예시이다. 소자(1000)는, 도 10b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀업 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀업 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(1010~1030)을 포함하고, 이로써 입력 신호들(A1~A3, B, C)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(1000)를 AOI311D4 소자라고 칭한다.
도 11a에서 도시된 소자(1100)는, 풀업 트랜지스터들이 입력 신호들(B1, B2, C)을 수신하도록 구성된 행(R1) 내의 총 9개의 PMOS 트랜지스터들과 입력 신호들(A1, A2, C)을 수신하도록 구성된 행(R2) 내의 총 9개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(B1, B2, C)을 수신하도록 구성된 행(R1) 내의 총 10개의 NMOS 트랜지스터들과 입력 신호들(A1, A2, C)을 수신하도록 구성된 행(R2) 내의 총 10개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(1100)는 도전성 경로들(1110~1170)을 포함하고, 이들 중 경로들(1110~1140)이 도 11b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성되며, 이로써 소자(1100)는 입력 신호들(A1, A2, B1, B2, C)에 응답하여 출력 신호(ZN)를 생성할 수 있는 OAI 소자로서 구성된다. 일부 실시예들에서, 소자(1100)를 OAI221D4 소자라고 칭한다.
도 12a에서 도시된 소자(1200)는, 풀업 트랜지스터들이 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R1) 내의 총 7개의 PMOS 트랜지스터들과 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R2) 내의 총 7개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R1) 내의 총 8개의 NMOS 트랜지스터들과 입력 신호들(A1~A3, B)을 수신하도록 구성된 행(R2) 내의 총 8개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(1200)는, 도 12b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(1210~1230)을 포함하고, 이로써 입력 신호들(A1~A3, B)에 응답하여 출력 신호(ZN)를 생성할 수 있는 OAI 소자로서 구성된다. 일부 실시예들에서, 소자(1200)를 OAI31D4 소자라고 칭한다.
도 13a에서 도시된 소자(1300)는, 풀업 트랜지스터들이 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R1) 내의 총 8개의 PMOS 트랜지스터들과 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R2) 내의 총 8개의 PMOS 트랜지스터들을 포함하며, 풀다운 트랜지스터들이 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R1) 내의 총 10개의 NMOS 트랜지스터들과 입력 신호들(A1~A3, B, C)을 수신하도록 구성된 행(R2) 내의 총 10개의 NMOS 트랜지스터들을 포함하는 풀다운 구성(100B)의 비제한적인 예시이다. 소자(1300)는, 도 13b와 관련하여 아래에서 논의되는 바와 같이, 행(R1) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들을 행(R2) 내의 풀다운 트랜지스터들의 공유된 S/D 단자들에 전기적으로 연결하도록 구성된 도전성 경로들(1310~1330)을 포함하고, 이로써 입력 신호들(A1~A3, B, C)에 응답하여 출력 신호(ZN)를 생성할 수 있는 AOI 소자로서 구성된다. 일부 실시예들에서, 소자(1300)를 OAI311D4 소자라고 칭한다.
도 2b, 도 2c, 도 3b 내지 도 13b는 일부 실시예들에 따른, 도 2a 내지 도 13a에서 도시된 회로도 다이어그램들에 대응하는 각각의 IC 레이아웃 다이어그램들/소자들(200-1, 200-2, 300~1300)의 평면도들(X 및 Y 방향들을 포함함)이다. 도 2d는 도 2b에서 도시된 A-A' 라인에 의해 표시된 Y-Z 평면에서의 IC 레이아웃 다이어그램/소자(200-1)의 단면도이며, 도 2e는 도 2c에서 도시된 B-B' 라인에 의해 표시된 Y-Z 평면에서의 IC 레이아웃 다이어그램/소자(200-2)의 단면도이다. 도 2d와 도 2e에서 도시된 단면들은 중간 전력 레일을 가로질러 연장되는 도전성 세그먼트를 설명하기 위해 제공된 비제한적인 예시들이다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 바와 같이, 각각의 다이어그램/소자(200-1, 200-2, 300~1300)는 반도체 기판(SUB)(도 2d와 도 2e에서만 라벨표시됨)에서 X방향으로 연장되는 활성 구역/영역(AA1~AA4), Y방향으로 연장되는 복수의 금속 유사 규정(metal-like defined; MD) 구역/세그먼트(MD1~MD13)의 일부 또는 전부, Y방향으로 연장되는 복수의 게이트 구역/구조물(G1~G14)의 일부 또는 전부, 및 전력 레일들(PR1~PR3)을 포함한다. 활성 구역/영역(AA1, AA2)은 행(R1) 내에서 전력 레일들(PR1, PR2) 사이에 위치하며, 활성 구역/영역(AA3, AA4)은 행(R2) 내에서 전력 레일들(PR2, PR3) 사이에 위치한다. 복수의 MD 구역/세그먼트(MD1~MD13) 각각의 MD 구역/세그먼트와 복수의 게이트 구역/구조물(G1~G14) 각각의 게이트 구역/구조물은 Y방향을 따라 정렬된다.
복수의 MD 구역/세그먼트(MD1~MD13)의 MD 구역/세그먼트가 활성 구역/영역(AA1~AA4) 위에 놓여 있는/이와 오버랩하는 위치들은 복수의 게이트 구역/구조물(G1~G14)의 게이트 구역/구조물의 인접 부분들을 포함하는 하나 이상의 트랜지스터의 S/D 구조물들에 대응한다. 위치들과 트랜지스터들은 명료화를 목적으로 도 2b 내지 도 2e 및 도 3b 내지 도 13b에서는 개별적으로 라벨표시되어 있지 않다.
각 다이어그램/소자(200-1, 200-2, 300~1300)는 또한 X, Y방향들로 연장되는 금속 구역/세그먼트(MS)의 인스턴스들과, 비아들(VD, VG, V0)의 인스턴스들을 포함하며, 이들 각각의 단일의 것이 명료화를 목적으로 라벨표시되어 있다. 다양한 실시예들에 따른 언급된 피처들의 배열들은 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 아래에서 논의된다.
활성 구역/영역, 예를 들어, 활성 구역/영역(AA1~AA4)은 반도체 기판에서, 직접적으로 또는 하나 이상의 IC 소자 피처, 예컨대, S/D 구조물이 형성되는 n웰 또는 p웰 구역/영역(명료화를 목적으로 도시되지 않음) 내에서, 산화물 확산부 또는 규정부(oxide diffusion or definition; OD)라고도 칭해지는 활성 영역을 규정하는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다. 일부 실시예들에서, 활성 영역은 평면 트랜지스터, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET), 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터의 n형 또는 p형 활성 영역이다. 다양한 실시예들에서, 활성 영역(구조물)은 반도체 물질, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC) 등, 또는 도펀트 물질, 예를 들어, 붕소(B), 인(P), 비소(As), 갈륨(Ga), 또는 다른 적절한 물질 중 하나 이상을 포함한다.
일부 실시예들에서, 활성 영역은 나노시트 구조물, 예를 들어, n형 또는 p형 도핑을 갖는 하나 이상의 반도체 물질의 연속적인 체적의 하나 이상의 층을 규정하는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다. 다양한 실시예들에서, 개별 나노시트층들은 주어진 반도체 물질의 단일 단층 또는 다중 단층들을 포함한다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 실시예들에서, 활성 구역/영역(AA1, AA4)은 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역이고 활성 구역/영역(AA2, AA3)은 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일(PR2)에 인접한 p형 활성 구역/영역이거나, 또는 활성 구역/영역(AA1, AA4)은 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역이고 활성 구역/영역(AA2, AA3)은 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일(PR2)에 인접한 n형 활성 구역/영역이다.
MD 구역/세그먼트, 예를 들어, 복수의 MD 구역/세그먼트(MD1~MD13) 중 하나의 것의 구역/세그먼트는 반도체 기판 내 및/또는 상에서, 도전성 세그먼트 또는 MD 도전성 라인 또는 트레이스라고도 칭해지는, MD 세그먼트를 규정하는 일부로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내의 도전성 구역이다. 일부 실시예들에서, MD 세그먼트는 적어도 하나의 금속층, 예를 들어, 기판 위에 놓이고 기판과 접촉하며, MD 세그먼트와 위에 놓이는 금속층, 예를 들어, 제1 금속층 사이의 절연층의 형성을 가능하게 해주도록 충분히 작은 두께를 갖는 접촉층의 일부를 포함한다. 다양한 실시예들에서, MD 세그먼트는 구리(Cu), 은(Ag), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 주석(Sn), 알루미늄(Al), 또는 IC 구조물 요소들 간에 저저항 전기적 연결, 즉 회로 성능에 대한 저항 기반 효과의 하나 이상의 허용오차 레벨에 대응하는 미리결정된 문턱값 미만의 저항 레벨을 제공하는데 적절한 다른 금속 또는 물질 중 하나 이상을 포함한다.
다양한 실시예들에서, MD 세그먼트는 세그먼트가 저저항 레벨을 갖게 하는데 충분한, 예를 들어, 주입 공정에 기초한 도핑 레벨을 갖는 반도체 기판 및/또는 에피택셜층의 섹션을 포함한다. 다양한 실시예들에서, 도핑된 MD 세그먼트는 입방 센티미터 당(cm-3) 약 1*1016 이상의 도핑 농도를 갖는 하나 이상의 도펀트 물질을 포함한다.
일부 실시예들에서, 제조 공정은 두 개의 MD층들을 포함하고, 복수의 MD 구역/세그먼트(MD1~MD13)의 MD 구역/세그먼트는 제조 공정에서 두 개의 MD층들 중 어느 하나를 가리킨다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 실시예들에서, 복수의 MD 구역/세그먼트(MD1~MD13)의 MD 구역/세그먼트는 활성 구역/영역(AA1~AA4) 중 하나 이상과 오버랩한다. 다양한 실시예들에서, 하나 이상의 MD 세그먼트, 예를 들어, 복수의 MD 구역/세그먼트(MD1~MD13) 중 일부 또는 전부는 대응하는 하나 이상의 활성 영역 내의 하나 이상의 S/D 구조물 중 일부 또는 전부와 접하거나 또는 이를 포함한다.
복수의 MD 구역/세그먼트(MD1~MD13)의 MD 구역/세그먼트는 일부 실시예들에서 커트(cut) 금속 구역이라고도 칭해지는 커트 MD 구역(명료화를 목적으로 도시되지 않음)에 따라 Y방향을 따른 구성들을 갖는다. 커트 MD 구역은 주어진 MD 세그먼트에서 불연속성을 규정함으로써, 대응하는 인접한 MD 세그먼트들을 서로 전기적으로 격리시키는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다.
게이트 구역/구조물, 예를 들어, 복수의 게이트 구역/구조물(G1~G14)의 게이트 구역/구조물은 게이트 구조물을 규정하는 일부로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다. 게이트 구조물은 하나 이상의 절연 물질에 의해 실질적으로 둘러싸인, 하나 이상의 도전성 물질, 예를 들어, 폴리실리콘, 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 하나 이상의 다른 금속 또는 다른 적절한 물질을 포함하는 하나 이상의 도전성 세그먼트, 예를 들어, 게이트 전극을 포함하는 체적이며, 이로써 하나 이상의 도전성 세그먼트는 인접한 게이트 유전체층에 제공되는 전압을 제어하도록 구성된다.
유전체층, 예를 들어, 게이트 유전체층은 IC 구조물 요소들 간에 높은 전기 저항, 즉 회로 성능에 저항 기반 효과의 하나 이상의 허용오차 레벨에 대응하는 미리결정된 문턱값 위의 저항 레벨을 제공하는데 적절한, 하나 이상의 절연 물질, 예를 들어, 실리콘 이산화물, 실리콘 질화물(Si3N4), 및/또는 3.8 미만의 k값을 갖는 로우 k 물질 또는 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 오산화물(Ta2O5), 또는 티타늄 산화물(TiO2)과 같은 3.8 또는 7.0보다 더 큰 k값을 갖는 하이 k 물질과 같은 하나 이상의 다른 적절한 물질을 포함하는 체적이다.
복수의 게이트 구역/구조물(G1~G14)은 일부 실시예들에서 커트 폴리 구역이라고도 칭해지는 커트 게이트 구역(명료화를 목적으로 도시되지 않음)에 따라 Y방향을 따른 구성들을 갖는다. 커트 게이트 구역은 주어진 게이트 구조물의 게이트 전극에서 불연속성을 규정함으로써, 게이트 전극의 대응하는 인접한 부분들을 서로 전기적으로 격리시키는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 실시예들에서, 복수의 게이트 구역/구조물(G1) 각각 및 복수의 게이트 구역/구조물(G1~G14) 중 최고 번호의 게이트 구역/구조물, 예를 들어, 복수의 게이트 구역/구조물(G10, G12 또는 G14)은 전력 레일들(PR1, PR2) 아래에 놓여 있는/이와 오버랩하는 종단점(endpoint)들을 갖는 제1 게이트 구역/구조물, 및 전력 레일들(PR2, PR3) 아래에 놓여 있는/이와 오버랩하는 종단점들을 갖는 제2 게이트 구역/구조물을 포함한다. 일부 실시예들에서 더미 게이트 구역/구조물이라고도 칭해지는 대응하는 게이트 구역/구조물은 활성 회로들에 포함되지 않으며, Y방향을 따라 다이어그램/소자(200-1, 200-2, 300~1300)의 경계들을 묘사한다.
일부 실시예들에서, 복수의 게이트 구역/구조물(G1)과 복수의 게이트 구역/구조물(G1~G14) 중 최고 번호의 게이트 구역/구조물 중 하나 또는 둘 다는, 예를 들어, 전력 레일들(PR1, PR3) 아래에 놓여 있는/이와 오버랩하는 종단점들을 갖는 단일 구역/세그먼트를 포함함으로써 또는 전력 레일들(PR1, PR3) 사이에 연장된 둘 이상의 구역/세그먼트를 포함함으로써 Y방향을 따라 다이어그램/소자(200-1, 200-2, 300~1300)의 경계들을 표사하기 위해 달리 구성된다.
금속 구역/세그먼트(MS)는 제조 공정의 주어진 금속층에서 X 또는 Y방향으로 연장되는 금속 세그먼트를 규정하는 일부로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역들의 인스턴스들이다. 도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 실시예들에서, 금속 구역/세그먼트(MS)는 제1 금속층에서 X방향으로 연장되고 금속 구역/세그먼트(MS)는 일부 실시예들에서 금속 1 층이라고도 칭해지는 제2 금속층에서 Y방향으로 연장된다. 일부 실시예들에서, 금속 구역/세그먼트(MS)는, 예를 들어, 제1 금속층에서 Y방향으로 연장되고 제2 금속층에서 X방향으로 연장됨으로써 금속층들에서 X, Y 방향들로 달리 연장된다.
비아 구역/구조물, 예를 들어, 비아 구역/구조물(VD, VG 또는 V0)은 위에 놓여 있는 도전성 구조물, 예를 들어, 전력 레일들(PR1~PR3) 또는 금속 세그먼트(MS)와, 아래에 놓여 있는 도전성 구조물 사이에 전기적 연결을 제공하도록 구성된 하나 이상의 도전성 물질을 포함하는 비아 구조물을 규정하는 일부로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내 구역이다. 아래에 놓여 있는 도전성 구조물은 MD 세그먼트 또는 비아 구역/구조물(VD)의 경우 S/D 구조물, 비아 구역/구조물(VG)의 경우 게이트 전극, 및 비아 구역/구조물(V0)의 경우 제1 금속층 구역/세그먼트, 예를 들어, 금속 구역/세그먼트(MS)에 대응한다.
도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 바와 같이, 각각의 다이어그램/소자(200-1, 200-2, 300~1300)는 비아 구역/구조물(VD)의 인스턴스에 대응하는 위치에서 활성 구역/영역(AA1, AA2, 또는 AA4) 중 하나 위에 놓여 있고/이와 오버랩하고 전력 레일들(PR1~PR3) 각각 위에 놓여 있는/이와 오버랩하는 복수의 MD 구역/세그먼트(MD-1~MD13)의 MD 구역/세그먼트의 인스턴스들을 포함한다. 따라서 이러한 각 위치는 대응하는 활성 영역(AA1, AA2 또는 AA4)에 있는 S/D 구조물과 인접 전력 레일들(PR1~PR3) 사이의 전기적 연결을 나타낸다.
각 다이어그램/소자(200-1, 200-2, 300~1300)는 비아 구역/구조물(VD)의 인스턴스들에 대응하는 위치들에서 행들(R1, R2) 각각 내의 제1 금속층에서 X방향으로 연장되며 복수의 MD 구역/세그먼트(MD-1~MD13)의 하나 이상의 MD 구역/세그먼트 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들을 더 포함하며, 이로써 이러한 각 위치는 대응하는 활성 영역(AA1~AA4)에 있는 S/D 구조물과 금속 구역/세그먼트(MS)의 위에 놓여 있는 인스턴스 사이의 전기적 연결을 나타낸다.
각 다이어그램/소자(200-1, 200-2, 300~1300)는 비아 구역/구조물(VG)의 인스턴스들에 대응하는 위치들에서 행들(R1, R2) 각각 내의 제1 금속층에서 X방향으로 연장되며 복수의 게이트 구역/구조물(G1~G14)의 하나 이상의 게이트 구역/구조물 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들을 더 포함하며, 이로써 이러한 각 위치는 대응하는 게이트 구조물과 금속 구역/세그먼트(MS)의 위에 놓여 있는 인스턴스 사이의 전기적 연결을 나타낸다.
각 다이어그램/소자(200-1, 200-2, 300~1300)는 비아 구역/구조물(V0)의 인스턴스들에 대응하는 위치들에서 제2 금속층에서 Y방향으로 연장되며 제1 금속층에서의 금속 구역/세그먼트(MS)의 인스턴스들 중 하나 이상 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들을 더 포함하며, 이로써 이러한 각 위치는 제1 및 제2 금속층들에서의 금속 구역/세그먼트(MS)의 대응 인스턴스들 사이의 전기적 연결을 나타낸다. 도 2b 내지 도 2e 및 도 3b 내지 도 13b 각각에서 도시된 바와 같이, 제2 금속층에서의 금속 구역/세그먼트(MS)의 적어도 하나의 이러한 인스턴스는 출력 단자(OUT)에 대응한다.
이로써 활성 영역(AA1~AA4), 복수의 MD 구역/세그먼트(MD1~MD13) 및 게이트 구역/구조물(G1~G14), 및 금속 구역/세그먼트(MS)와 비아 구역/구조물(VD, VG, V0)의 인스턴스들은 도 2a 내지 도 13a에서 도시된 회로도 다이어그램에 따라 그리고 또한 아래에서 논의되는 도 2b 내지 도 2e 및 도 3b 내지 도 13b에서 도시된 각각의 대응하는 다이어그램/소자에 따라 복수의 풀업 및 풀다운 트랜지스터들로서 구성된다.
도 2b와 도 2d에서 도시된 다이어그램/소자(200-1) 및 도 2c와 도 2e에서 도시된 다이어그램/소자(200-2) 각각은 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD3, MD7) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
다이어그램/소자(200-1)에서, 복수의 MD 구역/세그먼트(MD2, MD4, MD6, MD8)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트(210-1~240-1)를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(210-1~240-1)이라고도 칭해지는 MD 구역/세그먼트(210-1~240-1)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다. 도전성 경로(210-1)에 대응하는 피처들은 도 2d의 예시적인 단면도에서 도시되어 있다.
다이어그램/소자(200-2)에서, 금속 구역/세그먼트(MS), 금속 구역/세그먼트(210-2~240-2)의 인스턴스들은 X방향으로 연장되는 비아 구역/구조물(VD, V0) 및 금속 구역/세그먼트(MS)의 인스턴스들에 대응하는 위치들에서 전력 레일(PR2) 및 활성 구역/영역(AA2, AA3) 각각 위에 놓여 있고/이와 오버랩하며, 이로써 일부 실시예들에서 도전성 경로들(210-2~240-2)이라고도 칭해지는 금속 구역/세그먼트(210-2~240-2)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다. 도전성 경로(210-2)에 대응하는 피처들은 도 2e의 예시적인 단면도에서 도시되어 있다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2~G9)의 부분들은 도 2a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 PMOS 풀업 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(210-1~240-1) 및 금속 구역/세그먼트(MS)(210-2~240-2)는 도 2a에서 도시된 회로도 다이어그램(200)에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 각각의 AOI 소자들(200-1, 200-2)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 3b에서 도시된 다이어그램/소자(300)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 게이트 구역/구조물(G7) 및 MD 구역/세그먼트(MD7) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스는 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트(MD3, MD7)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트(310, 320)를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(310, 320)이라고도 칭해지는 MD 구역/세그먼트(310, 320)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G3, G4, G7, G8)의 부분들은 도 3a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호(A3)를 수신하도록 구성된 행(R1)에서의 NMOS 풀다운 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G3, G4, G7, G8)의 부분들은 게이트 구조물들이 입력 신호(A2)를 수신하도록 구성된 행(R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 영역(AA2, AA3) 및 인접한 복수의 게이트 구역/구조물들(G2, G5, G6, G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(A4, A1)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(A3/A4, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(310, 320)은 도 3a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 NAND 소자(300)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 4b에서 도시된 다이어그램/소자(400)는 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD2, MD8) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트(MD2, MD4, MD6, MD8)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트(410~440)를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(410~440)이라고도 칭해지는 MD 구역/세그먼트(410~440)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2~G9)의 부분들은 도 4a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 PMOS 풀업 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(410~440)은 도 4a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 AOI 소자(400)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 5b에서 도시된 다이어그램/소자(500)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD2, MD8) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트(MD2, MD4, MD6, MD8)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트(510~540)를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(510~540)이라고도 칭해지는 MD 구역/세그먼트(510~540)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2~G9)의 부분들은 도 5a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 NMOS 풀다운 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(510~540)은 도 5a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 OAI 소자(500)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 6b에서 도시된 다이어그램/소자(600)는 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G14), 및 복수의 MD 구역/세그먼트(MD1~MD13)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD3, MD11) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD2, MD6, MD8, MD12)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD2, MD6)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD4)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(610)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD8, MD12)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD12)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(620)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2~G13)의 부분들은 도 6a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 PMOS 풀업 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2~G13)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G13)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 AOI 소자(600)의 도전성 경로들(610, 620)은 도 6a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 7b에서 도시된 다이어그램/소자(700)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G14), 및 복수의 MD 구역/세그먼트(MD1~MD13)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD3, MD11) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD2, MD6, MD8, MD12)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD2, MD6)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD4)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(710)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD8, MD12)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD12)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(720)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2~G13)의 부분들은 도 7a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 NMOS 풀다운 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2~G13)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G14)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 OAI 소자(700)의 도전성 경로들(710, 720)은 도 7a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 8b에서 도시된 다이어그램/소자(800)는 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G12), 및 복수의 MD 구역/세그먼트(MD1~MD11)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD6) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트(MD2, MD5, MD7, MD10)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(810~840)이라고도 칭해지는 MD 구역/세그먼트(810~840)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2, G3, G5~G8, G10, G11)의 부분들은 도 8a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 PMOS 풀업 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2, G3, G5~G8, G10, G11)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G11)의 부분들은 게이트 구조물들이 각각의 입력 신호들(C, B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(810~840)은 도 8a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 AOI 소자(800)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1, MD3) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(850)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD4, MD6, MD8) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(860)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD9, MD11) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(870)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G11)의 부분들은 도 8a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(C, B1/B2, A1/A2)을 수신하도록 구성된 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 AOI 소자(800)의 도전성 경로들(850~870)은 게이트 구역/구조물(G1~G12)의 게이트 피치보다 다섯 배 더 작은 길이들에 대한 X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스들을 포함하도록 구성되며, 이로써 세그먼트 길이가 게이트 피치보다 다섯 배 더 큰 일부 접근법들과 비교하여 세그먼트 길이, 속도 저하, 및 일렉트로마이그레이션 기반 신뢰성 위험성을 감소시킨다.
도 9b에서 도시된 다이어그램/소자(900)는 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD4) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD1, MD5, MD9)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1)의 위에 놓여 있는/오버랩하는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(910)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD5)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3, MD7)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(920)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD9)의 위에 놓여 있는/오버랩하는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD7)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(930)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G9)의 부분들은 도 9a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B, A1~A3)을 수신하도록 구성된 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B, A1~A3)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 AOI 소자(900)의 도전성 경로들(910~930)은 도 9a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 10b에서 도시된 다이어그램/소자(1000)는 전력 공급 기준 전압(VSS)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 n형 활성 구역/영역(AA1, AA4), 전력 공급 전압(VDD)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 p형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G12), 및 복수의 MD 구역/세그먼트(MD1~MD11)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD6) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD1, MD6, MD10)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1)의 위에 놓여 있는/오버랩하는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1010)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD6)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD4, MD8)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1020)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD11)의 위에 놓여 있는/오버랩하는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD9)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1030)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G11)의 부분들은 도 10a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(C, B, A1~A3)을 수신하도록 구성된 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(C, B, A1~A3)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 AOI 소자(1000)의 도전성 경로들(1010~1030)은 도 10a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 11b에서 도시된 다이어그램/소자(1100)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G12), 및 복수의 MD 구역/세그먼트(MD1~MD11)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD6) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트(MD2, MD5, MD7, MD10)는 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함하며, 이로써 일부 실시예들에서 도전성 경로들(1110~1140)이라고도 칭해지는 MD 구역/세그먼트(1110~1140)를 통해 활성 영역(AA2, AA3)의 대응 S/D 구조물들 사이의 전기적 연결을 나타낸다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2)과 복수의 게이트 구역들(G2, G3, G5~G8, G10, G11)의 부분들은 도 11a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B1, B2)을 수신하도록 구성된 행(R1)에서의 NMOS 풀다운 트랜지스터들로서 구성되고, 대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA3)과 복수의 게이트 구역들(G2, G3, G5~G8, G10, G11)의 부분들은 게이트 구조물들이 입력 신호들(A1, A2)을 수신하도록 구성된 행(R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G11)의 부분들은 게이트 구조물들이 각각의 입력 신호들(C, B1/B2, A1/A2)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 MD 구역/세그먼트(1110~1140)은 도 11a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 OAI 소자(1100)의 도전성 구역/세그먼트로서 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1, MD3) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1150)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD4, MD6, MD8) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1160)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD9, MD11) 각각의 MD 구역/세그먼트에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1170)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G11)의 부분들은 도 11a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(C, B1/B2, A1/A2)을 수신하도록 구성된 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 이로써 AOI 소자(1100)의 도전성 경로들(1150~1170)은 게이트 구역/구조물(G1~G12)의 게이트 피치보다 다섯 배 더 작은 길이들에 대한 X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스들을 포함하도록 구성되며, 이로써 세그먼트 길이가 게이트 피치보다 다섯 배 더 큰 일부 접근법들과 비교하여 세그먼트 길이, 속도 저하, 및 일렉트로마이그레이션 기반 신뢰성 위험성을 감소시킨다.
도 12b에서 도시된 다이어그램/소자(1200)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G10), 및 복수의 MD 구역/세그먼트(MD1~MD9)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD4) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD1, MD5, MD9)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1210)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD5)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3, MD7)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1220)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD9)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD7)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1230)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G9)의 부분들은 도 12a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(B, A1~A3)을 수신하도록 구성된 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(B, A1~A3)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 OAI 소자(1200)의 도전성 경로들(1210~1230)은 도 12a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 13b에서 도시된 다이어그램/소자(1300)는 전력 공급 전압(VDD)을 운송하도록 구성된 각각의 전력 레일들(PR1, PR3)에 인접한 p형 활성 구역/영역(AA1, AA4), 전력 공급 기준 전압(VSS)을 운송하도록 구성된 전력 레일들(PR2)에 인접한 n형 활성 구역/영역(AA2, AA3), 복수의 게이트 구역/구조물(G1~G12), 및 복수의 MD 구역/세그먼트(MD1~MD11)을 포함한다. Y방향으로 연장되고 복수의 MD 구역/세그먼트(MD6) 위에 놓여 있는/이와 오버랩하는 금속 구역/세그먼트(MS)의 인스턴스들은 출력 단자(OUT)로서 구성된다.
복수의 MD 구역/세그먼트들(MD1, MD6, MD10)은 전력 레일(PR2) 아래에 놓여 있고/이와 오버랩하고 활성 구역/영역(AA2, AA3) 위에 놓여 있는/이와 오버랩하는 각각의 MD 구역/세그먼트를 포함한다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD1)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD3)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1310)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD6)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD4, MD8)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1320)로서 집합적으로 구성된다. X방향으로 연장된 금속 구역/세그먼트(MS)의 인스턴스는 비아 구역/구조물(VD)의 인스턴스들을 통해 복수의 MD 구역/세그먼트(MD11)의 오버랩하고/위에 놓여 있는 MD 구역/세그먼트 및 복수의 MD 구역/세그먼트(MD9)의 MD 구역/세그먼트 각각에 전기적으로 연결되고, 그 위에 놓여 있고/이와 오버랩하며, 이로써 피처들은 활성 구역/영역(AA2, AA3)에서의 대응하는 S/D 구조물들 사이의 도전성 경로(1330)로서 집합적으로 구성된다.
대응하는 S/D 구조물들 내에 포함되고 이에 인접해 있는 활성 구역/영역(AA2, AA3)과 복수의 게이트 구역들(G2~G11)의 부분들은 도 13a와 관련하여 위에서 논의된 바와 같이, 게이트 구조물들이 입력 신호들(C, B, A1~A3)을 수신하도록 구성된 행들(R1, R2)에서의 NMOS 풀다운 트랜지스터들로서 구성된다. 활성 구역/영역(AA1, AA4) 및 인접한 복수의 게이트 구역들(G2~G9)의 부분들은 게이트 구조물들이 각각의 입력 신호들(C, B, A1~A3)을 수신하도록 구성된 각각의 행들(R1, R2)에서의 PMOS 풀업 트랜지스터들로서 구성된다. 이로써 OAI 소자(1300)의 도전성 경로들(1310~1330)은 도 13a에서 도시된 회로도 다이어그램에 따라 행들(R1, R2) 사이에서 그리고 전력 레일(PR2)을 가로질러 Y방향으로 연장되는 MD 구역/세그먼트를 포함하도록 구성되며, 이에 의해 상기 논의된 이점들이 획득될 수 있다.
도 14는 하나 이상의 실시예에 따른, 논리 소자를 동작시키는 방법(1400)의 흐름도이다. 방법(1400)은 논리 소자, 예를 들어, 도 1a 내지 도 13b와 관련하여 위에서 논의된 논리 소자(100C, 200-1, 200-2, 또는 300~1300)와 함께 사용가능하다.
방법(1400)의 동작들이 도 14에서 도시되는 시퀀스는 단지 설명을 위한 것일 뿐이며; 방법(1400)의 동작들은 도 14에서 도시된 것과는 다른 시퀀스들로 실행될 수 있다. 일부 실시예들에서, 도 14에서 도시된 것 이외의 동작들이 도 14에서 도시된 동작들 전에, 동작들 사이에, 동작들 동안에, 및/또는 동작들 후에 수행된다. 일부 실시예들에서, 방법(1400)의 동작들은 IC를 동작시키는 방법의 동작들의 서브세트이다.
동작(1410)에서, 논리 소자에서 복수의 입력 신호들이 수신된다. 일부 실시예들에서, 복수의 입력 신호들을 수신하는 것은 도 1a 내지 도 13b와 관련하여 위에서 논의된 실시예들에 따라 논리 소자(100C, 200-1, 200-2, 또는 300~1300)에서 입력 신호들(A1-A4, B1, B2, B, 또는 C)의 서브세트를 수신하는 것을 포함한다.
복수의 신호들을 수신하는 것은 논리적으로 높은 전압 레벨, 예를 들어, 전력 공급 전압(VDD)의 전압 레벨의 미리결정된 문턱값 내의 전압 레벨, 또는 논리적으로 낮은 전압 레벨, 예를 들어, 전력 공급 기준 전압(VSS)의 전압 레벨의 미리결정된 문턱값 내의 전압 레벨 중 어느 하나를 갖는 각각의 신호를 수신하는 것을 포함한다.
동작(1420)에서, 복수의 입력 신호들 및 논리 소자의 구성에 기초하여 출력 신호가 생성된다. 복수의 입력 신호들에 기초하여 출력 신호를 생성하는 것은 복수의 입력 신호들에 대해 AOI, OAI, 또는 4입력 NAND 연산 중 하나를 수행하는 것을 포함한다.
논리 소자의 구성에 기초하여 출력 신호를 생성하는 것은, 제1 방향으로 연장된 제1 및 제2 전력 레일들 - 제1 및 제2 전력 레일들 각각은 전력 공급 전압 또는 전력 공급 기준 전압 중 하나를 운송하도록 구성됨 -, 제1 및 제2 전력 레일들 사이에서 제1 방향으로 연장되고 전력 공급 전압 또는 전력 공급 기준 전압 중 다른 하나를 운송하도록 구성된 제3 전력 레일, 및 복수의 트랜지스터들을 포함하는 논리 소자를 포함한다. 복수의 트랜지스터들은 제1 및 제2 전력 레일들 사이에서 제1 방향으로 연장된 제1 내지 제4 활성 영역들 - 제2 및 제3 활성 영역 각각은 제3 전력 레일에 인접해 있음 -, 제1 방향에 수직인 제2 방향으로 연장된 복수의 게이트 구조물들, 및 제3 전력 레일을 가로질러 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 포함하며, 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내에서 S/D 구조물들에 전기적으로 연결되어 있다.
일부 실시예들에서, 논리 소자의 구성에 기초하여 출력 신호를 생성하는 것은 도 1a 내지 도 13b와 관련하여 위에서 논의된 논리 소자들(100C, 200-1, 200-2, 또는 300~1300)의 구성에 기초하여 출력 신호를 생성하는 것을 포함한다.
방법(1400)의 동작들을 실행함으로써, 위에서 논의된 바와 같이 구성된 이중 높이 셀을 사용하여 AOI, OAI, 또는 NAND 연산이 수행되고, 이로써 논리 소자들(100C, 200-1, 200-2, 300~1300)과 관련하여 위에서 논의된 이점들을 획득한다.
도 15는 일부 실시예들에 따른, IC 소자를 제조하는 방법(1500)의 흐름도이다. 방법(1500)은 도 1a 내지 도 13b와 관련하여 위에서 논의된 IC 소자들(100C, 200-1, 200-2, 또는 300~1300) 중 하나 이상을 형성하도록 동작가능하다.
일부 실시예들에서, 방법(1500)의 동작들은 도 15에서 도시된 순서로 수행된다. 일부 실시예들에서, 방법(1500)의 동작들은 도 15에서 도시된 순서 이외의 다른 순서로 수행된다. 일부 실시예들에서, 하나 이상의 추가적인 동작은 방법(1500)의 동작들을 수행하기 전, 그 동안, 및/또는 그 후에 수행된다. 일부 실시예들에서, 방법(1500)의 일부 또는 전부를 수행하는 것은 IC 제조 시스템(1800) 및 도 18과 관련하여 아래에서 논의되는 바와 같은 하나 이상의 동작을 수행하는 것을 포함한다.
동작(1510)에서, 일부 실시예들에서, 제1 및 제2 활성 영역들이 제1 방향으로 연장되는 제1 행에서 형성되고, 제3 및 제4 활성 영역들이 제1 행에 인접한 제2 행에서 형성되며, 각각의 활성 영역은 복수의 S/D 구조물들을 포함한다. 제1 행에 인접한 제2 행에서 제3 및 제4 활성 영역들을 형성하는 것은 제2 활성 영역에 인접한 제3 활성 영역을 형성하는 것을 포함한다. 일부 실시예들에서, 제1 내지 제4 활성 영역들을 형성하는 것은 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 활성 영역들(AA1~AA4)을 형성하는 것을 포함한다.
다양한 실시예들에서, 제1 및 제4 활성 영역들을 형성하는 것 각각은 n형 활성 영역을 형성하는 것을 포함하고 제2 및 제3 활성 영역들을 형성하는 것 각각은 p형 활성 영역을 형성하는 것을 포함하거나, 또는 제1 및 제4 활성 영역들을 형성하는 것 각각은 p형 활성 영역을 형성하는 것을 포함하고 제2 및 제3 활성 영역들을 형성하는 것 각각은 n형 활성 영역을 형성하는 것을 포함한다. 일부 실시예들에서, 제1 내지 제4의 복수의 활성 영역들을 형성하는 것은 하나 이상의 n웰에서 제1 및 제4 또는 제2 및 제3 활성 영역들을 형성하는 것을 포함한다.
다양한 실시예들에서, 제1 내지 제4의 복수의 활성 영역들을 형성하는 것은 제1 내지 제4의 복수의 활성 영역들에 대응하는 반도체 기판의 영역들에서 하나 이상의 주입 공정을 수행하는 것을 포함하며, 이에 의해 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 하나 이상의 주어진 도펀트에 대한 미리결정된 도핑 농도 및 유형이 달성된다.
일부 실시예들에서, 제1 내지 제4 활성 영역들을 형성하는 것은, 예를 들어, 하나 이상의 주입 공정, 에칭 공정, 및/또는 성막 공정을 수행함으로써, 제1 내지 제4 활성 영역들의 일부분들 내 및/또는 상에서 대응하는 복수의 S/D 구조물들을 형성하는 것을 포함한다.
동작(1520)에서, 제1 방향에 수직인 제2 방향으로 연장되는 제1 및 제2 도전성 세그먼트들이 구축되며, 제1 및 제2 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 이에 전기적으로 연결된다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 것은 둘 이상의 MD 세그먼트들, 예를 들어, 도 2b, 도 2d, 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 복수의 MD 세그먼트들(MD1~MD13)의 MD 세그먼트들을 구축하는 것을 포함한다. 일부 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 것은 둘 이상의 금속 세그먼트들, 예를 들어, 도 2c 및 도 2e와 관련하여 위에서 논의된 금속 세그먼트들(210-2~240-2) 중 두 개를 구축하는 것을 포함한다.
일부 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 것은 제2 방향으로 연장되는 제3 및 제4 도전성 세그먼트들을 구축하는 것을 포함하며, 제3 및 제4 도전성 세그먼트들 각각은 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 이에 전기적으로 연결된다. 일부 실시예들에서, 제3 및 제4 도전성 세그먼트들을 구축하는 것은 도 2b, 도 2d, 도 4b 내지 도 8b, 도 11b와 관련하여 위에서 논의된 복수의 MD 세그먼트들(MD1~MD13)의 둘 이상의 추가적인 MD 세그먼트들을 구축하는 것을 포함한다.
다양한 실시예들에서, 제1 및 제2 도전성 세그먼트들을 구축하는 것은 복수의 제조 동작들, 예를 들어, 리소그래피, 확산, 성막, 에칭, 평탄화, 또는 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 연속적인 저저항 구조물을 형성하도록 구성된 하나 이상의 도전성 물질을 구축하는데 적절한 기타 동작 중 하나 이상을 수행하는 것을 포함한다.
동작(1530)에서, 추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들이 구축되고, 이에 의해 제1 및 제2 행들 각각에서 제1 및 제2 도전성 세그먼트들 및 풀업 및 풀다운 트랜지스터들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나를 형성한다.
일부 실시예들에서, 추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들을 구축하는 것은 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 각각 논의된, 금속 세그먼트(MS)의 인스턴스들, 게이트 구조물들(G1~G14) 중 일부 또는 전부, 비아 구조물들(VD, VG, V0)의 인스턴스들을 구축하는 것을 포함한다.
다양한 실시예들에서, 추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들을 구축하는 것은 복수의 제조 동작들, 예를 들어, 리소그래피, 확산, 성막, 에칭, 평탄화, 또는 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 구성들에 따라 다양한 피처들을 구축하는데 적절한 기타 동작 중 하나 이상을 수행하는 것을 포함한다.
일부 실시예들에서, 제1 및 제2 행들 각각에서 제1 및 제2 도전성 세그먼트들 및 풀업 및 풀다운 트랜지스터들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나를 형성하는 것은 도 2a 내지 도 13a와 관련하여 위에서 논의된 회로도 다이어그램(200~1300)에 따라 AOI, OAI, 또는 4입력 NAND 소자 중 하나를 형성하는 것을 포함한다.
동작(1540)에서, 일부 실시예들에서, 제1 방향으로 연장되는 제1 내지 제3 전력 레일들이 구축되고, 제1 및 제2 전력 레일들은 제1 행과 정렬되고, 제2 및 제3 전력 레일들은 제2 행과 정렬되고, 제1 및 제2 도전성 세그먼트들 각각은 제1 및 제2 도전성 세그먼트들에 수직이고 제2 전력 레일을 포함하는 평면을 횡단한다.
일부 실시예들에서, 제1 방향으로 연장되는 제1 내지 제3 전력 레일들을 구축하는 것은 도 1c, 도 2b 내지 도 2e, 도 3b 내지 도 13b와 관련하여 위에서 논의된 바와 같은 X방향으로 연장되는 전력 레일들(PR1~PR3)을 구축하는 것을 포함한다.
일부 실시예들에서, 제1 및 제2 도전성 세그먼트들에 수직이고 제2 전력 레일을 포함하는 평면을 횡단하는 제1 및 제2 도전성 세그먼트들 각각은 예를 들어, 도 2b 내지 도 2e 및 도 4b 내지 도 13b와 관련하여 위에서 논의된 바와 같이, 평면을 횡단하는 하나 이상의 추가적인 도전성 세그먼트를 포함한다.
다양한 실시예들에서, 제1 내지 제3 전력 레일들을 구축하는 것은 복수의 제조 동작들, 예를 들어, 리소그래피, 확산, 성막, 에칭, 평탄화, 또는 도 2b 내지 도 2e 및 도 3b 내지 도 13b와 관련하여 위에서 논의된 바와 같은, 반도체 기판의 후면 위에 놓이는, 내에 매립된, 및/또는 상에 금속 세그먼트들을 구축하는데 적절한 기타 동작 중 하나 이상을 수행하는 것을 포함한다.
방법(1500)의 동작들 중 일부 또는 전부를 수행함으로써, 제1 및 제2 도전성 세그먼트들이 제2 전력 레일을 포함하는 평면을 횡단하는 AOI, OAI, 또는 4입력 NAND IC 소자가 제조되며, 이에 의해 IC 소자들(100C, 200-1, 200-2, 300~1300) 및 도 1a 내지 도 13b와 관련하여 위에서 논의된 이점들을 획득한다.
도 16은 IC 레이아웃 다이어그램, 예를 들어, 일부 실시예들에 따라, 도 1a 내지 도 13b와 관련하여 위에서 논의된 IC 레이아웃 다이어그램(100C, 200-1, 200-2, 및/또는 300~1300)을 생성하는 방법(1600)의 흐름도이다.
일부 실시예들에서, IC 레이아웃 다이어그램을 생성하는 것은 IC 소자, 예를 들어, 도 1a 내지 도 13b와 관련하여 위에서 논의되고, 생성된 IC 레이아웃 다이어그램에 기초하여 제조된, IC 소자(100C, 200-1, 200-2, 및/또는 300~1300)에 대응하는 IC 레이아웃 다이어그램을 생성하는 것을 포함한다.
일부 실시예들에서, 방법(1600)의 일부 또는 전부는 컴퓨터의 프로세서, 예를 들어, 도 17과 관련하여 아래에서 논의되는, IC 레이아웃 다이어그램 생성 시스템(1700)의 프로세서(1702)에 의해 실행된다.
방법(1600)의 동작들의 일부 또는 전부는 설계 하우스, 설계 하우스, 예를 들어, 도 18과 관련하여 아래에서 논의되는 설계 하우스(1820)에서 수행되는 설계 프로시저의 일부로서 수행될 수 있다.
일부 실시예들에서, 방법(1600)의 동작들은 도 16에서 도시된 순서로 수행된다. 일부 실시예들에서, 방법(1600)의 동작들은 동시에 수행되고/수행되거나 도 16에서 도시된 순서 이외의 다른 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(1600)의 하나 이상의 동작을 수행하기 전, 그 사이, 그 동안, 및/또는 그 후에 수행된다.
동작(1610)에서, 일부 실시예들에서, 제1 내지 제4의 활성 구역들이, 일부 실시예들에서 이중 높이 셀이라고도 칭해지는 IC 셀에 배열된다. IC 셀에 제1 내지 제4 활성 구역들을 배열하는 것은 예를 들어, 도 1c, 도 2b 내지 도 2e, 도 3b 내지 도 13b와 관련하여 위에서 논의된 행들(R1, R2)과 같은, 제1 행에 제1 및 제2 활성 구역들을 배열하고, 제2 행에 제3 및 제4 활성 구역들을 배열하는 것을 포함한다.
일부 실시예들에서, IC 셀에 제1 내지 제4 활성 구역들을 배열하는 것은 제1 내지 제3 전력 레일들, 예를 들어, 도 1c, 도 2b 내지 도 2e, 도 3b 내지 도 13b와 관련하여 위에서 논의된 전력 레일들(PR1~PR3)에 대응하는 트랙들에 기초하는 셀 치수에 따라 제1 내지 제4 활성 구역들을 배열하는 것을 포함한다.
동작(1620)에서, 셀의 복수의 MD 구역들, 게이트 구역들, 비아 구역들, 및 금속 구역들은, 전력 레일에 대응하는 트랙을 가로질러 연장되고 제2 및 제3 활성 구역들 각각과 오버랩하는 제1 및 제2 도전성 구역들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나로서 배열된다.
AOI, OAI, 또는 4입력 NAND 소자 중 하나로서 셀의 복수의 MD 구역들, 게이트 구역들, 비아 구역들, 및 금속 구역들을 배열하는 것은 제1 및 제2 행들 각각에서의 구성된 풀업 및 풀다운 트랜지스터들을 포함한다.
일부 실시예들에서, AOI, OAI, 또는 4입력 NAND 소자 중 하나로서 셀의 복수의 MD 구역들, 게이트 구역들, 비아 구역들, 및 금속 구역들을 배열하는 것은 도 2a 내지 도 13a와 관련하여 위에서 논의된 회로도 다이어그램(200~1300)에 따라 복수의 MD 구역들(MD1~MD13), 게이트 구역들(G1~G14), 비아 구역들(VD, VG, V0)의 인스턴스들, 및 금속 구역들(MS)의 인스턴스들 중 일부 또는 전부를 배열하는 것을 포함한다.
일부 실시예들에서, 전력 레일에 대응하는 트랙을 가로질러 연장되는 제1 및 제2 도전성 구역들은 제1 및 제2 MD 구역들, 예를 들어, 도 2b, 도 2d, 도 3b 내지 도 13b와 관련하여 위에서 논의된 복수의 MD 구역들(MD1~MD13)의 MD 구역들을 포함한다. 일부 실시예들에서, 전력 레일에 대응하는 트랙을 가로질러 연장되는 제1 및 제2 도전성 구역들은 제1 및 제2 금속 구역들, 예를 들어, 도 2c 및 도 2e와 관련하여 위에서 논의된 금속 구역들(210-2~240-2) 중 두 개를 포함한다.
일부 실시예들에서, 셀의 복수의 MD 구역들, 게이트 구역들, 비아 구역들, 및 금속 구역들을, 전력 레일에 대응하는 트랙을 가로질러 연장되는 제1 및 제2 도전성 구역들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나로서 배열하는 것은 예를 들어, 도 2b, 도 2d, 도 4b 내지 도 8b, 도 11b와 관련하여 위에서 논의된 전력 레일에 대응하는 트랙을 가로질러 연장되는 하나 이상의 추가적인 도전성 구역을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나를 배열하는 것을 포함한다.
일부 실시예들에서, 전력 레일에 대응하는 트랙을 가로질러 연장되는 제1 및 제2 도전성 구역들은 도 1c, 도 2b 내지 도 2e, 도 3b 내지 도 13b와 관련하여 위에서 논의된 전력 레일(PR2)에 대응하는 트랙을 가로질러 연장되는 제1, 제2, 및 임의의 추가적인 도전성 구역들을 포함한다.
일부 실시예들에서, 셀의 복수의 MD 구역들, 게이트 구역들, 비아 구역들, 및 금속 구역들을, 제2 및 제3 활성 구역들 각각과 오버랩하는 제1 및 제2 도전성 구역들을 포함하는 AOI, OAI, 또는 4입력 NAND 소자 중 하나로서 배열하는 것은 도 2b 내지 도 2e, 도 3b 내지 도 13b와 관련하여 위에서 논의된 S/D 구역들에 대응하는 위치들에서 제2 및 제3 활성 구역들 각각과 오버랩하는 제1, 제2, 및 임의의 추가적인 도전성 구역들을 포함한다.
동작(1630)에서, 일부 실시예들에서, 셀을 포함하는 IC 레이아웃 다이어그램은 저장 소자에 저장된다. 일부 실시예들에서, 셀을 포함하는 IC 레이아웃 다이어그램을 저장 소자에 저장하는 것은 셀 라이브러리, 예컨대, 도 17과 관련하여 아래에서 논의되는 IC 레이아웃 다이어그램 생성 시스템(1700)의 셀 라이브러리(1707)에 셀을 저장하는 것을 포함한다.
다양한 실시예들에서, 저장 소자에 IC 레이아웃 다이어그램을 저장하는 것은 IC 레이아웃 다이어그램을 비휘발성 컴퓨터 판독가능 메모리에 저장하는 것을 포함하고/포함하거나, IC 레이아웃 다이어그램을 네트워크, 예를 들어, 도 17과 관련하여 아래에서 논의되는 IC 레이아웃 다이어그램 생성 시스템(1700)의 네트워크(1714)를 통해 저장하는 것을 포함한다.
동작(1740)에서, 일부 실시예들에서, IC 레이아웃 다이어그램에 기초하여 하나 이상의 제조 동작이 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 것은 IC 레이아웃 다이어그램에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. IC 레이아웃 다이어그램에 기초하여, 하나 이상의 제조 동작, 예를 들어, 하나 이상의 리소그래피 노광을 수행하는 것은 도 18과 관련하여 아래에서 논의되고 도 15와 관련하여 위에서 논의된다.
방법(1600)의 동작들 중 일부 또는 전부를 실행함으로써, AOI, OAI, 또는 4입력 NAND IC 소자가 제2 전력 레일을 포함하는 평면을 횡단하는 제1 및 제2 도전성 세그먼트들을 포함하는 IC 소자에 대응하는 IC 레이아웃 다이어그램이 생성되며, 이에 의해 IC 소자들(100C, 200-1, 200-2, 300~1300) 및 도 1a 내지 도 13b와 관련하여 위에서 논의된 이점들을 획득한다.
도 17은 일부 실시예들에 따른, IC 레이아웃 다이어그램 생성 시스템(1700)의 블록도이다. 여기서 설명되는 하나 이상의 실시예에 따라 IC 레이아웃 다이어그램을 설계하는 방법은, 예를 들어, 일부 실시예들에 따라, IC 레이아웃 다이어그램 생성 시스템(1700)을 사용하여 구현가능하다.
일부 실시예들에서, IC 레이아웃 다이어그램 생성 시스템(1700)은 하드웨어 프로세서(1702) 및 비일시적 컴퓨터 판독가능 저장 매체(1704)를 포함하는 범용 컴퓨팅 소자이다. 무엇보다도, 저장 매체(1704)는, 컴퓨터 프로그램 코드, 즉 실행가능한 명령어들(1706)의 집합으로 인코딩되는데, 즉 이것들을 저장한다. 하드웨어 프로세서(1702)에 의한 명령어들(1706)의 실행은 방법, 예컨대, 도 5와 관련하여 위에서 설명된 IC 레이아웃 다이어그램을 생성하는 방법(500) 및/또는 도 7과 관련하여 위에서 설명된 IC 레이아웃 다이어그램을 생성하는 방법(700)(이후부터는, 언급된 공정들 및/또는 방법들)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(1702)는 버스(1708)를 통해 컴퓨터 판독가능 저장 매체(1704)에 전기적으로 결합된다. 프로세서(1702)는 또한 버스(1708)를 통해 I/O 인터페이스(1710)에 전기적으로 결합된다. 네트워크 인터페이스(1712)가 또한 버스(1708)를 통해 프로세서(1702)에 전기적으로 연결된다. 네트워크 인터페이스(1712)는 네트워크(1714)에 연결되어, 프로세서(1702) 및 컴퓨터 판독가능 저장 매체(1704)는 네트워크(1714)를 통해 외부 요소들에 연결가능하다. 프로세서(1702)는 IC 레이아웃 다이어그램 생성 시스템(1700)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 하기 위해 컴퓨터 판독가능 저장 매체(1704)에 인코딩된 컴퓨터 프로그램 코드(1706)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1702)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 소자)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1704)에는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크가 포함된다. 광학 디스크를 사용한 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 IC 레이아웃 다이어그램 생성 시스템(1700)(이러한 실행은 EDA 툴을 (적어도 부분적으로) 나타냄)이 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 구성된 컴퓨터 프로그램 코드(1706)를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 또한 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(1704)는 여기서 개시된 셀들과 같은 것을 포함하는 셀들, 예를 들어, 도 1a 내지 도 13b와 관련하여 위에서 논의된 셀들(100C, 200-1, 200-1, 300~1300)의 셀 라이브러리(1707)를 저장한다.
IC 레이아웃 다이어그램 생성 시스템(1700)은 I/O 인터페이스(1710)를 포함한다. I/O 인터페이스(1710)는 외부 회로부에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(1710)는 정보 및 커맨드를 프로세서(1702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
IC 레이아웃 다이어그램 생성 시스템(1700)은 또한 프로세서(1702)에 결합된 네트워크 인터페이스(1712)를 포함한다. 네트워크 인터페이스(1712)는 시스템(1700)으로 하여금 네트워크(1714)와 통신할 수 있게 해주며, 이 네트워크(1714)에는 하나 이상의 다른 컴퓨터 시스템이 연결되어 있다. 네트워크 인터페이스(1712)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 두 개 이상의 IC 레이아웃 다이어그램 생성 시스템(1700)에서 구현된다.
IC 레이아웃 다이어그램 생성 시스템(1700)은 I/O 인터페이스(1710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1710)를 통해 수신된 정보는 프로세서(1702)에 의한 처리를 위한 명령어들, 데이터, 설계 룰들, 표준 셀들의 라이브러리들, 및/또는 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(1708)를 통해 프로세서(1702)로 전송된다. IC 레이아웃 다이어그램 생성 시스템(1700)은 I/O 인터페이스(1710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(1742)로서 컴퓨터 판독가능 저장 매체(1704)에 저장된다.
일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션으로의 플러그 인으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 IC 레이아웃 다이어그램 생성 시스템(1700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS 회사로부터 입수가능한 VIRTUOSO®와 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예들에서, 공정들은 컴퓨터 판독가능 비일시적 기록 매체에 저장된 프로그램의 함수들로서 실현된다. 컴퓨터 판독가능 비일시적 기록 매체의 예시들은, 비제한적인 예시로서, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
도 18은 일부 실시예들에 따른, IC 제조 시스템(1800), 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, IC 레이아웃 다이어그램에 기초하여, 반도체 집적 회로의 층 내의 (A) 하나 이상의 반도체 마스크 또는 (B) 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(1800)을 사용하여 제조된다.
도 18에서, IC 제조 시스템(1800)은 설계, 개발, 및 제조 사이클들 및/또는 IC 소자(1860)의 제조와 관련된 서비스들에서 서로 상호작용하는, 설계 하우스(1820), 마스크 하우스(1830), 및 IC 제조자/제작자(즉, 팹(fab))(1850)와 같은 엔티티들을 포함한다. 시스템(1800) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(1820), 마스크 하우스(1830), 및 IC 팹(1850) 중 두 개 이상은 단일의 대형 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1820), 마스크 하우스(1830), 및 IC 팹(1850) 중 두 개 이상은 공통 시설에서 공존하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1820)는 IC 설계 레이아웃 다이어그램(1822)을 생성한다. IC 설계 레이아웃 다이어그램(1822)은 다양한 기하학적 패턴들, 예를 들어, 도 1a 내지 도 13b와 관련하여 위에서 논의된 셀(100C, 200-1, 200-2, 또는 300~1300)를 포함한다. 기하학적 패턴들은 제작될 IC 소자(1860)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응한다. 다양한 층들이 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(1822)의 부분은 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될, 활성 구역, 게이트 전극, 소스 및 드레인, 층간 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 다양한 IC 피처를 포함한다. 설계 하우스(1820)는 IC 설계 레이아웃 다이어그램(1822)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 논리적 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1822)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일에서 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(1822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1830)는 데이터 준비(1832) 및 마스크 제조(1844)를 포함한다. 마스크 하우스(1830)는 IC 설계 레이아웃 다이어그램(1822)에 따라 IC 소자(1860)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크(1845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1822)을 사용한다. 마스크 하우스(1830)는 마스크 데이터 준비(1832)를 수행하며, 여기서 IC 설계 레이아웃 다이어그램(1822)은 대표 데이터 파일(representative data file; RDF)로 변환된다. 마스크 데이터 준비(1832)는 마스크 제조(1844)에 RDF를 제공한다. 마스크 제조(1844)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(1845) 또는 반도체 웨이퍼(1853)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(1822)은 마스크 기록기의 특정 특성 및/또는 IC 팹(1850)의 요건을 따르기 위해 마스크 데이터 준비(1832)에 의해 조작된다. 도 18에서, 마스크 데이터 준비(1832) 및 마스크 제조(1844)는 별개의 엘리먼트로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(1832) 및 마스크 제조(1844)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1832)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1822)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(1832)는 탈축 조명, 서브 해상도 지원 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(1832)는 반도체 제조 공정들에서의 가변성 등을 다루기 위해, 충분한 마진을 보장하도록 특정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성룰들의 세트와 함께 OPC에서 공정들을 거친 IC 설계 레이아웃 다이어그램(1822)을 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(1844) 동안의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(1822)을 수정하는데, 이는 마스크 생성 룰들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1832)는 IC 소자(1860)를 제조하기 위해 IC 팹(1850)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 체크(lithography process checking; LPC)를 포함한다. LPC는 이 처리를 IC 설계 레이아웃 다이어그램(1822)에 기초하여 시뮬레이션하여 IC 소자(1860)와 같은 시뮬레이션된 제조된 소자를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 공정들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(DOF), 마스크 오차 강화 인자(MEEF), 다른 적절한 인자들 등, 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션되고 제조된 소자가 LPC에 의해 생성된 후에, 시뮬레이션된 소자가 설계 룰을 만족시키기에 충분히 형상적으로 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1822)을 추가적으로 정제시킨다.
마스크 데이터 준비(1832)의 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(1832)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(1822)을 수정하기 위한 논리적 연산(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1832) 동안 IC 설계 레이아웃 다이어그램(1822)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1832) 후 그리고 마스크 제조(1844) 동안, 수정된 IC 설계 레이아웃 다이어그램(1822)에 기초하여 마스크(1845) 또는 마스크 그룹(1845)이 제조된다. 일부 실시예들에서, 마스크 제조(1844)는 IC 설계 레이아웃 다이어그램(1822)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예들에서, 수정된 IC 설계 레이아웃 다이어그램(1822)에 기초하여 마스크(포토마스크 또는 레티클)(1845) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크(1845)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(1845)는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 구역 및 투명 구역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 또는 EUV 빔과 같은, 방사선 빔은 불투명 구역에 의해서는 차단되고 투명 구역을 투과한다. 일 예시에서, 바이너리 마스크 버전의 마스크(1845)는 바이너리 마스크의 불투명 구역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 다른 예시에서, 마스크(1845)는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(1845)에서, 위상 시프트 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1844)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 반도체 웨이퍼(1853) 내에 다양한 도핑 구역들을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼(1853) 내에 다양한 에칭 구역들을 형성하기 위한 에칭 공정에서, 및/또는 다른 적절한 공정들에서, 이러한 마스크(들)가 사용된다.
IC 팹(1850)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC 팹(1850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1850)은 IC 소자(1860)가 마스크(들), 예컨대, 마스크(1845)에서 제조되도록 반도체 웨이퍼(1853)에 대해 다양한 제조 동작들을 실행하도록 구성된 웨이퍼 제조 툴(1852)을 포함한다. 다양한 실시예들에서, 제조 툴(1852)은 웨이퍼 스테퍼, 이온 임플란터, 포토레지스트 코터, 공정 챔버, 예를 들어, CVD 챔버 또는 LPCVD 용광로, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본원에서 논의된 하나 이상의 적절한 제조 공정을 수행할 수 있는 기타 제조 장비 중 하나 이상을 포함한다.
IC 팹(1850)은 마스크 하우스(1830)에 의해 제조된 마스크들(1845)을 사용하여 IC 소자(1860)를 제조한다. 따라서, IC 팹(1850)은 IC 설계 레이아웃 다이어그램(1822)를 적어도 간접적으로 사용하여 IC 소자(1860)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(1853)는 마스크(들)(1845)을 사용하여 IC 소자(1860)를 형성하기 위해 IC 팹(1850)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(1822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1853)는 실리콘 기판 또는 다른 적절한 기판을 포함하며, 이들 위에는 물질층들이 형성된다. 반도체 웨이퍼(1853)는 다양한 도핑 구역들, 유전체 피처들, 다중레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
당업자는 하나 이상의 개시된 실시예들이 전술한 이점들 중 하나 이상을 충족시킨다는 것을 쉽게 알 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에서 광범위하게 개시된 바와 같이, 다양한 변경, 균등물의 대체 및 다양한 다른 실시예들에 영향을 줄 수 있을 것이다. 따라서, 본원에서 부여된 보호는 첨부된 청구범위 및 그 균등물들에 포함된 정의에 의해서만 제한되도록 의도된 것이다.
실시예들
실시예 1. 집적 회로(integrated circuit; IC) 소자에 있어서,
제1 방향으로 연장된 제1 및 제2 전력 레일들 - 상기 제1 및 제2 전력 레일들 각각은 전력 공급 전압 또는 전력 공급 기준 전압 중 하나를 운송하도록 구성됨 -;
상기 제1 및 제2 전력 레일들 사이에서 상기 제1 방향으로 연장된 제3 전력 레일 - 상기 제3 전력 레일은 상기 전력 공급 전압 또는 상기 전력 공급 기준 전압 중 다른 하나를 운송하도록 구성됨 -; 및
복수의 트랜지스터들
을 포함하고,
상기 복수의 트랜지스터들은,
상기 제1 및 제2 전력 레일들 사이에서 상기 제1 방향으로 연장된 제1 내지 제4 활성 영역들 - 제2 및 제3 활성 영역들 각각은 상기 제3 전력 레일에 인접해 있음 -;
상기 제1 방향에 수직인 제2 방향으로 연장된 복수의 게이트 구조물들; 및
상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들
을 포함하고,
상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 소스/드레인(S/D) 구조물들에 전기적으로 연결되고,
상기 복수의 트랜지스터들은 AND-OR-인버터(and-or-inverter; AOI), OR-AND-인버터(or-and-inverter; OAI), 또는 4입력 NAND 게이트 중 하나로서 구성된 것인 집적 회로(IC) 소자.
실시예 2. 실시예 1에 있어서,
상기 제1 및 제2 도전성 세그먼트들은, 상기 제3 전력 레일 아래에 놓여 있고 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 각각의 제1 및 제2 금속 유사 규정(metal-like defined; MD) 세그먼트들을 포함한 것인 집적 회로(IC) 소자.
실시예 3. 실시예 2에 있어서,
상기 제3 전력 레일 아래에 놓여 있고 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 제3 및 제4 MD 세그먼트들을 더 포함하는 집적 회로(IC) 소자.
실시예 4. 실시예 3에 있어서,
상기 제1 방향으로 연장된 제1 내지 제3 금속 세그먼트들을 더 포함하고,
상기 제1 금속 세그먼트는, 상기 제1 및 제2 MD 세그먼트들 위에 놓여 있고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제5 내지 제7 MD 세그먼트들 위에 놓여 있고, 상기 제5 내지 제7 MD 세그먼트들에 전기적으로 연결되어 있고,
상기 제2 금속 세그먼트는, 상기 제3 MD 세그먼트 위에 놓여 있고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제8 및 제9 MD 세그먼트들 위에 놓여 있고, 상기 제8 및 제9 MD 세그먼트들에 전기적으로 연결되어 있으며,
상기 제3 금속 세그먼트는, 상기 제4 MD 세그먼트 위에 놓여 있고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제10 및 제11 MD 세그먼트들 위에 놓여 있고, 상기 제10 및 제11 MD 세그먼트들에 전기적으로 연결되어 있는 것인 집적 회로(IC) 소자.
실시예 5. 실시예 2에 있어서,
상기 제1 MD 세그먼트와 제1 금속 세그먼트를 포함하는 제1 도전성 경로 - 상기 제1 금속 세그먼트는 상기 제1 방향으로 연장되고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제3 MD 세그먼트와 상기 제1 MD 세그먼트 각각에 전기적으로 연결됨 -; 및
상기 제2 MD 세그먼트와 제2 금속 세그먼트를 포함하는 제2 도전성 경로 - 상기 제2 금속 세그먼트는 상기 제1 방향으로 연장되고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제4 MD 세그먼트와 상기 제2 MD 세그먼트 각각에 전기적으로 연결됨 -
를 더 포함하는 집적 회로(IC) 소자.
실시예 6. 실시예 5에 있어서,
상기 제1 도전성 경로는, 상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고 상기 제1 금속 세그먼트와 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트를 더 포함하며,
상기 제2 도전성 경로는, 상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고 상기 제2 금속 세그먼트와 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제6 MD 세그먼트를 더 포함한 것인 집적 회로(IC) 소자.
실시예 7. 실시예 5에 있어서,
제3 도전성 경로를 더 포함하고,
상기 제3 도전성 경로는,
상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고, 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트; 및
상기 제1 방향으로 연장되고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제6 및 제7 MD 세그먼트들과 상기 제5 MD 세그먼트 각각에 전기적으로 연결된 제3 금속 세그먼트를 포함한 것인 집적 회로(IC) 소자.
실시예 8. 실시예 1에 있어서,
상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들과 상기 제3 전력 레일 각각 위에 놓여 있는 금속 세그먼트를 포함한 것인 집적 회로(IC) 소자.
실시예 9. 실시예 1에 있어서,
상기 제1 및 제2 전력 레일들 각각은 상기 전력 공급 전압을 운송하도록 구성되고,
상기 제3 전력 레일은 상기 전력 공급 기준 전압을 운송하도록 구성되고,
상기 제1 및 제4 활성 영역들 각각은 p형 활성 영역을 포함하며,
상기 제2 및 제3 활성 영역들 각각은 n형 활성 영역을 포함한 것인 집적 회로(IC) 소자.
실시예 10. 실시예 1에 있어서,
상기 제1 및 제2 전력 레일들 각각은 상기 전력 공급 기준 전압을 운송하도록 구성되고,
상기 제3 전력 레일은 상기 전력 공급 전압을 운송하도록 구성되고,
상기 제1 및 제4 활성 영역들 각각은 n형 활성 영역을 포함하며,
상기 제2 및 제3 활성 영역들 각각은 p형 활성 영역을 포함한 것인 집적 회로(IC) 소자.
실시예 11. 집적 회로(IC) 소자에 있어서,
제1 행의 트랜지스터들 - 상기 제1 행의 트랜지스터들은,
각각의 제1 및 제2 전력 레일들에 인접하여 제1 방향으로 연장되고, 복수의 소스/드레인(S/D) 구조물들을 각각 포함하는 제1 및 제2 활성 영역들; 및
상기 제1 방향에 수직인 제2 방향으로 상기 제1 및 제2 전력 레일들 사이에서 연장된 제1의 복수의 게이트 구조물들을 포함하고,
상기 제1 행의 트랜지스터들은 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성됨 -;
제2 행의 트랜지스터들 - 상기 제2 행의 트랜지스터들은,
상기 제2 전력 레일과 제3 전력 레일 각각에 인접하여 상기 제1 방향으로 연장되고, 복수의 S/D 구조물들을 각각 포함하는 제3 및 제4 활성 영역들; 및
상기 제2 방향으로 상기 제2 및 제3 전력 레일들 사이에서 연장된 제2의 복수의 게이트 구조물들을 포함하고,
상기 제2 행의 트랜지스터들은 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성됨 -; 및
상기 제2 전력 레일을 가로질러 상기 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 포함하고,
상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 상기 복수의 S/D 구조물들의 S/D 구조물에 전기적으로 연결되고,
상기 제1 및 제2 행들의 트랜지스터들과 상기 제1 및 제2 도전성 세그먼트들은 AND-OR-인버터(AOI), OR-AND-인버터(OAI), 또는 4입력 NAND 게이트 중 하나로서 구성된 것인 집적 회로(IC) 소자.
실시예 12. 실시예 11에 있어서,
상기 제1 행의 트랜지스터들은,
상기 제1 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀업(pull-up) 트랜지스터들; 및
상기 제2 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀다운(pull-down) 트랜지스터들을 포함하며,
상기 제2 행의 트랜지스터들은,
상기 제3 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀다운 트랜지스터들; 및
상기 제4 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀업 트랜지스터들을 포함한 것인 집적 회로(IC) 소자.
실시예 13. 실시예 11에 있어서,
상기 제1 행의 트랜지스터들은,
상기 제1 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀다운 트랜지스터들; 및
상기 제2 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성된 풀업 트랜지스터들을 포함하며,
상기 제2 행의 트랜지스터들은,
상기 제3 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀업 트랜지스터들; 및
상기 제4 활성 영역을 포함하고, 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성된 풀다운 트랜지스터들을 포함한 것인 집적 회로(IC) 소자.
실시예 14. 실시예 11에 있어서,
상기 제1 및 제2 행들의 트랜지스터들 각각은 총 두 개의 입력 신호들을 포함하여 상기 복수의 입력 신호들의 각각의 제1 또는 제2 서브세트를 수신하도록 구성된 것인 집적 회로(IC) 소자.
실시예 15. 실시예 14에 있어서,
상기 제1 및 제2 행들의 트랜지스터들 각각은 상기 복수의 입력 신호들의 제1 및 제2 서브세트에 더하여 상기 복수의 입력 신호들의 입력 신호를 수신하도록 구성된 것인 집적 회로(IC) 소자.
실시예 16. 실시예 11에 있어서,
상기 제2 전력 레일을 가로질러 상기 제2 방향으로 연장되고, 출력 신호를 운송하도록 구성된 금속 세그먼트
를 더 포함하는 집적 회로(IC) 소자.
실시예 17. 집적 회로(IC) 소자를 제조하는 방법에 있어서,
반도체 기판에서, 제1 및 제2 활성 영역들을 제1 방향으로 연장된 제1 행에서, 그리고 제3 및 제4 활성 영역들을 상기 제1 행에 인접한 제2 행에서 형성하는 단계 - 각각의 활성 영역은 복수의 소스/드레인(S/D) 구조물들을 포함함 -;
제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 구축하는 단계 - 상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 상기 S/D 구조물들에 전기적으로 연결됨 -;
추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들을 구축하고, 이에 의해 상기 제1 및 제2 행들 각각에서 상기 제1 및 제2 도전성 세그먼트들과 풀업 및 풀다운 트랜지스터들을 포함하는 AND-OR-인버터(AOI), OR-AND-인버터(OAI), 또는 4입력 NAND 소자 중 하나를 형성하는 단계; 및
상기 제1 방향으로 연장된 제1 내지 제3 전력 레일들을 구축하는 단계
를 포함하고,
상기 제1 및 제2 전력 레일들은 상기 제1 행과 정렬되고,
상기 제2 및 제3 전력 레일들은 상기 제2 행과 정렬되고,
상기 제1 및 제2 도전성 세그먼트들 각각은, 상기 제1 및 제2 도전성 세그먼트들에 수직하고 상기 제2 전력 레일을 포함하는 평면을 횡단하는 것인 집적 회로(IC) 소자를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 및 제2 도전성 세그먼트들을 구축하는 단계는 금속 유사 규정(MD) 세그먼트들을 구축하는 단계를 포함한 것인 집적 회로(IC) 소자를 제조하는 방법.
실시예 19. 실시예 17에 있어서,
상기 제1 및 제2 도전성 세그먼트들을 구축하는 단계는,
상기 제2 방향으로 연장된 제3 및 제4 도전성 세그먼트들을 구축하는 단계
를 더 포함하며,
상기 제3 및 제4 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 상기 S/D 구조물들에 전기적으로 연결된 것인 집적 회로(IC) 소자를 제조하는 방법.
실시예 20. 실시예 17에 있어서,
상기 제1 및 제4 활성 영역들을 형성하는 단계 각각은 n형 활성 영역을 형성하는 단계를 포함하고, 상기 제2 및 제3 활성 영역들을 형성하는 단계 각각은 p형 활성 영역을 형성하는 단계를 포함하거나, 또는
상기 제1 및 제4 활성 영역들을 형성하는 단계 각각은 p형 활성 영역을 형성하는 단계를 포함하고, 상기 제2 및 제3 활성 영역들을 형성하는 단계 각각은 n형 활성 영역을 형성하는 단계를 포함한 것인 집적 회로(IC) 소자를 제조하는 방법.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 소자에 있어서,
    제1 방향으로 연장된 제1 및 제2 전력 레일들 - 상기 제1 및 제2 전력 레일들 각각은 전력 공급 전압 및 전력 공급 기준 전압 중 하나를 운송하도록 구성됨 -;
    상기 제1 및 제2 전력 레일들 사이에서 상기 제1 방향으로 연장된 제3 전력 레일 - 상기 제3 전력 레일은 상기 전력 공급 전압 및 상기 전력 공급 기준 전압 중 다른 하나를 운송하도록 구성됨 -; 및
    복수의 트랜지스터들
    을 포함하고,
    상기 복수의 트랜지스터들은,
    상기 제1 및 제2 전력 레일들 사이에서 상기 제1 방향으로 연장된 제1 내지 제4 활성 영역들 - 상기 제2 및 제3 활성 영역들 각각은 상기 제3 전력 레일에 인접해 있음 -;
    상기 제1 방향에 수직인 제2 방향으로 연장된 복수의 게이트 구조물들; 및
    상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들
    을 포함하고,
    상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 소스/드레인(S/D) 구조물들에 전기적으로 연결되고,
    상기 복수의 트랜지스터들은 AND-OR-인버터(and-or-inverter; AOI), OR-AND-인버터(or-and-inverter; OAI), 및 4입력 NAND 게이트 중 하나로서 구성된 것인 집적 회로(IC) 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 도전성 세그먼트들은, 상기 제3 전력 레일 아래에 놓여 있고 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 각각의 제1 및 제2 금속 유사 규정(metal-like defined; MD) 세그먼트들을 포함한 것인 집적 회로(IC) 소자.
  3. 제2항에 있어서,
    상기 제3 전력 레일 아래에 놓여 있고 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들 위에 놓여 있는 제3 및 제4 MD 세그먼트들
    을 더 포함하는 집적 회로(IC) 소자.
  4. 제3항에 있어서,
    상기 제1 방향으로 연장된 제1 내지 제3 금속 세그먼트들
    을 더 포함하고,
    상기 제1 금속 세그먼트는, 상기 제1 및 제2 MD 세그먼트들 위에 놓여 있고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제5 내지 제7 MD 세그먼트들 위에 놓여 있고, 상기 제5 내지 제7 MD 세그먼트들에 전기적으로 연결되어 있고,
    상기 제2 금속 세그먼트는, 상기 제3 MD 세그먼트 위에 놓여 있고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제8 및 제9 MD 세그먼트들 위에 놓여 있고, 상기 제8 및 제9 MD 세그먼트들에 전기적으로 연결되어 있으며,
    상기 제3 금속 세그먼트는, 상기 제4 MD 세그먼트 위에 놓여 있고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제10 및 제11 MD 세그먼트들 위에 놓여 있고, 상기 제10 및 제11 MD 세그먼트들에 전기적으로 연결되어 있는 것인 집적 회로(IC) 소자.
  5. 제2항에 있어서,
    상기 제1 MD 세그먼트와 제1 금속 세그먼트를 포함하는 제1 도전성 경로 - 상기 제1 금속 세그먼트는 상기 제1 방향으로 연장되고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제3 MD 세그먼트와 상기 제1 MD 세그먼트 각각에 전기적으로 연결됨 -; 및
    상기 제2 MD 세그먼트와 제2 금속 세그먼트를 포함하는 제2 도전성 경로 - 상기 제2 금속 세그먼트는 상기 제1 방향으로 연장되고, 상기 제2 활성 영역 내의 대응하는 S/D 구조물 위에 놓여 있는 제4 MD 세그먼트와 상기 제2 MD 세그먼트 각각에 전기적으로 연결됨 -
    를 더 포함하는 집적 회로(IC) 소자.
  6. 제5항에 있어서,
    상기 제1 도전성 경로는, 상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고 상기 제1 금속 세그먼트와 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트를 더 포함하며,
    상기 제2 도전성 경로는, 상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고 상기 제2 금속 세그먼트와 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제6 MD 세그먼트를 더 포함한 것인 집적 회로(IC) 소자.
  7. 제5항에 있어서,
    제3 도전성 경로를 더 포함하고,
    상기 제3 도전성 경로는,
    상기 제3 전력 레일을 가로질러 상기 제2 방향으로 연장되고, 상기 제2 및 제3 활성 영역들 각각 내의 대응하는 S/D 구조물들에 전기적으로 연결된 제5 MD 세그먼트; 및
    상기 제1 방향으로 연장되고, 상기 제3 활성 영역 내의 대응하는 S/D 구조물들 위에 놓여 있는 제6 및 제7 MD 세그먼트들과 상기 제5 MD 세그먼트 각각에 전기적으로 연결된 제3 금속 세그먼트
    를 포함한 것인 집적 회로(IC) 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 도전성 세그먼트들 각각은, 상기 제2 및 제3 활성 영역들 내의 대응하는 S/D 구조물들과 상기 제3 전력 레일 각각 위에 놓여 있는 금속 세그먼트를 포함한 것인 집적 회로(IC) 소자.
  9. 집적 회로(IC) 소자에 있어서,
    제1 행의 트랜지스터들 - 상기 제1 행의 트랜지스터들은,
    각각의 제1 및 제2 전력 레일들에 인접하여 제1 방향으로 연장되고, 복수의 소스/드레인(S/D) 구조물들을 각각 포함하는 제1 및 제2 활성 영역들; 및
    상기 제1 방향에 수직인 제2 방향으로 상기 제1 및 제2 전력 레일들 사이에서 연장된 제1의 복수의 게이트 구조물들
    을 포함하고,
    상기 제1 행의 트랜지스터들은 복수의 입력 신호들의 제1 서브세트를 수신하도록 구성됨 -;
    제2 행의 트랜지스터들 - 상기 제2 행의 트랜지스터들은,
    상기 제2 전력 레일과 제3 전력 레일 각각에 인접하여 상기 제1 방향으로 연장되고, 복수의 S/D 구조물들을 각각 포함하는 제3 및 제4 활성 영역들; 및
    상기 제2 방향으로 상기 제2 및 제3 전력 레일들 사이에서 연장된 제2의 복수의 게이트 구조물들
    을 포함하고,
    상기 제2 행의 트랜지스터들은 상기 복수의 입력 신호들의 제2 서브세트를 수신하도록 구성됨 -; 및
    상기 제2 전력 레일을 가로질러 상기 제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들
    을 포함하고,
    상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 상기 복수의 S/D 구조물들의 S/D 구조물에 전기적으로 연결되고,
    상기 제1 및 제2 행들의 트랜지스터들과 상기 제1 및 제2 도전성 세그먼트들은 AND-OR-인버터(AOI), OR-AND-인버터(OAI), 및 4입력 NAND 게이트 중 하나로서 구성된 것인 집적 회로(IC) 소자.
  10. 집적 회로(IC) 소자를 제조하는 방법에 있어서,
    반도체 기판에서, 제1 및 제2 활성 영역들을 제1 방향으로 연장된 제1 행에서, 그리고 제3 및 제4 활성 영역들을 상기 제1 행에 인접한 제2 행에서 형성하는 단계 - 각각의 활성 영역은 복수의 소스/드레인(S/D) 구조물들을 포함함 -;
    제2 방향으로 연장된 제1 및 제2 도전성 세그먼트들을 구축하는 단계 - 상기 제1 및 제2 도전성 세그먼트들 각각은 상기 제2 및 제3 활성 영역들 각각 내의 S/D 구조물들 위에 놓여 있고, 상기 S/D 구조물들에 전기적으로 연결됨 -;
    추가적인 도전성 세그먼트들, 복수의 게이트 구조물들, 및 복수의 비아 구조물들을 구축하고, 이에 의해 상기 제1 및 제2 행들 각각에서 상기 제1 및 제2 도전성 세그먼트들과 풀업(pull-up) 및 풀다운(pull-down) 트랜지스터들을 포함하는 AND-OR-인버터(AOI), OR-AND-인버터(OAI), 및 4입력 NAND 소자 중 하나를 형성하는 단계; 및
    상기 제1 방향으로 연장된 제1 내지 제3 전력 레일들을 구축하는 단계
    를 포함하고,
    상기 제1 및 제2 전력 레일들은 상기 제1 행과 정렬되고,
    상기 제2 및 제3 전력 레일들은 상기 제2 행과 정렬되고,
    상기 제1 및 제2 도전성 세그먼트들 각각은, 상기 제1 및 제2 도전성 세그먼트들에 수직하고 상기 제2 전력 레일을 포함하는 평면을 횡단하는 것인 집적 회로(IC) 소자를 제조하는 방법.
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