CN118042817A - 集成电路器件、存储器宏及其制造方法 - Google Patents

Abstract

一种存储器宏包括：输入/输出(I/O)电路，位于半导体晶圆中，存储器单元列，包括在半导体晶圆中远离I/O电路延伸的连续存储器单元的第一子集和第二子集，其中第一子集定位于I/O电路和第二子集之间，第一位线，耦接到I/O电路，并且沿着第一子集在半导体晶圆的前侧或背侧中的一个上延伸并且终止于第二子集，以及第二位线，耦接到I/O电路，并且沿着第一子集和第二子集在前侧或背侧中的另一个上延伸。第一子集的每个存储器单元电连接到第一位线，并且第二子集的每个存储器单元电连接到第二位线。本申请的实施例还涉及一种集成电路器件及制造存储器宏的方法。

Description

集成电路器件、存储器宏及其制造方法

技术领域

本申请的实施例涉及集成电路器件、存储器宏及其制造方法。

背景技术

集成电路(IC)通常包括根据一个或多个IC布局图制造的多个IC器件。IC器件有时包括存储器电路，其中信息作为位存储在各个存储器单元中。存储器单元的类型可包括静态随机存取存储器(SRAM)单元，其中多个晶体管被配置为在写入操作中被编程且在读取操作中被存取。在一些情况下，晶体管被实现为互补场效应晶体管(CFET)器件，其中上部FET以堆叠配置上覆于下部FET。

发明内容

根据本申请的实施例的一个方面，提供了一种存储器宏，包括：输入/输出(I/O)电路，位于半导体晶圆中；存储器单元列，包括在半导体晶圆中远离I/O电路延伸的连续存储器单元的第一子集和第二子集，其中，第一子集定位于I/O电路和第二子集之间；第一位线，耦接到I/O电路，并且沿着第一子集在半导体晶圆的前侧或背侧中的一个上延伸并且终止于第二子集；以及第二位线，耦接到I/O电路，并且沿着第一子集和第二子集在前侧或背侧中的另一个上延伸，其中，第一子集的每个存储器单元电连接到第一位线，并且第二子集的每个存储器单元电连接到第二位线。

根据本申请的实施例的另一个方面，提供了一种集成电路(IC)器件，包括：第一位线，沿着半导体晶圆的前侧在第一方向上延伸；第二位线，沿着半导体晶圆的背侧在第一方向上延伸；以及第一互补场效应晶体管(CFET)静态随机存取存储器(SRAM)单元和第二CFETSRAM单元，定位于第一位线和第二位线之间，其中，第一CFET SRAM单元包括第一前侧通孔结构，第一前侧通孔结构被配置为将第一CFET SRAM单元的第一传输门电连接到第一位线，第二CFET SRAM单元包括第一背侧通孔结构，第一背侧通孔结构被配置为将第二CFET SRAM单元的第二传输门电连接到第二位线，并且前侧通孔结构和背侧通孔结构在垂直于第一方向的方向上对齐。

根据本申请的实施例的一个方面，提供了一种制造存储器宏的方法，方法包括：在半导体晶圆中构造存储器单元列，其中，构造存储器单元列包括构造连续存储器单元的第一子集和第二子集，并且第一子集定位于第二子集与存储器宏的I/O电路之间。方法还包括：形成从I/O电路到第二子集并且位于第一子集上方的第一前侧金属区段，其中，第一前侧金属区段电连接到第一子集或第二子集中的一个的每个存储器单元；以及形成从I/O电路到第二子集并且位于第一子集上方的第一背侧金属区段，其中，第一背侧金属区段电连接到第一子集或第二子集中的另一个的每个存储器单元。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的存储器宏的示意图。

图2A和图2B是根据一些实施例的IC布局图和器件的示意图。

图3A-图3E是根据一些实施例的IC布局图和器件的示意图。

图4A-图4C是根据一些实施例的IC布局图和器件的示意图。

图5是根据一些实施例的操作存储器宏的方法的流程图。

图6是根据一些实施例的生成IC布局图的方法的流程图。

图7是根据一些实施例的制造IC器件的方法的流程图。

图8是根据一些实施例的IC布局图生成系统的框图。

图9是根据一些实施例的IC制造系统及其相关的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。可以考虑其他的组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在各种实施例中，存储器宏列包括远离输入/输出(I/O)电路延伸的连续存储器单元的第一子集和第二子集，电连接到I/O电路和第一子集并终止于第二子集的前侧或背侧位线中的一个，以及延伸超过所述第一子集并且电连接到I/O电路和第二子集的前侧或背侧位线中的另一个。通过将位线电连接划分为单独的前侧和背侧路径，与其他方法相比，寄生电阻和电容位线负载减少，从而在读取和写入操作期间提高了速度和功率性能。

在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)单元，其包括互补场效应晶体管(CFET)器件，其中堆叠的传输栅极被配置为将相邻单元分开连接到前侧或背侧位线，从而能够支持第一和第二子集之间的连续边界。与第一和第二子集之间的边界不包括能够分开前侧和背侧位线连接的单元的方法相比，存储器单元密度由此得以保持。

图1是存储器宏100的示意图，图2A和图2B是SRAM存储器单元200以及相应的集成电路(IC)布局图200和器件200的示意图和平面图，图3A-图4C描绘了根据各种实施例的IC布局图和相应的IC器件的实施例，其中第一和第二存储器单元子集之间的边界包括存储器单元200的实例。根据各种实施例，图5示出了操作存储器宏100的方法，图6示出了生成IC布局图的方法，附图7示出了制造IC器件的方法，并且附图8是IC布局图生成系统的框图，并且图9是IC制造系统和相关联的IC制造流程的框图。

本文中的每个图，例如图1-图4C，为了说明的目的而被简化。这些图1-图4C描绘了包括和不包括各种特征的IC结构、器件和布局图，以便于下面的讨论。在各种实施例中，除了图1-图4C中所描绘的部件之外，IC结构、器件和/或布局图还包括与电源分配结构、金属互连件、接触件、通孔、栅极结构、源极/漏极(S/D)结构、体连接件或其它晶体管元件、介电层、隔离结构等相对应的一个或多个部件。

在IC布局图/器件200-400中，参考标号表示IC器件部件和用于在制造过程中至少部分地定义对应的IC器件部件的IC布局部件，例如，下面关于图7讨论的方法700和/或下面关于图9讨论的与IC制造系统900相关联的IC制造流程。因此，IC布局图/器件200表示IC布局图200和对应的IC器件200两者的平面图，并且IC布局图/器件300和400表示IC布局图300和400以及对应的IC器件300和400两者的视图。

图1描绘了相对于X和Y方向以非限制性示例定向定位在半导体晶圆100B中的存储器宏100。在一些实施例中，半导体晶圆100B被称为衬底100B或晶圆100B。

在一些实施例中，存储器宏100也称为存储器电路100、IC 100或电路100，是包括被配置为储存数据的存储器单元110的至少一个阵列100A，以及被配置为控制数据输入、输出和存储操作的一个或多个电路的存储器电路，如以下所描述。在一些实施例中，存储器单元110包括静态随机存取存储器(SRAM)单元。在各种实施例中，SRAM单元包括五个晶体管(5T)SRAM单元、六个晶体管(6T)SRAM单元(例如以下讨论的存储器单元200)、八个晶体管(8T)SRAM单元、九个晶体管(9T)SRAM单元，或具有其他数量晶体管的SRAM单元。在各种实施例中，存储器单元110包括动态随机存取存储器(DRAM)单元、只读存储器(ROM)单元、非易失性存储器(NVM)单元或能够储存数据的其他存储器单元类型。图1中所描绘的存储器单元110的表示是出于说明目的而提供的非限制性实例。

存储器宏100包括局部控制电路CNT、I/O电路MIO、字线驱动器WLD和存储器阵列100A的两个实例。在一些实施例中，存储器宏100包括少于或多于两个存储器阵列100A的实例，以及相应地更多或更少数量的局部控制电路CNT、局部I/O电路MIO和/或字线驱动器WLD。在一些实施例中，除了图1中所描绘的电路之外，存储器宏100还包括一个或多个电路。

局部控制电路CNT定位在I/O电路MIO的两个实例之间并电耦接到I/O电路MI0的这两个实例，并且定位在字线驱动器WLD附近，字线驱动器WLD位于存储器阵列100A的两个实例之间并电连接到存储器阵列100B的这两个实例。在各种实施例中，存储器宏100包括地址、数据和/或信号线(未示出)、互补位线对BLL/BLBL和BLU/BLBU、字线WL中的一个或多个的组合，由此全局控制电路(未示出)、局部控制电路CNT、I/O电路MIO、字线驱动器WLD和存储器阵列100A彼此电耦接。

全局控制电路、局部控制电路CNT、I/O电路MIO和字线驱动器WLD中的每个是被配置为在操作中执行操作的IC，从而响应于地址、时钟、控制和/或数据信号(未示出)的各种组合，将数据输入到存储器阵列100A的每个实例中的存储器单元110的对应实例、从该对应实例输出数据和存储在该对应实例中。

在图1所示的实施例中，存储器阵列100A的代表性实例包括存储器单元110的列100C(为了说明的目的而描绘的两个实例)，每个列包括相邻存储器单元110中的子集100AU和位于子集100AU和I/O电路MIO之间的相邻存储器单元110的子集100AL。在一些实施例中，子集100AU和100AL被统称为各自的上存储体100AU以及下存储体100AL。子集100AU和100AL在边界100AB处彼此相邻。

位线BLL和BLBL中的每个电连接到I/O电路MIO以及包括在子集100AL中的存储器单元110的每个实例，并且在X方向上沿着子集100AL延伸到并包括包括在子集100AL中且相邻于边界100AB的存储器单元110的实例。位线BLL和BLBL中的每个由此被认为延伸到边界100AB和/或子集100AU，和/或终止于边界100AB和/或子集100AU。

位线BLU和BLBU中的每个电连接到I/O电路MIO以及包括在子集100AU中的存储器单元110的每个实例，并且在X方向上沿着子集100AL和100AU的每个延伸到并包括包括在子集100AU中且最远离I/O电路MI0的存储器单元的实例。

位线对BLL/BLBL或BLU/BLBU中的一者定位在半导体晶圆100B的前侧上，而位线对BLL/BLBL或BLU/BLBU中的另一者定位在半导体晶圆100B的背侧上。

在一些实施例中，位线BLL和BLBL包括位于最下面的前侧金属层或最下面的背侧金属层中的金属区段，每个金属区段从I/O电路MIO沿着子集100AL延伸到边界100AB。在一些实施例中，最下面的前侧金属层被称为前侧金属零层，而最下面的背侧金属层被称为背侧金属零层。

在一些实施例中，位线BLU和BLBU包括位于最下面的前侧金属层或最下面的背侧金属层中的金属区段，每个金属区段从I/O电路MIO沿着子集100AL和100AU中的每个延伸。

在一些实施例中，位线BLU和BLBU中的每个包括位于比最下面的前侧或背侧金属层高的前侧或背侧金属层(例如，第三金属层，在一些实施例中也称为金属二层)中的第一金属区段，其从I/O电路MIO沿着子集100AL延伸到边界100AB；位于相应的最下面的前侧或背侧金属层中的第二金属区段，其从边界100AB沿着子集100AU中的每个存储器单元110延伸；以及将第一和第二金属区段彼此电连接的通孔结构。

在一些实施例中，存储器单元110包括基于CFET的存储器单元200，并且位线对BLL/BLBL和BLU/BLBU的金属区段根据以下关于图2B-图4C所讨论的实施例来布置。在一些实施例中，存储器单元110包括除了存储器单元200的基于CFET部件之外的存储器单元部件，并且位线对BLL/BLBL和BLU/BLBU的金属区段根据以下关于图2B-图4C所讨论的实施例的对应位线部件来布置。

图1中所示的每列100C中包括的总共两个位线对BLL/BLBL和BLU/BLBU是为了说明的目的而提供的非限制性示例。在一些实施例中，每个列100C包括除了总共两个位线对之外的位线配置，例如，定位在半导体晶圆100B的前侧或背侧中的一个上的单个位线BLL和定位在半导体晶圆100B的背侧或前侧中的另一个上的单个位线BLU。

存储器电路100由此包括存储器宏列100C的实例，存储器宏列100C包括从I/O电路MIO远离延伸的连续存储器单元110的子集100AL和100AU、电连接到I/O电路MIO和子集100AL并终止于子集100AU的前侧或背侧位线BLL和/或BLBL中的一个、以及延伸超出子集100AL并电连接到I/O电路MIO和子集100AU的前侧或背侧位线BLU和/或BLBU中的另一个。与其他方法相比，通过包括被划分为分开的前侧和背侧路径的位线电连接，电路100中的寄生电阻和电容性位线负载减少，使得在读取和写入操作期间提高了速度和功率性能。

图2A是6T SRAM存储器单元200的示意图，图2B是对应的IC布局图/器件200的平面图。存储器单元200的实例可用作上文关于图1所讨论的存储器单元110。

如图2B所示，存储器单元200的晶体管被配置为堆叠的CFET器件，其中n型FET上覆于p型FET。其他晶体管配置，例如其中p型FET上覆于n型FET的堆叠CFET器件，也在本公开的范围内。

存储器单元200包括n型晶体管N1-N6和p型晶体管P1-P4，以及在一些实施例中的P5和P6、互补位线BL和BLB、被配置为分配电源电压VDD的电源电压节点VDD、以及被配置为分配参考电压VSS的参考电压节点VSS。

晶体管N1和N4中的每个包括电连接到字线WL从而被配置为接收字线信号WL的栅极，并且在一些实施例中，晶体管P1和P4中的每个包括电连接到字线WLB的栅极，并且由此被配置为接收与字线信号WL互补的字线信号WLB。

在一些实施例中，晶体管N1和N4以及P1和P4(如果适用)被称为传输门N1、N4、P1和P4。在一些实施例中，晶体管对N1/P1和N4/P4被配置为传输门。

晶体管P2和N2串联耦接在电源电压节点VDD和参考电压节点VSS之间，并且包括在节点D1处彼此耦接的漏极端子和在节点D2处彼此耦接的栅极。晶体管P3和N3串联耦接在电源电压节点VDD和参考电压节点VSS之间，并且包括在节点D2处彼此耦接的漏极端子和在节点D1处彼此耦接的栅极。晶体管对P2/N2和P3/N3由此被配置为交叉耦接的反相器，其在操作中能够将数据作为互补位储存在节点D1和D2上。

晶体管N1和N4分别耦接在位线BL和BLB以及节点D1和D2之间，从而被配置为在操作中响应于信号WL选择性地将节点D1耦接到位线BL并且将节点D2耦接到位线BLB。在一些实施例中，晶体管P1和P4分别耦接在位线BL和BLB以及节点D1和D2之间，从而被配置为在操作中响应于信号WLB选择性地将节点D1耦接到位线BL并且将节点D2耦接到位线BLB。

如图2B所示，存储器单元200(对应于虚线边界)包括位于CFET有源区/区域A1中的晶体管N1、N2、P1和P2以及位于CFET有源区/区域A2中的晶体管N3、N4、P3和P4。在各种实施例中，CFET有源区/区域A1和A2对应于上覆于各个晶体管P1-P4的晶体管N1-N4或上覆于各个晶体管N1-N2的晶体管P1-P4。

存储器单元200相对于X和Y方向的定向是为了说明的目的而提供的非限制性示例。在一些实施例中，存储器单元200的实例具有不同于图2B中所描绘的定向的定向，例如，相对于X方向反转。在一些实施例中，多个存储器单元(例如，上文所讨论的子集100AL或100AU)包括具有相对于X方向的交替定向的存储器单元200的实例，由此存储器单元200中的相邻实例共享沿Y方向延伸的边界部分(和相应部件)，如下文进一步讨论的。

在一些实施例中，例如，下面讨论的IC布局图/器件300和400，存储器单元200的相邻实例共享与上面讨论的边界100AB相对应的边界。

晶体管对N1/P1、N2/P2、N3/P3和N4/P4包括各自的栅极区/结构G1-G4，以及在有源区/区域A1和A2的与栅极区/结构G1-G4相邻的相应部分中的共享源极/漏极(S/D)区/结构(为了清楚起见未示出)。每个栅极结构G1-G4围绕对应的有源区/区域A1或A2的在X方向上在对应的S/D区/结构之间延伸的一个或多个沟道部分(为了清楚起见未示出)。

共享的S/D区/结构如下所描述的通过类金属限定(metal-like defined，MD)区/区段MD1-MD6彼此电连接，和/或通过通孔区/结构V1、V3、V4和V6与金属区/区段S1、S3、S4和S6电连接。栅极区/结构G1和G4如下所描述的通过通孔区/结构V2和V5电连接到金属区/区段S2和S5。栅极区/结构G2和G3通过对接接触区/结构BCT的实例电连接到相应的MD区/区段MD5和MD2。

有源区/区域，例如有源区/区域A1或A2，是作为直接在半导体衬底中或在n阱或p阱区/区域(为了清楚起见未示出)中定义有源区(也称为氧化物扩散或定义(oxidediffusion or definition，OD))的部分包括在制造工艺中的IC布局图中的区域，其中形成一个或多个IC器件部件，例如沟道部分和/或S/D结构。在一些实施例中，有源区是CFET器件的对应n型或p型FET的n型或p型有源区。在各种实施例中，有源区(结构)包括半导体材料(例如硅(Si)、硅锗(SiGe)、碳化硅(SiC)等)、掺杂剂材料(例如硼(B)、磷(P)、砷(As)、镓(Ga)或另一合适材料中的一种或多种。

在一些实施例中，有源区是作为定义纳米片结构(例如，具有n型或p型掺杂的一种或多种半导体材料的一层或多层的连续体积)的部分包括在制造工艺中的IC布局图中的区域。在一些实施例中，沟道部分对应于纳米片结构。在各种实施例中，单个纳米片层包括给定半导体材料的单个单层或多个单层。

S/D区/结构是作为定义S/D结构(在一些实施例中也称为半导体结构，被配置为具有与对应有源区/区域的掺杂类型相反的掺杂类型)的部分包括在制造工艺中的IC布局图中的区域。在一些实施例中，S/D区/结构被配置为具有比相邻沟道部分更低的电阻率。在一些实施例中，S/D区/结构包括一个或多个部分，其掺杂浓度大于对应沟道部分中存在的一个或多个掺杂浓度。在一些实施例中，S/D区/结构包括半导体材料(诸如Si、SiGe和/或碳化硅SiC)的外延区。在一些实施例中，S/D区/结构包括一个或多个MD区/区段。

MD区/区段是作为在半导体衬底中和/或上定义MD区段(也称为导电区段或MD导线或迹线)且能够电连接到下面的S/D结构和/或下面和/或上面的通孔结构的部分包括在制造工艺中的IC布局图中的导电区。在一些实施例中，MD区段包括至少一个金属层(例如接触层)的部分，其上覆于并接触衬底，并且具有足够小的厚度以使得能够在MD区段和上覆金属层(例如第一金属层)之间形成绝缘层。在各种实施例中，MD区段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)、或者适合于在IC结构元件之间提供低电阻(即，电阻水平低于对应于基于电阻对电路性能影响的一个或多个容限水平的预定阈值)电连接的另一种金属或材料中的一种或多种。

在各种实施例中，MD区段包括半导体衬底和/或外延层的具有掺杂水平的部分，例如，基于注入工艺，足以使该区段具有低电阻水平。在各种实施例中，掺杂的MD区段包括具有约1×10¹⁶每立方厘米(cm^-3)或更高的掺杂浓度的一种或多种掺杂剂材料。

在一些实施例中，制造工艺包括两个MD层，并且MD区/区段是指制造工艺中的两个MD中的一个或两个。在一些实施例中，MD区段被配置为电连接到CFET器件的p型或n型FET中的单个FET的S/D结构，并且与CFET器件中的p型或者n型FET中的另一个FET的S/D结构电隔离。在一些实施例中，MD区段(在一些实施例中也称为MD局部互连件(MDLI))被配置为电连接到CFET器件的p型FET和n型FET的S/D结构。

栅极区/结构，例如栅极区/结构G1-G4，是作为定义栅极结构的部分而包括在制造工艺中的IC布局图中的区域。栅极结构是包括一个或多个导电区段的体积，例如栅电极，包括一种或多种导电材料，诸如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)或者一种或多种其他金属或其他合适材料，基本上由一种或多种绝缘材料包围，一个或多个导电区段由此被配置为控制提供给相邻栅极介电层的电压。

介电层(例如栅极介电层)是包括一种或多种绝缘材料的体积，材料诸如二氧化硅、氮化硅(Si₃N₄)和/或一种或更多种其他合适的材料，例如k值小于3.8的低k材料或k值大于3.8或7.0的高k材料，诸如氧化铝(Al₂O₃)、氧化铪(HfO₂)，五氧化二钽(Ta₂O₅)或氧化钛(TiO₂)，适于在IC结构元件之间提供高电阻，即，高于预定阈值的电阻水平，该预定阈值对应于基于电阻对电路性能影响的一个或多个容限水平。

金属区/区段(例如金属区/区段S1-S6或对接接触区/结构BCT)是作为定义金属线结构的部分包括在制造工艺中的IC布局图中的区域，该金属线结构包括一种或多种导电材料，诸如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)，或者制造工艺的给定金属层中的一种或多种其他金属或其他适合材料。在各种实施例中，金属区/区段对应于制造工艺的第一金属层(在一些实施例中也称为金属零层)或第二或更高层级的金属层。

通孔区/结构(例如，通孔区/结构V1-V6)是作为定义通孔结构的部分包括在制造工艺中的IC布局图中的区域，该通孔结构包括一种或多种导电材料，被配置为在上覆导电结构(例如，金属区/区段S1-S6)和下面的导电结构(例如，栅极区/结构G1-G4的栅极或MD区/区段MD1-MD6)之间提供电连接。

通孔区/结构和金属区/区段对应于用于在半导体晶圆(例如半导体晶圆100B)的前侧或背侧上形成部件的制造工艺。如图2B所示，存储器单元200包括至前侧FS和背侧BS中的每个的电连接件。

前侧FS包括被配置为参考节点/电压VSS和字线/信号WL的金属区/区段S1、S2、S5和S6以及通孔区/结构V1、V2、V5和V6的实例，被配置对应于上述位线BLL或BLU中的一个的前侧位线BLFS的金属区/区段S3以及通孔区/结构V3的实例，以及被配置对应于上述位线BLBL或BLBU中的一个的前侧位线BLBFS的金属区/区段S4以及通孔区/结构V4的实例。

背侧BS包括被配置为电源节点/电压VDD和字线/信号WLB的金属区/区段S1、S2、S5和S6以及通孔区/结构V1、V2、V5和V6的实例，被配置为对应于上述位线BLL或BLU中的一个的背侧位线BLBS的金属区/区段S3以及通孔区/结构V3的实例，以及被配置为对应于上述位线BLBL或BLBU中的一个的背侧位线BLBBS的金属区/区段S4和通孔区/结构V4的实例。

金属区/区段S1-S6的每个实例定位于对应前侧或背侧位置的最低金属层中，且通孔区/结构V1-V6中的每个实例被配置为将金属区/区段S1-S6中的对应实例电连接到MD区/区段MD1、MD3、MD4或MD6或栅极区/结构G1或G4中的对应一个。

与电源电压节点VDD、参考电压节点VSS以及位线BLFS、BLBS、BLBFS和BLBBS相对应的金属区/区段S1、S3、S4和S6的实例在X方向上跨过存储器单元200的多个实例延伸。对应于字线WL和WLB的金属区/区段S2和S5的实例在X方向上部分地延伸跨过存储器单元200的给定实例，并且电连接到上覆部件(为了清楚起见未示出)，例如在Y方向上延伸的通孔区/结构和金属区/区段。

MD区/区段MD1对应于被配置为通过通孔区/结构V1和金属区/区段S1的对应前侧实例将晶体管N2的S/D区/结构电连接到参考电压节点VSS的MD实例，以及被配置为通过通孔区/结构V1和金属区/区段S1的对应背侧实例将晶体管P2的S/D区/结构电连接到电源电压节点VDD的MD实例。MD区/区段MD1的实例、通孔区/结构V1和金属区/区段S1由此被配置为将参考电压节点VSS和电源电压节点VDD中的每个电连接到图2B中所描绘的存储器单元200的实例中的每个实例并电连接到存储器单元200中的相邻倒置实例(如果存在)。

MD区/区段MD6对应于被配置为通过通孔区/结构V6和金属区/区段S6的对应前侧实例将晶体管N3的S/D区/结构电连接到参考电压节点VSS的MD实例，以及被配置为通过通孔区/结构V6和金属区/区段S6的对应背侧实例将晶体管P3的S/D区/结构电连接到电源电压节点VDD的MD实例。MD区/区段MD6的实例、通孔区/结构V6和金属区/区段S6由此被配置为将参考电压节点VSS和电源电压节点VDD中的每个电连接到图2B中所描绘的存储器单元200的实例中的每个实例并电连接到存储器单元200中的相邻倒置实例(如果存在)。

MD区/区段MD2是MDLI，其被配置为通过对接接触件BCT的实例将晶体管对N1/N2和P1/P2共享的S/D区/结构电连接到晶体管N3和P3中的每个中包括的栅极区/结构G3、MD区/区段MD2、栅极区/结构G3和对接接触件BCT的实例的组合，由此对应于节点D1。

MD区/区段MD5是MDLI，其被配置为通过对接接触件BCT的实例将晶体管对N3/N4和P3/P4共享的S/D区/结构电连接到晶体管N2和P2中的每个中包括的栅极区/结构G2、MD区/区段MD5、栅极区/结构G2和对接接触件BCT的实例的组合，由此对应于节点D2。

在一些实施例中，栅极区/结构G1包括在晶体管N1和P1中的每个中，并且MD区/区段MD3是MDLI，其被配置为通过通孔区/结构V3和金属区/区段S3的对应前侧或背侧实例将晶体管N1和P1的S/D区/结构电连接到位线BLFS或BLBS中的一个。栅极区/结构G1通过通孔区/结构V2和金属区/区段S2的前侧实例电连接到字线WL中的对应的一个，或者通过通孔区/结构V2和金属区/区段S2的背侧实例电连接到字线WLB。栅极区/结构G1以及晶体管N1和P1由此被配置为能够响应于字线信号WL或WLB的对应实例而将位线BLFS或BLBS中的一个电连接到图2B中所描绘的存储器单元200的实例以及存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管N1和晶体管P1。

类似地，在一些实施例中，栅极区/结构G4包括在晶体管N4和P4中的每个中，并且MD区/区段MD4是MDLI，其被配置为通过通孔区/结构V4和金属区/区段S4的对应前侧或背侧实例将晶体管N4和P4的S/D区/结构电连接到位线BLBFS或BLBBS中的一个。栅极区/结构G4通过通孔区/结构V5和金属区/区段S5的前侧实例、或者通过通孔区/结构V5和金属区/区段S5的背侧实例电连接到字线WL或字线WLB中的对应一个。栅极区/结构G4以及晶体管N4和P4由此被配置为能够响应于字线信号WL或WLB的对应实例而将位线BLBFS或BLBBS中的一个电连接到图2B中所描绘的存储器单元200的实例和存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管N4及P4的单个传输门。

在一些实施例中，包括如上所述配置的单个传输门N1/P1和N4/P4的存储器单元200的实例被称为单侧CFET SRAM单元。

在一些实施例中，栅极区/结构G1包括晶体管N1和P1中包括的电隔离部分，并且MD区/区段MD3包括被配置为通过通孔区/结构V3和金属区/区段S3的前侧实例将晶体管N1的S/D区/结构电连接到位线BLFS的MD实例，以及被配置为通过通孔区/结构V3和金属区/区段S3的背侧实例将晶体管P1的S/D区/结构电连接到位线BLBS的MD实例。栅极区/结构G1的部分通过通孔区/结构V2和金属区/区段S2的前侧实例电连接到字线WL，并且栅极区/结构G1的部分通过通孔区/结构V2和金属区/区段S2的背侧实例电连接到字线WLB。栅极区/结构G1以及晶体管N1和P1由此被配置为能够响应于字线信号WL的对应实例而将位线BLFS电连接到图2B中所描绘的存储器单元200的实例和存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管N1、以及响应于字线信号WLB的对应实例而将位线BLBS电连接到图2B中所描绘的存储器单元200的实例以及存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管P1的传输门对。

类似地，在一些实施例中，栅极区/结构G4包括晶体管N4和P4中包括的电隔离部分，并且MD区/区段MD4包括被配置为通过通孔区/结构V4和金属区/区段S4的前侧实例将晶体管N4的S/D区/结构电连接到位线BLBFS的MD实例，以及被配置为通过通孔区/结构V4和金属区/区段S4的背侧实例将晶体管P4的S/D区/结构电连接到位线BLBBS的MD实例。栅极区/结构G4的部分通过通孔区/结构V5和金属区/区段S5的前侧实例电连接到字线WL，并且栅极区/结构G4的部分通过通孔区/结构V5和金属区/区段S5的背侧实例电连接至字线WLB。栅极区/结构G4以及晶体管N4和P4由此被配置为能够响应于字线信号WL的对应实例而将位线BLBFS电连接到图2B中所描绘的存储器单元200的实例和存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管N4、以及响应于字线信号WLB的对应实例而将位线BLBBS电连接到图2B中所描绘的存储器单元200的实例以及存储器单元200的相邻倒置实例(如果存在)中的每个的晶体管P4的传输门对。

在一些实施例中，包括如上所述配置的传输门对N1/P1和N4/P4的存储器单元200的实例被称为双侧CFET SRAM单元，例如，包括以下关于图3A-图4C所讨论的存储器单元200的相邻倒置实例的IC布局图/器件300或400。

通过上面讨论的配置，存储器单元200的实例使得能够划分为分开的前侧和背侧路径的位线电连接，使得存储器电路，例如上面关于图1讨论的存储器宏100，能够实现上面关于存储器宏100讨论的益处。

图3A-图3E示出了根据一些实施例的包括IC布局图/器件200的相邻倒置实例的IC布局图或器件300。图3A示出了平面图以及X和Y方向，图3B示出了根据图3A的线A-A’沿X和Z方向的截面图，图3C示出了根据图3A的线B-B’沿X和Z方向的截面图，第3D示出了根据图3A的线C-C'沿Y和Z方向的截面图，图3E示出了根据图3A的线D-D’沿Y和Z方向的截面图。下面对IC布局图/器件300的讨论涉及上面关于图1-图2B所讨论的特征。

如图3A-图3E所示，IC布局图/器件300包括存储器单元200的相邻倒置实例中的每个，包括上文所讨论的特征，其中MD区/区段MD1和MD4、通孔区/结构V1和V4以及金属区/区段S1和S4的实例在边界100AB处共享，从而包括在存储器单元200中的每个实例中。

在负X方向上与边界100AB相邻的存储器单元200的实例被包括在子集100AU中，并且在正X方向上与边界100AB相邻的存储器单元200的实例也包括在子集100AL中。

在图3B-图3E所示的实施例中，位线BLFS和BLBS对应于相应的位线BLU和BLL，而位线BLBFS和BLBBS对应于相应位线BLBU和BLBL。背侧位线BLBS和BLBBS中的每个沿着子集100AL延伸并终止于边界100AB，并且前侧位线BLFS和BLBFS中的每个沿着子集100AL和100AU中的每个延伸。

在子集100AU中，被配置为晶体管对N1/P1的共享S/D区/结构的MDLI的MD区/区段MD3通过通孔区/结构V3和金属区/区段S3的前侧实例电连接到位线BLFS，并且在子集100AL中，被配置为晶体管对N1/P1的共享S/D区/结构的MDLI的MD区/区段MD3通过通孔区/结构V3和金属区/区段S3的背侧实例电连接到位线BLBS。晶体管对N1/P1的每个实例由此被配置为电耦接到位线BLFS或BLBS中的对应一个。

在边界100AB处，单个晶体管N4的MD区/区段MD4的实例通过通孔区/结构V4和金属区/区段S4的前侧实例电连接到位线BLBFS，并且单个晶体管P4的MD区/区段MD4的实例通过通孔区/结构V4和金属区/区段S4的背侧实例电连接到位线BLBBS。堆叠晶体管N4和P4的每个实例由此被配置为分别耦接到位线BLBFS和BLBBS中的每个。

如图3A-图3E所示，IC布局图/器件300由此被配置为包括堆叠晶体管N4和P4，其被配置为可经由栅极区/结构G4的实例分开控制的传输门，以选择性地将前侧和背侧位线耦接到存储器单元200的相邻倒置实例的节点D2。

在一些实施例中，IC布局图/器件300以其他方式被配置为包括堆叠晶体管，例如晶体管N1和P1，其被配置为可分开控制的传输门，以选择性地将前侧和背侧位线耦接到存储器单元200的相邻倒置实例的节点，例如节点D1。

通过包括被配置为将相邻单元分开连接到前侧或背侧位线的堆叠传输门，IC布局图/器件300能够支持第一和第二子集之间的连续边界，从而与第一和第二子集之间的边界不包括能够分开前侧和背侧位线连接的单元的方法相比，保持了存储器单元密度。

图4A-图4C示出了根据一些实施例的包括IC布局图/器件200的相邻倒置实例的IC布局图或器件400。IC布局图/器件400对应于上面讨论的IC布局图/器件300，除了位线BLFS和BLBFS的重新配置，包括添加通孔区/结构V7和V8以及金属区/区段S7和S8，如下所述。

图4A示出了平面图以及X和Y方向，图4B示出了根据图4A的线E-E’的沿着X和Z方向的截面图，图4C示出了根据图4A的线F-F’的沿着X和Z方向的截面图。下面对IC布局图/器件400的讨论涉及上面关于图1-图2B所讨论的特征。

如图4A-图4C所示，IC布局图/器件400包括在边界100AB处或附近的通孔区/结构V7和V8，其被配置为将金属区/区段S3和S4的相应前侧实例电连接到上覆金属区/区段S7和S8。

金属区/区段S7和S8中的每个对应于IC布局图/器件400的制造工艺的第三金属层，并且通孔区/结构V7和V8对应于被配置为将金属区/区段S3和S4的实例电连接到对应的上覆金属区/区段S7和S8的通孔和金属部件的堆叠。

如图4B和图4C所示，金属区/区段S3和S4的实例终止于边界100AB，并且金属区/区段S7和S8沿着子集100AL在正X方向上延伸。

由此，金属区/区段S3和S7以及通孔区/结构V7的实例被共同配置为前侧位线BLFS，并且金属区/区段S4和S8以及通孔区/结构V8的实例被共同配置为前侧位线BLBFS。

与包括如上所述配置的前侧位线BLFS和BLBFS的IC布局图/器件300相比，IC布局图/器件400由此包括被配置为减少寄生电阻和电容性位线负载的前侧位线BLFS和BLBFS，使得在读取和写入操作期间进一步提高速度和功率性能，同时权衡降低布线灵活性。

图5是根据一些实施例的操作存储器宏的方法500的流程图。方法500能够在存储器宏上执行，例如上文关于图1-图4C所讨论的存储器宏100。

图5中描述的方法500的操作的顺序仅用于说明；方法500的操作能够同时执行或者以不同于图5所示的顺序执行。在一些实施例中，除了图5中所描绘的操作之外的操作在图5中描绘的操作之前、之间、期间和/或之后执行。

在操作510处，前侧或背侧位线中的一个用于对存储器单元列的第一子集的存储器单元执行第一读取或写入操作。

在一些实施例中，使用前侧或背侧位线来对存储器单元列的第一子集的存储器单元执行第一读取或写入操作包括使用位线BLU、BLBU、BLL或BLBL中的一个或多个来对列100C的子集100AL或100AU中的一个的存储器单元110执行第一读取或者写入操作，如以上关于图1所讨论的。

在一些实施例中，使用前侧或背侧位线对存储器单元执行第一读取或写入操作包括使用位线BLFS、BLBFS、BLBS或BLBBS中的一个或多个对存储器单元200执行第一读取或写入操作，如上文关于图2A-图4C所讨论的。

在操作520处，使用前侧或背侧位线中的另一个对存储器单元列的第二子集的存储器单元执行第二读取或写入操作。

在一些实施例中，使用前侧或背侧位线对存储器单元列的第二子集的存储器单元执行第二读取或写入操作包括使用位线BLU、BLBU、BLL或BLBL中的一个或多个对列100C的子集100AL或100AU中的另一个的存储器单元110执行读取或写入操作，如上文关于图1所讨论的。

在一些实施例中，使用前侧或背侧位线对存储器单元执行第二读取或写入操作包括使用位线BLFS、BLBFS、BLBS或BLBBS中的一个或多个对存储器单元200执行第二读取或写入操作，如上文关于图2A-图4C所讨论的。

通过执行方法500的一些或全部操作，使用位于半导体晶圆两侧的位线来执行读取和写入操作，从而能够实现以上关于存储器宏100、存储器单元200以及IC布局图/器件300和400所讨论的益处。

图6是根据一些实施例的生成IC布局图的方法600的流程图。在一些实施例中，生成IC布局图包括生成上面关于图2A-图4C讨论的IC布局图200、300或400中的一个或多个。

在一些实施例中，方法600的一些或全部由计算机的处理器执行。在一些实施例中，方法600的一些或全部由IC布局图生成系统800的处理器802执行，下面参照图8进行讨论。

在一些实施例中，方法600的一个或多个操作是形成IC器件的方法的操作的子集。在一些实施例中，方法600的一个或多个操作是IC制造流程的操作的子集，例如，下面关于制造系统900和图9讨论的IC制造流程。

在一些实施例中，方法600的操作按图6所示的顺序执行。在一些实施例中，方法600的操作同时和/或以不同于图6所示的顺序的顺序执行。在一些实施例中，在执行方法600的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

在操作610处，将存储器单元列布置成位于存储器宏的第二子集和I/O电路之间的第一子集。布置存储器单元列包括将存储器单元110的列100C布置成位于上文关于图1所讨论的存储器宏100的子集100AU与I/O电路MIO之间的子集100AL。

在一些实施例中，布置存储器单元列包括根据上面关于图2A-图4C讨论的IC布局图200-400中的一个或多个来布置存储器单元200。

在操作620处，前侧金属区被配置为从I/O电路延伸到第二子集，并包括到第一或第二子集中的一个的电连接件。配置从I/O电路到第二子集的前侧金属区包括将前侧金属区与第一子集重叠。

在一些实施例中，配置前侧金属区包括配置位线BLU或BLBU(包括到子集100AU的电连接)中的一个或两个，或者位线BL或BLBL(包括到子集100AL的电连接)中的一个或两个。

在一些实施例中，从I/O电路到第二子集配置第一前侧金属区并与第一子集重叠包括从I/O电路到第二子集配置一对前侧金属区中的一个并与第一子集重叠，其中一对前侧金属区中的每个前侧金属区包括到第一或第二子集中的一个的每个存储器单元的电连接。

在一些实施例中，配置第一前侧金属区包括在用于在半导体晶圆中构造存储器宏的制造工艺的最低前侧金属层中配置第一前侧金属区。

在一些实施例中，配置第一前侧金属区包括配置上面关于IC布局图/器件300和图3A-图3E讨论的位线BLFS或BLBFS中的一个或两个。

在一些实施例中，第一前侧金属区包括到第二子集的每个存储器单元的电连接，并且配置第一前侧金属区包括在制造工艺的第三前侧金属层中配置第一前侧金属区段，在与第二子集重叠的最低前侧金属层中配置第三金属区，以及配置与第一和第三前侧金属区重叠的通孔区。

在一些实施例中，配置第一前侧金属区包括配置上面关于IC布局图/器件400和图4A-图4C讨论的位线BLFS或BLBFS中的一个或两个。

在操作630处，背侧金属区被配置为从I/O电路延伸到第二子集，并包括到第一或第二子集中的另一个的电连接。从I/O电路到第二子集配置背侧金属区包括将背侧金属区与第一子集重叠。

在一些实施例中，配置背侧金属区包括配置位线BLU或BLBU(包括到子集100AU的电连接)中的一个或两个，或者位线BL或BLBL(包括到子集100AL的电连接)中的一个或两个，如以上关于图1所讨论的。

在一些实施例中，从I/O电路到第二子集配置第一背侧金属区并与第一子集重叠包括配置从I/O电路到第二子集配置一对背侧金属区中的一个并与第一子集重叠，其中一对背侧金属区中的每个背侧金属区包括到第一或第二子集中的一个的每个存储器单元的电连接。

在一些实施例中，配置第一背侧金属区包括在制造工艺的最低背侧金属层中配置第一背金属区。

在一些实施例中，配置第一背侧金属区包括配置上面关于IC布局图/器件300和400以及图3A-图4C讨论的位线BLBS或BLBBS中的一个或两个。

在操作640处，在一些实施例中，IC布局图被储存在存储器件中。在一些实施例中，在存储器件中储存IC布局图包括将IC布局图储存在IC布局库中，例如IC布局图生成系统800的IC布局库807中，下文将参照图8进行讨论。

在一些实施例中，在存储器件中储存IC布局图包括将IC布局图储存在非易失性计算机可读存储器或单元库(例如，数据库)中，和/或包括通过网络存储IC布局图。在一些实施例中，将IC布局图储存在存储器件中包括在下面参照图8进行讨论的EDA系统800的网络814上储存IC布局图。

在操作650处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或者多个光刻曝光。下面参照图9讨论基于IC布局图执行一个或多个制造操作，例如一个或多个光刻曝光。

通过执行方法600的一些或全部操作，至少部分地定义了存储器宏，其中位线电连接具有分开的前侧和背侧路径，从而能够实现以上关于存储器宏100和IC布局图/器件200-400所讨论的益处。

图7是根据一些实施例的制造IC器件的方法700的流程图。方法700可操作以形成上文关于图1-图4C所讨论的存储器宏100或IC器件200-400中的一个或多个。

在一些实施例中，方法700的操作以图7所示的顺序执行。在一些实施例中，方法700的操作以不同于图7中所描绘的顺序来执行。在一些实施例中，在方法700的操作之前、期间和/或之后执行一个或多个附加操作。在一些实施例中，执行方法700的一些或全部操作包括执行如下关于IC制造系统900和图9所讨论的一个或多个操作。

在操作710处，在一些实施例中，在半导体晶圆中构造包括位于第二子集和I/O电路之间的第一子集的存储器单元列。构造列包括将第一子集和第二子集中的每个构造为存储器宏的连续存储器单元。

在一些实施例中，构造存储器单元列包括构造子集100AL和100AU，子集100AL在上文关于图1所讨论的存储器宏100的子集100AU和I/O电路MIO之间。

在一些实施例中，构造所述第一子集和第二子集包括构造CFET SRAM单元的第一子集和所述第二子集，包括在CFET SRAM单元的第一或第二子集中的一个的每个对应CFETSRAM单元上形成前侧通孔结构，以及在CFET SRAM单元的第一或第二子集中的另一个的每个对应CFET SRAM单元上形成背侧通孔结构。

在一些实施例中，构造存储器单元列包括根据上面关于图2A-图4C所讨论的IC布局图/器件200-400中的一个或多个来构造存储器单元200。

在各种实施例中，构造存储器单元列包括执行多个制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化或适合于沉积和形成一个或多个有源区、栅极、S/D和通孔结构的其他操作中的一个或多个，如以上关于图1-图4C所讨论的。

在操作720处，从I/O电路到第二子集形成前侧金属区段，并电连接到第一或第二子集中的一个。从I/O电路到第二子集形成前侧金属区段包括在第一子集上方形成前侧金属区段。

在一些实施例中，形成前侧金属区段包括形成电连接到子集100AU的位线BLU或BLBU中的一个或两个或者电连接到子集100AL的位线BL或BLBL中的一个或两个，如以上关于图1所讨论的。

在一些实施例中，从I/O电路到第二子集并在第一子集上方形成第一前侧金属区段包括从I/O电路到第二子集并在第一子集上方形成一对前侧金属区段中的一个，其中一对前侧金属区段中的每个前侧金属区段电连接到第一子集或第二子集中的一个的每个存储器单元。

在一些实施例中，形成第一前侧金属区段包括在用于在半导体晶圆中构造存储器宏的制造工艺的最下面的前侧金属层中形成第一背侧金属区段。

在一些实施例中，形成第一前侧金属区段包括形成上面关于IC布局图/器件300和图3A-图3E讨论的位线BLFS或BLBFS中的一个或两个。

在一些实施例中，第一前侧金属区段电连接到第二子集中的每个存储器单元，形成第一前侧金属区段包括在制造工艺的第三前侧金属层中形成第一前侧金属区段，在第二子集上方的半导体晶圆的最低前侧金属层中形成第三金属区段，并在第一和第三前侧金属区段之间形成通孔结构。

在一些实施例中，形成第一前侧金属区段包括形成上面关于IC布局图/器件400和图4A-图4C讨论的位线BLFS或BLBFS中的一个或两个。

在各种实施例中，形成前侧金属区段包括执行多个制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化中的一个或多个，或者适合于根据以上关于图2A-图4C所讨论的配置来构造隔离结构的其他操作。

在操作730处，从I/O电路到第二子集形成背侧金属区段并电连接到第一或第二子集中的另一个。从I/O电路到第二子集形成背侧金属区段包括在第一子集上方形成背侧金属区段。

在一些实施例中，形成背侧金属区段包括形成电连接到子集100AU的位线BLU或BLBU中的一个或两个或者电连接到子集100AL的位线BL或BLBL中的一个或两个，如以上关于图1所讨论的。

在一些实施例中，从I/O电路到第二子集并在第一子集上方形成第一背侧金属区段包括从I/O电路到第二子集并在第一子集上方形成一对背侧金属区段中的一个，其中一对背侧金属区段中的每个背侧金属区段电连接到第一子集或第二子集中的另一个的每个存储器单元。

在一些实施例中，形成第一背侧金属区段包括在用于在半导体晶圆中构造存储器宏的制造工艺的最低背侧金属层中形成第一背金属区段。

在一些实施例中，形成第一背侧金属区段包括形成上面关于IC器件300和400以及图3A-图4C所讨论的位线BLBS或BLBBS中的一个或两个。

在各种实施例中，形成第一背侧金属区段包括执行多个制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化或其他适合于根据以上关于图2A-图5所讨论的配置来构造金属线的操作中的一个或多个。

在操作740处，在一些实施例中，构造附加电连接件，其被配置为包括存储器宏中的存储器单元。

在一些实施例中，构造附加电连接件包括构造被配置为包括上文关于图1所讨论的存储器宏100中的存储器单元110的附加电连接件。

在各种实施例中，形成附加电连接件包括执行多个制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化、或适用于构造通孔和金属区段的其他操作中的一个或多个。

通过执行方法700的一些或全部操作，形成其中位线电连接具有分开的前侧和背侧路径的存储器宏，从而能够实现以上关于存储器宏100和IC布局图/器件200-400所讨论的优点。

图8是根据一些实施例的IC布局图生成系统800的框图。根据一些实施例，本文描述的根据一个或多个实施例设计IC布局图的方法是可实现的，例如，使用IC布局图生成系统800。

在一些实施例中，IC布局图生成系统800是通用计算设备，包括硬件处理器802和非暂时性计算机可读储存介质804。储存介质804被编码有(即，存储)计算机程序代码806(即，一组可执行指令)。硬件处理器802对指令806的执行(至少部分地)表示EDA工具，该EDA工具实现方法的部分或全部，例如上文关于图5-图7所描述的生成IC布局图的方法(下文称为所描述的过程和/或方法)。

处理器802通过总线808电耦接到计算机可读储存介质804。处理器802还通过总线808电耦接到I/O接口810。网络接口812也经由总线808电连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读储存介质804能够经由网络814连接到外部元件。处理器802被配置为执行编码在计算机可读储存介质804中的计算机程序代码806，以便使IC布局图生成系统800可用于执行所描述过程和/或方法的部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读储存介质804是电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读储存介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存介质804包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视盘(DVD)。

在一个或多个实施例中，计算机可读储存介质804存储计算机程序代码806，该计算机程序代码被配置为使得IC布局图生成系统800(其中的执行(至少部分)表示EDA工具)可用于执行所描述过程和/或方法的部分或全部。在一个或多个实施例中，计算机可读储存介质804还储存有助于执行所描述过程和/或方法的部分或全部的信息。在一个或多个实施例中，计算机可读储存介质804存储IC布局图的IC布局库807，IC布局图包括如本文所公开的这样的IC布局图，例如，上文关于图1-图4C所讨论的IC布局图示200-400。

IC布局图生成系统800包括I/O接口810。I/O接口810耦接到外部电路。在一个或多个实施例中，I/O接口810包括用于向处理器802传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。

IC布局图生成系统800还包括耦接到处理器802的网络接口812。网络接口812允许系统800与网络814通信，一个或多个其他计算机系统连接到网络814。网络接口812包括：无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-1364。在一个或多个实施例中，所描述过程和/或方法的部分或全部在两个或更多个IC布局图生成系统800中实现。

IC布局图生成系统800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器802处理的其他参数中的一个或多个。该信息通过总线808被传送到处理器802。IC布局图生成系统800被配置为通过I/O接口810接收与UI相关的信息。该信息被存储在计算机可读介质804中作为用户界面(UI)842。

在一些实施例中，过程和/或方法的部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，过程和/或方法的部分或全部被实现为由IC布局图生成系统800使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS股份有限公司获得的的工具或另一合适的布局生成工具来生成包括标准单元的布局图。

在一些实施例中，过程被实现为储存在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移除和/或内部/内置存储或存储器单元，例如光盘(例如DVD)、磁盘(例如硬盘)、半导体存储器(例如ROM)、RAM、存储卡等中的一个或多个。

图9是根据一些实施例的IC制造系统900以及与其相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统900制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件。

在图9中，IC制造系统900包括在与制造IC器件960相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室920、掩模室930和IC制造厂/制造商(“fab”)950。系统900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或更少个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC制造厂950中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室920、掩模室930和IC制造厂950中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)920生成IC设计布局图922。IC设计布局图922包括各种几何图案，例如上文关于图1-图4C所讨论的IC布局图200-400。几何图案对应于构成要制造的IC器件960的各种部件的金属、氧化物或半导体层的图案。各种层结合起来形成各种IC部件。例如，IC设计布局图922的部分包括各种IC部件，例如将形成在半导体衬底(例如硅晶圆)中和设置在半导体衬底上的各种材料层中的有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口。设计室920实施适当的设计程序以形成IC设计布局图922。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图922呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图922可以用GDSII文件格式或DFII文件格式来表示。

掩模室930包括数据准备932和掩模制造944。掩模室930使用IC设计布局图922来制造一个或多个掩模945，该一个或多个掩模用于根据IC设计布局图示922制造IC器件960的各个层。掩模室930执行掩模数据准备932，其中IC设计布局图922被翻译成代表性数据文件(RDF)。掩模数据准备932向掩模制造944提供RDF。掩模制造944包括掩模写入器。掩模写入器将RDF转换为基板(例如掩模(标线片)945或半导体晶圆953)上的图像。掩模数据准备932操纵设计布局图922，以符合掩模写入器的特定特性和/或IC制造950的要求。在图9中，掩模数据准备932和掩模制造944被图示为分离的元件。在一些实施例中，掩模数据准备932和掩模制造944可以统称为掩模数据准备。

在一些实施例中，掩模数据准备932包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图922。在一些实施例中，掩模数据准备932包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，其使用一组掩模创建规则来检查已经在OPC中进行了处理的IC设计布局图922，掩模创建法则包含某些几何和/或连接限制，以确保足够的裕度，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图922以补偿掩模制造944期间的限制，这可以撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其模拟将由IC制造厂950实施以制造IC器件960的处理。LPC基于IC设计布局图922模拟该处理以创建模拟制造的器件，诸如IC器件960。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参量和/或制造过程的其他方面。LPC考虑了各种因素，例如航空图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图922。

应当理解，为了清楚起见，已经简化了掩模数据准备932的上述描述。在一些实施例中，数据准备932包括诸如逻辑运算(LOP)的附加特征，以根据制造规则修改IC设计布局图922。此外，在数据准备932期间应用于IC设计布局图922的过程可以以各种不同的顺序执行。

在掩模数据准备932之后和掩模制造944期间，基于修改的IC设计布局图922制造掩模945或掩模组945。在一些实施例中，掩模制造944包括基于IC设计布局图922执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图922，使用电子束(e-beam)或多个e-beam的机制在掩模(光掩模或掩模版)945上形成图案。掩模945可以用各种技术形成。在一些实施例中，掩模945是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外线(UV)或EUV束，被不透明区域阻挡并透射通过透明区域。在一个示例中，掩模945的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模945。在掩模945的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差，以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造944产生的掩模用于各种工艺中。例如，这种掩模用于在半导体晶圆953中形成各种掺杂区域的离子注入工艺、在半导体晶圆953中形成多种蚀刻区域的蚀刻工艺和/或其他合适的工艺。

IC制造厂950是一种IC制造业务，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造厂950是半导体铸造厂。例如，可以存在用于多个IC产品的前端制造的制造设施(前端制程(FEOL)制造)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端制程(BEOL)制造，第三制造设施可以为铸造业务提供其他服务。

IC制造厂950包括晶圆制造工具952，晶圆制造工具被配置为在半导体晶圆953上执行各种制造操作，使得IC器件960根据掩模(例如掩模945)来制造。在各种实施例中，制造工具952包括晶圆步进器、离子注入器、光刻胶涂布器、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够执行本文所述的一个或多个合适的制造工艺的其它制造设备中的一个或多个。

IC制造厂950使用掩模室930制造的掩模945来制造IC器件960。因此，IC制造厂950至少间接地使用IC设计布局图922来制造IC器件960。在一些实施例中，半导体晶圆953由IC制造厂950使用掩模945制造以形成IC器件960。在一些实施例中，IC制造包括至少间接地基于IC设计布局图922执行一个或多个光刻曝光。半导体晶圆953包括硅衬底或其上形成有材料层的其它适当衬底。半导体晶圆953还包括各种掺杂区、介电部件、多层级互连等中的一个或多个(在随后的制造步骤中形成)。

在一些实施例中，存储器宏包括：输入/输出(I/O)电路，位于半导体晶圆中；存储器单元列，包括在半导体晶圆中远离I/O电路延伸的连续存储器单元的第一子集和第二子集，其中，第一子集定位于I/O电路和第二子集之间；第一位线，耦接到I/O电路，并且沿着第一子集在半导体晶圆的前侧或背侧中的一个上延伸并且终止于第二子集；以及第二位线，耦接到I/O电路，并且沿着第一子集和第二子集在前侧或背侧中的另一个上延伸，其中，第一子集的每个存储器单元电连接到第一位线，并且第二子集的每个存储器单元电连接到第二位线。在一些实施例中，第一位线是第一位线对中的一个，第一位线对耦接到I/O电路并且沿着第一子集在前侧或背侧中的一个上延伸并且终止于第二子集，第二位线是第二位线对中的一个，第二位线对耦接到I/O电路并且沿着第一子集和第二子集在前侧或背侧中的另一个上延伸，第一子集中的每个存储器单元电连接到第一位线对中的每个位线，并且第二子集的每个存储器单元电连接到第二位线对中的每个位线。在一些实施例中，第一位线包括在最低背侧金属层中从I/O电路延伸的金属区段。在一些实施例中，第二位线包括第一金属区段，第一金属区段在最低前侧金属层中沿着第一子集和第二子集从I/O电路延伸。在一些实施例中，第二位线包括：第一金属区段，在第一前侧金属层中从I/O电路沿着第一子集到第二子集延伸；第二金属区段，在最低前侧金属层中沿着第二子集远离第一子集延伸；以及通孔结构，被配置为在第一子集和第二子集之间的边界处电连接第一金属区段和第二金属区段。在一些实施例中，存储器单元列的每个存储器单元包括互补场效应晶体管(CFET)静态随机存取存储器(SRAM)单元，第一子集中的每个CFET SRAM单元包括被配置为将CFET SRAM单元电连接到第一位线的对应前侧通孔或背侧通孔中的一个，并且第二子集中的每个CFET SRAM单元包括被配置为将CFET SRAM单元电连接到第二位线的对应前侧通孔或背侧通孔中的另一个。在一些实施例中，I/O电路被配置为：使用第一位线对第一子集的存储器单元执行读取操作和写入操作，以及使用第二位线对第二子集的存储器单元执行读取操作和写入操作。

在一些实施例中，IC器件包括：第一位线，沿着半导体晶圆的前侧在第一方向上延伸；第二位线，沿着半导体晶圆的背侧在第一方向上延伸；以及第一互补场效应晶体管(CFET)静态随机存取存储器(SRAM)单元和第二CFET SRAM单元，定位于第一位线和第二位线之间，其中，第一CFET SRAM单元包括第一前侧通孔结构，第一前侧通孔结构被配置为将第一CFET SRAM单元的第一传输门电连接到第一位线，第二CFET SRAM单元包括第一背侧通孔结构，第一背侧通孔结构被配置为将第二CFET SRAM单元的第二传输门电连接到第二位线，并且前侧通孔结构和背侧通孔结构在垂直于第一方向的方向上对齐。在一些实施例中，第一传输门包括n型FET，并且第二传输门包括p型FET。第一传输门包括电连接到前侧字线的第一栅极结构，以及第二传输门包括与第一栅极结构电分离并且电连接到背侧字线的第二栅极结构。在一些实施例中，IC器件包括：第三位线，沿着半导体晶圆的前侧在第一方向上延伸；和第四位线，沿着半导体晶圆的背侧在第一方向上延伸，其中，第一CFET SRAM单元还包括第二前侧通孔结构，第二前侧通孔结构被配置为将第一CFRET SRAM单元的第三传输门电连接到第三位线，并且第二CFET SRAM单元还包括第二背侧通孔结构，第二背侧通孔结构被配置为将第二CFETSRAM单元的第四传输门电连接到第四位线。在一些实施例中，IC器件包括包括：多个第一CFET SRAM单元，包括第一CFET SRAM单元；和多个第二CFET SRAM单元，包括第二CFETSRAM单元，其中，多个第一CFET SRAM单元中的每个第一CFET SRAM单元包括对应的第一前侧通孔结构，对应的第一前侧通孔结构被配置为将第一CFET SRAM单元的对应的第一传输门电连接到第一位线，并且多个第二CFET SRAM单元中的每个第二CFETSRAM单元包括对应的第一背侧通孔结构，对应的第一背侧通孔结构被配置为将第二CFETSRAM单元的对应的第二传输门电连接到第二位线。在一些实施例中，第一位线包括在最低前侧金属层中在第一方向上延伸的第一金属区段，并且第二位线包括在最低背侧金属层中在第一方向上延伸的第二金属区段。在一些实施例中，第一位线包括：第三金属区段，在第一方向上延伸并且上覆于第一金属区段；和通孔结构，被配置为将第一金属区段和第三金属区段彼此电连接。

在一些实施例中，一种制造存储器宏的方法包括：在半导体晶圆中构造存储器单元列，其中，构造存储器单元列包括构造连续存储器单元的第一子集和第二子集，并且第一子集定位于第二子集与存储器宏的I/O电路之间。方法还包括：形成从I/O电路到第二子集并且位于第一子集上方的第一前侧金属区段，其中，第一前侧金属区段电连接到第一子集或第二子集中的一个的每个存储器单元；以及形成从I/O电路到第二子集并且位于第一子集上方的第一背侧金属区段，其中，第一背侧金属区段电连接到第一子集或第二子集中的另一个的每个存储器单元。在一些实施例中，形成第一前侧金属区段包括在半导体晶圆的最低前侧金属层中形成第一前侧金属区段。在一些实施例中，第一前侧金属区段电连接到第二子集中的每个存储器单元，形成第一前侧金属区段包括在半导体晶圆的第三前侧金属层中形成第一前侧金属区段，并且方法还包括：在第二子集上方的半导体晶圆的最低前侧金属层中形成第三金属区段；和在第一前侧金属区段和第三前侧金属区段之间形成通孔结构。在一些实施例中，形成第一背侧金属区段包括在半导体晶圆的最低背侧金属层中形成第一背侧金属区段。在一些实施例中，形成从I/O电路到第二子集并且位于第一子集上方的第一前侧金属区段包括形成从I/O电路到第二子集并且位于第一子集上方的前侧金属区段对中的一个，其中，前侧金属区段对中的每个前侧金属区段电连接到第一子集或第二子集中的一个的每个存储器单元，并且形成从I/O电路到第二子集并且位于第一子集上方的第一背侧金属区段包括形成从I/O电路到第二子集并且位于第一子集上方的背侧金属区段对中的一个，其中，背侧金属区段对中的每个背侧金属区段电连接到第一子集或第二子集中的另一个的每个存储器单元。在一些实施例中，构造存储器单元的第一子集和第二子集包括构造互补场效应晶体管(CFET)静态随机存取存储器(SRAM)单元的第一子集和第二子集，构造CFET SRAM单元的第一子集或第二子集中的一个包括在每个对应的CFET SRAM单元上形成前侧通孔结构，并且构造CFET SRAM单元的第一子集或第二子集中的另一个包括在每个对应的CFET SRAM单元上形成背侧通孔结构。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器宏，包括：

输入/输出电路，位于半导体晶圆中；

存储器单元列，包括在所述半导体晶圆中远离所述输入/输出电路延伸的连续存储器单元的第一子集和第二子集，其中，所述第一子集定位于所述输入/输出电路和所述第二子集之间；

第一位线，耦接到所述输入/输出电路，并且在所述半导体晶圆的前侧或背侧中的一个上沿着所述第一子集延伸并且终止于所述第二子集；以及

第二位线，耦接到所述输入/输出电路，并且在所述前侧或背侧中的另一个上沿着所述第一子集和所述第二子集延伸，

其中

所述第一子集的每个存储器单元电连接到所述第一位线，并且

所述第二子集的每个存储器单元电连接到所述第二位线。

2.根据权利要求1所述的存储器宏，其中

所述第一位线是第一位线对中的一个，所述第一位线对耦接到所述输入/输出电路并且在所述前侧或所述背侧中的所述一个上沿着所述第一子集延伸并且终止于所述第二子集，

所述第二位线是第二位线对中的一个，所述第二位线对耦接到所述输入/输出电路并且在所述前侧或所述背侧中的所述另一个上沿着所述第一子集和所述第二子集延伸，

所述第一子集中的每个存储器单元电连接到所述第一位线对中的每个位线，并且

所述第二子集的每个存储器单元电连接到所述第二位线对中的每个位线。

3.根据权利要求1所述的存储器宏，其中，所述第一位线包括在最低背侧金属层中从所述输入/输出电路延伸的金属区段。

4.根据权利要求1所述的存储器宏，其中，所述第二位线包括第一金属区段，所述第一金属区段在最低前侧金属层中沿着所述第一子集和所述第二子集从所述输入/输出电路延伸。

5.根据权利要求1所述的存储器宏，其中，所述第二位线包括：

第一金属区段，在第一前侧金属层中从所述输入/输出电路沿着所述第一子集到所述第二子集延伸；

第二金属区段，在最低前侧金属层中沿着所述第二子集远离所述第一子集延伸；以及

通孔结构，被配置为在所述第一子集和所述第二子集之间的边界处电连接所述第一金属区段和所述第二金属区段。

6.根据权利要求1所述的存储器宏，其中

所述存储器单元列的每个存储器单元包括互补场效应晶体管静态随机存取存储器单元，

所述第一子集中的每个互补场效应晶体管静态随机存取存储器单元包括被配置为将所述互补场效应晶体管静态随机存取存储器单元电连接到所述第一位线的对应前侧通孔或背侧通孔中的一个，并且

所述第二子集中的每个互补场效应晶体管静态随机存取存储器单元包括被配置为将所述互补场效应晶体管静态随机存取存储器单元电连接到所述第二位线的对应前侧通孔或背侧通孔中的另一个。

7.根据权利要求1所述的存储器宏，其中，所述输入/输出电路被配置为：

使用所述第一位线对所述第一子集的存储器单元执行读取操作和写入操作，以及

使用所述第二位线对所述第二子集的存储器单元执行所述读取操作和所述写入操作。

8.一种集成电路器件，包括：

第一位线，沿着半导体晶圆的前侧在第一方向上延伸；

第二位线，沿着所述半导体晶圆的背侧在所述第一方向上延伸；以及

第一互补场效应晶体管静态随机存取存储器单元和第二互补场效应晶体管静态随机存取存储器单元，定位于所述第一位线和所述第二位线之间，其中

所述第一互补场效应晶体管静态随机存取存储器单元包括第一前侧通孔结构，所述第一前侧通孔结构被配置为将所述第一互补场效应晶体管静态随机存取存储器单元的第一传输门电连接到所述第一位线，

所述第二互补场效应晶体管静态随机存取存储器单元包括第一背侧通孔结构，所述第一背侧通孔结构被配置为将所述第二互补场效应晶体管静态随机存取存储器单元的第二传输门电连接到所述第二位线，并且

所述前侧通孔结构和所述背侧通孔结构在垂直于所述第一方向的方向上对齐。

9.一种制造存储器宏的方法，所述方法包括：

在半导体晶圆中构造存储器单元列，其中

所述构造所述存储器单元列包括构造连续存储器单元的第一子集和第二子集，并且

所述第一子集定位于所述第二子集与所述存储器宏的输入/输出电路之间；

形成从所述输入/输出电路到所述第二子集并且位于所述第一子集上方的第一前侧金属区段，其中，所述第一前侧金属区段电连接到所述第一子集或所述第二子集中的一个的每个存储器单元；以及

形成从所述输入/输出电路到所述第二子集并且位于所述第一子集上方的第一背侧金属区段，其中，所述第一背侧金属区段电连接到所述第一子集或所述第二子集中的另一个的每个存储器单元。

10.根据权利要求9所述的方法，其中

所述第一前侧金属区段电连接到所述第二子集中的每个存储器单元，

形成所述第一前侧金属区段包括在所述半导体晶圆的第三前侧金属层中形成所述第一前侧金属区段，并且

所述方法还包括：

在所述半导体晶圆的最低前侧金属层中在所述第二子集上方形成第三金属区段；和

在所述第一前侧金属区段和所述第三前侧金属区段之间形成通孔结构。