TW202334955A - 積體電路裝置及製造積體電路裝置的方法 - Google Patents

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Abstract

一種積體電路裝置，包含第一、第二和第三電力軌和多個電晶體，第一和第二電力軌在第一方向上延伸且攜帶電源供應或參考電壓之一者，第三電力軌在第一和第二電力軌之間延伸且攜帶電源供應或參考電壓之另一者，電晶體包含在第一和第二電力軌之間延伸的第一到第四主動區、在垂直於第一方向上延伸的閘極結構和在第二方向上延伸且跨越第三電力軌的第一和第二導電區段。第二和第三主動區的每一者相鄰於第三電力軌，第一和第二導電區段的每一者電性連接至在第二和第三主動區中的源極/汲極結構，且電晶體被配置為AOI、OAI或四輸入反及閘之一者。

Description

積體電路邏輯裝置、佈局、系統及方法
無
積體電路（integrated circuit，IC）小型化的持續趨勢導致裝置體積越來越小、功耗越來越低，但與早期技術相比，它能以更高的速度提供更多功能。這種小型化是通過與日益嚴格的規範相關的設計和製造創新實現的。各種電子設計自動化（electronic design automation，EDA）工具用於生成、修改和驗證半導體裝置的設計，同時確保滿足 IC 結構設計和製造規範。
無
以下公開了用於實現本主題的不同特徵的許多不同實施例或示例。下文中描述了元件、值、步驟、操作、材料或佈置等的示例以簡化本揭示內容的一些實施例。當然，這些僅僅是示例性的而非限制性的。也可以考慮其他元件、值、操作、材料或佈置等。例如，在隨後的描述中，第一特徵形成在第二特徵之上或上包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還包括其中在第一特徵和第二特徵之間形成附加特徵以使得第一特徵和第二特徵間接接觸的實施例。此外，本揭示內容的一些實施例在各個示例中重複附圖標記數位和/或字母。這種重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，在此使用的空間相關的術語，例如“在…之下”，“在…下”，“在…下方”，“在…之上”，“在…上”等，是為了便於描述，以描述如圖所示的一個元素或特徵與另一個（另一些）元素或特徵的關係。除了圖中所示的朝向之外，這些空間相關術語旨在包括裝置在使用或操作中的不同朝向。裝置可以其他方式定向（旋轉90度或其他定向），且本文中所使用的空間相關描述符相應地應類似地進行解釋。
在各種實施例中，基於IC佈局圖的IC裝置包含三個電力軌和多個電晶體，上述多個電晶體包含四個主動區、多個閘極和延伸跨越中間電力軌的第一導電區段和第二導電區段。第一導電區段和第二導電區段的每一者電性連接至在第二主動區和第三主動區的每一者中的源極/汲極（source/drain，S/D）結構，以及上述多個電晶體被配置為邏輯裝置例如及-或-反向器（and-or-inverter，AOI）、或-及-反向器（or-and inverter，OAI）或四輸入反及閘。和這些邏輯裝置以其他方式配置的作法相比，例如基於總共二個電力軌配置的作法相比，導電區段長度以及因此速度下降和基於電子遷移的可靠度風險降低。
如下文中所討論的，第1A圖到第1C圖代表頂層電路拓樸結構，每一第2A圖到第13A圖的每一者是邏輯電路實施例的示意圖，以及第2B圖到第2E圖和第3B圖到第13B圖的每一者代表相應裝置/佈局圖實施例的平面圖或剖面圖，其中元件名稱代表IC裝置特徵和IC佈局特徵二者，這些特徵用來至少部分定義在製造製程中相應的IC裝置特徵，上述製造製程為例如下文中所討論的關於第15圖的方法1500和/或下文中所討論的關於第18圖的與IC製造系統1800相關聯的IC製造流程。在一些實施例中，第2B圖到第2E圖或第3B圖到第13B圖的一或多者是IC佈局圖的一些或全部，上述IC佈局圖是藉由執行下文中所討論的關於第16圖的方法1600的操作的一些或全部產生的，上述操作為例如使用下文中關於第17圖所討論的系統1700進行的操作。每一第2B圖到第2E圖和第3B圖到第13B圖相應地代表IC佈局圖和相應的IC裝置二者的平面圖。
本文中的每一圖出於說明的目的被簡化，例如第1A圖到第13B圖。這些圖是有包含和排除各種特徵以便於下文中討論的IC結構和裝置的視圖。在各種實施例中，除了如第1A圖到第13B圖所示的特徵之外，IC結構、裝置和/或佈局圖包含一或多個相應於配電結構、金屬互連、接觸件、通孔、閘極結構、S/D結構、主體連接或其他電晶體元件或絕緣結構等的特徵。
第1A圖到第1C圖是根據一些實施例的IC邏輯裝置的頂層圖。第1A圖代表上拉配置100A，第1B圖代表下拉配置100B，及第1C圖代表相應於配置100A和配置100B二者的佈局圖/裝置100C，以及第1C圖包含X方向和Y方向。在一些實施例中，佈局圖/裝置100C被稱為單元100C。
每一上拉配置100A和下拉配置100B包含上拉（PMOS）電晶體組PU1和PU2以及下拉（NMOS）電晶體組PD1和PD2，電晶體組PU1、PU2、PD1和PD4排列在介於電源供應電壓VDD和電源供應參考電壓VSS之間。上拉電晶體組PU1和下拉電晶體組PD1的每一者的閘極用以接收輸入信號A1~Z1，以及上拉電晶體組PU2和下拉電晶體組PD2的每一者的閘極用以接收輸入信號A2~Z2。上拉配置100A和下拉配置100B的每一者包含耦接至介於上拉電晶體組PU1/PU2和下拉電晶體組PD1/PD2之間的輸出端OUT，輸出端OUT用以攜帶根據輸入信號A1~Z1和A2~Z2以及上拉電晶體組PU1/PU2和下拉電晶體組PD1/PD2的相應配置的輸出信號ZN。
上拉配置100A包含用以選擇性耦接輸出信號ZN至電源供應電壓VDD的上拉電晶體組PU1和PU2的每一者的二個實例，以及用以選擇性耦接輸出信號ZN至電源供應參考電壓VSS的下拉電晶體組PD1和PD2的每一者的單一實例。
下拉配置100B包含用以選擇性耦接輸出端OUT至電源供應電壓VDD的上拉電晶體組PU1和PU2的每一者的單一實例，以及用以選擇性耦接輸出端OUT至電源供應參考電壓VSS的下拉電晶體組PD1和PD2的每一者的兩種實例。
佈局圖/裝置100C包含在X方向上延伸的電力軌PR1~PR3、介於電力軌PR1和PR2之間且在X方向上延伸的列R1以及介於電力軌PR2和PR3之間且在X方向上延伸的列R2。
電力軌PR1~PR3相應於金屬區域/區段。金屬區域/區段是包含在製造製程中作為製造製程的給定金屬層中定義金屬區段結構的一部分的IC佈局圖中的區域，上述金屬區段結構包含一或多種導電材料，例如多晶矽、銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、釕（Ru）或一或多種其他金屬或其他適合的材料。在各種實施例中，電力軌PR1~PR3的一或多個相應於製造製程的第一金屬層（在一些實施例中亦被稱為金屬零層）、第二或更高層的金屬層、埋入式金屬層或背面金屬層。
在一些實施例中，電力軌PR1和PR3用以攜帶電源供應電壓VDD以及電力軌PR2用以攜帶電源供應參考電壓VSS，或是電力軌PR1和PR3用以攜帶電源供應參考電壓VSS以及電力軌PR2用以攜帶電源供應電壓VDD。
列R1和列R2共同侷限於邊界PRb，在一些實施例中亦被稱為單元邊界或放置與佈線邊界PRb。邊界PRb包含沿著X方向延伸且對齊垂直於X和Y方向的Z方向（未示出）的電力軌PR1和PR3的區段（未標示），以及邊界PRb沿著Y方向延伸且對齊於Z方向的閘極區域/結構（未示出於第1C圖中）的區段（未標示），例如閘極區域/結構G1和下文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的閘極區域/結構G10、G12或G14。
列R1和R2的每一者在Y方向上具有高度CH。在一些實施例中，高度CH相應於電力軌PR1~PR3的間距。在一些實施例中，高度CH被稱為單元高度CH，以及佈局圖/裝置100C被稱為二倍高度單元。
如第1C圖所示，上拉配置100A和下拉配置100B的每一者實施為佈局圖/裝置100C，佈局圖/裝置100C包含定位於用以接收輸入信號A1~Z1的列R1的一或多個上拉電晶體組PU1和下拉電晶體組PD1，以及定位於用以接收輸入信號A2~Z2的列R2的一或多個上拉電晶體組PU2和下拉電晶體組PD2。
如下文中進一步所討論的關於第2B圖到第2E圖和第3B圖到第13B圖，佈局圖/裝置100C亦包含二或多個導電區域/區段（未示出於第1C圖），上述二或多個導電區域/區段在Y方向上自列R1延伸至列R2以及因此跨越電力軌PR2。上述二或多個導電區域/區段的每一者電性連接至包含在於列R1的上拉電晶體組PU1或下拉電晶體組PD1的一或多個電晶體的S/D結構，以及包含在於列R2的上拉電晶體組PU2或下拉電晶體組PD2的一或多個電晶體的S/D結構。這些二或多個導電區域在佈局圖中藉由與電力軌PR2重疊被視為延伸跨越電力軌PR2，以及這些二或多個導電區段藉由與電力軌PR2所在的X-Z平面（未示出）相交被視為延伸跨越電力軌PR2。
藉由包含這些二或多個導電區域/區段在上拉配置100A或下拉配置100B之一，佈局圖/裝置100C包含具有長度短於相應的邏輯裝置以其他方式配置的作法的導電特徵，例如根據總共二個電力軌配置的作法的導電特徵，速度下降和基於電子遷移的可靠度風險因此減少。
如第1A圖到第1C圖所示的電晶體組配置是出於說明的目的而非限制性的示例。在一些實施例中，佈局圖/裝置100C以其他方式用以包含二或多個導電區域/區段延伸跨越電力軌PR2。在一些實施例中，以佈局圖/裝置100C實現的上拉配置100A包含多於二個實例：在相應的列R1或列R2的上拉電晶體組PU1或PU2之一或二者、除了在給定的列R1或列R2之一的上拉電晶體組PU1或PU2之外的一或多個上拉電晶體組以及/或用以接收輸入信號的不等數量的上拉電晶體組，例如輸入信號A1~Z1和A2~Z2。在一些實施例中，以佈局圖/裝置100C實現的下拉配置100B包含多於二個實例：下拉電晶體組PD1或PD2之一或二者、除了在相應的列R1或列R2的下拉電晶體組PD1或PD2之外的一或多個下拉電晶體組以及/或在給定的列R1或列R2之一的用以接收輸入信號的不等數量的下拉電晶體組。
第2A圖到第13A圖是根據一些實施例的各別IC邏輯裝置200~1300的示意圖。IC邏輯裝置200~1300的每一者是以佈局圖/裝置100C實現的上拉配置100A或下拉配置100B之一的非限制性示例，這些裝置/圖在一些實施例中亦被稱為單元200-1、200-2和300~1300。第2A圖到第13A圖的每一者和相應的第2B圖到第2E圖以及第3B圖到第13B圖代表上拉和下拉電晶體的實例，例如上拉電晶體PU1和PU2和/或下拉電晶體PD1和PD2的實例，其中電晶體出於清楚的目的未個別或共同標示。
如第2A圖到第13A圖所示的裝置200-1300的每一者中，上拉電晶體包含PMOS電晶體，且下拉電晶體包含NMOS電晶體。上述PMOS電晶體耦接至介於電源供應電壓VDD和輸出端OUT之間，以及上述PMOS電晶體用以接收輸入訊號。上述NMOS電晶體耦接至介於輸出端OUT和電源供應參考電壓VSS之間，以及上述NMOS電晶體用以接收輸入訊號。如下文中所討論的以及在相應的第2B圖到第2E圖和第3B圖到第13B圖中，上拉和下拉電晶體的每一者的第一子集定位於列R1以及上拉和下拉電晶體的每一者的第二子集定位於列R2。
如第2A圖所示的裝置200是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共八個用以接收輸入信號B1和B2的PMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共八個用以接收輸入信號B1和B2的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第2B圖到第2E圖，裝置200包含導電路徑210~240，導電路徑210~240用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置200被配置為能夠產生回應於輸入信號A1、A2、B1和B2的輸出信號ZN的AOI裝置。在一些實施例中，裝置200被稱為AOI22D4裝置。
如第3A圖所示的裝置300是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共二個用以接收輸入信號A3和A4的PMOS電晶體，以及在列R2中的總共二個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共八個用以接收輸入信號A3和A4的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第3B圖，裝置300包含導電路徑310和320，導電路徑310和320用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置300被配置為能夠產生回應於輸入信號A1、A2、A3和A4的輸出信號ZN的四輸入反及裝置。在一些實施例中，裝置300被稱為ND4D4裝置。
如第4A圖所示的裝置400是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共八個用以接收輸入信號B1和B2的PMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共六個用以接收輸入信號B1和B2的NMOS電晶體，以及在列R2中的總共六個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第4B圖，裝置400包含導電路徑410~440，導電路徑410~440用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置400被配置為能夠產生回應於輸入信號A1、A2、B1和B2的輸出信號ZN的偏斜單元AOI裝置。在一些實施例中，裝置400被稱為AOI22SKRD4裝置。
如第5A圖所示的裝置500是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共六個用以接收輸入信號B1和B2的PMOS電晶體，以及在列R2中的總共六個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共八個用以接收輸入信號B1和B2的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第5B圖，裝置500包含導電路徑510~540，導電路徑510~540用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置500被配置為能夠產生回應於輸入信號A1、A2、B1和B2的輸出信號ZN的偏斜單元OAI裝置。在一些實施例中，裝置500被稱為OAI22SKFD4裝置。
如第6A圖所示的裝置600是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共四個用以接收輸入信號B1和B2的PMOS電晶體，以及在列R2中的總共四個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共四個用以接收輸入信號B1和B2的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第6B圖，裝置600包含導電路徑610和620，導電路徑610和620用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置600被配置為能夠產生回應於輸入信號A1、A2、B1和B2的輸出信號ZN的AOI裝置。在一些實施例中，裝置600被稱為AOI22OPTPAD4裝置。
如第7A圖所示的裝置700是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共四個用以接收輸入信號B1和B2的PMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1和A2的PMOS電晶體，以及下拉電晶體包含在列R1中的總共四個用以接收輸入信號B1和B2的NMOS電晶體，以及在列R2中的總共四個用以接收輸入信號A1和A2的NMOS電晶體。如下文中所討論的關於第7B圖，裝置700包含導電路徑710和720，導電路徑710和720用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置700被配置為能夠產生回應於輸入信號A1、A2、B1和B2的輸出信號ZN的OAI裝置。在一些實施例中，裝置700被稱為OAI22OPTPAD4裝置。
如第8A圖所示的裝置800是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共十個用以接收輸入信號B1、B2和C的PMOS電晶體，以及在列R2中的總共十個用以接收輸入信號A1、A2和C的PMOS電晶體，以及下拉電晶體包含在列R1中的總共九個用以接收輸入信號B1、B2和C的NMOS電晶體，以及在列R2中的總共九個用以接收輸入信號A1、A2和C的NMOS電晶體。如下文中所討論的關於第8B圖，裝置800包含導電路徑810~870，其中路徑810~840用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置800被配置為能夠產生回應於輸入信號A1、A2、B1、B2和C的輸出信號ZN的AOI裝置。在一些實施例中，裝置800被稱為AOI221D4裝置。
如第9A圖所示的裝置900是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共八個用以接收輸入信號A1~A3和B的PMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1~A3和B的PMOS電晶體，以及下拉電晶體包含在列R1中的總共七個用以接收輸入信號A1~A3和B的NMOS電晶體，以及在列R2中的總共七個用以接收輸入信號A1~A3和B的NMOS電晶體。如下文中所討論的關於第9B圖，裝置900包含導電路徑910~930，導電路徑910~930用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置900被配置為能夠產生回應於輸入信號A1~A3和B的輸出信號ZN的AOI裝置。在一些實施例中，裝置900被稱為AOI31D4裝置。
如第10A圖所示的裝置1000是上拉配置100A的非限制性示例，其中上拉電晶體包含在列R1中的總共十個用以接收輸入信號A1~A3、B和C的PMOS電晶體，以及在列R2中的總共十個用以接收輸入信號A1~A3、B和C的PMOS電晶體，以及下拉電晶體包含在列R1中的總共八個用以接收輸入信號A1~A3、B和C的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1~A3、B和C的NMOS電晶體。如下文中所討論的關於第10B圖，裝置1000包含導電路徑1010~1030，導電路徑1010~1030用以電性連接在列R1中的上拉電晶體的共用S/D端至在列R2中的上拉電晶體的共用S/D端，以及因此裝置1000被配置為能夠產生回應於輸入信號A1~A3、B和C的輸出信號ZN的AOI裝置。在一些實施例中，裝置1000被稱為AOI311D4裝置。
如第11A圖所示的裝置1100是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共九個用以接收輸入信號B1、B2和C的PMOS電晶體，以及在列R2中的總共九個用以接收輸入信號A1、A2和C的PMOS電晶體，以及下拉電晶體包含在列R1中的總共十個用以接收輸入信號B1、B2和C的NMOS電晶體，以及在列R2中的總共十個用以接收輸入信號A1、A2和C的NMOS電晶體。如下文中所討論的關於第11B圖，裝置1100包含導電路徑1110~1170，其中路徑1110~1140用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置1100被配置為能夠產生回應於輸入信號A1、A2、B1、B2和C的輸出信號ZN的OAI裝置。在一些實施例中，裝置1100被稱為OAI221D4裝置。
如第12A圖所示的裝置1200是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共七個用以接收輸入信號A1~A3和B的PMOS電晶體，以及在列R2中的總共七個用以接收輸入信號A1~A3和B的PMOS電晶體，以及下拉電晶體包含在列R1中的總共八個用以接收輸入信號A1~A3和B的NMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1~A3和B的NMOS電晶體。如下文中所討論的關於第12B圖，裝置1200包含導電路徑1210~1230，導電路徑1210~1230用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置1200被配置為能夠產生回應於輸入信號A1~A3和B的輸出信號ZN的OAI裝置。在一些實施例中，裝置1200被稱為OAI31D4裝置。
如第13A圖所示的裝置1300是下拉配置100B的非限制性示例，其中上拉電晶體包含在列R1中的總共八個用以接收輸入信號A1~A3、B和C的PMOS電晶體，以及在列R2中的總共八個用以接收輸入信號A1~A3、B和C的PMOS電晶體，以及下拉電晶體包含在列R1中的總共十個用以接收輸入信號A1~A3、B和C的NMOS電晶體，以及在列R2中的總共十個用以接收輸入信號A1~A3、B和C的NMOS電晶體。如下文中所討論的關於第13B圖，裝置1300包含導電路徑1310~1330，導電路徑1310~1330用以電性連接在列R1中的下拉電晶體的共用S/D端至在列R2中的下拉電晶體的共用S/D端，以及因此裝置1300被配置為能夠產生回應於輸入信號A1~A3、B和C的輸出信號ZN的OAI裝置。在一些實施例中，裝置1300被稱為OAI311D4裝置。
根據一些實施例，第2B圖、第2C圖和第3B圖到第13B圖是相應於如第2A圖到第13A圖所示的示意圖的各別IC佈局圖/裝置200-1、200-2和300~1300（包含X方向和Y方向）的平面圖。第2D圖是如第2B圖所示於由線A-A’指出的Y-Z平面的IC佈局圖/裝置200-1的剖面圖，以及第2E圖是如第2C圖所示於由線B-B’指出的Y-Z平面的IC佈局圖/裝置圖200-2的剖面圖。如第2D圖與第2E圖所示的剖面是用以說明延伸跨越中間電力軌的導電區段的非限制性示例。
如第2B圖到第2E圖和第3B圖到第13B圖所示，每一圖/裝置200-1、200-2和300~1300包含於半導體基板SUB（僅標示於第2D圖和第2E圖）自X方向延伸的主動區/區域AA1~AA4、自Y方向延伸的多個類金屬定義（metal-like defined，MD）區域/區段MD1~MD13的一些或全部、自Y方向延伸的多個閘極區域/結構G1~G14的一些或全部以及電力軌PR1~PR3。主動區/區域AA1和AA2被定位於列R1且介於電力軌PR1和PR2之間，以及主動區/區域AA3和AA4被定位於列R2且介於電力軌PR2和PR3之間。每一多個MD區域/區段MD1~MD13的MD區域/區段和每一多個閘極區域/區段G1~G14的閘極區域/區段對齊於Y方向。
多個MD區域/區段MD1~MD13的MD區域/區段重疊/上覆主動區域/區AA1~AA4的位置對應於包含多個閘極區域/結構G1~G14的閘極區域/結構的相鄰部分的一或多個電晶體的S/D結構。
每一圖/裝置200-1、200-2和300~1300亦包含在X和Y方向上延伸的金屬區域/區段MS的實例，以及通孔VD、VG和V0的實例，通孔VD、VG和V0的每一者出於清楚的目的被標示。下文討論關於第2B圖到第2E圖和第3B圖到第13B圖的根據各種實施例的參考特徵的排列。
主動區域/區，例如主動區域/區AA1~AA4，是包含在製造製程中作為在半導體基板中直接或在n型井或p型井區域/區（出於清楚的目的未示出）中定義主動區的一部分的IC佈局圖中的區域，上述主動區亦被稱為氧化物擴散或定義（OD），其中一或多個IC裝置特徵例如S/D結構在上述的半導體基板或在n型井或p型井區域/區中被形成。在一些實施例中，主動區是平面電晶體、鰭式場效應電晶體（FinFET）或閘極全環繞（GAA）電晶體的n型或p型主動區。在一些實施例中，主動區（結構）包含半導體材料例如矽（Si）、矽鍺（SiGe）或碳化矽（SiC）等、摻雜物材料例如硼（B）、磷（P）砷（As）、鎵（Ga）或其他適合材料的一或多者。
在一些實施例中，主動區是包含在製造製程中作為定義奈米片結構的一部分的IC佈局圖中的區域，上述奈米片結構為例如具有n型或p型摻雜的一或多個半導體材料的一或多層的連續體積。在各種實施例中，個別的奈米片層包含給定半導體材料的單一單層或多重多層。
如第2B圖到第2E圖和第3B圖到第13B圖所示的實施例中，主動區域/區AA1和AA4是相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區，以及主動區域/區AA2和AA3是相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區，或是主動區域/區AA1和AA4是相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區，以及主動區域/區AA2和AA3是相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區。
MD區域/區段，例如多個MD區域/區段MD1~MD13的之一的區域/區段，是包含在製造製程中作為在半導體基板中和/或上定義MD區段的一部分的IC佈局圖的導電區域，上述導電區域亦被稱為導電區段或MD導電線或跡線。在一些實施例中，MD區段包含上覆和接觸基板以及具有厚度足夠小以允許介於MD區段和例如第一金屬層的上覆金屬層之間的絕緣層的形成的至少一金屬層（例如接觸層）的部分。在各種實施例中，MD區段包含銅（Cu）、銀（Ag）、鎢（W）、鈦（Ti）、鎳（Ni）、錫（Sn）、鋁（Al）或適合提供介於IC結構元件之間的低電阻電性連接的另一金屬或材料的一或多者，上述低電阻電性連接為例如電阻位準低於相應於在電路效能上基於電阻的影響的一或多個耐受位準的預定閾值。
在各種實施例中，MD區段包含半導體基板的一段和/或具有足以致使區段具有低電阻位準的摻雜位準（例如基於植入製程）的磊晶層。在各種實施例中，摻雜的MD區段包含一或多個具有大約1*10 16每立方公分（cm -3）或更多的摻雜集中度的摻雜材料。
在一些實施例中，製造製程包含二個MD層，以及多個MD區域/區段MD1~MD13的MD區域/區段對應在製造製程中二個MD層之一。
如第2B圖到第2E圖和第3B圖到第13B圖所示的實施例中，多個MD區域/區段MD1~MD13的每一MD區域/區段與主動區域/區AA1~AA4的一或多者重疊。在各種實施例中，例如多個MD區域/區段MD1~MD13的一些或全部的一或多個MD區段鄰接或包含在相應於一或多個主動區中的一或多個S/D結構的一些或全部。
多個MD區域/區段MD1~MD13的MD區域/區段具有根據切割MD區域（出於清楚的目的未繪示）沿著Y方向的配置，在一些實施例中，上述切割MD區域亦被稱為切割金屬區域。切割MD區域是包含在製造製程中作為在給定MD區段中定義不連續的一部分的IC佈局圖中的區域，上述區域因此使相應相鄰的MD區段彼此電性絕緣。
閘極區域/結構，例如多個閘極區域/結構G1~G14的閘極區域/區段，是包含在製造製程中作為定義閘極結構的一部分的IC佈局圖的區域。閘極結構是包含一或多個例如閘電極的導電區段的體積，上述閘電極包含一或多種導電材料例如多晶矽、銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、釕（Ru）或一或多個其他金屬或其他適合的材料，上述導電區段實質上被一或多個絕緣材料包圍，上述一或多個導電區段因此用以控制提供相鄰閘極介電層的電壓。
介電層，例如閘極介電層，是包含一或多種絕緣材料的體積，上述絕緣材料為例如二氧化矽、氮化矽（Si 3N 4）和/或一或多種其他適合的材料，上述適合的材料為例如具有介電常數小於3.8的低介電常數材料或具有介電常數大於3.8或7.0的高介電常數材料（例如氧化鋁（Al 2O 3）、二氧化鉿（HfO 2）、五氧化二鉭（Ta 2O 5）或二氧化鈦（TiO 2）），上述絕緣材料適合於提供介於IC結構元件之間的高電阻，上述高電阻為例如電阻位準高於相應於在電路效能上基於電阻的影響的一或多個耐受位準的預定閾值。
多個閘極區域/結構G1~G14具有根據切割閘極區域（出於清楚的目的未繪示）沿著Y方向的配置，上述切割閘極區域在一些實施例中亦被稱為切割多晶矽區域。切割閘極區域是包含在製造製程中作為在給定閘極結構的閘電極中定義不連續的一部分的IC佈局圖中的區域，因此上述區域使相應相鄰的閘電極的部分彼此電性絕緣。
如第2B圖到第2E圖和第3B圖到第13B圖所示的實施例中，多個閘極區域/結構G1和多個閘極區域/結構G1~G14的最大數字者（例如多個閘極區域/結構G10、G12或G14）的每一者包含具有重疊/下伏於電力軌PR1和PR2的終點的第一閘極區域/結構，以及具有重疊/下伏於電力軌PR2和PR3的終點的第二閘極區域/結構。在一些實施例中亦被稱為虛設閘極區域/結構的相應閘極區域/結構未被包含在主動電路中且界定沿著Y方向的圖/裝置200-1、200-2和300~1300的邊界。
在一些實施例中，為了界定沿著Y方向的圖/裝置200-1、200-2和300~1300的邊界，多個閘極區域/結構G1和多個閘極區域/結構G1~G14的最大數字者的之一或二者以其他方式被配置，例如藉由包含具有重疊/下伏於電力軌PR1和PR3的終點的單一區域/區段或藉由包含延伸介於電力軌PR1和PR3之間的多於二個區域/區段的配置方式。
金屬區域/區段MS是包含在製造製程中作為在製造製程的給定金屬層中定義在X或Y方向上延伸的金屬區段的一部分的IC佈局圖中的區域的實例。如第2B圖到第2E圖和第3B圖到第13B圖所示的實施例中，金屬區域/區段MS於第一金屬層中在X方向上延伸以及金屬區域/區段MS於第二金屬層中在Y方向上延伸，上述第二金屬層在一些實施例中亦被稱為金屬一層。在一些實施例中，金屬區域/區段MS以其他方式於金屬層中在X和Y方向上延伸，例如藉由於第一金屬層中在Y方向上延伸和於第二金屬層中在X方向上延伸的方式。
通孔區域/結構，例如通孔區域/結構VD、VG或V0，是包含在製造製程中作為定義通孔結構的一部分的IC佈局圖中的區域，上述通孔結構包含一或多個導電材料，上述導電材料用以提供介於上覆導電結構（例如電力軌PR1~PR3或金屬區段MS）和下伏導電結構之間的電性連接。上述下伏導電結構相應於就通孔區域/結構VD而言的MD區段或S/D結構、就通孔區域/結構VG而言的閘電極和就通孔區域/結構V0而言的第一金屬層（例如金屬區域/區段MS）。
如第2B圖到第2E圖和第3B圖到第13B圖所示，每一圖/裝置200-1、200-2和300~1300包含在相應於通孔區域/結構VD的實例的位置上重疊/上覆主動區域/區AA1、AA2或AA4之一和重疊/下伏電力軌PR1~PR3的各別之一的多個MD區域/區段MD1~MD13的MD區域/區段的實例。上述每一位置因此代表介於在相應主動區AA1、AA2或AA4中的S/D結構和相鄰電力軌PR1~PR3之間的電性連接。
每一圖/裝置200-1、200-2和300~1300進一步包含在列R1和R2的每一者中在第一金屬層中在X方向上延伸以及在相應於通孔區域/結構VD的實例的位置上重疊/上覆多個MD區域/區段MD1~MD13的一或多個MD區域/區段的金屬區域/區段MS的實例，上述每一位置因此代表介於在相應主動區AA1~AA4中的S/D結構和金屬區域/區段MS的上覆實例之間的電性連接。
每一圖/裝置200-1、200-2和300~1300進一步包含在列R1和R2的每一者中在第一金屬層中在X方向上延伸以及在相應於通孔區域/結構VG的實例的位置上重疊/上覆多個閘極區域/區段G1~G14的一或多個閘極區域/區段的金屬區域/區段MS的實例，上述每一位置因此代表介於相應閘極結構和金屬區域/區段MS的上覆實例之間的電性連接。
每一圖/裝置200-1、200-2和300~1300進一步包含在第二金屬層中在Y方向上延伸以及在相應於通孔區域/結構V0的實例的位置上在第一金屬層中重疊/上覆金屬區域/區段MS的實例的一或多者的金屬區域/區段MS的實例，上述每一位置因此代表介於在第一和第二金屬層中金屬區域/區段MS的相應實例之間的電性連接。如第2B圖、第2C圖和第3B圖到第13B圖的每一者所示，在第二金屬層中金屬區域/區段MS的至少一上述實例相應於輸出端OUT。
如下文中所討論的，根據如第2A圖到第13A圖所示的示意圖，以及進一步根據如第2B圖到第2E圖和第3B圖到第13B圖所示的每一相應的圖/裝置，主動區AA1~AA4、多個MD區域/區段MD1~MD13和閘極區域/結構G1~G14，以及金屬區域/區段MS和通孔區域/結構VD、VG和V0的實例因此被配置為多個上拉和下拉電晶體。
如第2B圖和第2D圖所示的圖/裝置200-1和如第2C圖和第2E圖所示的圖/裝置200-2的每一者包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD3和MD7的金屬區域/區段MS的實例被配置為輸出端OUT。
在圖/裝置200-1中，多個MD區域/區段MD2、MD4、MD6和MD8包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段210-1到240-1，因此代表通過MD區域/區段210-1到240-1且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段210-1到240-1在一些實施例中亦被稱為導電路徑210-1到240-1。相應於導電路徑210-1的特徵被繪示於第2D圖的示例剖面圖中。
在圖/裝置200-2中，金屬區域/區段MS、金屬區域/區段210-2到240-2的實例，在相應於通孔區域/結構VD和V0和在X方向上延伸的金屬區域/區段MS的實例的位置上重疊/上覆電力軌PR2以及主動區域/區AA2和AA3的每一者，因此代表藉由金屬區域/區段210-2到240-2且介於主動區AA2和AA3之間的相應S/D結構的電性連接，上述金屬區域/區段210-2到240-2在一些實施例中亦被稱為導電路徑210-2到240-2。相應於導電路徑210-2的特徵被繪示於第2E圖的示例剖面圖中。
如上文中所討論的關於第2A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2~G9的部分被配置為在列R1中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2~G9的部分被配置為在列R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收各自的輸入信號B1/B2和A1/A2。根據如第2A圖所示的示意圖200，MD區域/區段210-1到240-1和金屬區域/區段MS 210-2到240-2因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的各自的AOI裝置200-1和200-2的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
如第3B圖所示的圖/裝置300包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個閘極區域/結構G7和MD區域/區段MD7的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD3和MD7包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段310和320，因此代表通過MD區域/區段310和320且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段310和320在一些實施例中亦被稱為導電路徑310和320。
如上文中所討論的關於第3A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G3、G4、G7和G8的部分被配置為在列R1中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號A3，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G3、G4、G7和G8的部分被配置為在列R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號A2。主動區AA2和AA3和相鄰的多個閘極區域G2、G5、G6和G9的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收各自的輸入信號A4和A1。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收各自的輸入信號A3/A4和A1/A2。根據如第3A圖所示的示意圖，MD區域/區段310和320因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的NAND裝置300的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
如第4B圖所示的圖/裝置400包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD2和MD8的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD4、MD6和MD8包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段410到440，因此代表通過MD區域/區段410到440且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段410到440在一些實施例中亦被稱為導電路徑410到440。
如上文中所討論的關於第4A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2~G9的部分被配置為在列R1中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2~G9的部分被配置為在列R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收各自的輸入信號B1/B2和A1/A2。根據如第4A圖所示的示意圖，MD區域/區段410~440因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的AOI裝置400的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
如第5B圖所示的圖/裝置500包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD2和MD8的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD4、MD6和MD8包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段510到540，因此代表通過MD區域/區段510到540且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段510到540在一些實施例中亦被稱為導電路徑510到540。
如上文中所討論的關於第5A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2~G9的部分被配置為在列R1中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2~G9的部分被配置為在列R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收各自的輸入信號B1/B2和A1/A2。根據如第5A圖所示的示意圖，MD區域/區段510~540因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的OAI裝置500的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
如第6B圖所示的圖/裝置600包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G14以及多個MD區域/結構MD1~MD13。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD3和MD11的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD6、MD8和MD12包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD2和MD6的MD區域/區段以及多個MD區域/區段MD4的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑610。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD8和MD12的MD區域/區段以及多個MD區域/區段MD12的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑620。
如上文中所討論的關於第6A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2~G13的部分被配置為在列R1中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2~G13的部分被配置為在列R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G13的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收各自的輸入信號B1/B2和A1/A2。根據如第6A圖所示的示意圖，AOI裝置600的導電路徑610和620因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
如第7B圖所示的圖/裝置700包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G14以及多個MD區域/結構MD1~MD13。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD3和MD11的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD6、MD8和MD12包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD2和MD6的MD區域/區段以及多個MD區域/區段MD4的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑710。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD8和MD12的MD區域/區段以及多個MD區域/區段MD12的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑720。
如上文中所討論的關於第7A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2~G13的部分被配置為在列R1中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2~G13的部分被配置為在列R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G14的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收各自的輸入信號B1/B2和A1/A2。根據如第7A圖所示的示意圖，OAI裝置700的導電路徑710和720因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
如第8B圖所示的圖/裝置800包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G12以及多個MD區域/結構MD1~MD11。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD6的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD5、MD7和MD10包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段，因此代表通過MD區域/區段810到840且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段810到840在一些實施例中亦被稱為導電路徑810到840。
如上文中所討論的關於第8A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2、G3、G5~G8、G10和G11的部分被配置為在列R1中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2、G3、G5~G8、G10和G11的部分被配置為在列R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G11的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收各自的輸入信號C、B1/B2和A1/A2。根據如第8A圖所示的示意圖，MD區域/區段810~840因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的AOI裝置800的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD1和MD3的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA3中介於相應的S/D結構之間的導電路徑850。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD4、MD6和MD8的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA2中介於相應的S/D結構之間的導電路徑860。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD9和MD11的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA3中介於相應的S/D結構之間的導電路徑870。
如上文中所討論的關於第8A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G11的部分被配置為在列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號C、B1/B2和A1/A2。AOI裝置800的導電路徑850~870因此用以包含在X方向上延伸且長度小於五倍閘極區域/結構G1~G12的閘極間距的金屬區域/區段MS的實例，與一些區段長度大於五倍閘極間距的作法相比，上述實例因此減少區段長度、速度下降和基於電子遷移的可靠度風險。
如第9B圖所示的圖/裝置900包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD4的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD1、MD5和MD9包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD1的MD區域/區段以及多個MD區域/區段MD3的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑910。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD5的MD區域/區段以及多個MD區域/區段MD3和MD7的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑920。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD9的MD區域/區段以及多個MD區域/區段MD7的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑930。
如上文中所討論的關於第9A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G9的部分被配置為在列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B和A1~A3。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號B和A1~A3。根據如第9A圖所示的示意圖，AOI裝置900的導電路徑910~930因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
如第10B圖所示的圖/裝置1000包含相鄰於用以攜帶電源供應參考電壓VSS的各別電力軌PR1和PR3的n型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應電壓VDD的電力軌PR2的p型主動區域/區AA2和AA3、多個閘極區域/結構G1~G12以及多個MD區域/結構MD1~MD11。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD6的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD1、MD6和MD10包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD1的MD區域/區段以及多個MD區域/區段MD3的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1010。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD6的MD區域/區段以及多個MD區域/區段MD4和MD8的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1020。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD11的MD區域/區段以及多個MD區域/區段MD9的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1030。
如上文中所討論的關於第10A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G11的部分被配置為在列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號C、B和A1~A3。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號C、B和A1~A3。根據如第10A圖所示的示意圖，AOI裝置1000的導電路徑1010~1030因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
如第11B圖所示的圖/裝置1100包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G12以及多個MD區域/結構MD1~MD11。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD6的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD2、MD5、MD和MD10包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段，因此代表通過MD區域/區段1110到1140且介於主動區AA2和AA3之間的相應S/D結構的電性連接，MD區域/區段1110到1140在一些實施例中亦被稱為導電路徑1110到1140。
如上文中所討論的關於第11A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和多個閘極區域G2、G3、G5~G8、G10和G11的部分被配置為在列R1中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號B1和B2，以及包含於且相鄰於相應S/D結構的主動區域/區AA3和多個閘極區域G2、G3、G5~G8、G10和G11的部分被配置為在列R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號A1和A2。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G11的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收各自的輸入信號C、B1/B2和A1/A2。根據如第11A圖所示的示意圖，MD區域/區段1110~1140因此被配置為在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的OAI裝置1100的導電區域/區段，上文中所討論的助益藉此能夠被獲得。
通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD1和MD3的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA3中介於相應的S/D結構之間的導電路徑1150。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD4、MD6和MD8的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA2中介於相應的S/D結構之間的導電路徑1160。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至多個MD區域/區段MD9和MD11的每一者的MD區域/區段，上述特徵因此共同被配置為在主動區域/區AA3中介於相應的S/D結構之間的導電路徑1170。
如上文中所討論的關於第11A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G11的部分被配置為在列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號C、B1/B2和A1/A2。OAI裝置1100的導電路徑1150~1170因此用以包含在X方向上延伸且長度小於五倍閘極區域/結構G1~G12的閘極間距的金屬區域/區段MS的實例，與一些區段長度大於五倍閘極間距的作法相比，上述實例因此減少區段長度、速度下降和基於電子遷移的可靠度風險。
如第12B圖所示的圖/裝置1200包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G10以及多個MD區域/結構MD1~MD9。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD4的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD1、MD5和MD9包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD1的MD區域/區段以及多個MD區域/區段MD3的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1210。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD5的MD區域/區段以及多個MD區域/區段MD3和MD7的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1220。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD9的MD區域/區段以及多個MD區域/區段MD7的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1230。
如上文中所討論的關於第12A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G9的部分被配置為在列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號B和A1~A3。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號B和A1~A3。根據如第12A圖所示的示意圖，OAI裝置1200的導電路徑1210~1230因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
如第13B圖所示的圖/裝置1300包含相鄰於用以攜帶電源供應電壓VDD的各別電力軌PR1和PR3的p型主動區域/區AA1和AA4、相鄰於用以攜帶電源供應參考電壓VSS的電力軌PR2的n型主動區域/區AA2和AA3、多個閘極區域/結構G1~G12以及多個MD區域/結構MD1~MD11。在Y方向上延伸以及重疊/上覆多個MD區域/區段MD6的金屬區域/區段MS的實例被配置為輸出端OUT。
多個MD區域/區段MD1、MD6和MD10包含重疊/下伏電力軌PR2以及重疊/上覆主動區域/區AA2和AA3的各別MD區域/區段。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD1的MD區域/區段以及多個MD區域/區段MD3的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1310。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD6的MD區域/區段以及多個MD區域/區段MD4和MD8的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1320。通過通孔區域/結構VD的實例，在X方向上延伸的金屬區域/區段MS的實例重疊/上覆且電性連接至重疊/上覆的多個MD區域/區段MD11的MD區域/區段以及多個MD區域/區段MD9的MD區域/區段的每一者，上述特徵因此共同被配置為在主動區域/區AA2和AA3中介於相應的S/D結構之間的導電路徑1330。
如上文中所討論的關於第13A圖，包含於且相鄰於相應S/D結構的主動區域/區AA2和AA3和多個閘極區域G2~G11的部分被配置為在列R1和R2中的NMOS下拉電晶體，其中閘極結構用以接收輸入信號C、B和A1~A3。主動區域/區AA1和AA4和相鄰的多個閘極區域G2~G9的部分被配置為在各自的列R1和R2中的PMOS上拉電晶體，其中閘極結構用以接收輸入信號C、B和A1~A3。根據如第13A圖所示的示意圖，OAI裝置1300的導電路徑1310~1330因此用以包含在Y方向上延伸跨越電力軌PR2且介於列R1和R2之間的MD區域/區段，上文中所討論的助益藉此能夠被獲得。
第14圖是根據一或多個實施例的操作邏輯裝置的方法1400的流程圖。方法1400能夠用於例如如上文中所討論的關於第1A圖到第13B圖的邏輯裝置100C、200-1、200-2或300~1300的邏輯裝置。
方法1400的操作中的序列僅出於說明的目的被繪示於第14圖；方法1400的操作能夠以與如第14圖所示的序列不同的序列被執行。在一些實施例中，除了如第14圖所示之外的操作被執行於如第14圖所示的操作之前、之間、期間和/或之後。在一些實施例中，方法1400的操作是操作IC的方法的操作的子集。
在方法1410中，多個輸入信號在邏輯裝置中被接收。在一些實施例中，根據如上文中所討論的關於第1A圖到第13B圖的實施例，接收多個輸入信號包含在邏輯裝置100C、200-1、200-2或300~1300中接收輸入信號A1~A4、B1、B2、B或C的子集。
接收多個信號包含接收具有邏輯高電壓位準或邏輯低電壓位準的每一信號，上述邏輯高電壓位準為例如具有電源供應電壓VDD的電壓位準的預定閾值的電壓位準，上述邏輯低電壓位準為例如具有電源供應參考電壓VSS的電壓位準的預定閾值的電壓位準。
在方法1420中，輸出信號基於多個輸入信號和邏輯裝置的配置被產生。產生基於多個輸入信號的輸出信號包含執行AOI、OAI或四輸入反及閘操作之一者在多個輸入信號上。
產生基於邏輯裝置的配置的輸出信號包含在第一方向上延伸的第一和第二電力軌、在第一方向上延伸且介於第一和第二電力軌之間的第三電力軌以及多個電晶體的邏輯裝置。上述第一和第二電力軌的每一者用以攜帶電源供應電壓或電源供應參考電壓之一者，上述第三電力軌用以攜帶電源供應電壓或電源供應參考電壓之另一者。上述多個電晶體包含在第一方向上延伸且介於第一和第二電力軌之間的第一至第四主動區、在垂直於第一方向的第二方向上延伸的多個閘極結構以及在第二方向上延伸且跨越第三電力軌的第一和第二導電區段，上述第二和第三主動區的每一者相鄰於第三電力軌，上述第一和第二導電區段的每一者電性連接至在第二和第三主動區的每一者中的S/D結構。
在一些實施例中，產生基於邏輯裝置的配置的輸出信號包含產生基於如上文中所討論的關於第1A圖到第13B圖的邏輯裝置100C、200-1、200-2或300~1300的配置的輸出信號。
藉由執行方法1400的操作，AOI、OAI或反及閘操作使用如上文中所討論的配置的二倍高度單元被執行，因此獲得如上文中所討論的關於邏輯裝置100C、200-1、200-2和300~1300的助益。
第15圖是根據一些實施例的製造IC裝置的方法1500的流程圖。方法1500能夠操作於形成如上文中所討論的關於第1A圖到第13B圖的IC裝置100C、200-1、200-2或300~1300的一或多者。
在一些實施例中，方法1500的操作以如第15圖所示的次序被執行。在一些實施例中，方法1500的操作以與如第15圖所示的次序不同的次序被執行。在一些實施例中，一或多個額外的操作被執行於方法1500的操作之前、期間和/或之後。在一些實施例中，執行方法1500的操作的一些或全部包含執行如下文中所討論的關於IC製造系統1800和第18圖的一或多個操作。
在操作1510中，在一些實施例中，第一和第二主動區在第一方向上延伸的第一列中被形成以及第三和第四主動區在相鄰於第一列的第二列中被形成，其中每一主動區包含多個S/D結構。在相鄰於第一列的第二列中形成第三和第四主動區包含形成相鄰於第二主動區的第三主動區。在一些實施例中，形成第一到第四主動區包含形成如上文中所描述的關於第2B圖到第2E圖和第3B圖到第13B圖的主動區AA1~AA4。
在各種實施例中，形成第一和第四主動區的每一者包含形成n型主動區以及形成第二和第三主動區的每一者包含形成p型主動區，或是形成第一和第四主動區的每一者包含形成p型主動區以及形成第二和第三主動區的每一者包含形成n型主動區。在一些實施例中，形成多個第一到第四主動區包含在一或多個n型井中形成第一和第四或第二和第三主動區。
在各種實施例中，形成多個第一到第四主動區包含在相應於多個第一到第四主動區的半導體基板的區域中執行一或多個植入製程，如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的一或多個給定的摻雜物藉此得到預定摻雜集中度和類型。
在一些實施例中，形成第一到第四主動區包含形成相應多個S/D結構在第一到第四主動區的部分中和/或上，例如藉由執行一或多個植入製程、蝕刻製程和/或沉積製程。
在操作1520中，第一和第二導電區段在垂直於第一方向的第二方向上延伸被製造，其中第一和第二導電區段的每一者上覆於且電性連接至在第二和第三主動區的每一者中的S/D結構。在一些實施例中，製造第一和第二導電區段包含製造二或多個MD區段（例如如上文中所討論的關於第2B圖、第2D圖和第3B圖到第13B圖的多個MD區段MD1~MD13的MD區段）。在一些實施例中，製造第一和第二導電區段包含製造二或多個金屬區段（例如如上文中所討論的關於第2C圖和第2E圖的金屬區段210-2到240-2之二者）。
在一些實施例中，製造第一和第二導電區段包含製造在第二方向上延伸的第三和第四導電區段，其中第三和第四導電區段的每一者上覆於且電性連接至在第二和第三主動區的每一者中的S/D結構。在一些實施例中，製造第三和第四導電區段包含製造如上文中所討論的關於第2B圖、第2D圖、第4B圖到第8B圖和第11B圖的多個MD區段MD1~MD13的二或多個額外的MD區段。
在各種實施例中，製造第一和第二導電區段包含執行多個製造操作，上述製造操作為例如微影、擴散、沉積、蝕刻、平坦化或如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的適合於製造用以形成連續且低電阻結構的一或多種導電材料的其他操作的一或多者。
在操作1530中，額外的導電區段、多個閘極結構和多個通孔結構被建立，因此建立包含在第一和第二列的每一者中的第一和第二導電區段以及上拉和下拉電晶體的AOI、OAI或四輸入反及閘裝置之一者。
在一些實施例中，建立額外的導電區段、多個閘極結構和多個通孔結構包含建立金屬區段MS、閘極區域G1~G14的一些或全部和通孔結構VD、VG和V0的實例的實例，每一上述實例為如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的實例。
在各種實施例中，建立額外的導電區段、多個閘極結構和多個通孔結構包含執行多個製造操作，上述製造操作為例如微影、擴散、沉積、蝕刻、平坦化或適合於製造根據如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的配置的各種特徵的其他操作的一或多者。
在一些實施例中，在第一和第二列的每一者中形成包含第一和第二導電區段以及上拉和下拉電晶體的AOI、OAI或四輸入反及閘裝置之一者包含根據如上文中所討論的關於第2A圖到第13A圖的裝置200~1300的示意圖的形成AOI、OAI或四輸入反及閘裝置之一者。
在操作1540中，在一些實施例中，在第一方向上延伸的第一到第三電力軌被製造，其中第一和第二電力軌對齊於第一列、第二和第三電力軌對齊於第二列以及第一和第二導電區段的每一者穿過垂直於第一和第二導電區段且包含第二電力軌的平面。
在一些實施例中，製造在第一方向上延伸的第一到第三電力軌包含如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的製造在X方向上延伸的電力軌PR1~PR3。
在一些實施例中，穿過垂直於第一和第二導電區段且包含第二電力軌的平面的第一和第二導電區段的每一者包含穿過平面（例如如上文中所討論的關於第2B圖到第2E圖和第4B圖到第13B圖的平面）的一或多個額外的導電區段。
在各種實施例中，製造第一到第三電力軌包含執行多個製造操作，上述製造操作為例如微影、擴散、沉積、蝕刻、平坦化或如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的適合於製造上覆於、埋設於半導體基板和/或於半導體基板的背側上的金屬區段的其他操作的一或多者。
藉由執行方法1500的操作的一些或全部，AOI、OAI或四輸入反及閘的IC裝置被製造，其中第一和第二導電區段穿過包含第二電力軌的平面，因此獲得如上文中所討論的關於IC裝置100C、200-1、200-2和300~1300以及第1A圖到第13A圖的助益。
第16圖是根據一些實施例的產生IC佈局圖的方法1600的流程圖，上述IC佈局圖為例如如上文中所討論的關於第1A圖到第13B圖的IC佈局圖/裝置100C、200-1、200-2和/或300~1300。
在一些實施例中，產生IC佈局圖包含相應於IC裝置的產生IC佈局圖，上述IC裝置為例如基於產生的IC佈局圖製造的如上文中所討論的關於第1A圖到第13B圖的IC裝置100C、200-1、200-2和/或300~1300。
在一些實施例中，方法1600的一些或全部被電腦的處理器執行，上述處理器為例如如下文中所討論的關於第17圖的IC佈局圖產生系統1700的處理器1702。
方法1600的操作的一些或全部能夠被執行作為在設計室內執行的設計程序的一部分，上述設計室為例如如下文中所討論的關於第18圖的設計室1820。
在一些實施例中，方法1600的操作以如第16圖所示的次序被執行。在一些實施例中，方法1600的操作同時地和/或以不同於如第16圖所示的次序的次序被執行。在一些實施例中，一或多個操作被執行於執行方法1600的一或多個操作之前、之間、期間和/或之後。
在操作1610中，在一些實施例中，第一到第四主動區域被排列在IC單元中，上述IC單元在一些實施例中亦被稱為二倍高度單元。在IC單元中排列第一到第四主動區域包含在第一列中排列第一和第二主動區域以及在第二列中排列第三和第四主動區域，上述第一和第二列為例如如上文中所討論的關於第1C圖、第2B圖到第2E圖和第3B圖到第13B圖的列R1和R2。
在一些實施例中，在IC單元中排列第一到第四主動區域包含根據基於相應於第一到第三電力軌的軌道的單元尺寸排列第一到第四主動區域，上述電力軌為例如如上文中所討論的關於第1C圖、第2B圖到第2E圖和第3B圖到第13B圖的電力軌PR1~PR3。
在操作1620中，單元的多個MD區域、閘極區域、通孔區域和金屬區域被排列為AOI、OAI或四輸入反及閘裝置之一者，上述裝置包含延伸跨越相應於電力軌且重疊於第二和第三主動區域的每一者的軌道的第一和第二導電區域。
排列單元的多個MD區域、閘極區域、通孔區域和金屬區域為AOI、OAI或四輸入反及閘裝置之一者包含在第一和第二列的每一者中被配置的上拉和下拉電晶體。
在一些實施例中，排列單元的多個MD區域、閘極區域、通孔區域和金屬區域為AOI、OAI或四輸入反及閘裝置之一者包含根據如上文中所討論的關於第2A圖到第13A圖的示意圖200~1300的排列多個MD區域MD1~MD13、閘極區域G1~G14、通孔區域VD、VG和V0的實例以及金屬區域MS的實例的一些或多者。
在一些實施例中，延伸跨越相應於電力軌的軌道的第一和第二導電區域包含第一和第二MD區域，上述MD區域為例如如上文中所討論的關於第2B圖、第2D圖和第3B圖到第13B圖的多個MD區域MD1~MD13的MD區域。在一些實施例中，延伸跨越相應於電力軌的軌道的第一和第二導電區域包含第一和第二金屬區域，上述金屬區域為例如如上文中所討論的關於第2C圖和第2E圖的金屬區域210-2到240-2之二者。
在一些實施例中，排列單元的多個MD區域、閘極區域、通孔區域和金屬區域為包含延伸跨越相應於電力軌的軌道的第一和第二導電區域的AOI、OAI或四輸入反及閘裝置之一者包含例如如上文中所討論的關於第2B圖、第2D圖、第4B圖到第8B圖和第11B圖的排列包含延伸跨越相應於電力軌的軌道的一或多個額外的導電區域的AOI、OAI或四輸入反及閘裝置之一者。
在一些實施例中，延伸跨越相應於電力軌的軌道的第一和第二導電區域包含如上文中所討論的關於第1C圖、第2B圖到第2E圖和第3B圖到第13B圖的延伸跨越相應於電力軌PR2的軌道的第一、第二和任何額外的導電區域。
在一些實施例中，排列單元的多個MD區域、閘極區域、通孔區域和金屬區域為包含重疊於第二和第三主動區域的每一者的第一和第二導電區域的AOI、OAI或四輸入反及閘裝置之一者包含在相應於如上文中所討論的關於第2B圖到第2E圖和第3B圖到第13B圖的S/D區域位置上重疊於第二和第三主動區域的每一者的第一、第二和任何額外的導電區域。
在操作1630中，在一些實施例中，包含單元的IC佈局圖被儲存在儲存裝置中。在一些實施例中，在儲存裝置中的包含單元的儲存IC佈局圖包含儲存單元於單元庫中，上述單元庫為例如如下文中所討論的關於第17圖的IC佈局圖產生系統1700的單元庫1707。
在各種實施例中，在儲存裝置中儲存IC佈局圖包含儲存IC佈局圖於非揮發性電腦可讀取記憶體中和/或儲存IC佈局圖於網路上，上述網路為例如如下文中所討論的關於第17圖的IC佈局圖產生系統1700的網路1714。
在操作1640中，在一些實施例中，一或多個製造操作基於IC佈局圖被執行。在一些實施例中，執行一或多個製造操作包含基於IC佈局圖執行一或多個微影暴露。基於IC佈局圖的執行一或多個製造操作（例如一或多個微影暴露）被討論於如上文中的關於第15圖和如下文中的關於第18圖。
藉由執行方法1600的操作的一些或全部，IC佈局圖相應於IC裝置被產生，其中AOI、OAI或四輸入反及閘的IC裝置包含穿過包含第二電力軌的平面的第一和第二導電區段，因此獲得如上文中所討論的關於IC裝置100C、200-1、200-2和300~1300以及第1A圖到第13A圖的助益。
第17圖是根據一些實施例的IC佈局圖產生系統1700的方塊圖。根據一或多個實施例的設計IC佈局圖的在此描述的方法是可實施的，上述方法為例如根據一些實施例的使用IC佈局圖產生系統1700。
在一些實施例中，IC佈局圖產生系統1700是包含硬體處理器1702和非暫時性電腦可讀取儲存媒體1704的通用目計算裝置。除其他事項外，儲存媒體1704使用電腦程式代碼1706（例如可執行的指令組）被編碼(例如儲存)。藉由硬體處理器1702的代碼1706的指令的執行代表（至少部分地）電子設計自動化（electronic design automation，EDA）工具，上述EDA工具實施方法的部分或全部，上述方法為例如如上文中所討論的關於第16圖的產生IC佈局圖的方法1600（以下，提及的製程和/或方法）。
處理器1702經由匯流排1708電性耦接至電腦可讀取儲存媒體1704。處理器1702亦經由匯流排1708電性耦接至輸入/輸出（input/output，I/O）介面1710。網路介面1712亦經由匯流排1708電性連接至處理器1702。網路介面1712連接至網路1714，以便處理器1702和電腦可讀取儲存媒體1704能夠經由網路1714連接至外部元件。處理器1702經配置以執行在電腦可讀取儲存媒體1704中編碼的電腦程式代碼1706，以致使IC佈局圖產生系統1700可用於執行所述製程和/或方法的部分或全部。在一或多個實施例中，處理器1702為中央處理器（central processing unit，CPU）、多處理器、分散式處理系統、特定用途體積電路(application specific integrated circuit，ASIC)、和/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1704為電子的、磁性的、光學的、電磁的、紅外線和/或半導體系統（或設備或裝置）。例如，電腦可讀取儲存媒體1704包含半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、剛性磁片和/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1704包含唯讀光碟記憶體（compact disk-read only memory，CD-ROM）、讀/寫光碟（compact disk-read/write，CD-R/W）和/或數位視訊光碟（digital video disc，DVD）。
在一或多個實施例中，電腦可讀取儲存媒體1704儲存電腦程式代碼1706，電腦程式代碼1706經配置以致使IC佈局圖產生系統1700（其中此種執行表示（至少部分地）EDA工具）用於執行所述製程及/或方法之部分或全部。在一或更多個實施例中，電腦可讀取儲存媒體1704亦儲存促進執行所述製程和/或方法的部分或全部的資訊。在一或多個實施例中，電腦可讀取儲存媒體1704儲存包含如本文所揭示的此種單元的單元的單元庫1707，上述單元為例如如上文中所討論的關於第1A圖到第13B圖的單元100C、200-1、200-2和300~1300。
IC佈局圖產生系統1700包含I/O介面1710。I/O介面1710耦接至外部電路。在一或多個實施例中，I/O介面1710包含鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕和/或游標方向鍵以用於與處理器1702交換資訊及命令。
IC佈局圖產生系統1700亦包含耦接至處理器1702的網路介面1712。網路介面1712允許系統1700與網路1714通信，一或多個其他電腦系統連接至網路1714。網路介面1712包含無線網路介面，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一或更多個實施例中，在二或多個IC佈局圖產生系統1700中實施所述製程和/或方法的部分或全部。
IC佈局圖產生系統1700經配置以經由I/O介面1710接收資訊。經由I/O介面1710接收的資訊包含指令、資料、設計規則、標準單元庫和/或用於藉由處理器1702處理的其他參數的一或多者。資訊經由匯流排1708傳遞至處理器1702。IC佈局圖產生系統1700經配置以經由I/O介面1710接收有關UI的資訊。資訊儲存在作為使用者介面（user interface，UI）1742的電腦可讀取媒體1704中。
在一些實施例中，所述製程和/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程和/或方法的部分或全部實施為軟體應用，上述軟體應用為附加軟體應用的一部分。在一些實施例中，所述製程和/或方法的部分或全部實施為軟體應用的外掛程式。在一些實施例中，所述製程和/或方法的至少一者實施為軟體應用，上述軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由IC佈局圖產生系統1700使用的軟體應用。在一些實施例中，包含標準單元的佈局圖使用例如VIRTUOSO®的工具或另一適合的佈局產生工具產生，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫時性電腦可讀取記錄媒體中儲存的程式的函數實現。非暫時性電腦可讀取記錄媒體的示例包括但不限制於，外部的/可移除的和/或內部的/內建的儲存或記憶體單元，例如，例如DVD的光碟、例如硬碟的磁片、例如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第18圖為根據一些實施例的IC製造系統1800和與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1800製造（A）一或多個半導體遮罩或（B）半導體積體電路層中的至少一個部件的至少一者。
在第18圖中，IC製造系統1800包含實體，例如設計室1820、遮罩室1830和IC製造廠/製造商（fabricator，fab）1850，其與製造IC裝置1860相關的設計、開發和製造循環和/或服務彼此相互作用。系統1800中的實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，例如內部網路和網際網路。通信網路包含有線和/或無線通信通道。每一實體與其他實體的一或多者相互作用並且提供服務至其他實體的一或多者和/或從其他實體的一或多者接收服務。在一些實施例中，設計室1820、遮罩室1830和IC fab 1850的二或多者由單一更大公司所擁有。在一些實施例中，設計室1820、遮罩室1830和IC fab 1850的二或多者共存於共用設施中且使用共用資源。
設計室（或設計組）1820產生IC設計佈局圖1822。IC設計佈局圖1822包含各種幾何圖案，上述幾何圖案為例如如上文中所討論的關於第1A圖到第13B圖的單元100C、200-1、200-2或300~1300。幾何圖案對應於形成待製造的IC裝置1860的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖1822的部分包含各種IC特徵，例如主動區域、閘電極、源極和汲極、層間互連的金屬線或通孔和用於接合墊的開口，上述IC特徵形成於半導體基板（例如矽晶圓）中以及設置於半導體基板上的各種材料層中。設計室1820實施適合的設計程序以形成IC設計佈局圖1822。設計程序包含邏輯設計、實體設計和/或放置及佈線的一或多者。IC設計佈局圖1822存在於具有幾何圖案的資訊的一或多個資料檔中。例如，IC設計佈局圖1822可以GDSII檔格式或DFII檔格式表示。
遮罩室1830包含資料準備1832和遮罩製造1844。遮罩室1830使用IC設計佈局圖1822製造一或多個遮罩1845，遮罩1845待用於根據IC設計佈局圖1822製造IC裝置1860的各種層。遮罩室1830執行遮罩資料準備1832，其中IC設計佈局圖1822轉換成代表性資料檔（representative data file，RDF）。遮罩資料準備1832提供RDF至遮罩製造1844。遮罩製造1844包含遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，基板例如遮罩（主遮罩）1845或半導體晶圓1853。設計佈局圖1822由遮罩資料準備1832操縱以符合遮罩寫入器的特定特性和/或IC fab 1850的要求。在第18圖中，將遮罩資料準備1832和遮罩製造1844圖示為分離元件。在一些實施例中，遮罩資料準備1832和遮罩製造1844可被統一稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1832包含光學鄰近校正（optical proximity correction，OPC），上述OPC使用微影增強技術以補償像差，例如可能由繞射、干涉、其他製程效應等引起的像差。上述OPC調整IC設計佈局圖1822。在一些實施例中，遮罩資料準備1832包含進一步的解析度增強技術（resolution enhancement techniques，RET），例如離軸照明、亞解析度輔助特徵、相變遮罩、其他適合的技術等或其組合。在一些實施例中，亦使用反相微影技術（inverse lithography technology，ILT），上述ILT將上述OPC處理為逆像問題。
在一些實施例中，遮罩資料準備1832包含遮罩規則檢查器（mask rule checker，MRC），上述MRC利用一組遮罩產生規則檢查已經在上述OPC中經受製程的IC設計佈局圖1822，上述規則包含某些幾何和/或連接性限制以確保充足餘量，以解決在半導體製造製程中的變化性等。在一些實施例中，上述MRC修改IC設計佈局圖1822以補償遮罩製造1844期間的限制，上述限制可取消由上述OPC執行的修改的部分以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1832包含微影製程檢查（lithography process checking，LPC），上述LPC模擬將由IC fab 1850實施的處理以製造IC裝置1860。上述LPC基於IC設計佈局圖1822模擬此處理以創造模擬製造元件，例如IC裝置1860。上述LPC模擬中的處理參數可包含與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數和/或製造製程的其他態樣。上述LPC考慮了各種因素，例如空間成像對比、焦點深度（depth of focus，DOF）、遮罩錯誤增強因素（mask error enhancement factor，MEEF）、其他適合的因素等或其組合。在一些實施例中，在由上述LPC已經創造模擬製造的裝置後，若模擬裝置不足夠接近形狀以滿足設計規則，則重複上述OPC和/或上述MRC以進一步改進IC設計佈局圖1822。
應理解，為了清楚的目的，遮罩資料準備1832的以上描述已經被簡化。在一些實施例中，資料準備1832包含例如邏輯運算（logic operation，LOP）的額外特徵以根據製造規則修改IC設計佈局圖1822。另外，在資料準備1832期間應用於IC設計佈局圖1822的製程可以各種不同順序執行。
在遮罩資料準備1832之後以及在遮罩製造1844期間，基於修改的IC設計佈局圖1822製造遮罩1845或一組遮罩1845。在一些實施例中，遮罩製造1844包含基於IC設計佈局圖1822執行一或多次微影曝光。在一些實施例中，使用電子束（electron-beam，e-beam）或多個電子束的機構以基於修改的IC設計佈局圖1822在遮罩（光罩或主遮罩）1845上形成圖案。遮罩1845可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1845。在一些實施例中，遮罩圖案包含不透明區域和透明區域。用於曝光已經塗覆在晶圓上的影像敏感材料層（例如光阻劑）的輻射束，例如紫外線（UV）束或EUV束，由不透明區域阻斷以及透射穿過透明區域。在一個實例中，遮罩1845的二元遮罩版本包含透明基板（例如熔凝石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如鉻）。在另一實例中，使用相位轉移技術形成遮罩1845。在遮罩1845的相位轉移遮罩（phase shift mask，PSM）版本中，形成於相位轉移遮罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度和成像品質。在各種實例中，相位轉移遮罩可為衰減PSM或交替PSM。由遮罩製造1844產生的遮罩用於各種製程中。例如，此種遮罩用於離子注入製程中以在半導體晶圓1853中形成各種摻雜區域、用於蝕刻製程中以在半導體晶圓1853中形成各種蝕刻區域，和/或用於其他適合的製程中。
IC fab 1850為IC製造公司，上述公司包含用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC fab 1850為半導體製造廠。例如，可能存在用於多個IC產品的前端製造（前段（front-end-of-line，FEOL）製造）的製造設施，而第二製造設施可為IC產品的互連和包裝提供後端製造（後段（back-end-of-line，BEOL）製造），以及第三製造設施可為製造廠公司提供其他服務。
IC fab 1850包含用以在半導體晶圓1853上執行各種製造操作使得IC裝置1860根據遮罩（例如遮罩1845）被製造的晶圓製造工具1852。在各種實施例中，製造工具1852包含晶圓步進器、離子植入器、光阻塗佈器、製程腔室（例如CVD腔室或LPCVD熔爐）、CMP系統、電漿蝕刻系統、晶圓清洗系統或能夠執行如本文所討論的一或多個適合的製造製程的其他製造設備的一或多者。
IC fab 1850使用由遮罩室1830製造的遮罩1845來製造IC裝置1860。因而，IC fab 1850至少間接地使用IC設計佈局圖1822來製造IC裝置1860。在一些實施例中，半導體晶圓1853藉由使用遮罩1845來形成IC裝置1860的IC fab 1850被製造。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖1822的執行一或多個微影曝光。半導體晶圓1853包含矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓1853進一步包含各種摻雜區域、介電特徵、多級互連等（在後續製造步驟中形成）的一或多者。
在一些實施例中，一種積體電路裝置，包含一第一電力軌和一第二電力軌，在一第一方向上延伸，其中第一電力軌和第二電力軌的每一者用以攜帶一電源供應電壓或一電源供應參考電壓之一者，一第三電力軌，在第一方向上延伸且介於第一電力軌和第二電力軌之間，其中第三電力軌用以攜帶電源供應電壓或電源供應參考電壓之另一者，以及複數個電晶體，包含一第一主動區、一第二主動區、一第三主動區和一第四主動區，在第一方向上延伸且介於第一電力軌和第二電力軌之間，其中第二主動區和第三主動區的每一者相鄰於第三電力軌，複數個閘極結構，在垂直於第一方向的一第二方向上延伸，以及一第一導電區段和一第二導電區段，在第二方向上延伸跨越第三電力軌。第一導電區段和第二導電區段的每一者電性連接至在第二主動區和第三主動區的每一者中的一第一組源極/汲極結構，電晶體被配置為一及-或-反向器、一或-及-反向器或一四輸入反及閘之一者。在一些實施例中，第一導電區段和第二導電區段包含各別的一第一類金屬定義區段和一第二類金屬定義區段，第一類金屬定義區段和第二類金屬定義區段下伏於第三電力軌且上覆於在第二主動區和第三主動區中的相應的第一組源極/汲極結構。在一些實施例中，積體電路裝置包含一第三類金屬定義區段和一第四類金屬定義區段，第三類金屬定義區段和第四類金屬定義區段下伏於第三電力軌且上覆於在第二主動區和第三主動區中的相應的一第二組源極/汲極結構。在一些實施例中，積體電路裝置包含一第一金屬區段、一第二金屬區段和一第三金屬區段，第一金屬區段、第二金屬區段和第三金屬區段在第一方向上延伸，其中第一金屬區段上覆於第一類金屬定義區段和第二類金屬定義區段且上覆於且電性連接至一第五類金屬定義區段、一第六類金屬定義區段和一第七類金屬定義區段，第五類金屬定義區段、第六類金屬定義區段和第七類金屬定義區段上覆於在第二主動區中的相應的一第三組源極/汲極結構，第二金屬區段上覆於第三類金屬定義區段且上覆於且電性連接至一第八類金屬定義區段和一第九類金屬定義區段，第八類金屬定義區段和第九類金屬定義區段上覆於在第三主動區中的相應的一第四組源極/汲極結構，以及第三金屬區段上覆於第四類金屬定義區段且上覆於且電性連接至一第十類金屬定義區段和一第十一類金屬定義區段，第十類金屬定義區段和第十一類金屬定義區段上覆於在第三主動區中的相應的一第五組源極/汲極結構。在一些實施例中，積體電路裝置包含一第一導電路徑，包含第一類金屬定義區段和一第一金屬區段，第一金屬區段在第一方向上延伸且電性連接至第一類金屬定義區段和一第三類金屬定義區段的每一者，第三類金屬定義區段上覆於在第二主動區中的一第二組源極/汲極結構的一第一相應源極/汲極結構，以及一第二導電路徑，包含第二類金屬定義區段和一第二金屬區段，第二金屬區段在第一方向上延伸且電性連接至第二類金屬定義區段和一第四類金屬定義區段的每一者，第四類金屬定義區段上覆於在第二主動區中的第二組源極/汲極結構的一第二相應源極/汲極結構。在一些實施例中，第一導電路徑包含一第五類金屬定義區段，第五類金屬定義區段在第二方向上延伸跨越第三電力軌且電性連接至第一金屬區段和在第二主動區和第三主動區的每一者中的第一組源極/汲極結構和第二組源極/汲極結構的相應的多個源極/汲極結構，以及第二導電路徑包含一第六類金屬定義區段，第六類金屬定義區段在第二方向上延伸跨越第三電力軌且電性連接至第二金屬區段和在第二主動區和第三主動區的每一者中的第一組源極/汲極結構和第二組源極/汲極結構的相應的多個源極/汲極結構。在一些實施例中，積體電路裝置包含一第三導電路徑，包含一第五類金屬定義區段，在第二方向上延伸跨越第三電力軌且電性連接至在第二主動區和第三主動區的每一者中的相應的一第三組源極/汲極結構，以及一第三金屬區段，在第一方向上延伸且電性連接至第五類金屬定義區段、一第六類金屬定義區段和一第七類金屬定義區段的每一者，第六類金屬定義區段和第七類金屬定義區段上覆於在第三主動區中的相應的一第四組源極/汲極結構。在一些實施例中，第一導電區段和第二導電區段的每一者包含一金屬區段，金屬區段上覆於第三電力軌和在第二主動區和第三主動區中的相應的第一組源極/汲極結構的每一者。在一些實施例中，第一電力軌和第二電力軌的每一者用以攜帶電源供應電壓，第三電力軌用以攜帶電源供應參考電壓，第一主動區和第四主動區的每一者包含一p型主動區，以及第二主動區和第三主動區的每一者包含一n型主動區。在一些實施例中，第一電力軌和第二電力軌的每一者用以攜帶電源供應參考電壓，第三電力軌用以攜帶電源供應電壓，第一主動區和第四主動區的每一者包含一n型主動區，以及第二主動區和第三主動區的每一者包含一p型主動區。
在一些實施例中，一種積體電路裝置包含一第一電晶體列，包含一第一主動區和一第二主動區，在一第一方向上延伸且相鄰於各別的一第一電力軌和一第二電力軌，第一主動區和第二主動區的每一者包含複數個第一源極/汲極結構，以及複數個第一閘極結構，在一第二方向上延伸且介於第一電力軌和第二電力軌之間，第二方向垂直於第一方向，其中第一電晶體列用以接收複數個輸入信號的一第一子集，一第二電晶體列，包含一第三主動區和一第四主動區，第三主動區和第四主動區在一第一方向上延伸且分別相鄰於第二電力軌和一第三電力軌，第三主動區和第四主動區的每一者包含複數個第二源極/汲極結構，以及複數個第二閘極結構，在第二方向上延伸且介於第二電力軌和第三電力軌之間，其中第二電晶體列用以接收輸入信號的一第二子集，以及一第一導電區段和一第二導電區段，第一導電區段和第二導電區段在第二方向上延伸跨越第二電力軌。第一導電區段和第二導電區段的每一者電性連接至在第二主動區中的該些第一源極/汲極結構的一第一源極/汲極結構，以及該第一導電區段和該第二導電區段的每一者電性連接至在第三主動區中的第一源極/汲極結構的一第二源極/汲極結構，以及第一電晶體列和第二電晶體列以及第一導電區段和第二導電區段被配置為一及-或-反向器、一或-及-反向器或一四輸入反及閘之一者。在一些實施例中，第一電晶體列包含多個上拉電晶體，包含第一主動區且用以接收輸入信號的第一子集，以及多個下拉電晶體，包含第二主動區且用以接收輸入信號的第一子集，以及第二電晶體列包含多個下拉電晶體，包含第三主動區且用以接收輸入信號的第二子集，以及多個上拉電晶體，包含第四主動區且用以接收輸入信號的第二子集。在一些實施例中，第一電晶體列包含多個下拉電晶體，包含第一主動區且用以接收輸入信號的第一子集，以及多個上拉電晶體，包含第二主動區且用以接收輸入信號的第一子集，以及第二電晶體列包含多個上拉電晶體，包含第三主動區且用以接收輸入信號的第二子集，以及多個下拉電晶體，包含第四主動區且用以接收輸入信號的第二子集。在一些實施例中，第一電晶體列和第二電晶體列的每一者用以接收輸入信號的各別的第一子集或第二子集，輸入信號包含總共二個輸入信號。在一些實施例中，第一電晶體列和第二電晶體列的每一者更用以接收輸入信號的第一子集和第二子集以外的輸入信號的一輸入信號。在一些實施例中，積體電路裝置包含一金屬區段，在第二方向上延伸跨越第二電力軌且用以攜帶一輸出信號。
在一些實施例中，一種製造積體電路裝置的方法包含，在一半導體基板中，在一第一列中形成一第一主動區和一第二主動區，以及在相鄰於第一列的一第二列中形成一第三主動區和一第四主動區，第一列在一第一方向上延伸，其中第一主動區、第二主動區、第三主動區和第四主動區的每一者包含複數個源極/汲極結構，製造在一第二方向上延伸的一第一導電區段和一第二導電區段，其中第一導電區段和第二導電區段的每一者上覆於且電性連接至在第二主動區和第三主動區的每一者中的源極/汲極結構的一個源極/汲極結構，製造額外的多個導電區段、複數個閘極結構和複數個通孔結構，因此形成一及-或-反向器裝置、一或-及-反向器裝置或一四輸入反及閘裝置之一者，及-或-反向器裝置、或-及-反向器裝置或四輸入反及閘裝置之一者包含第一導電區段和第二導電區段以及在第一列和第二列的每一者中的多個上拉電晶體和多個下拉電晶體，以及製造一第一電力軌、一第二電力軌和一第三電力軌，第一電力軌、第二電力軌和第三電力軌在第一方向上延伸。第一電力軌和第二電力軌對齊於第一列，第二電力軌和第三電力軌對齊於第二列，以及第一導電區段和第二導電區段的每一者穿過一平面，平面垂直於第一導電區段和第二導電區段且包含第二電力軌。在一些實施例中，製造第一導電區段和第二導電區段包含製造類金屬定義區段。在一些實施例中，製造第一導電區段和第二導電區段包含製造在第二方向上延伸的一第三導電區段和一第四導電區段，其中第三導電區段和第四導電區段的每一者上覆於且電性連接至在第二主動區和第三主動區中的每一者的源極/汲極結構的一個源極/汲極結構。在一些實施例中，形成第一主動區和第四主動區的每一者包含形成一n型主動區以及形成第二主動區和第三主動區的每一者包含形成一p型主動區，或形成第一主動區和第四主動區的每一者包含形成一p型主動區以及形成第二主動區和第三主動區的每一者包含形成一n型主動區。
本領域普通技術人員將容易看到，所公開的一個或多個實施例實現了上述一個或多個優點。在閱讀上述說明書之後，普通技術人員將能夠實現如本文廣泛公開的等同物的各種變化、替換和各種其他實施例。因此，此處授予的保護旨在僅由所附權利要求及其等同物中包含的定義來限定。
100A、100B:配置 100C:裝置、單元 200、200-1、200-2、300、400、500、600、700、800、900、1000、1100、1200、1300:裝置、單元 210、220、230、240、210-1、220-1、230-1、240-1、210-2、220-2、230-2、240-2、310、320、410、420、430、440、510、520、530、540、610、620、710、720、810、820、830、840、910、920、930、1010、1020、1030、1110、1120、1130、1140、1150、1160、1170、1210、1220、1230、1310、1320、1330:路徑 1400、1410、1420、1500、1600:方法 1510、1520、1530、1540、1610、1620、1630、1640:操作 1700、1800:系統 1702:處理器 1704:媒體 1706:代碼 1708:匯流排 1707:單元庫 1710:介面 1712:網路介面 1714:網路 1742:使用者介面（UI） 1820:設計室 1822:設計佈局圖 1830:遮罩室 1832:資料準備 1844:遮罩製造 1845:遮罩 1850:IC製造廠/製造商 1852:製造工具 1853:半導體晶圓 1860:IC裝置
在結合附圖閱讀時，可以從下面的具體實施方式最佳地理解本揭示內容的各方面。注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可被任意增大或減小。 第1A圖到第1C圖是根據一些實施例的IC邏輯裝置的圖。 第2A圖是根據一些實施例的IC邏輯裝置的示意圖。 第2B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第2C圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第2D圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的剖面圖。 第2E圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的剖面圖。 第3A圖是根據一些實施例的IC邏輯裝置的示意圖。 第3B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第4A圖是根據一些實施例的IC邏輯裝置的示意圖。 第4B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第5A圖是根據一些實施例的IC邏輯裝置的示意圖。 第5B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第6A圖是根據一些實施例的IC邏輯裝置的示意圖。 第6B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第7A圖是根據一些實施例的IC邏輯裝置的示意圖。 第7B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第8A圖是根據一些實施例的IC邏輯裝置的示意圖。 第8B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第9A圖是根據一些實施例的IC邏輯裝置的示意圖。 第9B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第10A圖是根據一些實施例的IC邏輯裝置的示意圖。 第10B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第11A圖是根據一些實施例的IC邏輯裝置的示意圖。 第11B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第12A圖是根據一些實施例的IC邏輯裝置的示意圖。 第12B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第13A圖是根據一些實施例的IC邏輯裝置的示意圖。 第13B圖是根據一些實施例的IC佈局圖和相應的IC邏輯裝置的平面圖。 第14圖是根據一些實施例的操作IC邏輯裝置的方法的流程圖。 第15圖是根據一些實施例的製造IC邏輯裝置的方法的流程圖。 第16圖是根據一些實施例的產生IC佈局圖的方法的流程圖。 第17圖是根據一些實施例的IC佈局圖產生系統的方塊圖。 第18圖是根據一些實施例的IC製造系統的方塊圖和與其相關聯的IC製造流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1400、1410、1420:方法

Claims (20)

  1. 一種積體電路裝置，包含： 一第一電力軌和一第二電力軌，在一第一方向上延伸，其中該第一電力軌和該第二電力軌的每一者用以攜帶一電源供應電壓或一電源供應參考電壓之一者； 一第三電力軌，在該第一方向上延伸且介於該第一電力軌和該第二電力軌之間，其中該第三電力軌用以攜帶該電源供應電壓或該電源供應參考電壓之另一者；以及 複數個電晶體，包含： 一第一主動區、一第二主動區、一第三主動區和一第四主動區，在該第一方向上延伸且介於該第一電力軌和該第二電力軌之間，其中該第二主動區和該第三主動區的每一者相鄰於該第三電力軌； 複數個閘極結構，在垂直於該第一方向的一第二方向上延伸；以及 一第一導電區段和一第二導電區段，在該第二方向上延伸跨越該第三電力軌，其中該第一導電區段和該第二導電區段的每一者電性連接至在該第二主動區和該第三主動區的每一者中的多個一第一組源極/汲極結構， 其中該些電晶體被配置為一及-或-反向器、一或-及-反向器或一四輸入反及閘之一者。
  2. 如請求項1所述的積體電路裝置，其中該第一導電區段和該第二導電區段包含各別的一第一類金屬定義區段和一第二類金屬定義區段，該第一類金屬定義區段和該第二類金屬定義區段下伏於該第三電力軌且上覆於在該第二主動區和該第三主動區中的相應的該第一組源極/汲極結構。
  3. 如請求項2所述的積體電路裝置，進一步包含一第三類金屬定義區段和一第四類金屬定義區段，該第三類金屬定義區段和該第四類金屬定義區段下伏於該第三電力軌且上覆於在該第二主動區和該第三主動區中的相應的一第二組源極/汲極結構。
  4. 如請求項3所述的積體電路裝置，進一步包含一第一金屬區段、一第二金屬區段和一第三金屬區段，該第一金屬區段、該第二金屬區段和該第三金屬區段在該第一方向上延伸，其中 該第一金屬區段上覆於該第一類金屬定義區段和該第二類金屬定義區段且上覆於且電性連接至一第五類金屬定義區段、一第六類金屬定義區段和一第七類金屬定義區段，該第五類金屬定義區段、該第六類金屬定義區段和該第七類金屬定義區段上覆於在該第二主動區中的相應的一第三組源極/汲極結構， 該第二金屬區段上覆於該第三類金屬定義區段且上覆於且電性連接至一第八類金屬定義區段和一第九類金屬定義區段，該第八類金屬定義區段和該第九類金屬定義區段上覆於在該第三主動區中的相應的一第四組源極/汲極結構，以及 該第三金屬區段上覆於該第四類金屬定義區段且上覆於且電性連接至一第十類金屬定義區段和一第十一類金屬定義區段，該第十類金屬定義區段和該第十一類金屬定義區段上覆於在該第三主動區中的相應的一第五組源極/汲極結構。
  5. 如請求項2所述的積體電路裝置，進一步包含： 一第一導電路徑，包含該第一類金屬定義區段和一第一金屬區段，該第一金屬區段在該第一方向上延伸且電性連接至該第一類金屬定義區段和一第三類金屬定義區段的每一者，該第三類金屬定義區段上覆於在該第二主動區中的一第二組源極/汲極結構的一第一相應源極/汲極結構；以及 一第二導電路徑，包含該第二類金屬定義區段和一第二金屬區段，該第二金屬區段在該第一方向上延伸且電性連接至該第二類金屬定義區段和一第四類金屬定義區段的每一者，該第四類金屬定義區段上覆於在該第二主動區中的該第二組源極/汲極結構的一第二相應源極/汲極結構。
  6. 如請求項5所述的積體電路裝置，其中 該第一導電路徑進一步包含一第五類金屬定義區段，該第五類金屬定義區段在該第二方向上延伸跨越該第三電力軌且電性連接至該第一金屬區段和在該第二主動區和該第三主動區的每一者中的該第一組源極/汲極結構和該第二組源極/汲極結構的相應的多個源極/汲極結構，以及 該第二導電路徑進一步包含一第六類金屬定義區段，該第六類金屬定義區段在該第二方向上延伸跨越該第三電力軌且電性連接至該第二金屬區段和在該第二主動區和該第三主動區的每一者中的該第一組源極/汲極結構和該第二組源極/汲極結構的相應的該些源極/汲極結構。
  7. 如請求項5所述的積體電路裝置，進一步包含一第三導電路徑，包含： 一第五類金屬定義區段，在該第二方向上延伸跨越該第三電力軌且電性連接至在該第二主動區和該第三主動區的每一者中的相應的一第三組源極/汲極結構；以及 一第三金屬區段，在該第一方向上延伸且電性連接至該第五類金屬定義區段、一第六類金屬定義區段和一第七類金屬定義區段的每一者，該第六類金屬定義區段和該第七類金屬定義區段上覆於在該第三主動區中的相應的一第四組源極/汲極結構。
  8. 如請求項1所述的積體電路裝置，其中該第一導電區段和該第二導電區段的每一者包含一金屬區段，該金屬區段上覆於該第三電力軌和在該第二主動區和該第三主動區中的相應的該第一組源極/汲極結構的每一者。
  9. 如請求項1所述的積體電路裝置，其中 該第一電力軌和該第二電力軌的每一者用以攜帶該電源供應電壓， 該第三電力軌用以攜帶該電源供應參考電壓， 該第一主動區和該第四主動區的每一者包含一p型主動區，以及 該第二主動區和該第三主動區的每一者包含一n型主動區。
  10. 如請求項1所述的積體電路裝置，其中 該第一電力軌和該第二電力軌的每一者用以攜帶該電源供應參考電壓， 該第三電力軌用以攜帶該電源供應電壓， 該第一主動區和該第四主動區的每一者包含一n型主動區，以及 該第二主動區和該第三主動區的每一者包含一p型主動區。
  11. 一種積體電路裝置，包含： 一第一電晶體列，包含： 一第一主動區和一第二主動區，在一第一方向上延伸且相鄰於各別的一第一電力軌和一第二電力軌，該第一主動區和該第二主動區的每一者包含複數個第一源極/汲極結構；以及 複數個第一閘極結構，在一第二方向上延伸且介於該第一電力軌和該第二電力軌之間，該第二方向垂直於該第一方向， 其中該第一電晶體列用以接收複數個輸入信號的一第一子集； 一第二電晶體列，包含： 一第三主動區和一第四主動區，該第三主動區和該第四主動區在一第一方向上延伸且分別相鄰於該第二電力軌和一第三電力軌，該第三主動區和該第四主動區的每一者包含複數個第二源極/汲極結構；以及 複數個第二閘極結構，在該第二方向上延伸且介於該第二電力軌和該第三電力軌之間， 其中該第二電晶體列用以接收該些輸入信號的一第二子集；以及 一第一導電區段和一第二導電區段，該第一導電區段和該第二導電區段在該第二方向上延伸跨越該第二電力軌， 其中 該第一導電區段和該第二導電區段的每一者電性連接至在該第二主動區中的該些第一源極/汲極結構的一第一源極/汲極結構，以及該第一導電區段和該第二導電區段的每一者電性連接至在該第三主動區中的該些第一源極/汲極結構的一第二源極/汲極結構，以及 該第一電晶體列和該第二電晶體列以及該第一導電區段和該第二導電區段被配置為一及-或-反向器、一或-及-反向器或一四輸入反及閘之一者。
  12. 如請求項11所述的積體電路裝置，其中 該第一電晶體列包含： 多個上拉電晶體，包含該第一主動區且用以接收該些輸入信號的該第一子集；以及 多個下拉電晶體，包含該第二主動區且用以接收該些輸入信號的該第一子集，以及 該第二電晶體列包含： 多個下拉電晶體，包含該第三主動區且用以接收該些輸入信號的該第二子集；以及 多個上拉電晶體，包含該第四主動區且用以接收該些輸入信號的該第二子集。
  13. 如請求項11所述的積體電路裝置，其中 該第一電晶體列包含： 多個下拉電晶體，包含該第一主動區且用以接收該些輸入信號的該第一子集；以及 多個上拉電晶體，包含該第二主動區且用以接收該些輸入信號的該第一子集，以及 該第二電晶體列包含： 多個上拉電晶體，包含該第三主動區且用以接收該些輸入信號的該第二子集；以及 多個下拉電晶體，包含該第四主動區且用以接收該些輸入信號的該第二子集。
  14. 如請求項11所述的積體電路裝置，其中 該第一電晶體列和該第二電晶體列的每一者用以接收該些輸入信號的各別的該第一子集或該第二子集，該些輸入信號包含總共二個輸入信號。
  15. 如請求項14所述的積體電路裝置，其中 該第一電晶體列和該第二電晶體列的每一者更用以接收該些輸入信號的該第一子集和該第二子集以外的該些輸入信號的一輸入信號。
  16. 如請求項11所述的積體電路裝置，進一步包含： 一金屬區段，在該第二方向上延伸跨越該第二電力軌且用以攜帶一輸出信號。
  17. 一種製造積體電路裝置的方法，該方法包含： 在一半導體基板中，在一第一列中形成一第一主動區和一第二主動區，以及在相鄰於該第一列的一第二列中形成一第三主動區和一第四主動區，該第一列在一第一方向上延伸，其中該第一主動區、該第二主動區、該第三主動區和該第四主動區的每一者包含複數個源極/汲極結構； 製造在一第二方向上延伸的一第一導電區段和一第二導電區段，其中該第一導電區段和該第二導電區段的每一者上覆於且電性連接至在該第二主動區和該第三主動區的每一者中的該些源極/汲極結構的一個源極/汲極結構； 製造額外的多個導電區段、複數個閘極結構和複數個通孔結構，因此形成一及-或-反向器裝置、一或-及-反向器裝置或一四輸入反及閘裝置之一者，該及-或-反向器裝置、該或-及-反向器裝置或該四輸入反及閘裝置之一者包含該第一導電區段和該第二導電區段以及在該第一列和該第二列的每一者中的多個上拉電晶體和多個下拉電晶體；以及 製造一第一電力軌、一第二電力軌和一第三電力軌，該第一電力軌、該第二電力軌和該第三電力軌在該第一方向上延伸， 其中 該第一電力軌和該第二電力軌對齊於該第一列， 該第二電力軌和該第三電力軌對齊於該第二列，以及 該第一導電區段和該第二導電區段的每一者穿過一平面，該平面垂直於該第一導電區段和該第二導電區段且包含該第二電力軌。
  18. 如請求項17所述的方法，其中該製造該第一導電區段和該第二導電區段包含製造類金屬定義區段。
  19. 如請求項17所述的方法，其中該製造該第一導電區段和該第二導電區段進一步包含： 製造在該第二方向上延伸的一第三導電區段和一第四導電區段，其中該第三導電區段和該第四導電區段的每一者上覆於且電性連接至在該第二主動區和該第三主動區中的每一者的該些源極/汲極結構的一個源極/汲極結構。
  20. 如請求項17所述的方法，其中 該形成該第一主動區和該第四主動區的每一者包含形成一n型主動區以及該形成該第二主動區和該第三主動區的每一者包含形成一p型主動區，或 該形成該第一主動區和該第四主動區的每一者包含形成一p型主動區以及該形成該第二主動區和該第三主動區的每一者包含形成一n型主動區。
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