TWI784559B - 記憶體元件及製造半導體元件的方法 - Google Patents
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Abstract
一種記憶體元件包括：主動區；閘極電極，相對於四條
對應的軌線實質上對齊以使記憶體元件具有四倍接觸多間距(4 CPP)的寬度且電性耦合至主動區；接觸件至電晶體組件結構(MD結構)，電性耦合至主動區且散置於閘極電極中的對應的閘極電極之間；通孔至閘極/MD(VGD)結構，電性耦合至閘極電極及MD結構；導電段，位於第一金屬化層(M_1st層)中，且電性耦合至VGD結構；隱埋式接觸件至電晶體組件結構(BVD結構)，電性耦合至主動區；及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，且電性耦合至BVD結構，並對應地提供第一參考電壓或第二參考電壓。
Description
本發明的實施例是有關於記憶體元件及製造半導體元件的方法。
積體電路(「integrated circuit，IC」)包括一或多個半導體元件。用於表示半導體元件的一種方式是利用被稱為佈局圖的平面視圖。佈局圖是在設計規則的脈絡中產生的。一組設計規則對佈局圖中的對應的圖案的放置施加約束，例如地理/空間限制、連接性限制等。常常，一組設計規則包括與鄰近或鄰接的胞元中的圖案之間的間隔及其他相互作用有關的設計規則的子集，其中圖案代表金屬化層中的導體。
通常，一組設計規則專用於製程/技術節點，藉由所述製程/技術節點將基於佈局圖製作半導體元件。設計規則集會補償對應的製程/技術節點的可變性。此種補償會增加由佈局圖產生的實際半導體元件將成為佈局圖所基於的虛擬元件的可接受對應物的可能性。
在實施例中，一種記憶體元件包括：主動區，在第一方向上延伸；閘極電極，在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊以使得所述記憶體元件相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度，並且所述閘極電極電性耦合至所述主動區中的對應的主動區的對應的第一部分，並相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向而言位於所述對應的第一部分之上；接觸件至電晶體組件結構(MD結構)，位於所述主動區中的對應的主動區的第二對應部分之上且電性耦合至所述第二對應部分，且在所述第二方向上延伸，並且散置於所述閘極電極中的對應的閘極電極之間；通孔至閘極/MD(VGD)結構，位於所述閘極電極及MD結構中的對應的閘極電極及對應的MD結構之上且電性耦合至所述對應的閘極電極及所述對應的MD結構；導電段，位於第一金屬化層(M_1st層)中，在所述第一方向上延伸，且位於所述VGD結構中的對應的VGD結構之上並且電性耦合至所述對應的VGD結構；隱埋式接觸件至電晶體組件結構(BVD結構)，位於所述主動區中的對應的主動區的第三對應部分之下且電性耦合至所述第三對應部分；以及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在所述第一方向上延伸，且位於所述BVD結構中的對應的BVD結構之下並電性耦合至所述對應的BVD結構，並且對應地提供第一參考電壓或第二參考電壓。
在實施例中，一種(製造半導體元件(所述半導體元件包括記憶體胞元區，所述記憶體胞元區的對應的記憶體胞元的對應的佈局圖儲存於非暫時性電腦可讀取儲存媒體上))的方法包括產生所述佈局圖，所述產生所述佈局圖包括：產生在第一方向上延伸的主動區域(AA)圖案；產生閘極圖案，所述閘極圖案在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊，使得所述記憶體胞元相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度；使所述閘極圖案相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向在所述AA圖案中的對應的AA圖案的對應的第一部分之上對齊；產生在所述第二方向上延伸的接觸件至電晶體組件圖案(MD圖案)；將MD圖案散置於所述閘極圖案中的對應的閘極圖案之間以及所述AA圖案中的對應的AA圖案的第二對應部分之上；產生通孔至閘極/MD(VGD)圖案；將所述VGD圖案排列於所述閘極圖案及所述MD圖案中的對應的閘極圖案及對應的MD圖案之上；產生導電圖案(M_1st圖案)，所述導電圖案被指定用於第一金屬化層且在所述第一方向上延伸；將所述M_1st圖案排列於所述VGD圖案中的對應的VGD圖案之上；產生隱埋式接觸件至電晶體組件圖案(BVD圖案)；將所述BVD圖案排列於所述AA圖案中的對應的AA圖案的第三對應部分之上；將所述BVD圖案配置成矩形的，具有在所述第二方向上延伸的對應的長軸；以及產生隱埋式導電圖案(BM_1st圖案)，所述隱埋式導電
圖案被指定用於第一金屬化隱埋層，在所述第一方向上延伸，且對應地被指定用於提供第一參考電壓或第二參考電壓；以及將BM_1st圖案排列於所述BVD圖案中的對應的BVD圖案之下。
在實施例中，一種記憶體元件包括：主動區，在第一方向上延伸；閘極電極，在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊以使得所述記憶體元件相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度，並且所述閘極電極電性耦合至所述主動區中的對應的主動區的對應的第一部分，並相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向而言位於所述對應的第一部分之上；接觸件至電晶體組件結構(MD結構)，位於所述主動區中的對應的主動區的第二對應部分之上且電性耦合至所述第二對應部分，且在所述第二方向上延伸，並且散置於所述閘極電極中的對應的閘極電極之間；通孔至閘極/MD(VGD)結構，位於所述閘極電極及所述MD結構中的對應的閘極電極及對應的MD結構之上且電性耦合至所述對應的閘極電極及所述對應的MD結構；導電段，位於第一金屬化層(M_1st層)中，在所述第一方向上延伸，且位於所述VGD結構中的對應的VGD結構之上並且電性耦合至所述對應的VGD結構；隱埋式接觸件至電晶體組件結構(BVD結構)，位於所述主動區中的對應的主動區的第三對應部分之下且電性耦合至所述第三對應部分；以及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在所述第一方向上延伸，
且位於所述BVD結構中的對應的BVD結構之下並電性耦合至所述對應的BVD結構，並且對應地提供第一參考電壓或第二參考電壓；且其中：相對於所述第一方向而言，所述記憶體元件具有中線；且所述BVD結構的對應的長軸沿著所述中線實質上對齊。
100:半導體元件
102:記憶體胞元區
204(1)、204(2)、304(1)、304(2)、404(1)、404(2)、504(1)、504(2)、604(1)、604(2)、704(1)、704(2):記憶體胞元
206、208C、208E、306、308C、406、506、606、706、1009:佈局圖
208C':框
212(1)、212(2)、312(1)、312(2)、412(1)、512(1)、512(2)、612(1)、612(2)、712(1)、712(2):胞元邊界
214:橫截面
220(1)、220(2)、220(3)、220(4)、320(5)、320(6):隱埋式接觸件至電晶體組件圖案/BVD圖案
220(1)':BVD結構
222(1)、222(2)、222(3):隱埋式導電圖案/BM0圖案
222(1)'、M0(1)、M0(2)、M1(1)、M2(1):導電段
226(1)、226(2):佈線型M0圖案
328(1)、328(2)、328(3)、328(4)、M1 WL[1]、M1 WL[0]:M1圖案
800:方法
802、804、902、904、906、908、910、912、914、916、918、920、922、924、926、928:方塊
1000:電子設計自動化(EDA)系統
1002:硬體處理器
1004:電腦可讀取儲存媒體
1006:電腦程式碼
1007:標準胞元庫
1008:匯流排
1010:輸入/輸出(I/O)介面
1012:網路介面
1014:網路
1100:積體電路(IC)製造系統
1120:設計機構
1122:IC設計佈局圖
1130:罩幕機構
1132:罩幕資料準備
1042:使用者介面(UI)
1144:罩幕製作
1145:罩幕
1150:IC製造商/製作廠
1152:製作工具
1153:半導體晶圓
1160:IC元件
AA:主動區域
AR(1):主動區
BL:位元線
BLB:反位元線
BM0:第一金屬化隱埋層
BVD:隱埋式VD
G1、G2、G3:閘極導體
ghostMD:形狀
IID-IID':切割線
M0:第一金屬化層
M1:第二金屬化層
M2:第三金屬化層
MD:接觸件至電晶體組件
MD(1)、MD(2):MD接觸件結構
MD/MG:層
N1、N2、N3、N4:N型金屬氧化物半導體(NMOS)電晶體
ND1、ND2、ND3、ND4:節點
P1、P2、P3、P4:P型金屬氧化物半導體(PMOS)電晶體
RBL0、RBL1:第一讀取位元線
RBL3、RBL4:讀取位元線
RPD1、RPD2:下拉電晶體
RPG:讀取通道閘
RPG1N、RPG2N:讀取通道閘
RPG1P、RPG2P、RPG3P、RPG4P:PMOS讀取通道閘電晶體
RPU1、RPU2、RPU3、RPU4:PMOS上拉電晶體
RWL[0]、RWL[1]、RWL[3]、RWL[4]:讀取字元線
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11:軌線
VIA0:第一內連線層
VIA1:第二內連線層
VDD:第一參考電壓
VGD:通孔至閘極/MD
VGD(1)、VGD(2):VGD結構
VSS:第二參考電壓
WBL:寫入位元線
WL[0]、WL[1]:字元線
WPG1N、WPG2N、WPG3N、WPG4N、WPG1P、WPG2P、WPG3P、WPG4P:寫入通道閘
X、Y、Z:軸
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的半導體元件的方塊圖。
圖2A是根據一些實施例的電路圖。
圖2B、圖2C及圖2E是根據一些實施例的對應的佈局圖。
圖2D是根據一些實施例的橫截面。
圖3A是根據一些實施例的電路圖。
圖3B及圖3C是根據一些實施例的對應的佈局圖。
圖4A是根據一些實施例的電路圖。
圖4B是根據一些實施例的佈局圖。
圖5A是根據一些實施例的電路圖。
圖5B是根據一些實施例的佈局圖。
圖6A是根據一些實施例的電路圖。
圖6B是根據一些實施例的佈局圖。
圖7A是根據一些實施例的電路圖。
圖7B是根據一些實施例的佈局圖。
圖8至圖9是根據一些實施例的對應的流程圖。
圖10是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
圖11是根據一些實施例的積體電路(IC)製造系統以及與所述IC製造系統相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同的實施例或實例。以下闡述組件、值、操作、材料、排列等的具體實例，以簡化本揭露。當然，該些僅為實例且不旨在進行局限。預期存在其他組件、值、操作、材料、排列等。舉例而言，在以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，且自身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「下方(在...below)」、「下部的(lower)」、「在...上
方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向以外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，隱埋式接觸件至電晶體組件結構(BVD結構)位於對應的主動區的對應部分之下且電性耦合至所述對應部分；以及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在第一方向上延伸，且位於BVD結構中的對應的BVD結構之下並電性耦合至所述對應的BVD結構，並且對應地提供第一參考電壓或第二參考電壓。根據另一種方式，不提供BM0層，且代替地，將M0圖案中的一些M0圖案用作電源網格(power grid，PG)圖案並指定成對應地提供VDD及VSS，並且將對應的MD圖案提供成用於將M0 PG圖案耦合至主動區域(active area，AA)圖案的對應部分並使對應的MD圖案在軌跡T6上對齊。然而，當寬度被界定為相對於金屬化圖案的短軸時，根據另一種方式的M0 PG圖案的寬度實質上相同於M0佈線圖案的寬度。藉由將PG圖案移動至BM0層，至少一些實施例提供較根據另一種方式的M0 PG圖案相對寬的PG圖案(且因此遭受較根據另一種方式的M0 PG圖案顯著小的電阻(歐姆)損耗)。另外，藉由將PG圖案移動至BM0層，與另一種方式相比，至少一些實施例遭受減
少的佈線擁塞(routing congestion)。
圖1是根據一些實施例的半導體元件100的方塊圖。
半導體元件100包括區102，區102是具有四倍接觸多間距(four contacted poly pitch，4 CPP)的寬度的記憶體胞元區。另外，記憶體胞元區102具有通往隱埋的電源網格(PG)(buried PG，BPG)的電性耦合。在一些實施例中，相對於記憶體胞元區102的覆蓋區域(footprint)而言，電性耦合居中對齊。
圖2A是根據一些實施例的記憶體胞元204(1)及204(2)的電路圖。
記憶體胞元204(1)包括第一記憶體鎖存器。第一記憶體鎖存器包括：P型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體P1與N型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體N1，串聯耦合於第一參考電壓與第二參考電壓之間；以及PMOS電晶體P2與NMOS電晶體N2，串聯耦合於第一參考電壓與第二參考電壓之間。在一些實施例中，第一參考電壓是VDD且第二參考電壓是VSS。在一些實施例中，第一參考電壓及第二參考電壓是不同於VDD及VSS的對應的電壓。電晶體P1及N1的閘極電極與電晶體P2及N2的汲極電極耦合於一起。電晶體P2及N2的閘極電極與電晶體P1及N1的汲極電極耦合於一起。
記憶體胞元204(1)包括：NMOS寫入通道閘WPG1N，耦合於電晶體P1及N1的汲極電極與位元線BL之間；以及NMOS
寫入通道閘WPG2N，耦合於電晶體P2及N2的汲極電極與反位元線BLB之間。
寫入通道閘WPG1N及WPG2N的閘極電極耦合至字元線WL[1]。因此，記憶體胞元204(1)是六電晶體(six transistor，6T)、單埠(single port，1P)型記憶體胞元(6T1P記憶體胞元)。
記憶體胞元204(2)包括第二記憶體鎖存器。第二記憶體鎖存器包括：PMOS電晶體P3與NMOS電晶體N3，串聯耦合於VDD與VSS之間；以及PMOS電晶體P4與NMOS電晶體N4，串聯耦合於VDD與VSS之間。電晶體P3及N3的閘極電極與電晶體P4及N4的汲極電極耦合於一起。電晶體P4及N4的閘極電極與電晶體P3及N3的汲極電極耦合於一起。
記憶體胞元204(2)包括：NMOS寫入通道閘WPG3N，耦合於電晶體P3及N3的汲極電極與位元線BL之間；以及NMOS寫入通道閘WPG4N，耦合於電晶體P4及N4的汲極電極與位元線BLB之間。寫入通道閘WPG3N及WPG4N的閘極電極耦合至字元線WL[0]。因此，記憶體胞元204(2)是6T1P記憶體胞元。
在圖2A中，位元線BL由寫入通道閘WPG1N與寫入通道閘WPG3N共用。反位元線BLB由寫入通道閘WPG2N與寫入通道閘WPG4N共用。
圖2B至圖2C是根據一些實施例的對應的佈局圖206及佈局圖208C。
佈局圖206表示記憶體元件204(1)及204(2)的第一部
分，第一部分與圖2D中的層BM0至M0對應。佈局圖208C表示記憶體胞元204(1)及204(2)的第二部分，第二部分與圖2D中的層M0至M2對應。
佈局圖206包括與圖2A所示記憶體胞元204(1)及204(2)對應的胞元邊界212(1)及212(2)。佈局圖206是根據平行於第一方向的軌線T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11來組織。
在圖2B中，佈局圖206更包括：主動區域(AA)圖案，在與第一方向垂直的第二方向上延伸；閘極圖案，在第一方向上延伸且位於AA圖案中的對應的AA圖案的對應部分之上；以及接觸件至電晶體組件圖案(MD圖案)，在第一方向上延伸且位於AA圖案中的對應的AA圖案的對應部分之上。在一些實施例中，第一方向是Y軸且第二方向是X軸。在一些實施例中，第一方向及第二方向對應地為不同於Y軸及X軸。
在一些實施例中，相對於X軸而言，鄰近的軌線被半個單位的接觸多間距(CPP)分隔開。通常，一個單位的CPP特定於對應的製程節點，藉由所述製程節點將基於對應的佈局圖製作半導體元件。舉例而言，軌線T3與軌線T4分隔開CPP/2，且軌線T3與軌線T5分隔開1*CPP。
相對於X軸而言：胞元邊界212(1)及212(2)中的每一者的左邊緣與軌跡T2對齊；且胞元邊界212(1)及212(2)中的每一者的右邊緣與軌跡T10對齊。另外，相對於X軸而言，軌跡T6表
示胞元邊界212(1)及212(2)中的每一者的中線。
相對於X軸而言，閘極圖案與MD圖案彼此散置且不交疊。舉例而言，位於胞元邊界212(1)中且與軌跡T4對齊的一個MD圖案位於(A)實質上位於胞元邊界212(1)中且在軌跡T3上對齊的兩個閘極圖案與(B)實質上位於胞元邊界212(1)中且在軌跡T5上對齊的一個閘極圖案之間。
相對於Y軸而言，閘極圖案中的對應的閘極圖案與軌跡中的對應的軌跡對齊，且MD圖案中的對應的MD圖案與MD圖案中的對應的MD圖案對齊。在一些實施例中，閘極圖案的長對稱軸與軌跡中的對應的軌跡實質上共線，且MD圖案的長對稱軸與軌跡中的對應的軌跡實質上共線。
更具體而言，針對閘極圖案，實質上位於胞元邊界212(1)中的兩個閘極圖案與實質上位於胞元邊界212(2)中的兩個閘極圖案在軌跡T3上對齊。實質上位於胞元邊界212(1)中的一個閘極圖案與實質上位於胞元邊界212(2)中的一個閘極圖案在軌跡T5上對齊。實質上位於胞元邊界212(1)中的一個閘極圖案與實質上位於胞元邊界212(2)中的一個閘極圖案在軌跡T7上對齊。實質上位於胞元邊界212(1)中的兩個閘極圖案與實質上位於胞元邊界212(2)中的兩個閘極圖案在軌跡T9上對齊。
更具體而言，針對MD圖案，局部地位於胞元邊界212(1)中且局部地位於胞元邊界212(2)中的一個MD圖案在軌跡T2上對齊。位於胞元邊界212(1)中的一個MD圖案與位於胞元邊界212(2)
中的一個MD圖案在軌跡T4上對齊。位於胞元邊界212(1)中的一個MD圖案與位於胞元邊界212(2)中的一個MD圖案在軌跡T8上對齊。局部地位於胞元邊界212(1)中且局部地位於胞元邊界212(2)中的一個MD圖案在軌跡T10上對齊。
在軌跡T2上對齊的MD圖案表示圖2A所示共用的BL。在軌跡T10上對齊的MD圖案表示圖2A所示共用的BLB。
在圖2B中，應注意，在軌跡T6上沒有MD圖案及閘極圖案對齊。更應注意，胞元邊界212(1)及212(2)中的每一者的閘極圖案相對於四條對應的軌線(即軌跡T3、T5、T7及T8)實質上對齊。因此，胞元邊界212(1)及212(2)中的每一者相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。
在圖2B中，佈局圖206更包括：通孔至閘極/MD(VGD)圖案，位於閘極圖案及MD圖案中的對應的閘極圖案及對應的MD圖案之上；以及導電圖案，被指定用於第一金屬化層(M_1st圖案)，在X軸的方向上延伸，且位於VGD圖案中的對應的VGD圖案之上，且因此位於閘極圖案及MD圖案中的對應的閘極圖案及對應的MD圖案之上。圖2B採用一種編號慣例，其中M_1st層及對應的第一內連線層(VIA_1st層)對應地被稱為M0及VIA0。在一些實施例中，編號慣例假設M_1st層及V_1st層對應地被稱為M1及VIA1。在佈局圖206及佈局圖208C中的每一者中，相對於Y軸而言：M0圖案彼此不交疊；且一個M0圖案對應地與一個AA圖案交疊。
在圖2B中，佈局圖206更包括：隱埋式接觸件至電晶體組件圖案(BVD圖案)220(1)、220(2)、220(3)及220(4)，排列於AA圖案中的對應的AA圖案的對應部分之下；以及隱埋式導電圖案222(1)、222(2)及222(3)，被指定用於第一金屬化隱埋層(BM0圖案)，在X軸的方向上延伸，位於BVD圖案220(1)至220(4)中的對應的BVD圖案220(1)至220(4)之下。BM0圖案222(1)及222(3)中的每一者被指定成提供VDD。BM0圖案222(2)被指定成提供VSS。因此，在一些實施例中，BM0圖案222(1)至220(3)被稱為電源網格(PG)圖案。在一些實施例中，BM0圖案222(1)至222(3)中的每一者被稱為隱埋式電源軌條。在一些實施例中，BM0圖案222(1)至222(3)中的每一者被稱為背側電源軌條。
在一些實施例中，存在一或多個附加的BM0圖案(未示出)，例如，佈線圖案。相對於Y軸而言，BM0圖案222(1)至222(3)的對應大小實質上大於BM0佈線圖案(未示出)的大小。作為第一實例，在一些實施例中，相對於Y軸而言，其中BM0圖案222(1)與BM0圖案222(2)之間的第一間隙的大小及/或BM0圖案222(2)與BM0圖案222(3)之間的第二間隙的大小足夠大，則第一佈線型BM0圖案及/或第二佈線型BM0圖案(未示出)(具有在X軸的方向上延伸的長軸)對應地插入第一間隙及/或第二間隙中。在一些實施例中，第一佈線圖案跨越由胞元204(1)佔據的區傳輸對應於胞元204(1)外部的訊號。在一些實施例中，第二佈線圖案跨越由胞元204(2)佔據的區傳輸對應於胞元204(2)外部的訊
號。作為第二實例，在一些實施例中，將佈線型M0圖案226(1)及226(2)作為對應的佈線型BM0圖案(未示出)重新定位到第一金屬化隱埋層，例如且對應地添加用於耦合至對應的閘極圖案的內連圖案。
在佈局圖206中，BVD圖案220(1)至220(4)中的每一者是矩形的，具有在Y軸的方向上延伸的對應的長軸。在一些實施例中，BVD圖案中的一或多者實質上是正方形的(未示出)。在一些實施例中，相對於X軸而言，BVD圖案220(1)至220(4)中的每一者的寬度實質上相同於MD圖案中的每一者的寬度。
相對於X軸而言，胞元邊界212(1)及212(2)中的每一者的中線與軌跡T6實質上共線。同樣相對於X軸而言：BVD圖案220(1)至220(2)中的每一者的長對稱軸實質上居中於胞元邊界212(1)的中線上；且BVD圖案220(3)至220(4)中的每一者的長對稱軸實質上居住於胞元邊界212(2)的中線上。如此一來，BVD圖案220(1)至220(4)中的每一者的長軸與軌跡T6實質上共線。另外，軌跡T6表示相對於MD圖案的排列的鏡像對稱軸。軌跡T6表示相對於閘極圖案的排列的鏡像對稱軸。總而言之，軌跡T6表示相對於胞元204(1)及204(2)中的每一者的鏡像對稱軸。
相對於Y軸而言：BVD圖案220(1)實質上居中於胞元邊界212(1)中的最上部AA圖案之上；BVD圖案220(2)實質上居中於胞元邊界212(1)中的最下部AA圖案之上；BVD圖案220(3)實質上居中於胞元邊界212(2)中的最上部AA圖案之上；且BVD
圖案220(4)實質上居中於胞元邊界212(2)中的最下部AA圖案之上。在一些實施例中，相對於Y軸而言，BM0圖案222(1)至222(3)中最小的一者的大小等於或大於AA圖案的大小的約兩倍。
根據另一種方式，不提供BM0層且代替地，將M0圖案中的一些M0圖案用作電源網格(PG)圖案並指定成對應地提供VDD及VSS，並且將對應的MD圖案提供成用於將M0 PG圖案耦合至AA圖案的對應部分並使對應的MD圖案在軌跡T6上對齊。然而，當寬度被界定為相對於金屬化圖案的短軸時，根據另一種方式的M0 PG圖案的寬度實質上相同於M0佈線圖案的寬度。藉由將PG圖案移動至BM0層，至少一些實施例提供較根據另一種方式的M0 PG圖案相對寬的PG圖案(且因此遭受較另一種方式的M0 PG圖案顯著小的電阻(歐姆)損耗)。另外，藉由將PG圖案移動至BM0層，與另一種方式相比，至少一些實施例遭受減少的佈線擁塞。
如上所述，圖2B所示佈局圖206表示圖2A所示記憶體元件204(1)及204(2)的第一部分且圖2C所示佈局圖208C表示記憶體胞元204(1)及204(2)的第二部分。佈局圖206包括自BM0至M0的層。佈局圖208C包括自M0至M2的層(以下論述)。
回顧佈局圖208C表示記憶體胞元204(1)及204(2)的第二部分，第二部分對應於圖2D中的層M0至M2，佈局圖206更包括：通孔圖案，被指定用於第一內連線層(VIA_1st層)，其中VIA_1st層是圖2C中的VIA0層且其中的圖案是VIA0圖案，並且
通孔圖案位於M0圖案中的對應的M0圖案之上；導電圖案，被指定用於第二金屬化層(圖2C中的M1，使得其中的圖案是M1圖案)，在Y軸的方向上延伸，且位於VIA0圖案中的對應的VIA0圖案之上；通孔圖案，被指定用於第二內連線層(VIA_2nd層)，其中VIA_2nd層是圖2C中的VIA1層且其中的圖案是VIA1圖案，並且通孔圖案位於M0圖案中的對應的M0圖案之上；以及導電圖案，被指定用於第三金屬化層(圖2C中的M2，使得其中的圖案是M2圖案)，在X軸的方向上延伸，且位於VIA1圖案中的對應的VIA1圖案之上。在佈局圖208C中，相對於X軸而言，M1圖案彼此不交疊。相對於Y軸而言：M2圖案彼此不交疊。
在包括多個金屬化層的堆疊的金屬化架構中(例如在圖2B及圖2C中所示)，給定的電性耦合路徑通常包括所述多個層中的多個層中的金屬化圖案。對於層中的大多數層(若不是層中的所有層)而言，導電段具有近似為對應的金屬化層的最小容許長度的長軸。然而，對於金屬化層中的少數金屬化層(且通常為金屬化層中的僅一個金屬化層)而言，給定的電性耦合路徑的對應的圖案具有實質上較對應的金屬化層的最小容許長度長的長軸。為了簡化論述，將假設對於給定的電性耦合路徑，僅一個層具有對應的圖案，所述對應的圖案具有實質上較對應的金屬化層的最小容許長度長的長軸，且對於給定的電性耦合路徑，此層將被稱為長線層(或軌條層)。
根據另一種方式，表示位元線BL及反位元線BLB的電
性耦合路徑中的每一者的長線層是M0層。對於至少一些實施例，電性耦合路徑中的每一者的長線層表示圖2A所示位元線BL及反位元線BLB是M2層而非M0層，就佈線而言，M2層沒有M0層擁塞。因此，根據至少一些實施例，M2層中的電性耦合路徑的部分的短軸對應地較根據另一種方式的M0層中電性耦合路徑的部分的短軸寬，因此，根據至少一些實施例，表示位元線BL及反位元線BLB的電性耦合路徑遭受較另一種方式顯著小的電阻(歐姆)損耗。
圖2D是根據至少一些實施例的半導體元件的橫截面214。
橫截面214表示對應於圖2B所示佈局圖206及圖2C所示208C(且更具體而言，對應於圖2B及圖2C中的每一者中的切割線IID-IID')的元件。
橫截面214中的層包括：隱埋式M0(BM0)層，包括導電段222(1)'；隱埋式VD(BVD)層，包括BVD結構220(1)'；主動區層，包括主動區AR(1)；MD/MG層，包括閘極導體G1、G2及G3；以及MD接觸件結構MD(1)及MD(2)；VGD層，包括VGD結構VGD(1)及VGD(2)；M0層，包括導電段M0(1)及M0(2)；VIA0層；M1層，包括導電段M1(1)；VIA1層；以及M2層，包括導電段M2(1)。
如上所述，在圖2B所示佈局圖206中，在軌跡T6上沒有MD圖案對齊，而另一種方式提供用於耦合至M0 PG圖案且與
軌跡T6對齊的MD圖案。在圖2B所示佈局圖206中不存在與軌跡T6對齊的MD圖案是由圖2D所示MD/MG圖案中的「ghostMD」形狀(具有虛線邊界線)反映出。ghostMD形狀指示根據另一種方式可能存在的MD結構，但(再次)在橫截面214中不存在，此乃因在圖2B所示佈局圖206中對應的MD圖案未與的軌跡T6對齊。
圖2E是根據一些實施例的佈局圖208E。
佈局圖208E是佈局圖208C的替代。如此一來，圖2E所示佈局圖208E表示記憶體胞元204(1)及204(2)的第二部分，其中(再次)第二部分對應於圖2D中的層M0至M2。佈局圖208E包括自M0至M2的層。
在佈局圖208E中，表示寫入線WL[0]的M1圖案(M1 WL[0]圖案)的對應的長軸及寫入線WL[1]的M1圖案(M1 WL[1]圖案)的對應的長軸的長度減小。在一些實施例中，由於M1 WL[0]圖案及M1 WL[1]圖案的長度減小，因此M1 WL[0]圖案及M1 WL[1]圖案中的每一者被稱為島圖案。如此一來，M1 WL[0]圖案與表示反位元線BLB的M2圖案不交疊，且M1 WL[1]圖案不位於表示位元線BL的M2圖案之上。與圖2C所示佈局圖208C相比，佈局圖208E的益處在於：佈局圖208E中的M2圖案BL及BLB表現出較佈局圖208C中的對應的M2圖案BL及BLB低的位元線電容。在一些實施例中，島圖案表示小於或實質上等於但不大於臨界長度的導電段。應注意，臨界長度表示導體的一段長度，當
導體段的長度小於該臨界長度，則該導體段實質上不發生電遷移。
圖3A是根據一些實施例的記憶體胞元304(1)及304(2)的電路圖。圖3B至圖3C是根據一些實施例的對應的佈局圖306及308C。
圖3A至圖3C遵循與圖2A至圖2E的編號方案相似的編號方案。儘管對應，但一些組件亦不同。為了幫助識別對應但仍有差異的組件，編號慣例對圖3A至圖3C使用3系列編號，而編號慣例對圖2A至圖2E使用2系列編號。舉例而言，圖3B中的項312(1)是胞元邊界且圖2B中的對應的項212(1)是胞元邊界，且其中：相似性反映於共同根值_12(1)中；且差異反映於圖3B中對應的前導數位3及圖2B中對應的前導數位2中。為簡潔起見，相較於相似性，論述將更多地集中於圖3A至圖3C與圖2A至圖2E之間的差異上。
而圖2A所示記憶體胞元204(1)及204(2)中的每一者是6T1P型記憶體胞元，圖3A中的記憶體胞元304(1)及304(2)中的每一者是八電晶體(8T)、雙埠(2P)型記憶體胞元(8T2P記憶體胞元)。
而圖2B所示佈局圖206包括四個BVD圖案，圖3B所示佈局圖306包括六個BVD圖案。更具體而言，除了BVD圖案220(1)至220(4)之外，佈局圖306更包括BVD圖案320(5)及320(6)。相似於BVD圖案220(1)至220(4)中的每一者，BVD圖案320(5)至320(6)中的每一者的長軸與軌跡T6實質上共線。然而，
胞元邊界312(1)及312(2)中的每一者相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。另外，軌跡T6表示相對於MD圖案的排列的鏡像對稱軸。
與圖2A所示記憶體胞元204(1)相比，圖3A所示記憶體胞元304(1)更包括：PMOS上拉電晶體RPU1，耦合於VDD與節點ND1之間；PMOS讀取通道閘電晶體RPG1P，耦合於節點ND1與第一讀取位元線(RBL1)之間；PMOS上拉電晶體RPU2，耦合於VDD與節點ND2之間；以及PMOS讀取通道閘電晶體RPG2P，耦合於節點ND1與第一讀取位元線(RBL1)之間。
電晶體P2、N2及RPU1的閘極電極與電晶體P1及N1的汲極電極耦合於一起。電晶體P4、N4及RPU2的閘極電極與電晶體P3及N3的汲極電極耦合於一起。電晶體RPG1P及RPG2P的閘極電極對應地耦合至讀取字元線RWL[1]及RWL[0]。而位元線BL及反位元線BLB在圖2A中是共用的，RBL1及RBL0在圖3A中均不共用。
圖3B所示佈局圖306包括自BM0至M0的層。圖3C所示佈局圖308C包括自M0至M2的層。
在圖3C中，佈局圖308C表示佈局圖208C的擴展，例如，就附加圖案而言。附加圖案中的至少一些附加圖案是佈局圖308C中已被稱為項編號208C'的虛線框之外的圖案。更具體而言，相對於Y軸而言：已在框208C'上方添加M0圖案的三個例子；已在框208C'下方添加M0圖案的三個例子；已在框208C'上方延伸
M1圖案328(1)、328(2)及328(4)；已在框208C'下方延伸M1圖案328(1)、328(3)及328(4)；已在框208C'上方添加被M1圖案328(2)交疊的VIA0圖案；且已在框208C'下方添加被M1圖案328(3)交疊的VIA0圖案。另外，在框208C'中，已改變被M1圖案328(1)交疊的VIA0圖案的位置，且已改變被M1圖案328(4)交疊的VIA0圖案的位置。
圖4A是根據一些實施例的記憶體胞元404(1)及404(2)的電路圖。圖4B是根據一些實施例的佈局圖406。
圖4A至圖4B遵循與圖3A至圖3C的編號方案相似的編號方案。儘管對應，但一些組件亦不同。為了幫助識別對應但仍有差異的組件，編號慣例對圖4A至圖4B使用4系列編號，而編號慣例對圖3A至圖3C使用3系列編號。舉例而言，圖4B中的項412(1)是胞元邊界且圖3B中的對應的項312(1)是胞元邊界，且其中：相似性反映於共同根值_12(1)中；且差異反映於圖4B中對應的前導數位4及圖3B中對應的前導數位3中。為簡潔起見，相較於相似性，論述將更多地集中於圖4A至圖4B與圖3A至圖3C之間的差異上。
而在圖3A中，寫入通道閘WPG1N至WPG4N是NMOS，在圖4A中，對應的寫入通道閘WPG1P、WPG2P、WPG3P、WPG4P是PMOS。
而在圖3A中，讀取通道閘RPG1P及RPG2P是PMOS，在圖4A中，讀取通道閘RPG1N及RPG2N是NMOS。
而圖3A具有上拉電晶體RPU1及RPU2，上拉電晶體RPU1及RPU2是PMOS且對應地耦合至節點ND1及ND2，代替地，圖4A具有下拉電晶體RPD1及RPD2。下拉電晶體RPD1及RPD2是NMOS。下拉電晶體RPD1耦合於節點ND1與VSS之間。下拉電晶體RPD2耦合於節點ND2與VSS之間。BVD圖案中的每一者的長軸與軌跡T6實質上共線。
圖4B所示佈局圖406包括自BM0至M0的層。圖3C所示佈局圖308C表示自M0至M2的層的對應的佈局圖。
圖5A是根據一些實施例的記憶體胞元504(1)及504(2)的電路圖。圖5B是根據一些實施例的佈局圖506。
圖5A至圖5B遵循與圖4A至圖4B的編號方案相似的編號方案。儘管對應，但一些組件亦不同。為了幫助識別對應但仍有差異的組件，編號慣例對圖5A至圖5B使用5系列編號，而編號慣例對圖4A至圖4B使用4系列編號。舉例而言，圖5B中的項512(1)是胞元邊界且圖4B中的對應的項412(1)是胞元邊界，且其中：相似性反映於共同根值_12(1)中；且差異反映於圖5B中對應的前導數位5及圖4B中對應的前導數位4中。為簡潔起見，相較於相似性，論述將更多地集中於圖5A至圖5B與圖4A至圖4B之間的差異上。
而在圖4A中，寫入通道閘WPG1P至WPG4P是PMOS，在圖5A中，對應的寫入通道閘WPG1N、WPG2N、WPG3N及WPG4N是NMOS。圖5B所示佈局圖506包括自BM0至M0的層。
圖3C所示佈局圖308C表示自層M0至M2的對應的佈局圖。然而，胞元邊界512(1)及512(2)中的每一者相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。BVD圖案中的每一者的長軸與軌跡T6實質上共線。
圖6A是根據一些實施例的記憶體胞元604(1)及604(2)的電路圖。圖6B是根據一些實施例的佈局圖606。
圖6A至圖6B遵循與圖5A至圖5B的編號方案相似的編號方案。儘管對應，但一些組件亦不同。為了幫助識別對應但仍有差異的組件，編號慣例對圖6A至圖6B使用6系列編號，而編號慣例對圖5A至圖5B使用5系列編號。舉例而言，圖6B中的項612(1)是胞元邊界且圖5B中的對應的項512(1)是胞元邊界，且其中：相似性反映於共同根值_12(1)中；且差異反映於圖6B中對應的前導數位6及圖5B中對應的前導數位5中。為簡潔起見，相較於相似性，論述將更多地集中於圖6A至圖6B與圖5A至圖5B之間的差異上。
而在圖5A中，寫入通道閘WPG1N至WPG4N是NMOS，在圖6A中，對應的寫入通道閘WPG1P、WPG2P、WPG3P及WPG4P是PMOS。而在圖5A中，讀取通道閘RPG1N及RPG2N是NMOS，在圖6A中，對應的讀取通道閘RPG1P及RPG2P是PMOS。而圖5A使用為NMOS的下拉電晶體RPD1及RPD2，圖6A使用為PMOS的上拉電晶體RPU1及RPU2(參見圖6A)。然而，胞元邊界612(1)及612(2)中的每一者相對於X軸而言具有四
倍接觸多間距(4 CPP)的寬度。BVD圖案中的每一者的長軸與軌跡T6實質上共線。
圖6B所示佈局圖606包括自BM0至M0的層。圖3C所示佈局圖308C表示層M0至M2的對應的佈局圖。
圖7A是根據一些實施例的記憶體胞元704(1)及704(2)的電路圖。圖7B是根據一些實施例的佈局圖706。
圖7A至圖7B遵循與圖3A至圖3B的編號方案相似的編號方案。儘管對應，但一些組件亦不同。為了幫助識別對應但仍有差異的組件，編號慣例對圖7A至圖7B使用7系列編號，而編號慣例對圖3A至圖3B使用3系列編號。舉例而言，圖7B中的項712(1)是胞元邊界且圖3B中的對應的項312(1)是胞元邊界，且其中：相似性反映於共同根值_12(1)中；且差異反映於圖7B中對應的前導數位7及圖3B中對應的前導數位3中。為簡潔起見，相較於相似性，論述將更多地集中於圖7A至圖7B與圖3A至圖3B之間的差異上。
而圖3A所示記憶體胞元304(1)及304(2)中的每一者是8T2P型記憶體胞元，圖7A中的記憶體胞元704(1)及704(2)中的每一者是十電晶體(10T)、三埠(3P)型記憶體胞元(10T3P記憶體胞元)。
而圖2B所示佈局圖206包括四個BVD圖案，圖7B所示佈局圖706包括六個BVD圖案。BVD圖案中的每一者的長軸與軌跡T6實質上共線。軌跡T6是BVD圖案中的每一者的鏡像對稱
軸。然而，胞元邊界712(1)及712(2)中的每一者相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。
與圖3A所示記憶體胞元304(1)相比，圖7A所示記憶體胞元704(1)更包括：PMOS上拉電晶體RPU3，耦合於VDD與節點ND3之間；PMOS讀取通道閘電晶體RPG3P，耦合於節點ND3與讀取位元線RBL4之間；PMOS上拉電晶體RPU4，耦合於VDD與節點ND4之間；以及PMOS讀取通道閘電晶體RPG4P，耦合於節點ND4與讀取位元線RBL3之間。然而，胞元邊界712(1)及712(2)中的每一者相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。
電晶體P1、N1及RPU3的閘極電極與電晶體P1及N1的汲極電極耦合於一起。電晶體P3、N3及RPU4的閘極電極與電晶體P4及N4的汲極電極耦合於一起。電晶體RPG3P及RPG4P的閘極電極對應地耦合至讀取字元線RWL[3]及RWL[4]。而位元線BL及反位元線BLB在圖2A中是共用的，讀取位元線RBL3及讀取位元線RBL4在圖7A中均不共用。
圖7B所示佈局圖706包括自BM0至M0的層。
圖8是根據一些實施例的製造半導體元件的方法800的流程圖。
根據一些實施例，方法800可例如使用EDA系統1000(圖10，以下論述)及積體電路(IC)、製造系統1100(圖11，以下論述)來實施。可根據方法800製造的半導體元件的實例包
括圖1所示半導體元件100。
參照圖8，方法800包括方塊802至方塊804。在方塊802處，產生佈局圖，所述佈局圖尤其包括本文中揭露的佈局圖中的一或多個佈局圖等。根據一些實施例，方塊802可例如使用EDA系統1000(圖10，以下論述)來實施。流程自方塊802前進至方塊804。
在方塊804處，基於佈局圖，進行以下中的至少一者：(A)進行一或多次光微影曝光；或(B)製作一或多個半導體罩幕；或(C)製作半導體元件的層中的一或多個組件。參見以下對圖11的論述。
圖9是根據一些實施例的產生佈局圖的方法的流程圖。
更具體而言，根據一或多個實施例，圖9所示流程圖示出圖8所示方塊802中所包括的附加方塊。
在圖9中，流程圖包括方塊902至方塊928。在方塊902處，產生主動區域(AA)圖案。AA圖案的實例示出於圖2B中。流程自方塊902前進至方塊904。
在方塊904處，產生與四條軌線實質上對齊的閘極圖案。閘極圖案的實例示出於圖2B中，所述閘極圖案對應地與圖2B中的軌線T3、T5、T7及T9對齊。使閘極圖案對應地與四條軌線對齊的益處在於：對應的胞元邊界相對於X軸而言具有四倍接觸多間距(4 CPP)的寬度。4 CPP寬邊界的實例是圖2B所示邊界212(1)及212(2)。流程自方塊904前進至方塊906。
在方塊906處，使閘極圖案在AA圖案中的對應的AA圖案的對應的第一部分之上對齊。使閘極圖案在AA圖案中的對應的AA圖案的對應的第一部分之上對齊的實例示出於圖2B中。流程自方塊906前進至方塊908。
在方塊908處，產生接觸件至電晶體組件圖案(MD圖案)。MD圖案的實例示出於圖2B中。流程自方塊908前進至方塊910。
在方塊910處，將MD圖案散置於閘極圖案之間以及AA圖案中的對應的AA圖案的對應的第二部分之上。使MD圖案在AA圖案中的對應的AA圖案的對應的第二部分之上對齊的實例示出於圖2B中。流程自方塊910前進至方塊912。
在方塊912處，產生VGD圖案。VGD圖案的實例示出於圖2B中。流程自方塊912前進至方塊914。
在方塊914處，將VGD圖案排列於閘極圖案及MD圖案中的對應的閘極圖案及對應的MD圖案之上。VGD圖案在閘極圖案及MD圖案中的對應的閘極圖案及對應的MD圖案之上的排列的實例是圖2B中的VGD圖案的排列。流程自方塊914前進至方塊916。
在方塊916處，產生M_1st圖案。M_1st圖案的實例是圖2B中的M0圖案。流程自方塊916前進至方塊918。
在方塊918處，將M_1st圖案排列於VGD圖案中的對應VGD圖案之上。M_1st圖案在VGD圖案中的對應VGD圖案之
上的排列的實例是圖2B中的M0圖案在對應的VGD圖案之上的排列。流程自方塊918前進至方塊920。
在方塊920處，產生BVD圖案。BVD圖案的實例是圖2B所示BVD圖案220(1)至220(4)。流程自方塊920前進至方塊922。
在方塊922處，將BVD圖案排列於AA圖案中的對應的AA圖案的對應的第三部分之上。BVD圖案在AA圖案中的對應的AA圖案的對應的第三部分之上的排列的實例是圖2B中的BVD圖案220(1)至220(4)的排列。流程自方塊922前進至方塊924。
在方塊924處，將BVD圖案配置成矩形的。矩形BVD圖案的實例是圖2B所示的其長軸在Y軸的方向上延伸的BVD圖案220(1)至220(4)。流程自方塊924前進至方塊926。
在方塊926處，產生對應地被指定成提供第一參考電壓或第二參考電壓的BM_1st圖案。對應地被指定成提供第一參考電壓或第二參考電壓的BM_1st圖案的實例是圖2B所示被指定成提供VDD的BM0圖案222(1)及222(3)以及圖2B所示被指定成提供VSS的BM0圖案222(2)。流程自方塊926前進至方塊928。
在方塊928處，將BM_1st圖案排列於BVD圖案中的對應的BVD圖案之下。BM_1st圖案在BVD圖案中的對應的BVD圖案之下的排列的實例是圖2B中的BM0圖案222(1)至222(3)的排列。
圖10是根據一些實施例的電子設計自動化(EDA)系
統1000的方塊圖。
在一些實施例中，EDA系統1000包括APR系統。本文所述根據一或多個實施例的設計佈局圖的方法可例如使用根據一些實施例的EDA系統1000來實施。
在一些實施例中，EDA系統1000是通用計算裝置，所述通用計算裝置包括硬體處理器1002及非暫時性電腦可讀取儲存媒體1004。儲存媒體1004尤其編碼有(即，儲存)電腦程式碼1006，即，一組可執行指令。硬體處理器1002對指令1006的執行(至少部分地)表示EDA工具，所述EDA工具實施根據一或多個實施例的本文中所闡述的方法(下文中稱為所提及過程及/或方法)中的一部分或全部。
處理器1002經由匯流排1008電性耦合至電腦可讀取儲存媒體1004。處理器1002亦藉由匯流排1008電性耦合至輸入/輸出(input/output，I/O)介面1010。網路介面1012亦經由匯流排1008電性連接至處理器1002。網路介面1012連接至網路1014，以使得處理器1002及電腦可讀取儲存媒體1004能夠經由網路1014連接至外部元件。處理器1002被配置成執行編碼於電腦可讀取儲存媒體1004中的電腦程式碼1006，以使系統1000可用於實行所提及過程及/或方法的一部分或全部。在一或多個實施例中，處理器1002是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統(distributed processing system)、應用專用積體電路(application specific integrated
circuit，ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1004是電子系統、磁性系統、光學系統、電磁系統、紅外系統及/或半導體系統(或者是設備或裝置)。舉例而言，電腦可讀取儲存媒體1004包括半導體記憶體或固態記憶體(semiconductor or solid-state memory)、磁帶(magnetic tape)、可抽換式電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1004包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、讀取/寫入光碟(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1004儲存電腦程式碼1006，電腦程式碼1006被配置成使系統1000(其中此種執行(至少部分地)表示EDA工具)可用於實行所提及過程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1004亦儲存有利於實行所提及過程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1004儲存包括本文所揭露的此種標準胞元在內的標準胞元庫1007。在一或多個實施例中，儲存媒體1004儲存與本文中揭露的一或多個佈局對應的一或多個佈局圖1009。
EDA系統1000包括I/O介面1010。I/O介面1010耦合
至外部電路系統(external circuitry)。在一或多個實施例中，I/O介面1010包括用於向處理器1002傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸控螢幕及/或游標方向鍵。
EDA系統1000亦包括耦合至處理器1002的網路介面1012。網路介面1012使得系統1000能夠與連接有一或多個其他電腦系統的網路1014進行通訊。網路介面1012包括例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(World Interoperability for Microwave Access，WIMAX)、通用封包無線電服務(General Packet Radio Service，GPRS)、或寬頻分碼多重存取(Wideband Code Division Multiple Access，WCDMA)等無線網路介面；或者例如乙太網路(ETHERNET)、通用串列匯流排(Universal Serial Bus，USB)、或電氣及電子工程師學會(Institute of Electrical and Electronics Engineers，IEEE)-1364等有線網路介面。在一或多個實施例中，所提及過程及/或方法的一部分或全部是在二或更多個系統1000中實施。
系統1000被配置成經由I/O介面1010接收資訊。經由I/O介面1010所接收的資訊包括以下中的一或多者：指令、資料、設計規則、標準胞元庫、及/或供處理器1002處理的其他參數。所述資訊經由匯流排1008被傳遞至處理器1002。EDA系統1000被配置成經由I/O介面1010接收與使用者介面(user interface，UI)
相關的資訊。所述資訊作為使用者介面(UI)1042儲存於電腦可讀取儲存媒體1004中。
在一些實施例中，所提及過程及/或方法的一部分或全部被實施成供處理器執行的獨立軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施成作為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施成軟體應用的外掛程式(plug-in)。在一些實施例中，所提及過程及/或方法中的至少一者被實施成作為EDA工具的一部分的軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施成由EDA 1000使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生包括標準胞元的佈局圖。
在一些實施例中，所述過程被視為在非暫時性電腦可讀取記錄媒體中儲存的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可抽換式及/或內部/內建式儲存單元或記憶體單元，例如，光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM、記憶卡)等中的一或多者。
圖11是根據一些實施例的積體電路(IC)製造系統1100及與所述積體電路(IC)製造系統1100相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1100來製作以下中的至少一者：(A)一或多個半導體罩幕；或者(B)半導體積
體電路的層中的至少一個組件。
在圖11中，IC製造系統1100包括例如設計機構1120、罩幕機構(mask house)1130、及IC製造商/製作廠(「fabricator，fab」)1150等實體，所述實體在與IC元件1160的製造相關的設計、開發、以及製造循環及/或服務中彼此進行交互作用(interact)。系統1100中的各實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互作用並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構1120、罩幕機構1130、及IC製作廠1150中的二或更多者由單一的較大的公司擁有。在一些實施例中，設計機構1120、罩幕機構1130、及IC製作廠1150中的二或更多者同時存在於共用設施中且使用共用資源。
設計機構(或設計團隊)1120產生IC設計佈局圖1122。IC設計佈局圖1122包括為IC元件1160設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的IC元件1160的各種組件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括欲被形成於半導體基板(例如，矽晶圓)以及設置於所述半導體基板上的各種材料層中的例如主動區、閘極電極、源極及汲極、層間內連
線的金屬線或通孔、以及結合接墊(bonding pad)的開口等各種IC特徵。設計機構1120實施恰當的設計程序以形成IC設計佈局圖1122。設計程序包括邏輯設計、實體設計、或放置與佈線中的一或多者。IC設計佈局圖1122是以具有幾何圖案的資訊的一或多個資料檔案呈現。舉例而言，IC設計佈局圖1122可被表達成GDSII檔案格式或DFII檔案格式。
罩幕機構1130包括資料準備(data preparation)1132及罩幕製作(mask fabrication)1144。罩幕機構1130使用IC設計佈局圖1122以根據IC設計佈局圖1122來製造欲用於製作IC元件1160的各種層的一或多個罩幕1145。罩幕機構1130實行罩幕資料準備1132，其中IC設計佈局圖1122被轉譯成代表性資料檔案(「representative data file，RDF」)。罩幕資料準備1132向罩幕製作1144提供所述RDF。罩幕製作1144包括罩幕寫入器(mask writer)。罩幕寫入器將所述RDF轉換成基板(例如罩幕(罩版(reticle))1145或半導體晶圓1153上的影像(image)。設計佈局圖1122由罩幕資料準備1132操縱以遵從罩幕寫入器的特定特性及/或IC製作廠1150的要求。在圖11中，罩幕資料準備1132及罩幕製作1144被示作單獨的元件。在一些實施例中，罩幕資料準備1132及罩幕製作1144可被籠統地稱作罩幕資料準備。
在一些實施例中，罩幕資料準備1132包括光學接近修正(optical proximity correction，OPC)，光學接近修正使用微影增強技術(lithography enhancement technique)來補償例如可能因
繞射(diffraction)、干涉、其他製程效應等所引起的影像誤差(image error)等影像誤差。OPC會對IC設計佈局圖1122進行調整。在一些實施例中，罩幕資料準備1132更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、次解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他適合的技術等、或者其組合。在一些實施例中，亦使用將OPC作為逆向成像問題進行處置的逆向微影技術(inverse lithography technology，ILT)。
在一些實施例中，罩幕資料準備1132包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器利用包含特定幾何限制及/或連接性限制的一組罩幕創建規則(mask creation rule)來檢查已歷經OPC中的各過程之後的IC設計佈局圖1122，以確保具有足以考量到半導體製造製程中的可變性(variability)等的裕度(margin)。在一些實施例中，MRC修改IC設計佈局圖1122以補償罩幕製作1144期間的局限，此可解除由OPC實行的修改中的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備1132包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠1150實施的用以製作IC元件1160的處理進行模擬。LPC基於IC設計佈局圖1122來模擬此處理以創建模擬製造的元件(例如，IC元件1160)。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的
參數、及/或製造製程的其他態樣。LPC考慮到各種因數，例如上空影像對比(aerial image contrast)、「焦點深度(depth of focus，DOF)」、罩幕誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合的因數等、或者其組合。在一些實施例中，在藉由LPC創建模擬製造的元件之後，若模擬的元件的形狀不夠接近於滿足設計規則，則重複使用OPC及/或MRC以進一步完善IC設計佈局圖1122。
應理解，出於清晰的目的，對以上對罩幕資料準備1132的說明進行了簡化。在一些實施例中，資料準備1132包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局圖1122。另外，在資料準備1132期間應用於IC設計佈局圖1122的過程可以各種不同的次序執行。
在罩幕資料準備1132之後及在罩幕製作1144期間，基於經修改的IC設計佈局圖1122來製作罩幕1145或罩幕1145的群組。在一些實施例中，罩幕製作1144包括基於IC設計佈局圖1122來實行一或多次微影曝光。在一些實施例中，基於經修改的IC設計佈局圖1122，使用電子束(electron-beam，e-beam)或多重電子束機制在罩幕(光罩或罩版)1145上形成圖案。罩幕1145可以各種技術形成。在一些實施例中，罩幕1145是使用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已被塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)
束)被不透明區遮擋且透射過透明區。在一個實例中，罩幕1145的二元罩幕版本(binary mask version)包括透明基板(例如，熔融石英(fused quartz))及塗佈於所述二元罩幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，罩幕1145是使用相移技術來形成。在罩幕1145的相移罩幕(phase shift mask，PSM)版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式PSM(attenuated PSM)或交替式PSM。藉由罩幕製作1144而產生的一或多個罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓1153中形成各種摻雜區的離子植入製程(ion implantation process)中、被用於在半導體晶圓1153中形成各種蝕刻區的蝕刻製程(etching process)中、及/或被用於其他適合的製程中。
IC製作廠1150包括製作工具1152，製作工具1152被配置成對半導體晶圓1153執行各種製造操作，進而使得根據所述罩幕(例如，罩幕1145)製作IC元件1160。在各種實施例中，製作工具1152包括晶圓步進機(wafer stepper)、離子植入機、光阻塗佈機、處理腔室(例如，化學氣相沈積(chemical vapor deposition，CVD)腔室或低壓化學氣相沈積(low-pressure CVD，LPCVD)爐)、化學機械研磨(chemical mechanical polishing，CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中論述的一或多個適合的製造製程的其他製造設備中的一或多者。
IC製作廠1150使用由罩幕機構1130製作的罩幕1145來製作IC元件1160。因此，IC製作廠1150至少間接地使用IC設計佈局圖1122來製作IC元件1160。在一些實施例中，IC製作廠1150使用罩幕1145來製作半導體晶圓1153以形成IC元件1160。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖1122來實行一或多次微影曝光。半導體晶圓1153包括矽基板或上面形成有材料層的其他恰當的基板。半導體晶圓1153更包括(在後續製造步驟處形成的)各種摻雜區、介電特徵、多級內連線(multilevel interconnect)等中的一或多者。
有關積體電路(IC)製造系統(例如，圖11所示系統1100)及與積體電路(IC)製造系統相關聯的IC製造流程的細節見於例如2016年2月9日授權的美國專利第9,256,709號、2015年10月1日發佈的美國預授權公開案第20150278429號、2014年2月6日發佈的美國預授權公開案第20140040838號及2007年8月21日授權的美國專利第7,260,442號中，前述者中的每一者全文特此併入供參考。
在實施例中，一種記憶體元件包括：主動區，在第一方向上延伸；閘極電極，在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊以使得所述記憶體元件相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度，並且所述閘極電極電性耦合至所述主動區中的對應的主動區的對應的第一部分，並相對於與所述第一方向及
所述第二方向中的每一者垂直的第三方向而言位於所述對應的第一部分之上；接觸件至電晶體組件結構(MD結構)，位於所述主動區中的對應的主動區的第二對應部分之上且電性耦合至所述第二對應部分，且在所述第二方向上延伸，並且散置於所述閘極電極中的對應的閘極電極之間；通孔至閘極/MD(VGD)結構，位於所述閘極電極及MD結構中的對應的閘極電極及對應的MD結構之上且電性耦合至所述對應的閘極電極及所述對應的MD結構；導電段，位於第一金屬化層(M_1st層)中，在所述第一方向上延伸，且位於所述VGD結構中的對應的VGD結構之上並且電性耦合至所述對應的VGD結構；隱埋式接觸件至電晶體組件結構(BVD結構)，位於所述主動區中的對應的主動區的第三對應部分之下且電性耦合至所述第三對應部分；以及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在所述第一方向上延伸，且位於所述BVD結構中的對應的BVD結構之下並電性耦合至所述對應的BVD結構，並且對應地提供第一參考電壓或第二參考電壓。
在實施例中，相對於所述第一方向而言，所述記憶體元件具有中線；且所述BVD結構的對應的長軸沿著所述中線實質上對齊。在實施例中，BVD結構是矩形的且具有在第二方向上延伸的對應的長軸。在實施例中，所述主動區的對應的長軸在所述第一方向上延伸；所述主動區的對應的短軸在所述第二方向上延伸；所述BVD結構的對應的長軸在所述第二方向上延伸；且所述BVD結構的所述長軸的大小實質上相同於所述主動區的所述短軸
的大小。在實施例中，所述BVD結構的數目相同於所述主動區的數目；且所述BVD結構以一比一(1：1)的比率與所述主動區交疊。在實施例中，相對於所述第二方向而言，所述BVD結構中的每一BVD結構實質上居中於所述對應的主動區上。在實施例中，所述記憶體元件更包括：第一通孔結構，位於所述M_1st層中的所述導電段中的對應的導電段之上且電性耦合至所述M_1st層中的所述導電段中的所述對應的導電段；位於第二金屬化層(M_2nd層)中的導電段，在所述第二方向上延伸，且位於所述第一通孔結構中的對應的第一通孔結構之上並電性耦合至所述對應的第一通孔結構；第二通孔結構，位於所述M_2nd層中的所述導電段中的對應的導電段之上且電性耦合至所述M_2nd層中的所述導電段中的所述對應的導電段；位於第三金屬化層(M_3rd層)中的導電段，在所述第一方向上延伸，且位於所述第二通孔結構中的對應的第二通孔結構之上並電性耦合至所述對應的第二通孔結構；且所述M_3rd中的所述導電段中的第一導電段及第二導電段對應地為所述記憶體元件的位元線及反位元線。在實施例中，所述記憶體元件更包括：第一通孔結構，位於所述M_1st層中的所述導電段中的對應的導電段之上且電性耦合至所述M_1st層中的所述導電段中的所述對應的導電段；位於第二金屬化層(M_2nd層)中的導電段，在所述第二方向上延伸，且位於所述第一通孔結構中的對應的第一通孔結構之上並電性耦合至所述對應的第一通孔結構；所述M_2nd層中的所述導電段中的一或多者對應地為所述記憶體
元件的對應的一或多條寫入線；且所述一或多條寫入線中的每一者在所述第二方向上具有較臨界長度短的長度。在一些實施例中，所述記憶體元件為六電晶體單埠型記憶體元件。在實施例中，所述記憶體元件為八電晶體雙埠型記憶體元件；所述記憶體元件更包括：記憶體鎖存器；寫入位元線(WBL)及寫入反位元線(WBL_bar)，對應地電性耦合至所述記憶體鎖存器；以及第一讀取位元線(RBL0)，電性耦合至所述記憶體鎖存器；且其中：所述WBL及所述WBL_bar中的每一者是與另一記憶體元件共用的；且所述RBL0不與另一記憶體元件共用。在實施例中，所述記憶體元件更包括：寫入通道閘(WPG)，對應地電性耦合至所述記憶體鎖存器；以及讀取通道閘(RPG)，對應地電性耦合至所述記憶體鎖存器；且其中以下組合中的一者成立：所述WPG為NMOS且所述RPG為PMOS；所述WPG為PMOS且所述RPG為NMOS；所述WPG為NMOS且所述RPG為NMOS；或者所述WPG為PMOS且所述RPG為PMOS。在實施例中，所述記憶體元件為十電晶體三埠型記憶體元件；所述記憶體元件更包括：記憶體鎖存器；寫入位元線(WBL)及寫入反位元線(WBL_bar)，對應地電性耦合至所述記憶體鎖存器；以及第一讀取位元線(RBL(A)0)、第二讀取位元線(RBL(A)1)、第三讀取位元線(RBL(B)0)及第四讀取位元線(RBL(B)1)，對應地電性耦合至所述記憶體鎖存器；且其中：所述WBL及所述WBL_bar中的每一者是與另一記憶體元件共用的；且所述RBL(A)0、所述RBL(A)1、所述RBL(B)0及所述
RBL(B)1均不與另一記憶體元件共用。在實施例中，所述記憶體元件更包括：寫入通道閘(WPG)，對應地電性耦合至所述記憶體鎖存器；以及讀取通道閘(RPG)，對應地電性耦合至所述記憶體鎖存器；且其中所述WPG為NMOS且所述RPG為PMOS。
在實施例中，一種(製造半導體元件(所述半導體元件包括記憶體胞元區，所述記憶體胞元區的對應的記憶體胞元的對應的佈局圖儲存於非暫時性電腦可讀取儲存媒體上))的方法包括產生所述佈局圖，所述產生所述佈局圖包括：產生在第一方向上延伸的主動區域(AA)圖案；產生閘極圖案，所述閘極圖案在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊，使得所述記憶體胞元相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度；使所述閘極圖案相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向在所述AA圖案中的對應的AA圖案的對應的第一部分之上對齊；產生在所述第二方向上延伸的接觸件至電晶體組件圖案(MD圖案)；將MD圖案散置於所述閘極圖案中的對應的閘極圖案之間以及所述AA圖案中的對應的AA圖案的第二對應部分之上；產生通孔至閘極/MD(VGD)圖案；將所述VGD圖案排列於所述閘極圖案及所述MD圖案中的對應的閘極圖案及對應的MD圖案之上；產生導電圖案(M_1st圖案)，所述導電圖案被指定用於第一金屬化層且在所述第一方向上延伸；將所述M_1st圖案排列於所述VGD圖案中的對應的VGD圖案之上；產生隱埋式
接觸件至電晶體組件圖案(BVD圖案)；將所述BVD圖案排列於所述AA圖案中的對應的AA圖案的第三對應部分之上；將所述BVD圖案配置成矩形的，具有在所述第二方向上延伸的對應的長軸；以及產生隱埋式導電圖案(BM_1st圖案)，所述隱埋式導電圖案被指定用於第一金屬化隱埋層，在所述第一方向上延伸，且對應地被指定用於提供第一參考電壓或第二參考電壓；以及將BM_1st圖案排列於所述BVD圖案中的對應的BVD圖案之下。
在實施例中，所述方法更包括：基於所述佈局圖，進行以下中的至少一者：(A)進行一或多次光微影曝光；(B)製作一或多個半導體罩幕；或者(C)在半導體積體電路的層中製作至少一個組件。在實施例中，相對於所述第一方向而言，所述記憶體胞元具有中線；且所述產生所述佈局圖更包括：使所述BVD圖案的對應的長軸沿著所述中線實質上對齊。在實施例中，所述產生所述佈局圖更包括：將所述AA圖案的對應的長軸配置成在所述第一方向上延伸；將所述AA圖案的對應的短軸配置成在所述第二方向上延伸；將所述BVD圖案的對應的長軸配置成在所述第二方向上延伸；以及將所述BVD圖案的所述長軸與所述AA圖案的所述短軸的大小設定成實質上相同的大小。在實施例中，所述產生所述佈局圖更包括：將所述BVD圖案的數目與所述AA圖案的數目設定成相同的；以及將所述BVD圖案排列成以一比一(1：1)的比率與所述AA圖案交疊。在實施例中，所述產生所述佈局圖更包括：相對於所述第二方向而言，使所述BVD圖案中的每一BVD圖案
實質上居中於所述對應的AA圖案上。
在實施例中，一種記憶體元件包括：主動區，在第一方向上延伸；閘極電極，在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線實質上對齊以使得所述記憶體元件相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度，並且所述閘極電極電性耦合至所述主動區中的對應的主動區的對應的第一部分，並相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向而言位於所述對應的第一部分之上；接觸件至電晶體組件結構(MD結構)，位於所述主動區中的對應的主動區的第二對應部分之上且電性耦合至所述第二對應部分，且在所述第二方向上延伸，並且散置於所述閘極電極中的對應的閘極電極之間；通孔至閘極/MD(VGD)結構，位於所述閘極電極及所述MD結構中的對應的閘極電極及對應的MD結構之上且電性耦合至所述對應的閘極電極及所述對應的MD結構；導電段，位於第一金屬化層(M_1st層)中，在所述第一方向上延伸，且位於所述VGD結構中的對應的VGD結構之上並且電性耦合至所述對應的VGD結構；隱埋式接觸件至電晶體組件結構(BVD結構)，位於所述主動區中的對應的主動區的第三對應部分之下且電性耦合至所述第三對應部分；以及隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在所述第一方向上延伸，且位於所述BVD結構中的對應的BVD結構之下並電性耦合至所述對應的BVD結構，並且對應地提供第一參考電壓或第二參考電
壓；且其中：相對於所述第一方向而言，所述記憶體元件具有中線；且所述BVD結構的對應的長軸沿著所述中線實質上對齊。
在實施例中，BVD結構是矩形的且具有在第二方向上延伸的對應的長軸。在實施例中，所述主動區的對應的長軸在所述第一方向上延伸；所述主動區的對應的短軸在所述第二方向上延伸；所述BVD結構的對應的長軸在所述第二方向上延伸；且所述BVD結構的所述長軸的大小實質上相同於所述主動區的所述短軸的大小。在實施例中，所述BVD結構的數目相同於所述主動區的數目；所述BVD結構以一比一(1：1)的比率與所述主動區交疊，且相對於所述第二方向而言，所述BVD結構中的每一BVD結構實質上居中於所述對應的主動區上。
在實施例中，一種半導體元件包括：第一寫入字元線及第二寫入字元線；以及第一記憶體胞元及第二記憶體胞元，所述第一記憶體胞元及所述第二記憶體胞元中的每一者包括記憶體鎖存器、第一通道閘、第二通道閘、閘極線，所述記憶體鎖存器包括：第一PMOS電晶體，耦合於第一電源供應電壓與第一節點之間；第一NMOS電晶體，耦合於第一節點與第二電源供應電壓之間；第二PMOS電晶體，耦合於第一電源供應電壓與第二節點之間；以及第二NMOS電晶體，串聯耦合於第二節點與第二電源供應電壓之間；第一PMOS電晶體的閘極電極及第一NMOS電晶體的閘極電極耦合至第二節點；且第二PMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極耦合至第一節點；第一通道閘耦合
於第一節點與位元線之間，第二通道閘耦合於第二節點與反位元線之間，且第一通道閘的閘極電極及第二通道閘的閘極電極耦合至第一寫入字元線或第二寫入字元線中的對應一者，閘極線對應地形成於主動區之上且具有在第一方向上延伸的對應的長軸；對於第一記憶體胞元及第二記憶體胞元的每一者而言，第一PMOS電晶體的閘極電極及第二PMOS電晶體的閘極電極、第一NMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極、第一通道閘的閘極電極及第二通道閘的閘極電極對應地耦合至閘極線；且閘極線被組織成相對於與第一方向實質上垂直的第二方向不交疊的第一組、第二組、第三組及第四組，每一組包括二或更多具有實質上共線的長軸的閘極線；且第一記憶體胞元及第二記憶體胞元中的每一者耦合至第一組、第二組、第三組及第四組中的每一者中的閘極線中的對應一者，使得第一記憶體胞元及第二記憶體胞元中的每一者是四倍接觸多間距(4 CPP)記憶體胞元。在實施例中，半導體元件更包括：主動區，在第二方向上延伸；第一PMOS電晶體的通道及第二PMOS電晶體的通道、第一NMOS電晶體的通道及第二NMOS電晶體的通道、第一通道閘的通道及第二通道閘的通道，對應地形成於主動區中；以及一或多個第一電源軌條及一或多個第二電源軌條，所述一或多個第一電源軌條及所述一或多個第二電源軌條中的每一者對應地形成於主動區之下，且所述一或多個第一電源軌條及所述一或多個第二電源軌條中的每一者具有在第二方向上延伸的長軸；每一第一電源軌條提供第一電
源供應電壓；且每一第二電源軌條提供第二電源供應電壓。在實施例中，第一通道閘及第二通道閘中的每一者是NMOS；或者第一通道閘及第二通道閘的每一者是PMOS。在實施例中，半導體元件更包括：第一金屬化層(M_1st層)，位於閘極線上方；第二金屬化層(M_2nd層)，位於M_1st層上方；以及第三金屬化層(M_3rd層)，位於M_2nd層上方；並且其中：位元線包括M_3rd層中的一或多個導電段；且反位元線包括M_3rd層中的一或多個導電段。在實施例中，半導體元件更包括：第一金屬化層(M_1st層)，位於閘極線上方；以及第二金屬化層(M_2nd層)，位於M_1st層上方；並且其中：第一寫入字元線包括M_2nd層中的一或多個導電段；且第二寫入字元線包括M_2nd層中的一或多個導電段。在實施例中，對於第一寫入字元線而言，M_2nd層中的所述一或多個導電段中的每一者是島；且對於第二寫入字元線而言，M_2nd層中的所述一或多個導電段中的每一者是島。
在實施例中，一種半導體元件包括：第一寫入字元線及第二寫入字元線；第一讀取字元線及第二讀取字元線；以及第一讀取位元線及第二讀取位元線；以及第一記憶體胞元及第二記憶體胞元，第一記憶體胞元及第二記憶體胞元中的每一者包括記憶體鎖存器、第一通道閘、第二通道閘、拉電晶體(pulling transistor)、第三通道閘以及閘極線，記憶體鎖存器包括：第一PMOS電晶體，耦合於第一電源供應電壓與第一節點之間；第一NMOS電晶體，耦合於第一節點與第二電源供應電壓之間；第二
PMOS電晶體，耦合於第一電源供應電壓與第二節點之間；以及第二NMOS電晶體，串聯耦合於第二節點與第二電源供應電壓之間；第一PMOS電晶體的閘極電極及第一NMOS電晶體的閘極電極耦合至第二節點；且第二PMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極耦合至第一節點；第一通道閘耦合於第一節點與寫入位元線之間，第二通道閘耦合於第二節點與寫入反位元線之間，拉電晶體耦合於第三節點與第一電源供應電壓或第二電源供應電壓中的任一者之間，第三通道閘耦合於第三節點與第一讀取位元線或第二讀取位元線中對應一者之間；且第一通道閘的閘極電極及第二通道閘的閘極電極耦合至第一寫入字元線或第二寫入字元線中的對應一者；拉電晶體的閘極電極耦合至第一節點或第二節點中的任一者，閘極線對應地形成於主動區之上且具有在第一方向上延伸的對應的長軸；對於第一記憶體胞元及第二記憶體胞元中的每一者而言，第一PMOS電晶體的閘極電極及第二PMOS電晶體的閘極電極、第一NMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極、第一通道閘的閘極電極、第二通道閘的閘極電極及第三通道閘的閘極電極以及拉電晶體的閘極電極對應地耦合至閘極線；且閘極線被組織成相對於與第一方向實質上垂直的第二方向不交疊的第一組、第二組、第三組及第四組，每一組包括二或更多具有實質上共線的長軸的閘極線；且第一記憶體胞元及第二記憶體胞元中的每一者耦合至第一組、第二組、第三組及第四組中的每一者中的閘極線中的對應一者，使得第一記
憶體胞元及第二記憶體胞元中的每一者是四倍接觸多間距(4 CPP)記憶體胞元。在實施例中，半導體元件更包括：第一寫入字元線及第二寫入字元線；第一讀取字元線、第二讀取字元線、第三讀取字元線及第四讀取字元線；以及第一讀取位元線、第二讀取位元線、第三讀取位元線及第四讀取位元線；以及第一記憶體胞元及第二記憶體胞元，第一記憶體胞元及第二記憶體胞元中的每一者包括記憶體鎖存器、第一通道閘、第二通道閘、第一拉電晶體、第二拉電晶體、第三通道閘、第四通道閘以及閘極線，所述記憶體鎖存器包括：第一PMOS電晶體，耦合於第一電源供應電壓與第一節點之間；第一NMOS電晶體，耦合於第一節點與第二電源供應電壓之間；第二PMOS電晶體，耦合於第一電源供應電壓與第二節點之間；以及第二NMOS電晶體，串聯耦合於第二節點與第二電源供應電壓之間；第一PMOS電晶體的閘極電極及第一NMOS電晶體的閘極電極耦合至第二節點；且第二PMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極耦合至第一節點；第一通道閘耦合於第一節點與寫入位元線之間，第二通道閘耦合於第二節點與寫入反位元線之間，第一拉電晶體耦合於第三節點與第一電源供應電壓或第二電源供應電壓中的任一者之間，第二拉電晶體耦合於第四節點與第一電源供應電壓或第二電源供應電壓中的任一者之間，第三通道閘耦合於第三節點與第一讀取位元線或第三讀取位元線中的對應一者之間，第四通道閘耦合於第四節點與第二讀取位元線或第四讀取位元線中對應一者之間；
第一通道閘的閘極電極及第二通道閘的閘極電極耦合至第一寫入字元線或第二寫入字元線中的對應一者；第一拉電晶體的閘極電極耦合至第一節點；且第二拉電晶體的閘極電極耦合至第二節點，閘極線對應地形成於主動區之上且具有在第一方向上延伸的對應的長軸；對於第一記憶體胞元及第二記憶體胞元中的每一者而言，第一PMOS電晶體的閘極電極及第二PMOS電晶體的閘極電極、第一NMOS電晶體的閘極電極及第二NMOS電晶體的閘極電極、第一通道閘的閘極電極、第二通道閘的閘極電極、第三通道閘的閘極電極及第四通道閘的閘極電極、以及第一拉電晶體的閘極電極及第二拉電晶體的閘極電極對應地耦合至閘極線；且閘極線被組織成相對於與第一方向實質上垂直的第二方向不交疊的第一組、第二組、第三組及第四組，每一組包括二或更多具有實質上共線的長軸的閘極線；且第一記憶體胞元及第二記憶體胞元中的每一者耦合至第一組、第二組、第三組及第四組中的每一者中的閘極線中的對應一者，使得第一記憶體胞元及第二記憶體胞元中的每一者是四倍接觸多間距(4 CPP)記憶體胞元。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精
神及範圍的條件下在本文中作出各種改變、代替及變更。
206:佈局圖
212(1)、212(2):胞元邊界
220(1)、220(2)、220(3)、220(4):隱埋式接觸件至電晶體組件圖案/BVD圖案
222(1)、222(2)、222(3):隱埋式導電圖案/BM0圖案
226(1)、226(2):佈線型M0圖案
AA:主動區域
BM0:第一金屬化隱埋層
BVD:隱埋式VD
IID-IID':切割線
M0:第一金屬化層
MD:接觸件至電晶體組件
N1、N2:N型金屬氧化物半導體(NMOS)電晶體
P1、P2:P型金屬氧化物半導體(PMOS)電晶體
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11:軌線
VDD:第一參考電壓
VGD:通孔至閘極/MD
VSS:第二參考電壓
WPG1N、WPG2N:寫入通道閘
X、Y:軸
Claims (9)
- 一種記憶體元件，包括：多個主動區，在第一方向上延伸；多個閘極電極，在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線對齊以使得所述記憶體元件相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度，並且所述多個閘極電極分別電性耦合至所述多個主動區中的對應的主動區的對應的第一部分，並相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向而言位於所述對應的第一部分之上；多個接觸件至電晶體組件結構(MD結構)，位於所述多個主動區中的對應的主動區的第二對應部分之上且電性耦合至所述第二對應部分，且在所述第二方向上延伸，並且散置於所述多個閘極電極中的對應的閘極電極之間；多個通孔至閘極/MD(VGD)結構，位於所述多個閘極電極及所述多個接觸件至電晶體組件結構中的對應的閘極電極及對應的接觸件至電晶體組件結構之上且電性耦合至所述對應的閘極電極及所述對應的接觸件至電晶體組件結構；多個導電段，位於第一金屬化層(M_1st層)中，在所述第一方向上延伸，且位於所述多個通孔至閘極/MD結構中的對應的通孔至閘極/MD結構之上並且電性耦合至所述對應的通孔至閘極/MD結構； 多個隱埋式接觸件至電晶體組件結構(BVD結構)，位於所述多個主動區中的對應的主動區的第三對應部分之下且電性耦合至所述第三對應部分；以及多個隱埋式導電段，位於第一金屬化隱埋層(BM_1st層)中，在所述第一方向上延伸，且位於所述多個隱埋式接觸件至電晶體組件結構中的對應的隱埋式接觸件至電晶體組件結構之下並電性耦合至所述對應的隱埋式接觸件至電晶體組件結構，並且對應地提供第一參考電壓或第二參考電壓。
- 如請求項1所述的記憶體元件，其中：相對於所述第一方向而言，所述記憶體元件具有中線；且所述多個隱埋式接觸件至電晶體組件結構的對應的長軸沿著所述中線對齊。
- 如請求項1所述的記憶體元件，其中：所述多個主動區的對應的長軸在所述第一方向上延伸；所述多個主動區的對應的短軸在所述第二方向上延伸；所述多個隱埋式接觸件至電晶體組件結構的對應的長軸在所述第二方向上延伸；且所述多個隱埋式接觸件至電晶體組件結構的所述長軸的大小相同於所述對應的主動區的所述短軸的大小。
- 如請求項1所述的記憶體元件，其中：所述多個隱埋式接觸件至電晶體組件結構的數目相同於所述多個主動區的數目；且 所述多個隱埋式接觸件至電晶體組件結構以一比一(1：1)的比率分別與所述對應的主動區交疊。
- 如請求項1所述的記憶體元件，更包括：多個第一通孔結構，位於所述第一金屬化層中的所述多個導電段中的對應的導電段之上且電性耦合至所述第一金屬化層中的所述多個導電段中的所述對應的導電段；位於第二金屬化層(M_2nd層)中的多個導電段，在所述第二方向上延伸，且位於所述多個第一通孔結構中的對應的第一通孔結構之上並電性耦合至所述對應的第一通孔結構；多個第二通孔結構，位於所述第二金屬化層中的所述多個導電段中的對應的導電段之上且電性耦合至所述第二金屬化層中的所述多個導電段中的所述對應的導電段；位於第三金屬化層(M_3rd層)中的多個導電段，在所述第一方向上延伸，且位於所述多個第二通孔結構中的對應的第二通孔結構之上並電性耦合至所述對應的第二通孔結構；且所述第三金屬化層中的所述多個導電段中的第一導電段及第二導電段對應地為所述記憶體元件的位元線及反位元線。
- 如請求項1所述的記憶體元件，更包括：多個第一通孔結構，位於所述第一金屬化層中的所述多個導電段中的對應的導電段之上且電性耦合至所述第一金屬化層中的所述多個導電段中的所述對應的導電段；位於第二金屬化層(M_2nd層)中的多個導電段，在所述第 二方向上延伸，且位於所述多個第一通孔結構中的對應的第一通孔結構之上並電性耦合至所述對應的第一通孔結構；所述第二金屬化層中的所述多個導電段中的一或多者對應地為所述記憶體元件的對應的一或多條寫入線；且所述一或多條寫入線中的每一者在所述第二方向上具有較臨界長度短的長度，其中所述臨界長度定義所述一或多條寫入線中的每一者是否發生電遷移。
- 如請求項1所述的記憶體元件，其中：所述記憶體元件為八電晶體雙埠型記憶體元件；所述記憶體元件更包括：記憶體鎖存器；寫入位元線(WBL)及寫入反位元線(WBL_bar)，對應地電性耦合至所述記憶體鎖存器；以及第一讀取位元線(RBL0)，電性耦合至所述記憶體鎖存器；且其中：所述寫入位元線及所述寫入反位元線中的每一者是與另一記憶體元件共用的；且所述第一讀取位元線不與另一記憶體元件共用。
- 一種製造半導體元件的方法，所述半導體元件包括記憶體胞元區，所述記憶體胞元區的對應的記憶體胞元的對應的佈局圖儲存於非暫時性電腦可讀取儲存媒體上，所述方法包括產 生所述佈局圖，包括：產生在第一方向上延伸的多個主動區域(AA)圖案；產生多個閘極圖案，所述多個閘極圖案在與所述第一方向垂直的第二方向上延伸，且相對於在所述第二方向上延伸的四條對應的軌線對齊，使得所述記憶體胞元相對於所述第一方向而言具有四倍接觸多間距(4 CPP)的寬度；使所述多個閘極圖案相對於與所述第一方向及所述第二方向中的每一者垂直的第三方向在所述多個主動區域圖案中的對應的主動區域圖案的對應的第一部分之上對齊；產生在所述第二方向上延伸的多個接觸件至電晶體組件圖案(MD圖案)；將所述多個接觸件至電晶體組件圖案散置於所述多個閘極圖案中的對應的閘極圖案之間以及所述多個主動區域圖案中的對應的主動區域圖案的第二對應部分之上；產生多個通孔至閘極/MD(VGD)圖案；將所述多個通孔至閘極/MD圖案排列於所述多個閘極圖案及所述多個接觸件至電晶體組件圖案中的對應的閘極圖案及對應的接觸件至電晶體組件圖案之上；產生多個導電圖案(M_1st圖案)，所述多個導電圖案被指定用於第一金屬化層且在所述第一方向上延伸；將所述多個導電圖案排列於所述多個通孔至閘極/MD圖案中的對應的通孔至閘極/MD圖案之上； 產生多個隱埋式接觸件至電晶體組件圖案(BVD圖案)；將所述多個隱埋式接觸件至電晶體組件圖案分別排列於所述多個主動區域圖案中的對應的主動區域圖案的第三對應部分之上；將所述多個隱埋式接觸件至電晶體組件圖案配置成矩形的，具有在所述第二方向上延伸的對應的長軸；以及產生多個隱埋式導電圖案(BM_1st圖案)，所述多個隱埋式導電圖案被指定用於第一金屬化隱埋層，在所述第一方向上延伸，且對應地被指定用於提供第一參考電壓或第二參考電壓；以及將所述多個隱埋式導電圖案分別排列於所述多個隱埋式接觸件至電晶體組件圖案中的對應的隱埋式接觸件至電晶體組件圖案之下。
- 如請求項8所述的方法，其中所述產生所述佈局圖更包括：將所述多個主動區域圖案的對應的長軸配置成在所述第一方向上延伸；將所述多個主動區域圖案的對應的短軸配置成在所述第二方向上延伸；以及將每一所述隱埋式接觸件至電晶體組件圖案的所述長軸與所述對應的主動區域圖案的所述短軸的大小設定成相同的大小。
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