CN113536727A - 存储器器件及制造半导体器件的方法 - Google Patents

存储器器件及制造半导体器件的方法 Download PDF

Info

Publication number
CN113536727A
CN113536727A CN202110720262.5A CN202110720262A CN113536727A CN 113536727 A CN113536727 A CN 113536727A CN 202110720262 A CN202110720262 A CN 202110720262A CN 113536727 A CN113536727 A CN 113536727A
Authority
CN
China
Prior art keywords
pattern
bvd
patterns
extending
electrically coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110720262.5A
Other languages
English (en)
Other versions
CN113536727B (zh
Inventor
藤原英弘
林志宇
陈炎辉
赵威丞
粘逸昕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113536727A publication Critical patent/CN113536727A/zh
Application granted granted Critical
Publication of CN113536727B publication Critical patent/CN113536727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/04—Constraint-based CAD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

公开了一种存储器器件，包括：有源区；栅电极，相对于四个对应轨迹线基本对准，使得存储器器件具有四个接触多晶硅间距(4CPP)的宽度，并电耦合至有源区；接触件到晶体管元件结构(MD结构)，电耦合至有源区，并散布在栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，电耦合至栅电极和MD结构；导电部，在第一金属化层(M_1st层)中，并电耦合至VGD结构；掩埋接触件到晶体管元件结构(BVD结构)，电耦合至有源区；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，并电耦合至BVD结构，并对应地提供第一参考电压或第二参考电压。本发明的实施例还涉及制造半导体器件的方法。

Description

存储器器件及制造半导体器件的方法
技术领域
本发明的实施例涉及存储器器件及制造半导体器件的方法。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是借助于称为布局图的平面图。布局图是在设计规则的上下文中生成的。设计规则的集合对布局图中的对应图案的放置施加了约束，例如地理/空间约束、连通性约束等。通常，设计规则的集合包括与相邻或邻接单元中的图案之间的间隔和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。
通常，设计规则的集合特定于过程/技术节点，通过该规则将基于布局图制造半导体器件。设计规则集补偿了对应过程/技术节点的可变性。这种补偿增加了由布局图生成的实际半导体器件将成为该布局图所基于的伪器件的可接受的对应物的可能性。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：有源区，在第一方向上延伸；栅电极，在垂直于第一方向的第二方向上延伸，相对于在第二方向上延伸的四个对应轨迹线基本对准，使得存储器器件相对于第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至有源区中的对应有源区的对应第一部分，并相对于垂直于第一和第二方向中的每个的第三方向处于第一部分上方；接触件到晶体管元件结构(MD结构)，在有源区中的对应有源区的第二对应部分上方并与其电耦合，在第二方向上延伸，并散布在栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，在栅电极和MD结构中的对应栅电极和MD结构上方并与其电耦合；导电部，在第一金属化层(M_1st层)中，在第一方向上延伸，并在VGD结构中的对应VGD结构上方并与其电耦合；掩埋接触件到晶体管元件结构(BVD结构)，在有源区中的对应有源区的第三对应部分下方并与其电耦合；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在第一方向上延伸，并在BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压。
根据本发明实施例的另一个方面，提供了一种制造包括存储器单元区的半导体器件的方法，针对存储器单元区，对应存储器单元的对应布局图存储在非暂时性计算机可读介质上，方法包括生成布局图，包括：生成在第一方向上延伸的有源区域(AA)图案；生成在垂直于第一方向的第二方向上延伸的栅极图案，并相对于在第二方向上延伸的四个对应轨迹线基本对准，使得存储器单元相对于第一方向具有四个接触多晶硅间距(4CPP)的宽度；相对于垂直于第一和第二方向中的每个的第三方向，在AA图案中的对应AA图案的对应第一部分上方对准栅极图案；生成在第二方向上延伸的接触件到晶体管元件图案(MD图案)；将MD图案散布在栅极图案中的对应栅极图案之间以及AA图案中的对应AA图案的第二对应部分上方；生成通孔到栅极/MD(VGD)图案；将VGD图案布置在栅极图案和MD图案中的对应栅极图案和MD图案上方；生成被指定用于第一金属化层并在第一方向上延伸的导电图案(M_1st图案)；将M_1st图案布置在VGD图案中的对应VGD图案上方；生成掩埋接触件到晶体管元件图案(BVD图案)；将BVD图案布置在AA图案中的对应AA图案的第三对应部分上方；将BVD图案配置为具有在第二方向上延伸的对应长轴的矩形；以及生成被指定用于第一掩埋金属化层的掩埋导电图案(BM_1st图案)，在第一方向上延伸，并对应地被指定为提供第一参考电压或第二参考电压；以及在BVD图案中的对应BVD图案下方布置BM_1st图案。根据本发明实施例的又一个方面，提供了一种存储器器件，包括：有源区，在第一方向上延伸；栅电极，在垂直于第一方向的第二方向上延伸，相对于在第二方向上延伸的四个对应轨迹线基本对准，使得存储器器件相对于第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至有源区中的对应有源区的对应第一部分，并相对于垂直于第一和第二方向中的每个的第三方向处于第一部分上方；接触件到晶体管元件结构(MD结构)，在有源区中的对应有源区的第二对应部分上方并与其电耦合，在第二方向上延伸，并散布在栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，在栅电极和MD结构中的对应栅电极和MD结构上方并与其电耦合；导电部，在第一金属化层(M_1st层)中，在第一方向上延伸，并在VGD结构中的对应VGD结构上方并与其电耦合；掩埋接触件到晶体管元件结构(BVD结构)，在有源区中的对应有源区的第三对应部分下方并与其电耦合；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在第一方向上延伸，并在BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压；并且其中：相对于第一方向，存储器器件具有中线；并且BVD结构对应的长轴基本沿着中线对准。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的半导体器件的框图。
图2A是根据一些实施例的电路图。
图2B、图2C和图2E是根据一些实施例的对应的布局图。
图2D是根据一些实施例的截面。
图3A是根据一些实施例的电路图。
图3B和图3C是根据一些实施例的对应布局图。
图4A是根据一些实施例的电路图。
图4B是根据一些实施例的布局图。
图5A是根据一些实施例的电路图。
图5B是根据一些实施例的布局图。
图6A是根据一些实施例的电路图。
图6B是根据一些实施例的布局图。
图7A是根据一些实施例的电路图。
图7B是根据一些实施例的布局图。
图8至图9是根据一些实施例的对应流程图。
图10是根据一些实施例的电子设计自动化(EDA)系统的框图。
图11是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下文描述部件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可预期其他部件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，掩埋接触件到晶体管元件结构(BVD结构)，在对应有源区的对应部分下方并与其电耦合；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在第一方向上延伸，并在BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压。根据另一种方法，不提供BM0层，而是将一些M0图案用作电力网(PG)图案，并指定为提供对应的VDD和VSS，并且提供对应的MD图案以将M0PG图案耦合至有源区域(AA)图案的对应部分并在轨迹T6上对准。然而，当将宽度定义为相对于金属化图案的短轴时，根据另一种方法的M0 PG图案的宽度与M0布线图案的宽度基本相同。通过将PG图案移动至BM0层，至少一些实施例提供根据另一种方法的PG图案，该PG图案比M0 PG图案相对宽(并且因此遭受比M0 PG图案显著小的电阻(欧姆)损耗)。另外，通过将PG图案移动至BM0层，与其他方法相比，至少一些实施例遭受减少的布线拥塞。
图1是根据一些实施例的半导体器件100的框图。
半导体器件100包括区102，该区是具有四个接触多晶硅间距(4CPP)的宽度的存储器单元区。另外，存储器单元区102具有与掩埋电力网(PG)的电耦合(BPG)。在一些实施例中，相对于存储器单元区102的占地面积，电耦合件在中心对准。
图2A是根据一些实施例的存储器单元204(1)和204(2)的电路图。
存储器单元204(1)包括第一存储器锁存器。第一存储器锁存器包括：PMOS晶体管P1和NMOS晶体管N1，串联耦合在第一参考电压与第二参考电压之间；以及PMOS晶体管P2和NMOS晶体管N2，串联耦合在第一参考电压与第二参考电压之间。在一些实施例中，第一参考电压是VDD，并且第二参考电压是VSS。在一些实施例中，第一和第二参考电压是对应于除VDD和VSS之外的电压。晶体管P1和N1的栅电极与晶体管P2和N2的漏极电极耦合在一起。晶体管P2和N2的栅电极与晶体管P1和N1的漏极电极耦合在一起。
存储器单元204(1)包括：耦合在晶体管P1和N1的漏极与位线BL之间的NMOS写传输门WPG1N；以及耦合在晶体管P2和N2的漏极与位线BLB之间的NMOS写传输门WPG2N。
写传输门WPG1N和WPG2N的栅电极耦合至字线WL[1]。因此，存储器单元204(1)是六晶体管(6T)、单端口(1P)类型的存储器单元(6T1P存储器单元)。
存储器单元204(2)包括第二存储器锁存器。第二存储器锁存器包括：串联耦合在VDD与VSS之间的PMOS晶体管P3和NMOS晶体管N3；以及串联连接在VDD与VSS之间的PMOS晶体管P4和NMOS晶体管N4。晶体管P3和N3的栅电极与晶体管P4和N4的漏极电极耦合在一起。晶体管P4和N4的栅电极与晶体管P3和N3的漏极电极耦合在一起。
存储器单元204(2)包括：耦合在晶体管P3和N3的漏极与位线BL之间的NMOS写传输门WPG3N；以及耦合在晶体管P4和N4的漏极与位线BLB之间的NMOS写传输门WPG4N。写传输门WPG3N和WPG4N的栅电极耦合至字线WL[0]。因此，存储器单元204(2)是6T1P存储器单元。
在图2A中，位线BL由写传输门WPG1N和WPG3N共享。bit_bar线BLB由写传输门WPG2N和WPG4N共享。
图2B至图2C是根据一些实施例的对应布局图206和208C。
布局图206表示存储器器件204(1)和204(2)的第一部分，该第一部分对应于图2D中的层BM0至M0。布局图208C表示存储器单元204(1)和204(2)的第二部分，该第二部分对应于图2D中的层M0至M2。
布局图206包括对应于图2A的存储器单元204(1)和204(2)的单元边界212(1)和212(2)。根据与第一方向平行的轨迹线T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11和T12来组织布局图206。
在图2B中，布局图206还包括：在垂直于第一方向的第二方向上延伸的有源区域(AA)图案；在第一方向上延伸并处于AA图案中的对应AA图案的对应部分的上方的栅极图案；以及在第一方向上延伸并处于AA图案中的对应AA图案的对应部分的上方的接触件到晶体管元件图案(MD图案)。在一些实施例中，第一方向是Y轴，并且第二方向是X轴。在一些实施例中，第一和第二方向对应地不同于Y轴和X轴。
在一些实施例中，相对于X轴，相邻的轨迹线以半个单位的接触多晶硅间距(CPP)分离。通常，CPP的单位特定于对应工艺节点，通过该工艺节点，将基于对应布局图制造半导体器件。例如，轨迹线T3和T4被CPP/2分离，并且轨迹线T3和T5被1*CPP分离。
相对于X轴：每个单元边界212(1)和212(2)的左边缘与轨迹T2对准；并且单元边界212(1)和212(2)中的每个的右边缘与轨迹T10对准。而且，相对于X轴，轨迹T6代表每个单元边界212(1)和212(2)的中线。
相对于X轴，栅极图案和MD图案散布并且彼此不重叠。例如，位于单元边界212(1)中并与轨迹T4对准的一个MD图案在以下两项之间对准：(A)基本位于单元边界212(1)中并在轨迹T3上对准的两个栅极图案；与(B)基本位于单元边界212(1)中并在轨迹T5上对准的一个栅极图案。
相对于Y轴，栅极图案中的对应栅极图案与轨迹中的对应轨迹对准，并且MD图案中的对应MD图案与MD图案中的对应MD图案对准。在一些实施例中，栅极图案的对称长轴与轨迹中的对应轨迹大体共线，并且MD图案的对称长轴与轨迹中的对应轨迹大体共线。
更具体地，关于栅极图案，基本位于单元边界212(1)中的两个栅极图案与基本位于单元边界212(2)中的两个栅极图案在轨迹T3上对准。基本位于单元边界212(1)中的一个栅极图案与基本位于单元边界212(2)中的一个栅极图案在轨迹T5上对准。基本位于单元边界212(1)中的一个栅极图案与基本位于单元边界212(2)中的一个栅极图案在轨迹T7上对准。基本位于单元边界212(1)中的两个栅极图案和基本位于单元边界212(2)中的两个栅极图案在轨迹T9上对准。
更具体地，关于MD图案，部分地位于单元边界212(1)中并部分地位于单元边界212(2)中的一个MD图案在轨迹T2上对准。位于单元边界212(1)中的一个MD图案与位于单元边界212(2)中的一个MD图案在轨迹T4上对准。位于单元边界212(1)中的一个MD图案与位于单元边界212(2)中的一个MD图案在轨迹T8上对准。部分地位于单元边界212(1)中并部分地位于单元边界212(2)中的一个MD图案在轨迹T10上对准。
在轨迹T2上对准的MD图案表示图2A的共享BL。在轨迹T10上对准的MD图案表示图2A的共享BLB。
在图2B中，应注意，在轨迹T6上没有对准MD图案也没有对准栅极图案。还应注意，单元边界212(1)和212(2)中的每个的栅极图案相对于四个对应的轨迹线，即轨迹T3、T5、T7和T8基本对准。因此，每个单元边界212(1)和212(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。
在图2B中，布局图206还包括：通孔到栅极/MD(VGD)图案，该等VGD处于栅极图案和MD图案中的对应栅极图案和MD图案上方；以及导电图案(M_1st图案)，该等图案被指定用于在X轴的方向上延伸的第一金属化层，并处于VGD图案中的对应VGD图案上方，并因此处于栅极图案和MD图案中的对应栅极图案和MD图案上方。图2B假设这样的编号约定，其中，M_1st层和对应的第一互连层(VIA_1st层)对应地称为M0和VIA0。在一些实施例中，编号约定假设M_1st层和V_1st层对应地称为M1和VIA1。在布局图206和208C中的每个中，相对于Y轴：M0图案彼此不重叠；并且一个M0图案对应地与一个AA图案重叠。
在图2B中，布局图206还包括：掩埋接触件到晶体管元件图案(BVD图案)220(1)、220(2)、220(3)和220(4)，布置在AA图案中的对应AA图案的对应部分下方；掩埋导电图案222(1)、222(2)和222(3)，他们被指定用于第一掩埋金属化层(BM0图案)220(1)-220(4)，在X轴的方向上延伸，并处于BVD图案中的对应BVD图案下方。BM0图案222(1)和222(3)中的每个被指定为提供VDD。BM0图案222(2)被指定为提供VSS。因此，在一些实施例中，BM0图案222(1)-220(3)被称为电力网(PG)图案。在一些实施例中，每个BM0图案222(1)-222(3)被称为掩埋电源轨。在一些实施例中，每个BM0图案222(1)-222(3)被称为背面电源轨。
在一些实施例中，存在一个或多个附加的BM0图案(未示出)，例如布线图案。相对于Y轴，BM0图案222(1)-222(3)的对应大小基本大于BM0布线图案(未示出)的大小。作为第一实例，在一些实施例中，相对于Y轴，当BM0图案222(1)与222(2)之间的第一间隙的大小和/或BM0图案222(2)与222(3)之间的第二间隙的大小足够大时，然后将第一和/或第二布线类型BM0图案(未示出)(具有在X轴的方向上延伸的长轴)对应地插入在第一和/或第二间隔中。在一些实施例中，第一布线图案跨小区204(1)所占据的区传输对应地在小区204(1)外部的信号。在一些实施例中，第二布线图案跨小区204(2)所占据的区传输对应地在小区204(2)外部的信号。作为第二实例，在一些实施例中，布线类型的M0图案226(1)和226(2)作为对应的布线类型的BM0图案(未示出)而重定位到第一掩埋金属化层，例如，以用于对应地增加与对应的栅极图案的耦合。
在布局图206中，每个BVD图案220(1)-220(4)是矩形的，具有在Y轴的方向上延伸的对应的长轴。在一些实施例中，一个或多个BVD图案是基本正方形的(未示出)。在一些实施例中，相对于X轴，每个BVD图案220(1)-220(4)的宽度与每个MD图案的宽度基本相同。
相对于X轴，每个单元边界212(1)和212(2)的中线与轨迹T6基本共线。同样相对于X轴：每个BVD图案220(1)-220(2)的对称长轴基本以单元边界212(1)的中线为中心；并且BVD图案220(3)-220(4)中的每个的对称长轴基本位于单元边界212(2)的中线中心。如此，每个BVD图案220(1)-220(4)的长轴与轨迹T6基本共线。而且，轨迹T6代表相对于MD图案的布置的镜面对称的轴。轨迹T6代表相对于栅极图案的布置的镜像对称轴线。总体上，轨迹T6代表相对于单元204(1)和204(2)中的每个单元的镜像对称轴线。
相对于Y轴：BVD图案220(1)基本在单元边界212(1)中最上AA图案上方居中；BVD图案220(2)基本在单元边界212(1)中的最下AA图案上方居中；BVD图案220(3)基本在单元边界212(2)中的最上AA图案上方居中；并且BVD图案220(4)基本在单元边界212(2)中的最下AA图案上方居中。在一些实施例中，相对于Y轴，BM0图案222(1)-222(3)中最小图案的大小等于或大于AA图案的大小的约两倍。
根据另一种方法，不提供BM0层，而是将一些M0图案用作电力网(PG)图案，并指定为提供对应的VDD和VSS，并且提供对应的MD图案以将M0 PG图案耦合至AA图案的对应部分并在轨迹T6上对准。然而，当将宽度定义为相对于金属化图案的短轴时，根据另一种方法的M0 PG图案的宽度与M0布线图案的宽度基本相同。通过将PG图案移动至BM0层，至少一些实施例提供根据另一种方法的PG图案，该PG图案比M0 PG图案相对宽(并且因此遭受比M0 PG图案显著小的电阻(欧姆)损耗)。另外，通过将PG图案移动至BM0层，与其他方法相比，至少一些实施例遭受减少的布线拥塞。
如所指出，图2B的布局图206表示图2A的存储器器件204(1)和204(2)的第一部分，并且图2C的布局图208C表示存储器单元204(1)和204(2)的第二部分。布局图206包括层BM0至M0。布局图208C包括层M0至M2(在下面讨论)。
回顾布局图208C表示存储器单元204(1)和204(2)的第二部分，第二部分对应于图2D中的层M0至M2，布局图206还包括：通孔图案，该等通孔图案被指定用于第一互连层(VIA_1st层)并位于M0图案中的对应图案上方，其中，VIA_1st层是图2C中的VIA0层，并且其中的图案是VIA0图案；导电图案，该等导电图案被指定用于第二金属化层(图2C中的M1，使得其中的图案是M1图案)，在Y轴的方向上延伸，并处于对应的VIA0图案上方；通孔图案，该等通孔图案被指定用于第二互连层(VIA_2nd层)，其中，VIA_2nd层是图2C中的VIA1层，其中的图案是VIA1图案，并位于在对应的M0图案上方；以及导电图案，该等导电图案被指定用于第三层金属化层(图2C中的M2，使得其中的图案是M2图案)，在X轴的方向上延伸，并处于对应的VIA1图案上方。在布局图208C中，相对于X轴，M1图案彼此不重叠。相对于Y轴：M2图案彼此不重叠。
在诸如图2B和图2C中的包括多层金属化层等堆叠金属化结构中，给定电耦合路径通常包括多层中的多个层中的金属化图案。对于大多数(如果不是全部)层，导电部具有长轴，该长轴大约是对应金属化层的最小允许长度。然而，对于一些(并且通常仅一个)金属化层，用于给定电耦合路径的对应图案具有长轴，该长轴基本长于对应金属化层的最小允许长度。为了简化讨论，将假设对于给定的电耦合路径只有一个层具有对应的图案，该图案具有长轴，该长轴明显长于对应的金属化层的最小允许长度，并且对于给定的电耦合路径，这种层将被称为长线层(或轨层)。
根据另一种方法，用于表示位线BL和bit_bar线BLB的每个电耦合路径的长线层是M0层。对于至少一些实施例，表示图2A的位线BL和bit_bar线BLB的每个电耦合路径的长线层是M2层而不是M0层，其中M2层在布线方面不如M0层拥塞。结果，根据至少一些实施例的M2层中的电耦合路径的部分的短轴对应地宽于根据另一种方法的M0层中的电耦合路径的部分的短轴。因此，根据至少一些实施例，表示位线BL和bit_bar线BLB的电耦合路径比另一种方法遭受明显较小的电阻(欧姆)损耗。
图2D是根据至少一些实施例的半导体器件的截面214。
截面214用于对应于图2B的布局图206和图2C的208C的器件，并且更具体地对应于图2B和图2C中的每个中的切割线IID-IID'。
截面214中的层包括：掩埋M0(BM0)层，包括导电部222(1)'；掩埋VD(BVD)层，包括BVD结构220(1)'；有源区层，包括有源区AR(1)；MD/MG层，包括栅极导体G1、G2和G3以及MD接触结构MD(1)和MD(2)；VGD层，包括VGD结构VGD(1)和VGD(2)；M0层，包括导电部M0(1)和M0(2)；VIA0层；M1层，包括导电部M1(1)；VIA1层；以及M2层，包括导电部M2(1)。
如上所述，在图2B的布局图206中，没有MD图案在轨迹T6上对准，而另一种方法提供用于耦合至M0 PG图案并与轨迹T6对准的MD图案。在图2B的布局图206中不存在与轨迹T6对准的MD图案，这由图2D的MD/MG层中的‘ghostMD’形状(具有虚线边界线)反映。ghostMD形状指示根据另一种方法将以其他方式存在的MD结构但(同样)在截面214中不存在，因为对应的MD图案未对准于图2B的布局图206中的轨迹T6。
图2E是根据一些实施例的布局图208E。
布局图208E是布局图208C的替代方案。如此，图2E的布局图208E表示存储器单元204(1)和204(2)的第二部分，其中，(同样)第二部分对应于图2D中的层M0至M2。布局图208E包括层M0至M2。
在布局图208E中，表示写线WL[0](M1图案WL[0])和WL[1](M1图案WL[1])的M1图案的对应长轴的长度减小。在一些实施例中，由于M1图案WL[0]和M1图案WL[1]的长度减小，所以M1图案WL[0]和M1图案WL[1]中的每个都被称为岛图案。如此，M1图案WL[0]不与表示bit_bar线BLB的M2图案重叠，并且M1图案WL[1]不处于表示位线BL的M2图案上方。与图2C的布局图208C相比，布局图208E的优点在于，布局图208E中的M2图案BL和BLB表现出比布局图208C中的对应M2图案BL和BLB更低的位线电容。在一些实施例中，岛图案表示小于或基本等于但不大于Blech长度LBlech的导电部。注意，LBlech表示导体的长度，在该长度以下基本不发生电迁移。
图3A是根据一些实施例的存储器单元304(1)和304(2)的电路图。图3B至图3C是根据一些实施例的对应布局图306和308C。
图3A至图3C遵循与图2A至图2E类似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别对应但仍有差异的部件，编号约定对图3A至图3C使用3系列编号，而图2A至图2E对编号约定使用2系列编号。例如，图3B中的项目312(1)是单元边界，并且图2B中的对应项目212(1)是单元边界，并且其中：相似性反映在公共根_12(1)中；差异反映在图3B中对应的前导数字3和图2B中对应的前导数字2中。为了简洁起见，讨论将更多地集中在图3A至图3C与图2A至图2E之间的差异上而不是相似点上。
尽管图2A的每个存储器单元204(1)和204(2)是6T1P类型的存储器单元，但图3A中的每个存储器单元304(1)和304(2)是八晶体管(8T)双端口(2P)类型的存储器单元(8T2P存储器单元)。
尽管图2B的布局图206包括四个BVD图案，但图3B的布局图306包括六个BVD图案。更具体地，除了BVD图案220(1)-220(4)之外，布局图306还包括BVD图案320(5)和320(6)。类似于每个BVD图案220(1)-220(4)，每个BVD图案320(5)-320(6)的长轴与轨迹T6基本共线。然而，每个单元边界312(1)和312(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。而且，轨迹T6代表相对于MD图案的布置的镜面对称的轴。
与图2A的存储器单元204(1)相比，图3A的存储器单元304(1)还包括：PMOS上拉晶体管RPU1，耦合在VDD与节点ND1之间；PMOS读传输门晶体管RPG1P，耦合在节点ND1与第一读位线(RBL1)之间；PMOS上拉晶体管RPU2，耦合在VDD和节点ND2之间；以及PMOS读传输门晶体管RPG2P，耦合在节点ND1与第一读位线(RBL1)之间。
晶体管P2、N2和RPU1的栅电极与晶体管P1和N1的漏极电极耦合在一起。晶体管P4、N4和RPU2的栅电极与晶体管P3和N3的漏极电极耦合在一起。晶体管RPG1P和RPG2P的栅电极对应地耦合至读字线RWL[1]和RWL[0]。尽管在图2A中共享位线BL和bit_bar线BLB，但在图3A中不共享RBL1或RBL0。
图3B的布局图306包括层BM0至M0。图3C的布局图308C包括层M0至M2。
在图3C中，布局图308C表示布局图208C的扩展，例如，就附加图案而言。至少一些附加图案是布局图308C中位于虚线框外部的图案，该虚线框已被称为项目编号208C'。更具体地，相对于Y轴：三个M0图案的实例已在框208C'上方添加；三个M0图案的实例已在框208C'下方添加；M1图案328(1)、328(2)和328(4)已在框208C'上方延伸；M1图案328(1)、329(30和328(4)已在框208C'下方扩展；VIA0图案已在框208C'上方添加并与M1图案328(2)重叠；并且VIA0图案已在由M1图案328(3)重叠的框208C'下方添加。而且，在框208C'中，已改变由M1图案328(1)重叠的VIA0图案的位置，并且已改变由M1图案328(4)重叠的VIA0图案的位置。
图4A是根据一些实施例的存储器单元404(1)和404(2)的电路图。图4B是根据一些实施例的布局图406。
图4A至图4B遵循与图3A至图3C类似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别相对应但仍然具有差异的部件，编号约定对于图4A至图4B使用4系列编号，而图3A至图3C的编号约定使用3系列编号。例如，图4B中的项目412(1)是单元边界，并且图3B中的对应项目312(1)是单元边界，并且其中：相似性反映在公共根_12(1)中；差异反映在图4B中对应的前导数字4和图3B中对应的前导数字3中。为简洁起见，讨论将更多地集中在图4A至图4B与图3A至图3C之间的差异上而不是相似点上。
在图3A中，写传输门WPG1N-WPG4N是NMOS，而对应的写传输门WPG1P、WPG2P、WPG3P和WPG4P在图4A中是PMOS。
读传输门RPG1P和RPG2P在图3A中是PMOS，而读传输门RPG1N和RPG2N在图4A中是NMOS。
尽管图3A具有上拉晶体管RPU1和RPU2，它们是PMOS并且对应地耦合至节点ND1和ND2，但图4A具有下拉晶体管RPD1和RPD2。下拉晶体管RPD1和RPD2是NMOS。下拉晶体管RPD1耦合在节点ND1与VSS之间。下拉晶体管RPD2耦合在节点ND2与VSS之间。每个BVD图案的长轴与轨迹T6基本共线。
图4B的布局图406包括层BM0至M0。层M0至M2的对应布局图由图3C的布局图308C表示。
图5A是根据一些实施例的存储器单元504(1)和504(2)的电路图。图5B是根据一些实施例的布局图506。
图5A至图5B遵循与图4A至图4B类似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别相对应但仍然具有差异的部件，编号约定对于图5A至图5B使用5系列编号，而图4A至图4B的编号约定使用4系列编号。例如，图5B中的项目512(1)是单元边界，并且图4B中的对应项目412(1)是单元边界，并且其中：相似性反映在公共根_12(1)中；差异反映在图5B中对应的前导数字5和图4B中对应的前导数字4中。为简洁起见，讨论将更多地集中在图5A至图5B与图4A至图4B之间的差异上而不是相似点上。
在图4A中，写传输门WPG1P-WPG4P是PMOS，而对应的写传输门WPG1N、WPG2N、WPG3N和WPG4N在图5A中是NMOS。图5B的布局图506包括层BM0至M0。层M0至M2的对应布局图由图3C的布局图308C表示。然而，每个单元边界512(1)和512(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。每个BVD图案的长轴与轨迹T6基本共线。
图6A是根据一些实施例的存储器单元604(1)和604(2)的电路图。图6B是根据一些实施例的布局图606。
图6A至图6B遵循与图5A至图5B类似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别相对应但仍然具有差异的部件，编号约定对于图6A至图6B使用6系列编号，而图5A至图5B的编号约定使用5系列编号。例如，图6B中的项目612(1)是单元边界，并且图5B中的对应项目512(1)是单元边界，并且其中：相似性反映在公共根_12(1)中；差异反映在图6B中对应的前导数字6和图5B中对应的前导数字5中。为简洁起见，讨论将更多地集中在图6A至图6B与图5A至图5B之间的差异上而不是相似点上。
在图5A中，写传输门WPG1N-WPG4N是NMOS，而对应的写传输门WPG1P、WPG2P、WPG3P和WPG4P在图6A中是PMOS。读传输门RPG1N和RPG2N在图5A中是NMOS，而对应的读传输门RPG1P和RPG2P在图6A中是PMOS。尽管图5A使用为NMOS的下拉晶体管RPD1和RPD2，但图6A使用为PMOS的上拉晶体管RPU1和RPU2(见图3A)。然而，每个单元边界612(1)和612(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。每个BVD图案的长轴与轨迹T6基本共线。
图6B的布局图606包括层BM0至M0。层M0至M2的对应布局图由图3C的布局图308C表示。
图7A是根据一些实施例的存储器单元704(1)和704(2)的电路图。图7B是根据一些实施例的布局图706。
图7A至图7B遵循与图3A至图3B类似的编号方案。尽管对应，但某些部件也有所不同。为了帮助识别对应但仍然具有差异的元件，编号约定对图7A至图7B使用7系列编号，而图3A至图3B对编号约定使用3系列编号。例如，图7B中的项目712(1)是单元边界，并且图3B中的对应项目312(1)是单元边界，并且其中：相似性反映在公共根_12(1)中；差异反映在图7B中对应的前导数字7和图3B中对应的前导数字3中。为简洁起见，讨论将更多地集中在图7A至图7B与图3A至图3B之间的差异上而不是相似点上。
尽管图3A的每个存储器单元304(1)和304(2)是8T2P类型的存储器单元，但图7A中的每个存储器单元704(1)和704(2)是十晶体管(10T)三端口(3P)类型的存储器单元(10T3P存储器单元)。
尽管图2B的布局图206包括四个BVD图案，但图7B的布局图706包括六个BVD图案。每个BVD图案的长轴与轨迹T6基本共线。轨迹T6是每个BVD图案的镜像对称轴线。然而，每个单元边界712(1)和712(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。
与图3A的存储器单元304(1)相比，图7A的存储器单元704(1)还包括：PMOS上拉晶体管RPU3，耦合在VDD与节点ND3之间；PMOS读传输门晶体管RPG3P，耦合在节点ND3与读位线RBL4之间；PMOS上拉晶体管RPU4，耦合在VDD和节点ND4之间；以及PMOS读传输门晶体管RPG4P，耦合在节点ND4与读位线RBL3之间。然而，每个单元边界712(1)和712(2)相对于X轴具有四个接触多晶硅间距(4CPP)的宽度。
晶体管P1、N1和RPU3的栅电极与晶体管P1和N1的漏极电极耦合在一起。晶体管P3、N3和RPU4的栅电极与晶体管P4和N4的漏极电极耦合在一起。晶体管RPG3P和RPG4P的栅电极对应地耦合至读字线RWL[3]和RWL[4]。尽管在图2A中共享位线BL和bit_bar线BLB，但在图7A中不共享RBL3或RBL4。
图7B的布局图706包括层BM0至M0。
图8是根据一些实施例的制造半导体器件的方法800的流程图。
根据一些实施例，方法800例如可使用DA系统1000(图10，下面讨论)和集成电路(IC)、制造系统1100(图11，下面讨论)来实现。可根据方法800制造的半导体器件的实例包括图1的半导体器件100。
在图8中，方法800包括框802-804。在框802处，生成布局图，该布局图尤其包括本文公开的布局图中的一个或多个等。根据一些实施例，框802例如可使用DA系统1000(图10，在下面讨论)来实现。流程从框802进行到框804。
在框804处，基于布局图，(A)进行一次或多次光刻曝光；或(B)制造一个或多个半导体掩模；或(C)制造半导体器件的一层中的一个或多个元件。参见图11的以下讨论。
图9是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图9的流程图示出包括图8的框802中的附加框。
在图9中，流程图包括框902至928。在框902处，生成有源区域(AA)图案。AA图案的实例在图2B中示出。流程从框902进行到框904。
在框904处，生成与四个轨迹线基本对准的栅极图案。栅极图案的实例在图2B中示出，该等栅极图案与图2B中的轨迹线T3、T5、T7和T9对应地对准。使栅极图案与四个轨迹线对应的好处是，对应的单元边界相对于X轴的宽度为四个接触多晶硅间距(4CPP)。4CPP宽边界的实例是图2B的边界212(1)和212(2)。从框904，流程进行到框906。
在框906处，将栅极图案对准在AA图案中的对应AA图案的对应第一部分上方。在图2B中示出将栅极图案对准在AA图案中的对应AA图案的对应第一部分上方的实例。从框906，流程进行到框908。
在框908处，生成接触件到晶体管元件图案(MD图案)。MD图案的实例在图2B中示出。从框908，流程进行到框910。
在框910处，将MD图案散布在栅极图案之间以及AA图案中的对应AA图案的对应第二部分上方。在图2B中示出将MD图案对准在AA图案中的对应AA图案的对应第二部分上方的实例。从框910，流程进行到框912。
在框912处，生成VGD图案。VGD图案的实例在图2B中示出。从框912，流程进行到框914。
在框914处，将VGD图案布置在栅极图案和MD图案中的对应的栅极图案和MD图案上方。布置在栅极图案和MD图案中的对应栅极图案和MD图案上方的VGD图案的布置的实例是图2B中的VGD图案的布置。从框914，流程进行到框916。
在框916处，生成M_1st图案。M_1st图案的实例是图2B中的M0个图案。从框916，流程进行到框918。
在框918处，将M_1st图案布置在VGD图案中的对应VGD图案上方。VGD图案中的对应VGD图案上方的M_1st图案布置的实例是图2B中的对应的VGD图案上的M0个图案的布置。从框918，流程进行到框920。
在框920处，生成BVD图案。BVD图案的实例是图2B的BVD图案220(1)-220(4)。从框920，流程进行到框922。
在框922处，将BVD图案布置在AA图案中的对应AA图案的对应第三部分上方。AA图案中的对应AA图案的对应第三部分上方的BVD图案的布置的实例是图2B中的BVD图案220(1)-220(4)的布置。从框922，流程进行到框924。
在框924处，将BVD图案配置为矩形。矩形BVD图案的实例是其长轴在Y轴的方向上延伸的图2B的BVD图案220(1)-220(4)。从框924，流程进行到框926。
在框926处，生成BM_1st图案，该等图案对应地被指定为提供第一或第二参考电压。对应地被指定为提供第一或第二参考电压的BM_1st图案的实例是图2B的被指定为提供VDD的BM0图案222(1)和222(3)以及图2B的被指定为提供VSS的BM0图案222(2)。从框926，流程进行到框928。
在框928处，在BVD图案中的对应BVD图案下方布置BM_1st图案。BVD图案中的对应BVD图案的下方的BM_1st图案的布置的实例是图2B中的BM0图案222(1)-222(3)的布置。
图10是根据一些实施例的电子设计自动化(EDA)系统1000的框图。
在一些实施例中，EDA系统1000包括APR系统。根据一个或多个实施例，本文描述的设计布局图例如可使用根据一些实施例的EDA系统1000来实施。
在一些实施例中，DA系统1000是通用计算设备，包括硬件处理器1002和非瞬时计算机可读存储介质1004。除其他外，存储媒介1004用计算机程序代码1006(即可执行指令集)编码，即存储该计算机程序代码。通过硬件处理器1002执行指令1006(至少部分地)表示一种EDA工具，该EDA工具实施根据一个或多个实施例(下文中，所提到的过程和/或方法)的本文描述的方法的一部分或全部。
处理器1002通过总线1008电耦合至计算机可读存储媒介1004。处理器1002还通过总线1008电连接至I/O接口1010。网络接口1012也通过总线1008电连接至处理器1002。网络接口1012连接至网络1014，以使得处理器1002和计算机可读存储介质1004能够通过网络1014连接至外部元件。处理器1002被配置为执行编码在计算机可读存储介质1004中的计算机程序代码1006，以使系统1000可用于执行所提到的过程和/或方法的一部分或全部。在一个或者多个实施例中，处理器1002为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或者多个实施例中，计算机可读存储媒介1004是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介1004包括半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，计算机可读存储媒介1004包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1004存储计算机程序代码1006，该计算机程序代码被配置为使系统1000(其中此类执行(至少部分地)代表EDA工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质1004还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1004存储标准单元库1007，包括诸如本文公开的标准单元。在一个或多个实施例中，存储介质1004存储对应于本文公开的一个或多个布局的一个或多个布局图1009。
DA系统1000包括I/O接口1010。I/O接口1010耦合至外部电路。在一个或者多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器1002的光标方向键。
DA系统1000还包括耦合至处理器1002的网络接口1012。网络接口1012允许系统1000与与一个或多个其他电脑系统连接的网络1014连通。网络接口1012包括无线网接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA或有限网络接口，如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多系统1000中实施所描述的工艺和/或方法的一部分或全部。
系统1000被配置为通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其他参数，以供处理器1002处理。信息通过总线1008传输到处理器1002。EDA系统1000被配置为通过I/O接口1010接收与UI有关的信息。信息作为用户接口(UI)1042存储在计算机可读介质1004中。
在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为EDA工具的部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由EDA系统1000使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的VIRTUOSO等工具或另一种合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非暂时性计算机可读记录媒介的实例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如DVD等光盘、诸如硬盘等磁盘、诸如ROM、RAM、存储器卡等半导体存储器中的一个或多个。
图11是根据一些实施例的集成电路(IC)制造系统1100以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1100来制造以下各项中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个元件。
在图11中，IC制造系统1100包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1120、掩模室1130和IC生产厂/生产商制造厂(“fab”)1150和/或与制造IC器件1160有关的服务。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室1120、掩模室1130和IC fab 1150中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室1120、掩模室1130和IC fab 1150的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1120生成IC设计布局图1122。IC设计布局图1122包括为IC器件1160设计的各种几何图案。几何图案对应于构成要制造的IC器件1160的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图1122的一部分包括各种IC特征，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔、以及用于接合焊盘的开口，以形成在布置在半导体衬底上的半导体衬底(诸如硅晶圆)和各种材料层中。设计室1120实施适当的设计程序以形成IC设计布局图1122。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1122被呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1122可以GDSII文件格式或DFI文件格式表示。
掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造一个或多个掩模1145，以根据IC设计布局图1122来制造IC器件1160的各个层。掩模室1130执行掩模数据准备1132，其中，IC设计布局图1122被翻译成表示数据文件(“RDF”)。掩模数据准备1132向掩模制造1144提供RDF。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1145或半导体晶圆1153。通过掩模数据准备1132操纵设计布局图1122，以符合掩模写入器的特定特性和/或IC fab 1150的要求。在图11中，掩模数据准备1132和掩模制造1144被示出为单独要素。在一些实施例中，掩模数据准备1132和掩模制造1144能够共同称为掩模数据准备。
在一些实施例中，掩模数据准备1132包括光学邻近修正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括另外的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，MRC用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1122，该掩模创建规则包含一定的几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，这可撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，LPC模拟将由ICfab 1150实施以制造IC器件1160的处理。LPC基于IC设计布局图1122来模拟此处理，以创建模拟的制造器件，诸如IC器件1160。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等或其组合。在一些实施例中，已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1122。
应当理解，为了清楚起见，掩模数据准备1132的以上描述已被简化。在一些实施例中，数据准备1132包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1122。此外，可以各种不同的顺序执行在数据准备1132期间应用于IC设计布局图1122的工艺。
在掩模数据准备1132之后以及在掩模制造1144期间，基于修改的IC设计布局图1122来制造掩模1145或一组掩模1145。在一些实施例中，掩模制造1144包括基于IC设计布局图1122来执行一次或多次光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于根据修改后的IC设计布局图1122在掩模(光掩模或中间掩模)1145上形成图案。掩模1145可以各种技术形成。在一些实施例中，使用二元技术形成掩模1145。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个实例中，掩模1145的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造1144生成的一个或多个掩模用于各种工艺中。例如，此类掩模用于离子注入工艺中以在半导体晶圆1153中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆1153中形成各种刻蚀区，和/或用于其他合适的工艺中。
IC fab 1150包括制造工具1152，该等制造工具被配置为在半导体晶圆1153上执行各种制造操作，使得根据一个或多个掩模(例如，掩模1145)制造IC器件1160。在各种实施例中，制造工具1152包括以下各项中的一个或多个：晶圆步进机、离子注入机、光刻胶涂覆机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或如本文讨论的能够执行一个或多个合适的制造工艺的其他制造器件。
IC fab 1150使用通过掩模室1130制造的掩模1145来制造IC器件1160。因此，ICfab 1150至少间接使用IC设计布局图1122以制备IC器件1160。在一些实施例中，使用掩模1145，通过IC fab 1150制造半导体晶圆1153以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122执行一个或多个光刻曝光。半导体晶圆1153包括硅衬底或具有其上形成有多个材料层的其他合适的衬底。半导体晶圆1153还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
关于集成电路(IC)制造系统(例如，图11的系统1100)以及与之相关联的IC制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利中每个的全部内容通过引用并入于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
在实施例中，一种存储器器件包括：有源区，在第一方向上延伸；栅电极，在垂直于所述第一方向的第二方向上延伸，相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器器件相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至所述有源区中的对应有源区的对应第一部分，并相对于垂直于所述第一和第二方向中的每个的第三方向处于所述第一部分上方；接触件到晶体管元件结构(MD结构)，在所述有源区中的对应有源区的第二对应部分上方并与其电耦合，在所述第二方向上延伸，并散布在所述栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，在所述栅电极和所述MD结构中的对应栅电极和MD结构上方并与其电耦合；导电部，在第一金属化层(M_1st层)中，在所述第一方向上延伸，并在所述VGD结构中的对应VGD结构上方并与其电耦合；掩埋接触件到晶体管元件结构(BVD结构)，在所述有源区中的对应有源区的第三对应部分下方并与其电耦合；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在所述第一方向上延伸，并在所述BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压。
在实施例中，相对于所述第一方向，所述存储器器件具有中线；并且所述BVD结构对应的长轴基本沿着所述中线对准。在实施例中，所述BVD结构是矩形的并具有在所述第二方向上延伸的对应长轴。在实施例中，所述有源区的对应长轴在所述第一方向上延伸；所述有源区的对应短轴在所述第二方向上延伸；所述BVD结构的对应长轴在所述第二方向上延伸；并且所述BVD结构的所述长轴的大小与所述有源区的所述短轴的大小基本相同。在实施例中，所述BVD结构的数量与所述有源区的数量相同；并且所述BVD结构以一比一(1:1)的比率与所述有源区重叠。在实施例中，相对于所述第二方向，每个BVD结构在所述对应有源区上基本居中。在实施例中，第一通孔结构，在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合；导电部，在第二金属化层(M_2nd层)中，在所述第二方向上延伸，并在所述第一通孔结构中的对应VGD结构上方并与其电耦合；第二通孔结构，在所述M_2nd层中的对应导电部上方并与其电耦合；导电部，在第三金属化层(M_3rd层)中，在所述第一方向上延伸，并在所述第二通孔结构中的对应VGD结构上方并与其电耦合；并且所述M_3rd层中的所述导电部中的第一和第二导电部对应地是所述存储器器件的位线和bit_bar线。在实施例中，第一通孔结构，在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合；导电部，在第二金属化层(M_2nd层)中，在所述第二方向上延伸，并在所述第一通孔结构中的对应VGD结构上方并与其电耦合；所述M_2nd层中的所述导电部中的一个或多个对应地是所述存储器器件的对应一个或多个写线；以及所述一个或多个写线中的每个在所述第二方向上具有短于Blech长度的长度。在一些实施例中，所述存储器器件是六晶体管、单端口类型的存储器器件。在实施例中，所述存储器器件是八晶体管、双端口类型的存储器器件；所述存储器器件还包括：存储器锁存器；写位线(WBL)和写bit_bar线(WBL_bar)，对应地电耦合至所述存储器锁存器；以及第一读位线(RBL0)，电耦合至所述存储器锁存器；并且其中：所述WBL和所述WBL_bar中的每个与另一存储器器件共享；并且所述RBL0未与另一存储器器件共享。在实施例中，所述存储器器件还包括：写传输门(WPG)，对应地电耦合至所述存储器锁存器；以及读传输门(RPG)，对应地电耦合至所述存储器锁存器；并且其中，以下组合中的一个为真：所述WPG是NMOS，并且所述RPG是PMOS；所述WPG是PMOS，并且所述RPG是NMOS；所述WPG是NMOS，并且所述RPG是NMOS；或所述WPG是PMOS，并且所述RPG是PMOS。在实施例中，所述存储器器件是十晶体管、三端口类型的存储器器件；所述存储器器件还包括：存储器锁存器；写位线(WBL)和写bit_bar线(WBL_bar)，对应地电耦合至所述存储器锁存器；以及第一读位线(RBL(A)0)、第二读位线(RBL(A)1)、第三读位线(RBL(B)0)和第四读位线(RBL(B)1)，对应地电耦合至所述存储器锁存器；并且其中：所述WBL和所述WBL_bar中的每个与另一存储器器件共享；并且所述RBL(A)0、RBL(A)1、RBL(B)0和RBL(B)1均未与另一存储器器件共享。在实施例中，所述存储器器件还包括：写传输门(WPG)，对应地电耦合至所述存储器锁存器；以及读传输门(RPG)，对应地电耦合至所述存储器锁存器；并且其中，所述WPG为NMOS，并且RPG为PMOS。
在实施例中，一种(制造包括存储器单元区的半导体器件的)方法，针对所述存储器单元区，对应存储器单元的对应布局图存储在非暂时性计算机可读介质上，所述方法包括生成所述布局图，包括：生成在第一方向上延伸的有源区域(AA)图案；生成在垂直于所述第一方向的第二方向上延伸的栅极图案，并相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器单元相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度；相对于垂直于所述第一和第二方向中的每个的第三方向，在所述AA图案中的对应AA图案的对应第一部分上方对准所述栅极图案；生成在所述第二方向上延伸的接触件到晶体管元件图案(MD图案)；将所述MD图案散布在所述栅极图案中的对应栅极图案之间以及所述AA图案中的对应AA图案的第二对应部分上方；生成通孔到栅极/MD(VGD)图案；将所述VGD图案布置在所述栅极图案和所述MD图案中的对应栅极图案和MD图案上方；生成被指定用于第一金属化层并在所述第一方向上延伸的导电图案(M_1st图案)；将所述M_1st图案布置在所述VGD图案中的对应VGD图案上方；生成掩埋接触件到晶体管元件图案(BVD图案)；将所述BVD图案布置在所述AA图案中的对应AA图案的第三对应部分上方；将所述BVD图案配置为具有在所述第二方向上延伸的对应长轴的矩形；以及生成被指定用于第一掩埋金属化层的掩埋导电图案(BM_1st图案)，在所述第一方向上延伸，并对应地被指定为提供第一参考电压或第二参考电压；以及在所述BVD图案中的对应BVD图案下方布置所述BM_1st图案。
在实施例中，所述方法还包括：基于所述布局图而执行以下操作中的至少一个：(A)进行一次或多次光刻曝光；(B)制造一个或多个半导体掩模；或(C)在半导体集成电路的层中制造至少一个元件。在实施例中，相对于所述第一方向，所述存储器单元具有中线；以及所述生成所述布局图还包括：沿着所述中线将所述BVD图案的对应长轴基本对准。在实施例中，所述生成所述布局图还包括：将所述AA图案的对应长轴配置为在所述第一方向上延伸；将所述AA图案的对应短轴配置为在所述第二方向上延伸；将所述BVD图案的对应长轴配置为在所述第二方向上延伸；以及将所述BVD图案的所述长轴和所述AA图案的所述短轴调整为基本相同的大小。在实施例中，所述生成所述布局图还包括：将所述多个BVD图案的数量与所述多个AA图案的数量设置为相同；以及将所述BVD图案布置为以一比一(1:1)的比率与所述AA图案重叠。在实施例中，所述生成所述布局图还包括：相对于所述第二方向，使每个BVD图案在所述对应AA图案上基本居中。
在实施例中，一种存储器器件包括：有源区，在第一方向上延伸；栅电极，在垂直于所述第一方向的第二方向上延伸，相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器器件相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至所述有源区中的对应有源区的对应第一部分，并相对于垂直于所述第一和第二方向中的每个的第三方向处于所述第一部分上方；接触件到晶体管元件结构(MD结构)，在所述有源区中的对应有源区的第二对应部分上方并与其电耦合，在所述第二方向上延伸，并散布在所述栅电极中的对应栅电极之间；通孔到栅极/MD(VGD)结构，在所述栅电极和所述MD结构中的对应栅电极和MD结构上方并与其电耦合；导电部，在第一金属化层(M_1st层)中，在所述第一方向上延伸，并在所述VGD结构中的对应VGD结构上方并与其电耦合；掩埋接触件到晶体管元件结构(BVD结构)，在所述有源区中的对应有源区的第三对应部分下方并与其电耦合；以及掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在所述第一方向上延伸，并在所述BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压；并且其中：相对于所述第一方向，所述存储器器件具有中线；并且所述BVD结构对应的长轴基本沿着所述中线对准。
在实施例中，所述BVD结构是矩形的并具有在所述第二方向上延伸的对应长轴。在实施例中，所述有源区的对应长轴在所述第一方向上延伸；所述有源区的对应短轴在所述第二方向上延伸；所述BVD结构的对应长轴在所述第二方向上延伸；并且所述BVD结构的所述长轴的大小与所述有源区的所述短轴的大小基本相同。在实施例中，所述BVD结构的数量与所述有源区的数量相同；所述BVD结构以一比一(1:1)的比率与所述有源区重叠；并且相对于所述第二方向，每个BVD结构在所述对应有源区上基本居中。
在实施例中，一种半导体器件包括：第一和第二写字线；以及第一和第二存储器单元，所述存储器单元中的每个包括：存储器锁存器，包括：第一PMOS晶体管，耦合在第一电源电压与第一节点之间；第一NMOS晶体管，耦合在所述第一节点与第二电源电压之间；第二PMOS晶体管，耦合在所述第一电源电压与第二节点之间；以及第二NMOS晶体管，串联耦合在所述第二节点与所述第二电源电压之间；所述第一PMOS晶体管和所述第一NMOS晶体管的栅电极，耦合至所述第二节点；并且所述第二PMOS晶体管和所述第二NMOS晶体管的栅电极，耦合至所述第一节点；第一传输门，耦合在所述第一节点与位线之间；第二传输门，耦合在所述第二节点与bit_bar线之间；以及所述第一和第二传输门的栅电极，耦合至所述第一或第二写字线中的对应一个；栅极线，对应地形成在所述有源区上方，并具有在第一方向上延伸的对应长轴；对于所述第一和第二存储器单元中的每个，所述第一和第二PMOS晶体管、第一和第二NMOS晶体管、第一和第二传输门的所述栅电极对应地耦合至所述栅极线；并且所述栅极线被组织为相对于基本垂直于所述第一方向的第二方向不重叠的第一、第二、第三和第四组，每个组包括具有基本共线的长轴的两个或多个栅极线；并且所述第一和第二存储器单元中的每个耦合至所述第一、第二、第三和第四组中的每个中的所述栅极线中的对应一个，使得所述第一和第二存储器单元中的每个是四接触多晶硅间距(4CPP)存储器单元。在实施例中，所述半导体器件还包括：有源区，在第二方向上延伸；所述第一和第二PMOS晶体管、第一和第二NMOS晶体管、第一和第二传输门的沟道对应地形成在所述有源区中；以及一个或多个第一电源导轨和一个或多个第二电源导轨，它们中的每个对应地形成在所述有源区的下方，并且它们中的每个具有在所述第二方向上延伸的长轴；每个第一电源轨提供所述第一电源电压；并且每个第二电源轨提供第二电源电压。在实施例中，所述第一和第二传输门中的每个是NMOS；或所述第一和第二传输门中的每个是PMOS。在实施例中，所述半导体器件还包括：第一金属化层(M_1st层)，在所述栅极线上方；第二层金属化层(M_2nd层)，在所述M_1st层上方；以及第三层金属化层(M_3rd层)，在所述M_2nd层上方；并且其中：所述位线在所述M_3rd层中包括一个或多个导电部；并且bit_bar线在所述M_3rd层中包括一个或多个导电部。在实施例中，所述半导体器件还包括：第一金属化层(M_1st层)，在所述栅极线上方；以及第二层金属化层(M_2nd层)，在所述M_1st层上方；并且其中：所述第一写字线在所述M_2nd层中包括一个或多个导电部；并且所述第二写字线在所述M_2nd层中包括一个或多个导电部。在实施例中，对于所述第一写字线，所述M_2nd中的一个或多个导电部中的每个是岛；并且对于所述第二写字线，所述M_2nd中的一个或多个导电部中的每个是岛。
在实施例中，一种半导体器件包括：第一和第二写字线；第一和第二读字线；以及第一和第二读位线；以及第一和第二存储器单元，所述存储器单元中的每个包括：存储器锁存器，包括：第一PMOS晶体管，耦合在第一电源电压与第一节点之间；第一NMOS晶体管，耦合在所述第一节点与第二电源电压之间；第二PMOS晶体管，耦合在所述第一电源电压与第二节点之间；以及第二NMOS晶体管，串联耦合在所述第二节点与所述第二电源电压之间；所述第一PMOS晶体管和所述第一NMOS晶体管的栅电极，耦合至所述第二节点；并且所述第二PMOS晶体管和所述第二NMOS晶体管的栅电极，耦合至所述第一节点；第一传输门，耦合在所述第一节点与写位线之间；第二传输门，耦合在所述第二节点与写bit_bar线之间；拉动晶体管，耦合在第三节点与所述第一电源电压或所述第二电源电压之间；第三传输门，耦合在所述第三节点与所述第一或第二读位线中的对应一个之间；以及所述第一和第二传输门的栅电极，耦合至所述第一或第二写字线中的对应一个；所述拉动晶体管的栅电极，耦合至所述第一节点或所述第二节点；以及栅极线，对应地形成在所述有源区上方，并具有在第一方向上延伸的对应长轴；对于所述第一和第二存储器单元中的每个，所述第一和第二PMOS晶体管、第一和第二NMOS晶体管、第一、第二和第三传输门和所述拉动晶体管的所述栅电极对应地耦合至所述栅极线；并且所述栅极线被组织为相对于基本垂直于所述第一方向的第二方向不重叠的第一、第二、第三和第四组，每个组包括具有基本共线的长轴的两个或多个栅极线；并且所述第一和第二存储器单元中的每个耦合至所述第一、第二、第三和第四组中的每个中的所述栅极线中的对应一个，使得所述第一和第二存储器单元中的每个是四接触多晶硅间距(4CPP)存储器单元。在实施例中，半导体器件还包括：第一和第二写字线；第一、第二、第三和第四读字线；以及第一、第二、第三和第四读位线；以及第一和第二存储器单元，所述存储器单元中的每个包括：存储器锁存器，包括：第一PMOS晶体管，耦合在第一电源电压与第一节点之间；第一NMOS晶体管，耦合在所述第一节点与第二电源电压之间；第二PMOS晶体管，耦合在所述第一电源电压与第二节点之间；以及第二NMOS晶体管，串联耦合在所述第二节点与所述第二电源电压之间；所述第一PMOS晶体管和所述第一NMOS晶体管的栅电极，耦合至所述第二节点；并且所述第二PMOS晶体管和所述第二NMOS晶体管的栅电极，耦合至所述第一节点；第一传输门，耦合在所述第一节点与写位线之间；第二传输门，耦合在所述第二节点与写bit_bar线之间；第一拉动晶体管，耦合在第三节点与所述第一电源电压或所述第二电源电压之间；第二拉动晶体管，耦合在第四节点与所述第一电源电压或所述第二电源电压之间；第三传输门，耦合在所述第三节点与所述第一或第三第二读位线中的对应一个之间；以及第四传输门，耦合在所述第四节点与所述第二或第四读位线中的对应一个之间；所述第一和第二传输门的栅电极，耦合至所述第一或第二写字线中的对应一个；所述第一拉动晶体管的栅电极，耦合至所述第一节点；以及所述第二拉动晶体管的栅电极，耦合至所述第二节点；以及栅极线，对应地形成在所述有源区上方，并具有在第一方向上延伸的对应长轴；对于所述第一和第二存储器单元中的每个，所述第一和第二PMOS晶体管、第一和第二NMOS晶体管、第一、第二、第三、和第四传输门和所述第一和第二拉动晶体管的所述栅电极对应地耦合至所述栅极线；并且所述栅极线被组织为相对于基本垂直于所述第一方向的第二方向不重叠的第一、第二、第三和第四组，每个组包括具有基本共线的长轴的两个或多个栅极线；并且所述第一和第二存储器单元中的每个耦合至所述第一、第二、第三和第四组中的每个中的所述栅极线中的对应一个，使得所述第一和第二存储器单元中的每个是四接触多晶硅间距(4CPP)存储器单元。
在实施例中，一种制造包括存储器单元区的半导体器件的方法，针对存储器单元区，对应存储器单元的对应布局图存储在非暂时性计算机可读介质上，方法包括生成布局图，包括：生成在第一方向上延伸的有源区域(AA)图案；生成在垂直于第一方向的第二方向上延伸的栅极图案，并相对于在第二方向上延伸的四个对应轨迹线基本对准，使得存储器单元相对于第一方向具有四个接触多晶硅间距(4CPP)的宽度；相对于垂直于第一和第二方向中的每个的第三方向，在AA图案中的对应AA图案的对应第一部分上方对准栅极图案；生成在第二方向上延伸的接触件到晶体管元件图案(MD图案)；将MD图案散布在栅极图案中的对应栅极图案之间以及AA图案中的对应AA图案的第二对应部分上方；生成通孔到栅极/MD(VGD)图案；将VGD图案布置在栅极图案和MD图案中的对应栅极图案和MD图案上方；生成被指定用于第一金属化层并在第一方向上延伸的导电图案(M_1st图案)；将M_1st图案布置在VGD图案中的对应VGD图案上方；生成掩埋接触件到晶体管元件图案(BVD图案)；将BVD图案布置在AA图案中的对应AA图案的第三对应部分上方；将BVD图案配置为具有在第二方向上延伸的对应长轴的矩形；以及生成被指定用于第一掩埋金属化层的掩埋导电图案(BM_1st图案)，在第一方向上延伸，并对应地被指定为提供第一参考电压或第二参考电压；以及在BVD图案中的对应BVD图案下方布置BM_1st图案。在实施例中，方法还包括：基于布局图而执行以下操作中的至少一个：(A)进行一次或多次光刻曝光；(B)制造一个或多个半导体掩模；或(C)在半导体集成电路的层中制造至少一个元件。在实施例中，相对于第一方向，存储器单元具有中线；以及生成布局图还包括：沿着中线将BVD图案的对应长轴基本对准。在实施例中，生成布局图还包括：将AA图案的对应长轴配置为在第一方向上延伸；将AA图案的对应短轴配置为在第二方向上延伸；将BVD图案的对应长轴配置为在第二方向上延伸；以及将BVD图案的长轴和AA图案的短轴调整为基本相同的大小。在实施例中，生成布局图还包括：将多个BVD图案的数量与多个AA图案的数量设置为相同；以及将BVD图案布置为以一比一(1:1)的比率与AA图案重叠。在实施例中，生成布局图还包括：相对于第二方向，使每个BVD图案在对应AA图案上基本居中。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
有源区，在第一方向上延伸；
栅电极，在垂直于所述第一方向的第二方向上延伸，相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器器件相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至所述有源区中的对应有源区的对应第一部分，并相对于垂直于所述第一和第二方向中的每个的第三方向处于所述第一部分上方；
接触件到晶体管元件结构(MD结构)，在所述有源区中的对应有源区的第二对应部分上方并与其电耦合，在所述第二方向上延伸，并散布在所述栅电极中的对应栅电极之间；
通孔到栅极/MD(VGD)结构，在所述栅电极和所述MD结构中的对应栅电极和MD结构上方并与其电耦合；
导电部，在第一金属化层(M_1st层)中，在所述第一方向上延伸，并在所述VGD结构中的对应VGD结构上方并与其电耦合；
掩埋接触件到晶体管元件结构(BVD结构)，在所述有源区中的对应有源区的第三对应部分下方并与其电耦合；以及
掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在所述第一方向上延伸，并在所述BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压。
2.根据权利要求1所述的存储器器件，其中：
相对于所述第一方向，所述存储器器件具有中线；并且
所述BVD结构对应的长轴基本沿着所述中线对准。
3.根据权利要求1所述的存储器器件，其中：
所述有源区的对应长轴在所述第一方向上延伸；
所述有源区的对应短轴在所述第二方向上延伸；
所述BVD结构的对应长轴在所述第二方向上延伸；并且
所述BVD结构的所述长轴的大小与所述有源区的所述短轴的大小基本相同。
4.根据权利要求1所述的存储器器件，其中：
所述BVD结构的数量与所述有源区的数量相同；并且
所述BVD结构以一比一(1:1)的比率与所述有源区重叠。
5.根据权利要求4所述的存储器器件，其中：
相对于所述第二方向，每个BVD结构在所述对应有源区上基本居中。
6.根据权利要求1所述的存储器器件，其中：
第一通孔结构，在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合；
导电部，在第二金属化层(M_2nd层)中，在所述第二方向上延伸，并在所述第一通孔结构中的对应第一通孔结构上方并与其电耦合；
第二通孔结构，在所述M_2nd层中的所述导电部中的对应导电部上方并与其电耦合；
导电部，在第三金属化层(M_3rd层)中，在所述第一方向上延伸，并在所述第二通孔结构中的对应第二通孔结构上方并与其电耦合；并且
所述M_3rd层中的所述导电部中的第一和第二导电部对应地是所述存储器器件的位线和bit_bar线。
7.根据权利要求1所述的存储器器件，其中：
第一通孔结构，在所述M_1st层中的所述导电部中的对应导电部上方并与其电耦合；
导电部，在第二金属化层(M_2nd层)中，在所述第二方向上延伸，并在所述第一通孔结构中的对应第一通孔结构上方并与其电耦合；
所述M_2nd层中的所述导电部中的一个或多个对应地是所述存储器器件的对应一个或多个写线；以及
所述一个或多个写线中的每个在所述第二方向上具有短于Blech长度的长度。
8.根据权利要求1所述的存储器器件，其中：
所述存储器器件是六晶体管、单端口类型的存储器器件。
9.一种制造包括存储器单元区的半导体器件的方法，针对所述存储器单元区，对应存储器单元的对应布局图存储在非暂时性计算机可读介质上，所述方法包括生成所述布局图，包括：
生成在第一方向上延伸的有源区域(AA)图案；
生成在垂直于所述第一方向的第二方向上延伸的栅极图案，并相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器单元相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度；
相对于垂直于所述第一和第二方向中的每个的第三方向，在所述AA图案中的对应AA图案的对应第一部分上方对准所述栅极图案；
生成在所述第二方向上延伸的接触件到晶体管元件图案(MD图案)；
将所述MD图案散布在所述栅极图案中的对应栅极图案之间以及所述AA图案中的对应AA图案的第二对应部分上方；
生成通孔到栅极/MD(VGD)图案；
将所述VGD图案布置在所述栅极图案和所述MD图案中的对应栅极图案和MD图案上方；
生成被指定用于第一金属化层并在所述第一方向上延伸的导电图案(M_1st图案)；
将所述M_1st图案布置在所述VGD图案中的对应VGD图案上方；
生成掩埋接触件到晶体管元件图案(BVD图案)；
将所述BVD图案布置在所述AA图案中的对应AA图案的第三对应部分上方；
将所述BVD图案配置为具有在所述第二方向上延伸的对应长轴的矩形；以及
生成被指定用于第一掩埋金属化层的掩埋导电图案(BM_1st图案)，在所述第一方向上延伸，并对应地被指定为提供第一参考电压或第二参考电压；以及
在所述BVD图案中的对应BVD图案下方布置所述BM_1st图案。
10.一种存储器器件，包括：
有源区，在第一方向上延伸；
栅电极，在垂直于所述第一方向的第二方向上延伸，相对于在所述第二方向上延伸的四个对应轨迹线基本对准，使得所述存储器器件相对于所述第一方向具有四个接触多晶硅间距(4CPP)的宽度，电耦合至所述有源区中的对应有源区的对应第一部分，并相对于垂直于所述第一和第二方向中的每个的第三方向处于所述第一部分上方；
接触件到晶体管元件结构(MD结构)，在所述有源区中的对应有源区的第二对应部分上方并与其电耦合，在所述第二方向上延伸，并散布在所述栅电极中的对应栅电极之间；
通孔到栅极/MD(VGD)结构，在所述栅电极和所述MD结构中的对应栅电极和MD结构上方并与其电耦合；
导电部，在第一金属化层(M_1st层)中，在所述第一方向上延伸，并在所述VGD结构中的对应VGD结构上方并与其电耦合；
掩埋接触件到晶体管元件结构(BVD结构)，在所述有源区中的对应有源区的第三对应部分下方并与其电耦合；以及
掩埋导电部，在第一掩埋金属化层(BM_1st层)中，在所述第一方向上延伸，并在所述BVD结构中的对应BVD结构下方并与其电耦合，并对应地提供第一参考电压或第二参考电压；并且
其中：
相对于所述第一方向，所述存储器器件具有中线；并且
所述BVD结构对应的长轴基本沿着所述中线对准。
CN202110720262.5A 2020-06-29 2021-06-28 存储器器件及制造半导体器件的方法 Active CN113536727B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063045483P 2020-06-29 2020-06-29
US63/045,483 2020-06-29
US17/225,627 US11569246B2 (en) 2020-06-29 2021-04-08 Four CPP wide memory cell with buried power grid, and method of fabricating same
US17/225,627 2021-04-08

Publications (2)

Publication Number Publication Date
CN113536727A true CN113536727A (zh) 2021-10-22
CN113536727B CN113536727B (zh) 2024-02-23

Family

ID=78097034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110720262.5A Active CN113536727B (zh) 2020-06-29 2021-06-28 存储器器件及制造半导体器件的方法

Country Status (5)

Country Link
US (2) US11569246B2 (zh)
KR (1) KR102450745B1 (zh)
CN (1) CN113536727B (zh)
DE (1) DE102021110414A1 (zh)
TW (1) TWI784559B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199527A1 (en) * 2020-12-17 2022-06-23 Arm Limited Devices and Methods of Local Interconnect Stitches and Power Grids
US20230320055A1 (en) * 2022-03-31 2023-10-05 International Business Machines Corporation High density stacked vertical transistor static random access memory structure
US20240172407A1 (en) * 2022-11-17 2024-05-23 Samsung Electronics Co., Ltd. Integrated circuit including cell array and backside power rail

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090003029A1 (en) * 2007-06-11 2009-01-01 Kei Kato Semiconductor integrated circuit device
US20130242645A1 (en) * 2010-07-20 2013-09-19 University Of Virginia Patent Foundation Memory Cell
US20140015053A1 (en) * 2012-07-11 2014-01-16 International Business Machines Corporation Self-protected metal-oxide-semiconductor field-effect transistor
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局
CN109427741A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 包括pg对准单元的半导体器件和生成其布局的方法
US20200019672A1 (en) * 2018-07-16 2020-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having both aa-continuous and aa-discontinuous regions, and method and system for generating layout diagram of same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR102517568B1 (ko) * 2016-09-28 2023-04-03 삼성전자주식회사 반도체 장치
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US10929588B2 (en) 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
US11151296B2 (en) 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US10878158B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same
US11380693B2 (en) 2018-08-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including anti-fuse cell structure
KR102576212B1 (ko) 2018-09-21 2023-09-07 삼성전자주식회사 반도체 장치
US11031397B2 (en) 2018-09-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device integration with separated Fin-like field effect transistor cells and gate-all-around transistor cells
US10977418B2 (en) 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090003029A1 (en) * 2007-06-11 2009-01-01 Kei Kato Semiconductor integrated circuit device
US20130242645A1 (en) * 2010-07-20 2013-09-19 University Of Virginia Patent Foundation Memory Cell
US20140015053A1 (en) * 2012-07-11 2014-01-16 International Business Machines Corporation Self-protected metal-oxide-semiconductor field-effect transistor
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局
CN109427741A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 包括pg对准单元的半导体器件和生成其布局的方法
US20200019672A1 (en) * 2018-07-16 2020-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having both aa-continuous and aa-discontinuous regions, and method and system for generating layout diagram of same

Also Published As

Publication number Publication date
TW202217637A (zh) 2022-05-01
US20210408011A1 (en) 2021-12-30
CN113536727B (zh) 2024-02-23
KR20220001460A (ko) 2022-01-05
TWI784559B (zh) 2022-11-21
US11569246B2 (en) 2023-01-31
US20230156995A1 (en) 2023-05-18
DE102021110414A1 (de) 2021-12-30
KR102450745B1 (ko) 2022-10-04

Similar Documents

Publication Publication Date Title
US11652096B2 (en) Memory cell array and method of manufacturing same
US11637108B2 (en) Memory array circuit and method of manufacturing same
CN113536727B (zh) 存储器器件及制造半导体器件的方法
US11574107B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
US20230274073A1 (en) Method of manufacturing a semiconductor device including pg-aligned cells
US20230111939A1 (en) Method of forming semiconductor device
CN110858588A (zh) 制造半导体元件的方法
US11362090B2 (en) Semiconductor device having buried logic conductor type of complementary field effect transistor, method of generating layout diagram and system for same
CN114823712A (zh) 集成电路器件及形成方法
US20240047348A1 (en) Electrical fuse bit cell in integrated circuit having backside conducting lines
US20230402374A1 (en) Signal conducting line arrangements in integrated circuits
US20230253328A1 (en) Method of making a semiconductor device with v2v rail
US11844205B2 (en) Semiconductor device including trimmed-gates and method of forming same
US11569248B2 (en) Integrated circuit including eFuse cell
CN113299609B (zh) 半导体器件及其制造方法以及用于生成布局图的系统
US11967596B2 (en) Power rail and signal conducting line arrangement
US11776958B2 (en) Semiconductor device having buried logic conductor type of complementary field effect transistor, method of forming same
US20230008349A1 (en) Sram device for fpga application
US20230067311A1 (en) Integrated circuits having stacked transistors and backside power nodes

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant