CN108281419A - 无传输门的电路单元以及包括该单元的集成电路布局 - Google Patents

无传输门的电路单元以及包括该单元的集成电路布局 Download PDF

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Abstract

本发明的实施例提供了触发器电路的半导体标准单元和包括该单元的集成电路。触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的导电布线以及基本平行于基本垂直于第一方向的第二方向延伸并且形成在与第一层级不同的第二层级上的栅电极层。触发器电路包括由半导体鳍和栅电极层制成的晶体管，触发器接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少导电布线在晶体管之中传输。

Description

无传输门的电路单元以及包括该单元的集成电路布局
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体标准单元以及包括该单元的集成电路布局。
背景技术
现今，集成电路可以包括具有不同功能的许多标准单元。例如，标准单元可以是诸如AND门、OR门、XOR门、NOT门、NAND门、NOR门和XNOR门的逻辑门和诸如多路复用器、触发器、加法器和计数器的组合逻辑电路。标准单元可以用于实现复杂的集成电路功能。当设计具有特定功能的集成电路时，选择标准单元。下一步，设计者或EDA(电子设计自动化)或ECAD(电子计算机辅助设计)工具绘制包括选定的标准单元和/或非标准单元的集成电路的设计布局。将设计布局转换成光掩模。之后，当将各个层的通过利用光掩模的光刻工艺限定的图案转印至衬底时，可以制造半导体集成电路。
为了便于集成电路设计，建立了包括常用的标准单元及其对应布局的库。因此，当设计集成电路时，设计者可以从库中选择所需的标准单元，并且将选定的标准单元放置在自动布局和布线块中，从而可以创建集成电路的布局。
发明内容
根据本发明的一个方面，提供了一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；以及多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。
根据本发明的另一个方面，提供了一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸，以及多个栅极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括多个晶体管，所述多个晶体管至少实现接收输入数据信号和时钟信号的与或非(AOI)逻辑或或与非(OAI)逻辑、存储所述输入数据信号的存储块和输出指示存储的数据的数据输出信号的输出块，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，以及所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。
根据本发明的又一个方面，提供了一种集成电路，包括在第一方向上彼此紧邻的触发器电路的第一半导体标准单元和第二半导体标准单元，其中，所述第一半导体标准单元包括：多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；和多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述第一半导体标准单元接收的唯一时钟信号，以及所述数据输入信号、所述时钟信号以及所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输，以及所述第一半导体标准单元和所述第二半导体标准单元包括设置在所述第一半导体标准单元与所述第二半导体标准单元的边界上的一个或多个伪栅电极，以及所述一个或多个伪栅电极的至少一个连续地延伸以与所述多个半导体鳍交叉。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的图2和图3中示出了其标准单元布局的触发器电路的电路图。
图2和图3示出了根据本发明的一些实施例的图1所示的触发器电路的标准单元布局。
图4示出了图2或图3所示的标准单元布局的部分。
图5示出了图2或图3所示的标准单元布局的部分。
图6示出了图5所示布局的部分A。
图7示出了包括基于图6所示配置的修改的实例的集成电路的部分。
图8是根据本发明实施例的可以用于实现标准单元布局的各个晶体管的示例性鳍式场效应晶体管(FinFET)的立体图。
图9示出了与本发明的实施例有关的半导体器件的垂直层布置的截面图。
图10示出了触发器电路的电路块。
图11示出了对应于图10所示的电路块的详细电路图。
图12和图13示出了根据本发明的一些实施例的图11所示的触发器电路的标准单元布局。
图14示出了图12或图13所示的标准单元布局的部分。
图15示出了图12或图13所示的标准单元布局的部分。
图16示出了接收唯一时钟信号的触发器电路的电路图的实例。
图17示出了接收唯一时钟信号的触发器电路的电路图的实例。
图18示出了根据现有技术的触发器电路的电路图。
图19示出了根据本发明的一些实施例的包括无传输门(T门)的触发器的集成电路的布局。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于、“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在本发明中，在一个方向上延伸的层、图案或结构意味着层、图案或结构在延伸的方向上的尺寸大于层、图案或结构在基本垂直于延伸的方向的另一方向上的另一尺寸。
应该理解，在本发明中，基本垂直于另一图案/层/结构/表面/方向的一个图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此垂直，或两个图案/层/结构/表面/方向旨在被配置为彼此垂直，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此垂直。这种描述应该是本领域中普通技术人员可以意识到的。
应该理解，在本发明中，与另一图案/层/结构/表面/方向基本平行的一个图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此平行，或两个图案/层/结构/表面/方向旨在被配置为彼此平行，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此平行。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，由基本相同的材料形成的层/图案/结构意味着层/图案/结构由相同的材料形成，或层/图案/结构最初由相同的材料形成，但是为了实现半导体器件，之后可以具有用相同或不同的浓度掺杂的相同或不同类型的杂质。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，在同一层级上形成的两个层/图案/结构意味着两个层/图案/结构具有与参照平面(例如，基于形成半导体器件的衬底的表面)相同的距离，或这两个层/图案/结构旨在被配置为具有与参照平面(例如，基于形成半导体器件的衬底的表面)相同的距离，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全具有与参照平面相同的距离。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，在不同层级上形成的两个层/图案/结构意味着考虑到由例如表面粗糙度引起的变化/误差、两个层/图案/结构具有与参照平面(例如，基于形成半导体器件的衬底的表面)不同的距离。
在本发明中，当考虑设计误差/裕度、制造误差/裕度、测量误差等时，用于描述参数值的“约”或“近似”意味着该参数等于所描述的值，或该参数在所描述的值的特定范围内。这种描述应该是本领域中普通技术人员可以意识到的。
在本发明中，被描述为彼此具有关系的单元的布局或集成电路的布局的单元中的两个层/图案/结构意味着对应的两个层/图案/结构在基于单元的两个层/图案/结构的布局的半导体集成电路的制造中，单元的布局或集成电路的布局彼此具有这种关系。这里，两个层/图案/结构的关系包括但不限于两个层/图案/结构彼此电连接、两个层/图案/结构彼此电隔离、两个层/图案/结构具有描述的相对位置、两个层/图案/结构具有描述的相对尺寸以及两个层/图案/结构具有描述的相对材料组成。
在本发明中，附图中并未描绘单元或布局的每个层。本领域中普通技术人员应该理解，单元或布局可以包括实现单元的功能的更多层，因此仅为了便于描述，省略这些层。
图1示出了根据本发明一些实施例的触发器电路的电路示意图，图2和图3中示出了其标准单元布局。图4示出了图2或图3所示的标准单元布局的部分。图5示出了图2或图3所示的标准单元布局的部分。
为了便于说明，在图2和3中，分别标记了图1所示的触发器电路100的标准单元布局的元件，但是图2和图3所示的布局彼此相同。
在一些实施例中，图2和图3的每个均示出了各个层，包括半导体鳍层(由附图中的“鳍”表示)、栅电极层(由附图中的“栅电极层”表示)、用于将栅电极层电连接至诸如局部连接层M0(由附图中的“M0”表示)的上层的栅极接触层(由附图中的“VG”表示)、用于电连接半导体鳍的源极/漏极区域的鳍连接层(由附图中的“MD”表示)、用于将鳍连接层MD电连接至局部连接层M0的接触层(由附图中的“VD”表示)、局部连接层M0、用于将局部连接层M0电连接至第一导电层M1(由附图中的“M1”表示)的第一通孔层(由附图中的“V0”表示)和第一导电层M1。在一些实施例中，局部连接层M0和第一导电层M1均是金属层。
为了便于说明，图4和图5的每个均包括图2和图3所示的各个层的部分并且省略图2和图3中一些层。例如，图4示出了包括半导体鳍层、栅电极层、栅极接触层VG、鳍连接层MD、接触层VD和局部连接层M0的布局。图5示出了包括半导体鳍层、栅电极层、局部连接层M0、第一通孔层V0和第一导电层M1的布局。
参照图1，触发器电路100包括多个晶体管M01至M32。触发器电路100被配置为接收输入信号(诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D和时钟信号Clk)，并且输出数据输出信号Q。在一些实施例中，触发器电路100被配置为响应于扫描输入信号SI、扫描使能信号SE和时钟信号Clk存储接收的数据信号D并且以输出数据信号D的形式输出存储的数据。在一些实施例中，可以省略扫描输入信号SI和/或扫描使能信号SE。
在一些实施例中，时钟信号Clk是触发器电路100从另一单元或电路接收的唯一时钟信号。也就是说，触发器电路100没有从另一单元或电路接收作为时钟信号Clk的互补时钟信号的时钟信号ClkB。
在一些实施例中，由触发器电路100接收的诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D或时钟信号Clk的输入信号是指在通过触发器电路100的半导体器件(诸如晶体管)之前，传输至触发器电路100的接线或接触件的信号。
本领域中普通技术人员应该理解，由诸如图1中的“seb”或“sl_a”的相同的元件代表的连接点通过布线(未示出)彼此电连接。图1中的示出的这些元件仅仅是为了便于说明。如果添加了连接图1中由相同元件表示的所有连接点的接线，则可省略诸如“seb”或“sl_a”的元件。
参照图1至图5，根据本发明的一些实施例的触发器电路100的标准单元布局200包括由基本平行于X方向延伸的第一至第四半导体鳍111至114和基本平行于Y轴延伸的栅电极层2至12制成的晶体管M01至M32。
标准单元布局200也包括由各层形成的接线和接触件/通孔，以实现局部连接，从而在标准单元布局200(或触发器电路100)内部对信号布线，和/或实现全局连接，全局连接用于接收来自另一电路/单元的输入信号(诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D和时钟信号Clk)，并且用于将数据输出信号Q输出至另一电路/单元，上述各层包括但不限于由附图中的“VG”、“MD”、“VD”、“M0”、“V0”和“M1”代表的那些。
虽然使用一个参考标号(即，111至114中的一个)来代表彼此间隔开但在X轴上彼此对准的所有半导体鳍段，但是根据一些实施例，半导体鳍(即，半导体鳍111至114中的一个)是指位于标准单元布局200中并且在X轴上彼此对准的所有半导体鳍段。
在一些实施例中，第一至第四半导体鳍111至114沿着Y轴依次布置。设置在标准单元布局200的边缘区域上的第一半导体鳍111和第四半导体鳍114被配置为形成第一型晶体管，并且设置在标准单元布局200的边缘区域之间的中间区域上的第二半导体鳍112和第三半导体鳍113被配置为形成第二型晶体管。
在一些实施例中，如附图所示，在其中用于传输诸如接地的参考电压电势的导电布线VSS设置在标准单元布局200在Y轴上的相对边缘上并且用于传输与VSS不同的电压电势的导电布线VDD设置在标准单元布局200的中间区域上的情况下，第一型晶体管是N型晶体管并且第二型晶体管是P型晶体管。在这种情况下，在一个或多个第一型阱(例如，P型阱(未示出))中形成第一半导体鳍111和第四半导体鳍114，因此，基于第一半导体鳍111和第四半导体鳍114形成的晶体管是N型晶体管。在一个或多个第二型阱(例如，n型阱(未示出))中形成第二半导体鳍112和第三半导体鳍113，因此，基于第二半导体鳍112和第三半导体鳍113形成的晶体管是P型晶体管。
例如，参照图2至图5，第一半导体鳍111被配置为形成包括沿着X轴依次设置的晶体管M30、M02、M32、M28、M26、M18和M24的N型晶体管，第二半导体鳍112被配置为形成包括沿着X轴依次设置的晶体管M29、M01、M31、M27、M25、M17和M23的P型晶体管，第三半导体鳍113被配置为形成包括沿着X轴依次设置的晶体管M07、M09、M05、M03、M11、M15、M13、M21和M19的P型晶体管，并且第四半导体鳍114被配置为形成包括沿着X轴依次设置的晶体管M10、M08、M04、M06、M16、M12、M14、M22和M20的N型晶体管。之后，将参照图8描述实现触发器电路100的晶体管M01至M32的诸如鳍式场效应晶体管的示例性晶体管。
然而，本发明不限于上述配置。在其它实施例中，第一型晶体管是P型晶体管，并且第二型晶体管是N型晶体管。在这种情况下，用于传输诸如接地的参考电压电势的导电布线VSS设置在标准单元布局200的中间区域上并且用于传输电压电势的导电布线VDD设置在标准单元布局200在Y轴上的相对边缘区域上。在这种情况下，在一个或多个N型阱(未示出)中形成第一半导体鳍111和第四半导体鳍114，因此，基于第一半导体鳍111和第四半导体鳍114形成的晶体管是P型晶体管。在一个或多个第二型阱(例如P型阱(未示出))中形成第二半导体鳍112和第三半导体鳍113，因此，基于第二半导体鳍112和第三半导体鳍113形成的晶体管是N型晶体管。本领域中普通技术人员应该理解，基于这种配置的标准单元布局与图2或图3所示的不同。由于本领域中普通技术人员应该理解如何修改晶体管M01至M32及其布线/接触件的位置来配置标准单元布局(其中用于传输接地的导电布线VSS设置在标准单元布局的中间区域上，并且用于传输电压电势的导电布线VDD设置在标准单元布局在Y轴上的边缘区域上)，因此省略了修改标准单元布局200的描述。
图2至图5示出了用于形成第一型晶体管的两个半导体鳍111和114以及用于形成第二型晶体管的两个半导体鳍112和113，但是本发明不限于此。虽然图中未示出，但是在一些实施例中，触发器电路100的标准单元布局200可以具有用于形成第一型晶体管的三个半导体鳍和用于形成第二型晶体管的三个半导体鳍；在一些实施例中，触发器电路100的标准单元布局200可以具有用于形成第一型晶体管的三个半导体鳍和用于形成第二型晶体管的两个半导体鳍；并且在一些实施例中，触发器电路100的标准单元布局200可以具有用于形成第一型晶体管的两个半导体鳍和用于形成第二型晶体管的三个半导体鳍。在一些实施例中，可以根据晶体管所需的电流驱动能力来确定半导体鳍的数量。在一些实施例中，形成第一型晶体管的半导体鳍的数量可以大于三，并且形成第二型晶体管的半导体鳍的数量可以大于三。在一些实施例中，形成第一型晶体管的半导体鳍的数量可以与形成第二型晶体管的半导体鳍的数量相同或不同。
在附图中，虽然使用一个参考标号(即2至12中的一个)来代表在垂直于X轴的Y轴上彼此对准的所有栅电极段，但是栅电极层(即，栅电极层2至12)是指在Y轴上彼此对准的所有栅电极段。
在一些实施例中，栅电极层2被配置为形成触发器电路100的晶体管M07、M29和M30的沿着Y轴依次设置的栅电极，栅电极层3被配置为形成触发器电路100的晶体管M10、M09、M01和M02的沿着Y轴依次设置的栅电极，栅电极层4被配置为形成触发器电路100的晶体管M08和M05的沿着Y轴依次设置的栅电极，栅电极层5被配置为形成触发器电路100的晶体管M04和M03的沿着Y轴依次设置的栅电极，栅电极层6被配置为形成触发器电路100的晶体管M06、M31和M32的沿着Y轴依次设置的栅电极，栅电极层7被配置为形成触发器电路100的晶体管M16、M27和M28的沿着Y轴依次设置的栅电极，栅电极层8被配置为形成触发器电路100的晶体管M12、M11、M25和M26的沿着Y轴依次设置的栅电极，栅电极层9被配置为形成触发器电路100的晶体管M15和M18的沿着Y轴依次设置的栅电极，栅电极层10被配置为形成触发器电路100的晶体管M14和M13的沿着Y轴依次设置的栅电极，栅电极层11被配置为形成触发器电路100的晶体管M22、M21和M17的沿着Y轴依次设置的栅电极并且栅电极层12被配置为形成触发器电路100的晶体管M20、M19、M23和M24的沿着Y轴依次设置的栅电极。
在一些实施例中，标准单元布局200包括沿着Y轴连续地延伸并且设置在栅电极层2至12的相对两侧上的第一伪栅电极层1和第二伪栅电极层13。在同一层(即，由附图中“栅电极层”代表的层)上形成伪栅电极层1和13以及栅电极层2至12。本领域中普通技术人员应该理解，与栅电极层2至12不同，伪栅电极层可以是电浮置的，并且可以用于在形成栅电极层时提高尺寸精度。在一些实施例中，伪栅电极层1和13的每个均连续地延伸至与标准单元布局200中的所有半导体鳍111至114都交叉。在一些实施例中，伪栅电极层1和13的长度等于或大于栅电极层2至12中最长的一个。针对第一伪栅电极层1和第二伪栅电极层13的额外的部件可以参照之后描述的图6和图7。
虽然图2至图5示出了包括十三个栅电极层的标准单元布局200，十三个栅电极层包括栅电极层2至12以及第一伪栅电极层1和第二伪栅电极层13，但本发明不限于此。在一些实施例中，触发器电路的标准单元布局200可以具有更多或更少的栅电极层，这取决于设计细节。在一些实施例中，栅电极层2至12与伪栅电极层1和13一起沿着X轴以恒定的间距布置。在一些实施例中，栅电极层2至12和伪栅电极层1和13的每个均在X轴上具有相同的宽度。
参照图2至图5，根据本发明的一些实施例，触发器电路100的标准单元布局200也包括多个导电布线，由参考标号151至158表示，每个导电布线基本平行于X轴延伸。相同层级上的多个导电布线151至158可以由相同的材料形成，并且包括设置在上导电布线VSS和导电布线VDD之间的上部区域上方的第一导电布线151至154，以及设置在导电布线VDD和下导电布线VSS之间的下部区域上方的第二导电布线155至158。在一些实施例中，导电布线VDD、VSS和151至158可以由相同的导电层(例如，局部连接层M0)形成。
虽然使用一个参考标号(即，151至158中的一个)来代表在X轴上彼此对准的所有导电段，但是导电布线(即，151至158中的一个)是指位于标准单元布局200中并且在X轴上彼此对准的所有导电段。
在一些实施例中，相同的导电布线的彼此间隔开的两个或多个段可以用作自由布线，自由布线可以不被指定为传输任何时钟信号，然而可以用于实现触发器电路100的晶体管之间或其它导电布线之间的局部互连。沿着X轴彼此对准的两个或多个离散段可以电连接至各个晶体管、通孔或与上述多个导电布线151至158位于不同的层级上的其它导电布线。在一些实施例中，导电布线151至158的一个可以与导电布线151至158的另一个电隔离。
虽然导电布线151至158的每个均包括彼此间隔开的两个或多个段，但是本发明不限于此。本领域中普通技术人员应该理解，导电布线151至158的一个或多个可以是基本平行于X轴延伸的单个完整图案。例如，导电布线可以包括横跨整个单元布局200延伸的连续图案，并且这种导电布线可以用于连接集成电路中邻近的单元。
包括导电布线151至158以及导电布线VDD和VSS的局部连接层M0可以通过通孔/接触件(由附图中的“VD”和“MD”表示)电连接至第一至第四半导体鳍111至114、栅电极层2至12和/或由位于局部连接层M0之上的层级上的第一导电层M1制成的其它导电布线。
在一些实施例中，导电布线151至158的一些被自由地分配给任何信号，包括但不限于诸如扫描输入信号SI和扫描使能信号SE、数据输入信号D和时钟信号Clk的输入信号以及数据输出信号Q。
虽然附图示出了包括基本平行于X轴延伸的八个导电布线151至158的标准单元布局200，但是本发明不限于此。在一些实施例中，双高度标准单元200可以具有用于局部或全局电连接的更少的导电布线或更多的导电布线，这取决于设计细节。在一些实施例中，导电布线的数量为六个，其中三个设置在上导电布线VSS和导电布线VDD之间，并且另外三个设置在下导电布线VSS和导电布线VDD之间。
在一些实施例中，紧邻的导电布线VDD与154(VSS与151、155与VDD或158与VSS)之间在Y轴上的间隙可以是常数，并且导电布线151至158在Y轴上的宽度可以是另一常数。在一些实施例中，导电布线151至154之中的任何紧邻的导电布线之间在Y轴上的间隙G1可以彼此相同，并且在导电布线155至158之中的任何紧邻的导电布线之间在Y轴上的间隙G2可以彼此相同。在一些实施例中，G1与G2基本相同。在一些实施例中，间隙G1或间隙G2等于或小于紧邻的导电布线VDD与154(VSS与151、155与VDD或158与VSS)之间在Y轴上的间隙G3。在一些实施例中，导电布线151至158在Y轴上的宽度W1可以彼此相同。在一些实施例中，导电布线VSS和VDD在Y轴上的宽度W2是导电布线151至158在Y轴上的宽度W1的两倍。在这方面，标准单元布局200的高度2H是间隙G1、G2和G3、宽度W1、导电布线151至158的数量以及导电布线VSS和VDD的宽度的函数。然而，本发明不限于此。
在一些实施例中，如图3所示，标准单元布局200的高度2H是在Y轴上等分上导电布线VSS的中心线L1以及在Y轴上等分下导电布线VSS的中心线L2。
在一些实施例中，高度2H可以定义为用于传输不同电压电势的两个紧邻的导电布线VSS与VDD的节距的两倍，或高度2H可以定义为用于传输相同电压电势的导电布线VSS之间的节距。
在一些实施例中，标准单元布局200还包括第一导电层M1，用于接收输入信号(诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D和来自另一单元/电路的时钟信号Clk)并且将数据输出信号Q输出至另一单元/电路的导电布线基于该第一导电层M1。如附图所示，第一导电层M1中的导电布线基本平行于Y轴延伸并且设置在栅电极层的邻近的图案之间。
参照附图，第一导电层M1的布线161(图5中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的输入时钟信号Clk。接收的时钟信号Clk通过布线161与导电段1571之间的通孔V01(图5中示出的)从布线161传输至由局部连接层M0制成的导电布线157(图3至图5中示出的)的导电段1571(图3和图4中示出的)。导电段1571通过其与栅电极段1411之间的通孔VG11(图4中示出的)将时钟信号Clk传输至对应于整个栅电极层8(图5中示出的)的栅电极段1411(图3和4中示出的)。导电段1571也通过其与栅电极段1412之间的通孔VG12(图5中示出的)将时钟信号Clk传输至对应于栅电极层12(图5中示出的)的部分的栅电极段1412(图3和4中示出的)。因此，时钟信号Clk通过栅电极段1411传输至晶体管M12、M11、M25和M26(图3中示出的)的栅电极，并且时钟信号Clk还通过栅电极段1412传输至晶体管M19和M20(图3中示出的)的栅电极。
在一些实施例中，用于传输时钟信号Clk的栅电极层可以包括一个栅电极层，诸如横跨第一至第四半导体鳍111至114连续地延伸的栅电极层8，并且对这种栅电极层没有实施诸如多晶硅切割工艺的切割工艺。因此，使用相同连续的栅电极层8将时钟信号Clk传输至诸如晶体管M12和M26的N型晶体管以及诸如晶体管M11和M25的P型晶体管。
参照附图，在标准单元布局200中，在局部连接层M0中，导电布线157是用于传输时钟信号Clk的唯一导电布线。因此，其余的布线151至156和158可以用于对除了时钟信号之外的其它类型的信号进行布线。此外，导电布线157包括被配置为对时钟信号Clk进行布线的导电段1571以及包括但不限于被配置为对扫描输入信号SI和数据输入信号D分别进行布线的导电布线1572和1574的其它导电段。
在一些实施例中，触发器电路100的标准单元布局200仅接收一种时钟信号Clk，该时钟信号Clk通过局部布线和/或接触件/通孔被重新分配给触发器电路100中的各个晶体管。在一些实施例中，触发器电路100的标准单元布局200不接收与时钟信号Clk互补的另一时钟信号ClkB。
在一些实施例中，在局部连接层M0中，如上所述，所有布线中仅一条布线或仅一个段传输时钟信号Clk。在一些实施例中，触发器电路100不包括使用时钟信号Clk和互补时钟信号ClkB的任何CMOS传输门。传输门是基于CMOS的开关，其中PMOS通过1而不是0，并且NMOS通过0而不是1。PMOS和NMOS同时工作，从而使得传输门可以通过控制包括时钟信号和互补时钟信号的信号在两个方向上传导。
因此，根据本发明的实施例的标准单元布局200具有更多的设计自由度，因为与使用局部连接层来传输时钟信号Clk和互补时钟信号ClkB的单元布局相比，更多布线或布线的更多段可用于其它信号线。
参照附图，第一导电层M1的布线162(图5中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的输入扫描信号SI。接收的扫描输入信号SI通过布线162与导电段1572之间的通孔V02(图5中示出的)从布线162传输至由局部连接层M0制成的导电布线157(图3至图5中示出的)的导电段1572(图3和4中示出的)。导电段1572通过其与栅电极段142之间的通孔VG2(图4中示出的)将扫描输入信号SI传输至对应于栅电极层5(图5中示出的)的部分的栅电极段142(图3和4中示出的)。因此，扫描输入信号SI通过栅电极段142传输至晶体管M03和M04(图3中示出的)的栅电极。
参照附图，第一导电层M1的布线163(图5中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的输入扫描使能信号SE。接收的扫描使能信号SE通过布线163与导电段1521之间的通孔V031(图5中示出的)从布线163传输至由局部连接层M0制成的导电布线152(图3至图5中示出的)的导电段1521(图3和图4中示出的)。接收的扫描使能信号SE也通过布线163与导电段1561之间的通孔V032(图5中示出的)从布线163传输至由局部连接层M0制成的导电布线156(图3至图5中示出的)的导电段1561(图3和图4中示出的)。导电段1521通过其与栅电极段1431之间的通孔VG31(图4中示出的)将扫描使能信号SE传输至对应于栅电极层3(图5中示出的)的部分的栅电极段1431(图3和4中示出的)。因此，扫描使能信号SE通过栅电极段1431传输至晶体管M01和M02(图3中示出的)的栅电极。导电段1561通过其与栅电极段1432之间的通孔VG32(图4中示出的)将扫描使能信号SE传输至对应于栅电极层2(图5中示出的)的部分的栅电极段1432(图3和图4中示出的)并且通过其与栅电极段1433之间的通孔VG33(图4中示出的)将扫描使能信号SE传输至对应于栅电极层6(图5中示出的)的部分的栅电极段1433(图3和图4中示出的)。因此，扫描使能信号SE通过栅电极段1432传输至晶体管M07(图3中示出的)的栅电极，并且通过栅电极段1433传输至晶体管M06(图3中示出的)的栅电极。
参照附图，第一导电层M1的布线164(图5中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的数据输入信号D。接收的数据输入信号D通过布线164与导电段1572之间的通孔V04(图5中示出的)从布线164传输至由局部连接层M0制成的导电布线157(图3至图5中示出的)的导电段1572(图3和4中示出的)。导电段1572通过其与栅电极段144之间的通孔VG4(图4中示出的)将数据输入信号D传输至对应于栅电极层3(图5中示出的)的部分的栅电极段144(图3和4中示出的)。因此，数据输入信号D通过栅电极段144传输至晶体管M09和M10(图3中示出的)的栅电极。
参照附图，第一导电层M1的布线165(图5中示出的)通过由例如第二金属层(未示出)制成的另一导电布线将数据输出信号Q输出至另一单元或电路。输出的数据输出信号Q从由局部连接层M0制成的导电布线151(图3至图5中示出的)的导电段1511(图3和图4中示出的)通过导电段1511与布线165之间的通孔V051(图5中示出的)传输，并且从由局部连接层M0制成的导电布线154(图3至图5中示出的)的导电段1541(图3和4中示出的)通过导电段1541与与布线165之间的通孔V052(图5中示出的)传输。导电段1511和1541通过它们与晶体管M31和M32的漏极之间的由VD和MD制成的通孔从晶体管M31和M32的漏极接收输出数据信号。
本领域中普通技术人员应该理解，以上配置为接收输入信号、传输输出信号以及对信号局部布线的布局仅仅是实例。根据其它实施例，用于实现触发器电路100的布局可以与图2至图5所示的布局不同，这取决于设计细节。例如，可以重新定位晶体管M01至M32的一个或多个，可以增加或减少布线(或布线段)的数量，并且可以增加或减少半导体鳍(或半导体鳍段)的数量，可以增加或减少栅电极层(或栅电极段)的数量。本领域中普通技术人员也应该理解，用于垂直连接不同层的接触件或通孔的位置和/或数量也可以改变。
图6示出了包括图5所示的布局的部分A的集成电路的部分。为了方便起见，图6中仅示出了包括半导体鳍(由附图中的“鳍”表示)和栅电极层(由附图中的“栅电极层”表示)的层。此外，为了便于说明，图6中省略了图5所示的栅电极层2至12。为了显示半导体鳍和栅电极层的相对横向(或水平)位置，图6所示的半导体鳍施加在栅电极层的顶部上。本领域中普通技术人员应该理解，在制造期间，在半导体层之上形成栅电极层。
参照图6，图5所示的部分A是重复的并且因此两个部分A在X轴上彼此紧邻放置。在图6中，第一伪栅电极层1和第二伪栅电极层13设置在部分A的X轴上的相对边缘上。左侧部分A的第二伪栅电极层13和右侧部分A的第一伪栅电极层1(栅电极层中的两个紧邻的图案)在X轴上彼此间隔开。
由代表两个部分A的边缘部分的参考标号602表示的结构是在半导体鳍水平面的层级上用隔离材料填充并且在X轴上的宽度约等于栅电极层在X轴上的节距的双扩散断裂(DDB)。
本领域中普通技术人员应该理解，图6中使用两个相同的单元仅为了便于说明；然而，本发明不限于此。在其它实施例中，彼此紧邻的两个不同的单元可以具有配置为与图6所示的相同的边界。
图7示出了基于图6所示的配置的修改的实例。图7所示的每个部分B与图6所示的部分A基本相同，除了在图7中，图6中的左侧部分A的第二伪栅电极层13和图6中的右侧部分A的第一伪栅电极层1彼此重叠之外。在这方面，每个部分B(或每个标准单元200)拥有两个邻近的标准单元布局的共有的伪栅电极层13(或1)的一半。
参照图7，由代表两个部分B的共同边缘部分的参考标号702表示的结构是在半导体鳍水平面的层级上用隔离材料填充并且在X轴上的宽度小于伪栅电极层13(或1)在X轴上的宽度的单扩散断裂(SDB)。
本领域中普通技术人员应该理解，图7中使用两个相同的单元仅为了便于说明；然而，本发明不限于此。在其它实施例中，彼此紧邻的两个不同的单元可以具有配置为与图7所示的相同的边界。
图8是可以用于实现标准单元布局200的各个晶体管的示例性鳍式场效应晶体管(FinFET)的立体图。
参照图8，FinFET包括从衬底1000(例如，硅衬底)突出的由例如硅形成的半导体鳍1200。半导体鳍1200可以是沟槽蚀刻的衬底或通过外延生长的。可选地，半导体鳍1200可以由绝缘体上硅(SOI)衬底的器件层制成。半导体鳍1200的下部介于在衬底1000上方形成的隔离区域1100之间。作为下文要描述的实例，隔离区域1100是浅沟槽隔离(STI)区域。然而，本发明不限于此，根据另一实施例，隔离区域1100可以是场氧化物区域。
FinFET还包括源极区域1400和漏极区域1500以及介于它们之间的沟道区域1300。FinFET的源极区域1400、漏极区域1500和沟道区域1300由半导体鳍1200的位于隔离区域1100之上的层级处的顶部制成。源极区域1400和漏极区域1500是重掺杂的，而沟道区域1300是未掺杂或轻掺杂的。
栅电极1380由诸如W或Co的一个或多个金属材料层制成，并且可以进一步包括其它功函调整金属，栅电极形成在沟道区域1300上方，以及延伸以覆盖沟道区域1300的侧壁并且覆盖隔离区域1100的部分。FinFET也具有例如由高k介电材料(诸如包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物的金属氧化物)形成。栅绝缘层1350介于栅电极1380和沟道区域1300之间以将它们彼此电隔离。
应该理解，可以在源极区域1400和漏极区域1500上方形成金属接触件(由例如上述层MD制成)，和/或可以在栅电极1380上方形成栅电极层接触件(由例如由上述层VG制成)，以将源极区域1400和漏极区域1500和/或栅电极1380电连接至各个导电层(例如，上述局部连接层M0和第一导电层M1)。
图9示出了示出与本发明的实施例有关的半导体器件的垂直层布置的截面图。图9没有必要示出关于图2至图5描述的标准单元布局的具体截面。
参照图2至图5和图9，在衬底层中，设置半导体鳍111至114。在栅电极层中，设置包括栅电极层2至12以及第一伪栅电极层1和第二伪栅电极层13以及栅介电层的栅极结构。局部连接层M0位于栅电极层和/或半导体鳍之上，并且通过接触件/通孔MD和VD连接至半导体鳍，并且通过栅接触件VG连接至栅电极层。在局部连接层中，形成导电布线151至158、VDD和VSS。第一通孔层V0位于局部连接层M0和第一导电层M1之间。在第一导电层M1中，接收来自另一单元或电路的扫描输入信号SI、扫描使能信号SE、数据输入信号D、时钟信号Clk和数据输出信号Q。在一些实施例中，垂直层布置包括其中设置有第二通孔V1的第二通孔层V1和其中设置有第二导电布线的第二导电层M2。第二导电布线可以被配置为将来自另一单元或电路的扫描输入信号SI、扫描使能信号SE、数据输入信号D和时钟信号Clk从第一导电层M1传输至触发器电路100并且将来自触发器电路100的数据输出信号Q传输至另一单元或电路。
在一些实施例中，第一导电层M1及其以上的层由诸如Cu、Al的金属或它们的合金制成，同时具有一个或多个薄导电层(例如，Ta、Ti、TiN和/或TaN)，而局部互连布线M0由与第一导电层M1及其以上的层不同的材料制成，并且包括Ni、Co、W、Mo、它们的合金，同时具有一个或多个薄导电层(例如，Ta、Ti、TiN和/或TaN)。
图10示出了另一触发器电路的电路块，图11示出了其详细的电路图。
参照图10，触发器电路300包括数据同步块块A，其包括接收时钟信号Clk的时钟输入端C、接收数据输入信号的输入端D、将数据输入信号转换成由时钟信号Clk同步的脉冲信号PD的与或非(AOI)逻辑。触发器电路300还包括包含块B、块C和块D的锁存电路301。响应于脉冲信号PD和由块B产生的时钟信号Clk的边缘，指示输入数据流的脉冲信号PD存储在由存储块C提供的交叉耦合反相器的存储节点D2处，并且存储节点D2处的存储的信号响应于存储的信号和由块D产生的时钟信号Clk的边缘输出至节点D4。触发器电路300还包括输出缓冲块E和反相器块F，反相器块F提供通过将传输至节点D4的数据反相来输出数据信号的输出端Q。
如图10所示，仅使用一种时钟信号Clk，并且因此触发器电路300是无传输门的触发器，其中，用于将数据输入信号转换成脉冲信号PD的AOI逻辑用来代替基于CMOS的传输门的功能。在这种情况下，互补时钟信号ClkB不用在图10所示的无传输门的触发器电路300中。
在一些实施例中，图10所示的触发器电路300不具有两种类型的时钟信号Clk和ClkB。也就是说，与其中触发器电路(具有与图10所示的触发器电路类似的电路图)利用两种类型的时钟信号Clk和ClkB的比较实例相比，使用导电布线之中的更少的导电布线来传输时钟信号。因此，与比较实例相比，可以减小图10所示的触发器电路的标准单元布局的高度，或如果图10所示的触发器电路的标准单元布局的高度保持相同，图10所示的触发器电路的标准单元布局具有更多的设计自由度，因为可用的导电布线之中的更多导电布线可以用于传输除了时钟信号ClkB之外的信号。
本领域中普通技术人员应该理解，使用AOI逻辑仅仅是一个实例，并且本发明不限于此。在其它实施例中，可以使用OAI逻辑或除了AOI逻辑之外的多路复用器将输入数据流转换成与时钟信号同步的脉冲信号。
图11示出了图10所示的电路块的电路图。本领域中普通技术人员应该理解，为了便于说明，在图10所示的电路块中省略了扫描输入信号和扫描使能信号。图10所示的电路块，如果与扫描输入信号和扫描使能信号一起实施，则可以通过图11所示的触发器电路300’中的多个晶体管T01至T42来实现。本领域中普通技术人员应该理解，图11所示的块A’与图10中的块A基本相同。除了包括扫描输入信号SI和扫描使能信号SE之外。
在一些实施例中，时钟信号Clk(见，块G)是由触发器电路300’从另一单元或电路接收的唯一时钟信号。也就是说，触发电路300’没有从另一单元或电路接收时钟信号ClkB(时钟信号Clk的互补时钟信号)。在一些实施例中，与信号ClkB(与时钟信号Clk互补)互补的时钟信号ClkBB可以通过用于内部使用的块G中的两个串联耦合的反相器来获得。
在一些实施例中，由触发器电路300’接收的诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D或时钟信号Clk的输入信号是指在通过触发器电路300’的半导体器件(诸如晶体管)之前，传输至触发器电路300’的布线或接触件的信号。
本领域中普通技术人员应该理解，图11中由相同元件(诸如“seb”、“sl_ax”、“ClkB”和“ClkBB”)代表的连接点通过布线(未示出)彼此电连接。图11中的示出的这些元件仅仅是为了便于说明。如果使用布线连接图11中由相同元件表示的所有连接点，则可以省略诸如“seb”、“sl_ax”、“ClkB”和“ClkBB”的元件。
图12和图13示出了根据本发明的一些实施例的图11所示的触发器电路的标准单元布局。图14示出了图12或图13所示的标准单元布局的部分。图15示出了图12或图13的标准单元布局的部分。
为了便于说明，在图12和图13中，分开标记了图11所示的触发器电路300’的标准单元布局400的元件，但图12和图13所示的布局彼此相同。
在一些实施例中，与上述实施例类似，图14和图15的每个均示出了包括半导体鳍层(由附图中的“鳍”表示)、栅电极层(由附图中的“栅电极层”表示)、用于将栅电极层电连接至诸如局部连接层M0(由附图中的“M0”表示)的上层的栅极接触层(由附图中的“VG”表示)、用于电连接半导体鳍的源极/漏极区域的鳍连接层(由附图中的“MD”表示)、用于将鳍连接层MD电连接至局部连接层M0的接触层(由附图中的“VD”表示)、用于电连接鳍连接层MD的接触层(由附图中的“MP”表示)、局部连接层M0、用于将第一局部连接层M0电连接至第一导电层M1(由附图中的“M1”表示)的第一通孔层(由附图中的“V0”表示)以及第一导电层M1。在一些实施例中，局部连接层M0和导电层M1的每个均是金属层。
为了便于说明，图14和图15的每个均包括图12和图13所示的各个层的部分并且省略图12和图13中一些层。例如，图14示出了包括半导体鳍层、栅电极层、栅极接触层VG、鳍连接层MD、接触层VD和局部连接层M0的布局。图15示出了包括半导体鳍层、栅电极层、局部连接层M0、第一通孔层V0和第一导电层M1的布局。
参照图11至图15，根据本发明的一些实施例的触发器电路300’的标准单元布局400包括由基本平行于X方向延伸的第一至第四半导体鳍211至214和基本平行于Y轴延伸的栅电极层402至420制成的晶体管T01至T42。
标准单元布局400也包括由各层形成的布线和接触件/通孔，各层包括但不限于由附图中的“VG”、“MD”、“VD”、“M0”、“V0”和“M1”代表的那些以实现局部连接，以在标准单元布局400(或触发器电路300’)内部对信号布线和/或实现用于接收来自另一电路/单元的诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D和时钟信号Clk的输入信号，并且用于将数据输出信号Q输出至另一电路/单元的全局连接。在一些实施例中，可以省略扫描输入信号SI和/或扫描使能信号SE。
虽然使用一个参考标号(即，211至214中的一个)来代表彼此间隔开但在X轴上彼此对准的所有半导体鳍段，但是半导体鳍(即，半导体鳍211至214中的一个)是指根据一些实施例的位于标准单元布局400中并且在X轴上彼此对准的所有半导体鳍段。
在一些实施例中，第一至第四半导体鳍211至214沿着Y轴依次布置。设置在标准单元布局400的边缘区域上的第一半导体鳍211和第四半导体鳍214被配置为形成第一型晶体管，并且设置在标准单元布局400的边缘区域之间的中间区域上的第二半导体鳍212和第三半导体鳍213被配置为形成第二型晶体管。
在一些实施例中，如附图所示，在其中用于传输诸如接地的参考电压电势的导电布线VSS设置在标准单元布局400的在Y轴上的相对边缘上并且用于传输与VSS不同的电压电势的导电布线VDD设置在标准单元布局400的中间区域上的情况下，第一型晶体管是N型晶体管并且第二型晶体管是P型晶体管。在这种情况下，在一个或多个第一型阱(例如，P型阱(未示出))中形成第一半导体鳍211和第四半导体鳍214，并且因此，基于第一半导体鳍211和第四半导体鳍214形成的晶体管是N型晶体管。在一个或多个第二型阱(例如，n型阱(未示出))中形成第二半导体鳍212和第三半导体鳍213，并且因此，基于第二半导体鳍212和第三半导体鳍213形成的晶体管是P型晶体管。
例如，参照图12至图15，第一半导体鳍211被配置为形成N型晶体管，包括沿着X轴依次设置的晶体管T18、T20、T22、T24、T26、T28、T30、T34-1、T36、T38、T34-2和T06，第二半导体鳍212被配置为形成P型晶体管，包括沿着X轴依次设置的晶体管T17、T19、T21、T23、T25、T27、T29、T33、T35、T37和T05，第三半导体鳍213被配置为形成P型晶体管，包括沿着X轴依次设置的晶体管T15、T13、T01、T09、T11、T07、T31、T41、T39和T03，并且第四半导体鳍214被配置为形成N型晶体管，包括沿着X轴依次设置的晶体管T16、T14、T02、T10、T12、T08、T32、T42、T40和T04。之后，将参照图18描述实现晶体管T01至T42的鳍式场效应晶体管。
然而，本发明不限于上述配置。在其它实施例中，第一型晶体管是P型晶体管，并且第二型晶体管是N型晶体管。在这种情况下，用于传输诸如接地的参考电压电势的导电布线VSS设置在标准单元布局400的中间区域上并且用于传输电压电势的导电布线VDD设置在标准单元布局400在Y轴上的相对边缘区域上。在这种情况下，在一个或多个N型阱(未示出)中形成第一半导体鳍211和第四半导体鳍214，并且因此，基于第一半导体鳍211和第四半导体鳍214形成的晶体管是P型晶体管。在一个或多个第二型阱(例如P型阱(未示出))中形成第二半导体鳍212和第三半导体鳍213，并且因此，基于第二半导体鳍212和第三半导体鳍213形成的晶体管是N型晶体管。本领域中普通技术人员应该理解，基于这种配置的标准单元布局与图12或图13所示的不同。由于本领域中普通技术人员应该理解如何修改晶体管T01至T42及其布线/接触件的位置来配置标准单元布局(其中用于传输接地的导电布线VSS设置在标准单元布局的中间区域上，并且用于传输电压电势的导电布线VDD设置在标准单元布局在Y轴上的边缘区域上)，因此将省略修改标准单元布局400的描述。
图12至图15示出了用于形成第一型晶体管的两个半导体鳍211和214以及用于形成第二型晶体管的两个半导体鳍212和213，但是本发明不限于此。虽然图中未示出，但是在一些实施例中，触发器电路300’的标准单元布局400可以具有用于形成第一型晶体管的三个半导体鳍和用于形成第二型晶体管的三个半导体鳍；在一些实施例中，触发器电路300’的标准单元布局400可以具有用于形成第一型晶体管的三个半导体鳍和用于形成第二型晶体管的两个半导体鳍；并且在一些实施例中，触发器电路300’的标准单元布局400可以具有用于形成第一型晶体管的两个半导体鳍和用于形成第二型晶体管的三个半导体鳍。在一些实施例中，可以根据晶体管所需的电流驱动能力来确定半导体鳍的数量。在一些实施例中，形成第一型晶体管的半导体鳍的数量和形成第二型晶体管的半导体鳍的数量可以彼此不同并且可以大于三。
在附图中，虽然使用一个参考标号(即，402至420中的一个)来代表在垂直于X轴的Y轴上彼此对准的所有栅电极段，但是栅电极层(即，栅电极层402至420)是指在Y轴上彼此对准的所有栅电极段。
在一些实施例中，标准单元布局400包括沿着Y轴连续地延伸并且设置在栅电极层402至420的相对两侧上的第一伪栅电极层401和第二伪栅电极层421。在同一层(即，由附图中“栅电极层”代表的层)上形成伪栅电极层401和第二伪栅电极层421以及栅电极层402至420。本领域中普通技术人员应该理解，与栅电极层402至420不同，伪栅电极层可以是电浮置的，并且可以用于在形成栅电极层时提高尺寸精度。在一些实施例中，伪栅电极层401和421的每个均连续地延伸至与标准单元布局400中的所有半导体鳍211至214交叉。在一些实施例中，伪栅电极层401和421的长度等于或大于栅电极层402至420中最长的一个。可以参照图6和图7描述的那些配置第一伪栅电极层401和第二伪栅电极层421。
虽然图12至图15示出了包括二十一个栅电极层的标准单元布局400，二十一个栅电极层包括栅电极层402至420以及第一伪栅电极层401和第二伪栅电极层421，但本发明不限于此。在一些实施例中，触发器电路的标准单元布局400可以具有更多或更少的栅电极层，这取决于设计细节。在一些实施例中，栅电极层402至420与伪栅电极层401和421一起沿着X轴以恒定的节距布置。在一些实施例中，栅电极层402至420和伪栅电极层401和421的每个均在X轴上具有相同的宽度。
参照图12至图15，根据本发明的一些实施例，触发器电路300’的标准单元布局400也包括多个导电布线，由参考标号251至258表示，每个导电布线基本平行于X轴延伸。多个导电布线251至258可以由相同层级上的相同的材料形成，并且包括设置在上导电布线VSS和导电布线VDD之间的上部区域上方的第一导电布线251至254，以及设置在导电布线VDD和下导电布线VSS之间的下部区域上方的第二导电布线255至258。在一些实施例中，导电布线VDD、VSS和251至258可以由相同的导电层(例如，局部连接层M0)形成。
虽然使用一个参考标号(即，251至258中的一个)来代表在X轴上彼此对准的所有导电段，但是导电布线(即，251至258中的一个)是指位于标准单元布局400中并且在X轴上彼此对准的所有导电段。
在一些实施例中，相同的导电布线的彼此间隔开的两个或多个段可以用作自由布线，自由布线可以不被指定为传输任何时钟信号，然而其可以用于实现触发器电路300’的晶体管之间或其它导电布线之间的局部互连。沿着X轴彼此对准的两个或多个离散段可以电连接至各个晶体管、通孔或与上述多个导电布线251至258位于不同的层级上的其它导电布线。在一些实施例中，导电布线251至258的一个可以与导电布线251至258的另一个电隔离。
虽然导电布线251至258的每个均包括彼此间隔开的两个或多个段，但是本发明不限于此。本领域中普通技术人员应该理解，导电布线251至258的一个或多个可以是基本平行于X轴延伸的单个完整图案。例如，导电布线可以包括横跨整个单元布局400延伸的连续图案，并且这种导电布线可以用于连接集成电路中邻近的单元。
包括导电布线251至258以及导电布线VDD和VSS的局部连接层M0可以通过通孔/接触件(由附图中的“VD”和“MD”表示)电连接至第一至第四半导体鳍211至214、栅电极层402至420和/或由位于局部连接层M0之上的层级上的第一导电层M1制成的其它导电布线。此外，接触件MD可以通过设置在接触件MD上方的导电图案MP局部连接。
在一些实施例中，导电布线251至258的一些被自由地分配给任何信号，包括但不限于诸如扫描输入信号SI和扫描使能信号SE、数据输入信号D和时钟信号Clk的输入信号以及数据输出信号Q。
虽然附图示出了包括基本平行于X轴延伸的八个导电布线251至258的标准单元布局400，但是本发明不限于此。在一些实施例中，双高度标准单元400可以具有用于局部或全局电连接的更少的导电布线或更多的导电布线，这取决于设计细节。在一些实施例中，导电布线的数量为六个，其中三个设置在上导电布线VSS和导电布线VDD之间，并且另外三个设置在下导电布线VSS和导电布线VDD之间。
图13和图14所示的标准单元布局400的间隙/节距/距离/高度可以参照图3和图4所示的那些并且因此不在此处重复以避免重复。
在一些实施例中，标准单元布局400还包括第一导电层M1，基于该第一导电层M1的导电布线用于接收来自另一单元/电路的诸如扫描输入信号SI、扫描使能信号SE、数据输入信号D和时钟信号Clk的输入信号，并且用于将数据输出信号Q输出至另一单元/电路。如附图所示，第一导电层M1中的导电布线基本平行于Y轴延伸并且设置在栅电极层的邻近的图案之间。
参照附图，第一导电层M1的布线261(图15中示出的)通过由例如第二金属层(未示出)制成的另一导电布线从另一单元或电路接收输入时钟信号Clk。接收的时钟信号Clk通过布线261与导电段2571之间的通孔V021(图15中示出的)从布线261传输至由局部连接层M0制成的导电布线257(图13至图15中示出的)的导电段2571(图13和图14中示出的)。导电段2571通过其与栅电极段4411之间的通孔VG21(图13中示出的)将时钟信号Clk传输至栅电极层419(图15中示出的)的栅电极段4411(图13和14中示出的)。因此，时钟信号Clk通过栅电极段4411传输至晶体管T03和T04的栅电极。
参照附图，在标准单元布局400中，在局部连接层M0中，导电布线257是用于传输时钟信号Clk的唯一导电布线。因此，其余的布线251至256和258可以用于对除了时钟信号之外的其它类型的信号进行布线。此外，导电布线257包括被配置为对时钟信号Clk布线的导电段2571以及包括但不限于被配置为对扫描输入信号SI和扫描使能信号SE分别布线的导电布线2572和2573的其它导电段。
在一些实施例中，触发器电路300’的标准单元布局400仅接收一种时钟信号Clk，该时钟信号Clk通过局部布线和/或接触件/通孔被重新分配给触发器电路300’中的各个晶体管。在一些实施例中，触发器电路300’的标准单元布局400不接收与时钟信号Clk互补的另一时钟信号ClkB。
在一些实施例中，在局部连接层M0中，如上所述，所有布线中仅有一条布线或仅有一个段传输时钟信号Clk。在一些实施例中，触发器电路300’不包括使用时钟信号Clk和互补时钟信号ClkB的任何CMOS传输门。
因此，根据本发明的实施例的标准单元布局400具有更多的设计自由度，因为与使用局部连接层来传输时钟信号Clk和互补时钟信号ClkB的单元布局相比，更多布线或布线的更多段可用于其它信号线。
参照附图，第一导电层M1的布线262(图15中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的输入扫描信号SI。接收的扫描输入信号SI通过布线262与导电段2572之间的通孔V022(图15中示出的)从布线262传输至由局部连接层M0制成的导电布线257(图13至图15中示出的)的导电段2572(图13和14中示出的)。导电段2572通过其与栅电极段4421之间的通孔VG22(图14中示出的)将扫描输入信号SI传输至对应于栅电极层410(图15中示出的)的部分的栅电极段4421(图13和14中示出的)。因此，扫描输入信号SI通过栅电极段4421传输至晶体管T11和T12(图13中示出的)的栅电极。
参照附图，第一导电层M1的布线263(图15中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的输入扫描使能信号SE。接收的扫描使能信号SE通过布线263与导电段2573之间的通孔V023(图15中示出的)从布线263传输至由局部连接层M0制成的导电布线257(图13至图15中示出的)的导电段2573(图13和图14中示出的)。导电段2573通过其与栅电极段4431之间的通孔VG231(图14中示出的)将扫描使能信号SE传输至对应于栅电极层409(图15中示出的)的部分的栅电极段4431(图13和14中示出的)。因此，扫描使能信号SE通过栅电极段4431传输至晶体管T09和T10(图13中示出的)的栅电极。导电段2573通过它们之间的通孔VG232(图14中示出的)将扫描使能信号SE传输至对应于栅电极层406(图15中示出的)的部分的栅电极段4432(图13和图14中示出的)。因此，扫描使能信号SE通过栅电极段4432传输至晶体管T01和T02(图13中示出的)的栅电极。
参照附图，第一导电层M1的布线264(图15中示出的)通过由例如第二金属层(未示出)制成的另一导电布线接收来自另一单元或电路的数据输入信号D。接收的数据输入信号D通过布线264与导电段2521之间的通孔V024(图15中示出的)从布线264传输至由局部连接层M0制成的导电布线252(图13至图15中示出的)的导电段2521(图13和14中示出的)。导电段2521通过其与栅电极段4411之间的通孔VG24(图14中示出的)将数据输入信号D传输至对应于栅电极层408(图15中示出的)的部分的栅电极段4411(图13和14中示出的)。因此，数据输入信号D通过栅电极段4411传输至晶体管T23和T24(图13中示出的)的栅电极。
参照附图，第一导电层M1的布线265(图15中示出的)通过由例如第二金属层(未示出)制成的另一导电布线将数据输出信号Q输出至另一单元或电路。输出的数据输出信号Q从由局部连接层M0制成的导电布线255(图13至图15中示出的)的导电段2551(图13和图14中示出的)通过导电段2551与布线265之间的通孔V0251(图15中示出的)传输，并且从由局部连接层M0制成的导电布线258(图13至图15中示出的)的导电段2581(图13和14中示出的)通过导电段2581与布线265之间的通孔V0252(图15中示出的)传输。导电段2551和2581通过它们与晶体管T41和T42的漏极之间的由VD和MD制成的通孔从晶体管T41和T42的漏极接收输出数据信号。
本领域中普通技术人员应该理解，以上配置为接收输入信号、传输输出信号以及局部对信号布线的布局仅仅是实例。根据其它实施例，用于实现触发器电路300’的布局可以与图12至图15所示的布局不同，这取决于设计细节。例如，可以重新定位晶体管T01至T42的一个或多个，可以增加或减少布线(或布线段)的数量，并且可以增加或减少半导体鳍(或半导体鳍段)的数量，可以增加或减少栅电极层(或栅电极段)的数量。本领域中普通技术人员也应该理解，用于垂直连接不同层的接触件或通孔的位置和/或数量也可以改变。
在一些实施例中，没有使用任何CMOS传输门的触发器电路(即，仅接收一种时钟信号而不是两个彼此互补的时钟信号的触发器电路)包括但不限于以下将要描述的图16和图17所示的那些，可以在标准单元布局中实现，同时对标准单元布局200或400进行一些修改。将省略修改标准单元布局200或400的描述，因为本领域中普通技术人员技术人员应该理解如何实现这种触发器电路的晶体管及其布线/接触件以来配置标准单元布局，基于标准单元布局200或400修改标准单元布局中的半导体鳍、栅电极层、局部连接层M0、第一导电层M1和各个接触件/通孔。
图16和图17示出了仅接收一种时钟信号并且不具有传输门的触发器电路的电路图的实例。在一些实施例中，图16和图17所示的每个触发器电路的布局均可以在标准单元布局200或400中进行一些修改实现。
图16示出了示例性无传输门的触发器电路，其是由与或非(AOI)逻辑和或与非(OAI)逻辑组成的主从触发器。触发器电路包括接收时钟信号Clk的时钟输入端C、接收数据输入信号的输入端D、将数据输入信号转换成通过时钟信号同步的脉冲信号PD的AOI逻辑、响应于脉冲信号PD和时钟信号的边缘，将指示数据信号的脉冲信号PD输出至输出端Q的OAI逻辑。在一些实施例中，互补数据可以在互补输出端Q’输出。
图17示出了示例性无传输门触发器电路，其是由与或非(AOI)逻辑和或与非(OAI)逻辑组成的主从触发器。触发器电路包括接收时钟信号Clk的时钟输入端C、接收数据输入信号的输入端D、将数据输入信号转换成与时钟信号同步的脉冲信号PD的AOI逻辑、响应于脉冲信号PD和时钟信号的边缘，将指示数据信号的脉冲信号PD输出至输出端Q的OAI逻辑。在一些实施例中，互补数据可以在互补输出端Q’输出。
根据一些实施例，示例性无传输门触发器电路不限于由诸如AOI逻辑和/或OAI逻辑的逻辑电路组成。在一些实施例中，可以在没有使用AOI逻辑和OAI逻辑的情况下实现示例性无传输门触发器电路。例如，示例性无传输门触发器电路可以包括多路复用器以将输入数据流转换成由时钟信号同步的脉冲信号，并且一个或多个反相器与其它逻辑电路但不包括AOI逻辑和OAI逻辑一起，以锁存指示输入数据流的脉冲信号，并且响应于时钟信号输出锁存的数据。
如上所述，上述标准单元布局200或400是触发器电路的标准单元布局，或可以被修改为其它电路的标准单元布局。根据其它实施例，可以对标准单元布局200或400进行一些修改来创建其它电路的其它标准单元布局，其它电路包括但不限于临时存储数据的缓冲器和处理数据的大尺寸组合逻辑电路。
图18示出了根据现有技术的触发器电路的电路图。
如图18所示，触发器电路包括接收数据输入信号的输入端D、响应于时钟信号Clk和与时钟信号Clk互补的另一时钟信号ClkB存储通过第一传输门31的输入数据流的两个交叉耦合的反相器21和22以及响应于施加至第二传输门32的时钟信号Clk和互补时钟信号ClkB输出由两个交叉耦合的反相器21和22存储的数据流的输出端Q。图18所示的触发器电路的标准单元布局的高度大于与图18所示的类似但仅接收一种类型的时钟信号的触发器电路的标准单元布局的高度，因为使用更多的导电布线来实现图18所示的触发器电路的标准单元布局以传输时钟信号Clk和互补时钟信号ClkB。
图19示出了根据本发明的一些实施例的包括无传输门(T门)的触发器的集成电路的布局。
为了方便起见，在代表标准单元高度的高度H中，仅示出了两个连续的半导体鳍，一个用于形成第一型晶体管，并且另一个用于形成第二型晶体管。本领域中普通技术人员应该意识到，根据参照图2至图5和/或图12至图15描述的上述实施例，可以在每个单元中实现包括一个或多个伪鳍的更多半导体鳍。半导体鳍可以包括基本平行于X轴延伸的单个连续的鳍或彼此间隔开并且每个均在X轴上对准的多个段。本领域中普通技术人员应该理解，在Y轴上的两个紧邻的单元中，用于实现相同类型的晶体管的半导体鳍被配置为彼此紧邻。
与参照图2至图5和/或图12至图15描述的那些类似，图19所示的每个单元均包括在Y轴上彼此间隔开布置的导电布线VDD、VSS和其它导电布线(未示出)以及在X轴上彼此间隔开布置的多个栅电极(未示出)。为了避免重复，将省略其描述。
如图19所示，集成电路的布局可以包括具有包括高度H和双高度2H的混合高度的多个标准单元布局201至207。根据一些实施例，标准单元201、202和205的一个或多个可以是无传输门(T门)的触发器，其具有与图2或图3所示的布局200或图12或图13所示的布局400相同的布局，或具有基于布局200或400修改的布局。其它示例性标准单元203、204和207可以是具有高度H并且包括但不限于AND门、OR门、XOR门、NOT门、NAND门、NOR门、XNOR门、多路复用器、加法器和计数器的一个或多个标准单元。在一些实施例中，标准单元203、204和207的一个可以是用没有传输门的触发器电路实现的单高度单元。集成电路也包括双高度标准单元206，诸如大尺寸缓冲器组合逻辑电路单元或触发器电路。双高度标准单元206可以包括用于处理信号/数据的各个逻辑门和/或晶体管。图19所示的单元之中的边界可以以与图6或者图7所示的类似的方式配置。然而，本发明不限于此。
根据本发明的一个方面，无传输门的触发器电路的标准单元布局或仅接收一种时钟信号的触发器电路的标准单元布局使用例如诸如局部连接层的一个导电层中的仅一个布线，以将时钟信号传输至一个或多个第一型晶体管和一个或多个第二型晶体管。无传输门的触发器电路的标准单元布局或仅接收一种时钟信号的触发器电路的标准单元布局使用不使用任何金属布线来传输互补信号。因此，使用更少的导电布线。因此，与包括传输门或接收互补时钟信号的触发器电路的标准单元相比，减小了仅接收一种时钟信号的无传输门触发器电路的标准单元布局的高度或触发器电路的标准单元布局的高度。因此，当选择无传输门的触发器电路的标准单元布局或选择仅接收一种时钟信号的触发器电路的标准单元布局，而不是选择包括传输门的触发器电路的标准单元布局或接收互补时钟信号的触发器电路的标准单元布局来实现集成电路时，可以将更多的单元或晶体管集成在集成电路中。
根据本发明的一个方面，与包括传输门或接收互补时钟信号的触发器电路的标准单元相比，无传输门的触发器电路的标准单元布局或仅接收一种时钟信号的触发器电路的标准单元布局可以具有更多的导电布线作为诸如局部互连层的一个导电层中的自由导电布线，从而可以减轻布线中的阻塞。
根据本发明的一个方面，没有传输门的触发器电路可以使用逻辑来产生由时钟信号同步的脉冲状控制信号，使用产生的脉冲状控制信号进行交叉环路控制来存储数据，以及最后输出级输出将用于其它单元/电路的存储的数据。由于与具有传输门的触发器相比，没有传输门的触发器电路使用更少的附加(togging)器件，所以消耗更少的功率。在供电电压降低的情况下，与在降低的电压下工作的使用传输门的触发器相比，没有传输门的触发器具有更好的性能。
在上述示例性实施例中，描述了无传输门的触发器电路的标准单元布局或仅接收一种时钟信号的触发器电路的标准单元布局。然而，本发明不限于此。本领域中普通技术人员应该意识到，至少基于上述高度降低原理，通过使用相同层级上的半导体鳍并且通过使用较少的导电层以传输时钟信号，也可以创建包括仅一种类型的时钟信号的另一电路的标准单元布局和/或基于上述原理通过不在栅电极层中形成切口来简化结构和/或工艺。
本领域中普通技术人员将理解，根据本发明的各个实施例的标准单元布局可以存储在其中保存各种其它标准单元的设计库中，从而使得根据本发明的实施例的标准单元与来自设计库的其它标准单元一起可以选择布局设计来设计集成电路的布局。
在一个实施例中，触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的多个半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的多个导电布线以及基本平行于第二方向(基本垂直于第一方向)延伸并且形成在与第一层级不同的第二层级上的多个栅电极层。触发器电路包括由多个半导体鳍和多个栅电极层制成的多个晶体管，触发器电路接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少多个导电布线在多个晶体管之中传输。在一个实施例中，多个导电布线包括传输时钟信号的第一导电布线。在一个实施例中，其中第一导电布线是传输时钟信号的第一层级上的唯一导电布线。在一个实施例中，第一导电布线包括传输时钟信号的第一段和传输与时钟信号不同的信号的第二段，并且第一段和第二段彼此间隔开并且沿着第一方向彼此对准。在一个实施例中，多个栅电极层包括电连接至第一导电布线并且横跨多个半导体鳍的一个或多个延伸的第一栅电极层。在一个实施例中，第一栅电极层连续地延伸至与多个半导体鳍的两个或多个交叉，并且一个或多个N型晶体管和一个或多个P型晶体管由多个半导体鳍的两个或多个制成。在一个实施例中，第一栅电极层连续地延伸至与多个半导体鳍的每个交叉。在一个实施例中，多个导电布线包括传输第一电压电势的第一和第二电源布线以及设置在第一和第二电源布线之间并传输与第一电压电势不同的第二电压电势的第三电源布线。在一个实施例中，第一和第三电源布线之间的多个导电布线的导电布线的数量为三个或四个，并且第二和第三电源布线之间的多个导电布线的导电布线的数量为三个或四个。在一个实施例中，第一和第三电源布线之间的多个半导体鳍的半导体鳍的数量为两个或三个，并且第二和第三电源布线之间的多个半导体鳍的半导体鳍的数量为两个或三个。在一个实施例中，除了第一至第三电源布线之外的多个导电布线的导电布线具有恒定的间距。在一个实施例中，第一至第三电源布线的宽度大于除了第一至第三电源布线之外的导电布线的宽度。在一个实施例中，半导体标准单元还包括多个上金属布线，多个上金属布线相对于制成触发器电路的衬底设置在第一层级之上的第二层级上，并且多个上导电布线基本平行于第二方向延伸，并且利用多个导电布线传输数据输入信号、时钟信号和数据输出信号。在一个实施例中，多个栅电极层包括第一伪栅电极层和第二伪栅电极层，除了第一和第二伪栅电极层之外，多个栅电极层的栅电极层设置在第一以及第二伪栅电极层之间，并且第一伪栅电极层和第二伪栅电极层的每个均连续地延伸至与多个半导体鳍交叉。
在一个实施例中，触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的多个半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的多个导电布线，以及基本平行于第二方向(基本垂直于第一方向)延伸并且形成在与第一层级不同的第二层级上的多个栅极层。该触发器电路包括多个晶体管，多个晶体管至少实现接收输入数据信号和时钟信号的与或非(AOI)逻辑或或与非(OAI)逻辑，存储输入数据信号的存储块和输出指示存储的数据的数据输出信号的输出块。时钟信号是由半导体标准单元接收的唯一时钟信号。数据输入信号、时钟信号和数据输出信号至少通过多个导电布线在多个晶体管之中传输。在一个实施例中，多个导电布线包括传输时钟信号的第一导电布线。在一个实施例中，第一导电布线是传输时钟信号的第一层级上的唯一导电布线。
在一个实施例中，集成电路包括在第一方向上彼此紧邻的触发器电路的第一半导体标准单元和第二半导体标准单元。在一个实施例中，第一半导体标准单元包括沿着第一方向彼此基本平行地延伸的多个半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的多个导电布线以及，基本平行于第二方向(基本垂直于第一方向)延伸并且形成在与第一层级不同的第二层级上的多个栅电极层。在一个实施例中，触发器电路包括由多个半导体鳍和多个栅电极层制成的多个晶体管，触发器电路接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由第一半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号以及数据输出信号至少通过多个导电布线在多个晶体管之中传输。第一半导体标准单元和第二半导体标准单元包括设置在第一半导体标准单元和第二半导体标准单元的边界上的一个或多个伪栅电极，并且一个或多个伪栅电极的至少一个连续地延伸至与多个半导体鳍交叉。在一个实施例中，一个或多个伪栅电极的数量为一个。在一个实施例中，一个或多个伪栅电极的数量为两个。
以上描述的术语“实施例”或“实施例”不是指相同的实施例或相同的实施例，并且被提供来强调与其它实施例或实施例不同的特定部件或特性。本领域中普通技术人员应该理解，除非提供相反或矛盾的描述，否则以上描述的“实施例”或“实施例”可被认为能够通过全部或部分彼此组合来实现。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种触发器电路的半导体标准单元，所述半导体标准单元包括：
多个半导体鳍，沿着第一方向基本彼此平行地延伸；
多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；以及
多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，
其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，
所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，
所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。
2.根据权利要求1所述的半导体标准单元，其中，所述多个导电布线包括传输所述时钟信号的第一导电布线。
3.根据权利要求2所述的半导体标准单元，其中，所述第一导电布线是所述第一层级上传输所述时钟信号的唯一导电布线。
4.根据权利要求2所述的半导体标准单元，其中：
所述第一导电布线包括传输所述时钟信号的第一段和传输与所述时钟信号不同的信号的第二段，以及
所述第一段和所述第二段彼此间隔开并且沿着所述第一方向彼此对准。
5.根据权利要求2所述的半导体标准单元，其中，所述多个栅电极层包括电连接至所述第一导电布线并且横跨所述多个半导体鳍的一个或多个延伸的第一栅电极层。
6.根据权利要求5所述的半导体标准单元，其中：
所述第一栅电极层连续地延伸以与所述多个半导体鳍的两个或多个交叉，以及
一个或多个N型晶体管和一个或多个P型晶体管由所述多个半导体鳍的两个或多个制成。
7.根据权利要求5所述的半导体标准单元，其中，所述第一栅电极层连续地延伸以与所述多个半导体鳍的每个均交叉。
8.一种触发器电路的半导体标准单元，所述半导体标准单元包括：
多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；
多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸，以及
多个栅极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，
其中，所述触发器电路包括多个晶体管，所述多个晶体管至少实现接收输入数据信号和时钟信号的与或非(AOI)逻辑或或与非(OAI)逻辑、存储所述输入数据信号的存储块和输出指示存储的数据的数据输出信号的输出块，
所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，以及
所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。
9.根据权利要求8所述的半导体标准单元，其中，所述多个导电布线包括传输所述时钟信号的第一导电布线。
10.一种集成电路，包括在第一方向上彼此紧邻的触发器电路的第一半导体标准单元和第二半导体标准单元，
其中，所述第一半导体标准单元包括：
多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；
多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；和
多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，
其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，
所述时钟信号是由所述第一半导体标准单元接收的唯一时钟信号，以及
所述数据输入信号、所述时钟信号以及所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输，以及
所述第一半导体标准单元和所述第二半导体标准单元包括设置在所述第一半导体标准单元与所述第二半导体标准单元的边界上的一个或多个伪栅电极，以及
所述一个或多个伪栅电极的至少一个连续地延伸以与所述多个半导体鳍交叉。
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