CN113450844A - 集成电路及其制造方法 - Google Patents

集成电路及其制造方法 Download PDF

Info

Publication number
CN113450844A
CN113450844A CN202110474972.4A CN202110474972A CN113450844A CN 113450844 A CN113450844 A CN 113450844A CN 202110474972 A CN202110474972 A CN 202110474972A CN 113450844 A CN113450844 A CN 113450844A
Authority
CN
China
Prior art keywords
cell
bit
flip
clock
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110474972.4A
Other languages
English (en)
Other versions
CN113450844B (zh
Inventor
王柏钧
庄惠中
陈志良
高章瑞
林姿颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113450844A publication Critical patent/CN113450844A/zh
Application granted granted Critical
Publication of CN113450844B publication Critical patent/CN113450844B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本文公开的一种集成电路包括第一多个单元行、第二多个单元行、第一时钟反相器和第二时钟反相器以及多个触发器。第二多个单元行布置为邻接第一多个单元行。第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同。第一时钟反相器和第二时钟反相器布置在第二多个单元行中。多个触发器布置在第一多个单元行和第二多个单元行中。多个触发器包括被配置为响应于第一时钟和第二时钟信号而运行的第一多个触发器。本发明的实施例还涉及制造集成电路的方法。

Description

集成电路及其制造方法
技术领域
本发明的实施例涉及集成电路及其制造方法。
背景技术
在电子系统中利用多位触发器电路来存储数字数据。多位触发器中包括的扫描触发器响应于时钟信号而运行，以存储许多位数据。在一些方法中，多位触发器电路是基于具有类似的电路拓扑和尺寸确定的电路。
发明内容
根据本发明实施例的一个方面，提供了一种集成电路，包括：第一多个单元行；第二多个单元行，布置为邻接第一多个单元行，其中，第一多个单元行中的鳍的第一数量与第二多个单元行中的鳍的第二数量不同；第一时钟反相器和第二时钟反相器，第一时钟反相器和第二时钟反相器布置在第二多个单元行中，其中，由第一时钟反相器产生的第一时钟信号和由第二时钟反相器产生的第二时钟信号具有不同的相位；以及多个触发器，布置在第一多个单元行和第二多个单元行中，其中，多个触发器包括被配置为响应于第一时钟信号和第二时钟信号而运行的第一多个触发器。
根据本发明实施例的另一个方面，提供了一种集成电路，包括：第一触发器，布置在第一单元中，和第二触发器，布置在第二单元中；第三触发器，布置在第三单元中，和第四触发器，布置在第四单元中；第一反相器，布置在第一时钟单元中，和第二反相器，布置在第二时钟单元中。其中，第一单元和第二单元具有第一高度，并且第三单元和第四单元以及第一时钟单元和第二时钟单元具有大于第一高度的第二高度。其中，第一时钟单元邻接第三单元，并且第三单元邻接第一单元、第四单元或其组合。
根据本发明实施例的又一个方面，提供了一种制造集成电路的方法，包括：在多个单元行中布置第一多个单元、第二多个单元和多个时钟单元，其中，第一多个单元中的每个具有第一宽度，第二多个单元中的每个具有不同于第一宽度的第二宽度；其中，多个时钟单元中的每个邻接第一多个单元中的至少一个；其中，将第一多个单元和第二多个单元以及多个时钟单元包括在作为多位触发器电路而运行的标准单元中。
附图说明
当与附图一起阅读时，根据以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1A是根据一些实施例的半导体器件的一部分的顶部图示意图。
图1B是示出根据一些实施例的沿图1A中的截面线的一些单元行的结构的截面图示意图。
图2A是根据一些实施例的扫描触发器的一部分的示意图。
图2B是根据一些实施例的图2A的扫描触发器的布局图。
图3A至图3F是根据一些实施例的在图1A的半导体器件中的4位触发器电路中包括的图2A至图2B的几个扫描触发器的平面图或布局图。
图4A至图4B是根据一些实施例的在图1A的半导体器件中的8位触发器电路中包括的图2A至图2B的几个扫描触发器的平面图或布局图。
图5A是根据一些实施例的扫描触发器的一部分的示意图。
图5B是根据一些实施例的图5A的扫描触发器的布局图。
图6A至图6C是根据一些实施例的在图1A的半导体器件中的4位触发器电路中包括的图2A至图2B的几个扫描触发器和图5A至图5B的几个扫描触发器的平面图或布局图。
图7A至图7B是根据一些实施例的在图1A的半导体器件中的8位触发器电路中包括的图2A至图2B的几个扫描触发器和图5A至图5B的几个扫描触发器的平面图或布局图。
图8A是根据一些实施例的与图2A的扫描触发器相对应的第一组扫描触发器的一部分的示意图。
图8B是根据一些实施例的与图5A的扫描触发器相对应的第二组扫描触发器的一部分的示意图。
图9A至图9C是根据一些实施例的图1A的半导体器件中的4位触发器电路中包括的第一组扫描触发器和第二组扫描触发器的平面图或布局图。
图10是根据一些实施例的图1A的半导体器件中的8位触发器电路中包括的第一组扫描触发器和第二组扫描触发器的平面图或布局图。
图11是根据本公开的一些实施例的产生用于制造集成电路的布局设计的方法的流程图。
图12是根据本公开的一些实施例的用于设计集成电路布局设计的系统的框图。
图13是根据一些实施例的集成电路制造系统及与其相关联的集成电路制造流程的框图。
具体实施方式
以下公开内容提供了用于实施所提供的主题的不同部件的许多不同的实施例或实例。下面描述了元件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上面形成第一部件可以包括以下实施例：第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件与第二部件之间形成另外的部件，使得第一部件和第二部件可以不直接接触。此外，本公开可在各个实例中重复参考标号和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，通常具有其常见意义。本说明中使用实例，包括本文所讨论的任何术语的实例，仅是说明性的，决不是限制本公开或任何示例性术语的范围和意义。类似地，本公开并不限于本说明书中给出的各个实施例。
如本文所使用的，术语“包括(comprising)”，“包括(including)”，“具有(having)”，“包含(containing)”，“涉及(involving)”等应被理解为开放式的，即意指包括但不限于。
整个说明书中对“一个实施例”、“实施例”或“一些实施例”的引用意指结合一个或多个实施例描述的特定部件、结构、实施或特性包括在本公开的至少一个实施例中。因此，在整个说明书中的各种地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定全部指的是相同实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定部件、结构、实施或特性。
此外，为了便于描述，本文使用空间相对术语，如“下方”、“下面”、“低于”、“上方”、“上面”等以描述如图中所示的一个元件或部件与另一个元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或运行中的不同取向。器件可以其它方式进行取向(旋转90度或者处于其它方向)，并且本文所使用的空间相关描述符可以因此被类似地解释。本文所使用的术语“和/或”包括相关联的所列项目中的一个或多个的任意以及所有组合。
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以包含所有这种修改及类似的结构。在一些实施例中，给定值或范围通常应在20％内，优选地在10％内，更优选地在5％内。此处给出的数值是近似的，意指如果没有明确指出，术语“大约”、“约”、“近似”或“基本上”可以被推断，或者意指其它近似值。
现在参考图1A。图1A是根据一些实施例的半导体器件10的一部分的顶部图示意图。如图1A示例性地示出，半导体器件10包括几个单元行ROW1-ROW4。在一些实施例中，存在单元，例如，图3A至图3F、图4A至图4B、图6A至图7B、图9A至图10中示出的单元由布置在这些单元行ROW1-ROW4中的集成电路实施。出于说明性目的，给出了图1A中的半导体器件10中的单元行ROW1-ROW4的数量。单元行ROW1-ROW4的各种数量在本公开的预期范围内。例如，在一些实施例中，半导体器件10中单元行的数量大于4。
为了说明，单元行ROW1-ROW4沿x方向延伸并且彼此平行。在一些实施例中，单元行ROW1-ROW4沿基本上垂直于x方向的y方向布置。
在一些实施例中，参考行ROW1-ROW4的行高度，在所述行中存在两组单元行。如图1A示例性地示出，单元行ROW1和ROW3中的每个被配置为具有行高度H1，并且单元行ROW2和ROW4中的每个被配置为具有比行高度H1短的另一个行高度H2。具有行高度H1的单元行ROW1和ROW3被视为单元行ROW1-ROW4的第一组“A”，并且单元行ROW2和ROW4被视为单元行ROW1-ROW4的第二组“B”。在一些实施例中，如图1A所描绘，单元行的第一组A和单元行的第二组B交织。
为了说明，在第一组“A”中具有行高度H1的单元行ROW1包括两个有源区110-120，在第二组“B”中具有行高度H2的单元行ROW2包括两个有源区130-140。类似地，单元行ROW3包括两个有源区150-160，并且单元行ROW4包括两个有源区170-180。为了说明，有源区110-180在x方向上延伸并且在y方向上彼此分离。有源区110-180的配置将在以下段落中与图1B一起讨论。
在一些实施例中，有源区110和140具有P型导电性，而有源区120和130具有N型导电性。有源区150和180的配置与有源区110和140类似，并且有源区160和170的配置与有源区120和130类似。可选地，阐明，单元行ROW1-ROW4沿y方向以周期性顺序交织。出于说明性目的，给出了有源区110-180的配置。有源区110-180的各个实施包括在本公开的预期范围内。例如，在一些实施例中，有源区110、140、150和180是N型，并且有源区120、130、160和170是P型。
出于说明性目的，给出了图1A的半导体器件10的配置。半导体器件10的各个实施包括在本公开的预期范围内。例如，在以下段落中讨论的一些实施例中，单元行以与单元行ROW1到ROW4不同的顺序(例如以ROW1、ROW2、ROW4和ROW3的顺序)布置。可选地，阐明，具有相同高度的单元行布置为彼此邻接。
现在参考图1B。图1B是示出根据一些实施例的沿图1A中的截面线AA’的单元行ROW3-ROW4的结构的截面图示意图。相对于图1A的实施例，为了易于理解，图1B中类似的元件被指定了相同的参考标号。
如图1B示例性地示出，在第二组“A”中具有行高度H1的单元行ROW1在衬底Sub上包括两个有源区110-120。单元行ROW1的有源区110包括第一鳍状结构，并且单元行ROW1的有源区120包括第二鳍状结构。可选地，阐明，有源区110-120中的每一个包括一个鳍状结构。
如图1B示例性地示出，在第一组“B”中具有行高度H1的单元行ROW2在衬底Sub上包括有源区130-140。单元行ROW2的有源区130包括两个鳍状结构131和132，并且单元行ROW2的有源区140包括另外两个鳍状结构141和142。可选地，阐明，有源区130-140中的每一个包括两个鳍状结构，如131和132，或141和142。
在一些实施例中，鳍状结构131和132是n型鳍状结构，并且鳍状结构141和142是p型鳍状结构。在另外一些实施例中，鳍状结构131和132是p型鳍状结构，并且鳍状结构141和142是n型鳍状结构。
可以通过任何合适的方法图案化上述鳍。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许产生具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺沿着图案化牺牲层形成间隔件。然后移除牺牲层，并且然后可以将剩余的间隔件用于图案化鳍。
在一些实施例中，这样的有源区可以包括一个或多个三维场效应晶体管(例如，鳍式场效晶体管(FinFET)、环栅(GAA)晶体管)的一个或多个鳍状结构或一个或多个平面金属氧化物半导体场效应晶体管(MOSFET)的氧化物定义(OD)区域。有源区可以用作一个或多个相应的晶体管的源极部件或漏极部件。
在一些实施例中，单元行ROW2的有源区130包括一起作为有源区以形成集成电路元件(如晶体管)的两个鳍状结构131和132，使得设置在有源区130上的集成电路元件的有源区的等效宽度将比设置在有源区110上的另一个集成电路元件中的一个宽，所述另一个集成电路元件包括第一鳍状结构。可选地，阐明，在一些实施例中，设置在单元行ROW2上的集成电路元件比设置在单元行ROW1上的集成电路元件具有更好的性能。
现在参考图2A。图2A是根据一些实施例的扫描触发器200和对应的反相器251-252的一部分的示意图。在一些实施例中，扫描触发器200形成在图1A的半导体器件10中。为了说明，扫描触发器200包括多路复用器输入电路210、第一锁存电路220、第二锁存电路230和输出级240。多路复用器输入电路210耦合到第一锁存电路220。第一锁存电路220耦合到第二锁存电路230。第二锁存电路230耦合到输出级240。
在运行中，多路复用器输入电路210被配置为接收扫描数据输入SI、数据输入Di和扫描使能信号SE，并输出扫描数据输入SI或正常数据输入Di。第一锁存电路220和第二锁存电路230被配置为接收时钟信号CLKB和CLKBB，并且被交叉耦合以存储数据状态。通过反相器251将时钟信号CP1反相来产生时钟信号CLKB，并且通过反相器252将时钟信号CLKB反相来产生时钟信号CLKBB。输出级240被配置为基于第二锁存电路230的输出来产生输出数据信号Qi。在一些实施例中，输出信号Qi与多路复用器输入电路210的输出信号、存储在第一锁存电路220和第二锁存电路230中的数据状态以及时钟信号CLKB和CLKBB相关联。
具体地，多路复用器输入电路210包括多路复用器(MUX)211。MUX211被配置为根据扫描使能信号SE输出扫描数据输入SI或数据输入Di。在一些实施例中，存在相对于扫描触发器200配置的几个扫描触发器，几个扫描触发器被配置为接收多位数据信号，并且数据输入Di对应于多位数据信号的第i位数据。例如，扫描触发器接收4位信号，并且因此，数据输入D1-D4对应于4位信号的第一位数据到第四位数据。
在一些实施例中，由MUX 211接收的扫描使能信号SE在正常运行模式与扫描测试模式之间切换扫描触发器200。例如，当将扫描使能信号SE升高到高逻辑电平(即逻辑1)并且扫描触发器200在扫描测试模式下运行时，由MUX 211输出扫描数据输入SI。当将扫描使能信号SE下拉到低逻辑电平(即逻辑0)并且扫描触发器200在正常运行模式下运行时，由MUX 211输出数据输入Di。
为了说明，第一锁存电路220包括传输门221和223以及反相器222和224。传输门221接收时钟信号CLKB和CLKBB。反相器222和224以及和传输门223形成锁存器，锁存器包括在传输门221与第一锁存电路220的输出端之间的正向路径中耦合的反相器222，以及在反馈配置中耦合的反相器224和由时钟信号CLKB和CLKBB启用和禁用的传输门223。
类似地，第二锁存电路230包括传输门231和233以及反相器232和234。传输门231接收时钟信号CLKB和CLKBB。反相器232和234以及和传输门233形成锁存器，锁存器包括在传输门231与第二锁存电路230的输出端之间的正向路径中耦合的反相器232，以及在反馈配置中耦合的反相器234和由时钟信号CLKB和CLKBB启用和禁用的传输门233。
输出级240包括反相器241。反相器241耦合到第二锁存电路230的输出。反相器241被配置为输出第二锁存电路230的输出信号并产生输出数据信号Qi。
如上所提及，在一些实施例中，数据输入Di对应于多位数据信号的第i位数据。因此，输出数据信号Qi对应于多位数据信号的第i位数据。此外，在可选的实施例中，将第i位触发器的输出数据信号Qi连同数据输入D(i+1)，作为扫描数据输入SI(i+1)，一起输入到第(i+1)位触发器等。在一些实施例中，多位触发器电路中的所有扫描触发器接收相同的扫描数据输入。
在一些实施例中，输出数据信号Qi以取决于多路复用器输入电路210的输出和时钟信号CP1的方式在“1”与“0”之间“蹦跳”和“移动”。通常，将扫描触发器200中存储的数据状态输出为输出数据信号Qi，直到时钟信号CP1的逻辑状态改变为止。当时钟信号CP1的逻辑状态改变时，多路复用器输入电路210的输出信号的当前状态被存储并传送为输出数据信号Qi。例如，在一些实施例中，扫描触发器中的初始存储状态为“1”。当时钟信号CP1的状态改变并且多路复用器输入电路210的输出信号的状态仍然为“1”时，在另一个时钟周期中存储状态“1”。相反，当时钟信号CP1的状态改变并且多路复用器输入电路210的输出信号的状态为“0”时，在随后的时钟周期中存储状态“0”，并对应地输出具有状态“0”的输出数据信号Qi。
出于说明性目的，给出了图2A的配置。图2A的各个实施在本公开的预期范围内。例如，在一些实施例中，省略了第一锁存电路220的传输门223和第二锁存电路230的传输门233。
现在参考图2B。图2B是根据一些实施例的图2A的扫描触发器200的布局图。相对于图2A，为了易于理解，图2B中类似的元件被指定了相同的参考标号。
在一些实施例中，以图2A的扫描触发器200的形式配置单元201。如图2B示例性地示出，单元201包括沿着单元边界方向250布置的多路复用器输入电路210、第一锁存电路220、第二锁存电路230和输出级240。出于说明性目的给出了对应于扫描触发器200的单元201的配置。单元201的各个实施在本公开的预期范围内。例如，在一些实施例中，多路复用器输入电路210、第一锁存电路220、第二锁存电路230和输出级240沿着两个单元边界方向250和260两者布置。
图3A至图3F是根据一些实施例的在图1A的半导体器件10中的4位触发器电路31-33中包括的图2A至图2B的几个扫描触发器的平面图或布局图。在一些实施例中，包括在多位触发器电路31-36中的，具有单元高度H1的单元以行(例如，图1A的单元行ROW1和ROW3)布置。类似地，包括在多位触发器电路31-36中的，具有单元高度H2的单元以行(例如，图1A的单元行ROW2和ROW4)布置。可选地，阐明，具有单元高度H1的单元在高鳍(在有源区中包括至少两个鳍)行中实施，并且具有单元高度H2的单元在低鳍(在有源区中包括一个鳍)行中实施。
在一些实施例中，单元行ROW1-ROW4以与图1A不同的顺序布置，以实施对应的触发器电路31-36。
现在参考图3A。4位触发器电路31包括单元201-204和253-254。相对于例如单元201来配置单元202-204。在一些实施例中，单元201-204具有相同的等效电路，包括例如图2A的扫描触发器200。
单元201-204分别对应于位1到位4扫描触发器(如图3A所示)。在可选的实施例中，将位1的单元201中的输出数据信号Qi输入为位2的单元202的扫描数据输入SI。将位2的单元202中的输出数据信号Qi输入为位3的单元203的扫描数据输入SI。将位3的单元203中的输出数据信号Qi输入为位4的单元204的扫描数据输入SI。单元253和254分别对应于图2A的反相器251和252。在一些实施例中，单元201-204的扫描触发器响应于由单元253的反相器251产生的时钟信号CLKB和由单元254的反相器252产生的时钟信号CLKBB而运行。
为了说明，位1的单元201布置在单元行ROW1中并且具有宽度W1。位2的单元202和253布置在单元行ROW2中。位2的单元202具有小于宽度W1的宽度W2，并且邻接单元253。位3的单元203和254布置在单元行ROW3中。位3的单元203具有宽度W2并且邻接单元254。位4的单元204布置在单元行ROW4中，并且具有宽度W1。单元253-254彼此邻接。
在一些实施例中，包括在扫描触发器电路31中的单元201-204的晶体管共享布局图中的栅极结构。例如，在各个实施例中，至少一个栅极结构被配置为形成为单元201中的反相器222和单元202中的传输门223。可选地，阐明，由于共享的栅极结构，因此如单元行ROW1和ROW3等具有较小单元高度的单元行中的单元节省了用于连接门的布线资源，此外，所述单元，与具有更大单元高度的单元行中单元的面积相比，能够在相对较小的单元的面积中包括复杂的电路(更多的电路元件)。出于说明性目的，给出了上文提及的配置。各个实施包括在本公开的预期范围内。例如，在一些实施例中，单元253-254中的反相器与单元201-204中的元件共享栅极或其它布局结构(即，被配置为晶体管的漏极或源极端的导电图案MD)。
此外，在一些方法中，多位触发器电路的每个位具有类似的电路拓扑和尺寸确定。因此，每个位的功能性相同，并且时序特性非常类似。与所述方法相比，利用本公开的配置，多位触发器电路的位以混合的行高度结构布置，并且因此提供了拓扑结构和器件尺寸确定的灵活性。此外，因为已经消除了具有相同的拓扑结构和尺寸确定的多位触发器电路的位的约束，所以也消除了在混合行单元架构中实施多位触发器电路的面积开支。因此，与一些方法相比，在本公开中实现了多位触发器电路的更好的功率、性能和面积使用。
现在参考图3B。相对于图3A，为了易于理解，图3B中类似的元件被指定了相同的参考标号。
与图3A相比，代替将单元254布置在单元行ROW3中，将多位触发器电路32的单元254布置在单元行ROW4中并且邻接位4的单元202。
利用图3B的配置，因为位2的单元202和位4的单元202布置在如图1A中提及的具有2-鳍结构的单元行ROW2和ROW4中，与以较低计算速度运行的在单元行ROW1和ROW3内形成的扫描触发器相比，在单元行ROW2和ROW4内形成了具有较高计算速度的扫描触发器。可选地，阐明，多位触发器电路中的扫描触发器以不同的速度运行。在一些实施例中，多位触发器的速度不由以较低计算速度运行的扫描触发器支配。
现在参考图3C。相对于图3A至图3B，为了易于理解，图3C中类似的元件被指定了相同的参考标号。
与图3A相比，代替具有单元行ROW1中的位1的单元201和单元行ROW2中的位2的单元202，多位触发器电路33包括布置在单元行ROW2中的位2的单元204和单元行ROW1中位1的单元203。位1的单元203邻接单元253。可选地，阐明，位1的单元203和位3的单元203布置于插入在位2的单元204与位4的单元204之间。为了以另一种方式解释，单元行ROW1和ROW3布置为插入在单元行ROW2与ROW4之间。
现在参考图3D。相对于图3A至图3C，为了易于理解，图3D中类似的元件被指定了相同的参考标号。
与图3A相比，代替将位3和位4的单元垂直地布置在多位触发器电路31的单元中，多位触发器电路34包括布置在单元行ROW2中的位3的单元202和单元254。可选地，阐明，单元253-254布置为插入在位2的单元202与位3的202之间。多位触发器电路34还包括在单元行ROW1中的位4的单元201。位4的单元201邻接位1的单元201。在一些实施例中，位1到位4的单元顺时针布置在对应于多位触发器电路34的单元中。
现在参考图3E。相对于图3A至图3D，为了易于理解，图3E中类似的元件被指定了相同的参考标号。
与图3D相比，代替将单元253-254布置在单元行ROW2中，多位触发器电路35包括在单元行ROW1中并布置为插入在位1的单元203与位4的单元203之间的单元253-254。如图3D所示，多位触发器电路35还包括在单元行ROW2中并且彼此邻接的位2的单元204和位3的204。
现在参考图3F。相对于图3A至图3E，为了易于理解，图3F中类似的元件被指定了相同的参考标号。
与图3E相比，代替在相同的单元行中具有单元253-254，多位触发器电路36包括单元行ROW1中的单元253和单元行ROW2中的单元254。如图3F所示，多位触发器电路36包括单元行ROW1中位1的单元203和位4的单元203以及单元行ROW2中位2的单元202和位3的单元202。单元253布置为插入在位1的单元203与位4的单元203之间，并且单元254布置为插入在位2的单元202与位3的单元202之间。单元253-254彼此邻接。
图4A至图4B是根据一些实施例的在图1A的半导体器件中的8位触发器电路41-42中包括的图2A至图2B的几个扫描触发器的平面图或布局图。相对于图3A至图3F，为了易于理解，图4A至图4B中类似的元件被指定了相同的参考标号。
现在参考图4A。与图3B相比，多位触发器41包括对应于位5到位8的单元。为了说明，多位触发器41包括位1的单元205、位3的单元205、位6的单元205和位8的单元205，其中，每个单元具有小于宽度W1且大于宽度W2和单元高度H1的宽度W3。在一些实施例中，相对于例如图2B的单元201来配置位1的单元205、位3的单元205、位6的单元205、和位8的单元205。在一些实施例中，多位的单元205具有相同的等效电路，包括例如图2A的扫描触发器200。
具体地，位1的单元205和位8的单元205布置在单元行ROW1中。位2的单元202、单元253和位7的单元202布置在单元行ROW2中。位3的单元205和位6的单元205布置在单元行ROW3中。位4的单元202、单元254和位5的单元202布置在单元行ROW4中。在一些实施例中，位1到位8的单元顺时针布置在对应于多位触发器电路41的单元中。
现在参考图4B。与图4A相比，单元253-254彼此邻接。为了说明，多位触发器电路42包括位4的单元206和位5的单元206，其中，每个单元具有宽度W3和单元高度H2。在一些实施例中，相对于例如图2B的单元201，配置位4的单元206和位5的单元206。在一些实施例中，多位的单元206具有相同的等效电路，包括例如图2A的扫描触发器200。
位2的单元203、单元254和位7的单元203布置在单元行ROW3中。位3的单元202、单元253和位6的单元202布置在单元行ROW2中。位3的单元202、单元253和位6的单元202布置在单元行ROW2中。
出于说明性目的，给出了图4A至图4B的配置。各个实施在本公开的预期范围内。例如，在一些实施例中，代替具有位2的单元203和位7的单元203，多位触发器电路42包括单元行ROW2中位2的单元202、单元254和位7的单元202和单元行ROW4的位4的单元205和位5的单元205。
现在参考图5A。图5A是根据一些实施例的扫描触发器500的一部分的示意图。相对于图2A的实施例，为了易于理解，图5A中类似的元件被指定了相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似的元件的具体操作，除非需要通过图5B中所示的元件引入合作关系。
如图5A示例性地示出，扫描触发器500包括多路复用器输入电路510、第一锁存电路520、第二锁存电路530和输出级540。在一些实施例中，相对于例如图2A的多路复用器输入电路210配置多路复用器输入电路510。相对于例如图2A的第一锁存电路220配置第一锁存电路520。相对于例如图2A的第二锁存电路230配置第二锁存电路530。相对于例如图2A的输出级240配置输出级540。
与图2A的扫描触发器200相比，代替具有反相器222和234，扫描触发器500包括在第一锁存电路520中的NOR门522和在第二锁存电路530中的NOR门534。如图5A示例性地示出，NOR门522的第一输入端耦合到传输门221和223，并且NOR门522的第二输入端耦合到控制信号CD。NOR门534的第一输入端耦合到反相器232和241，并且NOR门534的第二输入端耦合到控制信号CD。在一些实施例中，控制信号CD被配置为“复位”信号，复位信号以适当的时钟周期将扫描触发器的输出复位为特定的逻辑状态(即，逻辑1)。
在一些实施例中，由于具有NOR门522和534，所以图5A的扫描触发器500比图2A的扫描触发器200占据更大的面积。
现在参考图5B。相对于图5A，为了易于理解，图5B中类似的元件被指定了相同的参考标号。如图2B示例性地示出，单元501包括沿着单元边界方向550布置的多路复用器输入电路510、第一锁存电路520、第二锁存电路530和输出级540。出于说明性目的给出了对应于扫描触发器500的单元501的配置。单元501的各个实施在本公开的预期范围内。例如，在一些实施例中，多路复用器输入电路510、第一锁存电路520、第二锁存电路530和输出级540沿着两个单元边界方向550和560两者布置。
图6A至图6C是根据一些实施例的在图1A的半导体器件中的4位触发器电路61-63中包括的图2A至图2B的几个扫描触发器和图5A至图5B的几个扫描触发器的平面图或布局图。
现在参考图6A。与图3B相比，如图6A所示，代替具有位1的单元201和位3的单元201，多位触发器61包括在单元ROW1中位1的单元501和在单元ROW3中位3的单元501，其中，位1的单元501和位3的单元501具有宽度W1和单元高度H1。
现在参考图6B。与图6A相比，代替将具有不同单元高度的单元行布置为交错，将具有较大单元高度的单元行ROW2和ROW4在多位触发器电路62中布置为插入在具有较小单元高度的单元行ROW1和ROW3之间。可选地，阐明，单元行ROW3中的位4的单元501与布置在单元行ROW4中的位3的单元202和单元254交换，并且单元253-254彼此邻接。
现在参考图6C。与图6B相比，代替将具有较大单元高度的单元行插入在具有较小单元高度的单元行之间，将单元行ROW1和ROW3插入在单元行ROW2与ROW4之间。
出于说明性目的，给出了图6A至图6C的配置。各个实施包括在本公开的预期范围内。例如，与多位触发器电路中的位相对应的扫描触发器沿着单元边界中的一个按顺序布置，所述单元边界在与单元延伸的方向永久的方向上延长。
图7A至图7B是根据一些实施例的在图1A的半导体器件中的8位触发器电路71-72中包括的图2A至图2B的几个扫描触发器和图5A至图5B的几个扫描触发器的平面图或布局图。相对于图2A至图6C，为了易于理解，图7A至图7B中类似的元件被指定了相同的参考标号。
现在参考图7A。与图4A相比，代替具有位1的单元205、位3的单元205、位6的单元205和位8的单元205，多位触发器电路71包括位1的单元502、位3的502、位6的单元502和位8的单元502。在一些实施例中，相对于例如图5B的单元501来配置位1的单元502、位3的单元502、位6的单元502、和位8的单元502。在一些实施例中，多位的单元502具有相同的等效电路，包括例如图5A的扫描触发器500。
现在参考图7B。与图7A相比，单元行ROW3与单元行ROW4交换。具体地，位4的单元202插入在位2的单元202与位3的单元502之间。位5的单元202插入在位7的单元202与位6的单元502之间。单元253-254彼此邻接。
利用图6A至图7B的配置，例如，时钟单元253-254中的反相器等时钟驱动器集中在多位触发器电路中，并且邻接某个扫描触发器。可选地，阐明，代替每个具有其自己的时钟驱动器对的扫描触发器，集中在多位触发器电路中的时钟驱动器的信号由多位触发器电路中的所有扫描触发器共享。因此，减少了多位触发器电路的总面积。
此外，利用图6A至图7B的配置，将具有不同触发器功能的与多位触发器的位相对应的扫描触发器集成在不同的单元架构中。在一些实施例中，不同的单元架构以不同的计算速度为特征。因此，将分别表征每个位的时序路径，并且电子设计自动化(EDA)工具将进行优化，并且将时序关键路径放入更快速的单元架构中，将更少的时序关键路径放入功率优化单元。
现在参考图8A。图8A是根据一些实施例的与图5A的扫描触发器500相对应的第一组扫描触发器801-802的一部分的示意图。相对于图2A至图7B，为了易于理解，在图8A中被指定了相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似的元件的具体操作，除非需要通过图8A中所示的元件引入合作关系。
在一些实施例中，相对于例如图5A的扫描触发器500配置第一组扫描触发器801-802中的每个扫描触发器。相对于例如图2A的反相器251-252配置反相器811-812。如图8A示例性地示出，扫描触发器801-802被配置为响应于反相器811的输出信号CLKB1和反相器812的输出信号CLKBB1而运行，而扫描触发器802接收信号数据输入SI1。通过反相器811将时钟信号CP1反相来产生时钟信号CLKB1，并且通过反相器812将时钟信号CLKB1反相来产生时钟信号CLKBB1。在一些实施例中，扫描触发器801接收扫描触发器802的输出数据信号Q2，并且扫描触发器801输出输出数据信号Q4。
现在参考图8B。图8B是根据一些实施例的与图2A的扫描触发器200相对应的第二组扫描触发器803-804的一部分的示意图。相对于图2A至图8A，为了易于理解，图8B中类似的元件被指定了相同的参考标号。为了简明起见，本文省略了上述段落中详细讨论的类似的元件的具体操作，除非需要通过图8B中所示的元件引入合作关系。
在一些实施例中，相对于例如图2A的扫描触发器200配置第二组扫描触发器803-804中的每个扫描触发器。相对于例如图2A的反相器251-252配置反相器813-814。如图8B示例性地示出，扫描触发器803-804被配置为响应于反相器813的输出信号CLKB2和反相器814的输出信号CLKBB2而运行，而扫描触发器804接收信号数据输入SI2。通过反相器813将时钟信号CP2反相来产生时钟信号CLKB2，并且通过反相器814将时钟信号CLKB2反相来产生时钟信号CLKBB2。在一些实施例中，扫描触发器803接收扫描触发器804的输出数据信号Q1，并且扫描触发器803输出输出数据信号Q3。
在一些实施例中，时钟信号CP1和CP2不同。因此，第一组扫描触发器801-802和第二组扫描触发器803-804具有不同的时序特性。可选地，阐明，在一些实施例中，第一组扫描触发器801-802和第二组扫描触发器803-804被配置为处于两个独立的多位触发器电路中。
出于说明性目的，给出了图8A至图8B的配置。各个实施包括在本公开的预期范围内。例如，时钟信号CP1和CP2相同。在各个实施例中，扫描触发器801和803未接收输出数据信号Q1-Q2。扫描触发器801-804中的每个接收相同的信号数据输入SI。
图9A至图9C是根据一些实施例的图1A的半导体器件中的4位触发器电路91-93中包括的第一组扫描触发器801-802和第二组扫描触发器803-804的平面图或布局图。相对于图2A至图8B，为了易于理解，图9A至图9C中类似的元件被指定了相同的参考标号。
现在参考图9A。多位触发器电路91包括单元202-203、503-504、第一对时钟单元815-816和第二对时钟单元817-818。单元503-504具有大于宽度W1和单元高度H1的宽度W4。在一些实施例中，第一组扫描触发器中的扫描触发器801-802分别布置在位4的单元504和位2的单元503中。第二组扫描触发器中的扫描触发器803-804分别布置在位3的单元202和位1的单元203中。为了说明，4位触发器电路91包括单元815-818。单元815-816分别对应于图8B的反相器813-814。单元817-818分别对应于图8A的反相器811-812。
如图9A示例性地示出，位1的单元203和第一对时钟单元815-816布置在单元行ROW1中。位3的单元202和第二对时钟单元817-818布置在单元行ROW2中。位2的单元503布置在单元行ROW3中。位4的单元504布置在单元行ROW4中。
现在参考图9B。与图9A相比，代替使位2的单元503邻接位3的单元202和第二对时钟单元817-818，多位触发器电路92中的位4的单元504布置为邻接位3的单元202和第二对时钟单元817-818，而位2的单元503布置在位4的单元504的相反侧。
现在参考图9C。与图9A相比，代替将位3的单元202和第二对时钟单元817-818邻接位2的单元503，将多位触发器电路93的位1的单元203和第一对时钟单元815-816布置为邻接位2的单元503，而位3的单元202和第二对时钟单元817-818布置在位1的单元203的相反侧。
出于说明性目的，给出了图9A至图9C的配置。各个实施包括在本公开的预期范围内。例如，在一些实施例中，单元行ROW1-ROW4的顺序与图9A至图9C的实施例中所示的顺序不同。
现在参考图10。图10是根据一些实施例的图1A的半导体器件10中8位触发器电路101中包括的几个第一组扫描触发器和几个第二组扫描触发器的平面图或布局图。相对于图2A至图9C，为了易于理解，图10中类似的元件被指定了相同的参考标号。
如图10所示，与图9A相比，代替具有位2的单元503和位4的单元504，多位触发器电路101包括位2的单元501、位4的单元505、位8的单元505和位6的单元501。在一些实施例中，位4的单元505和位8的单元505具有宽度W1和单元高度H2，并且相对于例如图5B的单元501配置。为了说明，位4的单元505和位8的单元505布置在单元行ROW4中，并且位2的单元501和位6的单元501布置在单元行ROW3中。
在一些实施例中，对应于位2和位4的第一组扫描触发器801-802中的一组布置在位2的单元501和位4的单元505中，并且对应于位6和位8的另一组布置在位6的单元501和位8的单元505中。
如图10示例性地示出，多位触发器电路101还包括位5的单元203和位7的单元202。在一些实施例中，对应于位1和位3的第二组扫描触发器803-804中的一组布置在位1的单元203和位3的单元202中，并且对应于位5和位7的另一组布置在位5的单元203和位7的单元202中。
出于说明性目的，给出了图10的配置。各个实施包括在本公开的预期范围内。例如，在一些实施例中，单元行ROW1-ROW4的顺序与图10的实施例中所示的顺序不同。
利用图9A至图10的配置，通过在混合的单元行架构中利用两对时钟单元，提供了布置两个独立的多位触发器电路的灵活性，并且还减少了多位触发器电路的总面积。
图11是根据本公开的一些实施例的产生用于制造包括多位触发器电路31-36、41-42、61的集成电路的布局设计的方法1100的流程图。可以认为，可以在图11所示的过程之前、之中和之后提供另外的操作，对于所述方法的另外的实施例，可以替换或消除以下描述的操作中的一些。操作/过程的顺序可以互换。贯穿各个图和说明性实施例，类似的参考标号用于指示类似的元件。方法1100包括以下参考图6A的多位触发器电路61描述的操作1110-1120。
在操作1110中，将位1的单元501、位3的单元501、位2的单元202和位4的单元204布置在单元行ROW1-ROW4中。如图6A的实施例中所示，位1的单元501位3的单元501具有宽度W1，并且位2的单元202和位4的单元204具有与宽度W1不同的宽度W2。
在一些实施例中，宽度W2小于宽度W1。
在一些实施例中，如上文关于图6A所提及的，与单元501和202相对应的扫描触发器具有不同的功能。例如，与单元202中的扫描触发器相比，单元501中的扫描触发器还被配置为响应于控制信号CD而运行。
在一些实施例中，单元行ROW1和ROW3具有行高度H1，并且单元行ROW2和ROW4具有行高度H2，其中，行高度H1小于行高度H2。
在一些实施例中，如图6A所示，将位1的单元501和位3的单元501布置在单元行ROW1和ROW3中。将位2的单元202和位4的单元204布置在单元行ROW2和ROW4中。
在操作1120中，将时钟单元253-254布置在单元行ROW2和ROW4中。在图6A的实施例中，时钟单元253邻接位2的单元202，并且时钟单元254邻接位4的单元204。
在各个实施例中，如图9A所示，将第一对时钟单元815-816布置在单元行ROW1中，并且将第二对时钟单元817-818布置在具有不同于单元行ROW1的单元高度的单元高度的单元行ROW2中。
在一些实施例中，如图6A所示，将位1的单元501、位3的单元501、位2的单元202、位4的单元204、时钟单元253-254包括在作为多位触发器电路61而运行的标准单元中。
现在参考图12。图12是根据本公开的一些实施例的用于设计集成电路布局设计的电子设计自动化(EDA)系统1200的框图。EDA系统1200被配置为实施图11中公开并还结合图1A至图10解释的方法1100的一个或多个操作。在一些实施例中，EDA系统1200包括自动布局布线(APR)系统。
在一些实施例中，EDA系统1200是通用计算器件，通用计算器件包括硬件处理器1202和非瞬时计算机可读存储介质1204。存储介质1204，除了其它用处之外，通过，即，存储，计算机程序代码(指令)1206，即，一组可执行的指令进行编码。通过硬件处理器1202对于指令1206的执行表示(至少部分)实施，例如，方法1200，的一部分或全部的EDA工具。
处理器1202通过总线1208电耦合到计算机可读存储介质1204。处理器1202还通过总线1208电耦合到输入/输出(I/O)界面1210和制造工具1216。网络界面1212也通过总线1208电联接到处理器1202。网络界面1212与网络1214连接，使得处理器1202和估算机可读存储介质1204能够通过网络1214连接到外部元件中。处理器1202被配置为执行计算机可读存储介质1204中编码的计算机程序代码1206，以引起EDA系统1200可用于执行所描述的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器1202为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储媒介1204是电子的、磁性的、光纤的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介1204包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1204包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储媒介1204存储被配置为引起EDA系统1200(其中，此类执行表示(至少部分)EDA工具)可用于执行所描述的工艺和/或方法的一部分或者全部的计算机程序代码1206。在一个或多个实施例中，存储媒介1204也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储介质1204存储包括如本文公开的标准单元的标准单元的集成电路(IC)布局图1220，例如，上文关于图1A至图10讨论的与多位触发器电路31-36、41-42、61-63、71-72、91-93和101相对应的单元。
EDA系统1200包括I/O界面1210。输入/输出界面1210耦合到外部电路。在一个或多个实施例中，输入/输出界面1210包括用于向处理器1202传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
EDA系统1200还包括耦合到处理器1202的网络界面1212。网络界面1212允许EDA系统1200与连接到一个或多个其它电脑系统的网络1214连通。网络界面1212包括无线网界面，如蓝牙、无线局域网(WIFI)、接入控制(WIMAX)、通用分组无线业务(GPRS)或移动通信(WCDMA)或有限网络界面，如以太网、通用串行总线(USB)或电子电气工程师协会(IEEE)-1264。在一个或多个实施例中，在两个或更多系统1200中实施所描述的工艺和/或方法的一部分或全部。
EDA系统1200还包括耦合到处理器1202的制造工具1216。制造工具1216被配置为根据由处理器1202处理的设计文件制造集成电路，例如，上文关于图1A至图10讨论的多位触发器电路31-36、41-42、61-63、71-72、91-93和101。
EDA系统1200被配置为通过I/O界面1210接收信息。通过I/O界面1210接收到的信息包括一个或多个指令、数据、设计规则、标准单元库和/或用于由处理器1202处理的其它参数。信息通过总线1208被转移到处理器1202。EDA系统1200被配置为通过I/O界面1210接收与用户界面(UI)有关的信息。所述信息作为设计规约1222存储在计算机可读介质1204中。
在一些实施例中，所描述的工艺和/或方法的一部分或者全部被实施为由处理器执行的单独的软件应用。在一些实施例中，将所描述的工艺和/或方法的一部分或者全部实施为是另外的软件应用的一部分的软件应用。在一些实施例中，将所描述的工艺和/或方法的一部分或者全部实施为软件应用的插件。在一些实施例中，将所描述的工艺和/或方法中的至少一个实施为是EDA工具的一部分的软件应用。在一些实施例中，将所描述的过程和/或方法的一部分或全部实施为由EDA系统1200使用的软件应用。在一些实施例中，使用合适的布局产生工具来产生包括标准单元的布局图。
在一些实施例中，所述工艺作为存储在非临时性计算机可读记录介质中的程序功能被实现。非瞬时计算机可读记录介质的实例包括，但不限于，外部/可移除和/或内部/内置存储或记忆单元，例如，光盘，如DVD、磁盘，如硬盘、半导体存储器，如ROM、RAM和记忆卡等中的一个或多个。
图13是根据一些实施例的IC制造系统1300及与其相关联的IC制造流程的框。在一些实施例中，基于布局图，使用IC制造系统1300来制造以下两个中的至少一个：(A)一个或多个半导体掩模，或(B)半导体集成电路层中的至少一个元件。
在图13中，IC制造系统1300包括实体，如设计室1320、掩模室1330和IC制造商/制造厂(“制造厂”)1350，这些实体在与IC器件1360制造相关的设计、开发和制造周期和/或服务中交互。通过通信网络连接IC制造系统1300的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与其它实体中的一个或多个交互，并向其它实体中的一个或多个提供服务和/或其它实体中的从一个或多个接受服务。在一些实施例中，单个实体拥有设计室1320、掩模室1330和IC制造厂/1350中的两个或更多个。在一些实施例中，设计室1320、掩模室1330和IC制造厂1350中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1320产生IC设计布局图1322。IC设计布局图1322包括设计用于IC器件1360的各种几何图案，例如，图3A至图4B、图6A至图7B和/或图9A至图10所描绘的IC布局设计，例如，上文关于图3A至图4B、图6A至图7B和/或图9A至图10讨论的集成电路100和700。几何图案对应于构成待制造的IC器件1360的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图1322的一部分包括待形成在半导体衬底(如硅晶圆)中的各种IC部件，如，层间互联的有源区、栅电极、源极和漏极、导电部或通孔以及被设置在半导体衬底上的各种金属层。设计室1320实施合适的设计工序以形成IC设计布局图1322。设计工序包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图1322存在于具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1322可以版图数据(GDSII)文件格式或DFII文件格式表达。
掩模室1330包括数据准备1332和掩模制造1344。掩模室1330使用IC设计布局图1322制造一个或多个掩模1345，以用于根据IC设计布局图1322制造IC器件1360的各种层。掩模室1330执行掩模数据准备1332，其中，IC设计布局图1322被翻译成代表性数据文件(“RDF”)。掩模数据准备1332向掩模制造1344提供RDF。掩模制造1344包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，如掩模(中间掩模)1345或半导体晶圆1353。由掩模数据准备1332操纵IC设计布局图1322以遵守掩模写入器的特定性能和/或IC制造厂1350的需求。在图13中，数据准备1332和掩模制造1344被示出为单个元件。在一些实施例中，数据准备1332和掩模制造1344能够共同被称为掩模数据准备。
在一些实施例中，数据准备1332包括光学邻近修正(OPC)，光学邻近修正使用光刻增强技术来补偿图像失真，如由绕射、干涉和其它工艺效果等引起的那些图像失真。OPC调整IC布局图1322。在一些实施例中，数据准备1332还包括分辨率增强技术(RET)，如离轴光照、分辨率辅助图形、相移掩模和其它合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，反光刻技术将OPC视为反成像问题。
在一些实施例中，数据准备1332包括利用一组掩模创造规则检查IC设计布局图1322的掩模规则检查器(MRC)，IC设计布局图在OPC中具有经历过的工艺，一组掩模创造规则包含一定几何约束和/或连接约束以确保足够空间，以说明半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图1322以补偿掩模制造1344期间的限制，这可撤销OPC执行的修改的一部分以满足掩模创造规则。
在一些实施例中，数据准备1332包括光刻工艺检查(LPC)，光刻工艺检查模拟将由IC制造厂1350实施以制造IC器件1360的处理。LPC基于IC设计布局图1322模拟此处理以创建模拟制造的器件，如IC器件1360。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关联的参数，与用于制造IC的工具相关联的参数和/或制造工艺的其它方面。LPC考虑到各种因素，如航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其它合适的因素等或其组合。在一些实施例中，在已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以另外细化IC设计布局图1322。
应当理解的是，为了简要目的，已简化了数据准备1332的上述描述。在一些实施例中，数据准备1332包括如逻辑运算(LOP)的另外的部件，以根据制造规则来修改IC设计布局图1322。此外，可以各种不同的顺序执行在数据准备1332期间应用到IC设计布局图1322上的工艺。
在数据准备1332之后和掩模制造1344期间，基于已修改的IC设计布局图1322制造一个掩模1345或一组掩模1345。在一些实施例中，掩模制造1344包括基于IC设计布局图1322执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于已修改的IC设计布局图1322在掩模(光掩模或中间掩模)1345上形成图案。可在各种技术中形成掩模1345。在一些实施例中，使用二进制化技术形成掩模1345。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光图像敏感材料层(例如，光刻胶)的辐射束，如紫外线(UV)束，被不透明区阻挡并且通过透明区传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模1345的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模1345。在掩模1345的相移掩模(PSM)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造1344产生的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆1353中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆1353中形成各种刻蚀区，以及/或者用于其它合适的工艺中。
IC制造厂1350包括晶圆制造1352。IC制造厂1350为IC制造业务，IC制造业务包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造厂1350为半导体代工厂。例如，可以存在用于多个IC产品的前端制造(前端制程线(FEOL)制造)的制造设施，同时第二制造设施可提供用于IC产品互连和封装的后端制造(后端制程线(BEOL)制造)，并且第三制造设施可提供用于代工厂业务的其它服务。
IC制造厂1350使用掩模室1330制造的一个或多个掩模1345来制造IC器件1360。因此，IC制造厂/1350至少间接使用IC设计布局图1322来制造IC器件1360。在一些实施例中，由IC制造厂1350使用一个或多个掩模1345制造半导体晶圆1353以形成IC器件1360。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1322执行一个或多个光刻曝光。半导体晶圆1353包括硅衬底或具有其上形成有多个材料层的其它合适的衬底。半导体晶圆1353还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
如上，本公开中的集成电路提供了布置在混合单元行中的多位触发器架构。通过将具有不同单元架构和功能的单元放置在具有不同单元高度的单元行中，减少了面积开支，并且提供了时序特性的灵活性。
在一些实施例中，公开了一种集成电路，包括第一多个单元行；第二多个单元行，布置为邻接第一多个单元行，其中，第一多个单元行中的鳍的第一数量不同于第二多个单元行中的鳍的第二数量；第一时钟反相器和第二时钟反相器，第一时钟反相器和第二时钟反相器布置在第二多个单元行中，其中，由第一时钟反相器产生的第一时钟信号和由第二时钟反相器产生的第二时钟信号具有不同的相位；以及几个触发器，布置在第一多个单元行和第二多个单元行中，其中，触发器包括被配置为响应于第一时钟信号和第二时钟信号而运行的第一多个触发器。在一些实施例中，鳍的第一数量小于鳍的第二数量。在一些实施例中，鳍的第一数量等于一个，并且鳍的第二数量等于两个。在一些实施例，第二多个单元行彼此邻接并且被插入在第一多个单元行中的至少两个之间。在一些实施例中，多个触发器还包括：第二多个触发器，与第一多个触发器不同，其中，第二多个触发器被配置为响应于第一时钟和第二时钟信号而运行；其中，第一多个触发器布置在第二多个单元行中，并且第二多个触发器布置在第一多个单元行中。在一些实施例中，集成电路还包括第三时钟反相器和第四时钟反相器，第三时钟反相器和第四时钟反相器布置在第一多个单元行中的第一行中，其中，第三时钟反相器布置为邻接第一多个触发器中的布置在第一多个单元行中的第一行中的一个。在一些实施例中，多个触发器还包括第二多个触发器；其中，第二多个触发器被配置为响应于第三反相器和第四反相器的输出信号而运行。
还公开了一种集成电路，包括布置在第一单元中的第一触发器和布置在第二单元中的第二触发器；布置在第三单元中的第三触发器和布置在第四单元中的第四触发器；以及布置在第一时钟单元中的第一反相器和布置在第二时钟单元中的第二反相器，其中，第一单元和第二单元具有第一高度，并且第三单元和第四单元以及第一时钟单元和第二时钟单元具有大于第一高度的第二高度；其中，第一时钟单元邻接第三单元，并且第三单元邻接第一单元、第四单元或其组合。在一些实施例中，第二时钟单元邻接第四单元。在一些实施例中，第一时钟单元和第二时钟单元彼此邻接。在一些实施例中，第一触发器和第三触发器包括不同的电路配置，其中，第一触发器被配置为响应于复位信号而被启用。在一些实施例中，集成电路还包括第三反相器，布置在第三时钟单元中；以及第四反相器，布置在第四时钟单元中；其中，第三时钟单元和第四时钟单元具有第一高度并且彼此邻接。在一些实施例中，第一时钟单元和第二时钟单元以及第三单元布置在具有第二高度的第一单元行中，并且第三时钟单元和第四时钟单元以及第一单元布置在具有第一高度的第二单元行中。在一些实施例中，第一触发器和第三触发器被配置为响应于第一反相器和第二反相器的输出信号而运行，并且第二触发器和第四触发器被配置为响应于第三反相器和第四反相器的输出信号而运行。在一些实施例中，集成电路还包括布置在第五单元中的第五触发器和布置在第六单元中的第六触发器，其中，第五单元和第六单元具有第一高度；以及布置在第七单元中的第七触发器和布置在第八单元中的第八触发器，其中，第七单元和第八单元具有第二高度；其中，第一时钟单元布置为插入在第三单元与第七单元之间，并且第二时钟单元布置为插入在第四单元与第八单元之间。在一些实施例中，第一反相器被配置为从时钟信号产生第一反相信号，并且第二反相器被配置为从第一反相信号产生第二反相信号；其中，第一触发器到第八触发器被配置为响应于第一反相信号和第二反相信号而运行。
还公开了一种方法，包括在多个单元行中布置第一多个单元、第二多个单元和多个时钟单元。第一多个单元中的每个具有第一宽度，并且第二多个单元中的每个具有不同于第一宽度的第二宽度。多个时钟单元中的每个邻接第一多个单元中的至少一个。将第一多个单元和第二多个单元以及多个时钟单元包括在作为多位触发器电路而运行的标准单元中。在一些实施例中，第一宽度小于第二宽度，并且第一多个单元和第二多个单元具有不同的功能。在一些实施例中，多个单元行包括第一多个单元行，每个第一单元行具有第一高度；以及第二多个行，每个第二行具有小于第一高度的第二高度；其中，方法还包括在第一多个单元行中布置具有第一功能类型的第一多个单元；以及在第二多个单元行中布置具有第二类型的功能的第二多个单元。在一些实施例中，多个时钟单元包括第一对时钟单元和第二对时钟单元，并且多个单元行包括第一多个单元行，每个第一单元行具有第一高度；以及第二多个行，每个第二行具有小于第一高度的第二高度；其中，方法还包括：在第一多个单元行中的一个中布置第一对时钟单元和第一多个单元中的一个单元；在第二多个单元行中的一个中布置第二对时钟单元和第一多个单元中的另一个单元。
上文概述了几个实施例的部件，使得本领域技术人员能够更好地理解本发明的方面。本领域技术人员应理解，其可以轻松地将本公开用作设计或修改其它工艺或结构的基础，从而执行本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效构造并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种集成电路，包括：
第一多个单元行；
第二多个单元行，布置为邻接所述第一多个单元行，其中，所述第一多个单元行中的鳍的第一数量与所述第二多个单元行中的鳍的第二数量不同；
第一时钟反相器和第二时钟反相器，所述第一时钟反相器和所述第二时钟反相器布置在所述第二多个单元行中，其中，由所述第一时钟反相器产生的第一时钟信号和由所述第二时钟反相器产生的第二时钟信号具有不同的相位；以及
多个触发器，布置在所述第一多个单元行和所述第二多个单元行中，其中，所述多个触发器包括被配置为响应于所述第一时钟信号和所述第二时钟信号而运行的第一多个触发器。
2.根据权利要求1所述的集成电路，其中，所述鳍的第一数量小于所述鳍的第二数量。
3.根据权利要求1所述的集成电路，其中，所述鳍的第一数量等于一，并且所述鳍的第二数量等于二。
4.根据权利要求1所述的集成电路，其中，所述第二多个单元行彼此邻接并且被插入在所述第一多个单元行中的至少两个之间。
5.根据权利要求1所述的集成电路，其中，所述多个触发器还包括：
第二多个触发器，与所述第一多个触发器不同，其中，所述第二多个触发器被配置为响应于所述第一时钟和所述第二时钟信号而运行；
其中，所述第一多个触发器布置在所述第二多个单元行中，并且所述第二多个触发器布置在所述第一多个单元行中。
6.根据权利要求1所述的集成电路，还包括：
第三时钟反相器和第四时钟反相器，所述第三时钟反相器和所述第四时钟反相器布置在所述第一多个单元行中的第一行中，其中，所述第三时钟反相器布置为邻接所述第一多个触发器中的布置在所述第一多个单元行中的第一行中的一个。
7.根据权利要求6所述的集成电路，其中，所述多个触发器还包括：
第二多个触发器；
其中，所述第二多个触发器被配置为响应于所述第三反相器和第四反相器的输出信号而运行。
8.一种集成电路，包括：
第一触发器，布置在第一单元中，和第二触发器，布置在第二单元中；
第三触发器，布置在第三单元中，和第四触发器，布置在第四单元中；
第一反相器，布置在第一时钟单元中，和第二反相器，布置在第二时钟单元中；
其中，所述第一单元和所述第二单元具有第一高度，并且所述第三单元和所述第四单元以及所述第一时钟单元和所述第二时钟单元具有大于所述第一高度的第二高度；
其中，所述第一时钟单元邻接所述第三单元，并且所述第三单元邻接所述第一单元、所述第四单元或其组合。
9.根据权利要求8所述的集成电路，其中，所述第二时钟单元邻接所述第四单元。
10.一种制造集成电路的方法，包括：
在多个单元行中布置第一多个单元、第二多个单元和多个时钟单元，
其中，所述第一多个单元中的每个具有第一宽度，所述第二多个单元中的每个具有不同于所述第一宽度的第二宽度；
其中，所述多个时钟单元中的每个邻接所述第一多个单元中的至少一个；
其中，将所述第一多个单元和所述第二多个单元以及所述多个时钟单元包括在作为多位触发器电路而运行的标准单元中。
CN202110474972.4A 2020-06-12 2021-04-29 集成电路及其制造方法 Active CN113450844B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/900,765 2020-06-12
US16/900,765 US11509293B2 (en) 2020-06-12 2020-06-12 Footprint for multi-bit flip flop

Publications (2)

Publication Number Publication Date
CN113450844A true CN113450844A (zh) 2021-09-28
CN113450844B CN113450844B (zh) 2023-08-04

Family

ID=77809799

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110474972.4A Active CN113450844B (zh) 2020-06-12 2021-04-29 集成电路及其制造方法

Country Status (5)

Country Link
US (3) US11509293B2 (zh)
KR (1) KR102452015B1 (zh)
CN (1) CN113450844B (zh)
DE (1) DE102020119280A1 (zh)
TW (1) TWI787707B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4195507A1 (en) * 2021-12-07 2023-06-14 MediaTek Inc. Semiconductor devices and multi-bit flip-flop circuits having an asymmetrical row structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
US11936384B2 (en) 2022-03-29 2024-03-19 Samsung Electronics Co., Ltd. Multi-bit flip-flop circuit with reduced area and reduced wire complexity

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720948A (zh) * 2016-01-22 2016-06-29 宁波大学 一种基于FinFET器件的时钟控制触发器
CN105720956A (zh) * 2016-01-22 2016-06-29 宁波大学 一种基于FinFET器件的双时钟控制触发器
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局
CN109408846A (zh) * 2017-08-18 2019-03-01 三星电子株式会社 集成电路、非暂时性计算机可读介质以及计算系统
CN109412557A (zh) * 2017-08-17 2019-03-01 三星电子株式会社 具有单个预充电节点的触发器
CN109565270A (zh) * 2016-09-08 2019-04-02 英特尔公司 低时钟电源电压可中断定序电路
CN110866368A (zh) * 2018-08-15 2020-03-06 台湾积体电路制造股份有限公司 触发器标准单元、存储器器件及其操作方法
CN110956011A (zh) * 2018-09-21 2020-04-03 台湾积体电路制造股份有限公司 集成电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012070821A2 (ko) 2010-11-22 2012-05-31 한양대학교 산학협력단 플립플롭 회로의 레이아웃 라이브러리
JP2012238744A (ja) 2011-05-12 2012-12-06 Toshiba Corp 半導体集積回路
KR102386907B1 (ko) 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
US9641161B1 (en) 2016-05-02 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Flip-flop with delineated layout for reduced footprint
KR102633141B1 (ko) 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US11011545B2 (en) 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US10797078B2 (en) 2018-08-14 2020-10-06 Taiwan Semiconductor Manufacturing Company Limited Hybrid fin field-effect transistor cell structures and related methods
US10977418B2 (en) 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
KR20200092020A (ko) * 2019-01-24 2020-08-03 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
US11437998B2 (en) * 2020-04-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including back side conductive lines for clock signals

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720948A (zh) * 2016-01-22 2016-06-29 宁波大学 一种基于FinFET器件的时钟控制触发器
CN105720956A (zh) * 2016-01-22 2016-06-29 宁波大学 一种基于FinFET器件的双时钟控制触发器
CN109565270A (zh) * 2016-09-08 2019-04-02 英特尔公司 低时钟电源电压可中断定序电路
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局
CN109412557A (zh) * 2017-08-17 2019-03-01 三星电子株式会社 具有单个预充电节点的触发器
CN109408846A (zh) * 2017-08-18 2019-03-01 三星电子株式会社 集成电路、非暂时性计算机可读介质以及计算系统
CN110866368A (zh) * 2018-08-15 2020-03-06 台湾积体电路制造股份有限公司 触发器标准单元、存储器器件及其操作方法
CN110956011A (zh) * 2018-09-21 2020-04-03 台湾积体电路制造股份有限公司 集成电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4195507A1 (en) * 2021-12-07 2023-06-14 MediaTek Inc. Semiconductor devices and multi-bit flip-flop circuits having an asymmetrical row structure

Also Published As

Publication number Publication date
US11509293B2 (en) 2022-11-22
US20230090614A1 (en) 2023-03-23
DE102020119280A1 (de) 2021-12-16
CN113450844B (zh) 2023-08-04
TW202213711A (zh) 2022-04-01
TWI787707B (zh) 2022-12-21
KR20210154696A (ko) 2021-12-21
US20210391850A1 (en) 2021-12-16
US20220345116A1 (en) 2022-10-27
KR102452015B1 (ko) 2022-10-06

Similar Documents

Publication Publication Date Title
US11861282B2 (en) Integrated circuit fin structure manufacturing method
CN113450844B (zh) 集成电路及其制造方法
CN111834362B (zh) 集成电路和制造集成电路的方法
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
CN110858588A (zh) 制造半导体元件的方法
US20230377976A1 (en) Integrated circuit in hybrid row height structure
US20240020452A1 (en) Multiple Power Domains Using Nano-sheet Structures
US20240153942A1 (en) Multi-bit structure
US20240143888A1 (en) Integrated circuit and method of forming the same
CN113270366A (zh) 集成电路的形成方法
US11862562B2 (en) Integrated circuit conductive line arrangement for circuit structures, and method
US20230063479A1 (en) Cell regions of integrated circuits and methods of making same
CN114975252A (zh) 半导体器件及其制造方法
CN116487380A (zh) 具有不同电压域的公共深n阱的半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant