CN105720956A - 一种基于FinFET器件的双时钟控制触发器 - Google Patents

Abstract

本发明公开了一种基于FinFET器件的双时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器以及第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

Description

一种基于FinFET器件的双时钟控制触发器

技术领域

本发明涉及一种双时钟控制触发器，尤其是涉及一种基于FinFET器件的双时钟控制触发器。

背景技术

近几十年来，便携式电子设备在消费电子、医学设备及工业仪器等领域的应用日益广泛，集成电路作为便携式电子设备中的核心部分得到了飞速发展。触发器作为电子系统的一种基本运算单元，被广泛运用在大规模的集成电路设计中。如在性能要求比较高的微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。由于电路采用直流电源供电，电路的能量全部转换为热能散发出去，产生不可逆转的形式变换。我们可以通过减少开关冗余跳变、降低节点电容以及降低电源电压的方法降低电路功耗。其中，降低电源电压是最常用的低功耗设计技术之一。因为电路的动态功耗与电源电压的平方呈线性关系，电路的静态功耗和漏功耗与电源电压呈线性关系。所以，降低电源电压是降低电路功耗的最有效手段之一。但是，若电源电压值太小，电路的延时性能变差，电路工作速度和电路数据通量会收到极大的抑制。

延时、功耗和功耗延时积是体现触发器性能的主要三个因素，优化这三个因素可以优化触发器的性能从而提高整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时积基本不变的情况下，面积也是制约电路一个重要因素。

FinFET管(鳍式场效晶体管，FinField-EffectTransistor)是一种新的互补式金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的双时钟控制触发器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，面积、延时、功耗和功耗延时积均较小的基于FinFET器件的双时钟控制触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管，所述的第一反相器具有输入端和输出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的电路结构与所述的第一反相器的电路结构相同，所述的第四反相器具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，所述的第六反相器的电路结构和所述的第四反相器的电路结构相同；所述的第一反相器的输入端为所述的双时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅、所述的第四反相器的第一时钟信号输入端、所述的第三FinFET管的背栅和所述的第六反相器的第二时钟信号输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第四反相器的第二时钟信号输入端、所述的第四FinFET管的背栅和所述的第六反相器的第一时钟信号输入端连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的双时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第二FinFET管的源极接地，所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的双时钟控制触发器的反相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的双时钟控制触发器的正相信号输出端；所述的第一FinFET管和所述的第三FinFET管的鳍的数量为2，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为1。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管为高阈值FinFET管。该电路工作在高阈值状态，电路工作上速度稍微变慢，但是漏功耗降低很多。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值电压为0.6V。该电路中第一FinFET管、第二FinFET管、第三FinFET管和第四FinFET管的阈值电压取0.6V时，电路性能基本不变，且漏功耗得到了很大的减少。

所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的第一反相器的输入端，所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第六FinFET管的源极接地；所述的第四反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的第四反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的第四反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的背栅为所述的第四反相器的第一时钟信号输入端，所述的第八FinFET管的背栅为所述的第四反相器的第二时钟信号输入端；所述的第五FinFET管的鳍的数量为2，所述的第七FinFET管的鳍的数量为1或者2，所述的第六FinFET管和所述的第八FinFET管的鳍的数量为1。该电路中第四反相器和第六反相器由时钟控制，能够很好的解决电路中的短路电流问题，从而减少短路功耗。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管和所述的第八FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET管。该电路中N型的高阈值FinFET管具有“与功能”，相当于两个同栅N型FinFET管串联，P型的高阈值FinFET管具有“或功能”，相当于两个同栅P型FinFET管串联，减少了FinFET管的个数，两者电路性能相同，由于减少了晶体管的串联情况，电路延时得到了进一步优化。

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管和所述的第八FinFET管的阈值电压均为0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1V。该电路中阈值电压越低，电路工作速度越快，当阈值电压为0.1V时，电路的工作速度较快，且功耗上升不明显。

与现有技术相比，本发明的优点在于通过第一反相器和第二反相器构成时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成主锁存器，第五反相器、第六反相器、第三FinFET管和第四FinFET管构成从锁存器；主锁存器的工作状态由时钟控制触发器的时钟信号输入端输入的时钟信号控制，当该时钟信号为低电平(即0)时，第一FinFET管和第二FinFET管工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三FinFET管和第四FinFET管断开，处于高阻抗状态，第三FinFET管和第四FinFET管的断开切断了输出与输入的联系，从锁存器的工作状态也由时钟控制触发器的时钟信号输入端输入的时钟信号控制，当该时钟信号为高电平(即1)时，第一FinFET管和第二FinFET管断开，主锁存器处于高阻抗状态，此时从锁存器中的第三FinFET管和第四FinFET管工作，从锁存器整体相当于一个反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数据的输出，由此本发明的时钟控制触发器具有正确的工作逻辑，并且其电路结构简单，采用数量较少的晶体管来实现触发器功能，并且主锁存器和从锁存器交替工作，由此在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。

附图说明

图1为采用CMOS工艺的传统时钟控制触发器的电路图；

图2为本发明的基于FinFET器件的双时钟控制触发器的电路图；

图3(a)为本发明的基于FinFET器件的双时钟控制触发器的第一反相器的电路图；

图3(b)为本发明的基于FinFET器件的时钟控制触发器的第一反相器的符号图；

图4(a)为本发明的基于FinFET器件的双时钟控制触发器的第四反相器的电路图；

图4(b)为本发明的基于FinFET器件的时钟控制触发器的第四反相器的符号图；

图5为标准电压(1v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图；

图6为超阈值电压(0.8v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例二：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3和第四FinFET管M4为高阈值FinFET管。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例三：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3和第四FinFET管M4的阈值电压为0.6V。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例四：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器F6的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

如图3(a)～图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五FinFET管M5和第七FinFET管M7的鳍的数量为2，第六FinFET管M6和第八FinFET管M8的鳍的数量为1。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例五：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

如图3(a)～图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五FinFET管M5和第七FinFET管M7的鳍的数量为2，第六FinFET管M6和第八FinFET管M8的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第七FinFET管M7和第八FinFET管M8为高阈值FinFET管，第五FinFET管M5和第六FinFET管M6为低阈值FinFET管。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例六：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器F6的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

如图3(a)～图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五FinFET管M5的鳍的数量为2，第七FinFET管M7的鳍的数量为1，第六FinFET管M6和第八FinFET管M8的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第七FinFET管M7和第八FinFET管M8为高阈值FinFET管，第五FinFET管M5和第六FinFET管M6为低阈值FinFET管。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例七：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

如图3(a)～图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五FinFET管M5和第七FinFET管M7的鳍的数量均为2，第六FinFET管M6和第八FinFET管M8的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第七FinFET管M7和第八FinFET管M8的阈值电压均为0.6V，第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1V。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

实施例八：如图2所示，一种基于FinFET器件的双时钟控制触发器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6，第一FinFET管M1和第三FinFET管M3为P型FinFET管，第二FinFET管M2和第四FinFET管M4为N型FinFET管，第一反相器F1具有输入端和输出端，第二反相器F2、第三反相器F3和第五反相器F5的电路结构与第一反相器F1的电路结构相同，第四反相器F4具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，第六反相器F6的电路结构和第四反相器F4的电路结构相同；第一反相器F1的输入端为双时钟控制触发器的时钟信号输入端，时钟控制触发器的时钟信号输入端接入时钟信号CLK1，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第四反相器F4的第一时钟信号输入端、第三FinFET管M3的背栅和第六反相器的第二时钟信号输入端连接，第二反相器F2的输出端、第一FinFET管M1的前栅、第四反相器F4的第二时钟信号输入端、第四FinFET管M4的背栅和第六反相器的第一时钟信号输入端连接，第一FinFET管M1的源极和第三FinFET管M3的源极均接入电源，第一FinFET管M1的背栅和第二FinFET管M2的背栅连接且其连接端为双时钟控制触发器的信号输入端，双时钟控制触发器的信号输入端接入输入信号D，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三反相器F3的输入端和第四反相器F4的输出端连接，第二FinFET管M2的源极接地，第三反相器F3的输出端、第四反相器F4的输入端、第三FinFET管M3的前栅和第四FinFET管M4的前栅连接，第三FinFET管M3的漏极、第四FinFET管M4的漏极、第五反相器F5的输入端和第六反相器的输出端连接且其连接端为双时钟控制触发器的反相信号输出端，第四FinFET管M4的源极接地，第五反相器F5的输出端和第六反相器的输入端连接且其连接端为双时钟控制触发器的正相信号输出端，双时钟控制触发器的正相信号输出端输出信号D；第一FinFET管M1和第三FinFET管M3的鳍的数量为2，第二FinFET管M2和第四FinFET管M4的鳍的数量为1。

如图3(a)～图4(b)所示，本实施例中，第一反相器F1包括第五FinFET管M5和第六FinFET管M6，第五FinFET管M5为P型FinFET管，第六FinFET管M6为N型FinFET管；第五FinFET管M5的源极、第五FinFET管M5的背栅和第六FinFET管M6的背栅均接入电源，第五FinFET管M5的前栅和第六FinFET管M6的前栅连接且其连接端为第一反相器F1的输入端，第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为第一反相器F1的输出端，第六FinFET管M6的源极接地；第四反相器F4包括第七FinFET管M7和第八FinFET管M8，第七FinFET管M7为P型FinFET管，第八FinFET管M8为N型FinFET管；第七FinFET管M7的源极接入电源，第七FinFET管M7的前栅和第八FinFET管M8的前栅连接且其连接端为第四反相器F4的输入端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为第四反相器F4的输出端，第八FinFET管M8的源极接地，第七FinFET管M7的背栅为第四反相器F4的第一时钟信号输入端，第八FinFET管M8的背栅为第四反相器F4的第二时钟信号输入端；第五FinFET管M5的鳍的数量为2，第七FinFET管M7的鳍的数量为1，第六FinFET管M6和第八FinFET管M8的鳍的数量为1。

本实施例中，第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第七FinFET管M7和第八FinFET管M8的阈值电压均为0.6V，第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1V。

本实施例中，将第二反相器F2的输出端、第一FinFET管M1的前栅、第四FinFET管M4的背栅、第四反相器F4的第二时钟信号输入端和第六反相器F6的第一时钟信号输入端的连接端的信号记为CLK，第一反相器F1的输出端、第二反相器F2的输入端、第二FinFET管M2的前栅、第三FinFET管M3的背栅、第四反相器F4的第一时钟信号输入端和第六反相器F6的第二时钟信号输入端的连接端的信号记为CLKb。

本发明的基于FinFET器件的双时钟控制触发器的工作原理为：第一反相器F1和第二反相器F2构成时钟控制部分，第三反相器F3、第四反相器F4、第一FinFET管M1和第二FinFET管M2构成主锁存器，第五反相器F5、第六反相器F6、第三FinFET管M3和第四FinFET管M4构成从锁存器；主锁存器的工作状态由时钟控制部分接入的时钟信号CLK1控制，当CLK1＝0时，第一FinFET管M1和第二FinFET管M2工作，主锁存器整体相当于一个反相器，主锁存器中的各节点电容通过充放电进行状态的存储，实现数据存储，此时从锁存器中的第三FinFET管M3和第四FinFET管M4断开，处于高阻抗状态，第三FinFET管M3和第四FinFET管M4的断开切断了输出与输入的联系；从锁存器的工作状态也时钟控制部分接入的时钟信号CLK1控制，当CLK1＝1时，第一FinFET管M1和第二FinFET管M2断开，主锁存器处于高阻抗状态，此时从锁存器中的第三FinFET管M3和第四FinFET管M4工作，从锁存器整体相当于一个反相器，主锁存器中存储的数据通过从锁存器传送到输出节点，实现数据的输出；由于主锁存器和从锁存器的工作状态均由时钟控制部分接入的时钟信号CLK1控制，避免电路中出现短路情况

本发明的基于FinFET器件的双时钟控制触发器对时钟重叠是不敏感的，在工作状态时，其工作电流I_VDD主要由主锁存器中的电流和从锁存器中的电流组成；当CLK1＝1时，主锁存器不工作，从锁存器将数据输出，此时整个电路的工作电流即为从锁存器的电流，当CLK1＝0时，主锁存器工作，从锁存器不工作，此时整个电路的工作电流即为主锁存器的电流。

为了验证本发明的基于FinFET器件的时钟控制触发器的优益性，在BSIMIMG标准工艺下，电路的输入频率为400MHz、800MHz、1GHz、2G的条件下,使用电路仿真工具HSPICE对本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下本发明的双时钟控制触发器基于BSIMIMG标准工艺仿真波形图如图5所示；超阈值电压(0.8v)下本发明的时钟控制触发器基于BSIMIMG标准工艺仿真波形图如图6所示。分析图5和图6可知，本发明的双时钟控制触发器具有正确的工作逻辑。

表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。

表1

从表1中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了10％和降低了30％，平均总功耗分别升高了40％和升高了44％，功耗延时积个分别升高了33％和升高了19％。

表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。

表2

从表2中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了10％和降低了30％，平均总功耗分别升高了28％和升高了33％，功耗延时积个分别升高了21％和升高了4.5％。

表3为在BSIMIMG标准工艺下，输入频率为1G时，本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。

表3

从表3中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了10％和降低了30％，平均总功耗分别升高了24％和升高了29％，功耗延时积个分别升高了16％和降低了2％。

表4为在BSIMIMG标准工艺下，输入频率为2G时，本发明的基于FinFET器件的双时钟控制触发器、BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器三种电路的性能比较图。

表4

从表4中可以得出：本发明的基于FinFET器件的双时钟控制触发器与BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器相比，晶体管数量减少8个，延时分别降低了10％和降低了30％，平均总功耗分别升高了8％和升高了13.5％，功耗延时积个分别降低了1％和降低了19％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的双时钟控制触发器与BSIMIMG工艺库中基于FinFET器件的C-FinFET触发器和图1所示的BSIMIMG工艺库中采用CMOS工艺的传统时钟控制触发器相比较，晶体管的数量减少了8个，延时得到优化，运行速度得到了提高；当工作在高频段时，电路的功耗和功耗延时积也得到了优化。

Claims (6)

1.一种基于FinFET器件的双时钟控制触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管，所述的第一反相器具有输入端和输出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的电路结构与所述的第一反相器的电路结构相同，所述的第四反相器具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，所述的第六反相器的电路结构和所述的第四反相器的电路结构相同；

所述的第一反相器的输入端为所述的双时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅、所述的第四反相器的第一时钟信号输入端、所述的第三FinFET管的背栅和所述的第六反相器的第二时钟信号输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第四反相器的第二时钟信号输入端、所述的第四FinFET管的背栅和所述的第六反相器的第一时钟信号输入端连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的双时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第二FinFET管的源极接地，所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的双时钟控制触发器的反相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的双时钟控制触发器的正相信号输出端；

所述的第一FinFET管和所述的第三FinFET管的鳍的数量为2，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为1。

2.根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管为高阈值FinFET管。

3.根据权利要求2所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值电压为0.6V。

4.根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的第一反相器的输入端，所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第六FinFET管的源极接地；

所述的第四反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的第四反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的第四反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的背栅为所述的第四反相器的第一时钟信号输入端，所述的第八FinFET管的背栅为所述的第四反相器的第二时钟信号输入端；

所述的第五FinFET管的鳍的数量为2，所述的第七FinFET管的鳍的数量为1或者2，所述的第六FinFET管和所述的第八FinFET管的鳍的数量为1。

5.根据权利要求4所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管和所述的第八FinFET管为高阈值FinFET管，所述的第五FinFET管和所述的第六FinFET管为低阈值FinFET管。

6.根据权利要求5所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第七FinFET管和所述的第八FinFET管的阈值电压均为0.6V，所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1V。