KR20200092020A - 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 - Google Patents

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Abstract

집적 회로는, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일 및 상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역 및 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함한다. 효율적인 클록 라우팅 구조 및 상기 클록 라우팅 구조에 따른 효율적인 트랜지스터 배치를 통한 멀티-하이트 스탠다드 셀을 이용하여 집적 회로의 점유 면적 및 전력 소모를 감소하고 성능을 향상시킬 수 있다.

Description

멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법{Integrated circuit including multi-height standard cell and method of designing the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 스탠다드 셀(standard cell)들이 이용될 수 있다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 스탠다드 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 스탠다드 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들을 이용하여 집적 회로를 설계한다. 스탠다드 셀들의 구성 또는 레이아웃에 따라서 집적 회로의 설계 효율이 결정될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적인 클록 라우팅 구조를 갖는 집적 회로 및 그 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일 및 상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역 및 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일, 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역에 형성되고, 제1 삼상태 인버터 및 제2 삼상태 인버터를 포함하는 제1 마스터 래치 및 제3 삼상태 인버터 및 제4 삼상태 인버터를 포함하는 제1 슬레이브 래치를 포함하는 제1 플립-플롭, 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 형성되고, 제5 삼상태 인버터 및 제6 삼상태 인버터를 포함하는 제2 마스터 래치 및 제7 삼상태 인버터 및 제8 삼상태 인버터를 포함하는 제2 슬레이브 래치를 포함하는 제2 플립-플롭 및 상기 반도체 기판의 상부에서 상기 제1 영역 및 상기 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함한다. 상기 제1 클록 게이트 라인과 상기 제2 클록 게이트 라인은 상기 제1 마스터 래치 및 상기 제2 마스터 래치에 클록 신호 및 상기 클록 신호를 반전한 반전 클록 신호를 제공하고, 상기 제3 클록 게이트 라인과 상기 제4 클록 게이트 라인은 상기 제1 슬레이브 래치 및 상기 제2 슬레이브 래치에 상기 클록 신호 및 상기 반전 클록 신호를 제공한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 적어도 하나의 멀티-하이트 스탠다드 셀을 제공하는 단계, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계 및 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다. 상기 멀티-하이트 스탠다드 셀은, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일 및 상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역 및 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함한다.
본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 클록 관련 노드의 연결을 위한 배선 라우팅을 최소화할 수 있는 효율적인 클록 라우팅 구조 및 상기 클록 라우팅 구조에 따른 효율적인 트랜지스터 배치를 통한 멀티-하이트 스탠다드 셀을 이용하여 집적 회로의 점유 면적 및 전력 소모를 감소하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 클록 라우팅 구조를 갖는 집적 회로의 레이아웃을 나타내는 도면이다.
도 2a 및 2b는 도 1의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면들이다.
도 3은 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 4a, 4b 및 4c는 도 5의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 5는 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이다.
도 6은 도 5의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이다.
도 7a, 7b, 7c, 7d 및 7e는 도 6의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 8a, 8b, 8c 및 8d는 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 도면들이다.
도 9, 10, 11 및 12는 도 5의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 실시예들을 나타내는 도면들이다.
도 13은 도 1의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 클록 라우팅 구조의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이다.
도 16은 도 15의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 19는 도 18의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 20은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 본 발명의 실시예들에 따른 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1은 본 발명의 실시예들에 따른 클록 라우팅 구조를 갖는 집적 회로의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 집적 회로(200)는 제1 파워 레일(PR1), 제2 파워 레일(PR2), 제3 파워 레일(PR3), 제1 클록 게이트 라인(GL1), 제2 클록 게이트 라인(GL2), 제3 클록 게이트 라인(GL3) 및 제4 클록 게이트 라인(GL4)을 포함할 수 있다.
제1 파워 레일(PR1), 제2 파워 레일(PR2) 및 제3 파워 레일(PR3)은 반도체 기판의 상부에서 제1 방향(X)으로 신장되어 형성되고 제1 방향(X)과 수직한 제2 방향(Y)으로 순차적으로 이격하여 배열될 수 있다.
제1 클록 게이트 라인(GL1), 제2 클록 게이트 라인(GL2), 제3 클록 게이트 라인(GL3) 및 제4 클록 게이트 라인(GL4)은 상기 반도체 기판의 상부에서 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이의 제1 영역(RG1) 및 제2 파워 레일(PR2)과 제3 파워 레일(PR3) 사이의 제2 영역(RG2)에 걸쳐 제2 방향(Y)으로 신장되어 형성된다. 제1 클록 게이트 라인(GL1)과 제2 클록 게이트 라인(GL2)은 제1 방향(X)으로 서로 인접하고 제3 클록 게이트 라인(GL3)과 제4 클록 게이트 라인(GL4)은 제1 방향(X)으로 서로 인접한다. 여기서 2개의 게이트 라인이 서로 인접한다는 것은 2개의 게이트 라인 사이에 다른 게이트 라인이 개재되지 않는다는 것을 나타낸다.
제1 클록 게이트 라인(GL1)과 제2 클록 게이트 라인(GL2) 중 하나는 클록 신호(CK)가 인가되는 제1 클록 노드를 형성하고 다른 하나는 클록 신호(CK)를 반전한 반전 클록 신호(CKN)가 인가되는 제1 반전 클록 노드를 형성한다. 마찬가지로 제3 클록 게이트 라인(GL3)과 제4 클록 게이트 라인(GL4) 중 하나는 클록 신호(CK)가 인가되는 제2 클록 노드를 형성하고 다른 하나는 반전 클록 신호(CKN)가 인가되는 제2 반전 클록 노드를 형성한다.
일 실시예에서, 집적 회로(200)는 멀티 비트 플립-플롭 회로일 수 있다. 이 경우 제1 영역(RG1)에는 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하는 제1 플립-플롭(FF1)이 형성되고, 제2 영역(RG2)에는 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함하는 제2 플립-플롭(FF2)이 형성될 수 있다. 제1 클록 게이트 라인(GL1) 및 제2 클록 게이트 라인(GL2)은 제1 마스터 래치(ML1) 및 제2 마스터 래치(ML2)에 클록 신호(CK) 및 반전 클록 신호(CKN)를 제공하고, 제3 클록 게이트 라인(GL3) 및 제4 클록 게이트 라인(GL4)은 제1 슬레이브 래치(SL1) 및 제2 슬레이브 래치(SL2)에 클록 신호(CK) 및 반전 클록 신호(CKN)를 제공한다.
도 1에는 제1 내지 제4 클록 게이트 라인들(GL1~GL4)이 제2 방향(Y)으로 인접하여 배치되는 2개의 영역들(RG1, RG2)에 걸쳐 형성되는 더블-하이트(double-height) 스탠다드 셀의 레이아웃이 도시되어 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 즉, 본 발명의 실시예들은 제1 내지 제4 클록 게이트 라인들(GL1~GL4)이 제2 방향(Y)으로 인접하여 배치되는 3개 이상의 영역들에 걸쳐 형성되는 멀티-하이트(multi-height) 스탠다드 셀의 레이아웃에 적용될 수 있다.
이와 같은 효율적인 클록 라우팅 구조를 갖는 멀티-하이트 스탠다드 셀을 이용하여 집적 회로의 점유 면적 및 전력 소모를 감소하고 성능을 향상시킬 수 있다.
도 2a 및 2b는 도 1의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면들이다.
도 2a를 참조하면, 집적 회로(201)는 제1 플립-플롭(FF1) 및 제2 플립-플롭(FF2)을 포함할 수 있고, 입력 회로(CIN) 및 출력 회로(COUT)를 더 포함할 수 있다.
제1 플립-플롭(FF1)은 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하고, 제2 플립-플롭(FF2)은 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함할 수 있다. 제1 마스터 래치(ML1)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제1 입력 신호(MA1)를 래치하여 제1 마스터 출력 신호(SA1)를 발생하고, 제1 슬레이브 래치(SL1)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제1 마스터 출력 신호(SA1)를 래치하여 제1 슬레이브 출력 신호(SC1)를 발생한다. 제2 마스터 래치(ML2)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제2 입력 신호(MA2)를 래치하여 제2 마스터 출력 신호(SA2)를 발생하고, 제2 슬레이브 래치(SL2)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제2 마스터 출력 신호(SA2)를 래치하여 제2 슬레이브 출력 신호(SC2)를 발생한다.
제1 마스터 래치(ML1)는 제1 삼상태 인버터(tri-state inverter)(TS11), 제2 삼상태 인버터(TS12) 및 인버터(INV11)를 포함하고, 제1 슬레이브 래치(SL1)는 제3 삼상태 인버터 (TS13), 제4 삼상태 인버터 (TS14) 및 인버터(INV12)를 포함할 수 있다. 제2 마스터 래치(ML2)는 제5 삼상태 인버터 (TS21), 제6 삼상태 인버터 (TS22) 및 인버터(INV21)를 포함하고, 제2 슬레이브 래치(SL2)는 제7 삼상태 인버터(TS23), 제8 삼상태 인버터(TS22) 및 인버터(INV22)를 포함할 수 있다.
제1 내지 제8 삼상태 인버터들(TS11~ TS24)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작한다, 제1 삼상태 인버터(TS11)는 제1 입력 신호(MA1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다. 제2 삼상태 인버터(TS12)는 제1 마스터 출력 신호(SA1)를 반전한 제1 반전 마스터 출력 신호(MB1)의 노드를 입력으로 하고 제1 마스터 출력 신호(SA1)의 노드를 출력으로 한다. 제3 삼상태 인버터(TS13)는 제1 마스터 출력 신호(SA1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다. 제4 삼상태 인버터(TS14)는 제1 슬레이브 출력 신호(SC1)를 반전한 제1 반전 슬레이브 출력 신호(SB1)의 노드를 입력으로 하고 제1 슬레이브 출력 신호(SC1)의 노드를 출력으로 한다. 제5 삼상태 인버터(TS21)는 제2 입력 신호(MA2)의 노드를 입력으로 하고 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다. 제6 삼상태 인버터(TS22)는 제2 마스터 출력 신호(SA2)를 반전한 제2 반전 마스터 출력 신호(MB2)의 노드를 입력으로 제2 마스터 출력 신호(SA2)의 노드를 출력으로 한다. 제7 삼상태 인버터(TS23)는 제2 마스터 출력 신호(SA2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다. 제8 삼상태 인버터(TS22)는 제2 슬레이브 출력 신호(SC2)를 반전한 제2 반전 슬레이브 출력 신호(SB2)의 노드를 입력으로 하고 제2 슬레이브 출력 신호(SC2)의 노드를 출력으로 한다.
입력 회로(CIN)는 인버터들(INV1, INV2) 및 삼상태 인버터들(TS1, TS2, TS3, TS4)들을 포함할 수 있다. 입력 회로(CIN)는 스캔 인에이블 신호(SE) 및 반전 스캔 인에이블 신호(SEN)에 응답하여 제1 스캔 입력 신호(SI1) 및 제1 데이터 신호(D1) 중 하나를 제1 입력 신호(MA1)로서 제공하고 제2 스캔 입력 신호(SI2) 및 제2 데이터 신호(D2) 중 하나를 제2 입력 신호(MA2)로서 제공할 수 있다. 또한, 입력 회로(CIN)는 클록 신호(CK) 및 반전 클록 신호(CKN)를 제공할 수 있다. 출력 회로(COUT)는 제1 슬레이브 출력 신호(SC1) 및 제2 슬레이브 출력 신호(SC2)를 버퍼링하여 최종 출력 신호들(Q1, Q2)을 제공하는 인버터들(INV3, INV4)를 포함할 수 있다.
도 2a의 집적 회로(201)는 마스터-슬레이브 타입의 2비트 플립-플롭 회로를 예를 나타낸다. 본 발명의 실시예들에 따른 클록 라우팅 구조 및 이에 기초한 트랜지스터들의 배치는 다양한 집적 회로들에 적용될 수 있으며 도 2a의 구성에만 한정되는 것은 아니다.
도 2b는 삼상태 인버터의 일 실시예를 나타낸다. 도 2b를 참조하면, 삼상태 인버터는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된 제1 입력 트랜지스터(MP1), 제1 클록 트랜지스터(MP2), 제2 클록 트랜지스터(MN1) 및 제2 입력 트랜지스터(MN2)를 포함할 수 있다.
제1 클록 트랜지스터(MP2)는 반전 제어 신호(/CTRL)에 응답하여 출력 신호(OUT)를 발생하는 출력 노드를 풀업시키고, 제2 클록 트랜지스터(MN1)는 제어 신호(CTRL)에 응답하여 상기 출력 노드를 풀다운시킨다. 제1 입력 트랜지스터(MP1)는 입력 신호(IN)에 응답하여 제1 클록 트랜지스터(MP2)를 전원 전압(VDD)과 연결하고 제2 입력 트랜지스터(MN2)는 입력 신호(IN)에 응답하여 제2 클록 트랜지스터(MN1)를 접지 전압(VSS)과 연결한다.
이하, 본 발명의 실시예들에 따른 집적 회로의 레이아웃의 이해를 돕기 위하여 도 3, 4a, 4b 및 4c를 참조하여 스탠다드 셀의 구조에 대하여 먼저 설명한다.
도 3은 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 4a, 4b 및 4c는 도 3의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 4a, 4b 및 4c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀의 일부 구성을 예시한 것이다. 도 4a는 도 3의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 4b는 도 3의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 4c는 도 3의 C-C' 선의 단면에 대응하는 구성을 예시한 단면도이다.
도 3, 4a, 4b 및 4c를 참조하면, 스탠다드 셀은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다. 스탠다드 셀은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형(fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다. 실시예들에 따라서 스탠다드 셀의 핀들은 벌크 모스(bulk MOS) 공정의 경우 생략될 수 있다. 복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다. 게이트 라인(PC) 위에는 게이트 마스크(122)가 형성될 수 있다. 게이트 절연막(118), 게이트 라인(PC) 및 게이트 마스크(122)의 조합을 게이트 구조물이라 칭할 수 있다. 실시예들에 따라서, 게이트 마스크(122)는 생략될 수 있고, 게이트 라인(PC)을 상부의 구조물과 연결하기 위한 도전성 콘택이 형성되는 부분에서만 게이트 마스크(122)가 제거될 수 있다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다. 복수의 배선들(71~78)은 스탠다드 셀 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 팁 대 사이드(T2S, tip-to-side) 제약, 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
본 발명의 실시예들에 따른 집적 회로는 이와 같이 형성되는 다양한 스탠다드 셀들의 각각 또는 이들의 조합에 상응할 수 있다.
이하 설명 및 도시의 편의를 위하여, 신호 및 상기 신호의 노드는 동일한 참조부호를 사용할 수 있다. 예를 들어, CK는 클록 신호를 나타낼 수도 있고, 클록 신호가 인가되는 클록 노드를 나타낼 수도 있다.
도 5는 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이다.
도 5를 참조하면, 집적 회로(202)는 제1 플립-플롭(FF1) 및 제2 플립-플롭(FF2)을 포함할 수 있다. 제1 플립-플롭(FF1)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작하는 제1 내지 제4 삼상태 인버터들(TS11~TS14)을 포함하고 제2 플립-플롭(FF2)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작하는 제5 내지 제8 삼상태 인버터들(TS21~TS24)을 포함할 수 있다. 이하 도 2의 설명과 중복되는 설명은 생략한다.
제1 삼상태 인버터(TS11)는, 클록 신호(CK)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀업시키는 제1 클록 트랜지스터(MP12) 및 반전 클록 신호(CKN)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀다운시키는 제2 클록 트랜지스터(MN11)를 포함한다. 제2 삼상태 인버터(TS12)는 반전 클록 신호(CKN)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀업시키는 제3 클록 트랜지스터(MP14) 및 클록 신호(CK)에 응답하여 제1 마스터 출력 신호(SA1)를 발생하는 노드를 풀다운시키는 제4 클록 트랜지스터(MN13)를 포함한다. 제3 삼상태 인버터(TS13)는 반전 클록 신호(CKN)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀업시키는 제5 클록 트랜지스터(SP12) 및 클록 신호(CK)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀다운시키는 제6 클록 트랜지스터(SN11)를 포함한다. 제4 삼상태 인버터(TS14)는 클록 신호(CK)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀업시키는 제7 클록 트랜지스터(SP14) 및 반전 클록 신호(CKN)에 응답하여 제1 슬레이브 출력 신호(SC1)를 발생하는 노드를 풀다운시키는 제8 클록 트랜지스터(SN13)를 포함한다. 제5 삼상태 인버터(TS21)는 클록 신호(CK)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀업시키는 제9 클록 트랜지스터(MP22) 및 반전 클록 신호(CKN)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀다운시키는 제10 클록 트랜지스터(MN21)를 포함한다. 제6 삼상태 인버터(TS22)는 반전 클록 신호(CKN)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀업시키는 제11 클록 트랜지스터(MP24) 및 클록 신호(CK)에 응답하여 제2 마스터 출력 신호(SA2)를 발생하는 노드를 풀다운시키는 제12 클록 트랜지스터(MN23)를 포함한다. 제7 삼상태 인버터(TS23)는 반전 클록 신호(CKN)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀업시키는 제13 클록 트랜지스터(SP22) 및 클록 신호(CK)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀다운시키는 제14 클록 트랜지스터(SN21)를 포함한다. 제8 삼상태 인버터(TS24)는 클록 신호(CK)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀업시키는 제15 클록 트랜지스터(SP24) 및 반전 클록 신호(CKN)에 응답하여 제2 슬레이브 출력 신호(SC2)를 발생하는 노드를 풀다운시키는 제16 클록 트랜지스터(SN23)를 포함한다.
한편, 도 2b를 참조하여 설명한 바와 같이, 제1 내지 제8 삼상태 인버터들(TS11~ TS24)에 포함되는 입력 피모스 트랜지스터들(MP11, MP13, SP11, SP13, MP21, MP23, SP21, SP23) 및 입력 엔모스 트랜지스터들(MN12, MN14, SN12, SN14, MN22, MN24, SP22, SP24)의 각각은 수신되는 신호들(MA1, MB1, SA1, SB1, MA2, MB2, SA2, SB2) 중 상응하는 하나에 응답하여 상기 클록 트랜지스터들 중 상응하는 하나를 전압 전압(VDD) 또는 접지 전압(VSS)에 연결한다.
도 6은 도 5의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이고, 도 7a, 7b, 7c, 7d 및 7e는 도 6의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다. 도 7a는 도 6의 D-D' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 7b는 도 6의 E-E' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 7c는 도 6의 F-F' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 7d는 도 6의 G-G' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 7e는 도 6의 H-H' 선의 단면에 대응하는 구성을 예시한 단면도이다. 이하, 도 3, 4a, 4b 및 4c와 중복되는 설명은 생략될 수 있다.
도 6에는 전술한 제1 및 제2 마스터 래치들(ML1, ML2)과 제1 및 제2 슬레이브 래치들(SL1, SL2)에 포함되는 제1 내지 제8 삼상태 인버터들(TS11~TS14, TS21~TS24)에 해당하는 트랜지스터들이 도시되어 있다. 도면에 도시하지는 않았으나 그 밖의 회로 구성 요소들은 마스터 래치와 슬레이브 래치의 사이의 영역 또는 마스터 래치와 슬레이브 측면들에 적절하게 배치될 수 있다.
도 5, 6, 7a, 7b, 7c, 7d 및 7e를 참조하면, 스탠다드 셀은 기판(110)에 형성되고, 제1 파워 레일(271), 제2 파워 레일(272), 제3 파워 레일(273), 복수의 게이트 라인들(211~218, 311~318) 및 열 연결 배선들(276, 277, 278, 279)을 포함할 수 있다.
도 6에서 동일한 참조 부호의 노드들은 배선 라우팅(미도시)을 통하여 전기적으로 연결될 수 있다. 도전성 콘택들(CA, CB)과 제1 금속층(M1)에 형성되는 배선들은 하부 비아 콘택들(V0)을 통하여 전기적으로 연결될 수 있고, 제1 금속층(M1)에 형성되는 배선들과 제2 금속층(미도시)에 형성되는 배선들은 상부 비아 콘택들(미도시)을 통하여 전기적으로 연결될 수 있다. 제1 금속층(M1)은 최하위의 금속층일 수도 있고, 제1 금속층(M1)의 하부에 다른 금속층이 포함될 수도 있다. 도 6, 7a, 7b, 7c, 7d 및 7e에 도시된 바와 같이 파워 레일들(271, 272, 273) 및 열 연결 배선들(276, 277, 278, 279)은 제1 금속층(M1)에 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 라인들의 적어도 일부는 게이트 컷 영역(CT)에 의해 분리되어 하나의 게이트 라인은 복수의 게이트 세그먼트들을 포함할 수 있다. 예를 들어, 게이트 라인(212)은 2개의 게이트 세그먼트들(212a, 212b)을 포함할 수 있고, 게이트 라인(213)은 4개의 게이트 세그먼트들(213a, 213b, 213c, 213d)을 포함할 수 있다.
제1 파워 레일(271)과 제2 파워 레일(272) 사이의 제1 영역(RG1)에는 제1 마스터 래치(ML1) 및 제1 슬레이브 래치(SL1)를 포함하는 제1 플립-플롭(FF1)이 형성되고 제2 파워 레일(272)과 제3 파워 레일(273) 사이의 제2 영역(RG2)에는 제2 마스터 래치(ML2) 및 제2 슬레이브 래치(SL2)를 포함하는 제2 플립-플롭(FF2)이 형성될 수 있다. 이와 같이, 도 6의 스탠다드 셀은 통상의 스탠다드 셀의 셀 높이(CH)보다 2배의 셀 높이(2CH)를 가지므로 더블-하이트 스탠다드 셀(double-height)이라 칭할 수 있으며, n배의 셀 높이(n*CH)(n은 2이상의 자연수)를 갖는 스탠다드 셀을 멀티-하이트 스탠다드 셀(multi-height standard cell)이라 통칭할 수 있다.
제1 영역(RG1)은 제1 소자 영역(RX11), 제2 소자 영역(RX12) 및 제1 액티브 컷 영역(ACR)을 포함하고, 제2 영역(RG2)은 제3 소자 영역(RX21), 제4 소자 영역(RX22) 및 제2 액티브 컷 영역(ACR2)을 포함할 수 있다. 제1 영역(RG1)과 제2 영역(RG2) 사이의 제2 파워 레일(272)에 상응하는 영역은 경계 영역이라 칭할 수 있다.
도 6의 실시예에서, 제1 클록 게이트 라인(214)은 클록 신호(CK)가 인가되는 제1 클록 노드를 형성하고 제2 클록 게이트 라인(215)은 반전 클록 신호(CKN)가 인가되는 제1 반전 클록 노드를 형성하고, 제3 클록 게이트 라인(314)은 클록 신호(CK)가 인가되는 제2 클록 노드를 형성하고 제4 클록 게이트 라인(315)은 반전 클록 신호(CKN)가 인가되는 제2 반전 클록 노드를 형성한다.
도 6 및 7a를 참조하면, 제1 클록 게이트 라인(214), 제2 클록 게이트 라인(215), 제3 클록 게이트 라인(314) 및 제4 클록 게이트 라인(315)의 각각은 제1 영역(RG1) 및 제2 영역(RG2)에서 게이트 컷 영역(CT)에 의해 분리되지 않는다. 따라서, 제1 내지 제4 클록 게이트 라인들(214, 215, 314, 315) 중 각각의 게이트 라인에 대하여, 각각의 클록 게이트 라인의 일부에 해당하고 제1 영역(RG1)에 형성되는 클록 트랜지스터들의 게이트 전극들과 상기 각각의 클록 게이트 라인의 다른 일부에 해당하고 제2 영역(RG2)에 형성되는 클록 트랜지스터들의 게이트 전극들은 상기 각각의 클록 게이트 라인을 통하여 전기적으로 연결될 수 있다. 예를 들어, 제1 영역(RG1)에 형성되는 제1 및 제4 클록 트랜지스터들(MP12, MN13)의 게이트 전극들과 제2 영역(RG2)에 형성되는 제9 및 제12 클록 트랜지스터들(MP22, MN23)은 제1 클록 게이트 라인(214)을 통하여 전기적으로 연결될 수 있다.
도 6 및 7d를 참조하면, 각 래치의 출력 신호를 발생하는 노드는 인접하는 2개의 클록 게이트 라인들 사이에 형성될 수 있다. 제1 영역(RG1)의 제1 클록 게이트 라인(214) 및 제2 클록 게이트 라인(215) 사이에 제1 마스터 출력 신호(SA1)를 발생하는 노드(276)가 형성되고, 제1 영역의 제3 클록 게이트 라인(314) 및 제4 클록 게이트 라인(315) 사이에 제1 슬레이브 출력 신호(SC1)를 발생하는 노드(277)가 형성되고, 제2 영역(RG2)의 제1 클록 게이트 라인(214) 및 제2 클록 게이트 라인(215) 사이에 제2 마스터 출력 신호(SA2)를 발생하는 노드(278)가 형성되고, 제2 영역(RG2)의 제3 클록 게이트 라인(314) 및 제4 클록 게이트 라인(315) 사이에 제2 슬레이브 출력 신호(SC2)를 발생하는 노드(279)가 형성될 수 있다.
도 6, 7b 및 7c를 참조하면, 제1 마스터 중간 게이트 라인(212)은 제1 클록 게이트 라인(214)의 측면에 형성되고, 복수의 게이트 세그먼트들(212a, 212b)로 분리되어 제1 마스터 래치(ML1)에 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 반전 마스터 출력 신호(MB2)를 제공한다. 제1 마스터 입력 게이트 라인(213)은 제1 클록 게이트 라인(214)과 제1 마스터 중간 게이트 라인(212) 사이에 형성되고, 복수의 게이트 세그먼트들(213a, 213b, 213c, 213d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2)를 제공한다.
제2 마스터 중간 게이트 라인(217)은 제2 클록 게이트 라인(215)의 측면에 형성되고, 복수의 게이트 세그먼트들(217a, 217b)로 분리되어 제1 마스터 래치(ML1)에 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 반전 마스터 출력 신호(MB2)를 제공한다. 제2 마스터 입력 게이트 라인(216)은 제2 클록 게이트 라인(215)과 제2 마스터 중간 게이트 라인(217) 사이에 형성되고, 복수의 게이트 세그먼트들(216a, 216b, 216c, 216d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2)를 제공한다.
제1 슬레이브 중간 게이트 라인(312)은 제3 클록 게이트 라인(314)의 측면에 형성되고, 복수의 게이트 세그먼트들(312a, 312b)로 분리되어 제1 슬레이브 래치(SL1)에 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 반전 슬레이브 출력 신호(SB2)를 제공한다. 제1 슬레이브 입력 게이트 라인(313)은 제3 클록 게이트 라인(314)과 제1 슬레이브 중간 게이트 라인(312) 사이에 형성되고, 복수의 게이트 세그먼트들(313a, 313b, 313c, 313d)로 분리되어 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2)를 제공한다.
제2 슬레이브 중간 게이트 라인(317)은 제4 클록 게이트 라인(315)의 측면에 형성되고, 복수의 게이트 세그먼트들(317a, 317b)로 분리되어 제1 슬레이브 래치(SL1)에 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 반전 슬레이브 출력 신호(SB2)를 제공한다. 제2 슬레이브 입력 게이트 라인(316)은 제4 클록 게이트 라인(315)과 제2 슬레이브 중간 게이트 라인(317) 사이에 형성되고, 복수의 게이트 세그먼트들(316a, 316b, 316c, 316d)로 분리되어 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2)를 제공한다.
일 실시예에서, 도 6에 도시된 바와 같이, 제1 파워 레일(271) 및 제3 파워 레일(273)에는 전원 전압(VDD)이 인가되고, 제2 파워 레일(272)에는 접지 전압(VSS)이 인가될 수 있다. 이 경우, 제1 소자 영역(RX11) 및 제3 소자 영역(RX21)에는 P 타입의 트랜지스터들(MP11~MP14, SP11~SP14, MP21~MP24, SP21~SP24)이 형성되고, 제2 소자 영역(RX12) 및 제4 소자 영역(RX22)에는 N 타입의 트랜지스터들(MN11~MN14, SN11~SN14, MN21~MN24, SN21~SN24)이 형성될 수 있다.
동일한 신호들을 제공하는 2개의 게이트 라인들 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 마스터 중간 게이트 라인(212) 및 제2 마스터 중간 게이트 라인(217) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 슬레이브 중간 게이트 라인(312) 및 제2 슬레이브 중간 게이트 라인(317) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 마스터 입력 게이트 라인(213) 및 제2 마스터 입력 게이트 라인(216) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다. 제1 슬레이브 입력 게이트 라인(313) 및 제2 슬레이브 입력 게이트 라인(316) 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성할 수 있다.
예를 들어, 도 6의 실시예에서 제1 입력 신호(MA1) 및 제2 입력 신호(MA2)를 제공하는 제1 마스터 중간 게이트 라인(212) 및 제2 마스터 중간 게이트 라인(217)의 경우, 제1 마스터 중간 게이트 라인(212)은 엔모스 트랜지스터들(MN14, MN24)의 게이트 전극들을 형성하고 제2 마스터 중간 게이트 라인(217)은 피모스 트랜지스터들(MP13, MP23)의 게이트 전극들을 형성한다.
제1 마스터 중간 게이트 라인(212), 제2 마스터 중간 게이트 라인(217), 제1 슬레이브 중간 게이트 라인(312) 및 제2 슬레이브 중간 게이트 라인(317)의 각각은, 제1 영역(RG1)과 제2 영역(RG2)의 경계에서 절단되어 2개의 게이트 세그먼트들로 분리될 수 있다. 상기 2개의 게이트 세그먼트들의 각각은 트랜지스터의 게이트 전극을 형성함과 동시에 커패시터들(CP11~CP14, CP21~CP24)의 일 전극을 형성할 수 있다. 예를 들어, 제1 마스터 중간 게이트 라인(212)의 하나의 게이트 세그먼트(212a)는 트랜지스터(MN14)의 게이트 전극을 형성함과 동시에 커패시터(CP11)의 일 전극을 형성할 수 있다.
제1 마스터 입력 게이트 라인(213), 제2 마스터 입력 게이트 라인(216), 제1 슬레이브 입력 게이트 라인(313) 및 제2 슬레이브 입력 게이트 라인(316)의 각각은, 제1 영역(RG1)과 제2 영역(RG2)의 경계에서 절단되고 제1 영역(RG1)에서 절단되고 제2 영역(RG2)에서 절단되어 4개의 게이트 세그먼트들로 분리될 수 있다. 상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 제1 입력 신호(MA1) 및 제2 입력 신호(MA2) 중 하나가 인가되고, 상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들의 각각은 양쪽의 액티브 영역들을 전기적으로 연결하는 점퍼 구조물의 일부를 형성할 수 있다.
예를 들어, 제2 마스터 입력 게이트 라인(216)은 4개의 게이트 세그먼트들(216a, 216b, 216c, 216d)로 분리되고, 2개의 게이트 세그먼트들(216b, 216c)에는 제1 입력 신호(MA1) 및 제2 입력 신호(MA2)가 각각 인가되고, 다른 2개의 게이트 세그먼트들(216a, 216d)은 점퍼 구조물의 일부를 형성할 수 있다.
점퍼 구조물을 통하여 더미로 동작하는 게이트 세그먼트 양쪽의 액티브 영역들을 전기적으로 연결할 수 있다. 예를 들어, 도 7e에 도시된 바와 같이, 점퍼 구조물(JMP)은 제1 콘택들(194, 195) 및 제2 콘택(196)을 포함할 수 있다. 점퍼 구조물(JMP)은 게이트 세그먼트(216a)의 양쪽의 액티브 영역들(114, 115) 위에 형성되는 제1 콘택들(194, 195) 및 게이트 세그먼트(216a) 위에 형성되는 제2 콘택(196)이 일체적으로 형성되는 형태를 가진다. 이러한 점퍼 구조물(JMP)을 이용하여 게이트 세그먼트(216a)와 액티브 영역들(114, 115)을 전기적으로 연결할 수 있다.
도 6에서 래치의 가장자리에 위치하는 게이트 라인들(211, 218, 311, 318)은 더미 게이트 라인들로서 실시예에 따라서 생략될 수 있다.
도 8a, 8b, 8c 및 8d는 본 발명의 실시예들에 따른 집적 회로의 레이아웃을 나타내는 도면들이다. 이하 전술한 설명과 중복되는 설명은 생략한다.
도 8a 내지 8d를 참조하면, 클록 게이트 라인들(GL1~GL4)을 상부의 라우팅 배선들과 연결하기 위한 비아들(412~414)의 위치는 다양하게 결정될 수 있다. 도 8a의 집적 회로(203) 및 도 8b의 집적 회로(204)의 경우에는 제1 내지 제4 게이트 라인들(GL1~GL4) 중 클록 신호(CK)가 인가되는 2개의 클록 게이트 라인들 사이의 거리(DCK)는 반전 클록 신호(CKN)가 인가되는 다른 2개의 클록 게이트 라인들 사이의 거리(DCKN)와 동일하다. 한편, 도 8c의 집적 회로(205) 및 도 8d의 집적 회로(206)의 경우에는 제1 내지 제4 게이트 라인들(GL1~GL4) 중 클록 신호(CK)가 인가되는 2개의 클록 게이트 라인들 사이의 거리(DCK)는 반전 클록 신호(CKN)가 인가되는 다른 2개의 클록 게이트 라인들 사이의 거리(DCKN)와 상이하다.
비아들(412~414)은 모두 도 8a, 8c 및 8d에 도시된 바와 같이 제1 영역(RG1)에 형성되거나, 도 8b에 도시된 바와 같이 제1 영역(RG1) 및 제2 영역(RG2)에 분산되어 형성될 수 있다. 도면에 도시하지는 않았으나 비아들(412~414)은 모두 제2 영역(RG1)에 형성될 수도 있다.
도 9, 10, 11 및 12는 도 5의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 실시예들을 나타내는 도면들이다. 이하, 도 6의 실시예와 중복되는 설명은 생략하고 차이점을 중심으로 설명한다.
도 9를 참조하면, 도 6의 점퍼 구조물(JMP)이 도 9의 와이드 정션 영역(WJR)으로 대체될 수 있다. 도 6의 실시예에서, 제1 마스터 입력 게이트 라인(213), 제2 마스터 입력 게이트 라인(216), 제1 슬레이브 입력 게이트 라인(313) 및 제2 슬레이브 입력 게이트 라인(316)의 각각은, 4개의 게이트 세그먼트들로 분리되고, 이 중 2개의 게이트 세그먼트들의 각각은 점퍼 구조물의 일부를 형성한다. 반면에, 도 9의 실시예에서는 상기 점퍼 구조물의 일부를 형성하는 2개의 게이트 세그먼트들이 제거된다. 와이드 정션 영역(WJR)에서는 도 7e의 상부 구조물들(216a, 194, 195, 196)이 제거되고 그 대신 액티브 영역들(114, 115)이 넓게 일체적으로 형성된다. 벌크 CMOS 공정에서는 도 9와 같은 와이드 정션 영역(WJR)이 이용될 수 있고, FinFET 공정에서는 도 6과 같은 점퍼 구조물(JMP)이 이용될 수 있다.
도 10을 참조하면, 제1 마스터 중간 게이트 라인(212), 제2 마스터 중간 게이트 라인(217), 제1 슬레이브 중간 게이트 라인(312) 및 제2 슬레이브 중간 게이트 라인(317)의 각각은, 제1 영역(RG1)과 제2 영역(RG2)의 경계에서 절단되고 제1 영역(RG1)에서 절단되고 제2 영역(RG2)에서 절단되어 4개의 게이트 세그먼트들로 분리될 수 있다. 상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 제1 반전 마스터 출력 신호(MB1), 제2 반전 마스터 출력 신호(MB2), 제1 반전 슬레이브 출력 신호(SB1) 및 제2 반전 슬레이브 출력 신호(SB2) 중 하나가 인가되고, 상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들의 각각은 커패시터의 일 전극을 형성할 수 있다.
예를 들어, 제2 마스터 중간 게이트 라인(217)은 4개의 세그먼트들(217a, 217b, 217c, 217d)로 분리되고, 2개의 게이트 세그먼트들(217a, 217b)에는 제1 반전 마스터 출력 신호(MB1) 및 제2 반전 마스터 출력 신호(MB2)가 각각 인가되고, 다른 2개의 게이트 세그먼트들(217c, 217d)은 각각 커패시터들(CP12, CP22)의 일 전극을 형성할 수 있다. 도 6의 실시예의 경우에는 하나의 게이트 세그먼트가 트랜지스터의 게이트 전극을 형성함과 동시에 커패시터의 일 전극을 형성하는 반면, 도 10의 실시예에서는 게이트 전극과 커패시터의 전극을 분리함으로써 제1 반전 마스터 출력 신호(MB1), 제2 반전 마스터 출력 신호(MB2), 제1 반전 슬레이브 출력 신호(SB1) 및 제2 반전 슬레이브 출력 신호(SB2)가 인가되는 노드의 부하를 감소할 수 있다.
도 11을 참조하면, 제1 클록 게이트 라인(214)은 클록 신호(CK)가 인가되는 제1 클록 노드를 형성하고 제2 클록 게이트 라인(215)은 반전 클록 신호(CKN)가 인가되는 제1 반전 클록 노드를 형성하고, 제3 클록 게이트 라인(314)은 반전 클록 신호(CKN)가 인가되는 제2 반전 클록 노드를 형성하고 제4 클록 게이트 라인(315)은 클록 신호(CK)가 인가되는 제2 클록 노드를 형성한다. 즉 도 6의 실시예와 비교하여 도 11의 실시예에서는 제2 클록 노드와 제2 반전 클록 노드가 서로 바뀌어 있다.
결과적으로 도 6의 경우에는 마스터 래치들(ML1, ML2)의 트랜지스터들의 배치가 슬레이브 래치들(SL1, SL2)의 트랜지스터 배치가 대칭적이지만 도 11의 경우에는 마스터 래치들(ML1, ML2)의 트랜지스터들의 배치가 슬레이브 래치들(SL1, SL2)의 트랜지스터 배치가 실질적으로 동일하게 된다.
이와 같이, 제1 내지 제4 클록 게이트 라인들(214, 215, 314, 315)의 클록 노드 및 반전 클록 노드로의 설정에 따라서 트랜지스터들의 배치가 결정될 수 있다. 한편, 도면에 도시하지는 않았으나, 실시예에 따라서 제1 파워 레일(271) 및 제3 파워 레일(273)에는 접지 전압(VSS)이 인가되고, 제2 파워 레일(272)에 전원 전압(VDD)이 인가될 수 있고, 이 경우 전술한 실시예들에서 클록 라우팅 구조는 동일하게 유지하면서 엔모스 트랜지스터들과 피모스 트랜지스터들의 배치가 서로 바뀔 수 있음을 이해할 수 있을 것이다.
도 12를 참조하면, 도 6의 제1 마스터 중간 게이트 라인(212) 및 제1 마스터 입력 게이트 라인(213)은 제1 마스터 게이트 라인(213)으로 대체되고, 도 6의 제2 마스터 중간 게이트 라인(217) 및 제2 마스터 입력 게이트 라인(216)은 제2 마스터 게이트 라인(216)으로 대체되고, 도 6의 제1 슬레이브 중간 게이트 라인(312) 및 제1 슬레이브 입력 게이트 라인(313)은 제1 슬레이브 게이트 라인(313)으로 대체되고, 도 6의 제2 슬레이브 중간 게이트 라인(317) 및 제2 슬레이브 입력 게이트 라인(316)은 제2 슬레이브 게이트 라인(216)으로 대체될 수 있다.
제1 마스터 게이트 라인(213)은 제1 클록 게이트 라인(214)의 측면에 형성되고, 복수의 게이트 세그먼트들(213a, 213b, 213c, 213d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1) 및 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2) 및 제2 반전 마스터 출력 신호(MB2)를 제공할 수 있다.
제2 마스터 게이트 라인(216)은 제2 클록 게이트 라인(215)의 측면에 형성되고, 복수의 게이트 세그먼트들(216a, 216b, 216c, 216d)로 분리되어 제1 마스터 래치(ML1)에 제1 입력 신호(MA1) 및 제1 반전 마스터 출력 신호(MB1)를 제공하고 제2 마스터 래치(ML2)에 제2 입력 신호(MA2) 및 제2 반전 마스터 출력 신호(MB2)를 제공할 수 있다.
제1 슬레이브 게이트 라인(313)은 제3 클록 게이트 라인(314)의 측면에 형성되고, 복수의 게이트 세그먼트들(313a, 313b, 313c, 313d)로 분리되어 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1) 및 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2) 및 제2 반전 슬레이브 출력 신호(SB2)를 제공할 수 있다.
제2 슬레이브 게이트 라인(316)은 제4 클록 게이트 라인(315)의 측면에 형성되고, 복수의 게이트 세그먼트들(316a, 316b, 316c, 316d)로 분리되어 제 제1 슬레이브 래치(SL1)에 제1 마스터 출력 신호(SA1) 및 제1 반전 슬레이브 출력 신호(SB1)를 제공하고 제2 슬레이브 래치(SL2)에 제2 마스터 출력 신호(SA2) 및 제2 반전 슬레이브 출력 신호(SB2)를 제공할 수 있다.
이와 같이, 전술한 제1 내지 제4 클록 게이트 라인들(214, 215, 314, 315)은 그대로 유지하면서, 전술한 하나의 중간 게이트 라인과 하나의 입력 게이트 라인을 하나의 게이트 라인으로 병합할 수 있다. 도 12의 실시예는 셀 높이가 충분히 확보될 수 있을 경우에 유용하며 멀티-하이트 스탠다드 셀의 면적을 감소하고 노드들의 부하도 감소할 수 있다.
도 13은 도 1의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면이다.
도 13을 참조하면, 집적 회로(207)는 도 2a의 집적 회로(201)에 포함된 삼상태 인버터들(TS11, TS13, TS21, TS23)을 전송 게이트들(TG11, TG13, TG21, TG23)로 대체하고, 도 6의 인버터들들(INV11, INV12, INV21, INV22)의 배치를 변경한 구조를 갖는다.
도 6의 삼상태 인버터들(TS11, TS13, TS21, TS23)과 마찬가지로 도 13의 전송 게이트들(TG11, TG13, TG21, TG23)의 각각은 클록 신호(CK) 및 반전 클록 신호(CKN)를 게이트 신호로 하는 2개의 클록 트랜지스터들을 포함한다. 따라서 전술한 바와 같이, 제1 영역(RG1) 및 제2 영역(RG2)에 걸쳐 제2 방향(X)으로 신장되어 형성되는 제1 내지 제4 클록 게이트 라인들(GL1~GL4)을 이용하여 클록 트랜지스터들의 게이트 전극들을 형성하는 효율적인 클록 라우팅 구조가 적용될 수 있다.
도 14는 본 발명의 실시예들에 따른 클록 라우팅 구조의 레이아웃을 적용할 수 있는 집적 회로의 일 실시예를 나타내는 도면이다. 도 14의 집적 회로(208)는 마스터-슬레이브 타입의 3비트 플립-플롭 회로를 예를 나타낸다.
도 14를 참조하면, 집적 회로(208)는 제1 플립-플롭(FF1), 제2 플립-플롭(FF2) 및 제3 플립-플롭(FF3)을 포함할 수 있고, 입력 회로(CIN) 및 출력 회로(COUT)를 더 포함할 수 있다. 도 14의 집적 회로(208)는 제3 플립-플롭(FF3) 및 이와 관련된 회로 구성 요소들(TS5, TS6, INV5, INV6)을 더 포함하는 것을 제외하고는 도 2a의 집적 회로(201)와 실질적으로 동일하므로 중복되는 설명을 생략하고, 제3 플립-플롭(FF3)에 대해서 설명한다.
제3 플립-플롭(FF3)은 제3 마스터 래치(ML3) 및 제3 슬레이브 래치(SL3)를 포함한다. 제3 마스터 래치(ML3)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제3 입력 신호(MA3)를 래치하여 제3 마스터 출력 신호(SA3)를 발생하고, 제3 슬레이브 래치(SL3)는 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 제3 마스터 출력 신호(SA3)를 래치하여 제3 슬레이브 출력 신호(SC3)를 발생한다. 제3 마스터 래치(ML3)는 제9 삼상태 인버터(TS31), 제10 삼상태 인버터(TS32) 및 인버터(INV31)를 포함하고, 제3 슬레이브 래치(SL3)는 제11 삼상태 인버터 (TS33), 제12 삼상태 인버터 (TS34) 및 인버터(INV32)를 포함할 수 있다.
제9 내지 제12 삼상태 인버터들(TS31~ TS34)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작한다, 제9 삼상태 인버터(TS31)는 제3 입력 신호(MA3)의 노드를 입력으로 하고 제3 마스터 출력 신호(SA3)의 노드를 출력으로 한다. 제10 삼상태 인버터(TS32)는 제3 마스터 출력 신호(SA3)를 반전한 제3 반전 마스터 출력 신호(MB3)의 노드를 입력으로 하고 제3 마스터 출력 신호(SA3)의 노드를 출력으로 한다. 제11 삼상태 인버터(TS33)는 제3 마스터 출력 신호(SA3)의 노드를 입력으로 하고 제3 슬레이브 출력 신호(SC3)의 노드를 출력으로 한다. 제12 삼상태 인버터(TS34)는 제3 슬레이브 출력 신호(SC3)를 반전한 제3 반전 슬레이브 출력 신호(SB3)의 노드를 입력으로 하고 제3 슬레이브 출력 신호(SC3)의 노드를 출력으로 한다.
도 15는 본 발명의 실시예들에 따른 집적 회로를 나타내는 회로도이고, 도 16은 도 15의 집적 회로에 상응하는 스탠다드 셀의 레이아웃의 일 실시예를 나타내는 도면이다. 도 15 의 집적 회로(209) 및 도 16의 레이아웃은 제3 플립-플롭(FF3)을 더 포함하는 것을 제외하고는 도 5의 집적 회로(202) 및 도 6의 레이아웃과 실질적으로 동일하므로 중복되는 설명을 생략하고, 제3 플립-플롭(FF3)에 대해서 설명한다.
도 15 및 16을 참조하면, 제3 플립-플롭(FF3)은 클록 신호(CK) 및 반전 클록 신호(CKN)에 동기하여 동작하는 제9 내지 제12 삼상태 인버터들(TS31~TS34)을 포함한다.
제9 삼상태 인버터(TS31)는, 클록 신호(CK)에 응답하여 제3 마스터 출력 신호(SA3)를 발생하는 노드를 풀업시키는 제17 클록 트랜지스터(MP32) 및 반전 클록 신호(CKN)에 응답하여 제3 마스터 출력 신호(SA3)를 발생하는 노드를 풀다운시키는 제18 클록 트랜지스터(MN31)를 포함한다. 제10 삼상태 인버터(TS32)는 반전 클록 신호(CKN)에 응답하여 제3 마스터 출력 신호(SA3)를 발생하는 노드를 풀업시키는 제19 클록 트랜지스터(MP34) 및 클록 신호(CK)에 응답하여 제3 마스터 출력 신호(SA3)를 발생하는 노드를 풀다운시키는 제20 클록 트랜지스터(MN33)를 포함한다. 제11 삼상태 인버터(TS33)는 반전 클록 신호(CKN)에 응답하여 제3 슬레이브 출력 신호(SC3)를 발생하는 노드를 풀업시키는 제21 클록 트랜지스터(SP32) 및 클록 신호(CK)에 응답하여 제3 슬레이브 출력 신호(SC3)를 발생하는 노드를 풀다운시키는 제22 클록 트랜지스터(SN31)를 포함한다. 제12 삼상태 인버터(TS34)는 클록 신호(CK)에 응답하여 제3 슬레이브 출력 신호(SC3)를 발생하는 노드를 풀업시키는 제23 클록 트랜지스터(SP34) 및 반전 클록 신호(CKN)에 응답하여 제3 슬레이브 출력 신호(SC3)를 발생하는 노드를 풀다운시키는 제24 클록 트랜지스터(SN33)를 포함한다.
한편, 도 2b를 참조하여 설명한 바와 같이, 제9 내지 제12 삼상태 인버터들(TS31~ TS34)에 포함되는 입력 피모스 트랜지스터들(MP31, MP33, SP31, SP33) 및 입력 엔모스 트랜지스터들(MN32, MN34, SN32, SN34)의 각각은 수신되는 신호들(MA3, MB3, SA3, SB3) 중 상응하는 하나에 응답하여 상기 클록 트랜지스터들 중 상응하는 하나를 전압 전압(VDD) 또는 접지 전압(VSS)에 연결한다.
도 16에 도시된 바와 같이, 도 15의 세 개의 플립-플롭들(FF1, FF2, FF3)을 포함하는 집적 회로(208)는 전술한 제1 내지 제4 클록 게이트 라인들(GL1~GL4)이 제2 방향(Y)으로 인접하여 배치되는 제1, 제2 및 제3 영역들(RG1, RG2, RG3)에 걸쳐 형성되는 스탠다드 셀의 레이아웃으로 구현될 수 있다. 여기서 제1, 제2 및 제3 영역들(RG1, RG2, RG3)의 각각은 제1, 제2, 제3 및 제4 파워 레일들(271, 272, 273, 274) 중 인접하는 두 개의 파워 레일들 사이의 영역들을 말한다. 이러한, 스탠다드 셀은 통상의 스탠다드 셀의 셀 높이(CH)보다 3배의 셀 높이(3CH)를 가지므로 트리플-하이트 스탠다드 셀(triple-height)이라 칭할 수 있으며, 이와 같이, n배의 셀 높이(n*CH)(n은 2이상의 자연수)를 갖는 스탠다드 셀을 멀티-하이트 스탠다드 셀(multi-height standard cell)이라 통칭할 수 있다.
도 17은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 17의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다.
도 17을 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100). 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 상기 셀은 스탠다드 셀이고, 상기 셀 라이브러리는 스탠다드 셀 라이브러리(standard cell library)일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
스탠다드 셀 라이브러리에 포함되는 복수의 스탠다드 셀들의 일부로서 적어도 하나의 멀티-하이트 스탠다드 셀을 제공한다(S200).
스탠다드 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 일반적으로 스탠다드 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 스탠다드 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립-플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
멀티-하이트 스탠다드 셀은, 도 1 내지 16을 참조하여 설명한 바와 같이, 효율적인 클록 라우팅 및 이에 기초한 트랜지스터 배치 구조를 포함할 수 있다.
스탠다드 셀 라이브러리는 복수의 스탠다드 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 스탠다드 셀 라이브러리는 스탠다드 셀의 명칭, 스탠다드 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 스탠다드 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 스탠다드 셀 라이브러리가 제공될 수 있다.
상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고(S300), 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
도 18은 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 18을 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 스탠다드 셀 라이브러리(standard cell library)(SCLB)(1110)를 포함할 수 있다. 스탠다드 셀 라이브러리(1110)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다. 스탠다드 셀 라이브러리(1110)는 복수의 스탠다드 셀들을 포함할 수 있고, 상기 복수의 스탠다드 셀들은 하나 이상의 멀티-하이트 스탠다드 셀들을 포함할 수 있다. 스탠다드 셀은, 블록, 소자 또는 칩의 설계에서 최소 단위를 구성하는 유닛일 수 있다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다.
이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. '모듈'은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. '모듈'은 세부적인 기능들을 수행하는 복수의 '모듈'들로 분리될 수도 있다.
배치 모듈(1200)은, 프로세서(40)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI) 및 스탠다드 셀 라이브러리(1110)에 기초하여 스탠다드 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
배치 모듈(1200)과 라우팅 모듈(1300)은 하나의 통합된 모듈(1400)로 구현될 수도 있고, 배치 모듈(1200)과 라우팅 모듈(1300)은 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 배치 모듈(1200)과 라우팅 모듈(1300)을 포함하는 설계 모듈(1400)은 전술한 바와 같은 멀티-하이트 스탠다드 셀들을 이용하여 배치 및 라우팅을 수행할 수 있다.
배치 모듈(1200) 및/또는 라우팅 모듈(1300)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 배치 모듈(1200) 및 라우팅 모듈(1300)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(1200) 및 라우팅 모듈(1300)은 저장부(1100)에 코드(code) 형태로 저장될 수도 있고, 저장부(1100)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(1500)는 설계 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 비록 도 18에서는 1개의 프로세서(1500) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니고 설계 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(1500)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
도 19는 도 18의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 18 및 도 19를 참조하면, 설계 모듈(1400)은 집적 회로를 정의하는 입력 데이터(DI)를 수신한다(S11). 배치 모듈(1200)은 전술한 바와 같은 적어도 하나의 멀티-하이트 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(1110)를 참조하여 입력 데이터(DI)에 상응하는 스탠다드 셀들을 추출하고, 추출된 스탠다드 셀들을 사용하여 배치를 수행한다(S12). 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공된 배치에 대하여 신호 라우팅을 수행한다(S13).
신호 라우팅이 실패한 경우(S14: NO), 배치 모듈(1200)은 배치를 수정하고(S15), 수정된 배치를 제공한다. 배치의 수정시 배치된 하나의 멀티-하이트 스탠다드 셀을 복수의 싱글-하이트 스탠다드 셀들로 대체할 수도 있고, 반대로 복수의 싱글-하이트 스탠다드 셀들을 하나의 멀티-하이트 스탠다드 셀로 대체할 수 있다. 라우팅 모듈(1300)은 수정된 배치에 대하여 신호 라우팅을 다시 수행한다(S13).
이와 같이, 라우팅이 성공적으로 완료될 때까지 배치 및 라우팅을 반복할 수 있다. 신호 라우팅이 성공적으로 완료된 경우(S14: YES), 설계 모듈(1400)은 상기 집적 회로를 정의하는 출력 데이터(DO)를 생성한다(S16).
도 20은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 20의 집적 회로(500)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(500)의 레이아웃은 스탠다드 셀들(SC1~SC12)의 전술한 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(511~516)을 통하여 스탠다드 셀들(SC1~SC12)에 제공될 수 있다. 파워 레일들(511~516)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(511, 513, 515) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(512, 514, 516)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(511, 513, 515) 및 로우 파워 레일들(512, 514, 516)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternately) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 도 20에 도시된 파워 레일들의 개수 및 회로 행들의 개수는 예시적인 것이며 이들의 개수는 다양하게 결정될 수 있다.
예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(521~524)을 통하여 파워 레일들(511~516)로 분배될 수 있다. 도 20에서 일부 파워 메쉬 루트들(522, 524)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(521, 523)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(521~524)과 파워 레일(511~516)은 비아(via)와 같은 수직 콘택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 싱글-하이트 스탠다드 셀들(SC1, SC2, SC3, SC4)은 상응하는 파워 레일 쌍(511, 512)에 결합될 수 있다.
예를 들어, 도 20에 도시된 바와 같이, 제6 스탠다드 셀(SC6)은 제2 및 제3 회로 행들(CR2, CR3)에 걸쳐 배치된 더블-하이트 스탠다드 셀에 해당하고, 제7 스탠다드 셀(SC7)은 제2, 제3 및 제4 회로 행들(CR2, CR3, CR4)에 걸쳐 배치된 트리플-하이트 스탠다드 셀에 해당할 수 있다. 이와 같이, 싱글-하이트 스탠다드 셀들(SC1~SC5, SC8~SC12))과 멀티-하이트 셀들(SC6, SC7)의 적절한 배치 및 라우팅을 통하여 집적 회로(500)의 면적을 감소하고 성능을 향상시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 21을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 본 발명의 실시예들에 따른 적어도 하나 이상의 멀티-하이트 스탠다드 셀들을 포함할 수 있다. 전술한 바와 같이, 상기 멀티-하이트 스탠다드 셀들은 스탠다드 셀 라이브러리에 포함될 수 있고, 툴을 이용한 자동 배치 및 라우팅(automatic placement and routing)을 통하여 모바일 장치(4000)에 포함되는 집적 회로를 설계 할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 클록 관련 노드의 연결을 위한 배선 라우팅을 최소화할 수 있는 효율적인 클록 라우팅 구조 및 상기 클록 라우팅 구조에 따른 효율적인 트랜지스터 배치를 통한 멀티-하이트 스탠다드 셀을 이용하여 집적 회로의 점유 면적 및 전력 소모를 감소하고 성능을 향상시킬 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일; 및
    상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역 및 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함하는 집적 회로.
  2. 제1 항에 있어서,
    상기 제1 클록 게이트 라인과 상기 제2 클록 게이트 라인 중 하나는 클록 신호가 인가되는 제1 클록 노드를 형성하고 다른 하나는 상기 클록 신호를 반전한 반전 클록 신호가 인가되는 제1 반전 클록 노드를 형성하고,
    상기 제3 클록 게이트 라인과 상기 제4 클록 게이트 라인 중 하나는 상기 클록 신호가 인가되는 제2 클록 노드를 형성하고 다른 하나는 상기 반전 클록 신호가 인가되는 제2 반전 클록 노드를 형성하는 것을 특징으로 하는 집적 회로.
  3. 제1 항에 있어서,
    상기 제1 클록 게이트 라인, 상기 제2 클록 게이트 라인, 상기 제3 클록 게이트 라인 및 상기 제4 클록 게이트 라인 중 각각의 클록 게이트 라인에 대하여, 상기 각각의 클록 게이트 라인의 일부에 해당하고 상기 제1 영역에 형성되는 클록 트랜지스터들의 게이트 전극들과 상기 각각의 클록 게이트 라인의 다른 일부에 해당하고 상기 제2 영역에 형성되는 클록 트랜지스터들의 게이트 전극들은 상기 각각의 클록 게이트 라인을 통하여 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  4. 제1 항에 있어서,
    상기 제1 클록 게이트 라인, 상기 제2 클록 게이트 라인, 상기 제3 클록 게이트 라인 및 상기 제4 클록 게이트 라인의 각각은 상기 제1 영역 및 상기 제2 영역에서 게이트 컷 영역에 의해 분리되지 않는 것을 특징으로 하는 집적 회로.
  5. 제1 항에 있어서,
    상기 제1 영역에, 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 제1 입력 신호를 래치하여 제1 마스터 출력 신호를 발생하는 제1 마스터 래치 및 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 상기 제1 마스터 출력 신호를 래치하여 제1 슬레이브 출력 신호를 발생하는 제1 슬레이브 래치가 형성되고,
    상기 제2 영역에, 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 제2 입력 신호를 래치하여 제2 마스터 출력 신호를 발생하는 제2 마스터 래치 및 상기 클록 신호 및 상기 반전 클록 신호에 동기하여 상기 제2 마스터 출력 신호를 래치하여 제2 슬레이브 출력 신호를 발생하는 제2 슬레이브 래치가 형성되는 것을 특징으로 하는 집적 회로.
  6. 제5 항에 있어서,
    상기 제1 영역의 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인 사이에, 상기 제1 마스터 출력 신호를 발생하는 노드가 형성되고,
    상기 제1 영역의 상기 제3 클록 게이트 라인 및 상기 제4 클록 게이트 라인 사이에, 상기 제1 슬레이브 출력 신호를 발생하는 노드가 형성되고,
    상기 제2 영역의 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인 사이에, 상기 제2 마스터 출력 신호를 발생하는 노드가 형성되고,
    상기 제2 영역의 상기 제3 클록 게이트 라인 및 상기 제4 클록 게이트 라인 사이에, 상기 제2 슬레이브 출력 신호를 발생하는 노드가 형성되는 것을 특징으로 하는 집적 회로.
  7. 제5 항에 있어서,
    상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인은 상기 제1 마스터 래치 및 상기 제2 마스터 래치에 상기 클록 신호 및 상기 반전 클록 신호를 제공하고,
    상기 제3 클록 게이트 라인 및 상기 제4 클록 게이트 라인은 상기 제1 슬레이브 래치 및 상기 제2 슬레이브 래치에 상기 클록 신호 및 상기 반전 클록 신호를 제공하는 것을 특징으로 하는 집적 회로.
  8. 제5 항에 있어서,
    상기 제1 마스터 래치는,
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제1 입력 신호의 노드를 입력으로 하고 상기 제1 마스터 출력 신호의 노드를 출력으로 하는 제1 삼상태 인버터(tri-state inverter); 및
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제1 마스터 출력 신호를 반전한 제1 반전 마스터 출력 신호의 노드를 입력으로 하고 상기 제1 마스터 출력 신호의 노드를 출력으로 하는 제2 삼상태 인버터를 포함하고,
    상기 제1 슬레이브 래치는,
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제1 마스터 출력 신호의 노드를 입력으로 하고 상기 제1 슬레이브 출력 신호의 노드를 출력으로 하는 제3 삼상태 인버터; 및
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제1 슬레이브 출력 신호를 반전한 제1 반전 슬레이브 출력 신호의 노드를 입력으로 하고 상기 제1 슬레이브 출력 신호의 노드를 출력으로 하는 제4 삼상태 인버터를 포함하고,
    상기 제2 마스터 래치는,
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제2 입력 신호의 노드를 입력으로 하고 상기 제2 마스터 출력 신호의 노드를 출력으로 하는 제5 삼상태 인버터; 및
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제2 마스터 출력 신호를 반전한 제2 반전 마스터 출력 신호의 노드를 입력으로 하고 상기 제2 마스터 출력 신호의 노드를 출력으로 하는 제6 삼상태 인버터를 포함하고,
    상기 제2 슬레이브 래치는,
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제2 마스터 출력 신호의 노드를 입력으로 하고 상기 제2 슬레이브 출력 신호의 노드를 출력으로 하는 제7 삼상태 인버터; 및
    상기 클록 신호 및 상기 반전 클록 신호에 동기하여 동작하고 상기 제2 슬레이브 출력 신호를 반전한 제2 반전 슬레이브 출력 신호의 노드를 입력으로 하고 상기 제2 슬레이브 출력 신호의 노드를 출력으로 하는 제8 삼상태 인버터를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8 항에 있어서,
    상기 제1 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 반전 마스터 출력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 반전 마스터 출력 신호를 제공하는 제1 마스터 중간 게이트 라인;
    상기 제1 클록 게이트 라인과 상기 제1 마스터 중간 게이트 라인 사이에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 입력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 입력 신호를 제공하는 제1 마스터 입력 게이트 라인
    상기 제2 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 반전 마스터 출력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 반전 마스터 출력 신호를 제공하는 제2 마스터 중간 게이트 라인
    상기 제2 클록 게이트 라인과 상기 제2 마스터 중간 게이트 라인 사이에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 입력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 입력 신호를 제공하는 제2 마스터 입력 게이트 라인;
    상기 제3 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 반전 슬레이브 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 반전 슬레이브 출력 신호를 제공하는 제1 슬레이브 중간 게이트 라인;
    상기 제3 클록 게이트 라인과 상기 제1 슬레이브 중간 게이트 라인 사이에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 마스터 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 마스터 출력 신호를 제공하는 제1 슬레이브 입력 게이트 라인;
    상기 제4 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 반전 슬레이브 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 반전 슬레이브 출력 신호를 제공하는 제2 슬레이브 중간 게이트 라인; 및
    상기 제4 클록 게이트 라인과 상기 제2 슬레이브 중간 게이트 라인 사이에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 마스터 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 마스터 출력 신호를 제공하는 제2 슬레이브 입력 게이트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 제9 항에 있어서,
    상기 제1 마스터 중간 게이트 라인 및 상기 제2 마스터 중간 게이트 라인 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성하고,
    상기 제1 슬레이브 중간 게이트 라인 및 상기 제2 슬레이브 중간 게이트 라인 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성하고,
    상기 제1 마스터 입력 게이트 라인 및 상기 제2 마스터 입력 게이트 라인 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성하고,
    상기 제1 슬레이브 입력 게이트 라인 및 상기 제2 슬레이브 입력 게이트 라인 중 하나는 피모스 트랜지스터의 게이트 전극을 형성하고 다른 하나는 엔모스 트랜지스터의 게이트 전극을 형성하는 것을 특징으로 하는 집적 회로.
  11. 제8 항에 있어서,
    상기 제1 마스터 중간 게이트 라인, 상기 제2 마스터 중간 게이트 라인, 상기 제1 슬레이브 중간 게이트 라인 및 상기 제2 슬레이브 중간 게이트 라인의 각각은, 상기 제1 영역과 상기 제2 영역의 경계에서 절단되어 2개의 게이트 세그먼트들로 분리되는 것을 특징으로 하는 집적 회로.
  12. 제8 항에 있어서,
    상기 제1 마스터 중간 게이트 라인, 상기 제2 마스터 중간 게이트 라인, 상기 제1 슬레이브 중간 게이트 라인 및 상기 제2 슬레이브 중간 게이트 라인의 각각은, 상기 제1 영역과 상기 제2 영역의 경계에서 절단되고 상기 제1 영역에서 절단되고 상기 제2 영역에서 절단되어 4개의 게이트 세그먼트들로 분리되는 것을 특징으로 하는 집적 회로.
  13. 제12 항에 있어서,
    상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 상기 제1 반전 마스터 출력 신호, 상기 제2 반전 마스터 출력 신호, 상기 제1 반전 슬레이브 출력 신호 및 상기 제2 반전 슬레이브 출력 신호 중 하나가 인가되고,
    상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들의 각각은 커패시터의 일 전극을 형성하는 것을 특징으로 하는 집적 회로.
  14. 제8 항에 있어서,
    상기 제1 마스터 입력 게이트 라인, 상기 제2 마스터 입력 게이트 라인, 상기 제1 슬레이브 입력 게이트 라인 및 상기 제2 슬레이브 입력 게이트 라인의 각각은, 상기 제1 영역과 상기 제2 영역의 경계에서 절단되고 상기 제1 영역에서 절단되고 상기 제2 영역에서 절단되어 4개의 게이트 세그먼트들로 분리되는 것을 특징으로 하는 집적 회로.
  15. 제14 항에 있어서,
    상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나가 인가되고,
    상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들의 각각은 양쪽의 액티브 영역들을 전기적으로 연결하는 점퍼 구조물의 일부를 형성하는 것을 특징으로 하는 집적 회로.
  16. 제14 항에 있어서,
    상기 4개의 게이트 세그먼트들 중 2개의 게이트 세그먼트들의 각각에는 상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나가 인가되고,
    상기 4개의 게이트 세그먼트들 중 다른 2개의 게이트 세그먼트들은 제거되는 것을 특징으로 하는 집적 회로.
  17. 제8 항에 있어서,
    상기 제1 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 입력 신호 및 상기 제1 반전 마스터 출력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 입력 신호 및 상기 제2 반전 마스터 출력 신호를 제공하는 제1 마스터 게이트 라인;
    상기 제2 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 마스터 래치에 상기 제1 입력 신호 및 상기 제1 반전 마스터 출력 신호를 제공하고 상기 제2 마스터 래치에 상기 제2 입력 신호 및 상기 제2 반전 마스터 출력 신호를 제공하는 제2 마스터 게이트 라인;
    상기 제3 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 마스터 출력 신호 및 상기 제1 반전 슬레이브 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 마스터 출력 신호 및 상기 제2 반전 슬레이브 출력 신호를 제공하는 제1 슬레이브 게이트 라인; 및
    상기 제4 클록 게이트 라인의 측면에 형성되고, 복수의 게이트 세그먼트들로 분리되어 상기 제1 슬레이브 래치에 상기 제1 마스터 출력 신호 및 상기 제1 반전 슬레이브 출력 신호를 제공하고 상기 제2 슬레이브 래치에 상기 제2 마스터 출력 신호 및 상기 제2 반전 슬레이브 출력 신호를 제공하는 제2 슬레이브 게이트 라인을 더 포함하는 것을 특징으로 하는 집적 회로.
  18. 제17 항에 있어서,
    상기 제1 마스터 게이트 라인, 상기 제2 마스터 게이트 라인, 상기 제1 슬레이브 게이트 라인 및 상기 제2 슬레이브 게이트 라인의 각각은, 상기 제1 영역과 상기 제2 영역의 경계에서 절단되고 상기 제1 영역에서 절단되고 상기 제2 영역에서 절단되어 4개의 게이트 세그먼트들로 분리되는 것을 특징으로 하는 집적 회로.
  19. 반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일;
    상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역에 형성되고, 제1 삼상태 인버터 및 제2 삼상태 인버터를 포함하는 제1 마스터 래치 및 제3 삼상태 인버터 및 제4 삼상태 인버터를 포함하는 제1 슬레이브 래치를 포함하는 제1 플립-플롭;
    상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 형성되고, 제5 삼상태 인버터 및 제6 삼상태 인버터를 포함하는 제2 마스터 래치 및 제7 삼상태 인버터 및 제8 삼상태 인버터를 포함하는 제2 슬레이브 래치를 포함하는 제2 플립-플롭; 및
    상기 반도체 기판의 상부에서 상기 제1 영역 및 상기 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함하고,
    상기 제1 클록 게이트 라인과 상기 제2 클록 게이트 라인은 상기 제1 마스터 래치 및 상기 제2 마스터 래치에 클록 신호 및 상기 클록 신호를 반전한 반전 클록 신호를 제공하고,
    상기 제3 클록 게이트 라인과 상기 제4 클록 게이트 라인은 상기 제1 슬레이브 래치 및 상기 제2 슬레이브 래치에 상기 클록 신호 및 상기 반전 클록 신호를 제공하는 집적 회로.
  20. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 적어도 하나의 멀티-하이트 스탠다드 셀을 제공하는 단계;
    상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 멀티-하이트 스탠다드 셀은,
    반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일과 제3 파워 레일; 및
    상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역 및 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역에 걸쳐 상기 제2 방향으로 신장되어 형성되고, 상기 제1 방향으로 서로 인접하는 제1 클록 게이트 라인과 제2 클록 게이트 라인 및 상기 제1 방향으로 서로 인접하는 제3 클록 게이트 라인과 제4 클록 게이트 라인을 포함하는 집적 회로의 설계 방법.
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