KR20180037819A - 변형 셀을 포함하는 집적 회로 및 그 설계 방법 - Google Patents

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Abstract

집적 회로의 설계 방법은 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공하는 단계, 상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율(routability)을 갖는 적어도 하나의 변형 셀을 포함하는 변형 셀 라이브러리를 제공하는 단계 및 상기 입력 데이터, 상기 표준 셀 라이브러리 및 상기 변형 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다. 표준 셀보다 향상된 라우팅 효율을 갖는 변형 셀을 이용하여 집적 회로의 면적을 감소할 수 있다.

Description

변형 셀을 포함하는 집적 회로 및 그 설계 방법{Integrated circuit including modified cell and method of designing the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 변형 셀을 포함하는 집적 회로 및 상기 집적 회로의 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 표준 셀(standard cell)들이 이용될 수 있다. 표준 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 표준 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 표준 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 표준 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 예를 들어, 표준 셀들 사이의 신호들을 라우팅하기 위해 표준 셀들의 상부에 형성되는 메탈 라우팅 배선들, 즉 행 방향의 트랙들 및/또는 열 방향의 트랙들이 사용될 수 있다. 표준 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 표준 셀들을 이용하여 집적 회로를 설계한다. 상기 아키텍쳐는 셀 폭(cell width), 셀 높이(cell height), 파워 레일 폭(power rail width), 핀 포인트들의 위치 및 개수 등을 포함할 수 있다. 표준 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트들의 개수가 증가할수록 라우팅 효율(routability)이 개선될 수 있다. 그러나 핀 포인트들의 개수가 증가할수록 표준 셀의 면적이 증가한다.
본 발명의 일 목적은, 집적 회로의 면적을 감소할 수 있는 집적 회로의 설계 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 감소된 면적을 갖는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공하는 단계, 상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율(routability)을 갖는 적어도 하나의 변형 셀을 포함하는 변형 셀 라이브러리를 제공하는 단계 및 상기 입력 데이터, 상기 표준 셀 라이브러리 및 상기 변형 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 복수의 표준 셀들 및 적어도 하나의 변형 셀을 포함한다. 상기 변형 셀은 상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 갖는다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 복수의 표준 셀들 및 하이브리드 셀과 패딩 셀 중에서 적어도 하나를 포함한다. 상기 하이브리드 셀은 상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 가지며 파워 레일의 폭이 상기 상응하는 표준 셀보다 감소된다. 상기 패딩 셀은 상기 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 가지며 상기 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀 중에서 적어도 하나를 포함한다.
본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 표준 셀과 동일한 기능을 갖고 상기 표준 셀보다 향상된 라우팅 효율을 갖는 변형 셀을 이용하여 집적 회로의 면적을 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 2a는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 2b는 도 2a의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 3은 표준 셀의 일 예를 나타내는 레이아웃 도면이다.
도 4a 및 도 4b는 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 하이브리드 셀을 나타내는 레이아웃 도면이다.
도 6은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 레이아웃 도면이다.
도 7은 표준 셀의 일 예를 나타내는 레이아웃 도면이다.
도 8a, 도 8b 및 도 8c는 도 7의 표준 셀과 동일한 레이아웃을 가질 수 있는 표준 셀의 단면도들이다.
도 9a 및 도 9b는 핀 트랜지스터(Fin transistor)의 일 예를 나타내는 도면들이다.
도 10a 및 도 10b는 핀 트랜지스터의 다른 예를 나타내는 도면들이다.
도 11은 도 7의 표준 셀의 핀 포인트들을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이다.
도 13a 및 도 13b는 도 12의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다.
도 14는 도 12의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이다.
도 16a 및 도 16b는 도 15의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다.
도 17은 도 15의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이다.
도 19a, 19b 및 도 19c는 도 18의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다.
도 20은 도 18의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 21a는 팁-대-사이드(tip-to-side) 제약을 설명하기 위한 도면이다.
도 21b는 코너 라운딩(corner rounding) 제약을 설명하기 위한 도면이다.
도 22a, 도 22b 및 도 22c는 본 발명의 일 실시예에 따른 스티치 배선을 설명하기 위한 도면들이다.
23 및 24는 본 발명의 실시예들에 따른 패딩 셀들을 설명하기 위한 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 집적 회로를 나타내는 레이아웃 도면이다.
도 26은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 1의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다
도 1을 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100).
일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 이하에서는 셀은 표준 셀 또는 변형 셀이고, 셀 라이브러리는 표준 셀 라이브러리 또는 변형 셀 라이브러리일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공한다(S200).
표준 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 표준 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 표준 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 표준 셀 라이브러리는 표준 셀의 명칭, 표준 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 표준 셀 라이브러리가 제공될 수 있다.
적어도 하나의 변형 셀을 포함하는 변형 셀 라이브러리를 제공한다(S300).
상기 변형 셀은 상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율(routability)을 갖는다. 일 실시예에서, 상기 라우팅 효율은 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트(pin point)들의 개수에 상응할 수 있다. 핀 포인트는 핀 타겟(pin target) 또는 핀 포지션(pin position) 등으로 지칭될 수도 있다. 일반적으로 핀 포인트들의 개수가 증가할수록 셀의 라우팅 효율이 증가될 수 있다. 셀의 라우팅 효율은 반드시 핀 포인트들의 개수에만 의존하는 것은 아니다. 예를 들어, 셀의 라우팅 효율은 입력 핀 및 출력 핀의 구조 및 배치와 같은 요인에 의존할 수 있다.
변형 셀 라이브러리는 적어도 하나의 변형 셀에 대한 정보를 포함할 수 있다. 예를 들어, 변형 셀 라이브러리는 변형 셀의 명칭, 상응하는 표준 셀의 명칭, 변형 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 변형 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 변형 셀 라이브러리가 제공될 수 있다.
일 실시예에서, 변형 셀은 파워 레일의 폭이 상응하는 표준 셀보다 감소된 하이브리드 셀일 수 있다. 다른 실시예에서, 변형 셀은 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀일 수 있다.
상기 입력 데이터, 상기 표준 셀 라이브러리 및 상기 변형 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
본 발명의 실시예들에 따라서, 표준 셀과 동일한 기능을 갖고 상기 표준 셀보다 향상된 라우팅 효율을 갖는 변형 셀을 이용하여 집적 회로의 면적을 감소할 수 있다.
도 2a는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 2a를 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 표준 셀 라이브러리(standard cell library)(SCLB)(1110) 및 변형 셀 라이브러리(modified cell library)(MCLB)(1120)를 포함할 수 있다. 표준 셀 라이브러리(1110) 및 변형 셀 라이브러리(1120)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다. 표준 셀 라이브러리(1110)는 복수의 표준 셀들을 포함하고, 변형 셀 라이브러리(1120)는 적어도 하나의 변형 셀을 포함할 수 있다.
표준 셀은, 블록, 소자 또는 칩의 설계에서 최소 단위를 구성하는 유닛일 수 있다. 변형 셀은 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 갖는다. 변형 셀의 일 예로서 도 3 내지 도 6을 참조하여 파워 레일의 폭이 상기 상응하는 표준 셀보다 감소한 하이브리드 셀을 후술하고, 변형 셀의 다른 예로서 도 7 내지 20을 참조하여 상기 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀을 후술한다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다.
이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. '모듈'은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. '모듈'은 세부적인 기능들을 수행하는 복수의 '모듈'들로 분리될 수도 있다.
배치 모듈(1200)은, 프로세서(40)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI), 표준 셀 라이브러리(1110) 및 변형 셀 라이브러리(1120)에 기초하여 표준 셀들 및/또는 변형 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
배치 모듈(1200)과 라우팅 모듈(1300)은 하나의 통합된 모듈(1400)로 구현될 수도 있고, 배치 모듈(1200)과 라우팅 모듈(1300)은 각각 분리된 별개의 모듈들로서 구현될 수도 있다.
배치 모듈(1200) 및/또는 라우팅 모듈(1300)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 배치 모듈(1200) 및 라우팅 모듈(1300)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(1200) 및 라우팅 모듈(1300)은 저장부(1100)에 코드(code) 형태로 저장될 수도 있고, 저장부(1100)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(1500)는 설계 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 비록 도 2a에서는 1개의 프로세서(1500) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니고 설계 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(1500)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
도 2b는 도 2a의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 2a 및 도 2b를 참조하면, 설계 모듈(1400)은 집적 회로를 정의하는 입력 데이터(DI)를 수신한다(S11). 배치 모듈(1200)은 표준 셀 라이브러리(1110)를 참조하여 입력 데이터(DI)에 상응하는 표준 셀들을 추출하고, 추출된 표준 셀들을 사용하여 배치를 수행한다(S12). 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공된 배치에 대하여 신호 라우팅을 수행한다(S13). 신호 라우팅이 실패한 경우(S14: NO), 배치 모듈(1200)은 적어도 하나의 표준 셀을 상응하는 변형 셀로 대체하여(S15) 수정된 배치를 제공한다. 라우팅 모듈(1300)은 수정된 배치에 대하여 신호 라우팅을 다시 수행한다(S13).
이와 같이, 라우팅이 성공적으로 완료될 때까지 변형 셀로 대체되는 표준 셀들의 개수를 점진적으로 증가시킬 수 있다. 신호 라우팅이 성공적으로 완료된 경우(S14: YES), 설계 모듈(1400)은 상기 집적 회로를 정의하는 출력 데이터(DO)를 생성한다(S16).
일 실시예에서, 도 2a에 도시된 바와 같이, 표준 셀들을 우선적으로 사용하여 배치 및 라우팅을 수행하고 라우팅이 실패한 경우에만 표준 셀을 변형 셀로 대체할 수 있다. 다른 실시예에서, 입력 데이터(DI)를 수신한 후 처음부터 표준 셀들과 변형 셀을 함께 사용하여 배치 및 라우팅을 수행할 수 있다.
이하 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 셀 및 이를 포함하는 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 3은 표준 셀의 일 예를 나타내는 레이아웃 도면이다.
도 3을 참조하면, 표준 셀(SCL)은 전압 공급 및 신호 라우팅을 위한 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(M11~M18)을 포함한다. 복수의 배선들(M11~M18)은 표준 셀(SCL)의 제2 방향(Y)의 양쪽 경계들에 배치되어 전원 전압 및/또는 접지 전압을 공급하기 위한 제1 파워 레일(M11) 및 제2 파워 레일(M12)을 포함할 수 있다. 제1 파워 레일(M11) 및 제2 파워 레일(M12)은 제1 방향(X)으로 길게 연장될 수 있다.
표준 셀(SCL)은 미리 결정된 고유의 기능을 갖고, 표준 셀(SCL)의 셀 폭(CW), 표준 셀(SCL)의 셀 높이(CH), 제1 파워 레일(M11) 및 제2 파워 레일(M12)의 폭(W)은 미리 결정된 값들을 갖는다. 도 3에는 표준 셀(SCL)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제8 트랙들(M21~M28)이 함께 도시되어 있다. 도 3에는 제1 방향(X)으로 길게 연장되고 제2 방향(Y)으로 배열된 행 트랙들이 도시되어 있으나, 제2 방향(Y)으로 길게 연장되고 제1 방향(X)으로 배열된 열 트랙들이 배치될 수도 있고 복수의 배선층을 이용하여 행 트랙들 및 열 트랙들이 함께 배치될 수도 있다.
표준 셀(SCL)의 배선들(M11~M18)과 라우팅 트랙들(M21~M28)의 교차점들은 표준 셀(SCL)의 신호 출력 또는 신호 입력을 위한 핀 포인트들에 해당할 수 있다. 핀 포인트는 비아 콘택과 같은 수직 콘택을 이용하여 표준 셀(SCL)의 배선들(M11~M18)과 상부의 라우팅 트랙들(M21~M28)을 각각 전기적으로 연결 가능한 위치를 나타낼 수 있다.
표준 셀(SCL)의 배선들(M11~M18) 상호간의 전자기적 간섭, 공정상의 조건 등으로 인하여 배선들(M11~M18) 사이의 거리 및 핀 포인트들의 위치가 제한될 수 있다. 도 3에 예시적으로 도시한 바와 같이, 제4 배선(14)은 4개의 핀 포인트들을 갖고, 제5 배선(M15)은 3개의 핀 포인트들을 갖고, 제6 배선(M16)은 3개의 핀 포인트들을 갖고, 제7 배선(M17)은 5개의 핀 포인트들을 갖고, 제8 배선(M18)은 3개의 핀 포인트들을 가질 수 있다.
도 4a 및 도 4b는 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트를 설명하기 위한 도면들이다.
도 4a 및 도 4b에는 다층배선 구조를 구성하는 하부 배선들(M11, M12) 및 상부 배선들(M2a, M2b, M2c)의 배치가 예시되어 있다.
도 4a 및 도 4b에 예시한 바와 같이, 하부 배선들(M11, M12)은 제2 방향(Y)으로 상호 평행하게 연장될 수 있고, 상부 배선들(M2a, M2b, M2c)은 제1 방향 (X)으로 상호 평행하게 연장될 수 있다. 하부 배선들(M11, M12)은 전술한 표준 셀에 포함되는 배선들일 수 있고, 상부 배선들(M2a, M2b, M2c)은 전술한 라우팅 트랙들일 수 있다.
하부 배선들(M11, M12) 및 상부 배선들(M2a, M2b, M2c)의 교차점들은 표준 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트들(P1a, P1b, P1c, P2a, P2b, P2c)에 해당할 수 있다. 도 4b에는 신호 라우팅의 예시적인 결과가 도시되어 있다. 두 개의 핀 포인트들(P1a, P2b)에 비아 콘택들(V1a, V1b)이 형성됨으로써 제1 하부 배선(M11)이 제1 상부 배선(M2a)과 연결되고 제2 하부 배선(M12)이 제2 상부 배선(M2b)과 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 하이브리드 셀을 나타내는 레이아웃 도면이다.
도 5의 하이브리드 셀(HCL)은 도 3의 표준 셀(SCL)에 상응하는 변형 셀일 수 있다. 도 5의 하이브리드 셀(HCL)은 도 3의 표준 셀(SCL)과 유사한 레이아웃을 가지므로 중복되는 설명은 생략한다.
도 5를 참조하면, 하이브리드 셀(HCL)은 전압 공급 및 신호 라우팅을 위한 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(M11~M18)을 포함한다. 복수의 배선들(M11~M18)은 표준 셀(SCL)의 제2 방향(Y)의 양쪽 경계들에 배치되어 전원 전압 및/또는 접지 전압을 공급하기 위한 제1 파워 레일(M11) 및 제2 파워 레일(M12)을 포함할 수 있다. 제1 파워 레일(M11) 및 제2 파워 레일(M12)은 제1 방향(X)으로 길게 연장될 수 있다.
하이브리드 셀(HCL)은 상응하는 표준 셀(SCL)과 동일한 기능을 갖는다. 또한 하이브리드 셀(HCL)의 크기는 표준 셀(SCL)과 동일하다. 즉, 하이브리드 셀(HCL)의 셀 폭(CW), 하이브리드 셀(HCL)의 셀 높이(CH)는 상응하는 표준 셀(SCL)과 동일하다.
하이브리드 셀(HCL)의 제1 파워 레일(M11) 및 제2 파워 레일(M12)의 폭(Wa)은 표준 셀(SCL)의 제1 파워 레일(M11) 및 제2 파워 레일(M12)의 폭(W)보다 감소된다. 일 실시예에서, 도 5에 도시된 바와 같이, 하이브리드 셀(HCL)의 제1 파워 레일(M11)의 폭 및 제2 파워 레일(M12)의 폭이 모두 표준 셀(SCL)보다 감소될 수 있다. 다른 실시예에서, 하이브리드 셀(HCL)의 제1 파워 레일(M11)의 폭 및 제2 파워 레일(M12)의 폭 중 하나만이 표준 셀(SCL)보다 감소될 수 있다. 이와 같이 파워 레일들(M11, M12)의 폭을 감소하는 경우, 파워 레일들(M11, M12) 사이에 위치되는 배선들(M13~18)들의 배치 마진이 증가할 수 있다.
도 5에 예시적으로 도시한 바와 같이, 제4 배선(14)은 4개의 핀 포인트들을 갖고, 제5 배선(M15)은 3개의 핀 포인트들을 갖고, 제6 배선(M16)은 4개의 핀 포인트들을 갖고, 제7 배선(M17)은 6개의 핀 포인트들을 갖고, 제8 배선(M18)은 3개의 핀 포인트들을 가질 수 있다. 도 3 및 도 5를 비교하면, 파워 레일의 폭 감소에 따른 배치 마진의 증가로 인하여 하이브리드 셀(HCL)의 제6 배선(M16) 및 제7 배선(M17)의 길이를 표준 셀(SCL)보다 증가시킬 수 있다. 결과적으로 하이브리드 셀(HCL)은 상응하는 표준 셀(SCL)보다 파워 레일의 폭을 감소시킴으로써 셀의 전체 크기를 유지하면서도 핀 포인트들의 개수의 증가와 같은 표준 셀(SCL)보다 향상된 라우팅 효율(routability)을 가질 수 있다.
종래에는 동일한 셀 아키텍쳐(cell architecture)로 이루어진 셀들만을 사용하여 집적 회로를 개발 하였다. 집적 회로의 집적도가 증가할수록 핀 포인트들 또는 핀 타겟들이 부족해진다. 이러한 핀 포인트들의 부족으로 인한 라우팅 부담(routing burden)을 해결하기 위해서 셀과 셀 사이의 스페이스(space)를 증가하거나, 셀의 개수를 증가하거나 셀 자체의 크기를 증가할 수 있다. 그러나, 이러한 방법은 핀 포인트의 부족을 해결할 수는 있지만 결국 집적 회로의 전체 면적이 증가하게 된다. 본 발명의 실시예들에 따른 하이브리드 셀은 셀의 면적을 증가시키지 않으면서 핀 포인트들의 개수를 증가시킬 수 있다. 이러한 핀 포인트들이 증가한 하이브리드 셀을 사용함에 따라서 라우팅 효율(routability)이 개선될 수 있고, 궁극적으로 집적 회로의 면적을 감소할 수 있다.
도 6은 본 발명의 일 실시예에 따른 집적 회로를 나타내는 레이아웃 도면이다
도 6을 참조하면, 집적 회로(2000)는 복수의 표준 셀들, 예를 들어, 제1 내지 제7 표준 셀들(SCL1~SCL7) 및 적어도 하나의 하이브리드 셀, 예를 들어, 제1 및 제2 하이브리드 셀들(HCL1, HCL2)을 포함할 수 있다. 표준 셀들(SCL1~SCL7) 및 하이브리드 셀들(HCL1, HCL2)의 폭(CW) 및 높이(CH)는 모두 동일할 수 있다.
도 6에 도시된 바와 같이, 셀들의 열 방향의 경계들에는 행 방향으로 길게 연장된 파워 레일들이 배치될 수 있다. 전술한 바와 같이, 하이브리드 셀들(HCL1, HCL2)의 파워 레일의 폭(Wa)은 표준 셀들(SCL1~SCL7)의 파워 레일의 폭(W)보다 감소될 수 있다. 하이브리드 셀의 상변에 위치한 파워 레일의 폭은 상응하는 표준 셀의 상변에 위치한 파워 레일의 폭보다 작거나, 하이브리드 셀의 하변에 위치한 파워 레일의 폭은 상응하는 표준 셀의 하변에 위치한 파워 레일의 폭보다 작을 수 있다.
도 6에는 파워 레일의 폭이 감소된 예를 나타내는 제1 하이브리드 셀(HCL1) 및 제2 하이브리드 셀(HCL2)이 도시되어 있다. 제1 하이브리드 셀(HCL1)은 상변에 위치한 파워 레일의 폭(W)은 표준 셀들의 파워 레일의 폭(W)과 동일하고 하변에 위치한 파워 레일의 폭(Wa)은 표준 셀들의 파워 레일의 폭(W)보다 작다. 제2 하이브리드 셀(HCL2)은 상변 및 하변에 위치한 파워 레일들의 폭(Wa)이 표준 셀들의 파워 레일의 폭(W)보다 작다. 한편 도 6에 도시하지는 않았으나, 하이브리드 셀은 하변에 위치한 파워 레일의 폭(W)은 표준 셀들의 파워 레일의 폭(W)과 동일하고 상변에 위치한 파워 레일의 폭(Wa)은 표준 셀들의 파워 레일의 폭(W)보다 작을 수도 있다.
하이브리드 셀의 상변 또는 하변에 위치하는 파워 레일의 폭은 셀 경계에 의해 양분되지 않을 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제2 하이브리드 셀(HCL2) 및 제6 표준 셀(SCL6)의 경계에 위치한, 즉 제2 하이브리드 셀(HCL2)의 하변에 위치한 파워 레일의 폭은 셀 경계에 의해 양분되지 않는다. 즉, 제2 하이브리드 셀(HCL)에 속하는 파워 레일의 폭(Wa)은 제6 표준 셀(SCL6)에 속하는 파워 레일의 폭(W)보다 작고, 제2 하이브리드 셀(HCL2)과 제6 표준 셀(SCL6)에 의해 공유되는 물리적인 파워 레일의 폭(W+Wa)은 셀 경계에 의해 양분되지 않을 수 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 표준 셀과 동일한 기능을 갖고 상기 표준 셀보다 향상된 라우팅 효율을 갖는 하이브리드 셀을 이용하여 집적 회로의 면적을 감소할 수 있다.
이상, 파워 레일의 폭이 상응하는 표준 셀보다 감소된 하이브리드 셀에 관하여 설명하였으나, 실시예에 따라서, 도 1 내지 6을 참조하여 설명한 하이브리드 셀은 파워 레일의 폭이 상응하는 표준 셀보다 증가된 셀로 대체될 수 있다. 파워 충실도(power integrity) 측면에서는 파워 레일의 폭이 증가된 하이브리드 셀로 표준 셀을 대체할 수도 있다.
도 7은 표준 셀의 일 예를 나타내는 레이아웃 도면이고, 도 8a, 도 8b 및 도 8c는 도 7의 표준 셀과 동일한 레이아웃을 가질 수 있는 표준 셀의 단면도들이다.
도 8a, 도 8b 및 도 8c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 표준 셀(SCL)의 일부 구성을 예시한 것이다. 도 8a는 도 1의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 8b는 도 1의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 8c는 도 1의 C-C' 선 단면에 대응하는 구성을 예시한 단면도이다.
도 7, 도 8a, 도 8b 및 도 8c를 참조하면, 표준 셀(SCL)은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
표준 셀(SCL)은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형 (fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
복수의 배선들(71~78)은 표준 셀(SCL) 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 도 7에 도시된 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다. 제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 표준 셀(SCL)의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 표준 셀(SCL)의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 도 21a를 참조하여 후술하는 팁 대 사이드(T2S, tip-to-side) 제약, 도 21b를 참조하여 후술하는 코너 라운딩(corner rounding) 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
복수의 하부 비아 콘택(V0), 복수의 배선들(M1)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선들(M1) 및 복수의 하부 비아 콘택들(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
도 9a 및 도 9b는 핀 트랜지스터(Fin transistor)의 일 예를 나타내는 도면들이다.
도 9a는 도 7의 레이아웃을 가지는 핀 트랜지스터의 일 예를 나타내는 사시도이고 도 9b는 도 9a의 AA-AA' 선에 따른 단면도의 일 예이다.
도 9a 및 도 9b를 참조하면, 핀 트랜지스터는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 핀 트랜지스터는 기판(SUB), 제1 절연층(IL1), 제2 절연층(IL2), 핀들(FN) 및 도전 라인(즉, 게이트 전극)(CL)을 포함할 수 있다.
기판(SUB)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다. 여기서, 기판(SUB)은 P형 기판일 수 있고, 액티브 영역으로 이용될 수 있다. 핀들(FN)은 기판(SUB)과 연결되게 배치될 수 있다. 일 실시예에서, 핀들(FN)은 기판(SUB)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있다.
제1 및 제2 절연층들(IL1, IL2)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(IL1)은 핀들(FN) 상에 배치될 수 있다. 제1 절연층(IL1)은 핀들(FN)과 게이트 전극(CL) 사이에 배치됨으로써, 게이트 절연막으로서 이용될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(IL2)은 핀들(FN) 사이에 배치됨으로써, 소자 분리막으로서 이용될 수 있다. 게이트 전극(CL)은 제1 및 제2 절연층들(IL1, IL2)의 상부에 배치될 수 있다. 이로써, 게이트 전극(CL)은 핀들(FN), 제1 절연층(IL1) 및 제2 절연층(IL2)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 핀들(FN)은 게이트 전극(CL)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(CL)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 10a 및 도 10b는 핀 트랜지스터의 다른 예를 나타내는 도면들이다.
도 10a는 도 7의 레이아웃을 가지는 핀 트랜지스터의 다른 예를 나타내는 사시도이고 도 10b는 도 10a의 BB-BB' 선에 따른 단면도의 일 예이다.
도 10a 및 도 10b를 참조하면, 핀 트랜지스터는 SOI 형 핀 트랜지스터일 수 있다. 핀 트랜지스터는 기판(SUB'), 제1 절연층(IL1'), 제2 절연층(IL2'), 핀들(FN') 및 도전 라인(즉, 게이트 전극)(CL')을 포함할 수 있다. 도 10a 및 도 10b의 핀 트랜지스터는 도 9a 및 도 9b에 도시된 핀 트랜지스터의 변형 실시예이므로, 이하에서는 차이점을 중심으로 설명하고 중복된 설명은 생략하기로 한다.
제1 절연층(IL1')은 기판(SUB') 상에 배치될 수 있다. 제2 절연층(IL2')은 핀들(FN')과 게이트 전극(CL') 사이에 배치됨으로써, 게이트 절연막으로서 이용될 수 있다. 핀들(FN')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다. 게이트 전극(CL')은 제2 절연층(IL2')의 상부에 배치될 수 있다. 이로써, 게이트 전극(CL')은 핀들(FN') 및 제2 절연층(IL2')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 핀들(FN')은 게이트 전극(CL')의 내부에 배치되는 구조를 가질 수 있다.
도 11은 도 7의 표준 셀의 핀 포인트들을 나타내는 도면이다.
도 7의 레이아웃에 도시된 구성 요소들 중에서 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(71~78)만이 도 11에 도시되어 있다. 또한, 도 11에는 표준 셀(SCL)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제5 트랙들(TR1~TR5)이 함께 도시되어 있다. 도 11에는 제1 방향(X)으로 길게 연장되고 제2 방향(Y)으로 배열된 행 트랙들이 도시되어 있으나, 제2 방향(Y)으로 길게 연장되고 제1 방향(X)으로 배열된 열 트랙들이 배치될 수도 있고 복수의 배선층을 이용하여 행 트랙들 및 열 트랙들이 함께 배치될 수도 있다.
표준 셀(SCL)의 배선들(71~78)과 라우팅 트랙들(TR1~TR5)의 교차점들은 표준 셀(SCL)의 신호 출력 또는 신호 입력을 위한 핀 포인트들에 해당할 수 있다. 핀 포인트는 비아 콘택과 같은 수직 콘택을 이용하여 표준 셀(SCL)의 배선들(71~78)과 라우팅 트랙들(TR1~TR5)을 각각 전기적으로 연결 가능한 위치를 나타낼 수 있다. 표준 셀(SCL)의 배선들(71~78) 상호간의 전자기적 간섭, 공정상의 조건 등으로 인하여 배선들(M11~M18) 사이의 거리 및 핀 포인트들의 위치가 제한될 수 있다. 도 11에 예시적으로 도시한 바와 같이, 제4 배선(74)은 4개의 핀 포인트들을 갖고, 제5 배선(75)은 2개의 핀 포인트들을 갖고, 제6 배선(76)은 3개의 핀 포인트들을 갖고, 제7 배선(77)은 3개의 핀 포인트들을 갖고, 제8 배선(78)은 5개의 핀 포인트들을 가질 수 있다.
이하, 도 12 내지 도 20을 참조하여, 상응하는 표준 셀과 동일한 기능을 갖고 상응하는 표준 셀보다 향상된 라우팅 효율을 갖는 변형 셀의 일 실시예로서 패딩 셀을 설명하기로 한다.
도 12는 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이고, 도 13a 및 도 13b는 도 12의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다. 도 13a는 도 12의 D-D' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 13b는 도 12의 E-E' 선의 단면에 대응하는 구성을 예시한 단면도이다. 도 12, 도 13a 및 도 13b의 패딩 셀(PCL1)은 도 7, 도 8a, 도 8b 및 도 8c를 참조하여 설명한 표준 셀(SCL)에 상응하는 변형 셀일 수 있다. 도 12의 패딩 셀(PCL1)은 도 7의 상응하는 표준 셀(SCL)과 유사하므로 중복되는 설명은 생략한다. 도 12, 도 13a 및 도 13b에는 편의상, 전술한 핀(fin) 형상, 게이트 절연막, 층간 절연막 등과 같은 구성 요소들은 그 도시가 생략되어 있다.
도 12, 도 13a 및 도 13b를 참조하면, 패딩 셀(PCL1)은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면을 가지는 기판(110)에 형성된다.
패딩 셀(PCL1)은 표준 셀(SCL)은 활성 영역들(114, 115)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
기판(110)상에는 게이트 절연막(미도시), 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16) 및 더미 게이트 라인(DPC)이 형성되고, 복수의 게이트 라인들(PC) 및 더미 게이트 라인(DPC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 더미 게이트 라인(DPC)의 추가로 인하여 패딩 셀(PCL1)의 셀 폭(CW1)의 상응하는 표준 셀(SCL)의 셀 폭(CW)보다 클 수 있다. 한편, 패딩 셀(PCL1)의 셀 높이(CH1)는 상응하는 표준 셀(SCL)의 셀 높이(CH)와 동일할 수 있다. 기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(114, 115)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 26, 31, 32, 33, 34, 35, 36)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(45, 46)을 포함한다.
제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다. 복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제1 레이어(LY1)와 제2 레이어(LY2) 사이의 층간절연막을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다.
복수의 배선들(71~78)은 패딩 셀(PCL1) 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 도 12에 도시된 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(25, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다. 도 12에 도시된 바와 같이, 내부 연결 배선(78)은 더미 게이트 라인(DPC)의 상부에 제2 방향(Y)을 따라 더미 게이트 라인(DPC)과 평행하게 형성되는 부분, 즉 평행 배선 세그먼트를 포함할 수 있다.
도 13a에 도시된 바와 같이, 더미 게이트 라인(DPC)은 게이트 컷 영역(DCT)에 의해 분리된 제1 게이트 세그먼트(DPC1) 및 제2 게이트 세그먼트(DPC2)를 포함할 수 있다. 제1 게이트 세그먼트(DPC1)는 제1 점퍼 구조물을 통하여 제1 게이트 세그먼트 양쪽(DPC1)의 액티브 영역들과 전기적으로 연결되고, 제2 게이트 세그먼트(DPC2)는 제2 점퍼 구조물을 통하여 제2 게이트 세그먼트(DPC2) 양쪽의 액티브 영역들과 전기적으로 연결될 수 있다.
상기 제1 점퍼 구조물과 상기 제2 점퍼 구조물은 실질적으로 동일한 형태로 형성될 수 있다. 점퍼 구조물은 더미 게이트 라인의 양쪽의 액티브 영역들 위에 형성되는 제1 콘택들 및 상기 더미 게이트 라인의 위에 형성되는 제2 콘택이 일체적으로 형성되어 상기 더미 게이트 라인과 상기 액티브 영역들을 전기적으로 연결한다. 도 13b에는 상기 제2 점퍼 구조물의 일 예가 도시되어 있다. 도 13b에 도시된 바와 같이, 제2 점퍼 구조물(JMP)은 더미 게이트 라인(DPC)의 제2 게이트 세그먼트(DPC2)의 양쪽의 액티브 영역들(114, 115) 위에 형성되는 제1 콘택들(34, 35) 및 더미 게이트 라인(DPC)의 제2 게이트 세그먼트(DPC2) 위에 형성되는 제2 콘택(45)이 일체적으로 형성되는 형태를 가진다. 이러한 제2 점퍼 구조물(JMP)을 이용하여 더미 게이트 라인(DPC)의 제2 게이트 세그먼트(DPC2)와 액티브 영역들(114, 115)를 전기적으로 연결할 수 있다.
도 14는 도 12의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 12의 레이아웃에 도시된 구성 요소들 중에서 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(71~78)만이 도 14에 도시되어 있다. 또한, 도 14에는 패딩 셀(PCL1)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제5 트랙들(TR1~TR5)이 함께 도시되어 있다. 도 14에 예시적으로 도시한 바와 같이, 제4 배선(74)은 4개의 핀 포인트들을 갖고, 제5 배선(75)은 2개의 핀 포인트들을 갖고, 제6 배선(76)은 2개의 핀 포인트들을 갖고, 제7 배선(77)은 4개의 핀 포인트들을 갖고, 제8 배선(78)은 5개의 핀 포인트들을 가질 수 있다.
도 11 및 도 14를 비교하면, 더미 게이트 라인(DPC) 및 내부 연결 배선(78)을 이용하여 패딩 셀(PCL1)의 핀 포인트들의 개수는 상응하는 표준 셀(SCL1)의 핀 포인트들의 개수보다 증가될 수 있다. 그러나, 내부 연결 배선(78)이 두 개의 절곡부들(JG1, JG2)을 갖기 때문에 배선들의 길이가 제한될 수 있고 라우팅 효율의 향상이 제한될 수 있다. 여기서 절곡부(jogging portion)는 배선의 연장 방향이 직각으로 전환되는 배선의 부분을 나타낸다.
도 15는 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이고, 도 16a 및 도 16b는 도 15의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다.
도 16a는 도 15의 F-F' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 16b는 도 15의 G-G' 선의 단면에 대응하는 구성을 예시한 단면도이다. 도 15, 도 16a 및 도 16b의 패딩 셀(PCL2)은 도 7, 도 8a, 도 8b 및 도 8c를 참조하여 설명한 표준 셀(SCL)에 상응하는 변형 셀일 수 있다. 도 15의 패딩 셀(PCL2)은 도 7의 상응하는 표준 셀(SCL) 및 도 12의 패딩 셀(PCL1)과 유사하므로 중복되는 설명은 생략한다. 도 15, 도 16a 및 도 16b에는 편의상, 전술한 핀(fin) 형상, 게이트 절연막, 층간 절연막 등과 같은 구성 요소들은 그 도시가 생략되어 있다.
전술한 바와 같이, 더미 게이트 라인(DPC)의 추가로 인하여 패딩 셀(PCL2)의 셀 폭(CW2)의 상응하는 표준 셀(SCL)의 셀 폭(CW)보다 클 수 있다. 한편, 패딩 셀(PCL2)의 셀 높이(CH2)는 상응하는 표준 셀(SCL)의 셀 높이(CH)와 동일할 수 있다.
도 12의 패딩 셀(PCL1)은 더미 게이트 라인(DPC)이 제4 게이트 라인(14) 및 제5 게이트 라인(15) 사이에 배치되는 반면에 도 15의 패딩 셀(PCL2)은 제3 게이트 라인(13) 및 제4 게이트 라인(14) 사이에 배치된다. 이와 같이, 더미 게이트 라인(DPC)의 위치를 적절하게 선택함으로써 내부 연결 배선(78)의 절곡부의 개수를 감소시킬 수 있다.
도 16a 및 도 16b에 도시된 바와 같이, 더미 게이트 라인(DPC)의 제2 게이트 세그먼트(DPC2)에는 전술한 바와 같은 점퍼 구조물(JMP)이 형성되고 제2 게이트 세그먼트(DPC2)는 점퍼 구조물(JMP)을 통하여 제2 게이트 세그먼트(DPC2) 양쪽의 액티브 영역들(114, 115)과 전기적으로 연결될 수 있다. 또한, 점퍼 구조물(JMP)의 위에는 하부 비아 콘택(58)이 형성되어 점퍼 구조물(JMP)과 내부 연결 배선(78)을 전기적으로 연결될 수 있다. 결과적으로, 더미 게이트 라인(DPC), 점퍼 구조물(JMP) 및 하부 비아 콘택(58)을 이용하여 액티브 영역들(114, 115)과 내부 연결 배선(78)이 전기적으로 연결될 수 있다.
도 17은 도 15의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 15의 레이아웃에 도시된 구성 요소들 중에서 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(71~78)만이 도 17에 도시되어 있다. 또한, 도 17에는 패딩 셀(PCL2)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제5 트랙들(TR1~TR5)이 함께 도시되어 있다. 도 17에 예시적으로 도시한 바와 같이, 제4 배선(74)은 4개의 핀 포인트들을 갖고, 제5 배선(75)은 4개의 핀 포인트들을 갖고, 제6 배선(76)은 4개의 핀 포인트들을 갖고, 제7 배선(77)은 4개의 핀 포인트들을 갖고, 제8 배선(78)은 4개의 핀 포인트들을 가질 수 있다.
도 11 및 도 17을 비교하면, 더미 게이트 라인(DPC) 및 내부 연결 배선(78)을 이용하여 패딩 셀(PCL1)의 핀 포인트들의 개수는 상응하는 표준 셀(SCL1)의 핀 포인트들의 개수보다 증가될 수 있다. 또한, 도 14 및 도 17을 비교하면, 도 14의 패딩 셀(PCL1)에서는 내부 연결 배선(78)이 두 개의 절곡부들(JG1, JG2)을 갖는 반면에, 도 17의 패딩 셀(PCL2)에서는 내부 연결 배선(78)이 한 개의 절곡부(JG3)만을 갖는다. 이와 같이, 내부 연결 배선(78)의 절곡부의 개수를 1개 또는 0개로 감소시키는 배치를 통하여 핀 포인트들의 개수를 더욱 증가시키고 라우팅 효율을 더욱 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 패딩 셀을 나타내는 레이아웃 도면이고, 도 19a, 19b 및 도 19c는 도 18의 패딩 셀과 동일한 레이아웃을 가질 수 있는 패딩 셀의 단면도들이다.
도 19a는 도 18의 H-H' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 19b는 도 18의 I-I' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 19c는 도 18의 J-J' 선의 단면에 대응하는 구성을 예시한 단면도이다. 도 18, 도 19a, 도 19b 및 도 19c의 패딩 셀(PCL3)은 도 7, 도 8a, 도 8b 및 도 8c를 참조하여 설명한 표준 셀(SCL)에 상응하는 변형 셀일 수 있다. 도 18의 패딩 셀(PCL2)은 도 7의 상응하는 표준 셀(SCL) 및 도 12와 도 15의 패딩 셀들(PCL1, PCL2))과 유사하므로 중복되는 설명은 생략한다. 도 18, 도 19a, 도 19b 및 도 19c에는 편의상, 전술한 핀(fin) 형상, 게이트 절연막, 층간 절연막 등과 같은 구성 요소들은 그 도시가 생략되어 있다.
전술한 바와 같이, 더미 게이트 라인(DPC)의 추가로 인하여 패딩 셀(PCL3)의 셀 폭(CW2)의 상응하는 표준 셀(SCL)의 셀 폭(CW)보다 클 수 있다. 한편, 패딩 셀(PCL3)의 셀 높이(CH2)는 상응하는 표준 셀(SCL)의 셀 높이(CH)와 동일 할 수 있다.
도 15 및 도 18을 비교하면, 도 18의 패딩 셀(PCL3)의 소자 영역들(RX1a, RX2a)의 폭은 도 15의 패딩 셀(PCL2)의 소자 영역들(RX1, RX2)의 폭보다 짧고, 반면에 도 18의 패딩 셀(PCL3)의 액티브 컷 영역(ACRa)의 폭은 도 15의 패딩 셀(PCL2)의 액티브 컷 영역(ACR)의 폭보다 길다. 따라서, 도 18의 소자 영역들(RX1a, RX2a)에 형성되는 핀(Fin)들의 개수는 도 15의 소자 영역들(RX1, RX2)에 형성되는 핀들의 개수보다 작을 수 있다. 전술한 바와 같이, 핀들은 제1 방향(X)으로 길게 연장되고 제2 방향(Y)으로 배열된다. 예를 들어, 도 15의 소자 영역들(RX1, RX2)의 각각에는 3개 또는 4개의 핀들이 형성될 수 있고, 도 18의 소자 영역들(RX1a, RX2a)의 각각에는 2개의 핀들이 형성될 수 있다.
도 19a 및 도 19b에 도시된 바와 같이, 더미 게이트 라인(DPC)의 제2 게이트 세그먼트(DPC2)에는 전술한 바와 같은 점퍼 구조물(JMP1)이 형성되고 제2 게이트 세그먼트(DPC2)는 점퍼 구조물(JMP)을 통하여 제2 게이트 세그먼트(DPC2) 양쪽의 액티브 영역들(114, 115)과 전기적으로 연결될 수 있다. 또한, 점퍼 구조물(JMP1)과 이격되어 제2 게이트 세그먼트(DPC2) 위에 부가적인 콘택(47)이 형성되고 상기 부가적인 콘택(47) 위에 형성되어 상기 부가적인 콘택(47) 및 내부 연결 배선(78)의 평행 배선 세그먼트를 전기적으로 연결하는 비아 콘택(58)이 형성될 수 있다.
이와 같이, 제2 게이트 세그먼트(DPC2)에는 서로 이격된 위치에 복수의 콘택들(45, 47)이 형성되어 액티브 영역들(114, 115)과 내부 연결 배선(78) 사이의 전기적 연결을 용이하게 구현할 수 있다. 이와 같은 더미 게이트 라인 위의 복수의 콘택들을 이용한 연결은 소자 영역들(RX1a, RX2a)의 폭이 비교적 짧은 경우에 유용하게 이용될 수 있다.
도 19a 및 도 19c에 도시된 바와 같이, 더미 게이트 라인(DPC)의 제1 게이트 세그먼트(DPC1)에는 전술한 바와 같은 일체적으로 형성된 제1 콘택들(23, 24) 및 제2 콘택(46)으로 이루어진 점퍼 구조물(JMP2)이 형성되고 제1 게이트 세그먼트(DPC1)는 점퍼 구조물(JMP2)을 통하여 제1 게이트 세그먼트(DPC1) 양쪽의 액티브 영역들(116, 117)과 전기적으로 연결될 수 있다. 또한, 점퍼 구조물(JMP2)의 위에는 하부 비아 콘택(53)이 형성되어 점퍼 구조물(JMP2)과 배선(73)을 전기적으로 연결될 수 있다. 결과적으로, 더미 게이트 라인(DPC)의 제1 게이트 세그먼트(DPC1), 점퍼 구조물(JMP2) 및 하부 비아 콘택(53)을 이용하여 액티브 영역들(116, 117)과 배선(73)이 전기적으로 연결될 수 있다.
한편, 패딩 셀의 배선들 중 적어도 하나는 스티치(stitch) 배선일 수 있다. 여기서 스티치 배선이란 제1 식각 마스크에 의해 형성되는 부분과 제2 식각 마스크에 의해 형성되는 부분이 중첩되는 부분(STC)을 포함하는 배선을 나타낼 수 있다. 예를 들어, 도 19a에 도시한 바와 같이, 내부 연결 배선(78)이 중첩 부분(STC)를 포함하는 스티치 배선일 수 있다. 스티치 배선에 대해서는 도 22a, 도 22b 및 도 22c를 참조하여 후술한다.
도 20은 도 18의 패딩 셀의 핀 포인트들을 나타내는 도면이다.
도 18의 레이아웃에 도시된 구성 요소들 중에서 복수의 배선들, 예를 들어, 제1 내지 제8 배선들(71~78)만이 도 20에 도시되어 있다. 또한, 도 20에는 패딩 셀(PCL3)의 상부에 형성되는 라우팅 그리드(routing grid)들 또는 라우팅 트랙(routing tract)들, 예를 들어, 제1 내지 제5 트랙들(TR1~TR5)이 함께 도시되어 있다. 도 20에 예시적으로 도시한 바와 같이, 제4 배선(74)은 4개의 핀 포인트들을 갖고, 제5 배선(75)은 4개의 핀 포인트들을 갖고, 제6 배선(76)은 4개의 핀 포인트들을 갖고, 제7 배선(77)은 4개의 핀 포인트들을 갖고, 제8 배선(78)은 5개의 핀 포인트들을 가질 수 있다. 도 20의 패딩 셀(PCL3)의 내부 연결 배선(78)은 스티치 배선으로 형성될 수 있다. 이 경우, 도 20의 패딩 셀(PCL3)의 내부 연결 배선(78)은 도 17의 패딩 셀(PCL2)의 내부 연결 배선(78)보다 핀 포인트들의 개수가 많고, 결과적으로 더욱 향상된 라우팅 효율을 가질 수 있다.
이상 도 7 내지 도 20을 참조하여, 표준 셀과 상기 표준 셀에 상응하는 패딩 셀을 설명하였다. 패딩 셀의 크기는 더미 게이트 라인의 추가로 인하여 상응하는 표준 셀보다 증가할 수 있다. 그러나, 패딩 셀은 전술한 내부 연결 배선, 점퍼 구조물, 절곡부의 감소, 더미 게이트 라인의 각 게이트 세그먼트 위에 형성되는 복수의 콘택들을 통하여 향상된 라우팅 효율을 갖는다. 비록 패딩 셀의 크기는 상응하는 표준 셀보다 증가하더라도, 패딩 셀은 상응하는 표준 셀보다 향상된 라우팅 효율을 갖기 때문에, 집적 회로의 설계시 패딩 셀을 이용함으로써 집적 회로의 전체적인 면적을 감소할 수 있다.
도 20에는 배선들 사이의 거리들(D1, D2)이 표시되어 있다. 이하 도 21a 및 도 21b을 참조하여 배선들 사이의 거리들(D1, D2)의 제약에 대해 설명한다.
도 21a는 팁-대-사이드(tip-to-side) 제약을 설명하기 위한 도면이고, 도 21b는 코너 라운딩(corner rounding) 제약을 설명하기 위한 도면이다.
도 21a는 도 20에서 배선들 사이의 최소 거리(D1)와 관련된 팁 대 사이드 위반을 설명하기 위한 도면이다. 용어 "팁 대 사이드"는 하나의 배선의 팁과 다른 배선의 측면 에지와의 사이의 최단 거리를 의미한다.
도 20에 예시한 두 개의 배선들(73, 74)이 하나의 식각 마스크를 사용하여 형성되고 상호 직교하는 방향으로 배치되는 경우, 배선들(73, 74) 사이에 팁 대 사이드 규칙에 따른 최소 거리(D1)가 확보되지 않으면 팁 대 사이드 위반이 발생될 수 있다.
예를 들면, 팁 대 사이드 위반이 발생한 경우 도 21a에 예시한 바와 같이 배선의 일 측 에지에 리플(ripple) 현상이 나타날 수 있다. 이와 같이 발생하는 리플 현상은 배선들 각각의 폭(width)에서 큰 편차를 야기할 수 있다. 또한, 상기와 같이 리플 현상이 발생된 경우, 다른 식각 마스크를 사용하여 동일한 레이어에 형성되는 다른 칼라(different color) 배선들과 상기 리플 현상이 발생된 배선 사이에 최소 절연 거리를 확보할 수 없는 문제가 야기된다.
도 21b는 도 20에서 배선들 사이의 최소 거리(D2)와 관련된 코너 라운딩 현상을 설명하기 위한 도면이다.
배선(78)의 절곡부에서 코너 라운딩 현상이 발생할 때, 라운딩된 코너의 내주 부분 및 외주 부분 각각의 곡률 반경은 배선들간의 피치가 감소하더라도 감소되는 피치에 비례하여 스케일링되지 않는다. 따라서, 멀티패터닝 기술이 개발되어 배선층들간의 피치가 점차 감소함에 따라, 상기 코너 라운딩 부분에서의 곡률 반경이 미치는 효과 및 의미가 더욱 커지고 있다.
예를 들면, 3 중 노광 (triple exposure) 공정을 포함하는 3 중 패터닝 (triple patterning) 공정인 LELELE (litho-etch-litho-etch-litho-etch) 공정에서, 배선(78)과 동일 레이어에서 배선(78)의 절곡부 내측에 접근하는 위치에 다른 식각 마스크를 사용하여 형성되는 다른 칼라 배선(76)과의 최소 거리(D2)를 유지하기 위하여는 배선(78)의 절곡부에서 발생될 수 있는 코너 라운딩을 고려할 필요가 있다. 이와 같은, 도 21a 및 도 21b를 참조하여 설명한 팁 대 사이드 위반 또는 코너 라운딩 현상은 양방향 배선들을 설계하는 데 있어서 해결하여야 할 중요한 과제이다.
도 22a, 도 22b 및 도 22c는 본 발명의 일 실시예에 따른 스티치 배선을 설명하기 위한 도면들이다.
도 22a에는 제1 식각 마스크(MSK1)를 사용하여 형성되는 배선들(71, 78a, 72)이 도시되어 있고, 도 22b에는 다른 칼라의 제2 식각 마스크(MSK2)를 사용하여 형성되는 배선들(73, 78b)이 도시되어 있다. 공정 상의 스케일 제약으로 인하여 이와 같은 서로 다른 칼라의 식각 마스크들이 사용될 수 있다.
도 22c에는 제1 식각 마스크(MSK1)를 사용하여 형성되는 부분(78a)과 제2 식각 마스크(MSK2)를 사용하여 형성되는 부분(78b)이 중첩되는 부분(STC)을 포함하는 스티치(stitch) 배선(78)이 도시되어 있다. 변형 셀에 포함되는 배선들 중 적어도 하나를 이러한 스티치 배선으로 구현함으로써 변형 셀의 핀 포인트들의 개수를 증가하고 라우팅 효율을 더욱 증가시킬 수 있다.
23 및 24는 본 발명의 실시예들에 따른 패딩 셀들을 설명하기 위한 단면도들이다. 도 23에는 도 19c의 점퍼 구조물(JMP2)를 변형한 구조가 도시되어 있다. 도 23의 단면도는 도 19c의 단면도와 유사하므로 중복되는 설명을 생략하고 차이점을 중심으로 설명한다.
도 19c를 참조하여 전술한 바와 같이, 더미 게이트 라인(DPC)의 제1 게이트 세그먼트(DPC1)에는 점퍼 구조물(JMP2)이 형성되고 제1 게이트 세그먼트(DPC1)는 점퍼 구조물(JMP2)을 통하여 제1 게이트 세그먼트(DPC1) 양쪽의 액티브 영역들(116, 117)과 전기적으로 연결될 수 있다. 또한, 점퍼 구조물(JMP2)의 위에는 하부 비아 콘택(53)이 형성되어 점퍼 구조물(JMP2)과 배선(73)을 전기적으로 연결될 수 있다.
반면에 도 23의 실시예에서는 도 19c의 제2 콘택(46)이 생략됨으로써 더미 게이트 라인(DPC)의 제1 게이트 세그먼트(DPC1)가 양쪽의 액티브 영역들(116, 117) 및 상부의 배선(73)과 전기적으로 분리될 수 있다. 그 대신, 제1 콘택들(23, 24)의 위에는 하부 비아 콘택들(65, 66)이 각각 형성되어 제1 게이트 세그먼트(DPC1) 양쪽의 액티브 영역들(116, 117)과 배선(73)이 전기적으로 연결될 수 있다.
도 24를 참조하면, 기판(110) 상에는 제2 방향(Y)으로 연장되고 제1 방향(X)으로 배열된 복수의 더미 게이트 라인들(DPCa, DPCb)이 형성될 수 있다. 전술한 바와 같이, 각각의 더미 게이트 라인은 게이트 컷 영역(DCT)에 의해 분리된 2개의 게이트 세그먼트들을 포함할 수 있고, 도 24에 도시된 더미 게이트 라인들(DPCa, DPCb)은 이러한 게이트 세그먼트들일 수 있다. 도 24에는 2개의 더미 게이트 라인들이 제1 방향(X)으로 연속하여 배열된 예를 도시하였으나, 3개 이상의 더미 게이트 라인들이 제1 방향(X)으로 배열될 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 액티브 영역들(SDa, SDb, SDc)에 연결된 복수의 제1 콘택들(CAa, CAb, CAc)과, 더미 게이트 라인들(DPCa, DPCb)에 연결된 복수의 제2 콘택들(CBa, CBb)이 형성될 수 있다.
도 24에는 더블 점퍼 구조물(DJMP)이 도시되어 있다. 더블 점퍼 구조물(DJMP)은 더미 게이트 라인들(DPCa, DPCb)의 양쪽의 액티브 영역들(SDa, SDb, SDc) 위에 형성되는 제1 콘택들(CAa, CAb, CAc)및 더미 게이트 라인들(DPCa, DPCb)의 위에 형성되는 제2 콘택들(CBa, CBb)이 일체적으로 형성되어 더미 게이트 라인들(DPCa, DPCb)과 액티브 영역들(SDa, SDb, SDc)을 전기적으로 연결한다.
제1 레이어(LY1)보다 높은 제2 레이어(LY2)에는 배선(Ma)이 형성되고, 배선(Ma)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 하부 비아 콘택(Va)을 통해 더블 점퍼 구조물(DJMP)에 전기적으로 연결될 수 있다. 이러한 더블 점퍼 구조물(DJMP)을 통하여 서로 전기적으로 연결되어 하나의 동작 단위를 이루는 액티브 영역의 면적을 증가시킬 수 있다. 또한 도 24에는 더블 점퍼 구조물(DJMP)에 전기적으로 연결되는 하부 비아 콘택(Va) 및 배선(Ma)이 더블 점퍼 구조물(DJMP)의 중앙에 배치된 예를 도시하였으나, 하부 비아 콘택(Va) 및 배선(Ma)은 더블 점퍼 구조물(DJMP) 위의 임의의 위치에 배치될 수 있다.
도 25는 본 발명의 일 실시예에 따른 집적 회로를 나타내는 레이아웃 도면이다.
도 25를 참조하면, 집적 회로(3000)는 복수의 기능 블록들, 예를 들어, 제1 내지 제3 기능 블록들(3100, 3200, 3300)을 포함할 수 있다.
제1 기능 블록(3100)은 표준 셀(SCL) 및 이에 상응하는 하이브리드 셀(HCL)을 포함할 수 있다. 하이브리드 셀(HCL)은 전술한 바와 같이 파워 레일의 폭이 상기 상응하는 표준 셀보다 감소된 변형 셀일 수 있다.
제2 기능 블록(3200)은 표준 셀(SCL) 및 이에 상응하는 패딩 셀(PCL)을 포함할 수 있다. 패딩 셀(PCL)은 전술한 바와 같이 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 변형 셀일 수 있다.
제3 기능 블록(3300)은 표준 셀(SCL), 하이브리드 셀(HCL) 및 패딩 셀(PCL)을 포함할 수 있다. 하이브리드 셀(HCL) 및 패딩 셀(PCL)은 동일한 표준 셀(SCL)에 상응할 수도 있고, 서로 다른 표준 셀들에 각각 상응할 수도 있다.
도 25에는 편의상 하나의 표준 셀(SCL)이 기능 블록들(3100, 3200, 3300)의 각각에 포함되는 것으로 도시하였으나, 기능 블록들(3100, 3200, 3300)의 각각은 복수의 표준 셀들을 포함할 수 있으며, 상기 복수의 표준 셀들은 동종 또는 이종의 표준 셀들일 수 있다. 또한, 기능 블록들(3100, 3200, 3300)의 각각에 포함되는 변형 셀들(HCL, PCL)의 개수도 다양하게 결정될 수 있다.
기능 블록들(3100, 3200, 3300)의 각각의 특성에 따라서 하이브리드 셀(HCL) 및/또는 패딩 셀(PCL)이 선택적으로 사용될 수 있다. 예를 들어, 변형 셀의 크기가 표준 셀과 동일할 것이 요구되는 경우에는 하이브리드 셀(HCL)이 사용될 수 있고, 변형 셀의 크기에 제약이 작은 경우에는 패딩 셀(PCL)이 사용될 수 있다. 전술한 바와 같이, 하이브리드 셀(HCL) 및 패딩 셀(PCL)은 상응하는 표준 셀(SCL)과 동일한 기능을 갖고 상응하는 표준 셀(SCL)보다 향상된 라우팅 효율(routability)을 갖는다. 이러한 하이브리드 셀(HCL) 및/또는 패딩 셀(PCL)을 이용하여 집적 회로의 설계를 용이하게 수행할 수 있고 궁극적으로 집적 회로의 면적을 감소할 수 있다.
도 26은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 26을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
모바일 장치(4000)의 구성 요소들은 전술한 바와 같은 표준 셀과 비교하여 향상된 효율을 갖는 변형 셀을 포함하도록 설계될 수 있고, 종래의 모바일 장치보다 감소된 면적으로 구현될 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 표준 셀과 동일한 기능을 갖고 상기 표준 셀보다 향상된 라우팅 효율을 갖는 변형 셀을 이용하여 집적 회로의 면적을 감소할 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있으며, 특히 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공하는 단계;
    상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율(routability)을 갖는 적어도 하나의 변형 셀을 포함하는 변형 셀 라이브러리를 제공하는 단계; 및
    상기 입력 데이터, 상기 표준 셀 라이브러리 및 상기 변형 셀 라이브러리에 기초하여 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하는 집적 회로의 설계 방법.
  2. 제1 항에 있어서, 상기 변형 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트들의 개수는 상기 상응하는 표준 셀의 핀 포인트들의 개수보다 큰 것을 특징으로 하는 집적 회로의 설계 방법.
  3. 제1 항에 있어서, 상기 변형 셀 라이브러리를 제공하는 단계는,
    파워 레일의 폭이 상기 상응하는 표준 셀보다 감소된 하이브리드 셀을 상기 변형 셀로서 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  4. 제1 항에 있어서, 상기 변형 셀 라이브러리를 제공하는 단계는,
    상기 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀을 상기 변형 셀로서 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  5. 제1 항에 있어서,상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계는,
    상기 표준 셀들을 사용하여 배치 및 라우팅을 수행하는 단계; 및
    상기 표준 셀들을 사용한 배치 및 라우팅이 실패한 경우 상기 상응하는 표준 셀을 상기 변형 셀로 대체하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  6. 복수의 표준 셀들; 및
    상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 갖는 적어도 하나의 변형 셀을 포함하는 집적 회로.
  7. 제6 항에 있어서, 상기 변형 셀의 신호 출력 또는 신호 입력을 위한 핀 포인트들의 개수는 상기 상응하는 표준 셀의 핀 포인트들의 개수보다 큰 것을 특징으로 하는 집적 회로.
  8. 제6 항에 있어서, 상기 변형 셀은, 파워 레일의 폭이 상기 상응하는 표준 셀보다 감소된 하이브리드 셀을 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8 항에 있어서,
    상기 하이브리드 셀의 상변에 위치한 파워 레일의 폭은 상기 상응하는 표준 셀의 상변에 위치한 파워 레일의 폭보다 작거나,
    상기 하이브리드 셀의 하변에 위치한 파워 레일의 폭은 상기 상응하는 표준 셀의 하변에 위치한 파워 레일의 폭보다 작은 것을 특징으로 하는 집적 회로.
  10. 제8 항에 있어서, 상기 하이브리드 셀의 크기는 상기 상응하는 표준 셀의 크기와 동일한 것을 특징으로 하는 집적 회로.
  11. 제8 항에 있어서, 상기 하이브리드 셀의 상변 또는 하변에 위치하는 파워 레일의 폭은 셀 경계에 의해 양분되지 않는 것을 특징으로 하는 집적 회로.
  12. 제6 항에 있어서, 상기 변형 셀은,
    상기 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀을 포함하는 것을 특징으로 하는 집적 회로.
  13. 제12 항에 있어서, 상기 패딩 셀은,
    상기 더미 게이트 라인과 전기적으로 연결되는 내부 연결 배선을 더 포함하는 것을 특징을 하는 집적 회로.
  14. 제13 항에 있어서, 상기 내부 연결 배선은,
    배선의 연장 방향이 직각으로 전환되는 절곡부(jogging portion)를 한 개 이하로 갖는 것을 특징으로 하는 집적 회로.
  15. 제13 항에 있어서, 상기 내부 연결 배선은, 상기 더미 게이트 라인과 평행하도록 상기 더미 게이트 라인의 상부에 형성되고 상기 더미 게이트 라인과 전기적으로 연결되는 평행 배선 세그먼트를 포함하고,
    상기 평행 배선 세그먼트는, 제1 식각 마스크를 사용하여 형성되는 부분과 제2 식각 마스크를 사용하여 형성되는 부분이 중첩되는 부분을 포함하는 스티치(stitch) 배선인 것을 특징으로 하는 집적 회로.
  16. 제12 항에 있어서, 상기 패딩 셀은,
    상기 더미 게이트 라인의 양쪽의 액티브 영역들 위에 형성되는 제1 콘택들 및 상기 더미 게이트 라인의 위에 형성되는 제2 콘택이 일체적으로 형성되어 상기 더미 게이트 라인과 상기 액티브 영역들을 전기적으로 연결하는 적어도 하나의 점퍼 구조물을 더 포함하는 것을 특징으로 하는 집적 회로.
  17. 제16 항에 있어서, 상기 패딩 셀은,
    상기 더미 게이트 라인과 평행하도록 상기 더미 게이트 라인의 상부에 형성되고 상기 더미 게이트 라인과 전기적으로 연결되는 평행 배선 세그먼트를 포함하는 내부 연결 배선;
    상기 점퍼 구조물과 이격되어 상기 더미 게이트 라인 위에 형성되는 제3 콘택; 및
    상기 제3 콘택 위에 형성되어 상기 제3 콘택 및 상기 평행 배선 세그먼트를 전기적으로 연결하는 비아 콘택을 더 포함하는 것을 특징으로 하는 집적 회로.
  18. 제12 항에 있어서,
    상기 더미 게이트 라인은 게이트 컷 영역에 의해 분리된 제1 게이트 세그먼트 및 제2 게이트 세그먼트를 포함하는 것을 특징으로 하는 집적 회로.
  19. 제18 항에 있어서, 상기 제1 게이트 세그먼트는 제1 점퍼 구조물을 통하여 상기 제1 게이트 세그먼트 양쪽의 액티브 영역들과 전기적으로 연결되고, 상기 제2 게이트 세그먼트는 제2 점퍼 구조물을 통하여 상기 제2 게이트 세그먼트 양쪽의 액티브 영역들과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  20. 복수의 표준 셀들; 및
    상기 표준 셀들 중에서 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 가지며 파워 레일의 폭이 상기 상응하는 표준 셀보다 감소된 하이브리드 셀과 상기 상응하는 표준 셀과 동일한 기능을 갖고 상기 상응하는 표준 셀보다 향상된 라우팅 효율을 가지며 상기 상응하는 표준 셀의 구조에 더미 게이트 라인을 부가한 구조를 갖는 패딩 셀 중에서 적어도 하나를 포함하는 집적 회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102678555B1 (ko) * 2016-10-05 2024-06-26 삼성전자주식회사 변형 셀을 포함하는 집적 회로 및 그 설계 방법
KR102636095B1 (ko) * 2016-12-16 2024-02-13 삼성전자주식회사 쿼드러플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
US10402534B2 (en) * 2017-09-28 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout methods, structures, and systems
KR102539066B1 (ko) * 2018-11-09 2023-06-01 삼성전자주식회사 서로 다른 타입의 셀들을 포함하는 집적 회로, 그 설계 방법 및 설계 시스템
KR102704908B1 (ko) * 2019-01-24 2024-09-09 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
CN112703592B (zh) * 2019-02-15 2024-03-12 铠侠股份有限公司 非易失性半导体存储装置及其制造方法
US11062074B2 (en) * 2019-05-15 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell
US11682665B2 (en) * 2019-06-19 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor layout with different row heights
US11362032B2 (en) 2019-08-01 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
US11709985B2 (en) * 2020-01-22 2023-07-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cells with combined active region
US11803682B2 (en) * 2020-01-22 2023-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions
KR20210134112A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
TWI749667B (zh) * 2020-07-27 2021-12-11 瑞昱半導體股份有限公司 積體電路及其訊號傳輸方法
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility
CN112257384B (zh) * 2020-10-30 2022-11-01 上海兆芯集成电路有限公司 标准单元的检测方法
CN117332730B (zh) * 2023-10-10 2024-06-04 上海合芯数字科技有限公司 综合后的网表和sdc中基本单元名称匹配方法、系统、终端及介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737236A (en) * 1996-02-08 1998-04-07 Motorola, Inc. Apparatus and method for the automatic determination of a standard library height within an integrated circuit design
US20050076316A1 (en) * 2003-10-07 2005-04-07 Fortis Systems Inc. Design-manufacturing interface via a unified model
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
KR20160039531A (ko) * 2014-10-01 2016-04-11 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법
KR20160047380A (ko) * 2014-10-22 2016-05-02 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037165A (ja) * 2001-07-23 2003-02-07 Sony Corp 半導体集積回路の設計方法と製造方法
JP2007043049A (ja) * 2004-12-20 2007-02-15 Matsushita Electric Ind Co Ltd セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8742464B2 (en) * 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US9292644B2 (en) 2011-08-12 2016-03-22 William Loh Row based analog standard cell layout design and methodology
US9007095B2 (en) 2012-02-17 2015-04-14 Broadcom Corporation Efficient non-integral multi-height standard cell placement
US8878303B2 (en) * 2012-12-28 2014-11-04 Broadcom Corporation Geometric regularity in fin-based multi-gate transistors of a standard cell library
US8739104B1 (en) * 2013-02-28 2014-05-27 Broadcom Corporation Systems and methods for forming an integrated circuit using a standard cell library
US9292647B2 (en) * 2014-01-24 2016-03-22 Globalfoundries Inc. Method and apparatus for modified cell architecture and the resulting device
US9070552B1 (en) * 2014-05-01 2015-06-30 Qualcomm Incorporated Adaptive standard cell architecture and layout techniques for low area digital SoC
US9830415B2 (en) * 2014-08-22 2017-11-28 Samsung Electronics Co., Ltd. Standard cell library, method of using the same, and method of designing semiconductor integrated circuit
US9436792B2 (en) * 2014-08-22 2016-09-06 Samsung Electronics Co., Ltd. Method of designing layout of integrated circuit and method of manufacturing integrated circuit
KR102423878B1 (ko) * 2014-09-18 2022-07-22 삼성전자주식회사 다수의 소자 측정이 가능한 테스트용 반도체 장치 및 그것의 제조 방법 및 테스트 방법
US10445453B2 (en) * 2015-04-08 2019-10-15 Mediatek Inc. Cell layout utilizing boundary cell with mixed poly pitch within integrated circuit
KR102358571B1 (ko) * 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
KR102678555B1 (ko) 2016-10-05 2024-06-26 삼성전자주식회사 변형 셀을 포함하는 집적 회로 및 그 설계 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737236A (en) * 1996-02-08 1998-04-07 Motorola, Inc. Apparatus and method for the automatic determination of a standard library height within an integrated circuit design
US20050076316A1 (en) * 2003-10-07 2005-04-07 Fortis Systems Inc. Design-manufacturing interface via a unified model
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
KR20160039531A (ko) * 2014-10-01 2016-04-11 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법
KR20160047380A (ko) * 2014-10-22 2016-05-02 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법

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