JP2003037165A - 半導体集積回路の設計方法と製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの回路変更を容易に実現し、その設
計、製造期間を短縮するための半導体集積回路の設計方
法と製造方法を提供することを目的とする。 【解決手段】 スタンダードセルのセルライブラリと、
ゲートアレイのセルライブラリとのライブラリデータを
用い、スタンダードセル生成の手段を用い、ＬＳＩパタ
ーンデータを決定し、ＬＳＩの基本セル配置領域に基本
セルの下地パターンセルとなるパターンデータを複数個
繰り返し配列し、スタンダードセルを生成するための手
段によりスタンダードセルライブラリのセルを用いＬＳ
Ｉのレイアウトを決定し、基本セルの下地パターンセル
となるパターンデータを複数個繰り返し配列する手段を
用い、ＬＳＩの基本セル配置領域のうち、ゲートアレイ
セルを配置した領域にゲートアレイセルの素子を構成す
る下地パターンセルを一つ以上複数個繰り返し配列する
半導体集積回路の設計方法及び製造方法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの仕様変更
等に容易に対応し、その製造期間を短縮する半導体集積
回路の設計方法と製造方法に関する。

【０００２】

【従来の技術】一般的に短納期を要求されるＬＳＩの設
計には、スタンダードセル設計手法、やゲートアレイ手
法、特別な機能セルを埋め込んだエンベディットゲート
アレイ手法等がある。その際、スタンダードセル設計手
法では、スタンダード設計手法用のセルライブラリを用
いて、あるいは、ゲートアレイまたはエンベディットア
あレイ設計手法では、下地マスタライブラリとゲートア
レイ設計手法のセルライブラリを用いて設計される。

【０００３】

【発明が解決しようとする課題】しかしながら、スタン
ダードセル手法では、ＬＳＩに未確定な仕様や回路が含
まれる場合、その仕様や回路の確定後におけるＬＳＩの
製造は、全工程を改めて行う必要があり、製造期間が長
く、費用がかかる。一度試作したＬＳＩの回路に誤りが
発見され、変更を行い場合も同様に、製造期間が長くな
り、費用がかる。

【０００４】また、ゲートアレイ手法では、汎用的にＬ
ＳＩの規模を予測し、金属配線工程以降の製造工程が未
処理なウェハーを所望のＬＳＩの設計・製造以前に予め
用意しておかなければならない。そして、そのことによ
り、ＬＳＩ規模がある程度限定されたり、あるいは、所
望のＬＳＩに対して、最適なチップが得られない。ま
た、基本トランジスタゲートの繰り返しのみで構成され
るため、アナログデバイス等の特別な機能を要するＬＳ
Ｉには対応できない。

【０００５】さらに、エンベディットゲートアレイ手法
は、ゲートアレイ手法の特別な機能を要するＬＳＩに対
応できない点を改善するため、基本トランジスタゲート
の繰り返しに加えて、特別な機能のセルを埋め込んだも
のである。しかし、その他の点では、ゲートアレイ手法
と同様に製造期間が長く、費用がかかるといったことが
あり、そのため、ＬＳＩに組み込める特別な機能も予め
限定されてしまう。

【０００６】本発明は、上記の事情に鑑みなされたもの
であり、ＬＳＩの回路変更を容易に実現し、その設計、
製造期間を短縮するための半導体集積回路の設計方法と
製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明は、半導体集積回路の設計
方法であって、スタンダードセルのセルライブラリと、
ゲートアレイのセルライブラリとのライブラリデータを
用い、セル配置位置固定のスタンダードセル生成の手段
を用い、ＬＳＩパターンのレイアウトのためのＬＳＩパ
ターンデータを決定する第一の工程と、スタンダードセ
ルを生成するための手段によりスタンダードセルライブ
ラリのセルを用いＬＳＩのレイアウトを決定する第二の
工程と、ＬＳＩの基本セル配置領域に基本セルの下地パ
ターンセルとなるパターンデータを一つ以上複数個繰り
返し配列する第三の工程と、基本セルの下地パターンセ
ルとなるパターンデータを一つ以上複数個繰り返し配列
する手段を用い、ＬＳＩの基本セル配置領域のうち、ゲ
ートアレイセルを配置した領域にゲートアレイセルの素
子を構成する下地パターンセルを一つ以上複数個繰り返
し配列する第四の工程と、を具備することを特徴とす
る。

【０００８】従って、請求項１に記載の発明によれば、
スタンダードセル手法を用いてＬＳＩを設計するため、
所望のＬＳＩに対して必要となる特定機能セル、または
必要な回路を最適に盛り込むことが可能であると共に、
ＬＳＩの構成も基本セルと下地パターンセルに分かれて
おり、回路変更に際しても基本セルだけを変更するだけ
で済み、下地パターンセルはそのまま使用かのであるた
め、設計変更が容易にすることが可能なる。

【０００９】また、請求項２に記載の発明は、前記第四
の工程における前記下地パターンセルの一つ以上複数個
繰り返し配列では、スタンダードセルを生成する手段に
よりレイアウトされたゲートアレイセルと整合するよう
に重ね合わせることを特徴とする

【００１０】従って、請求項２に記載の発明によれば、
基本セル配置領域に下地パターンを整合する構成を採っ
ており、設計変更に際しては、下地パターンセルの上に
配列された基本セルを変更することで容易に対処可能で
ある。

【００１１】さらに、請求項３に記載の発明は、前記第
二の工程では、基本セルの配置間隔は、下地パターンセ
ルのセルサイズに設定してあり、基本セル配置領域の大
きさは下地パターンセルの大きさの整数倍であることを
特徴とする。

【００１２】従って、請求項３に記載の発明によれば、
基本セルの大きさは下地パターンセルの整数倍であるた
め、基本セル配置領域ではセルのサイズ、セルとセルと
の隙間等全てが下地パターンセルの整数倍となり、基本
セルと下地パターンセルとを重ね合わせると、基本セル
のパターンとも一致することが可能になる。

【００１３】また、請求項４に記載の発明は、半導体集
積回路の製造方法であって、スタンダードセルのセルラ
イブラリと、ゲートアレイのセルライブラリとのライブ
ラリデータを用い、セル配置位置固定のスタンダードセ
ル生成の手段を用い、ＬＳＩパターンのレイアウトのた
めのＬＳＩパターンデータを決定する第一の工程と、ス
タンダードセルを生成するための手段によりスタンダー
ドセルライブラリのセルを用いＬＳＩのレイアウトを決
定する第二の工程と、ＬＳＩの基本セル配置領域に基本
セルの下地パターンセルとなるパターンデータを一つ以
上複数個繰り返し配列する第三の工程と、基本セルの下
地パターンセルとなるパターンデータを一つ以上複数個
繰り返し配列する手段を用い、ＬＳＩの基本セル配置領
域のうち、ゲートアレイセルを配置した領域にゲートア
レイセルの素子を構成する下地パターンセルを一つ以上
複数個繰り返し配列する第四の工程と、基本セルのパタ
ーンと下地パターンとを一致させて金属配線を行う第五
の工程と、を具備することを特徴とする。

【００１４】従って、請求項４に記載の発明によれば、
基本セル配置領域の下地パターン配列は基本セルを配置
するための領域として利用でき、下地パターンが基本セ
ル配置領域に基本セルと整合する配列間隔で規則的に配
列されるので、回路変更により、基本セルの種類や配置
位置が変わったとしても、金属配線パターンの組み替え
だけで対処可能になる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の半導体集積回路の設計方
法と製造方法は、図１に示す各装置等と処理手順で実現
される。

【００１６】本発明では、スタンダードセル設計手法用
のセルライブラリと、ゲートアレイ設計手法用のセルラ
イブラリを併用し、下地マスタライブラリは使用しない
（図１の２のライブラリデータ）。また、ＬＳＩパター
ンのレイアウト設計装置（図１の１の一部）には、エリ
ア型等と呼ばれるセル配置位置固定のスタンダードセル
設計手法用装置を用いる（第一の工程）。これらを用い
て設計することにより（第二の工程）、完成するＬＳＩ
パターン（図１の３ａの設計データ）の例として、図２
に全体図を示す。

【００１７】また、その中の基本セル配置領域のうち、
ゲートアレイ設計手法用のセル（以下、ゲートアレイセ
ルと呼ぶ）が配置された部分の拡大図を図３にそれぞれ
示す（ただし、図３では素子分離のパターンや金属配線
パターンの表示を省略してある）（第三の工程、第四の
工程で処理）。図２より、スタンダードセル設計手法に
よりレイアウト設計されたＬＳＩパターンであるため、
基本セル配置領域では、基本セルと基本セルの間に何も
存在しない部分を確認できる。一般的なスタンダードセ
ル設計手法により設計されたＬＳＩでは、この状態で製
造工程に入り、チップが製造される。

【００１８】基本セル配置領域のまさにセルが配置され
ている部分では、配置された各セルがゲートアレイ設計
手法用の基本セル構造であるので、その部分は素子を構
成する基礎（下地）パターンが規則的に並んでいる。図
４に図３の領域の一部を拡大し、その状態を示す（ここ
でも素子分離パターンや金属配線パターンは表示を省略
している）。

【００１９】これらのセル部分の下地（素子）パターン
の規則性を利用し、基本セル間の何も存在しない隙間を
次回以降の試作時の回路変更に備えて活用できるように
する。そのため、図１の３ａの段階にある設計データに
対し、図１の装置４を使用して、下地パターンをセル化
した物の配列を加える（図１の５の段階のデータとな
る）。この時、配列する領域は、ＬＳＩ中のゲートアレ
イセルが配置されたセルロウやセルベンチと呼ばれる基
本セルの配置領域に対して行う。特別な機能を有するセ
ル（ＲＯＭ、ＲＡＭ、各種アナログ機能等）の領域には
配列を行わない。

【００２０】配列は、セルロウに整合させて行い、配列
の間隔は、下地パターンをセル化した物のセルサイズと
する。図５に図４と同じ領域に下地パターンを配列した
状態を示す（図５では、素子分離パターンや金属配線パ
ターンの表示は省略してある）。特に、図５では図４に
示された矢印Ａ、Ｂの範囲内の下地パターン配列後の様
子が拡大して示されている。

【００２１】また、先のスタンダードセル設計手法用の
レイアウト設計装置では、基本セルの配置間隔（グリッ
ド）は、下地パターンをセル化した物のセルサイズに設
定しておき、セルロウのサイズも下地パターンセルサイ
ズの整数倍の大きさで作成する。配置している基本セル
はゲートアレイ設計手法用のセルであるため、そのセル
サイズは、下地パターンセルの整数倍である。従って、
基本セル配置領域の状態は、配置されたセルのサイズ、
セルとセルとの隙間など、全てが下地パターンセルサイ
ズの整数倍となる。

【００２２】それ故、図１の３ａ段階の設計データに対
して、これらの設定のもとで下地パターンのセル配列を
重ね合わせると、図５のような基本素子（トランジス
タ）の規則的な配列となり、各基本セルのパターンとも
一致する。

【００２３】以上のようにして作成した設計データを製
造工程に移行する。この時、ＬＳＩ製造工程の全工程
（図１の６、７番）を処理したもの（図１の「全工程完
了チップＡ」）を必要数製造し、ＬＳＩ製造工程のうち
金属配線工程より後の処理を行わない途中までの製品
（図１の「金属配線工程以降未処理ウェハー」）も必要
な数だけ製造しておく。「全工程完了チップＡ」の方
は、最新の試作チップとして、ＬＳＩの動作確認等に用
いることができる。「金属配線工程以降未処理ウェハ
ー」の方は、後のＬＳＩの仕様、回路変更等による二度
目以降の試作に備えて保存しておく。

【００２４】ＬＳＩの仕様や回路の未確定だった部分が
確定した、あるいは、全ての製造工程の完了した試作チ
ップ（図１の「全工程完了チップＡ」）を評価したとこ
ろ、不具合が発見された、等で再度試作を行う際は、設
計データは以前に設計したものを変更し、チップ製造に
は以前保存しておいた「金属配線工程以降未処理ウェハ
ー」を利用する。再度試作の際の設計変更も、さきに述
べた最初の試作時と同じスタンダードセル設計手法、セ
ルライブラリにて設計し、スタンダードセル手法用レイ
アウト設計装置に対する設定も以前と同じ設定とする。

【００２５】一般的にゲートアレイ設計手法用の基本セ
ルの構造は、機能の異なるセルでもその基礎部分（トラ
ンジスタ等のデバイス構成要素）である下地パターンは
共通化されている。その共通パターンを一つ以上複数個
規則的に配列し、金属配線の組み合わせを変えることに
より各機能（ＡＮＤ、ＯＲ、・・・等）を実現している
（図６にゲートアレイセルの例として二入力ＡＮＤを、
図７にゲートアレイセルの例として二入力ＯＲを示
す）。最初の試作時に保存しておいた「金属配線工程以
降未処理ウェハー」には、各ＬＳＩの基本セル配置領域
に下地パターンの配列が作り込まれている。

【００２６】二度目以降の試作でＬＳＩの回路が変更に
なっても、ゲートアレイ用基本セルを使用して設計変更
するので、再度試作する回路に必要なセルが全く変わっ
ても、以前作り置いている「金属配線工程以降未処理ウ
ェハー」の基本セル配置領域の下地パターン配列はゲー
トアレイ設計手法用の基本セルを配置するための領域と
して利用することができる。すでにそのウェハーには、
下地パターンが基本セル配置領域に基本セルと整合する
配列間隔で規則的に配列されている。そのため、再度試
作の回路変更により、基本セルの種類や配置位置が変わ
ったとしても、金属配線パターンの組み替え（つまり、
ゲートアレイセルを使った回路変更）だけで、改めて試
作したＬＳＩの機能を実現できる。

【００２７】従って、二度目以降の試作では、最初の試
作で作り置いていた「金属配線工程以降未処理ウェハ
ー」に対し、設計変更したＬＳＩの金属配線パターンを
製造すれば、最初に試作したＬＳＩチップとは別のＬＳ
Ｉチップが得られる。

【００２８】

【発明の効果】本発明によれば、下地アレイマスタライ
ブラリを必要としない。その結果、従来のゲートアレイ
手法、エンベディットアレイ手法では、ＬＳＩの規模、
必要とされるであろう特定機能セル等を汎用的に予測
し、下地アレイのライブラリ、マスタスライスウェハー
を予め設計、製造しておく必要がなくなり、その分の製
造期間、工数の削減を図ることが可能になる。

【００２９】また、所望のＬＳＩに対して最適なチップ
が得られる。つまり、スタンダードセル手法によりＬＳ
Ｉを設計するため、所望のＬＳＩに対して必要となる特
定機能セル、または必要な回路を最適に盛り込むことが
可能になる。

【００３０】さらに、ＬＳＩの仕様変更、回路変更に対
応する設計変更が容易になる。つまり、一度試作した後
は、未確定であった仕様の確定による回路変更や、不具
合に対する回路変更に対して、以前試作した際の設計デ
ータを設計変更すればよいことになる。そのため、はじ
めから設計する必要がなくなる。その結果、仕様変更、
回路変更に容易に対応可能であり、仕様変更や回路変
更、不具合改修に要する設計期間は短期間である。

【００３１】また、ＬＳＩの仕様変更、回路変更に対す
る製造が短期間で行うことが可能になる。つまり、一度
試作ＬＳＩを製造した後は、金属配線工程以降のみの製
造で済むため、回路変更等による製造期間を短くするこ
とができる。

【００３２】さらに、ＬＳＩの仕様変更、回路変更に対
する製造コストが抑えられる。つまり、一度試作ＬＳＩ
を製造した後は、ＬＳＩの製造に必要となるレティクル
等も金属配線工程以降の分だけでよいため、製造コスト
が低くなるためである。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の設計方法と製造方法
を示す流れ図である。

【図２】本発明の半導体集積回路の設計方法を用いたＬ
ＳＩパターンの全体図である。

【図３】基本セル配置領域の拡大図である。

【図４】下地パターン配列後の様子を示す図３の拡大図
である。

【図５】図４の矢印Ａ、Ｂの範囲内における下地パター
ン配列後の拡大図である。

【図６】ゲートアレイ設計手法の基本セルを用いたゲー
トアレイセルの例である二入力ＡＮＤを示す説明図であ
る。

【図７】ゲートアレイ設計手法の基本セルを用いたゲー
トアレイセルの例である二入力ＯＲを示す説明図であ
る。

【符号の説明】

１……スタンダードセル手法用の各設計装置、２……ゲ
ートアレイ手法用基本セルライブラリとスタンダード手
法用セルライブラリ、３ａ……ＬＳＩ設計データ（未確
定部分を含む）、３ｂ……ＬＳＩ設計データ（未確定部
分が確定し、その部分を変更したもの）、４……基本セ
ルの基礎パターン配列装置、５……ＬＳＩ設計データ
（３ａ基礎パターン配列を付加したもの）、６……ＬＳ
Ｉ製造工程（金属配線工程以前の各工程）、７……ＬＳ
Ｉ製造工程（金属配線工程以前の各工程）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の設計方法であって、 スタンダードセルのセルライブラリと、ゲートアレイの
   セルライブラリとのライブラリデータを用い、セル配置
   位置固定のスタンダードセル生成の手段を用い、ＬＳＩ
   パターンのレイアウトのためのＬＳＩパターンデータを
   決定する第一の工程と、 スタンダードセルを生成するための手段によりスタンダ
   ードセルライブラリのセルを用いＬＳＩのレイアウトを
   決定する第二の工程と、 ＬＳＩの基本セル配置領域に基本セルの下地パターンセ
   ルとなるパターンデータを一つ以上複数個繰り返し配列
   する第三の工程と、 基本セルの下地パターンセルとなるパターンデータを一
   つ以上複数個繰り返し配列する手段を用い、ＬＳＩの基
   本セル配置領域のうち、ゲートアレイセルを配置した領
   域にゲートアレイセルの素子を構成する下地パターンセ
   ルを一つ以上複数個繰り返し配列する第四の工程と、 を具備することを特徴とする半導体集積回路の設計方
   法。
2. 【請求項２】 前記第四の工程における前記下地パター
   ンセルの一つ以上複数個繰り返し配列では、スタンダー
   ドセルを生成する手段によりレイアウトされたゲートア
   レイセルと整合するように重ね合わせることを特徴とす
   る請求項１に記載の半導体集積回路の設計方法。
3. 【請求項３】 前記第二の工程では、基本セルの配置間
   隔は、下地パターンセルのセルサイズに設定してあり、
   基本セル配置領域の大きさは下地パターンセルの大きさ
   の整数倍であることを特徴とする請求項１に記載の半導
   体集積回路の設計方法。
4. 【請求項４】 半導体集積回路の製造方法であって、 スタンダードセルのセルライブラリと、ゲートアレイの
   セルライブラリとのライブラリデータを用い、セル配置
   位置固定のスタンダードセル生成の手段を用い、ＬＳＩ
   パターンのレイアウトのためのＬＳＩパターンデータを
   決定する第一の工程と、 スタンダードセルを生成するための手段によりスタンダ
   ードセルライブラリのセルを用いＬＳＩのレイアウトを
   決定する第二の工程と、 ＬＳＩの基本セル配置領域に基本セルの下地パターンセ
   ルとなるパターンデータを一つ以上複数個繰り返し配列
   する第三の工程と、 基本セルの下地パターンセルとなるパターンデータを一
   つ以上複数個繰り返し配列する手段を用い、ＬＳＩの基
   本セル配置領域のうち、ゲートアレイセルを配置した領
   域にゲートアレイセルの素子を構成する下地パターンセ
   ルを一つ以上複数個繰り返し配列する第四の工程と、 基本セルのパターンと下地パターンとを一致させて金属
   配線を行う第五の工程と、を具備することを特徴とする
   半導体集積回路の製造方法。