JP5240614B2

JP5240614B2 - 集積回路レイアウトを自動的に形成する方法

Info

Publication number: JP5240614B2
Application number: JP2009180275A
Authority: JP
Inventors: 立忠魯; 中興王; 秉中李; 春暉戴; 麗鈞田; 廣興張
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2008-08-27
Filing date: 2009-08-03
Publication date: 2013-07-17
Anticipated expiration: 2029-08-03
Also published as: JP2010056548A; CN101661524B; US7966596B2; CN101661524A; US20100058267A1

Description

本発明は集積回路（ＩＣ）レイアウトの自動製造方法に関し、特に同じフットプリント（ｆｏｏｔｐｒｉｎｔ）および格子状のライブラリセル（ｇｒｉｄｄｅｄｌｉｂｒａｒｙｃｅｌｌ）を用いて配置配線（ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅ）を形成する集積回路レイアウトを自動的に形成する方法に関する。

多くの集積回路（ＩＣｓ）（特に、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ−ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）およびＦＰＧＡｓ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ））は、自動化ツールを利用し、微小セルブロック（ｓｍａｌｌｃｅｌｌｂｌｏｃｋ）から必要なレイアウトを製作していた。これら自動化ツールは、設計者の規格を基に、前述の予め構築した微小セルブロックを配置し、相互接続ルーティングを行っていた。

図１は、配置配線レイアウトの製造に用いる従来の標準的なセルライブラリ１０２を示すブロック図である。様々な駆動能力（ｄｒｉｖｉｎｇｃａｐａｂｉｌｉｔｉｅｓ）を提供するために、従来の標準的なセルライブラリ１０２は、異なる高さのセルを含む（例えば、セル１１０は、７つのトラック（ｔｒａｃｋ）を有し、セル１２０は、９つのトラックを有し、セル１３０は、１１のトラックを有する。ここで、「トラック」とはセル高さ（ｃｅｌｌｈｅｉｇｈｔ）を意味する。１つの「トラック」は、一般に１つの接点ピッチ（ｃｏｎｔａｃｔｐｉｔｃｈ）を意味する。７つのトラックを有するセルは、セル中の１つのトランジスタチャネル幅が７つの接点ピッチ幅であることを表す。これら異なる高さのセル１１０，１２０，１３０が配置配線の製作に用いられる場合、低漏洩電流（ｌｏｗｌｅａｋａｇｅ）および低消費電力に短いセル（ｓｈｏｒｔｅｒｃｅｌｌ）が必要なことを考慮すると、大きな駆動能力には高いセル（ｔａｌｌｅｒｃｅｌｌ）が必要となる。高いセルには大きな面積が必要なため、セルの配置および／またはタイリング（ｔｉｌｉｎｇ）を行う必要があった。しかし、高いセルと低いセルとを混合すると、レイアウト面積が犠牲となることがあった。

そのため、同じ高さのセルを有する配置配線レイアウト方法を用い、同じフットプリントによりレイアウト配置を最適化させることが可能な集積回路レイアウトを自動的に形成する方法が求められていた。

本発明の第１の目的は、同じセル高さを有する複数の標準的なセルにより集積回路レイアウトを形成し、レイアウトの配列を最適化させることが可能な集積回路レイアウトを自動的に形成する方法を提供することにある。
本発明の第２の目的は、同じセル高さを有する複数の標準的なセルのセルライブラリにより集積回路レイアウトを形成させ、標準的なセルのセル高さを様々な機能が必要な装置に適用することにより、セルライブラリを様々な集積回路レイアウトに適用することが可能な集積回路レイアウトを自動的に形成する方法を提供することにある。
本発明の第３の目的は、同じ高さの複数の標準的なセルを格子中に配置配線し、標準的なセルの接点を位置合わせし、標準的なセルを容易に交換することが可能な集積回路レイアウトを自動的に形成する方法を提供することにある。

上記課題を解決するために、本発明の第１の形態によれば第１のセル高さを決定する工程と、前記第１のセル高さを有する複数の標準的なセルを製作する工程と、前記複数の標準的なセルから、前記複数の標準的なセルを配置配線させることにより集積回路レイアウトを形成させる工程と、を含む集積回路レイアウトを自動的に形成する方法が提供される。

また、前記第１のセル高さを決定する工程は、前記第１のセル高さを高性能および低漏洩電流の装置に適用させる工程を含むことが好ましい。

また、前記複数の標準的なセルのうち少なくとも２つは、異なるセル幅を有することが好ましい。

また、前記複数の標準的なセルのうち少なくとも１つは、ダミーポリシリコンゲートを含むことが好ましい。

また、前記複数の標準的なセルは格子中に配置され、前記複数の標準的なセルを容易に交換することが可能なように、前記複数の標準的なセルの接点を位置合わせさせることが好ましい。

また、１つまたは複数のマーカー層を前記集積回路レイアウトの製造工程に応用し、過渡レイアウトを製作する工程と、前記過渡レイアウトから抽出したデータベースに少なくとも１つの論理動作を用い、最終的な集積回路レイアウトを形成させる工程と、をさらに含むことが好ましい。

また、高性能および低漏洩電流の装置に適用する第１のセル高さを決定する工程と、前記第１のセル高さを有する複数の標準的なセルを製作する工程と、前記複数の標準的なセルから、前記複数の標準的なセルを配置配線することにより集積回路レイアウトを形成させる工程と、を含むことが好ましい。

また、前記複数の標準的なセルのなかの少なくとも２つは異なるセル幅を有することが好ましい。

また、前記複数の標準的なセルのなかの少なくとも１つは、ダミーポリシリコンゲートを含むことが好ましい。

また、１つまたは複数のマーカー層を前記集積回路レイアウトを形成させる工程に応用し、過渡レイアウトを製作する工程と、前記過渡レイアウトから抽出したデータベースに少なくとも１つの論理動作を用い、最終的な集積回路レイアウトを形成させる工程と、をさらに含むことが好ましい。

また、本発明の第２の形態によれば、第１のセル高さを決定する工程と、前記第１のセル高さを有する複数の標準的なセルを製作する工程と、前記複数の標準的なセルから、前記複数の標準的なセルを格子中に配置配線させることにより集積回路レイアウトを形成させる工程と、を含み、前記複数の標準的なセルを容易に交換することが可能なように、前記複数の標準的なセルの接点を位置合わせさせ、集積回路レイアウトを自動的に形成する方法が提供される。

以上の説明から明らかなように、本発明によれば、集積回路レイアウトの面積を効率良く利用することができるとともに、セルが格子状に配置されているため、セルを容易に交換することができ、セル間の接点を位置合わせし、セル間の相互接続ルーティングをより容易に行うことができる。

配置配線レイアウトの製作に用いる従来の標準的なセルライブラリを示すブロック図である。クリティカルレイアウトディメンションを示すレイアウト図である。本発明の一実施形態によるライブラリセルの製造工程を示し、配置配線の方法によりライブラリセルを応用し、集積回路レイアウトの製造を示すブロック図である。本発明の一実施形態による配置配線方法を示すブロック図である。本発明の一実施形態による集積回路レイアウトの製造工程を示す流れ図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本発明の集積回路レイアウトを自動的に形成する方法は、集積回路の配置配線のレイアウト方法により、高さが同じライブラリセル中のセルを有するため、同じフットプリントによりレイアウト配置を最適化させることができる。

図２は、クリティカルレイアウトディメンションを示すレイアウト図である。拡散領域は、拡散領域２０２および拡散領域２０４により示されている。ポリシリコンゲート（ｐｏｌｙｓｉｌｉｃｏｎｇａｔｅ）は、ポリシリコンゲート２１２およびポリシリコンゲート２１４により示されている。ポリシリコンゲート２１２またはポリシリコンゲート２１４の長さＬ１は、ポリシリコンゲート２１２またはポリシリコンゲート２１４と拡散領域２０２とにより形成されたトランジスタデバイスのチャネル長さである。ポリシリコンゲート２１２またはポリシリコンゲート２１４下に位置する拡散領域２０２の幅Ｗは、上述のトランジスタデバイスのチャネル幅である。ポリシリコンゲート２１２とポリシリコンゲート２１４との間の距離Ｓ１は、ポリシリコンのピッチである。２つの拡散領域２０２と拡散領域２０４との間隔である距離Ｓ２は、拡散ピッチである。拡散領域２０２から延伸してポリシリコンゲート２１４を超える延伸長さＬ２は拡散長さである。

回路設計には、必要に応じて異なるデバイスが必要であるため、異なるレイアウト特性が必要である。高性能を主に考慮する場合（例えば、高い駆動能力を主に考慮する場合）、デバイスのチャネル長さＬ１を最小に保持し、デバイスのチャネル幅Ｗを最適化しなければならない。他に低漏洩電流を主に考慮する場合、デバイスのチャネル長さＬ１は、最小値よりも長くなければならない。下記の表１は、様々な応用の主なデバイスディメンションの選択標準である。

図３は、本発明の一実施形態によるライブラリセルの製造工程を示し、配置配線の方法によりライブラリセルを応用し、集積回路レイアウトの製造を示すブロック図である。セルライブラリ３１０の標準的なセルの製造過程では、全ての標準的なセル３０２，３０４，３０６に対して最適なセル高さＨを選択する。標準的なセル３０２は、短チャネル長さ３０３を有する高性能デバイスに用いる。標準的なセル３０４は、長チャネル長さ３０５を有する低漏洩電流デバイスに用いる。標準的なセル３０６は、その他の応用を表す。標準的なセル３０６の例示的特徴はダミーポリシリコン片（ｄｕｍｍｙｐｏｌｙｓｉｌｉｃｏｎｐｉｅｃｅ）であるが、このダミーポリシリコン片はデバイスのゲートして用いずに、ポリシリコンエッチング工程中で均等負荷（ｅｖｅｎｌｏａｄｉｎｇ）の平衡物として用いる。ここで、ダミーポリシリコン片はダミーポリシリコンゲートとも称される。当該技術に習熟した者であれば分かるように、例えば、拡散または金属の他の材料層は特別に処理することができる。例えば、空のスペースにダミー片を加えてもよい。様々な標準的なセル３０２，３０４，３０６は、高さＨが常に同じであるが、幅は異なってもよい。また標準的なセル３０２，３０４，３０６の駆動能力が高い場合、フィンガー（ｆｉｎｇｅｒｓ）の数を増加させ、標準的なセル３０２，３０４，３０６の幅を延伸させてもよい。

図３を参照する。図３に示すように、ブロックまたはチップレベルのレイアウト３２０は、セルライブラリ３１０中の標準的なセル３０２，３０４，３０６を用い、配置配線方法により製作される。全ての標準的なセル３０２，３０４，３０６は、セル高さＨが同じであり、セルが格子状（ｇｒｉｄｄｅｄ）に配置されているため、レイアウトの占有面積が小さくなり、セルの交換（ｒｅｐｌａｃｅ）を容易に行うことができる。セルが格子状に配置されることにより、セルの接点は垂直および水平に配置され、相互接続ルーティングをより容易に行うことができる。現在の集積回路のレイアウト面積は、デバイスの面積よりも相互接続の空間により制限される。

図４は、本発明の一実施形態による配置配線方法を示すブロック図である。図３の方法と同様に、まず、最適なセル高さを選択し、これを基にセルライブラリ４０２の標準的なセル４０４を製作する。標準的なセル４０４は、標準的なトランジスタチャネル長さ４０６を有する。セルライブラリ４０２は、図３に示すような高性能、低漏洩電流など、異なる性能を提供するような標準的なセルを備えていない。異なる性能に対する要求を満足させるために、ブロックまたはチップレベルのレイアウトの製作では、配置配線方法によりパターン４１２およびパターン４１４を有するマーカー層（ｍａｒｋｅｒｌａｙｅｒ）を用いる。これらマーカー層のパターン４１２およびパターン４１４は、過渡レイアウト（ｔｒａｎｓｉｔｉｏｎａｌｌａｙｏｕｔ）４１０中に表示される。続いて、過渡レイアウト４１０を含むデータベースに対し論理動作を実行し、最終レイアウト（ｆｉｎａｌｌａｙｏｕｔ）４３０を形成させる。最終レイアウト４３０中において、セル４２２は、過渡レイアウト４１０から同じに保持され、セル４３４およびセル４３６は、過渡レイアウト４１０中のセル４２４およびセル４２６から変換されて形成されたものである。セル４２２は、速度性能を最大化させた標準的なセルである。セル４３４は、不必要なトランジスタを除去するが、ダミー構造としてポリシリコンゲート４３２を残留させる。このダミー構造は、ポリシリコンエッチング工程を平衡化させるために用いる。セル４３６は、トランジスタチャネル長さ４３５を長くすることにより、漏電に関する応用を満足させることができる。図４に示す方法の最終結果は、図３の方法と同じである。図３の方法を用いると、様々な標準的なセル３０２，３０４，３０６を直接製作することができる。図４の方法を用いると、マーカー層および論理動作により様々なトランジスタのカテゴリ（ｔｒａｎｓｉｓｔｏｒｃａｔｅｇｏｒｙ）を提供することができる。

図５は、本発明の一実施形態による集積回路レイアウトの製造工程を示す流れ図である。この製造工程は、ステップ５１０から開始し、様々な種類の装置の性能の必要性（例えば、高速、低漏洩電流など）を考慮し、特定のセル高さを決定する。続いて、ステップ５２０において、セルライブラリに必要な特定のセル高さを有する標準的な多数のセルを製作する。ステップ５３０中では、多数の標準的なセルの配置配線プログラム（ｐｒｏｇｒａｍ）を用い、集積回路レイアウトを自動的に形成させる。この配置配線プログラムは、１つまたは複数のマーカー層を用いて特定のデバイスをマークし、論理動作を用いて必要なレイアウト変化を形成させる。

ＩＣのレイアウト設計において、「マーカー層」は、製図されたＣＡＤ層（ＧＤＳ形式における層など）を示し、装置の構造／レイアウトを覆うために用いられるが、製造するマスクでパターンを直接作成するものではない。マーカー層は、設計のための追加情報（ネット名、電圧／電位など）、または上記実施形態の応用としてマスキング時に関連するパターンの追加調整を提供するものである。

「論理演算」（ブール演算とも呼ばれる）は、限られた設計レイアウトを、マスキング時に更に関連するパターンに変換する先端的なＩＣ製造の一般的な方法である。この方法によって、ＩＣ製造用のパターンの一部を、より少ないレイアウト／層の製図から導き出すことができるため、ＩＣレイアウト設計者の作業を大幅に削減することができる。この方法は、インプラントマスクに応用されていたものである。例えば、ＭＯＳ構造のソースおよびドレインの領域は、いわゆる拡散によって形成され、ポリゲートによって分割される。しかしながら、ＩＣレイアウト設計者は、分かれたソース／ドレインではなく、ＭＯＳ構造用の単一の拡散を製図することを慣習としている。マスク形成時（または直前）に、「ｄｉｆｆｕｓｉｏｎＮＯＴｐｏｌｙ」のブール演算を介して、拡散とポリの製図された層の間で、ポリによって拡散が別々のソースとドレインの領域に仕切られる。ブールのＮＯＴの手順は、「論理演算」と呼ばれている。

本実施形態において、「マーカー層」は、マスク形成時の「論理演算」への追加調整の情報（チャネル長延長など）を保持し、同じ実装面積で設計されたセルの異なる応用の実施（製造時）を達成する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができることは当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０２標準的なセルライブラリ、１１０セル、１２０セル、１３０セル、２０２拡散領域、２０４拡散領域、２１２ポリシリコンゲート、２１４ポリシリコンゲート、３０２標準的なセル、３０３短チャネル長さ、３０４標準的なセル、３０５長チャネル長さ、３０６標準的なセル、３１０セルライブラリ、３２０レイアウト、４０２セルライブラリ、４０４標準的なセル、４０６トランジスタチャネル長さ、４１０過渡レイアウト、４１２パターン、４１４パターン、４２２セル、４２４セル、４２６セル、４３０最終レイアウト、４３２ポリシリコンゲート、４３４セル、４３５トランジスタチャネル長さ、４３６セル、Ｌ１長さ、Ｌ２延伸長さ、Ｓ１距離、Ｓ２距離、Ｗ幅

Claims

予め定められた少なくとも１つのデバイスを含み、セル高さおよびセル幅を有するセルの第１のセル高さを決定する工程と、
前記第１のセル高さを有する複数の標準セルを製作する工程と、
前記複数の標準セルを配置配線させることにより集積回路レイアウトを形成させる工程と、を含み、
集積回路レイアウトを形成させる工程は、
過渡レイアウトを製作する工程と、
最終的な集積回路レイアウトを形成するにあたって、複数のレイアウトの変化を形成するために、少なくとも一つの論理動作を前記過渡レイアウトに適用する工程と、を含み、
前記レイアウトの変化は、トランジスタチャネルの長さを長くすることと、トランジスタのうちダミー構造として残留させるゲート以外の部分を除去することである
集積回路レイアウトを自動的に形成する方法。
前記第１のセル高さを決定する工程は、
前記第１のセル高さを所定の装置に適用させる工程を含む請求項１に記載の集積回路レイアウトを自動的に形成する方法。
前記複数の標準セルの各々のセル幅は互いに異なってもよい請求項１または２に記載の集積回路レイアウトを自動的に形成する方法。
前記複数の標準セルのうち少なくとも１つは、ダミーポリシリコンゲートを含む請求項１から３の何れか１項に記載の集積回路レイアウトを自動的に形成する方法。
前記複数の標準セルは格子状に配置され、前記複数の標準セルを容易に交換することが可能なように、前記複数の標準セルの電気的接点を位置合わせする請求項１から４の何れか１項に記載の集積回路レイアウトを自動的に形成する方法。