CN101930966B

CN101930966B - 电路布局结构及缩小集成电路布局的方法

Info

Publication number: CN101930966B
Application number: CN200910149963.7A
Authority: CN
Inventors: 张献章
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2014-07-02
Anticipated expiration: 2029-06-24
Also published as: CN101930966A

Abstract

本发明公开了一种电路布局结构及缩小集成电路布局的方法。一种电路布局结构，具有包含第一区域与第二区域的基材，以及包含第一导线与第二导线并分别通过第一区域与第二区域的一组导线。其中第一导线与第二导线间具有可变间隙，并分别在第一区域上选择性具有第一区域线宽而在第二区域上选择性具有第二区域线宽，使得第一区域线宽与第二区域线宽实质上不同。

Description

电路布局结构及缩小集成电路布局的方法

技术领域

本发明涉及一种电路布局结构及一种缩小集成电路布局的方法。特别是，本发明涉及一种区域线宽实质上不同的电路布局结构，及一种缩小集成电路布局而实质上不影响元件电子特性的方法。

背景技术

为了要在有限的芯片面积上容纳最多的半导体元件以降低生产制造成本，本领域中技术人员纷纷提出多种半导体方法，以使得元件的尺寸越来越小而芯片上的元件密度越来越大。一方面，当元件的尺寸缩小时可以得到更快的操作速度，另一方面，当元件的尺寸缩小时还可以降低元件的操作能耗。于是，缩小集成电路的布局结构成为本领域技术人员汲汲营营的重要课题。

一般来说，元件尺寸在缩小后即实质上改变了集成电路的布局图案，如此一来，这使得即使是单纯的元件尺寸缩小都会让缩小前的集成电路布局图案不再适用而必须重新设计。已知集成电路布局图案的设计是一种既花钱又耗时的准备步骤。

为了避免重新设计集成电路布局图案的各种成本，已知一种直接缩小原始集成电路布局图案得到所需缩小尺寸的集成电路布局图案的方法。然而，由于此等缩小原始集成电路布局图案的方法是全面性的缩小元件所有部分的尺寸，所以栅极导体层的尺寸亦同步缩小。然而，元件的操作特性与栅极导体层的尺寸密切相关，栅极导体层尺寸的改变意味着元件的操作特性亦同时受到改变，此等改变甚至偏离原始集成电路的操作特性过多而不再合用。

是以，现行的方法虽然缩小了集成电路布局，但是也实质上影响了元件电子特性，有可能造成元件新的电子特性并不合用。因此亟需一种既能缩小集成电路布局而实质上又不会影响元件电子特性的方法。

发明内容

本发明即在于提出一种电路布局结构以及一种既能缩小集成电路布局而实质上又不影响元件电子特性的方法。使用本发明方法，可以一方面视情况缩小集成电路布局的尺寸，同时又维持元件缩小前的电子特性。

本发明首先提出一种电路布局结构。本发明的电路布局结构包含基材，其包含第一区域与第二区域，以及一组导线，其包含第一导线与第二导线并通过第一区域与第二区域。第一导线与第二导线间具有可变间隙，并分别在第一区域上选择性具有第一区域线宽与在第二区域上选择性具有第二区域线宽，同时第一区域线宽与第二区域线宽实质上不同。由于第一区域线宽与第二区域线宽实质上不同，所以既可以在缩小元件必要尺寸的同时，又可以维持元件原始的电子特性。

本发明其次提出一种缩小集成电路布局而又不实质上影响元件电子特性的方法。首先，提供电路布局，其包含一组导线。导线组中包含第一导线与第二导线并通过第一区域与第二区域。第一导线与第二导线分别在第一区域上选择性具有第一区域原始线宽、第一区域原始间隙与第一区域原始间距，而又在第二区域上具有第二区域原始线宽、第二区域原始间隙与第二区域原始间距。其次，进行缩小操作，使得第一导线与第二导线根据第一区域规则与第二区域规则，而分别在第一区域上选择性具有第一区域缩小线宽、第一区域缩小间隙与第一区域缩小间距，又在第二区域上具有第二区域原始线宽、第二区域缩小间隙与第二区域缩小间距。优选地，第一区域缩小线宽与第二区域原始线宽实质上不同。

附图说明

图1至图5例示本发明缩小集成电路布局而又不实质上影响元件电子特性的方法优选实施例示意图。

图6至图7例示本发明电路布局结构的优选实施例示意图。

附图标记说明

100电路布局 101基材

110导线组 111第一导线

112第二导线 121第一区域

122第二区域

具体实施方式

本发明首先提供一种调整集成电路预定图案而又不实质上影响所形成的元件电子特性的方法。图1至图5例示本发明缩小集成电路布局而又不实质上影响元件电子特性的方法优选实施例示意图。首先，如图1所示，提供预定形成于半导体晶片上的电路布局100。电路布局100中的预定图案包含一组导线图形，其可储存于数据库中。预定的导线图形110，即导线组110，中可以包含化第一导线图案111与第二导线图案112，简称为第一导线111与第二导线112。

导线组110中的第一导线111与第二导线112分别预定通过半导体晶片上的第一区域121与第二区域122。第一区域121可以为绝缘区，例如浅沟隔离(STI)区、场氧化层区域等，而第二区域122则可以为有源区域(activearea)，例如金属氧化物半导体(MOS)区、元件区域等。当第一导线111与第二导线112穿过第二区域122时，位于第二区域122内的第一导线111与第二导线112即可作为半导体元件(图未示)的栅极。

在图1中，第一导线111与第二导线112分别在第一区域121上具有进行选择性缩小操作前的第一区域原始线宽(line width)W1、第一区域原始间隙(space)S1与第一区域原始间距(pitch)P1。另外，第一导线111与第二导线112又在第二区域122上具有第二区域原始线宽W2、第二区域原始间隙S2与第二区域原始间距P2。

线宽、间隙与间距无论是在任何区域，都会满足线宽+间隙＝间距的关系。例如，若间距保持不变，当线宽变大，则间隙即会减小。为了后续的说明方便，在此以0.18μm工艺为例，而预先分别假设W1为0.18μm、S1为0.24μm、P1为0.42μm、W2为0.18μm、S2为0.28μm，而P2则为0.46μm。

其次，进行缩小操作，目的是使得位于第一区域121与第二区域122的第一导线111与第二导线112选择性分别具有适当的尺寸。例如，可于初始准备光掩模图案，或后续的光学近接校正(optical proximity correction，OPC)时即调整此预定形成于半导体晶片上的电路布局图案100。一方面，导线缩小的尺寸可以整体上减低集成电路布局的面积以增加芯片上的元件密度，另一方面，导线不变的尺寸同时又可以维持元件缩小前的电子特性。此等针对第一导线尺寸与第二导线尺寸的缩小操作，可以根据视情况需要所预定的第一区域规则与第二区域规则。

接下来，根据所预定的第一区域规则与第二区域规则进行缩小操作。于是，第一导线111与第二导线112分别在第一区域121上选择性具有第一区域缩小线宽w1、第一区域缩小间隙s1与第一区域缩小间距p1，又在第二区域122上具有第二区域原始线宽W2、第二区域缩小间隙s2与第二区域缩小间距p2。由于依据所预定的第一区域规则与第二区域规则进行了缩小操作，通常，第一区域规则小于第二区域规则，所以第一区域缩小线宽w1与第二区域原始线宽W2会实质上不同。例如，第一区域线宽小于第二区域线宽，优选地，第一区域缩小线宽w1小于第二区域原始线宽W2。

在经过了缩小操作后，虽然第一区域缩小线宽w1因此缩小而小于第一区域原始线宽W1，但是攸关元件操作特性的栅极尺寸，即对应于第二区域122中的第一导线宽与第二导线宽，也就是第二区域原始线宽W2，却故意维持不变，在是能够保持住元件缩小前的电子特性。为了说明方便，在此以进行比例为90％的缩小操作来做说明，所以w1为0.162μm、s1为0.216μm、p1为0.378μm、W2为0.18μm、s2为0.234μm而p2成为0.414μm。

在本发明第一优选实施例中，前述的缩小操作可以包含分别进行两个子步骤：初步缩小操作与放大操作。举例而言，首先，如图3所示，进行初步缩小操作。此等初步缩小操作会使得第一导线111与第二导线112的所有线宽、间隙与间距，皆以预定的等比例缩小，例如90％。于是，第一导线111与第二导线112会在第一区域121上选择性得到第一区域缩小线宽w1、第一区域缩小间隙s1，第一区域缩小间距p1，而在第二区域122上得到第二区域缩小线宽w2与第二区域缩小间距p2。

接下来，再进行放大操作，如图2所示，而将第二区域122上的第二区域缩小线宽w2回复到第二区域原始线宽W2，并因此得到第二区域缩小间隙s2。

在本发明第二优选实施例中，前述的缩小操作可以分别包含进行三个子步骤：初步缩小操作、初步放大操作以及修饰缩小操作。举例而言，首先，如图3所示，进行初步缩小操作。此等初步缩小操作会使得第一导线111与第二导线112的所有线宽、间隙与间距，皆以预定的等比例缩小，例如90％。于是，第一导线111与第二导线112会在第一区域121上选择性得到第一区域缩小线宽w1、第一区域缩小间隙s1，第一区域缩小间距p1，而在第二区域122上得到第二区域缩小线宽w2与第二区域缩小间距p2。

接下来，进行初步放大操作，如图4所示，使得导线组110中第一导线111与第二导线112的线宽分别回复到第一区域原始线宽W1与第二区域原始线宽W2。请注意，在此操作中，第一导线111与第二导线112的间距并不因此初步放大操作而改变，仍然维持为p1与p2。

然后，如图2所示，进行修饰缩小操作。在第一区域上121上选择性进行修饰缩小操作，在是得到第一区域缩小线宽w1与第一区域缩小间隙s1。同样地，在此操作中，第一导线111与第二导线112的间距并不因此修饰缩小操作而改变，仍然维持为p1与p2。

综上所述，如图1的预定形成于半导体晶片上的电路布局图案100，无论是使用例示于第一优选实施例中的方法或是第二优选实施例中的方法，最后都会如图2所示，在第一区域121上选择性得到第一区域缩小线宽w1、第一区域缩小间隙s1，第一区域缩小间距p1，又在第二区域122上得到第二区域原始线宽W2、第二区域缩小间隙s2与第二区域缩小间距p2。故在本发明的操作步骤之后，尽管缩小了导线组110整体上的尺寸来增加芯片上的元件密度，但是，第二区域中不变的原始线宽W2同时又维持了元件缩小前的电子特性。至此，即可输出调整后的电路布局图案至光掩模上，而得到可用的光掩模。

在本发明实施例中，如图1所示，由于导线组110在第一区域121与第二区域122分别具有相同的线宽，因此导线组110在第一区域121中可以包含有至少一次的45度转角。另一方面，在本发明另一实施例中，如图5所示，导线组110在第一区域121中可以包含有至少一次的90度转角。

在本发明优选实施例中，导线组110在第一区域121中选择性具有不同的线宽。例如，请参考图2，第一导线111与第二导线112在邻近第二区域122的第一区域121中，可以具有预定长度L的原始线宽W2。此等预定长度L可以介于1/3倍至1倍的通道宽度X间。通道宽度X是由通过第二区域122的导线组110所决定。优选地，预定长度L可以介于1/2倍至2/3倍的通道宽度X之间。

在经过本发明的缩小集成电路布局而不实质上影响元件电子特性的方法后，即可得到可用的光掩模。使用此光掩模，即可在基材上，配合光致抗蚀剂的曝光、显影与基材的蚀刻、沉积，而在基材上形成一种电路布局结构。图6至图7例示本发明电路布局结构的优选实施例示意图。首先，如图6所示，本发明的电路布局结构100预定形成于基材101上。基材101通常为半导体基材，例如硅。基材101上可以包含多个不同的区域，例如第一区域121与第二区域122。第一区域121可以为绝缘区，例如浅沟隔离(STI)区、场氧化层区域，而第二区域122则可以为有源区域(active area)，例如金属氧化物半导体(MOS)区域、元件区域等。

一组导线110即形成了导线组110，其可以包含第一导线111与第二导线112。第一导线111与第二导线112可以分别包含适当的导电材料，例如金属或是经掺杂的多晶硅。导线组110中的第一导线111与第二导线112分别通过第一区域121与第二区域122。当第一导线111与第二导线112穿过第二区域122时，位于第二区域122内的第一导线111与第二导线112即可视分别为半导体元件(图未示)的栅极。

第一导线111与第二导线112彼此之间，例如，可以分别依据第一区域规则与第二区域规则，而并不完全平行。举例而言，如果第一区域规则不同于第二区域规则，则第一导线111与第二导线112之间存在有可变间隙S0。

此外，第一导线111与第二导线112的线宽亦非全然相同。例如，第一导线111与第二导线112其中的任何一者在第一区域121上选择性具有第一区域线宽w1，而在第二区域122上选择性具有第二区域线宽W2。第一区域线宽w1与第二区域线宽W2实质上不同。优选地，第一区域线宽w1小于第二区域线宽W2。

另一方面，由于可变间隙S0，第一导线111与第二导线112在第一区域121中可以选择性具有第一间隙s1，又在第二区域122中具有第二间隙s2。此外，第一导线111与第二导线112在第一区域121中还可以选择性具有第一间距p1，又在第二区域122中具有第二间距p2。当第一区域规则不同于第二区域规则时，第一间隙s1可以小于第二间隙s2，或是，第一间距p1小于第二间距p2。

在本发明第一实施例中，如图6所示，导线组110在第一区域121中可以包含有至少一次的45度转角。另一方面，在本发明另一实施例中，如图5所示，导线组110在第一区域121中则可以包含有至少一次的90度转角。

在本发明第二实施例中，导线组110在第一区域121中选择性具有不同的线宽。例如，请参考图6，第一导线111与第二导线112在邻近第二区域122的第一区域121中，可以另外具有不同于第一区域线宽w1的线宽W2。

在本发明第三实施例中，请参考图7，虽然导线组110在第一区域121与第二区域122中分别具有不同的线宽，但是第一导线111与第二导线112的至少一侧对齐，优选地，第一导线111与第二导线112的外侧彼此对齐。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种缩小集成电路布局而实质上不影响元件电子特性的方法，包含：

提供电路布局，其包含一组导线，该组导线包含第一导线与第二导线并通过第一区域与第二区域，其中该第一导线与该第二导线在该第一区域上选择性具有第一区域原始线宽、第一区域原始间隙与第一区域原始间距，而在该第二区域上具有第二区域原始线宽、第二区域原始间隙与第二区域原始间距；以及

进行缩小操作，使得该第一导线与该第二导线根据第一区域规则与第二区域规则，分别在该第一区域上选择性具有第一区域缩小线宽、第一区域缩小间隙与第一区域缩小间距，而在该第二区域上具有该第二区域原始线宽、第二区域缩小间隙与第二区域缩小间距，其中，该第一区域缩小线宽小于该第二区域原始线宽，

其中该缩小操作包含：

进行初步缩小操作，使得该第一导线与该第二导线的所有该线宽、该间隙与该间距，皆被等比例缩小，而在该第一区域上选择性得到该第一区域缩小线宽、该第一区域缩小间隙，该第一区域缩小间距与在该第二区域上得到该第二区域缩小间距；以及

对该第一导线与该第二导线进行放大操作，而在该第二区域上得到该第二区域原始线宽与该第二区域缩小间隙。

2.如权利要求1所述的方法，其中该第一区域为浅沟隔离区域，而该第二区域为有源区域。

3.如权利要求1所述的方法，其中该第一区域规则小于该第二区域规则。

4.如权利要求1所述的方法，其中该组导线在该第一区域中具有45度的转角。

5.如权利要求1所述的方法，其中该组导线在该第一区域中具有90度的转角。

6.如权利要求1所述的方法，其中该第一区域线宽小于该第二区域线宽。

7.如权利要求1所述的方法，其中该组导线在邻近该第二区域的该第一区域中具有预定长度的该第二区域原始线宽。

8.如权利要求7所述的方法，其中该预定长度介于1/3倍至1倍的通道宽度之间，该通道宽度由通过该第二区域的该组导线所决定。

9.如权利要求7所述的方法，其中该预定长度介于1/2倍至2/3倍的通道宽度之间，该通道宽度由通过该第二区域的该组导线所决定。

10.一种缩小集成电路布局而实质上不影响元件电子特性的方法，包含：

其中该缩小操作包含：

进行初步缩小操作，使得该第一导线与该第二导线的所有该线宽、该间隙与该间距，皆被等比例缩小；

进行初步放大操作，使得该组导线具有该第一区域原始线宽与该第二区域原始线宽：以及

进行修饰缩小操作，而在该第一区域上选择性得到该第一区域缩小线宽与该第一区域缩小间隙。

11.如权利要求10所述的方法，其中该第一区域为浅沟隔离区域，而该第二区域为有源区域。

12.如权利要求10所述的方法，其中该第一区域规则小于该第二区域规则。

13.如权利要求10所述的方法，其中该组导线在该第一区域中具有45度的转角。

14.如权利要求10所述的方法，其中该组导线在该第一区域中具有90度的转角。

15.如权利要求10所述的方法，其中该第一区域线宽小于该第二区域线宽。

16.如权利要求10所述的方法，其中该组导线在邻近该第二区域的该第一区域中具有预定长度的该第二区域原始线宽。

17.如权利要求16所述的方法，其中该预定长度介于1/3倍至1倍的通道宽度之间，该通道宽度由通过该第二区域的该组导线所决定。

18.如权利要求16所述的方法，其中该预定长度介于1/2倍至2/3倍的通道宽度之间，该通道宽度由通过该第二区域的该组导线所决定。