JP2509755B2 - 半導体集積回路製造方法 - Google Patents
半導体集積回路製造方法Info
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- JP2509755B2 JP2509755B2 JP2315895A JP31589590A JP2509755B2 JP 2509755 B2 JP2509755 B2 JP 2509755B2 JP 2315895 A JP2315895 A JP 2315895A JP 31589590 A JP31589590 A JP 31589590A JP 2509755 B2 JP2509755 B2 JP 2509755B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路製造方法に関する。
（従来の技術） 現在LSIの設計方法には大きく分けて３つの種類があ
る。まず、半導体基板上にトランジスタ等の素子の配置
から配線まで、総てをその都度新たに行う方法がある。
これは、フルカスタムと呼ばれ高性能で効率の良いチッ
プが小さく出来るという特徴がある。その半面、開発に
長い期間と手間がかかってしまうことが難点である。
る。まず、半導体基板上にトランジスタ等の素子の配置
から配線まで、総てをその都度新たに行う方法がある。
これは、フルカスタムと呼ばれ高性能で効率の良いチッ
プが小さく出来るという特徴がある。その半面、開発に
長い期間と手間がかかってしまうことが難点である。
これとは反対に、トランジスタ等の素子が半導体基板
に予めアレイ状に形成されたウエハとして既に準備され
ており、これらの間の配線のみを用途に応じて決める方
法もある。これは、ゲートアレイと呼ばれ、夫々の機能
を実現するのに必要なブロック（セル）をこのアレイで
構成する為の配線は予め設計されており、ライブラリと
して用意されている。設計者はライブラリを参照しつつ
適宜セルを組み合わせ、これらのセル間の接続配線設計
を行い、その上で実際の配線の焼き付けを行えば所望の
チップが得られるのである。従って、開発期間は極めて
短い。
に予めアレイ状に形成されたウエハとして既に準備され
ており、これらの間の配線のみを用途に応じて決める方
法もある。これは、ゲートアレイと呼ばれ、夫々の機能
を実現するのに必要なブロック（セル）をこのアレイで
構成する為の配線は予め設計されており、ライブラリと
して用意されている。設計者はライブラリを参照しつつ
適宜セルを組み合わせ、これらのセル間の接続配線設計
を行い、その上で実際の配線の焼き付けを行えば所望の
チップが得られるのである。従って、開発期間は極めて
短い。
この二つの方法の中間に位置するのは、スタンダード
セルである。この場合、一つのセル内での素子の形状配
列及びそれら間の配線はセル毎に最適に設計されてお
り、やはり設計者は、セルの組み合わせとそれらの間の
配線を行うので、フルカスタムよりは開発期間は短い。
ただし、半導体基板上のセル配列はLSI毎に違ってしま
うのでウエハの作成から行わなければならず、ゲートア
レイよりは完成までの時間がより多くかかる。しかし、
手頃で汎用性のある方法として多用されている。
セルである。この場合、一つのセル内での素子の形状配
列及びそれら間の配線はセル毎に最適に設計されてお
り、やはり設計者は、セルの組み合わせとそれらの間の
配線を行うので、フルカスタムよりは開発期間は短い。
ただし、半導体基板上のセル配列はLSI毎に違ってしま
うのでウエハの作成から行わなければならず、ゲートア
レイよりは完成までの時間がより多くかかる。しかし、
手頃で汎用性のある方法として多用されている。
近年、これらの方式を組み合わせて用いることが行わ
れる様になってきた。例えば、同一チップでも、その一
部分はフルカスタムで作成し、残りの部分はスタンダー
ドセルで作成するといったものである。この様な方法
は、夫々の利点を生かせるという点で大変効果的であ
る。
れる様になってきた。例えば、同一チップでも、その一
部分はフルカスタムで作成し、残りの部分はスタンダー
ドセルで作成するといったものである。この様な方法
は、夫々の利点を生かせるという点で大変効果的であ
る。
（発明が解決しようとする課題） 従来のスタンダートセルは、チップ全体をスタンダー
ドセルで構成する場合を想定して設計が為されていた。
例えば、一つのスタンダードセルにかかる負荷fan−i
n、fan−outの大小によって変化するが、色々な組み合
わせで使用される為、各セルの出力ドライバーのディメ
ンジョンはチップ全体にスタンダードセルを配すること
を考慮して大きめに取られていた。即ち、多くの場合設
計されたLSIの大部分の構成トランジスタのゲート長は
必要以上のディメンジョンを持っていた。このことは、
スタンダードセルの設計の容易さを考えれば、やむおえ
ないことであるが、チップの一部にスタンダードセルを
用いる場合は大変不合理なことである。例えば、１チッ
プの半分にのみスタンダードセルを用い、その配線長は
最大でもチップ全体にスタンダードセルを構成した場合
の1/2だとすれば、負荷もやはり1/2程度であろう。つま
り、この場合スタンダードセルは完全に過剰品質であ
る。このことは、サイズの異なるチップにスタンダード
セルを用いる場合でも同様である。
ドセルで構成する場合を想定して設計が為されていた。
例えば、一つのスタンダードセルにかかる負荷fan−i
n、fan−outの大小によって変化するが、色々な組み合
わせで使用される為、各セルの出力ドライバーのディメ
ンジョンはチップ全体にスタンダードセルを配すること
を考慮して大きめに取られていた。即ち、多くの場合設
計されたLSIの大部分の構成トランジスタのゲート長は
必要以上のディメンジョンを持っていた。このことは、
スタンダードセルの設計の容易さを考えれば、やむおえ
ないことであるが、チップの一部にスタンダードセルを
用いる場合は大変不合理なことである。例えば、１チッ
プの半分にのみスタンダードセルを用い、その配線長は
最大でもチップ全体にスタンダードセルを構成した場合
の1/2だとすれば、負荷もやはり1/2程度であろう。つま
り、この場合スタンダードセルは完全に過剰品質であ
る。このことは、サイズの異なるチップにスタンダード
セルを用いる場合でも同様である。
［発明の構成］ （課題を解決するための手段） 最近、スタンダードセル方式を発展させた、新しい設
計方法としてシンボリックセル方式が提案された。シン
ボリックセルとは、マスクレイアウトを記号的に表現し
たもので、トランジスタ、コンタクト、端子等のシンボ
ルをステックと呼ぶ幅の無いワイヤで接続したものであ
る。シンボリックセルは、スティック図という形で登録
されており、その構成要素はＮチャンネルFET、Ｐチャ
ンネルFET、Ｎチャンネル拡散層ワイヤ、Ｐチャンネル
拡散層ワイヤ、電源線、コンタクト、ビア等からなって
いる。これらシンボルやワイヤの相対位置は、マスクレ
イアウトに於ける相対位置に対応している。第１図に２
入力NANDのシンボル、スティック図を、第２図にそこか
ら生成した実際のパターンを示す。スティック図は計算
機で処理されるデータであり、このデータはマスク、レ
イアウト、パターンに変換される。このシンボリックセ
ルの特徴としては、スティック図を計算機で処理する場
合、一つのセルの大きさもその用いかたに応じて変化し
えるという点がある。隣接するセルで共通に用いること
が出来れば、共通としてその分セルの大きさを押さえる
ことが行われる。又、スタンダードセルの様に一列に真
っすぐに揃わなくてもよく、自動的に効率の良い配置が
為される。更に、本発明に関連して、トランジスタのデ
ィメンジョンをパラメータで指定し、適宜異なる大きさ
のトランジスタを形成することができるのである。
計方法としてシンボリックセル方式が提案された。シン
ボリックセルとは、マスクレイアウトを記号的に表現し
たもので、トランジスタ、コンタクト、端子等のシンボ
ルをステックと呼ぶ幅の無いワイヤで接続したものであ
る。シンボリックセルは、スティック図という形で登録
されており、その構成要素はＮチャンネルFET、Ｐチャ
ンネルFET、Ｎチャンネル拡散層ワイヤ、Ｐチャンネル
拡散層ワイヤ、電源線、コンタクト、ビア等からなって
いる。これらシンボルやワイヤの相対位置は、マスクレ
イアウトに於ける相対位置に対応している。第１図に２
入力NANDのシンボル、スティック図を、第２図にそこか
ら生成した実際のパターンを示す。スティック図は計算
機で処理されるデータであり、このデータはマスク、レ
イアウト、パターンに変換される。このシンボリックセ
ルの特徴としては、スティック図を計算機で処理する場
合、一つのセルの大きさもその用いかたに応じて変化し
えるという点がある。隣接するセルで共通に用いること
が出来れば、共通としてその分セルの大きさを押さえる
ことが行われる。又、スタンダードセルの様に一列に真
っすぐに揃わなくてもよく、自動的に効率の良い配置が
為される。更に、本発明に関連して、トランジスタのデ
ィメンジョンをパラメータで指定し、適宜異なる大きさ
のトランジスタを形成することができるのである。
（作用） 本発明はこの様なシンボリックセルを用いるのであ
る。即ち、本発明の半導体集積回路製造方法は、スタン
ダードセル設計法を用いて半導体素子用のスタンダード
セルを配置してスタンダードセル間を配線して半導体回
路図を作成する工程と、半導体回路図に基づいて半導体
回路用の配線接続情報を作成する工程と、スタンダード
セルを配置し配線接続情報に従ってスタンダードセルを
相互に配線する工程と、シンボリックセルレイアウトを
生成するようにスタンドードセルを一対一に対応するシ
ンボリックセルに置き換える工程と、シンボリックセル
レイアウトに従ってスティック図を作成する工程と、ス
ティック図のシンボリックセルに含まれる各トランジス
タのディメンジョンを変更し、シンボリックセル内の隣
接するトランジスタのコンタクト、ビア、配線を共有化
し、トランジスタ内の配線径路を最短化し、かつトラン
ジスタの構成面積が最小になるようにトランジスタのコ
ンタクト、ビア、配線のスライディングを変更する工程
と、前記トランジスタの変更が行われたシンボリックセ
ルの配置配線に従ってマスクパターンを形成する工程
と、該マスクパターンを用いて半導体基板上に半導体素
子を形成するとともに半導体素子間の配線を行う工程と
を含むことを特徴とする。
る。即ち、本発明の半導体集積回路製造方法は、スタン
ダードセル設計法を用いて半導体素子用のスタンダード
セルを配置してスタンダードセル間を配線して半導体回
路図を作成する工程と、半導体回路図に基づいて半導体
回路用の配線接続情報を作成する工程と、スタンダード
セルを配置し配線接続情報に従ってスタンダードセルを
相互に配線する工程と、シンボリックセルレイアウトを
生成するようにスタンドードセルを一対一に対応するシ
ンボリックセルに置き換える工程と、シンボリックセル
レイアウトに従ってスティック図を作成する工程と、ス
ティック図のシンボリックセルに含まれる各トランジス
タのディメンジョンを変更し、シンボリックセル内の隣
接するトランジスタのコンタクト、ビア、配線を共有化
し、トランジスタ内の配線径路を最短化し、かつトラン
ジスタの構成面積が最小になるようにトランジスタのコ
ンタクト、ビア、配線のスライディングを変更する工程
と、前記トランジスタの変更が行われたシンボリックセ
ルの配置配線に従ってマスクパターンを形成する工程
と、該マスクパターンを用いて半導体基板上に半導体素
子を形成するとともに半導体素子間の配線を行う工程と
を含むことを特徴とする。
（実施例） 第３図は、本発明による集積回路設計方法の実施例を
示すフローチャートである。先ず、EWS（Engineering W
orkstation）によって、回路図を作成する（ステップ
１）。この回路図の例を第４図に示す。次に、この回路
図に基づいて回路記述をネットを作成する（ステップ
３）。この回路記述ネットはセル間の配線接続情報であ
る。第５図に第４図の回路図に対する回路記述ネットの
例を示す。次に、router（自動配線ツール）にてセルの
配置配線を行う（ステップ５）。ここまでは、従来のス
タンダードセル方式と同じである。次に、このスタンダ
ードセルの夫々をシンボリックセルに置き換える（ステ
ップ７）。この処理は、スタンダードセルとシンボリッ
クセルに一対一に対応しているので容易に為しえる。そ
の上で、トランジスタのディメンジョンをシンボリック
セルと用いる面積に応じて指定する（ステップ９）。セ
ル配置がチップの一部に用いた多くの場合、スタンダー
ドセルのものの1/3〜1/4程度のディメンジョンでよくな
っている。最後に、この新しいディメンジョンに従って
縮小されたマスクパターンを発生させる（ステップ1
1）。第６図、第７図に、ディメンジョン変更前と後の
パターンの例を示す。ここでは、Ｐチャンネル幅を85ミ
クロンから30ミクロンに、Ｎチャンネル幅を62ミクロン
から20ミクロンに狭めた場合である。この後の処理は、
このパターンによって作成した実際のマスクを用いて従
来のLSI製造方法に従って行われる。
示すフローチャートである。先ず、EWS（Engineering W
orkstation）によって、回路図を作成する（ステップ
１）。この回路図の例を第４図に示す。次に、この回路
図に基づいて回路記述をネットを作成する（ステップ
３）。この回路記述ネットはセル間の配線接続情報であ
る。第５図に第４図の回路図に対する回路記述ネットの
例を示す。次に、router（自動配線ツール）にてセルの
配置配線を行う（ステップ５）。ここまでは、従来のス
タンダードセル方式と同じである。次に、このスタンダ
ードセルの夫々をシンボリックセルに置き換える（ステ
ップ７）。この処理は、スタンダードセルとシンボリッ
クセルに一対一に対応しているので容易に為しえる。そ
の上で、トランジスタのディメンジョンをシンボリック
セルと用いる面積に応じて指定する（ステップ９）。セ
ル配置がチップの一部に用いた多くの場合、スタンダー
ドセルのものの1/3〜1/4程度のディメンジョンでよくな
っている。最後に、この新しいディメンジョンに従って
縮小されたマスクパターンを発生させる（ステップ1
1）。第６図、第７図に、ディメンジョン変更前と後の
パターンの例を示す。ここでは、Ｐチャンネル幅を85ミ
クロンから30ミクロンに、Ｎチャンネル幅を62ミクロン
から20ミクロンに狭めた場合である。この後の処理は、
このパターンによって作成した実際のマスクを用いて従
来のLSI製造方法に従って行われる。
以上、好ましい実施例について説明したが、本発明に
は多くの変形例やその他の実施例があることは言うまで
もない。
は多くの変形例やその他の実施例があることは言うまで
もない。
［発明の効果］ 以上の様に本発明によれば、従来のスタンダードセル
方式と同等の労力と時間で、マニュアル設計に近い集積
度を持ったLSIが設計できる。
方式と同等の労力と時間で、マニュアル設計に近い集積
度を持ったLSIが設計できる。
第１図は、シンボリックスティック図の例である。 第２図は、第１図のシンボリックスティック図に対応す
るパターンを示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法で使用する回路図と対応する回路記述ネットを示
す。 第６図及び第７図は、トランジスタのディメンジョンの
変更前後のパターンを示す図である。 第８図は隣接するトランジスタで共有化出来る部分を共
有化した例。
るパターンを示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法で使用する回路図と対応する回路記述ネットを示
す。 第６図及び第７図は、トランジスタのディメンジョンの
変更前後のパターンを示す図である。 第８図は隣接するトランジスタで共有化出来る部分を共
有化した例。
Claims (1)
- 【請求項１】スタンダードセル設計法を用いて半導体素
子用のスタンダードセルを配置しスタンダードセル間を
配線して半導体回路図を作成する工程と、半導体回路図
に基づいて半導体回路用の配線接続情報を作成する工程
と、スタンダードセルを配置し配線接続情報に従ってス
タンダードセルを相互に配線する工程と、シンボリック
セルレイアウトを生成するようにスタンダードセルを一
対一に対応するシンボリックセルに置き換える工程と、
シンボリックセルレイアウトに従ってスティック図を作
成する工程と、スティック図のシンボリックセルに含ま
れる各トランジスタのディメンジョンを変更し、シンボ
リックセル内の隣接するトランジスタのコンタクト、ビ
ア、配線を共有化し、トランジスタ内の配線経路を最短
化し、かつトランジスタの構成面積が最小になるように
トランジスタのコンタクト、ビア、配線のスライディン
グを変更する工程と、前記トランジスタの変更が行われ
たシンボリックセルの配置配線に従ってマスクパターン
を形成する工程と、該マスクパターンを用いて半導体基
板上に半導体素子を形成するとともに半導体素子間の配
線を行う工程とを含むことを特徴とする半導体集積回路
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315895A JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
| US07/795,533 US5369596A (en) | 1990-11-22 | 1991-11-21 | Semiconductor integrated circuit fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315895A JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188750A JPH04188750A (ja) | 1992-07-07 |
| JP2509755B2 true JP2509755B2 (ja) | 1996-06-26 |
Family
ID=18070899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315895A Expired - Fee Related JP2509755B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体集積回路製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5369596A (ja) |
| JP (1) | JP2509755B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3479538B2 (ja) * | 1991-12-26 | 2003-12-15 | テキサス インスツルメンツ インコーポレイテツド | 半導体集積回路を製作する方法 |
| JPH06102659A (ja) * | 1992-09-22 | 1994-04-15 | Toshiba Corp | マスク・レイアウト生成方法 |
| US5493510A (en) * | 1992-11-10 | 1996-02-20 | Kawasaki Steel Corporation | Method of and apparatus for placing blocks in semiconductor integrated circuit |
| US5483461A (en) * | 1993-06-10 | 1996-01-09 | Arcsys, Inc. | Routing algorithm method for standard-cell and gate-array integrated circuit design |
| US6363518B1 (en) * | 1993-11-04 | 2002-03-26 | Cadence Design Systems, Inc. | Automated positioning of relative instances along a given dimension |
| JP3139896B2 (ja) * | 1993-11-05 | 2001-03-05 | 株式会社東芝 | 半導体レイアウト方法 |
| JP3202490B2 (ja) * | 1994-07-22 | 2001-08-27 | 株式会社東芝 | 集積回路のレイアウト方法及び集積回路のレイアウト装置 |
| IL111708A (en) * | 1994-11-21 | 1998-03-10 | Chip Express Israel Ltd | Array mapping goes |
| US5537580A (en) * | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
| US5557534A (en) * | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
| US5689432A (en) * | 1995-01-17 | 1997-11-18 | Motorola, Inc. | Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method |
| US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
| US5987241A (en) * | 1997-01-09 | 1999-11-16 | Hewlett-Packard Company | Routing techniques to assure electrical integrity in datapath blocks |
| US5877964A (en) * | 1997-01-10 | 1999-03-02 | International Business Machines Corporation | Semiconductor device compensation system and method |
| US5936868A (en) * | 1997-03-06 | 1999-08-10 | Harris Corporation | Method for converting an integrated circuit design for an upgraded process |
| JP2000138292A (ja) * | 1998-10-30 | 2000-05-16 | Fujitsu Ltd | エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体 |
| JP3819186B2 (ja) * | 1999-09-22 | 2006-09-06 | 株式会社東芝 | スタンダードセル、半導体集積回路およびそのレイアウト方法 |
| US6467074B1 (en) | 2000-03-21 | 2002-10-15 | Ammocore Technology, Inc. | Integrated circuit architecture with standard blocks |
| JP4521088B2 (ja) * | 2000-03-27 | 2010-08-11 | 株式会社東芝 | 半導体装置 |
| DE10017767A1 (de) * | 2000-04-10 | 2001-10-18 | Infineon Technologies Ag | Verfahren zur Herstellung von Masken für die Fertigung von Halbleiterstrukturen |
| JP3526450B2 (ja) * | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
| JP2003158090A (ja) * | 2001-11-21 | 2003-05-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3772536A (en) * | 1967-09-20 | 1973-11-13 | Trw Inc | Digital cell for large scale integration |
| US4377849A (en) * | 1980-12-29 | 1983-03-22 | International Business Machines Corporation | Macro assembler process for automated circuit design |
| US4484292A (en) * | 1981-06-12 | 1984-11-20 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
| US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
| US4584653A (en) * | 1983-03-22 | 1986-04-22 | Fujitsu Limited | Method for manufacturing a gate array integrated circuit device |
| US4580228A (en) * | 1983-06-06 | 1986-04-01 | The United States Of America As Represented By The Secretary Of The Army | Automated design program for LSI and VLSI circuits |
| JPS60115241A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | Ｌｓｉ装置用論理セルおよびこれを用いたｌｓｉ装置 |
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| US5097422A (en) * | 1986-10-10 | 1992-03-17 | Cascade Design Automation Corporation | Method and apparatus for designing integrated circuits |
| US5231590A (en) * | 1989-10-13 | 1993-07-27 | Zilog, Inc. | Technique for modifying an integrated circuit layout |
| JP2746762B2 (ja) * | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
-
1990
- 1990-11-22 JP JP2315895A patent/JP2509755B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-21 US US07/795,533 patent/US5369596A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5369596A (en) | 1994-11-29 |
| JPH04188750A (ja) | 1992-07-07 |
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