JP3526450B2 - 半導体集積回路およびスタンダードセル配置設計方法 - Google Patents

半導体集積回路およびスタンダードセル配置設計方法

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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）およびスタンダードセル配置設計方法に係
り、特にスタンダードセル方式半導体集積回路のセルア
レイの基板コンタクト(substrate contact) の配置に関
するものである。
【０００２】
【従来の技術】スタンダードセル方式のＬＳＩを設計す
る際には、予め標準設計されたスタンダードセルをＣＡ
Ｄ（computer aided design ）ツールあるいはＥＤＡ
（electronic design automation）ツールを用いて配置
してセルアレイを形成し、スタンダードセルを組み合わ
せて所望の回路を構成する。
【０００３】図５（ａ）、（ｂ）は、従来のスタンダー
ドセルにおける配置パターンを示す平面図である。
【０００４】図５（ａ）のスタンダードセル５０ａは、
Ｎウェル領域上に形成するＰＭＯＳトランジスタの活性
領域のパターン５１と、Ｐウェル領域上に形成するＮＭ
ＯＳトランジスタの活性領域のパターン５２と、上記２
つのトランジスタ（ＣＭＯＳトランジスタ）に共通のゲ
ート配線のパターン５３と、ゲート配線パターン５３の
両端方向側でＮウェル領域およびＰウェル領域に対応し
てコンタクトする一対の基板コンタクトのパターン５４
の配置関係を規定している。
【０００５】図５（ｂ）のスタンダードセル５０ｂは、
Ｎウェル領域上に形成するＰＭＯＳトランジスタの活性
領域のパターン５１と、Ｐウェル領域上に形成するＮＭ
ＯＳトランジスタの活性領域のパターン５２と、上記２
つのトランジスタ（ＣＭＯＳトランジスタ）に共通のゲ
ート配線のパターン５３と、各トランジスタの片側でＮ
ウェル領域およびＰウェル領域に対応してコンタクトす
る一対の基板コンタクトのパターン５４の配置関係を規
定している。
【０００６】図６は、図５（ａ）のスタンダードセルを
配置したセルアレイの一部を示す平面図である。
【０００７】即ち、図５（ａ）のスタンダードセル５０
ａのアレイを構成し、所望の信号配線および電源系を施
すことにより所望の回路を構成することが可能になる。
例えばスタンダードセル５０ａを１個用いることにより
例えばＣＭＯＳインバータ回路を構成し、スタンダード
セル５０ａを２個用いることにより例えばＣＭＯＳフリ
ップフロップ回路を構成することが可能になる。
【０００８】上記のように設計される従来のスタンダー
ドセル方式のＬＳＩは、セルアレイのスタンダードセル
の全てに一対の基板コンタクト５４が配置されているの
で、集積回路チップ全体としては必要以上に基板コンタ
クト５４が配置されている。
【０００９】このような必要以上の余分な基板コンタク
トの領域により、チップ上の単位面積当りのセル集積度
が低下する。換言すれば、スタンダードセルのアレイの
サイズが増大し、チップサイズの増大およびチップ上の
配置配線のリソースの減少をまねくことになる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
スタンダードセル方式のＬＳＩは、スタンダードセルの
アレイのサイズが増大し、チップサイズの増大およびチ
ップ上の配置配線のリソースの減少をまねくという問題
があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、スタンダードセルのアレイのサイズの増大を
抑制し、チップサイズの増大およびチップ上の配置配線
のリソースの減少を抑制し得る半導体集積回路およびス
タンダードセル配置設計方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明の第１の半導体集
積回路は、基板コンタクトのパターンが配置されない第
１のスタンダードセルと基板コンタクトのパターンが配
置された第２のスタンダードセルとが混在して配置さ
れ、所望のスタンダードセルの相互間に当該セルの基板
領域とのコンタクトをとるための基板コンタクトが配置
されており、前記第１のスタンダードセルは、Ｎウェル
領域上に形成するＰＭＯＳトランジスタの活性領域のパ
ターンと、Ｐウェル領域上に形成するＮＭＯＳトランジ
スタの活性領域のパターンと、前記２つのトランジスタ
に共通のゲート配線のパターンの配置関係が規定されて
おり、基板コンタクトのパターンの配置は規定されてお
らず、前記第２のスタンダードセルは、前記第１のスタ
ンダードセルと同様のスタンダードセルを２組並べて配
列し、２組のスタンダードセルの相互間に、Ｎウェル領
域およびＰウェル領域に対応してコンタクトする一対の
基板コンタクトのパターンの配置関係が規定されている
ことを特徴とする。
【００１３】本発明の第２の半導体集積回路は、基板コ
ンタクトのパターンが配置されない第１のスタンダード
セルが複数配置されるとともに、前記複数の第１のスタ
ンダードセルの所望のセル相互間に当該セルの基板領域
とのコンタクトをとるための基板コンタクトが配置され
ており、前記第１のスタンダードセルは、Ｎウェル領域
上に形成するＰＭＯＳトランジスタの活性領域のパター
ンと、Ｐウェル領域上に形成するＮＭＯＳトランジスタ
の活性領域のパターンと、前記２つのトランジスタに共
通のゲート配線のパターンの配置関係が規定されてお
り、基板コンタクトのパターンの配置は規定されていな
いことを特徴とする。
【００１４】
【００１５】
【００１６】本発明の第１のスタンダードセル配置設計
方法は、スタンダードセル方式半導体集積回路のセルア
レイ形成予定領域にスタンダードセルを配置設計する
際、並置される複数列のセル列からなるセルアレイ形成
予定領域上の各セル列にそれぞれ一定のルールで基板コ
ンタクトのパターンを配置するステップと、基板コンタ
クトのパターンが配置されない第１のスタンダードセル
を複数配置するステップと、前記複数の第１のスタンダ
ードセルの相互間に所望の配線のパターンを配置すると
ともに、前記基板コンタクトに接続する電源系の配線の
パターンを配置して所望の回路を構成するステップとを
具備することを特徴とする。
【００１７】本発明の第２のスタンダードセル配置設計
方法は、スタンダードセル方式半導体集積回路のセルア
レイ形成予定領域にスタンダードセルを配置設計する
際、並置される複数列のセル列からなるセルアレイ形成
予定領域上の各セル列にそれぞれ一定のルールで基板コ
ンタクトのパターンを配置するステップと、基板コンタ
クトのパターンが配置されない第１のスタンダードセル
と基板コンタクトのパターンが配置される第２のスタン
ダードセルを混在させて配置するステップと、前記各ス
タンダードセルの相互間に所望の配線のパターンを配置
するとともに、前記基板コンタクトに接続する電源系の
配線のパターンを配置して所望の回路を構成するステッ
プとを具備することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１９】＜第１の実施形態に係るＬＳＩおよびスタ
ンダードセル配置設計方法＞図１（ａ）および（ｂ）
は、本発明の第１の実施形態に係るスタンダードセル方
式のＬＳＩのチップ上に配置される２種類のスタンダー
ドセルにおける配置パターン例を示す平面図である。
【００２０】図１（ａ）に示す第１のスタンダードセル
１０は、ＬＳＩチップ１のＮウェル領域上に形成するＰ
ＭＯＳトランジスタの活性領域のパターン１１と、Ｐウ
ェル領域上に形成するＮＭＯＳトランジスタの活性領域
のパターン１２と、上記２つのトランジスタ（ＣＭＯＳ
トランジスタ）に共通のゲート配線のパターン１３の配
置関係を規定するものであり、基板コンタクトのパター
ンの配置を規定していない。
【００２１】図１（ｂ）に示す第２のスタンダードセル
１５は、図１（ａ）に示す第１のスタンダードセル１０
と同様のスタンダードセルを２組並べて配列し、２組の
スタンダードセルの相互間に、ＬＳＩチップ１のＮウェ
ル領域およびＰウェル領域に対応してコンタクトする一
対の基板コンタクトのパターン１６の配置関係を規定し
ている。
【００２２】図２（ａ）および（ｂ）は、第１の実施形
態として、図１（ａ）および（ｂ）に示した２種類のス
タンダードセルをＥＤＡツールを用いて配置してセルア
レイを構成する過程を示す平面図である。
【００２３】即ち、図２（ａ）に示すように、スタンダ
ードセル方式のＬＳＩのセルアレイ形成予定領域に、第
１のスタンダードセル１０と第２のスタンダードセル１
５とを混在させて配置設計する際、電源供給能力の不足
を補う必要がある場合に後述する基板コンタクトのパタ
ーン２１の追加配置を予定する予定領域２２を１個ある
いは複数個設けておく。なお、セルの配置上、空き領域
が生じる場合にはそれを基板コンタクト追加配置予定領
域２２として利用してもよい。
【００２４】また、基板コンタクト２１を追加する配置
は、各セル列２０内に基板コンタクトのパターン１６、
２１がほぼ均等に分布するようなルール、あるいはウェ
ル領域における電流密度がほぼ均等に分布するようなル
ールなどにしたがって決定してもよい。このようなルー
ルにしたがう基板コンタクトのパターン２１の追加配置
は、ＥＤＡツールに新規に機能を持たせることで可能で
ある。
【００２５】次に、図２（ｂ）に示すように、基板コン
タクト追加配置予定領域２２に、Ｎウェル領域およびＰ
ウェル領域に対応してコンタクトする一対の基板コンタ
クトのパターン２１を配置する。
【００２６】そして、所望の配線パターン（図示せず）
を配置して所望の回路を構成する。この際、各スタンダ
ードセルのＮウェル領域２の上方でＮウェル領域用の各
基板コンタクト１６、２１に接続する直線状の電源配線
（Ｖcc配線）のパターン２３を配置し、各スタンダード
セルのＰウェル領域３の上方でＰウェル領域用の各基板
コンタクト１６、２１に接続する直線状の接地配線（Ｖ
ss配線）のパターン２４を配置する。
【００２７】したがって、上記したような配置により、
第１のスタンダードセル１０を１個用いることにより例
えばＣＭＯＳインバータ回路を構成し、第２のスタンダ
ードセル１５を１個用いることにより例えばＣＭＯＳフ
リップフロップ回路を構成することが可能になる。
【００２８】なお、第１のスタンダードセル１０は、基
板コンタクトのパターンの配置を規定した従来例のスタ
ンダードセル５０ａ、５０ｂと比べて、パターン面積が
３０％程度も減少している。
【００２９】このようなパターン面積の減少効果は、前
述したようにトランジスタ数が少ない第１のスタンダー
ドセル１０のように、基板コンタクトのパターンを配置
した場合にパターン面積の増大分が大きくなるようなセ
ルほど顕著になる。
【００３０】これに対して、前述したようにトランジス
タ数が比較的多い第２のスタンダードセル１５のよう
に、基板コンタクトのパターンを配置した場合にパター
ン面積の増大分が小さなセルには、基板コンタクトのパ
ターン１６を配置しておくものとする。
【００３１】上記のように設計される第１の実施形態に
係るスタンダードセル方式ＬＳＩは、基板コンタクトの
パターンが配置されない第１のスタンダードセル１０と
基板コンタクトのパターン１６が配置された第２のスタ
ンダードセル１５とが混在して配置され、第１のスタン
ダードセル１０の近傍など所望の位置に基板コンタクト
のパターン２１が追加配置されている。
【００３２】つまり、セルアレイのスタンダードセルの
一部（第２のスタンダードセル１５）および所望の位置
（基板コンタクト追加配置予定領域２２）にのみ基板コ
ンタクトのパターン１６、２１が配置されている。
【００３３】したがって、基板コンタクトのパターン１
６、２１はチップレベル全体として適正に配置されるこ
とになり、必要以上の余分な基板コンタクトの領域が存
在しなくなるので、チップ上の単位面積当りのセル集積
度が向上する。換言すれば、スタンダードセルのアレイ
のサイズの増大を抑制し、チップサイズの増大およびチ
ップ上の配置配線のリソースの減少を抑制することがで
きる。
【００３４】＜第２の実施形態に係るＬＳＩおよびスタ
ンダードセル配置設計方法＞図３（ａ）および（ｂ）
は、第２の実施形態として、図１（ａ）に示したスタン
ダードセル１０をＥＤＡツールを用いて配置してセルア
レイを構成する過程を示す平面図である。
【００３５】第２の実施形態においては、まず、図３
（ａ）に示すように、セルアレイ形成予定領域内のセル
列３０におけるＮウェル領域３１上およびＰウェル領域
３２上に一定のルールで予め基板コンタクトのパターン
３３（または、基板コンタクトのパターン３３のみのセ
ル）を配置しておく。
【００３６】この後、図３（ｂ）に示すように、Ｎウェ
ル領域３１上およびＰウェル領域３２上に、例えば図１
（ａ）に示したような基板コンタクトのパターンが配置
されないスタンダードセル１０を配置し、所望の配線パ
ターン（図示せず）を配置して所望の回路を構成する。
【００３７】この際、図２（ｂ）中に示したようなＶcc
配線のパターン２３を、Ｎウェル領域の上方でＮウェル
領域用の各基板コンタクトを直線状に連ねるように配置
し、図２（ｂ）中に示したようなＶss配線のパターン２
４を、Ｐウェル領域の上方でＰウェル領域用の各基板コ
ンタクトを直線状に連ねるように配置する。
【００３８】なお、図３（ａ）、（ｂ）において、図１
（ａ）、図２（ｂ）中と同一部分には同一符号を付して
いる。
【００３９】上記のように設計される第２の実施形態に
係るスタンダードセル方式ＬＳＩは、セルアレイ形成予
定領域におけるＮウェル領域３１上およびＰウェル領域
３２上に一定のルールで配置された基板コンタクトのパ
ターン３３の近傍などに、基板コンタクトのパターンが
配置されない第１のスタンダードセル１０が配置されて
いる。つまり、第１のスタンダードセル１０および所望
の位置にのみ基板コンタクトのパターン３３が配置され
ている。
【００４０】したがって、基板コンタクトはチップレベ
ル全体として適正に配置されることになり、必要以上の
余分な基板コンタクトの領域が存在しなくなるので、ス
タンダードセルのアレイのサイズの増大を抑制し、チッ
プサイズの増大およびチップ上の配置配線のリソースの
減少を抑制することができる。
【００４１】＜第３の実施形態に係るＬＳＩおよびスタ
ンダードセル配置設計方法＞図４（ａ）および（ｂ）
は、第３の実施形態として、図１（ａ）および（ｂ）に
示した２種類のスタンダードセル１０、１５をＥＤＡツ
ールを用いて配置してセルアレイを構成する過程を示す
平面図である。なお、図４（ａ）、（ｂ）において、図
１（ａ）および（ｂ）、図２（ｂ）中と同一部分には同
一符号を付している。
【００４２】第３の実施形態においては、まず、図４
（ａ）に示すように、セルアレイ形成予定領域のセル列
３０におけるＮウェル領域３１上およびＰウェル領域３
２上に一定のルールで予め基板コンタクトのパターン３
３（または、基板コンタクトのパターン３３のみのセ
ル）を配置しておく。
【００４３】この後、図４（ｂ）に示すように、Ｎウェ
ル領域３１上およびＰウェル領域３２上に、例えば図１
（ａ）に示したような基板コンタクトのパターンが配置
されない第１のスタンダードセル１０と、例えば図１
（ｂ）に示したような基板コンタクトのパターン１６が
配置された第２のスタンダードセル１５とを混在させて
配置し、所望の配線パターン（図示せず）を配置して所
望の回路を構成する。
【００４４】この際、図２（ｂ）中に示したようなＶcc
配線のパターン２３を、Ｎウェル領域の上方でＮウェル
領域用の各基板コンタクトを直線状に連ねるように配置
し、図２（ｂ）中に示したようなＶss配線のパターン２
４を、Ｐウェル領域の上方でＰウェル領域用の各基板コ
ンタクトを直線状に連ねるように配置する。
【００４５】なお、従来の基板コンタクトパターンを有
するスタンダードセルの平均のセル幅が９グリッド、基
板コンタクトパターンの大きさが２グリッドであると、
例えば１００グリッドの面積には平均１１セル（９９グ
リッド幅）を配置できるが、そのうちの２２（＝２×１
１）グリッドを過剰な基板コンタクトパターンが占め
る。
【００４６】これに対して、前記各実施形態に係るＬＳ
Ｉおよびスタンダードセル配置設計方法において、基板
コンタクトパターンを追加配置する条件として、例えば
１００グリッド毎に基板コンタクトパターンを１個配置
することを考えた場合には、１００グリッドの面積の殆
どを全てのセルの配置、配線に割り当てることが可能に
なる。したがって、セル全体に上記したような条件で配
置ができる場合には、面積の削減割合は約２２％（＝２
２／１００）になる。
【００４７】また、第２、第３の実施形態に係るスタン
ダードセル配置設計方法においては、予め基板コンタク
トのパターン３３（または、基板コンタクトのパターン
３３のみのセル）を配置したが、所望のスタンダードセ
ルを配置した後に基板コンタクトのパターン３３（また
は、基板コンタクトのパターン３３のみのセル）を適宜
配置してもよい。
【００４８】
【発明の効果】上述したように本発明の半導体集積回路
およびスタンダードセル配置設計方法によれば、スタン
ダードセルのアレイのサイズの増大を抑制し、チップサ
イズの増大およびチップ上の配置配線のリソースの減少
を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るスタンダードセ
ル方式のＬＳＩのチップ上に配置される２種類のスタン
ダードセルにおける配置パターン例を示す平面図。
【図２】本発明の第１の実施形態として図１に示した２
種類のスタンダードセルをＥＤＡツールを用いて配置し
てセルアレイを構成する過程を示す平面図。
【図３】本発明の第２の実施形態として図１（ａ）に示
したスタンダードセルをＥＤＡツールを用いて配置して
セルアレイを構成する過程を示す平面図である。
【図４】本発明の第３の実施形態として図１に示した２
種類のスタンダードセルをＥＤＡツールを用いて配置し
てセルアレイを構成する過程を示す平面図。
【図５】従来のスタンダードセルにおける配置パターン
の一例を示す平面図。
【図６】図５のスタンダードセルを配置したセルアレイ
の一部を示す平面図。
【符号の説明】
１０…第１のスタンダードセル、 １１…ＰＭＯＳトランジスタの活性領域のパターン、 １２…ＮＭＯＳトランジスタの活性領域のパターン、 １３…ゲート配線のパターン、 １５…第２のスタンダードセル、 １６…基板コンタクトのパターン、 ２０…セル列、 ２１…追加された基板コンタクトのパターン、 ２２…基板コンタクト追加配置予定領域、 ２３…Ｖcc配線のパターン、 ２４…Ｖss配線のパターン。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G06F 17/50

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】基板コンタクトのパターンが配置されない
    第１のスタンダードセルと基板コンタクトのパターンが
    配置された第２のスタンダードセルとが混在して配置さ
    れ、所望のスタンダードセルの相互間に当該セルの基板
    領域とのコンタクトをとるための基板コンタクトが配置
    されており、 前記第１のスタンダードセルは、 Ｎウェル領域上に形成するＰＭＯＳトランジスタの活性
    領域のパターンと、Ｐウェル領域上に形成するＮＭＯＳ
    トランジスタの活性領域のパターンと、前記２つのトラ
    ンジスタに共通のゲート配線のパターンの配置関係が規
    定されており、基板コンタクトのパターンの配置は規定
    されておらず、 前記第２のスタンダードセルは、 前記第１のスタンダードセルと同様のスタンダードセル
    を２組並べて配列し、２組のスタンダードセルの相互間
    に、Ｎウェル領域およびＰウェル領域に対応してコンタ
    クトする一対の基板コンタクトのパターンの配置関係が
    規定されている ことを特徴とする半導体集積回路。
  2. 【請求項２】基板コンタクトのパターンが配置されない
    第１のスタンダードセルが複数配置されるとともに、前
    記複数の第１のスタンダードセルの所望のセル相互間に
    当該セルの基板領域とのコンタクトをとるための基板コ
    ンタクトが配置されており、 前記第１のスタンダードセルは、 Ｎウェル領域上に形成するＰＭＯＳトランジスタの活性
    領域のパターンと、Ｐウェル領域上に形成するＮＭＯＳ
    トランジスタの活性領域のパターンと、前記２つのトラ
    ンジスタに共通のゲート配線のパターンの配置関係が規
    定されており、基板コンタクトのパターンの配置は規定
    されていない ことを特徴とする半導体集積回路。
  3. 【請求項３】スタンダードセル方式半導体集積回路のセ
    ルアレイ形成予定領域にスタンダードセルを配置設計す
    る際、並置される複数列のセル列からなる セルアレイ形成予定
    領域上の各セル列にそれぞれ一定のルールで基板コンタ
    クトのパターンを配置するステップと、 基板コンタクトのパターンが配置されない第１のスタン
    ダードセルを複数配置するステップと、 前記複数の第１のスタンダードセルの相互間に所望の配
    線のパターンを配置するとともに、前記基板コンタクト
    に接続する電源系の配線のパターンを配置して所望の回
    路を構成するステップとを具備することを特徴とするス
    タンダードセル配置設計方法。
  4. 【請求項４】スタンダードセル方式半導体集積回路のセ
    ルアレイ形成予定領域にスタンダードセルを配置設計す
    る際、並置される複数列のセル列からなる セルアレイ形成予定
    領域上の各セル列にそれぞれ一定のルールで基板コンタ
    クトのパターンを配置するステップと、 基板コンタクトのパターンが配置されない第１のスタン
    ダードセルと基板コンタクトのパターンが配置される第
    ２のスタンダードセルを混在させて配置するステップ
    と、 前記各スタンダードセルの相互間に所望の配線のパター
    ンを配置するとともに、前記基板コンタクトに接続する
    電源系の配線のパターンを配置して所望の回路を構成す
    るステップとを具備することを特徴とするスタンダード
    セル配置設計方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344426B2 (en) 2009-12-25 2013-01-01 Panasonic Corporation Semiconductor device and design method thereof

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357409B2 (ja) 2004-12-17 2009-11-04 株式会社東芝 半導体集積回路装置及びその設計方法
CN100442525C (zh) * 2004-12-20 2008-12-10 松下电器产业株式会社 单元、标准单元、使用标准单元的布局方法和半导体集成电路
US7217966B1 (en) * 2005-02-18 2007-05-15 National Semiconductor Corporation Self-protecting transistor array
JP2006269787A (ja) 2005-03-24 2006-10-05 Toshiba Corp 半導体集積回路装置及びその設計方法
US7402846B2 (en) * 2005-10-20 2008-07-22 Atmel Corporation Electrostatic discharge (ESD) protection structure and a circuit using the same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
GB2439759A (en) * 2006-06-30 2008-01-09 X Fab Uk Ltd RF-CMOS transistor array
JP2008153435A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体集積回路
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7737472B2 (en) 2007-04-05 2010-06-15 Panasonic Corporation Semiconductor integrated circuit device
JP5126963B2 (ja) * 2007-12-10 2013-01-23 ルネサスエレクトロニクス株式会社 半導体集積回路
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101749351B1 (ko) 2008-07-16 2017-06-20 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
TWI406146B (zh) * 2009-02-20 2013-08-21 Accton Technology Corp 電路模組化設計方法
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
CN103853874B (zh) * 2012-12-06 2017-08-08 台湾积体电路制造股份有限公司 具有不同阈值电压的单元布局方法、实现系统和形成布局
US9640444B2 (en) 2014-07-23 2017-05-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10403621B2 (en) 2014-10-29 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit layout, layout method and system for implementing the method
KR102333446B1 (ko) * 2015-11-09 2021-11-30 삼성전자주식회사 반도체 장치 및 반도체 시스템
JP6836137B2 (ja) 2016-11-17 2021-02-24 セイコーエプソン株式会社 半導体装置及びそのレイアウト設計方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4161662A (en) * 1976-01-22 1979-07-17 Motorola, Inc. Standardized digital logic chip
EP0177336B1 (en) * 1984-10-03 1992-07-22 Fujitsu Limited Gate array integrated device
US4928160A (en) * 1989-01-17 1990-05-22 Ncr Corporation Gate isolated base cell structure with off-grid gate polysilicon pattern
US5021856A (en) * 1989-03-15 1991-06-04 Plessey Overseas Limited Universal cell for bipolar NPN and PNP transistors and resistive elements
WO1992002957A1 (en) * 1990-08-10 1992-02-20 Seiko Epson Corporation Semiconductor device
JP2509755B2 (ja) * 1990-11-22 1996-06-26 株式会社東芝 半導体集積回路製造方法
DE69311596T2 (de) * 1992-02-27 1998-01-02 Philips Electronics Nv Integrierte CMOS-Schaltung
JP2720783B2 (ja) * 1993-12-29 1998-03-04 日本電気株式会社 半導体集積回路
US5877529A (en) * 1996-04-26 1999-03-02 Megamos Corporation Mosfet termination design and core cell configuration to increase breakdown voltage and to improve device ruggedness
US5936868A (en) * 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
US5932900A (en) * 1997-06-20 1999-08-03 Faraday Technology Corporation Flexible cell for gate array
JPH11214662A (ja) 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体装置
JP3076330B1 (ja) 1999-03-18 2000-08-14 日本電気アイシーマイコンシステム株式会社 セル配置方法
US6525350B1 (en) * 1999-07-16 2003-02-25 Kawasaki Steel Corporation Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same
JP3647323B2 (ja) * 1999-07-30 2005-05-11 富士通株式会社 半導体集積回路
JP3819186B2 (ja) * 1999-09-22 2006-09-06 株式会社東芝 スタンダードセル、半導体集積回路およびそのレイアウト方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344426B2 (en) 2009-12-25 2013-01-01 Panasonic Corporation Semiconductor device and design method thereof

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