CN100442525C - 单元、标准单元、使用标准单元的布局方法和半导体集成电路 - Google Patents

Abstract

根据本发明的单元包括多个能传输输入信号或输出信号并且在设计半导体集成电路中用作最小单位的端子，其中该多个端子被布置在沿着Y方向排布的布线网格上，该Y方向为垂直于在自动布局和布线中使用的该单元的电源配线的方向，并具有沿着平行于该电源配线的方向的X方向延伸的形状，更明确地，这样的形状例如是所述端子的较长侧尺寸等于“沿着X方向的布线网格间隔+配线宽度”。根据这种结构，可以减小单元面积，这有利地引起芯片面积的缩减。

Description

单元、标准单元、使用标准单元的布局方法和半导体集成电路

技术领域

本发明涉及为了更高集成度和减小面积的标准单元、标准单元库和标准单元的布局方法。

背景技术

在使用带有网格设计方案的自动布局&布线(布局和布线)工具的LSI布图设计中，用于输入/输出信号通信的单元端子必须位于沿着X和Y方向的布线网格的交点处。为了满足这个要求，有必要将单元的高度设置成沿着Y方向排列的布线网格之间间隔的整数倍，并将单元的宽度设置成沿着X方向排列的布线网格之间间隔的整数倍。另外，当单元被相邻放置而中间没有间隙时，端子可能不能位于网格交点处。X方向表示沿着标准单元的电源布线的方向，而Y方向表示垂直于电源布线的方向。

根据日本未审专利公开No.61-44444中叙述的设计标准单元的常规方法，单元的高度和宽度分别设置成布线网格之间间隔的整数倍，以便当单元被相邻放置而中间没有间隙时，端子可以总是位于网格交点处。并且，自动布局&布线工具决定单元的位置，以便它们的端子位于网格交点处。于是，自动布局&布线工具确定单元被放置的位置，以便端子的位置位于布线网格的交点处。

图17是根据常规技术的标准单元的布图。在图17中，C41、C42和C43表示标准单元，T表示能在标准单元中传输输入信号或输出信号的端子，并且G表示栅电极。因为沿着X方向提供电源配线，所以栅电极G沿着Y方向延伸。图17示出当沿着X方向的单元宽度Lc不是沿着X方向的布线网格的间隔Lx的整数倍时，端子T不能位于网格交点处。

布置在图17上部的单元C41、C42和C43的宽度均不是沿着X方向的布线网格间隔Lx的整数倍。在上述的示例中，为了简化描述，单元C41、C42和C43是相同的。单元C41和C43的端子T位于网格交点处，而单元C42的端子T没有位于网格交点处。换言之，单元C42的端子T在自动布局&布线设计中未能被连接。为了避免这种失败，作为一般对策，提供区域R1、R2和R3，以按照布置与位于图17下部的单元C51、C52和C53相同的方式，将单元宽度调整为布线网格间隔的整数倍。作为调整的结果，单元C51、C52和C53的起点O51、O52和O53位于沿着X和Y方向彼此相邻的布线网格之间的中点。因此，所有的端子T都可以位于网格交点处。

然而，在常规技术中提供区域R1、R2和R3仅仅排他地用于调整，通常它们是不必要的，也不能包括电路需要的诸如晶体管和配线的任何设备。结果，单元面积增加，这是阻碍LSI面积减小的因素之一。

进一步，在常规技术中，在带有网格设计方案的自动布局&布线工具中执行自动布局时，每个单元都基于布线网格布置。因此，当如图17上部所示的单元C41、C42和C43中的单元宽度不是布线网格的整数倍时，单元不能如图17上部所示的那样相邻放置而中间没有间隔。在自动布局中，单元实际上被布置成如图17下部所示的那样。因为单元C41、C42和C43在图17所示的示例中是相同的，所以在自动布局中使用单元C41、C42和C43的宽度作为布局网格，并且基于布局网格在自动布局中如图17上部所示那样布置单元是可能的。然而，当多个待布置的单元包括不相同的单元并且被设计成宽度任意时，就不能应用上述方式的自动布局。

进一步，随着工艺的微型化，当栅电极之间的间隔和栅电极的栅极宽度在图案中不规则时，最终获得的栅电极最终尺寸的精度由于光学邻近效应而恶化。当栅电极最终尺寸的精度恶化时，半导体集成电路的相应晶体管的性能愈加易变，这导致半导体集成电路的性能的可变性增加。因此，屈强比下降。

为了解决上述问题，作为现有技术，在每个晶体管中已经广泛采用OPC(光学邻近效应修正)，然而，在每个晶体管中处理OPC浪费大量时间。因此，如日本未审专利公开No.H10-32253所述，将每个标准单元中栅电极的间隔和宽度设置成规则的，以便在常规技术中按标准单元处理OPC。

图18示出上述常规技术对图17所示的标准单元的应用结果。图17和图18中相似的元件提供有相似的标记。将伪栅电极DG提供在布置于图18上部的标准单元C41’、C42’和C43’的单元边界上。这些伪栅电极DG在相邻的标准单元之间共享。栅电极G和伪栅电极DG分别被相等地分割开，并且它们的栅极宽度相等。因此，栅电极图案、栅极宽度和栅极间隔(特别是栅电极图案)不仅在单元内部而且在单元之间都是规则的。在如图18上部的标准单元C41’、C42’和C43’的情况下，栅电极图案、栅极宽度和栅极间隔(特别是栅电极图案)不仅在单元内部而且在单元之间都是规则的。因此，栅电极最终尺寸的精度可以提高。

在单个标准单元的情况下以及在将标准单元彼此相邻布置的情况下，栅极宽度和栅极间隔之间没有差异。因此，可以在每个标准单元中处理OPC。

可以在布置于图17上部的每个标准单元C41、C42、和C43中处理OPC，图17中没有提供伪栅电极DG，因为当从每个标准单元的单元边界到最接近的附近区的栅电极的距离是常数时，从每个标准单元的单元边界到最接近的附近区的栅电极的距离和从相邻的标准单元的单元边界到最接近的附近区的栅电极的距离可以不变。

然而，正如所描述的那样，当提供用于将单元宽度调整为布线网格间隔的整数倍的区域R1、R2和R3时，不能共享位于标准单元的单元边界的栅电极。存在伪电极DG被定位为小于设计规则所允许的最小间隔的可能性，这导致设计规则中的错误。为了避免上述的设计规则中的错误，有必要扩大栅极宽度，例如按照与位于图18下部的伪栅极DG2相同的方式。

尽管当执行这样的栅极宽度扩大时，每个标准单元中的栅极间隔可以维持在不变的水平上，但是在伪栅电极DG2处的栅极宽度变得不规则，这导致栅电极的最终尺寸不精确。进一步，由于每个标准单元中的伪栅电极DG和与之临近的伪栅电极DG2的不同栅极宽度，不能在每个标准单元中处理OPC。因此，不得相对于整个半导体集成电路处理OPC。

当提供区域R1、R2和R3时，尽管从每个标准单元的单元边界到单元中最接近的附近区的栅电极的距离被设置成常数，但是在没有伪栅电极DG和DG2的图17下部的标准单元C51、C52和C53中仍然存在不利条件。为了描述这种不利条件，当提供区域R1、R2和R3时，改变单元边界的位置。在这种情况下，尽管从每个标准单元的单元边界到单元中最接近的附近区的栅电极的距离被设置成常数，但是从单元边界到最接近的附近区的栅电极的距离仍是不定的。因此，不能在每个标准单元中处理OPC。

发明内容

因此，本发明的主要目的是提供能减小单元面积和芯片面积的半导体集成电路。

本发明的另一主要目的是提供尽管工艺微型化仍能提高栅电极最终尺寸的精度、并能在每个标准单元中处理OPC的半导体集成电路。

为了实现上述目的，根据本发明的标准单元是这样的单元，包括多个能传输输入信号或输出信号并在设计半导体集成电路中被用作最小单位的端子，其中多个端子位于沿着Y方向排布的布线网格上，并具有沿着X方向延伸的形状，Y方向是垂直于在自动布局&布线中使用的单元的电源配线的方向，X方向是平行于电源配线的方向。

作为较佳模式，该端子的较短侧尺寸与自动布局&布线中的配线宽度对应，该端子的较长侧尺寸至少是“沿着X方向的布线网格间隔+配线宽度”，并且最多是从沿着X方向单元的单元宽度中减去最小配线间隔而获得的长度。

作为另一较佳模式，该端子的较短侧尺寸与自动布局&布线中的配线宽度对应，该端子的较长侧尺寸等于“沿着X方向的布线网格间隔+配线宽度”。

可以参考稍后将描述的本发明的较佳实施例1，以描述本发明的上述结构。

根据较佳模式，当单元起点的Y坐标位于布线网格中点时，端子都可以位于至少一个网格交点处，而不考虑该单元起点的X坐标。换句话说，对于每个单元起点的X坐标来说，沿着X方向位于布线网格中点是不必要的。因此，在单元中提供任何附加的区域以使所有端子都位于布线网格上或在单元之间产生任何无用区域都是不必要的。因此，可以减小芯片的面积。

端子的尺寸在其较短侧尺寸上可以与自动布局&布线中的配线宽度对应，并且其较长侧尺寸可以通过从沿着X方向的标准单元的单元宽度中减去最小配线间隔而获得。在这种情况下，标准单元布局方法包括布置标准单元的步骤，依照连接信息为布置的标准单元提供临时布线的步骤和从包括在标准单元中的端子的布图中移走任何对配线不必要的部分的步骤。可以参考稍后将描述的本发明的较佳实施例4，以描述这种结构。

根据上述结构，将单元起点的X坐标设置在沿着X方向的布线网格的中点以使所有端子都位于布线网格上是不必要的。因此，在单元中提供任何附加的区域以使所有端子都位于布线网格上或在单元之间产生任何无用区域都是不必要的。因此，可以减小芯片的面积。进一步，作为端子面积减小的结果，布线资源增加，并且增加的布线资源可以最大化地被利用于标准单元之间的布线过程中。因此，整个布线长度可以缩减，作为其结果，由于增加的布线资源，可以期望布线容量的缩减、延迟时间的缩减和设计TAT(周转时间)的缩减。

根据本发明，用于综合操作宏布图设计的标准单元库，包括具有不同于布线网格间隔整数倍的单元宽度的标准单元。可以参考稍后将描述的本发明的较佳实施例2，以描述这种结构。

根据上述结构，对于在单元布局中单元起点的X坐标来说，被设置在网格上或相邻布线网格之间的中点是不必要的，这允许具有最小尺寸的标准单元中间被布置为没有任何间隔。因此，逻辑部分的面积可以减小。

进一步，根据本发明的标准单元布局方法是用于利用标准单元综合操作宏布图的设计方法，其中至少标准单元的单元起点的Y坐标被设置在相邻布线网格之间的中点或在自动布局&布线中的布线网格上，并且标准单元的单元起点的X坐标被设置在相邻布线网格之间的中点或不在布线网格上的位置。

在上述结构中使用的标准单元可以采用先前描述的任何标准单元。可以参考稍后将描述的较佳实施例1-4，以描述标准单元。

根据上述结构，单元起点的X坐标不必位于在布线网格上或处于相邻布线网格之间的中点，这允许具有最小尺寸的标准单元被布置为中间没有任何间隔。因此，逻辑部分的面积可以减小。

根据本发明的标准单元布局方法是用于利用标准单元综合操作宏布图的设计方法，其中该标准单元被临时布置，并且当该临时布置的标准单元的单元起点的Y坐标位于相邻布线网格之间的中点处或在自动布局&布线中的布线网格上、并且该单元起点的X坐标位于相邻布线网格之间的中点处或布线网格上时，该单元起点移至具有该单元起点的标准单元与相邻标准单元相接触的位置。在上述结构中使用的标准单元可以采用先前描述的任何标准单元。可以参考稍后将描述的较佳实施例3，以描述该标准单元。

根据上述结构，对于每个单元起点的X坐标来说，处于X方向的布线网格之间的中点是不必要的。因此，在单元中提供任何附加区域以使所有的端子位于布线网格上变得不必要，或者在单元之间的任何无用区域的产生可以被避免。因此，在半导体集成电路设计中占用的面积可以反映在逻辑部分的面积上，这导致芯片面积的缩减。

根据本发明的标准单元布局方法是用于利用标准单元综合操作宏布图的设计方法，其中该标准单元被临时布置，并且在该临时布置的标准单元包括具有与在自动布局&布线中布线网格间隔的整数倍对应的单元宽度的第一组单元的情况下，第一组单元被每个不必都具有与布线网格间隔的整数倍对应的单元宽度的第二组单元替换。

第二组单元可以包括被包括在根据本发明先前描述的单元库中的标准单元。该替换方法基于自动布局&布线工具不能处理具有不必与布线网格的整数倍对应的单元宽度的单元的假定，其中所述单元起点在替换后改变。

根据上述结构，标准单元的总面积被减小，同时相同的逻辑电路被实现。因此，可以期望基于增加的布线资源的设计TAT的缩减。

根据本发明的标准单元布局方法包括布置具有与自动布局&布线中的配线宽度对应的较短侧尺寸和通过从沿着X方向的单元宽度中减去最小配线间隔获得的较长侧尺寸的标准单元的步骤，根据该标准单元的连接信息为被布置的标准单元提供临时布线的步骤，和从包括在该标准单元中的端子的布图中排除任何对于配线来说不必要的部分的步骤。可以参考稍后将描述的较佳实施例4，以描述这种结构。

根据上述结构，对于单元起点的X坐标来说，位于沿着X方向的布线网格之间的中点以使所有端子都位于布线网格上是不必要的，这从而使得在单元中提供任何附加区域以使所有的端子位于布线网格上是不必要的，或者可以避免单元之间的任何无用区域的产生。因此，可以减小芯片面积。进一步，端子面积的减小导致布线资源的增加，并且增加的布线资源可以最大化标准单元之间的布线过程。于是，整个配线长度可以减小，并且基于增加的布线资源，可以期望配线容量的减小、延迟时间的缩短和设计TAT的缩短。

根据本发明的标准单元是包括多个栅电极的标准单元，其中沿着平行于电源配线的X方向的单元宽度被设置成不同于沿着X方向的布线网格间隔的数值的整数倍。

根据本发明的标准单元是包括多个栅电极的标准单元，其中一些栅电极的栅极间距被设置成不同于沿着平行于标准单元的电源配线的X方向设置的布线网格间隔的值，并且沿着平行于标准单元的电源配线的X方向的单元宽度被设置成栅电极的栅极间距的最小值的整数倍，该栅极间距被设置成不同于沿着X方向设置的布线网格间距的值。

根据上述结构，单元宽度被设置成最小栅极间距的整数倍，以便单元可以基于最小栅极间距被布置而中间没有任何间隔。因此，可以减小芯片面积，并且单元可以被布置为中间没有任何间隔。因此，包括栅极宽度和栅极间隔的栅电极图案可以是规则的。于是，可以提高栅电极最终尺寸的精度，并且可以在每个标准单元中处理OPC。

根据本发明的标准单元包括多个栅电极和多个伪栅电极，其中沿着平行于标准单元电源配线的X方向的单元宽度是栅电极和伪栅电极的栅极间距的最小栅极间距的整数倍，其栅极间距不同于沿着X方向的布线网格间隔。

根据上述结构，单元宽度是最小栅极间距的整数倍，以便单元可以基于最小栅极间距被布置而中间没有任何间隔。因此，可以减小芯片面积，并且单元可以被布置为中间没有任何间隔。因此，包括栅极宽度和栅极间隔的栅电极图案可以是规则的。于是，可以提高栅电极最终尺寸的精度，并且可以在每个标准单元中处理OPC。作为另一个优点，伪栅电极的提供可以进一步提高栅极宽度和栅极间隔的规则性，其很大程度上对在每个标准单元中的OPC处理的便利性做出了贡献。

标准单元的栅极间距较佳地都相等。因此，栅电极的图案可以将完美的规则性给予栅极间距，并且栅电极最终尺寸的精度可以进一步提高。

标准单元的栅电极的栅极宽度中的至少一个较佳地不同于其它栅极宽度。当在栅电极图案的部分中因此丧失规则性时，芯片面积可以减小，栅电极最终尺寸的精度可以提高，并且可以在每个标准单元中处理OPC，同时维持了设计标准单元的自由度。

标准单元较佳地进一步包括多个能传输输入信号或输出信号的端子，其中端子位于沿着垂直于在自动布局&布线中使用的单元的电源配线的Y方向的布线网格上，并且具有沿着平行于电源配线的X方向延伸的形状。

进一步，端子的较短侧尺寸较佳地与自动布局&布线中的配线宽度对应，端子的较长侧尺寸较佳地至少是沿着X方向的布线网格的间隔，并且最多是通过从沿着X方向单元的单元宽度中减去最小配线间隔而获得的长度。

进一步，端子的较短侧尺寸较佳地与自动布局&布线中的配线宽度对应，并且端子的较长侧尺寸较佳地至少是“沿着X方向的布线网格间隔+配线宽度”，并且最多是从沿着X方向单元的单元宽度中减去最小配线间隔获得的长度。

进一步，端子的较短侧尺寸较佳地与自动布局&布线中的配线宽度对应，并且端子的较长侧尺寸较佳地与“沿着X方向的布线网格间隔+配线宽度”对应。

因此，除了芯片面积可以减小这样的优点以外，栅电极最终尺寸的精度可以提高，并且在每个单元电池中都可以处理OPC，端子可以位于至少一个网格交点上，只要单元起点的Y坐标位于布线网格之间的中点，而不考虑单元起点的X坐标。为使之不同，对于单元起点的X坐标来说，处在X方向的布线网格之间的中点是不必要的。因此，任何附加区域都不必要提供在单元中以使所有的端子都位于布线网格上，或者任何无用的区域都不会在单元之间产生。因此，芯片面积可以减小。

在本发明中，标准单元库可以包括上述的标准单元。于是，当设计半导体集成电路时，芯片面积可以减小，栅电极最终尺寸的精度可以减小，并且可以在每个标准单元中处理OPC。

在本发明中，半导体集成电路可以包括上述的标准单元。于是，可以获得能减小芯片面积、提高栅电极最终尺寸的精度和在每个标准单元中处理OPC的半导体集成电路。

根据本发明的标准单元布局方法是用于利用标准单元综合操作宏布图的设计方法，其中至少标准单元的单元起点的Y坐标被设置在相邻布线网格之间的中点或自动布局&布线中的布线网格上，并且该标准单元的单元起点的X坐标被设置在栅极间距之间的中点，而不是相邻网格之间的中点或栅极间距网格上。在这种结构中使用的标准单元可以采用先前描述的任何标准单元。

根据上述结构，在单元布局中可以基于栅极间距确定单元起点的X坐标。这导致芯片面积的减小和中间没有间隔的单元的布局。因此，包括栅极宽度和栅极间隔的栅电极图案可以是规则的。于是，可以提高栅电极最终尺寸的精度，并且可以在每个标准单元中处理OPC。

正如所描述的那样，根据本发明，任何附加区域都不必提供在单元中以使所有的端子都位于布线网格上，或者任何无用的区域都不会在单元之间产生。因此，芯片尺寸可以降低。

进一步，因为栅电极的图案可具有规则性，所以栅电极最终尺寸的精度可以被提高，并且可以在每个标准单元中执行OPC。

如目前所描述的那样，根据本发明，配线长度可以降低。较短的配线长度对于减小芯片面积、由于电源压降的降低的缘故而缩短延迟时间以及降低制造过程中的变化来说是有效的。

附图说明

本发明的这些和其它目的以及优点将通过下面的本发明较佳实施例的描述变得清楚。当执行本发明时，在本说明书中没有叙述的多个益处将引起本领域技术人员的注意。

图1是根据本发明实施例1的标准单元的布图。

图2是根据实施例1的端子位置的图解。

图3是与实施例1相关的、用于描述使端子位于网格交点的失败的布图。

图4是根据实施例1的修改实施例的标准单元的布图。

图5是根据本发明实施例2的利用标准单元的自动布局&布线方法的设计流程图。

图6是根据本发明实施例2的标准单元的布图。

图7是根据本发明实施例3的利用标准单元的自动布局&布线方法的处理流程图。

图8是根据本发明实施例3的标准单元的布图。

图9是根据本发明实施例4的利用标准单元的自动布局&布线方法的设计流程图。

图10是根据实施例4的标准单元的布图。

图11是根据本发明实施例5的标准单元的布图。

图12是根据实施例5的端子位置的图解。

图13是与实施例5相关的、用于描述使端子位于网格交点的失败的布图。

图14是实施例5中包括具有不同栅极宽度的栅电极的标准单元的布图。

图15是根据本发明实施例6的利用标准单元的自动布局&布线方法的设计流程图。

图16是根据实施例6的标准单元的布图。

图17是根据常规技术的标准单元的布图。

图18是根据常规技术的标准单元的另一布图。

具体实施方式

下面，参照附图描述根据本发明的标准单元布局方法的较佳实施例。

实施例1

图1是根据本发明实施例1的标准单元的布图。沿着标准单元的电源配线S的方向指的是X方向，而垂直于电源配线S的方向指的是Y方向。电源配线S仅是示例，并且不必要如所示的那样配置。

参见图1中的附图标记，x1-x13表示用在自动布局&布线中以及沿着X方向被提供的布线网格，y1-y8表示沿着Y方向被提供的布线网格，C1、C2和C3表示标准单元，O1、O2和O3分别表示C1、C2和C3的起点，T表示能传输标准单元Ci(i＝1，2，…)的输入信号或输出信号的端子，G表示栅电极。

自动布局&布线工具是用于确定单元和块的位置以及在它们的端子中排布路径的自动设计工具。自动设计工具包括在计算机上处理并预先在计算机上安装和使用的程序。

当使用自动布局&布线工具时，在沿着X和Y方向的布线网格上，配线可以提供有最小配线宽度。用于配线的布线网格在X方向上以相等的间隔Lx被设置，并且在Y方向以相等的间隔Ly被设置。基本上，不同的配线层分别用于X方向上的配线和Y方向上的配线，并且不同的配线层通过层间连接的方式结合。

配线结构的端子T具有沿着X方向水平延伸的矩形形状。端子T的较短侧与自动布局&布线中的配线宽度W对应。较长侧至少是(Lx+W)，其中Lx是布线网格的间隔，而W是配线宽度。

为了利用自动布局&布线工具为端子T提供配线连接，端子T必须包括网格交点(布线网格彼此相交的点)(参见黑色圆点)。在实施例1中，端子T具有水平延伸(沿着X方向延伸)的矩形形状，并且沿着Y方向位于布线网格yi(i＝1，2，…)上。

与根据实施例1的结构相反，如图3所示，当配线结构的端子T具有垂直延伸(沿着Y方向延伸)的矩形形状，一些端子T没有位于网格交点上，如被椭圆围住的端子T所示。这与图17所示的常规技术的不利条件相同。

当端子T具有水平延伸的矩形形状并且其较长侧尺寸是(Lx+W)时，端子T与布线网格的交点最大限度地相交在两个位置处，如图2所示的端子T₁₁和T₁₇所示例的。进一步，即使当端子T沿着X方向从端子T₁₁和T₁₇所示的位置移开时，端子T至少与端子T₁₂-T₁₆所示例的一个网格交点相交。

根据实施例1，单元的位置沿着Y方向被限制。然而，当单元沿着X方向任意设置时，端子T可以位于至少一个布线网格交点上。因此，根据图17所示的常规技术使各个单元的起点沿着X方向位于网格内的中点以使所有的端子T位于布线网格上是不必要的。更明确地说，为了使所有的端子T位于布线网格上而被提供的附加区域R1、R2和R3，不必要被提供在单元中，或者无用区域R1、R2和R3不会在单元之间产生。因此，芯片面积可以减小。

配线结构的端子T的较长侧尺寸的上限值实质上是从沿着X方向的单元C的单元宽度中减去最小配线间隔所获得的长度。进一步，正如所描述的一样，考虑到面积效率，将配线结构的端子T的较长侧尺寸较佳地设置成(Lx+W)。然而，(Lx+W)的值可以认为是配线结构的端子T的较长侧尺寸的下限值。

在上述的实施例1中，当在设计中综合了逻辑块时，本发明被应用在标准单元中。然而，在实施例1中，本发明也可以应用在栅极间距被预先设置的门阵列单元(gate array cell)中。在这种情况下，只要栅极阵列的端子具有和标准单元的端子相同的形状，那么就可以获得图中相同的结构。于是，减小单元面积的效果可以按照与标准单元的情况相同的方式获得。可替代地，当布线网格延伸等于门阵列单元的栅极间距时，可以避免块面积的增加。

图1也示出利用实施例1描述的单元设计的半导体集成电路的一部分。当使用上述的单元时，集成电路的面积可以减小是不必说的。

如图4所示，根据实施例1，具有不必与Lx的整数倍相对应的单元宽度的单元的起点不可能总是位于沿着X方向的相邻布线网格的中点。图4所示的结构可以取得与实施例1所获得的效果相同的效果。

实施例2

图5是根据本发明实施例2的利用标准单元的自动布局&布线方法的设计流程图。

用于执行自动布局&布线方法的自动布局&布线装置，包括用于从外部获得逻辑电路的连接信息的连接信息输入设备，用于从外部获得逻辑电路的设计约束条件的设计约束条件输入设备，用于从外部获得标准单元布图信息的布图信息输入设备，用于基于获得的连接信息临时布置各个单元的临时布局设备，和用于对临时布置的单元再定位以减小面积的再定位设备。这样结构的自动布局&布线装置对包括多个标准单元的逻辑电路进行布局和布线。

首先，用于将多个标准单元彼此连接的逻辑电路的电路连接信息、自动布局&布线所需的设计约束条件和各个标准单元的布图数据被预先存储在未示出的存储设备中。存储在存储设备中的布图信息指的是具有与实施例1中所述结构相同的单元C21、C22和C23的布图。

基于上述配置，在数据读取步骤S1中，自动布局&布线装置从存储设备中读取电路连接信息、设计约束条件和各个标准单元的布图数据。

接下来，如图6所示，在临时布局步骤S2中，自动布局&布线基于电路连接信息临时布置单元C21、C22和C23，以便第一标准单元C21、C22和C23的起点O21、O22和O23位于沿着X方向的相邻布线网格之间的中点和沿着Y方向布线网格之间的中点。第一标准单元C21、C22和C23具有实施例1所述的结构，并且每一个在自动布局&布线中都具有不必与布线网格的间隔的整数倍对应的单元宽度。

接下来，在再定位步骤S3中，自动布局&布线装置从临时布置的标准单元中提取单元，其中单元起点的Y坐标在自动布局&布线中位于相邻布线网格之间的中点或布线网格上，并且单元起点的X坐标位于相邻布线网格之间的中点或布线网格上。在图6所示的示例中，单元C21、C22和C23被提取。

接下来，在再定位步骤S3中，自动布局&布线装置通过沿着X方向移动单元C21、C22和C23再定位被提取的单元C21、C22和C23，以便消除与之邻接的额外区域R21、R22和R23，从而它们各自的单元边界变为彼此接触，于是逻辑部分的面积可以减小。

因此，在实际的布线处理步骤S4中，自动布局&布线装置对再定位的单元C21、C22和C23相对于彼此进行布线。

当执行再定位步骤S3时，在临时布局步骤S2中可以消除额外区域R21和R22(阴影区)。因此，逻辑面积可以减小，并且芯片面积可以减小。

实施例3

图7是根据本发明实施例3的利用标准单元的自动布局&布线方法的设计流程图。

用于执行自动布局&布线方法的自动布局&布线装置包括用于从外部获得逻辑电路的连接信息的连接信息输入设备，用于从外部获得逻辑电路的设计约束条件的设计约束条件输入设备，用于从外部获得标准单元布图信息的布图信息输入设备，用于基于获得的连接信息布置单元的布局设备，用于为连接各个单元的端子提供临时布线的临时布线处理设备，用于形成端子的端子成形处理设备，和实际布线处理设备。

首先，用于将多个标准单元彼此连接的逻辑电路的电路连接信息、自动布局&布线所需的设计约束条件和各个标准单元的布图数据被预先存储在未示出的存储设备中。存储在存储设备中的布图信息基本上具有近似于有关单元C11、C12和C13具有的实施例1所述结构的布图信息的结构。布图信息的细节将在下面给出。

基于上述配置，在数据读取步骤S11中，自动布局&布线装置从存储设备中读取用于将多个单元彼此连接的逻辑电路的电路连接信息、用于自动布局&布线的设计约束条件和每个标准单元的布图数据。如先前所提到的，读取的布图数据基本上具有与实施例1中所述的结构相似的结构，端子T的较长侧尺寸被设置成通过从沿着X方向的单元宽度中减去最小配线间隔获得的长度。端子T的较长侧尺寸在后续的步骤中将被减小。进一步，在自动布局&布线中单元宽度不必是布线网格的间隔的整数倍。

接下来，在标准单元布局步骤S12中，自动布局&布线装置基于电路连接信息布置单元C31、C32和C33，以便单元起点O31、O32和O33位于沿着Y方向的相邻布线网格之间的中点。

接下来，在临时布线处理步骤S13中，自动布局&布线装置通过基于电路连接信息的配线连接多个端子T。因为端子T的形状沿着X方向延伸，所以在临时布线中的自由度增加，这降低了整个布线长度。

此后，自动布局&布线装置自动确认需要实现有效连接的端子的形状和尺寸，并从端子T中排除任何不必要的部分，以在端子形状处理步骤S14中减小端子的尺寸。

最后，在实际的布线处理步骤S15中，自动布局&布线装置对标准单元相对于彼此布线。因为在端子形状处理步骤S14中，布线资源由于端子尺寸的减少而增加，所以标准单元按照增加的布线资源最大化利用的方式相对于彼此布线。

通过执行步骤S11-S15，可以减小整个布线长度，并且可以实现由于增加的布线资源带来的配线容量和延迟时间的降低以及设计TAT的降低。

进一步，不必根据图17所示的常规技术的单元C51、C52和C53中的那样，使各个单元起点位于沿着X方向的网格内的中点，以使所有的端子T位于布线网格上。换句话说，没有必要在单元中提供区域R1、R2和R3以使所有的端子T位于布线网格上，或者区域R1、R2和R3不会在单元之间产生。因此，芯片面积可以减小。

实施例4

图9是根据本发明实施例4的利用标准单元的自动布局&布线方法的设计流程图。

用于执行自动布局&布线方法的自动布局&布线装置，包括用于从外部获得逻辑电路的连接信息的连接信息输入设备，用于从外部获得逻辑电路的设计约束条件的设计约束条件输入设备，用于从外部获得包括具有与布线网格的间隔的整数倍对应的单元宽度的单元的标准单元库的布图信息和包括具有不必与布线网格的间隔的整数倍对应的单元宽度的单元的标准单元库的布图信息的布图信息输入设备，用于基于所获得的连接信息布置标准单元库的具有与布线网格的间隔的整数倍对应的单元宽度的单元的布局设备，用于将被布置的单元用标准单元库中相同逻辑的并具有不必与布线网格的间隔的整数倍对应的单元宽度的单元替换的单元替换设备，用于再定位单元以减小单元占用面积的再定位设备，和用于基于连接信息通过配线连接再定位的单元的实际布线处理设备。

具有与布线网格的间隔的整数倍对应的单元宽度的一组标准单元指的是第一组单元，并且具有不必与布线网格的间隔的整数倍对应的单元宽度的一组标准单元指的是第二组单元。

首先，用于将多个标准单元彼此连接的逻辑电路的电路连接信息、自动布局&布线所需的设计约束条件和各个标准单元的布图数据被预先存储在未示出的存储设备中。存储在存储设备中的布图信息基本上具有近似于有关单元C11、C12和C13具有的实施例1所述结构的布图信息的结构。然而，布图信息包括第一组单元的布图信息和第二组单元的布图信息。

基于上述配置，在数据读取步骤S21中，自动布局&布线装置从存储设备中读取用于将多个单元彼此连接的逻辑电路的电路连接信息、用于自动布局&布线的设计约束条件以及第一组单元的布图数据和第二组单元的布图数据。

接下来，在临时布局步骤S22中，如图10所示，自动布局&布线装置基于电路连接信息对布图信息已经被读取的第一单元Cb11、Cb12和Cb13进行布置，以便其起点Ob11、Ob12和Ob13位于沿着X方向的相邻布线网格之间的中点和沿着Y反向的相邻布线网格之间的中点。

接下来，在单元替换步骤S23中，自动布局&布线装置基于相同的逻辑用第二单元Cb21、Cb22和Cb23替换第一单元Cb11、Cb12和Cb13。在替换中，第二单元Cb21、Cb22和Cb23的起点Ob21、Ob22和Ob23被设置成具有与单元Cb11、Cb12和Cb13的起点Ob11、Ob12和Ob13相同的坐标。

接下来，在再定位步骤S24中，自动布局&布线装置通过沿着X方向移动第二单元Cb21、Cb22和Cb23来再定位它们，以便单元所占的面积减小。单元最大限度地移至相邻单元的单元边界彼此接触的点。

因此，在实际的布线处理步骤S25中，自动布局&布线装置基于连接信息对再定位的第二单元Cb21、Cb22和Cb23相对于彼此布线。

根据上述设计流程，当使用不能直接处理具有不必与布线网格的间隔的整数倍对应的单元宽度的第二单元的自动布局&布线工具时，可以消除图10所示的区域Rb21和Rb22(阴影区)。因此，包括标准单元的逻辑区可以减小，并且芯片面积可以因此减小。

实施例5

图11是根据本发明实施例5的标准单元的布图。沿着标准单元的电源配线S的方向指的是X方向，而垂直于电源配线S的方向指的是Y方向。电源配线S仅是示例，并且不必要如所示的那样配置。

参见图11中的附图标记，x1-x13表示用于自动布局&布线的平行于Y方向设置的并沿着X方向彼此相连的布线网格，y1-y8表示平行于X方向设置的并沿着Y方向彼此相连的布线网格，gx1-gx10表示用于自动布局&布线的栅极间距的平行于Y方向设置并沿着X方向彼此相连的网格，C61、C62和C63是标准单元，O61、O62和O63分别是标准单元C61、C62和C63的起点，T表示能传输标准单元Ci(i＝1，2，…)的输入信号或输出信号的端子，G表示栅电极，并且DG表示伪栅电极。

在标准单元C61、C62和C63中，栅电极G和伪栅电极DG的栅极宽度和栅极间隔是常数，并且标准单元C61、C62和C63沿着X方向的单元宽度是栅极间距Gx(栅极间距的值＝栅极宽度+栅极间隔)的最小值的整数倍(在图11中，标准单元C61、C62和C63的单元宽度是Gx的三倍宽)。

自动布局&布线工具是用于确定单元和块的位置以及在它们的端子中排布路径的自动设计工具。自动布局&布线工具按照与前述的各个实施例相同的方式构造。

在使用自动布局&布线工具的布局中，因为每个单元沿着X方向的单元宽度是栅极间距Gx的整数倍，所以各个单元可以位于栅极间距沿着X方向的网格位置上。

自动布局&布线工具的使用允许在沿着X和Y方向的布线网格上以最小配线宽度提供配线。布线网格在X方向上以不同于栅极间隔Gx的相同间隔Lx定位，并且在Y方向上以相同间隔Ly定位。基本上，不同的配线层用于X方向上的配线和Y方向上的配线，并且不同的配线层通过层间连接的方式相结合。

配线结构的端子T具有沿着X方向水平延伸的矩形形状。端子T的较短侧尺寸与自动布局&布线中的配线宽度W对应。较长侧尺寸至少是(Lx+W)。

为了利用自动布局&布线工具为端子T提供配线连接，端子T必须包括网格交点(布线网格彼此相交的点)(参见黑色圆点)。在实施例5中，端子T具有水平延伸(沿着X方向延伸)的矩形形状，并且沿着Y方向位于布线网格yi(i＝1，2，…)上。

与根据实施例5的结构相反，如图13所示，当配线结构的端子T具有在Y方向上垂直延伸(沿着Y方向延伸)的矩形形状，一些端子T没有位于网格交点上，如被椭圆围住的端子T所示。这与图17所示的常规技术的不利条件相同。

当如实施例5中一样端子T具有水平延伸的矩形形状并且其较长侧尺寸是(Lx+W)时，端子T与布线网格的交点最大限度地相交在两个位置处，如图12所示的端子T₁₁和T₁₇所示例的。进一步，即使当端子T沿着X方向从端子T₁₁和T₁₇所示的位置移开时，端子T至少与端子T₁₂-T₁₆所示例的一个网格交点相交。

根据实施例5，尽管单元的位置在Y方向上受限制，但是即使当单元以不同于X方向上的布线网格Lx的栅极间距Gx的整数倍被设置时，端子T仍然可以位于至少一个布线网格交点上。因此，如根据图17的常规技术的单元C51、C52和C53所示，使单元的起点沿着X方向位于网格内的中点以使所有的端子T位于布线网格上是不必要的。换句话说，不必在单元中提供为了使所有的端子T位于布线网格上的额外区域R1、R2和R3，或者无用区域R1、R2和R3不会在单元之间产生。因此，芯片面积可以减小。

不仅在各个标准单元C61、C62和C63的内部，而且在标准单元C61、C62和C63之间，栅电极和伪栅电极的图案中的栅极宽度和栅极间隔相等。因此，栅电极最终尺寸的精度可以提高。进一步，当标准单元相邻设置时，栅电极和伪栅电极的图案中的栅极宽度和栅极间隔与它们单独设置时相同。

配线结构的端子T的较长侧尺寸的上限值实质上是从沿着X方向的单元C的单元宽度中减去最小配线间隔所获得的长度。进一步，正如所描述的那样，考虑到面积效率，配线结构的端子T的较长侧尺寸较佳地被设置成(Lx+W)。然而，(Lx+W)的值可以认为是配线结构的端子T的较长侧尺寸的下限值。

在上述的实施例5中，当在设计中综合了逻辑块时，本发明被应用在标准单元中。然而，根据实施例5，本发明也可以应用在栅极间距预先设置的门阵列单元中。在这种情况下，门阵列单元的端子应该具有和标准单元的端子相同的形状。于是，可以按照与标准单元的情况相同的方式获得减小单元面积的效果。可替代地，当布线网格延伸到等于门阵列单元的栅极间距时，可以避免块面积的增加。

在实施例5中，在栅电极和伪栅电极中的栅极宽度都是相等的，然而，不必要相等。图14示出在标准单元的示例，其中栅电极和伪栅电极的部分中栅极宽度不相等。

在图14中，附图标记C81表示标准单元。标准单元C81包括栅电极G、伪栅电极DG以及具有不同于栅电极G和伪栅电极DG的栅极宽度的两个栅电极G2，其中设置栅电极G2的宽度，以便标准单元C81沿着X方向的单元宽度是栅极间隔Gx的整数倍。在图14中，标准单元C81的单元宽度是栅极间距Gx的9倍宽。因为当X方向上每个单元的单元宽度是栅极间距Gx的整数倍时，希望处理速度比在利用常规的自动布局&布线工具的布局中每个单元的单元宽度取任意值时更快，所以栅电极G2的宽度这样设置。然而，栅电极G2的宽度不必按照前述的方式设置。没有在图14中示出端子以简化描述。

正如所描述的那样，在包括含有具有不同栅极宽度的栅电极的标准单元的情况下，当端子具有水平延伸的矩形形状，其中较长侧尺寸是(Lx+W)以便端子与至少一个网格交点相交时，X方向上的单元位置可以随意设置，这避免单元之间的任何附加区域的产生。

进一步，当考虑到自动布局&布线的处理速度，X方向上每个单元的单元宽度被设置成栅极间距Gx的整数倍时，如上述情况一样，不会在单元之间产生任何附加区域。作为另一个优点，因为栅电极和伪栅电极的图案中可以包括栅极宽度和栅极间隔不相等的部分，所以设计标准单元中的自由度提高。进一步，在每个标准单元中处理OPC的效果与其它实施例中相同。

以上描述的是其中提供了具有不同栅极宽度的栅电极的结构。然而，实施例5可以按照相同的方式应用在其中提供了具有不同栅极宽度的伪栅电极的单元结构以及其中提供了具有不同栅极间隔的栅电极和伪栅电极的单元结构中。

实施例5的描述以提供伪栅极DG为前提，然而，当实施例5应用在没有提供伪栅电极DG并且从每个标准单元的单元边界到最接近的附近区的栅电极的距离是常数的结构中时，可以按照相同的方式获得相同的效果。在这种结构中，从每个标准单元的单元边界到最接近的附近区的栅电极的距离以及从相邻的另一标准单元的单元边界到最接近的附近区的栅电极的距离都是常数。因此，在实施例5中所获得的效果，也就是可以在每个标准单元中处理OPC，可以按照相同的方式在上述结构中被实现。

例如，即使在图11所示的没有提供伪栅电极DG的结构中，沿着X方向从标准单元C61、C62和C63的每个单元边界到栅电极的距离是“Gx-栅极宽度/2”并且是恒定的。设置在每个标准单元端部的晶体管和相邻标准单元的栅电极G之间的距离是“2Gx-栅极宽度”并且是恒定的。例如，即使在参见图11所述的结构中没有提供伪栅电极DG的情况下，沿着X方向从各自标准单元C61、C62和C63的每个单元边界到位于每个标准单元的端部的栅电极G的距离是常数(Gx-栅极宽度/2)。进一步，沿着X方向从位于每个标准单元的端部的栅电极G到位于每个相邻标准单元的端部的栅电极G的距离是常数(2Gx-栅极宽度)。

实施例6

图15是根据本发明实施例6利用标准单元的自动布局&布线方法的设计流程图。

用于执行自动布局&布线方法的自动布局&布线装置，包括用于从外部获得逻辑电路的连接信息的连接信息输入设备，设计约束条件输入设备，用于获得标准单元布图信息的布图信息输入设备，和用于基于所获得的连接信息布置单元的布局设备。这样结构的自动布局&布线装置包括多个标准单元的逻辑电路进行布局和布线。

首先，用于将多个标准单元彼此连接的逻辑电路的电路连接信息、自动布局&布线所需的设计约束条件和各个标准单元的布图数据被预先存储在未示出的存储设备中。存储在存储设备中的布图信息指的是具有与实施例5所述的结构相同的单元C91、C92和C93的布图。

基于上述配置，在数据读取步骤S31中，自动布局&布线装置从存储设备中读取逻辑电路的电路连接信息、设计约束条件和各个标准单元的布图数据。

接下来，在布局步骤S32中，自动布局&布线装置基于电路连接信息布置单元C91、C92和C93。如图16所示，单元C91、C92和C93沿着X方向位于与调整单元宽度的栅极间距Gx的整数倍对应的网格位置处，并在Y方向上位于相邻的布线网格之间的中点。

此后，在实际的布线处理步骤S33中，自动布局&布线装置对布局的单元C91、C92和C93相对于彼此布线。

实施例6中，在单元布局步骤S32中，单元沿着X方向位于与调整单元宽度的栅极间距Gx的整数倍对应的网格位置处，以便单元面积可以减小，并且芯片尺寸因此减小。

进一步，在实施例6中，使用了实施例1和实施例5中所述的标准单元。因此，在布置的标准单元C91、C92和C93的栅电极图案中栅极宽度和栅极间隔相等，这导致栅电极最终尺寸中精度的提高。栅电极最终尺寸中精度的提高不仅可以在每个标准单元C91、C92和C93内部而且可以在标准单元之间实现。

进一步，当标准单元相邻设置时，在栅电极和伪栅电极的图案中的栅极宽度和栅极间隔与它们单独设置时相同。因此，可以在每个标准单元中处理OPC。

用于实施例6所示的标准单元的自动布局&布线方法可以利用CPU等通过执行操作过程，实现数据读取步骤S31、布局步骤S32、实际的布线处理步骤S33等。于是，设计者可以利用键盘等，将设计约束条件等输入存储设备，以便设计约束条件可以存储在其中，并且进一步，在设计过程中经由监视屏幕确认设计过程中的数据和布线过程完成后的数据。这样，本实施例可以在硬件上实现。

虽然已经描述了本发明较佳实施例当前所考虑的问题，但是应该理解，可以在其中进行各种修改，并且意图在所附权利要求中覆盖所有落入本发明真实精神和范围内的修改。

Claims (11)

1、一种单元，包括多个能传输输入信号或输出信号并且在设计半导体集成电路中用作最小单位的端子，其中

多个所述端子被布置在沿着Y方向排布的布线网格上，并具有沿着X方向延伸的形状，该Y方向是垂直于被用在自动布局和布线中的单元的电源配线的方向，该X方向是平行于该电源配线的方向；并且

所述端子的较短侧尺寸与自动布局和布线中的配线宽度对应，并且所述端子的较长侧尺寸至少是“沿着X方向的布线网格的间隔+配线宽度”，至多是通过从该单元沿着X方向的单元宽度中减去最小配线间隔所获得的长度。

2、如权利要求1所述的单元，其中所述单元是标准单元。

3、如权利要求1所述的单元，其中所述单元是门阵列单元。

4、一种单元，包括多个能传输输入信号或输出信号并且在设计半导体集成电路中用作最小单位的端子，其中

多个所述端子被布置在沿着Y方向排布的布线网格上，并具有沿着X方向延伸的形状，该Y方向是垂直于被用在自动布局和布线中的单元的电源配线的方向，该X方向是平行于该电源配线的方向；并且

所述端子的较短侧尺寸与自动布局和布线中的配线宽度对应，并且所述端子的较长侧尺寸等于“沿着X方向的布线网格的间隔+配线宽度”。

5、如权利要求4所述的单元，其中所述单元是标准单元。

6、如权利要求4所述的单元，其中所述单元是门阵列单元。

7、一种单元，包括多个能传输输入信号或输出信号并且在设计半导体集成电路中用作最小单位的端子，其中

多个所述端子被布置在沿着Y方向排布的布线网格上，并具有沿着X方向延伸的形状，该Y方向是垂直于被用在自动布局和布线中的单元的电源配线的方向，该X方向是平行于该电源配线的方向；并且

所述端子的较短侧尺寸与自动布局和布线中的配线宽度对应，并且所述端子的较长侧尺寸等于通过从该单元沿着X方向的单元宽度中减去最小配线间隔所获得的长度。

8、如权利要求7所述的单元，其中所述单元是标准单元。

9、如权利要求7所述的单元，其中所述单元是门阵列单元。

10、一种半导体集成电路，包括权利要求1、4和7中任一项所述的单元和所述单元被安装于其上的电路基板。

11、一种标准单元布局方法，包括：

布置权利要求8所述的标准单元的步骤；

根据所述标准单元的连接信息为被布置的标准单元提供临时布线的步骤；和

从被包括在所述标准单元中的端子的布图中排除任何对于配线来说不必要的部分的步骤。

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