KR102387946B1 - 클럽풋 구조의 도전 패턴을 포함하는 집적 회로 - Google Patents

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Abstract

집적 회로는, 본 개시의 예시적 실시예에 따라, 셀 바운더리에 의해 정의되는 표준 셀 및 상기 표준 셀의 상부층에 형성되는 복수의 제2 배선들을 포함하는 집적 회로로서, 복수의 제2 배선들은 제1 수평 방향으로 서로 이격되고 제1 수평 방향과 수직인 제2 수평 방향으로 연장되고,표준 셀은 제1 수평 방향으로 서로 이격되고 제2 수평 방향으로 연장되는 복수의 게이트 라인들, 및 복수의 게이트 라인들의 상부층에 형성되고, 클럽풋 구조의 도전 패턴을 포함하는 복수의 제1 배선들 을 포함하고, 클럽풋 구조의 도전 패턴은 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 제1 도전 패턴 및 상기 제2 도전 패턴 각각은, 제1 수평 방향으로 연장되는 제1 라인 패턴 및 제1 라인 패턴의 한 끝단으로부터 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하고, 복수의 게이트 라인들은 서로 제1 간격만큼 제1 수평 방향으로 이격되고, 복수의 제2 배선들은 서로 제2 간격만큼 제2 수평 방향으로 이격되고, 제1 간격은 제2 간격보다 클 수 있다.

Description

클럽풋 구조의 도전 패턴을 포함하는 집적 회로{Integrated Circuit Including Clubfoot Structure Conductive Patterns}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 클럽풋 구조(clubfoot structure)의 도전 패턴이 형성된 집적 회로에 관한 것이다.
집적 회로의 구성이 복잡해지고, 반도체 제조 공정이 극도로 미세화됨에 따라서, 집적 회로에 많은 수의 반도체 소자가 집적되고 있다. 소자들을 서로 연결하기 위한 배선들을 효율적으로 배치하기 위하여, 배선들의 폭이 감소될 것이 요구된다. 또한, 배선들의 폭이 감소됨에 따라, 소자와 배선들을 효율적으로 연결하기 위한 구성이 요구된다.
본 개시의 기술적 사상은 배선들의 복잡도를 감소시킬 수 있도록 클럽풋 구조의 도전 패턴을 포함하는 집적 회로, 및 상기 집적 회로 설계를 위한 컴퓨팅 시스템을 제공한다.
본 개시의 기술적 사상에 따른 셀 바운더리에 의해 정의되는 표준 셀 및 상기 표준 셀의 상부층에 형성되는 복수의 제2 배선들을 포함하는 집적 회로로서, 복수의 제2 배선들은 제1 수평 방향으로 서로 이격되고 제1 수평 방향과 수직인 제2 수평 방향으로 연장되고,표준 셀은 제1 수평 방향으로 서로 이격되고 제2 수평 방향으로 연장되는 복수의 게이트 라인들, 및 복수의 게이트 라인들의 상부층에 형성되고, 클럽풋 구조의 도전 패턴을 포함하는 복수의 제1 배선들 을 포함하고, 클럽풋 구조의 도전 패턴은 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 제1 도전 패턴 및 상기 제2 도전 패턴 각각은, 제1 수평 방향으로 연장되는 제1 라인 패턴 및 제1 라인 패턴의 한 끝단으로부터 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하고, 복수의 게이트 라인들은 서로 제1 간격만큼 제1 수평 방향으로 이격되고, 복수의 제2 배선들은 서로 제2 간격만큼 제2 수평 방향으로 이격되고, 제1 간격은 제2 간격보다 클 수 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 표준 셀, 및 표준 셀의 상부층에 형성되고 제1 수평 방향으로 서로 이격되고 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 복수의 배선들을 포함하는 집적 회로로서, 표준 셀은, 제1 수평 방향으로 서로 이격되고 제2 수평 방향으로 연장되는 제1 게이트 라인 및 제2 게이트 라인, 제1 게이트 라인 및 제2 게이트 라인의 상부층에 형성되고, 서로 대칭적으로 형성되는 제1 도전 패턴 및 제2 도전 패턴을 포함하는 클럽풋 구조의 도전 패턴, 제1 게이트 라인과 제1 도전 패턴을 전기적으로 연결하고, 제2 게이트 라인과 제2 도전 패턴을 전기적으로 연결하는 복수의 제1 비아들 및 복수의 배선들과 클럽풋 구조의 도전 패턴을 연결하는 복수의 제2 비아들을 포함하고, 제1 도전 패턴 및 제2 도전 패턴 각각은, 제1 수평 방향으로 연장되는 제1 라인 패턴 및 제1 라인 패턴의 한 끝단으로부터 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 제1 수평 방향으로 제1 간격만큼 서로 이격되고 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 게이트 라인들을 각각 포함하고 서로 인접하게 배치되는 제1 표준 셀 및 제2 표준 셀, 및 제1 표준 셀 및 제2 표준 셀의 상부층에 형성되고, 제1 수평 방향으로 서로 제2 간격만큼 이격되고, 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 복수의 배선들을 포함하고, 제1 표준 셀 및 상기 제2 표준 셀 중 적어도 하나는, 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 포함하는 클럽풋 구조의 도전 패턴을 포함하고, 제1 도전 패턴 및 제2 도전 패턴 각각은, 제1 수평 방향으로 연장되는 제1 라인 패턴 및 제1 라인 패턴의 한 끝단으로부터 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하고, 제1 간격은 제2 간격보다 클 수 있다.
본 개시의 기술적 사상에 따르면, 표준 셀은 클럽풋 구조의 도전 패턴을 포함함에 따라, 클럽풋 구조의 도전 패턴의 하부층에 형성되는 게이트 라인과 클럽풋 구조의 도전 패턴의 상부층에 형성되는 제2 배선들을 서로 효율적으로 연결할 수 있다.
또한, 표준 셀에 포함된 게이트 라인들 사이의 간격보다 표준 셀 상에 형성되는 제2 배선들 사이의 간격이 좁도록 형성함으로써, 라우팅 효율을 증진시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다.
도 2는 도 1의 표준 셀의 레이아웃을 개략적으로 설명하기 위한 평면도로서, 클럽풋 구조의 도전 패턴의 배치를 설명하기 위한 평면도이다.
도 3은 도 1 및 도 2의 클럽풋 구조의 도전 패턴의 형상을 설명하기 위한 확대도이다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다.
도 5는 도 4의 클럽풋 구조의 도전 패턴의 형상을 설명하기 위한 확대도이다.
도 6은 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다.
도 9a 내지 도 9c는 본 개시의 일 실시예에 따른, 패턴들에 대한 스페이스 제약 조건들을 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다. 본 평면도는 제1 방향(X) 및 제2 방향(Y)으로 이루어진 평면을 나타내는 도면이다. 다른 구성 요소보다 상대적으로 제3 방향(Z)으로 배치된 구성 요소는 다른 구성 요소의 상부에 있는 것으로 지칭될 수 있고, 다른 구성 요소보다 상대적으로 제3 방향(Z)의 반대 방향으로 배치된 구성 요소는 다른 구성 요소의 하부에 있는 것으로 지칭될 수 있다. 또한, 구성 요소의 표면들 중, 제3 방향(Z)의 표면은 구성 요소의 상면으로 지칭될 수 있고, 제3 방향(Z)의 반대 방향의 표면은 구성 요소의 하면으로 지칭될 수 있으며, 제1 방향(X) 또는 제2 방향 방향(Y)의 표면은 구성 요소의 측면으로 지칭될 수 있다. 또한, 본 도면에서는, 비아 상에 다른 구성 요소가 배치되어도, 도해의 편의를 위하여 항상 도시하였다.
도 1을 참조하면, 집적 회로(10)는 셀 바운더리에 의해 한정되는 적어도 하나의 표준 셀(C100)을 포함할 수 있다. 표준 셀(C100)은 복수의 입력 핀들(pins)(A0, A1, B0, B1) 및 출력 핀(pin)(Y)을 가질 수 있다. 입력 핀 및 출력 핀의 수는 표준 셀의 특성에 따라 달라지며, 본 도면에 제한되지 않는다.
표준 셀(C100)은 제1 방향(X)으로 상호 평행하게 연장되는 복수의 활성 영역들을 포함할 수 있다. 일 실시예에서, 복수의 활성 영역들 각각에는 복수의 핀들(fins)이 형성될 수 있다. 일 실시예에서, 복수의 활성 영역들은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다.
표준 셀(C100)은 제2 방향(Y)으로 상호 평행하게 연장되는 복수의 게이트 라인들을 포함할 수 있다. 복수의 게이트 라인들은 복수의 활성 영역들 상에 배치될 수 있다. 복수의 게이트 라인들은 복수의 활성 영역들과 트랜지스터를 형성할 수 있다. 복수의 게이트 라인들 각각은 복수의 활성 영역들 중 일부와 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터들을 형성할 수 있고, 복수의 게이트 라인들 각각은 복수의 활성 영역들 중 다른 일부와 NMOS(N-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있다.
복수의 게이트 라인들 각각은 제1 방향(X)으로 소정의 간격(pitch)(GLP)으로 서로 이격되어 배치될 수 있다. 표준 셀(C100)의 제1 방향(X)의 셀 바운더리 및 제1 방향의 역방향(-X)의 셀 바운더리에는 각각 복수의 게이트 라인들 중 일부의 게이트 라인(GL3, GL4)이 배치될 수 있다.
복수의 게이트 라인들은 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
표준 셀(C100)은 복수의 제1 배선들(M1)을 포함할 수 있다. 복수의 제1 배선들(M1)은 복수의 게이트 라인들보다 높은 층에 배치될 수 있다. 복수의 제1 배선들(M1)은 컨택들 및 제1 비아들(V0)을 통해 복수의 활성 영역들 또는 복수의 게이트 라인들과 연결될 수 있다. 복수의 제1 배선들(M1)은 제1 방향(X)으로 연장되는 부분을 포함하고, 제2 방향(Y)으로 연장되는 부분을 포함할 수 있다.
일 실시예에서, 복수의 제1 배선들(M1)은 클럽풋 구조(Clubfoot Structure)의 도전 패턴을 포함할 수 있다. 본 개시의 일 실시예에 따른 표준 셀(C100)을 포함하는 집적 회로(10)는, 복수의 제1 배선들(M1)이 클럽풋 구조의 도전 패턴을 포함함으로써, 하부층에 형성되는 서로 인접한 복수의 게이트 라인들(GL1, GL2)과 상부층에 형성되는 서로 인접한 복수의 제2 배선들(M21, M22)이 연결될 수 있다. 클럽풋 구조(Clubfoot Structure)의 도전 패턴의 형상에 대해서는 도 3에서 후술하겠다.
일 실시예에서, 클럽풋 구조의 도전 패턴을 제외한 복수의 제1 배선들(M1) 사이의 간격은 복수의 게이트 라인들 사이의 간격(GLP)과 실질적으로 동일할 수 있다.
표준 셀(C100)의 제2 방향(Y)의 셀 바운더리 및 제2 방향의 역방향(-Y)의 셀 바운더리에는 각각 표준 셀(C100)에 전력을 공급하기 위한 파워 라인(VDD, VSS)이 배치될 수 있다. 파워 라인들(VDD, VSS)은 제1 방향(X)으로 연장될 수 있다. 본 도면에서는, 파워 라인들(VDD, VSS)이 표준 셀(C100)의 셀 바운더리에 배치되는 것으로 설명되나, 본 개시는 이에 제한되지 않으며, 표준 셀(C100)의 내부에 파워 라인들(VDD, VSS)이 배치될 수도 있으며, 배치되는 파워 라인들(VDD, VSS)의 수도 달라질 수 있다.
본 도면에서는, 복수의 제1 배선들(M1)과 파워 라인들(VDD, VSS)이 서로 동일한 층의 패턴으로 도시되고 설명되나, 본 개시는 이에 제한되지 않으며, 일부 실시예들에서 파워 라인은 복수의 제1 배선들(M1)보다 상위의 배선 층, 예를 들어, 복수의 제2 배선들(M2)과 동일한 층의 패턴으로서 형성될 수도 있다.
집적 회로(10)는 표준 셀(C100)의 복수의 입력 핀들(A0, A1, B0, B1) 및 출력 핀(Y)을 외부와 연결하기 위한 복수의 제2 배선들(M2)을 더 포함할 수 있다. 복수의 제2 배선들(M2)은 복수의 제1 배선들(M1)보다 높은 층에 배치될 수 있고, 복수의 게이트 라인들과 나란하게 제2 방향(Y)으로 연장되도록 형성될 수 있다. 복수의 제2 배선들(M2)은 제1 방향(X)으로 서로 소정의 간격(MP)으로 이격되도록 배치될 수 있다.
표준 셀(C100)은 복수의 제2 배선들(M2)과 복수의 제1 배선들(M1)을 연결하기 위한 복수의 제2 비아들(V1)을 더 포함할 수 있다. 즉, 표준 셀(C100)에 포함된 복수의 제1 비아들(V0)은 복수의 게이트 라인들과 복수의 제1 배선들(M1)을 연결하기 위한 구성이고, 표준 셀(C100)에 포함된 복수의 제2 비아들(V1)은 복수의 제1 배선들(M1)과 복수의 제2 배선들(M2)을 연결하기 위한 구성일 수 있다.
복수의 제2 배선들(M2) 중 일부(M23, M24)는 표준 셀(C100)의 셀 바운더리에 배치될 수 있다. 따라서, 복수의 제2 배선들(M2) 중 셀 바운더리에 배치되는 일부(M23, M24)는 각각 셀 바운더리에 배치되는 일부의 게이트 라인(GL3, GL4)과 서로 제3 방향(Z)으로 서로 얼라인(align)될 수 있다. 도 1에서는, 제1 방향의 역방향(-X)의 셀 바운더리 및 제1 방향의 셀 바운더리에 제2 배선들(M23, M24)이 배치되는 것으로 도시되어있으나, 본 개시는 이에 한정되지 않는다. 제1 방향의 역방향(-X)의 셀 바운더리에는 제2 배선(M23)이 배치되나, 제1 방향(X)의 셀 바운더리에는 제2 배선(M24)이 배치되지 않을 수도 있다.
일 실시예에서, 복수의 제2 배선들(M2) 사이의 간격(MP)은 복수의 게이트 라인들 사이의 간격(GLP)보다 좁을 수 있다. 예를 들어, 복수의 게이트 라인들 사이의 간격(GLP) 대 복수의 제2 배선들(M2) 사이의 간격(MP)의 비율은 3:2일 수 있다. 따라서, 본 개시의 일 실시예에 따른 표준 셀(C100)을 포함하는 집적 회로(10)는, 복수의 제2 배선들(M2) 사이의 간격(MP)이 복수의 게이트 라인들 사이의 간격(GLP)과 동일하게 형성되는 경우와 비교하여, 동일한 면적에 더 많은 수의 제2 배선들(M2)을 형성할 수 있고, 라우팅의 효율성이 증대될 수 있다.
복수의 제1 배선들(M1) 및 복수의 제2 배선들(M2)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 제1 배선들(M1) 및 복수의 제2 배선들(M2)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 2는 도 1의 표준 셀의 레이아웃을 개략적으로 설명하기 위한 평면도로서, 클럽풋 구조의 도전 패턴의 배치를 설명하기 위한 평면도이다.
도 2를 참조하면, 표준 셀(C100)은 제1 방향(X)으로 상호 평행하게 연장되는 제1 활성 영역(AR_1) 및 제2 활성 영역(AR_2)을 포함할 수 있다. 예를 들어, 제1 활성 영역(AR_1)은 PMOS 트랜지스터를 형성하기 위한 활성 영역일 수 있고, 제2 활성 영역(AR_2)은 NMOS 트랜지스터를 형성하기 위한 활성 영역일 수 있다.
일 실시예에서, 표준 셀(C100)의 제1 활성 영역(AR_1) 상에는 하나의 제1 방향(X)으로 연장되는 하나의 제1 배선(M1_1)이 배치될 수 있고, 표준 셀(C100)의 제2 활성 영역(AR_2) 상에는 제1 방향(X)으로 연장되는 하나의 제1 배선(M1_2)이 배치될 수 있다. 예를 들어, 표준 셀(C100)은 제2 방향(Y)으로의 높이가 상대적으로 작은 표준 셀일 수 있고, 제1 활성 영역(AR_1) 및 제2 활성 영역(AR_2)의 제2 방향(Y)의 폭이 상대적으로 좁게 형성되는 로우 트랙 구조의 표준 셀일 수 있다. 따라서, 클럽풋 구조의 도전 패턴을 포함함으로써, 게이트 라인들과 제2 배선들을 효율적으로 연결할 수 있고, 제2 배선들 사이의 간격을 감소시킴으로써 라우팅 효율을 증대시킬 수 있다.
다만, 본 개시에 따른 표준 셀(C100)은 이에 한정되지 않으며, 제1 활성 영역(AR_1) 및 제2 활성 영역(AR_2) 중 적어도 하나의 활성 영역 상에는 제1 방향(X)으로 연장되는 복수의 제1 배선들이 형성될 수도 있다.
일 실시예에서, 클럽풋 구조의 도전 패턴은 제1 활성 영역(AR_1) 및 제2 활성 영역(AR_2) 사이에 배치될 수 있다. 클럽풋 구조의 도전 패턴은 서로 인접한 게이트 라인들과 제1 비아(V0) 및 게이트 컨택을 통해 연결될 수 있다.
본 개시에 따른 표준 셀(C100)은 클럽풋 구조의 도전 패턴을 포함하므로상대적으로 제2 방향(Y)으로 작은 높이를 가져 복수의 제1 배선들(M1)이 형성될 공간이 충분치 않은 경우라도, 하부층에 형성되는 서로 인접한 복수의 게이트 라인들(GL1, GL2)과 상부층에 형성되는 서로 인접한 복수의 제2 배선들(예를 들어, 도 1의 M21, M22)을 전기적으로 연결할 수 있다. 특히, 복수의 제2 배선들(예를 들어, 도 1의 M21, M22) 사이의 간격과 복수의 게이트 라인들(GL1, GL2) 사이의 간격이 서로 달라서, 복수의 제2 배선들(예를 들어, 도 1의 M21, M22) 및 복수의 게이트 라인들(GL1, GL2) 중에 적어도 일부만이 서로 얼라인되는 경우에도, 클럽풋 구조의 도전 패턴을 통해 서로 전기적으로 연결될 수 있다. 클럽풋 구조의 도전 패턴의 형상에 대해서는 도 5에서 후술하겠다.
도 3은 도 1 및 도 2의 클럽풋 구조의 도전 패턴의 형상을 설명하기 위한 확대도이다.
도 1 및 도 3을 참조하면, 복수의 제1 배선들(M1)은 클럽풋 구조의 도전 패턴(CF1)을 포함할 수 있다. 클럽풋 구조의 도전 패턴(CF1)은 제1 도전 패턴(CS1) 및 제2 도전 패턴(CS2)을 포함할 수 있고, 제1 도전 패턴(CS1) 및 제2 도전 패턴(CS2)은 서로 대칭적으로 형성될 수 있다. 일 실시예에서, 제1 도전 패턴(CS1) 및 제2 도전 패턴(CS2)은 제2 방향(Y)으로 부분적으로 나란하게 배치될 수 있다.
제1 도전 패턴(CS1)은 서로 수직인 제1 라인 패턴(CS1a) 및 제2 라인 패턴(CS1b)을 포함할 수 있다. 일 실시예에서, 제1 도전 패턴(CS1)의 제1 라인 패턴(CS1a)은 제1 방향(X)으로 연장될 수 있고, 제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b)은 제1 라인 패턴(CS1a)으로부터 제2 방향의 역방향(-Y)으로 돌출될 수 있다. 일 실시예에서, 제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b)은 제1 라인 패턴(CS1a)의 한쪽 끝단으로부터 제2 방향의 역방향(-Y)으로 돌출될 수 있고, 예를 들어, 제1 도전 패턴(CS1)은 'ㄱ' 자가 반전된 형상을 가질 수 있다.
제2 도전 패턴(CS2)은 서로 수직인 제1 라인 패턴(CS2a) 및 제2 라인 패턴(CS2b)을 포함할 수 있다. 일 실시예에서, 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2a)은 제1 방향(X)으로 연장될 수 있고, 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2b)은 제2 라인 패턴(CS2a)으로부터 제2 방향(Y)으로 돌출될 수 있다. 일 실시예에서, 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2b)은 제2 라인 패턴(CS2a)의 한쪽 끝단으로부터 제2 방향(Y)으로 돌출될 수 있고, 예를 들어, 제2 도전 패턴(CS2)은 'ㄴ' 자가 반전된 형상을 가질 수 있다.
제1 도전 패턴(CS1)은 하부층에 형성되는 제1 게이트 라인(GL1)과 상부층에 형성되는 제2 배선(M21)을 연결할 수 있고, 제2 도전 패턴(CS2)은 하부층에 형성되는 제2 게이트 라인(GL2)과 상부층에 형성되는 제2 배선(M22)을 연결할 수 있다. 이 때, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 서로 인접하게 형성되는 게이트 라인일 수 있고, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 각각 연결되는 서로 다른 제2 배선들도 각각 서로 인접하게 형성되는 제2 배선일 수 있다.
제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b) 및 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2b)은 각각 제1 게이트 라인(GL) 및 제2 게이트 라인(GL2)과 제3 방향(Z)으로 얼라인되도록 형성될 수 있다. 제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b) 및 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2b)은 각각 제1 비아(V0)와 연결될 수 있다. 제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b)은 제1 비아(V0)를 통해 제1 게이트 라인(GL1)과 연결될 수 있고, 제2 도전 패턴(CS2)의 제2 라인 패턴(CS2b)은 제1 비아(V0)를 통해 제2 게이트 라인(GL2)과 연결될 수 있다.
제1 도전 패턴(CS1)의 제1 라인 패턴(CS1a) 및 제2 도전 패턴(CS2)의 제1 라인 패턴(CS2a) 중 적어도 하나는 제2 비아(V1)와 연결될 수 있다. 일 실시예에서, 제1 게이트 라인(GL1)은 상부층에 형성되는 하나의 제2 배선(M21)과 제3 방향(Z)으로 얼라인될 수 있고, 제1 도전 패턴(CS1)의 제2 라인 패턴(CS1b)의 상부에 제2 비아(V1)가 형성될 수 있다. 게이트 라인들 사이의 간격(GLP)에 비하여, 제2 배선들 사이의 간격(MP)이 더 좁게 형성되므로, 제2 게이트 라인(GL2)과 제2 배선(M22)을 연결하기 위하여, 제2 도전 패턴(CS2)의 제1 라인 패턴(CS2a)의 상부에 제2 비아(V1)가 형성될 수 있다. 반면, 제1 도전 패턴(CS1)의 제1 라인 패턴(CS1a)의 상부에는 제2 비아(V1)가 형성되지 않을 수 있다.
다만, 본 개시는 이에 한정되지 않으며, 제1 게이트 라인(GL1)이 상부층에 형성되는 제2 배선(M21)과 제3 방향(Z)으로 얼라인되지 않고, 제2 게이트 라인(GL2)이 상부층에 형성되는 제2 배선(M22)과 제3 방향(Z)으로 얼라인되지 않는 경우에는, 제1 도전 패턴(CS1)의 제1 라인 패턴(CS1a) 및 제2 도전 패턴(CS2)의 제1 라인 패턴(CS2a)은 각각 제2 비아(V1)와 연결될 수 있다.
본 개시에 따른 집적 회로(10)는 클럽풋 구조의 도전 패턴(CF1)의 형상적 특징으로 인하여, 서로 다른 간격을 갖는 복수의 게이트 라인들과 복수의 제2 배선들을 효율적으로 연결할 수 있고, 배치된 표준 셀 상에 복수의 게이트 라인들 사이의 간격보다 좁은 간격을 갖는 복수의 제2 배선들이 형성됨에 따라, 복수의 제2 배선들의 복잡도가 감소될 수 있다.
본 개시에 따른 클럽풋 구조의 도전 패턴(CF1)의 형상은 도 3에 도시된형상에 제한되지 않으며, 도시된 클럽풋 구조의 도전 패턴(CF1)이 시계방향으로 90도로 회전한 형상일 수도 있으며, 클럽풋 구조의 도전 패턴(CF1)의 상부층과 하부층에 각각 형성되는 게이트 라인들(GL1, GL2) 및 제2 배선들(M21, M22)의 배치를 고려하여, 클럽풋 구조의 도전 패턴(CF1)에 제1 비아들(VO) 및 제2 비아들(V1)이 연결될 수 있다.
클럽풋 구조의 도전 패턴(CF1)을 포함하는 집적 회로(10)의 레이아웃이 디자인 룰에 부합하는지 검증하는 단계에서의 스페이스 조건, 및 스페이스 조건에 따른 클럽풋 구조의 도전 패턴(CF1)의 형상적 특징(D1, D2, CSP1, CSP2)에 대해서는 이 후의 도 9a 등에서 후술하겠다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다. 도 4에서는 도 1에서와 중복되는 구성에 대해서, 중복되는 설명을 생략하도록 하겠다.
도 4를 참조하면, 집적 회로(10A)는 셀 바운더리에 의해 한정되는 적어도 하나의 표준 셀(C200)을 포함할 수 있다. 표준 셀(C200)은 복수의 입력 핀들(A0, A1, B0, B1) 및 출력 핀(Y)을 가질 수 있다. 입력 핀 및 출력 핀의 수는 표준 셀의 특성에 따라 달라지며, 본 도면에 제한되지 않는다.
일 실시예에서, 표준 셀(C200)의 활성 영역들(AR) 각각에는 하나의 제1 방향(X)으로 연장되는 하나의 제1 배선(M1)이 배치될 수 있다. 예를 들어, 표준 셀(C200)은 제2 방향(Y)으로의 높이가 상대적으로 낮은 표준 셀일 수 있다. 다만, 본 개시에 따른 표준 셀(C200)은 이에 한정되지 않으며, 표준 셀(C200)의 활성 영역들(AR) 상에는 제1 방향(X)으로 연장되는 복수의 제1 배선들이 형성될 수도 있다.
표준 셀(C200)에 포함된 복수의 게이트 라인들 각각은 제2 방향(Y)으로 연장되도록 형성되고, 제1 방향(X)으로 소정의 간격(GLP)으로 서로 이격되어 배치될 수 있다. 표준 셀(C200)의 제1 방향(X)의 셀 바운더리 및 제1 방향의 역방향(-X)의 셀 바운더리에는 각각 복수의 게이트 라인들 중 일부의 게이트 라인(GL3, GL4)이 배치될 수 있다.
집적 회로(10)는 표준 셀(C200)의 복수의 입력 핀들(A0, A1, B0, B1) 및 출력 핀(Y)을 외부와 연결하기 위한 복수의 제2 배선들(M2)을 더 포함할 수 있다. 복수의 제2 배선들(M2)은 복수의 제1 배선들(M1)보다 높은 층에 배치될 수 있고, 복수의 게이트 라인들과 나란하게 제2 방향(Y)으로 연장되도록 형성될 수 있다. 복수의 제2 배선들(M2)은 제1 방향(X)으로 서로 소정의 간격(MP)으로 이격되도록 배치될 수 있다.
셀 바운더리에서, 제2 배선(M23, M24)들은 게이트 라인들(GL3, GL4)과 얼라인되지 않을 수 있다. 즉, 셀 바운더리로부터 제2 배선들(M23, M24)은, 일정한 오프셋(OS)만큼 이격되어 배치될 수 있다. 도 4에서는 제1 방향(X)의 셀 바운더리 및 제1 방향의 역방향(-X)의 셀 바운더리에서 모두 제2 배선들(M23, M24)과 서로 얼라인되지 않는 것으로 도시되었으나, 본 개시는 이에 한정되는 것은 아니다. 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인(GL3)과 제2 배선(M23)은 얼라인되지 않고, 제1 방향(X)의 셀 바운더리에서는 게이트 라인(GL4)이 제2 배선(M24)과 얼라인될 수도 있다.
일 실시예에서, 복수의 제2 배선들(M2) 사이의 간격(MP)은 복수의 게이트 라인들 사이의 간격(GLP)보다 좁을 수 있다. 예를 들어, 복수의 게이트 라인들 사이의 간격(GLP) 대 복수의 제2 배선들(M2) 사이의 간격(MP)의 비율은 3:2일 수 있다. 따라서, 본 개시의 일 실시예에 따른 표준 셀(C200)을 포함하는 집적 회로(10A)는, 복수의 제2 배선들(M2) 사이의 간격(MP)이 복수의 게이트 라인들 사이의 간격(GLP)과 동일하게 형성되는 경우와 비교하여, 동일한 면적에 더 많은 수의 제2 배선들(M2)을 형성할 수 있고, 제2 배선들(M2)의 복잡도를 감소시킬 수 있다.
본 개시에 따른 집적 회로 설계를 위한 컴퓨팅 시스템은, 제1 방향(X) 또는 제1 방향의 역방향(-X)으로 인접하게 배치되는 다른 표준 셀의 특성에 따라 도 1의 표준 셀(C200) 또는 도 2의 표준 셀(C200)을 선택적으로 배치할 수 있다. 컴퓨팅 시스템이 집적 회로를 설계하는 데에 있어서, 표준 셀을 배치하는 동작에 대해서는 도 8a 등에서 후술하겠다.
일 실시예에서, 복수의 제1 배선들(M1)은 클럽풋 구조의 도전 패턴을 포함할 수 있다. 복수의 제1 배선들(M1)이 클럽풋 구조의 도전 패턴을 포함함으로써, 하부층에 형성되는 서로 인접한 복수의 게이트 라인들(GL1, GL2)과 상부층에 형성되는 서로 인접한 복수의 제2 배선들(M21, M22)을 연결할 수 있다. 일 실시예에서, 클럽풋 구조의 도전 패턴은 복수의 활성 영역들(AR)의 사이의 영역에 배치될 수 있다. 클럽풋 구조의 도전 패턴의 형상에 대해서는 도 5에서 후술하겠다.
도 5는 도 4의 클럽풋 구조의 도전 패턴의 형상을 설명하기 위한 확대도이다.
도 4 및 도 5를 참조하면, 복수의 제1 배선들(M1)은 클럽풋 구조의 도전 패턴(CF2)을 포함할 수 있다. 클럽풋 구조의 도전 패턴(CF2)은 제1 도전 패턴(CS1') 및 제2 도전 패턴(CS2')을 포함할 수 있고, 제1 도전 패턴(CS1') 및 제2 도전 패턴(CS2')은 서로 대칭적으로 형성될 수 있다. 제1 도전 패턴(CS1') 및 제2 도전 패턴(CS2')은 제2 방향(Y)으로 나란하게 배치될 수 있다.
제1 도전 패턴(CS1')은 서로 수직인 제1 라인 패턴(CS1a') 및 제2 라인 패턴(CS1b')을 포함할 수 있다. 제2 도전 패턴(CS2')은 서로 수직인 제1 라인 패턴(CS2a') 및 제2 라인 패턴(CS2b')을 포함할 수 있다.
제1 도전 패턴(CS1')은 하부층에 형성되는 제1 게이트 라인(GL1)과 상부층에 형성되는 제2 배선(M21)을 연결할 수 있고, 제2 도전 패턴(CS2')은 하부층에 형성되는 제2 게이트 라인(GL2)과 상부층에 형성되는 제2 배선(M22)을 연결할 수 있다. 이 때, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 서로 인접하게 형성되는 게이트 라인일 수 있고, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 각각 연결되는 서로 다른 제2 배선들도 각각 서로 인접하게 형성되는 제2 배선일 수 있다.
제1 도전 패턴(CS1')의 제2 라인 패턴(CS1b') 및 제2 도전 패턴(CS2')의 제2 라인 패턴(CS2b')은 각각 제1 게이트 라인(GL) 및 제2 게이트 라인(GL2)과 제3 방향(Z)으로 얼라인되도록 형성될 수 있다. 제1 도전 패턴(CS1')의 제2 라인 패턴(CS1b') 및 제2 도전 패턴(CS2')의 제2 라인 패턴(CS2b')은 각각 제1 비아(V0)와 연결될 수 있다. 제1 도전 패턴(CS1')의 제2 라인 패턴(CS1b')은 제1 비아(V0)를 통해 제1 게이트 라인(GL1)과 연결될 수 있고, 제2 도전 패턴(CS2')의 제2 라인 패턴(CS2b')은 제1 비아(V0)를 통해 제2 게이트 라인(GL2)과 연결될 수 있다.
제1 도전 패턴(CS1')의 제1 라인 패턴(CS1a') 및 제2 도전 패턴(CS2')의 제1 라인 패턴(CS2a') 중 적어도 하나는 제2 비아(V1)와 연결될 수 있다. 일 실시예에서, 제2 게이트 라인(GL2)은 상부층에 형성되는 하나의 제2 배선(M22)과 제3 방향(Z)으로 얼라인될 수 있고, 제2 도전 패턴(CS2')의 제2 라인 패턴(CS2b')의 상부에 제2 비아(V1)가 형성될 수 있다. 게이트 라인들 사이의 간격(GLP)에 비하여, 제2 배선들 사이의 간격(MP)이 더 좁게 형성되므로, 제1 게이트 라인(GL1)과 제2 배선(M21)을 연결하기 위하여, 제1 도전 패턴(CS1')의 제1 라인 패턴(CS1a')의 상부에 제2 비아(V1)가 형성될 수 있다.
다만, 본 개시는 이에 한정되지 않으며, 제1 게이트 라인(GL1)이 상부층에 형성되는 제2 배선(M21)과 제3 방향(Z)으로 얼라인되지 않고, 제2 게이트 라인(GL2)이 상부층에 형성되는 제2 배선(M22)과 제3 방향(Z)으로 얼라인되지 않는 경우에는, 제1 도전 패턴(CS1')의 제1 라인 패턴(CS1a') 및 제2 도전 패턴(CS2')의 제1 라인 패턴(CS2a')이 각각 제2 비아(V1)와 연결될 수 있다.
본 개시에 따른 집적 회로(10A)는 클럽풋 구조의 도전 패턴(CF2)의 형상적 특징으로 인하여, 서로 다른 간격을 갖는 복수의 게이트 라인들과 복수의 제2 배선들을 효율적으로 연결할 수 있고, 배치된 표준 셀 상에 복수의 게이트 라인들 사이의 간격보다 좁은 간격을 갖는 복수의 제2 배선들이 형성됨에 따라, 복수의 제2 배선들의 복잡도가 감소될 수 있다.
클럽풋 구조의 도전 패턴(CF2)을 포함하는 집적 회로(10A)의 레이아웃이 디자인 룰에 부합하는지 검증하는 단계에서의 스페이스 조건 및 스페이스 조건에 따른 클럽풋 구조의 도전 패턴(CF2)의 형상적 특징(D1, D2, CSP1, CSP2)에 대해서는 이 후의 도 9a 등에서 후술하겠다.
도 6은 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 집적 회로의 설계를 위한 컴퓨팅 시스템(이하 '집적 회로 설계 시스템'이라고 지칭함)(10)은 프로세서(11), 메모리(13), 입출력 장치(15), 저장 장치(17) 및 버스(19)를 포함할 수 있다. 예를 들어, 집적 회로 설계 시스템(1)은 도 2의 단계 S10, S20 및 S30을 수행할 수 있다. 본 개시에 따른 실시예에서, 집적 회로 설계 시스템(1)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 집적 회로 설계 장치라고 지칭할 수도 있다. 집적 회로 설계 시스템(1)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다. 집적 회로 설계 시스템(1)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.
프로세서(11)는 집적 회로를 설계하기 위한 다양한 동작들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 프로세서(11)는 버스(19)를 통해 메모리(13), 입출력 장치(15) 및 저장 장치(17)와 통신할 수 있다. 프로세서(11)는 메모리(13)에 로드된 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, 프로세서(11)는 메모리(13)에 로드된 합성 모듈(13a), P&R(Place and Routing) 모듈(13b), 및 DRC(Design Rule Check) 모듈(13c)을 실행할 수 있다.
메모리(13)는 집적 회로의 설계를 위한 레이아웃 디자인, 및 디자인된 레이아웃에 따른 시뮬레이션을 수행하기 위한 명령어들을 포함하는 프로그램을 저장할 수 있다. 일 실시예에서, 메모리(13)는 합성 모듈(13a), P&R 모듈(13b), 및 DRC 모듈(13c)을 저장할 수 있다. 합성 모듈(13a), P&R 모듈(13b), 및 DRC 모듈(13c)은 저장 장치(17)로부터 메모리(13)로 로딩될 수 있다.
합성 모듈(130a)은 예를 들어, 도 2의 단계 S10에 따른 논리 합성 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. P&R 모듈(130b)은 예를 들어, 도 7의 단계 S21 및 단계 S22에 따른 레이아웃 설계 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. DRC 모듈(13c)은 예를 들어, 도 7의 단계 S25에 따른 DRC(Design Rule Check) 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 메모리(13)는 이외에도 시뮬레이션 툴 등의 다양한 툴들을 더 저장할 수 있다. 메모리(13)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic RAM)과 같은 휘발성 메모리이거나, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectrics RAM), 플래시 메모리 등의 비휘발성 메모리일 수 있다.
입출력 장치(15)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(15)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로 설계 데이터를 입력 받을 수 있다. 예를 들어, 입출력 장치(15)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 배치 결과, 라우팅 결과, 레이아웃 데이터, 및 DRC 결과 등을 표시할 수 있다.
저장 장치(17)는 합성 모듈(13a), P&R 모듈(13b), 및 DRC 모듈(13c) 등의 프로그램을 저장할 수 있으며, 프로그램이 프로세서(11)에 의해서 실행되기 이전에 저장 장치(17)로부터 프로그램 또는 그것의 적어도 일부가 메모리(13)로 로딩될 수 있다. 저장 장치(17)는 또한 프로세서(11)에 의해서 처리될 데이터 또는 프로세서(11)에 의해 처리된 데이터를 저장할 수 있다. 예를 들어서, 저장 장치(17)는 합성 모듈(13a), P&R 모듈(13b), 및 DRC 모듈(13c) 등의 프로그램에 의하여 처리될 데이터(예를 들어, 표준 셀 라이브러리, 넷리스트 데이터 등) 및 프로그램에 의해 생성되는 데이터(예를 들어, DRC 결과, 레이아웃 데이터 등)를 저장할 수 있다.
저장 장치(17)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, PRAM, RRAM, MRAM, FRAM 등과 같은 비휘발성 메모리를 포함할 수도 있고, 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(Solid State Drive), HDD(Hard Disk Drive), 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(17)는 집적 회로 설계 시스템(100)으로부터 탈착 가능할 수도 있다.
버스(19)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 버스(19)를 통해서 프로세서(11), 메모리(13), 입출력 장치(15), 및 저장 장치(17)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 버스(19)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 7을 참조하면, 셀 라이브러리(D112)는 복수의 표준 셀들에 관한 정보, 예를 들어, 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 7에 도시된 바와 같이, 클럽풋 구조의 도전 패턴을 포함하고 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인과 제2 배선이 얼라인되는 표준 셀에 대한 제1 정보(D112_1), 클럽풋 구조의 도전 패턴을 포함하고 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인과 제2 배선이 얼라인되지 않는 표준 셀에 대한 제2 정보(D112_2), 클럽풋 구조의 도전 패턴을 포함하고 제1 방향(X)의 폭이 게이트 라인들의 간격의 짝수배인 표준 셀에 대한 제3 정보(D112_3), 클럽풋 구조의 도전 패턴을 포함하고 제1 방향(X)의 폭이 게이트 라인들의 간격의 홀수배인 표준 셀에 대한 제4 정보(D112_4), 및 더미 표준 셀에 대한 제5 정보(D112_5)를 포함할 수 있다. 표준 셀 라이브러리(D112)는 도 6의 저장 장치(17)에 저장될 수 있다.
단계 S10에서, RTL 데이터(D111)로부터 네트리스트 데이터(D123)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D111)로부터 표준 셀 라이브러리(D112)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D123)를 생성할 수 있다.
단계 S20에서, 네트리스트 데이터(D123)로부터 레이아웃 데이터(D114)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23, S25)을 포함할 수 있다.
단계 S21에서, 표준 셀들을 선택적으로 배치하는 동작이 수행될 수 있다. 예를 들어, 표준 셀들을 배치하는 동작에 대해서는 도 8a 내지 도 8d에서 후술하겠다.
단계 S22에서, 상호연결들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예를 들어, 적어도 하나의 비아 및 적어도 하나의 도전 패턴을 포함할 수 있다. 상호연결들을 생성함으로써 표준 셀들은 라우팅될 수 있다.
단계 S23에서, 레이아웃 데이터(D114)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D114)는, 예를 들어, GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S25에서, 디자인 룰에 위배되는 부분이 존재하는 지 레이아웃 데이터에 대한 검증이 수행될 수 있다. 예를 들어, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
일 실시예에 있어서, 단계 S25에서 수행된 검증 결과를 기초로 단계 S121, S21 및 S22 중 적어도 하나의 단계가 다시 수행될 수 있으며, 이에 따라서, 레이아웃 데이터(D114)가 재생성될 수 있다. 예를 들어, DRC 수행 결과, 배치된 표준 셀들 중 적어도 하나의 표준 셀에 대하여, 내부 배선과 라우팅 배선 간의 간격이 최소 간격 미만임을 나타내는 디자인 룰 오류가 발생될 경우, 단계 S23이 수행되어, 내부 배선의 위치가 조정될 수 있다.
이 때, 표준 셀에 포함된 클럽풋 구조의 도전 패턴에 대해서는 별도의 DRC를 수행하지 않을 수 있다. 일 실시예에서, 셀 라이브러리(D112)는 클럽풋 구조의 도전 패턴에 대응되는 마커(marker) 정보(D112_6)를 포함할 수 있다. 마커 정보는 가상의 층으로서, 마커 정보에 기초하여 클럽풋 구조의 도전 패턴에 대해서는 DRC를 수행하지 않을 수 있다. 즉, 클럽풋 구조의 도전 패턴의 형상이 DRC에 위반되더라도 표준 셀은 DRC에 위반되지 않는 것으로 판단할 수 있다. 이에 대해서는 도 9a 등에서 후술하겠다.
단계 S30에서, 광 근접 보정(Optical Proximity Correction, OPC)하는 동작이 수행될 수 있다. 포토 리소그래피 공정을 이용하여, 레이아웃 설계를 통해 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토 리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광 시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D114)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 일 실시예에서, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 일 실시예에서, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
BEOL 공정(S52)에 의해서, 본 개시의 예시적 실시예에 따른 도전 패턴이 형성될 수 있고, 도전 패턴에 전기적으로 연결되는 비아가 형성될 수 있다. 예를 들면, 레이아웃 데이터(D114)는 표준 셀 라이브러리(D112)에 의해서 정의된 표준 셀의 출력 핀에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D114)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 출력 핀이 형성될 수 있다. 또한, 레이아웃 데이터(D114)는 표준 셀의 출력 핀 중 제한된 영역에 배치된 비아에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D114)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 비아가 형성될 수 있다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 개략적으로 나타내는 평면도이다. 도 8a 내지 도 8d는 인접하여 배치되는 복수의 표준 셀들을 포함하는 집적 회로를 나타낸 것이다.
도 8a를 참조하면, 집적 회로(10B)는 셀 바운더리에 의해 한정되는 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)을 포함할 수 있다. 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)은 복수의 게이트 라인들을 포함할 수 있고, 복수의 게이트 라인들은 제2 방향(Y)으로 연장되고, 서로 제1 방향(X)으로 소정의 제1 간격(GLP)으로 배치될 수 있다.
제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2) 상에는 복수의 제2 배선들(M2)이 형성될 수 있다. 복수의 제2 배선들(M2)은 제1 방향(X)으로 서로 소정의 제2 간격(MP)으로 이격되도록 배치될 수 있다. 즉, 복수의 제2 배선들(M2)은 복수의 게이트 라인들과 평행하게 배치될 수 있다. 이 때, 제2 간격(MP)은 제1 간격(GLP)보다 좁을 수 있고, 예를 들어, 제1 간격(GLP) 대 제2 간격(MP)의 비율은 3:2일 수 있다. 제1 간격(GLP) 대 제2 간격(MP)의 비율이 3:2일 때, 복수의 게이트 라인들과 복수의 제2 배선들(M2)이 제3 방향(Z)으로 서로 얼라인되거나 얼라인되지 않은 상태가 교대로 반복될 수 있고, 다른 비율에 비하여 서로 얼라인될 가능성이 높으므로 서로 전기적으로 연결하는 것이 용이해질 수 있다.
제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)의 제1 방향(X)의 폭은 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2) 각각에 형성된 게이트 라인들의 수에 따라 달라질 수 있다. 일 실시예에서, 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)일 수 있다. 이 때, n은 1 이상의 자연수일 수 있다. 도 8a에서는, 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)에 형성된 게이트 라인들의 수가 동일한 것으로 도시되었으나, 본 개시에 따른 집적 회로(10B)는 이에 한정되지 않으며, 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)에 형성된 게이트 라인들의 수는 서로 상이할 수 있다.
집적 회로(10B)는, 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)의 셀 바운더리에 제2 배선이 배치될 수 있다. 예를 들어, 제1 표준 셀(C100_1) 및 제2 표준 셀(C100_2)은 도 1의 표준 셀(C100)일 수 있다.
본 개시에 따른 집적 회로(10B)에서, 제1 표준 셀(C100_1)에 인접하게 배치되는 제2 표준 셀(C100_2)은, 제1 간격(GLP) 대 제2 간격(MP)의 비율, 제1 표준 셀(C100_1)의 제1 방향(X)으로의 폭 및 제2 배선들(M2)의 배치에 따라, 동일한 기능을 수행하더라도, 구조가 다를 수 있다. 도 8a에서, 제1 간격(GLP) 대 제2 간격(MP)의 비율은 3:2이고, 제1 표준 셀(C100_1)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)이며, 제1 표준 셀(C100_1)의 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되므로, 제1 표준 셀(C100_1)의 제1 방향(X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인된다. 따라서, 집적 회로(10B)는, 제1 방향(-X)의 역방향의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되는 제2 표준 셀(C100_2)이 제1 표준 셀(C100_1)에 인접하게 배치될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(10B)를 설계하기 위한 컴퓨팅 시스템은, 도 7의 S21단계에서, 제1 정보(D112_1) 및 제3 정보(D112_3)에 기초하여, 제2 표준 셀(C100_2)을 배치할 수 있다. 다만, 본 개시에 따른 컴퓨팅 시스템은, S21단계에서, 제1 정보(D112_1) 및 제4 정보(D112_4)에 기초하여, 제1 방향(X)의 폭이 제1 간격(GLP)의 홀수배((2n-1)GLP)인 표준 셀을 제1 표준 셀(C100_1)에 인접하게 배치할 수도 있다.
도 8b를 참조하면, 집적 회로(10C)는 셀 바운더리에 의해 한정되는 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)을 포함할 수 있다. 일 실시예에서, 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)일 수 있다. 이 때, n은 1이상의 자연수일 수 있다. 도 8b에서는, 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)에 형성된 게이트 라인들의 수가 동일한 것으로 도시되었으나, 본 개시에 따른 집적 회로(10C)는 이에 한정되지 않으며, 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)에 형성된 게이트 라인들의 수는 서로 상이할 수 있다.
집적 회로(10C)는 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)의 셀 바운더리에 제2 배선이 배치되지 않을 수 있고, 셀 바운더리로부터 소정의 오프셋(OS)만큼 이격되어 제2 배선이 배치될 수 있다. 예를 들어, 제1 표준 셀(C200_1) 및 제2 표준 셀(C200_2)은 도 4의 표준 셀(C200)일 수 있다.
본 개시에 따른 집적 회로(10C)에서, 제1 표준 셀(C200_1)에 인접하게 배치되는 제2 표준 셀(C200_2)은, 제1 간격(GLP) 대 제2 간격(MP)의 비율, 제1 표준 셀(C200_1)의 제1 방향(X)으로의 폭 및 제2 배선들(M2)의 배치에 따라, 동일한 기능을 수행하더라도, 구조가 다를 수 있다. 도 8b에서, 제1 간격(GLP) 대 제2 간격(MP)의 비율은 3:2이고, 제1 표준 셀(C200_1)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)이며, 제1 표준 셀(C200_1)의 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되지 않으므로, 제1 표준 셀(C200_1)의 제1 방향(X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되지 않는다. 따라서, 집적 회로(10C)는, 제1 방향(-X)의 역방향의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되지 않는 제2 표준 셀(C200_2)이 제1 표준 셀(C200_1)에 인접하게 배치될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(10C)를 설계하기 위한 컴퓨팅 시스템은, 도 7의 S21단계에서, 제2 정보(D112_2) 및 제3 정보(D112_3)에 기초하여, 제2 표준 셀(C200_2)을 배치할 수 있다. 다만, 본 개시에 따른 컴퓨팅 시스템은, S21단계에서, 제2 정보(D112_2) 및 제4 정보(D112_4)에 기초하여, 제1 방향(X)의 폭이 제1 간격(GLP)의 홀수배인 표준 셀을 제1 표준 셀(C200_1)에 인접하게 배치할 수도 있다.
도 7 및 도 8c를 참조하면, 집적 회로(10D)는 셀 바운더리에 의해 한정되는 제1 표준 셀(C110) 및 제2 표준 셀(C200_1)을 포함할 수 있다. 일 실시예에서, 제1 표준 셀(C110)의 제1 방향(X)의 폭은 제1 간격(GLP)의 홀수배((2m+1)GLP)일 수 있고, 제2 표준 셀(C200_1)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)일 수 있다. 이 때, m 및 n은 1이상의 자연수일 수 있다.
제1 표준 셀(C110)의 제1 방향의 역방향(-X)의 셀 바운더리에는 제2 배선이 배치되고, 제1 표준 셀(C110)의 제1 방향의 셀 바운더리에는 제2 배선이 배치되지 않을 수 있다. 또한, 제2 표준 셀(C200_1)의 셀 바운더리에 제2 배선이 배치되지 않을 수 있고, 셀 바운더리로부터 소정의 오프셋(OS)만큼 이격되어 제2 배선이 배치될 수 있다. 예를 들어, 제2 표준 셀(C200_1)은 도 4의 표준 셀(C200)일 수 있다.
본 개시에 따른 집적 회로(10D)에서, 제1 표준 셀(C110)에 인접하게 배치되는 제2 표준 셀(C200_1)은, 제1 간격(GLP) 대 제2 간격(MP)의 비율, 제1 표준 셀(C110)의 제1 방향(X)으로의 폭 및 제2 배선들(M2)의 배치에 따라, 동일한 기능을 수행하더라도 구조가 다를 수 있다. 도 8c에서, 제1 간격(GLP) 대 제2 간격(MP)의 비율은 3:2이고, 제1 표준 셀(C110)의 제1 방향(X)의 폭은 제1 간격(GLP)의 홀수배((2m+1)GLP)이며, 제1 표준 셀(C110)의 제1 방향의 역방향(-X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되므로, 제1 표준 셀(C110)의 제1 방향(X)의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되지 않는다. 따라서, 집적 회로(10D)는, 제1 방향(-X)의 역방향의 셀 바운더리에서 게이트 라인과 제2 배선이 서로 얼라인되지 않는 제2 표준 셀(C200_1)이 제1 표준 셀(C110)에 인접하게 배치될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(10D)를 설계하기 위한 컴퓨팅 시스템은, 도 7의 S21단계에서, 제2 정보(D112_2) 및 제3 정보(D112_3)에 기초하여, 제2 표준 셀(C200_1)을 배치할 수 있다. 다만, 본 개시에 따른 컴퓨팅 시스템은, S21단계에서, 제2 정보(D112_2) 및 제4 정보(D112_4)에 기초하여, 제1 방향(X)의 폭이 제1 간격(GLP)의 홀수배인 표준 셀을 제1 표준 셀(C110)에 인접하게 배치할 수도 있다.
도 7 및 도 8d를 참조하면, 집적 회로(10E)는 셀 바운더리에 의해 한정되는 제1 표준 셀(C110), 제2 표준 셀(C100_1) 및 더미 셀(C10)을 포함할 수 있다. 일 실시예에서, 제1 표준 셀(C110)의 제1 방향(X)의 폭은 제1 간격(GLP)의 홀수배((2m+1)GLP)일 수 있고, 제2 표준 셀(C100_1)의 제1 방향(X)의 폭은 제1 간격(GLP)의 짝수배(2nGLP)일 수 있다. 이 때, m 및 n은 1이상의 자연수일 수 있다.
제1 표준 셀(C110)의 제1 방향의 역방향(-X)의 셀 바운더리에는 제2 배선이 배치되고, 제1 표준 셀(C110)의 제1 방향의 셀 바운더리에는 제2 배선이 배치되지 않을 수 있다. 또한, 제2 표준 셀(C100_1)의 셀 바운더리에 제2 배선이 배치되지 않을 수 있고, 셀 바운더리로부터 소정의 오프셋(OS)만큼 이격되어 제2 배선이 배치될 수 있다. 예를 들어, 제2 표준 셀(C100_1)은 도 1의 표준 셀(C100)일 수 있다.
이 때, 제1 표준 셀(C110) 및 제2 표준 셀(C100_1) 사이에는 더미 영역(DA)을 포함하는 더미 셀(C10)이 배치될 수 있다. 예를 들어, 더미 셀(C10)은 필러(filler), 디캡(decap), 또는 스페어 셀(spare cell) 중 적어도 하나를 포함할 수 있다. 필러는 레이아웃을 설계하는 과정에서 생성된 빈 공간을 단순히 채우는 역할을 할 수 있다. 디캡은 안정적인 전원 공급을 위해 전원 라인들(예를 들어, 도 1의 VDD, VSS) 사이에 제공될 수 있다. 스페어 셀은 레이아웃 설계가 완료된 후, 추가 설계를 대비하기 위해 마련된 셀일 수 있다.
본 개시에 따른 집적 회로(10E)에서, 제1 표준 셀(C110)에 인접하게 배치되는 제2 표준 셀(C100_1)은, 제1 간격(GLP) 대 제2 간격(MP)의 비율, 제1 표준 셀(C110)의 제1 방향(X)으로의 폭 및 제2 배선들(M2)의 배치에 따라, 동일한 기능을 수행하더라도 구조가 다를 수 있다. 제1 표준 셀(C110)에 곧바로 인접하도록 제2 표준 셀(C100_1)이 배치되는 경우에, 제1 표준 셀(C110) 및 제2 표준 셀(C100_1) 상에 배치되는 복수의 제2 배선들(M2)의 패턴들이 제1 표준 셀(C110) 및 제2 표준 셀(C100_1) 사이의 셀 바운더리에서 제2 간격(MP)을 유지하지 못하고 제2 간격(MP)보다 작아지게 되므로, 디자인 룰에 위반된 것으로 판단될 수 있다. 따라서, 제1 표준 셀(C110) 및 제2 표준 셀(C100_1) 사이에는 더미 영역(DA)을 포함하는 더미 셀(C10)이 배치될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로(10E)를 설계하기 위한 컴퓨팅 시스템은, 도 7의 S21단계에서, 제5 정보(D112_5)에 기초하여 제1 표준 셀(C110)에 인접하도록 더미 셀(D10)을 배치한 후, 제1 정보(D112_1) 및 제3 정보(D112_3)에 기초하여 더미 셀(D10)에 인접하도록 제2 표준 셀(C100_1)을 배치할 수 있다. 다만, 본 개시에 따른 컴퓨팅 시스템은, 제1 정보(D112_1) 및 제4 정보(D112_4)에 기초하여, 제1 방향(X)의 폭이 제1 간격(GLP)의 홀수배인 표준 셀을 더미 셀(D10)에 인접하게 배치할 수도 있다.
도 9a 내지 도 9c는 본 개시의 일 실시예에 따른, 패턴들에 대한 스페이스 제약 조건들을 나타낸다. 본 실시예에서, 제1 및 제2 패턴들(PT1, PT2)은 복수의 제1 배선들(M1)의 패턴들일 수 있다. 본 실시예에서, "사이드(side)"는 각 패턴의 장 방향 에지들을 지칭하고, "팁(tip)"은 각 패턴의 단 방향 에지들을 지칭하기로 한다.
도 9a를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 서로 인접한 두 트랙들 상에 각각 배치될 수 있다. 제1 스페이스(S1)는 제1 및 제2 패턴들(PT1, PT2)의 최소 사이드-투-사이드 스페이스로 정의될 수 있다. 메탈 너비(MW)는 메탈 패턴의 최소 너비에 대응하며, 패턴의 단 방향 에지, 즉, 팁의 길이일 수 있다.
도 9b를 참조하면, 제1 패턴(PT1)은 제1 방향(X)으로 연장되고, 제2 패턴(PT2)은 제2 방향(Y)으로 연장될 수 있다. 예를 들어, 제1 패턴(PT1)은 일 트랙에 배치될 수 있고, 제2 패턴(PT2)은 여러 트랙들을 가로질러 배치될 수 있다. 제2 스페이스(S2)는 제1 및 제2 패턴들(PT1, PT2)의 최소 팁-투-사이드 스페이스로 정의될 수 있다.
도 9c를 참조하면, 제1 및 제2 패턴들(PT1, PT2)은 제1 방향(X)으로 연장되고, 제1 방향(X)으로 서로 인접할 수 있다. 예를 들어, 제1 및 제2 패턴들(PT1, PT2)은 동일 트랙 상에 각각 배치될 수 있다. 제3 스페이스(S3)는 제1 및 제2 패턴들(PT1, PT2)의 최소 팁-투-팁 스페이스로 정의될 수 있다.
일 실시예에서, 제1 스페이스(S1)는 제2 스페이스(S2)보다 작을 수 있고, 제2 스페이스(S2)는 제3 스페이스(S3)보다 작을 수 있다.
도 3 및 도 5를 다시 참조하면, 도 7의 S25 단계에서 디자인 룰에 위배되지 않기 위해, 복수의 제1 배선들(M1)은 제1 내지 제3 스페이스들(S1, S3, S3) 및 메탈 너비(MW)의 요건을 충족시킬 수 있다.
다만, 클럽풋 구조의 도전 패턴(CF1, CF2)의 내부 패턴은 제1 내지 제3 스페이스들 (S1, S3, S3) 및 메탈 너비(MW)의 요건을 만족하지 않을 수 있다. 즉, 제1 도전 패턴(CS1, CS1')과 제2 도전 패턴(CS2, CS2') 사이의 제1 거리(CSP1)는 제2 스페이스(S2)보다 작은 값을 가질 수 있다. 예를 들어, 제1 도전 패턴(CS1, CS1')의 제1 라인 패턴(CS1a, CS1a')과 제2 도전 패턴(CS2, CS2')의 제2 라인 패턴(CS2b, CS2b')사이의 제1 거리(CSP1)는 클럽풋 구조의 도전 패턴을 제외한 복수의 제1 배선들(M1) 사이의 간격보다 작을 수 있다. 일 실시예에서, 클럽풋 구조의 도전 패턴을 제외한 복수의 제1 배선들(M1)은, 복수의 게이트 라인들 사이의 간격(GLP)과 실질적으로 동일한 거리만큼 서로 이격될 수 있다.
집적 회로를 설계하기 위한 컴퓨팅 시스템은, 마커 정보에 기초하여, 클럽풋 구조의 도전 패턴(CF1, CF2)의 내부 패턴에 대해서는 디자인 룰 적용의 예외로 분류할 수 있다. 도 7의 S50 단계에서, 클럽풋 구조의 도전 패턴(CF1, CF2)을 제조할 때, 제1 도전 패턴(CS1, CS1')과 제2 도전 패턴(CS2, CS2')을 따로 별도의 단계로 패터닝하지 않고, 제1 도전 패턴(CS1, CS1')과 제2 도전 패턴(CS2, CS2')을 함께 형성함으로써, 클럽풋 구조의 도전 패턴(CF1, CF2)을 제조할 수 있다.
클럽풋 구조의 도전 패턴(CF1, CF2)과 인접한 다른 제1 배선까지의 거리(D1, D2)는 제1 스페이스(S1) 또는 제2 스페이스(S2) 요건을 충족시킬 수 있다. 예를 들어, 제1 방향의 역방향(-X)으로 인접한 제1 배선까지의 거리에 있어서, 제1 도전 패턴(CS1, CS1')으로부터 제1 배선까지의 거리(D1)는 제1 스페이스(S1) 요건을 충족시킬 수 있고, 제2 도전 패턴(CS2, CS2')으로부터 제1 배선까지의 거리(D2)는 제2 스페이스(S2) 요건을 충족시킬 수 있다. 제2 도전 패턴(CS2, CS2')으로부터 제1 배선까지의 거리(D2)가 제1 도전 패턴(CS1, CS1')으로부터 제1 배선까지의 거리(D1)보다 멀 수 있다.
이에 따라, 클럽풋 구조의 도전 패턴(CF1, CF2)은, 제1 도전 패턴(CS1, CS1')의 제1 방향의 역방향(-X)의 끝단과 제2 도전 패턴(CS2, CS2')의 제1 방향의 역방향(-X)의 끝단은 제1 방향(X)으로 제2 거리(CSP2)만큼 이격될 수 있다. 또한, 클럽풋 구조의 도전 패턴(CF1, CF2)은, 제1 도전 패턴(CS1, CS1')의 제1 방향(X)의 끝단과 제2 도전 패턴(CS2, CS2')의 제1 방향(X)의 끝단은 제1 방향(X)으로 제2 거리(CSP2)만큼 이격될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다. SoC(1000)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 예를 들어, SoC(1000)는 도 1, 도 4, 및 도 8a 내지 도 8d의 집적 회로(10, 10A, 10B, 10C, 10D, 10E)를 적어도 하나를 포함할 수 있다.
SoC(1000)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 표준 셀은 각 기능 블록들에 포함될 수 있고, 이에 따라 제조가 용이한 SoC(1000)가 달성될 수 있다.
도 10을 참조하면, SoC(1000)는 모뎀(1200), 디스플레이 컨트롤러(1300), 메모리(1400), 외부 메모리 컨트롤러(1500), CPU(central processing unit)(1600), 트랜잭션 유닛(1700), PMIC(1800) 및 GPU(graphic processing unit)(1900)을 포함할 수 있고, SoC(1000)의 각 기능 블록들은 시스템 버스(1100)를 통해서 서로 통신할 수 있다.
SoC(1000)의 동작을 전반적으로 제어할 수 있는 CPU(1600)는 다른 기능 블록들(1200, 1300, 1400, 1500, 1700, 1800, 1900)의 동작을 제어할 수 있다. 모뎀(1200)은 SoC(1000) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(1000) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(1500)는 SoC(1000)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(1500)의 제어 하에서 CPU(1600) 또는 GPU(1900)에 제공될 수 있다. GPU(1900)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(1900)는 외부 메모리 컨트롤러(1500)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(1900)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(1500)를 통해서 SoC(1000) 외부로 전송할 수도 있다. 트랜잭션 유닛(1700)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(1800)는 트랜잭션 유닛(1700)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(1300)는 SoC(1000) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(1000) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(1400)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10A, 10B, 10C, 10D, 10E: 집적 회로
CF1, CF2: 클럽풋 구조의 도전 패턴

Claims (10)

  1. 셀 바운더리에 의해 정의되는 표준 셀 및 상기 표준 셀의 상부층에 형성되는 복수의 제2 배선들을 포함하는 집적 회로로서,
    상기 복수의 제2 배선들은 제1 수평 방향으로 서로 이격되고, 상기 제1 수평 방향과 수직인 제2 수평 방향으로 연장되고,
    상기 표준 셀은,
    상기 제1 수평 방향으로 서로 이격되고, 상기 제2 수평 방향으로 연장되는 복수의 게이트 라인들; 및
    상기 복수의 게이트 라인들의 상부층에 형성되고, 클럽풋 구조의 도전 패턴을 포함하는 복수의 제1 배선들; 을 포함하고,
    상기 클럽풋 구조의 도전 패턴은 서로 이격되는 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은, 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 및 상기 제1 라인 패턴의 한 끝단으로부터 상기 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하고,
    상기 복수의 게이트 라인들은 서로 제1 간격(pitch)만큼 상기 제1 수평 방향으로 이격되고, 상기 복수의 제2 배선들은 서로 제2 간격만큼 상기 제2 수평 방향으로 이격되고, 상기 제1 간격은 상기 제2 간격보다 큰 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 복수의 제2 배선들 중 적어도 하나의 제2 배선이 상기 셀 바운더리에 얼라인되도록 배치되는 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 표준 셀의 상기 제2 수평 방향으로의 폭은 상기 제1 간격의 짝수배의 값을 갖는 것을 특징으로 하는 집적 회로.
  4. 청구항 1에 있어서,
    상기 표준 셀은,
    상기 복수의 게이트 라인들과 상기 복수의 제1 배선들을 전기적으로 연결하는 복수의 제1 비아들을 더 포함하고,
    상기 제1 도전 패턴의 상기 제2 라인 패턴 및 상기 제2 도전 패턴의 상기 제2 라인 패턴 각각은, 복수의 제1 비아들 중 서로 다른 제1 비아를 통해, 상기 복수의 게이트 라인들 중 서로 다른 게이트 라인과 연결되는 것을 특징으로 하는 집적 회로.
  5. 청구항 1에 있어서,
    상기 표준 셀은,
    상기 복수의 제1 배선들과 상기 복수의 제2 배선들을 연결하는 복수의 제2 비아들을 더 포함하고,
    상기 제1 도전 패턴의 상기 제1 라인 패턴은, 상기 복수의 제2 비아들 중 하나의 제2 비아를 통해, 복수의 제2 배선들 중 하나의 제2 배선과 연결되고,
    상기 제2 도전 패턴의 상기 제2 라인 패턴은, 상기 복수의 제2 비아들 중 다른 하나의 제2 비아를 통해, 복수의 제2 배선들 중 다른 하나의 제2 배선과 연결되는 것을 특징으로 하는 집적 회로.
  6. 표준 셀, 및 상기 표준 셀의 상부층에 형성되고, 제1 수평 방향으로 서로 이격되고, 상기 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 복수의 배선들을 포함하는 집적 회로로서,
    상기 표준 셀은,
    상기 제1 수평 방향으로 서로 이격되고, 상기 제2 수평 방향으로 연장되는 제1 게이트 라인 및 제2 게이트 라인;
    상기 제1 게이트 라인 및 상기 제2 게이트 라인의 상부층에 형성되고, 서로 대칭적으로 형성되는 제1 도전 패턴 및 제2 도전 패턴을 포함하는 클럽풋 구조의 도전 패턴;
    상기 제1 게이트 라인과 상기 제1 도전 패턴을 전기적으로 연결하고, 상기 제2 게이트 라인과 상기 제2 도전 패턴을 전기적으로 연결하는 복수의 제1 비아들; 및
    상기 복수의 배선들과 상기 클럽풋 구조의 도전 패턴을 연결하는 복수의 제2 비아들; 을 포함하고,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은, 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 및 상기 제1 라인 패턴의 한 끝단으로부터 상기 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하는 것을 특징으로 하는 집적 회로.
  7. 청구항 6에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인은 서로 제1 간격(pitch)만큼 상기 제1 수평 방향으로 이격되고,
    상기 복수의 배선들은 서로 제2 간격만큼 상기 제2 수평 방향으로 이격되고,
    상기 제1 간격 대 상기 제2 간격의 비율은 3:2인 것을 특징으로 하는 집적 회로.
  8. 청구항 6에 있어서,
    상기 제1 도전 패턴의 상기 제1 라인 패턴 및 상기 제2 도전 패턴의 상기 제1 라인 패턴 중 하나는 복수의 제2 비아들 중 하나의 제2 비아와 연결되는 것을 특징으로 하는 집적 회로.
  9. 청구항 6에 있어서,
    상기 제1 도전 패턴의 상기 제2 라인 패턴 및 상기 제2 도전 패턴의 상기 제2 라인 패턴은 각각 복수의 제1 비아들 중 하나의 제1 비아와 연결되는 것을 특징으로 하는 집적 회로.
  10. 제1 수평 방향으로 제1 간격(pitch)만큼 서로 이격되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 복수의 게이트 라인들을 각각 포함하고, 서로 인접하게 배치되는 제1 표준 셀 및 제2 표준 셀; 및
    상기 제1 표준 셀 및 상기 제2 표준 셀의 상부층에 형성되고, 제1 수평 방향으로 서로 제2 간격만큼 이격되고, 상기 제1 수평 방향과 수직인 제2 수평 방향으로 연장되는 복수의 배선들;을 포함하고,
    상기 제1 표준 셀 및 상기 제2 표준 셀 중 적어도 하나는, 제1 도전 패턴 및 제2 도전 패턴을 포함하는 클럽풋 구조의 도전 패턴을 포함하고,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 각각은, 상기 제1 수평 방향으로 연장되는 제1 라인 패턴 및 상기 제1 라인 패턴의 한 끝단으로부터 상기 제1 수평 방향과 수직인 방향으로 돌출되는 제2 라인 패턴을 포함하고,
    상기 제1 간격은 상기 제2 간격보다 큰 것을 특징으로 하는 집적 회로.
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