CN110518009B - 包括马蹄足结构导电图案的集成电路 - Google Patents

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Abstract

本公开提供了包括马蹄足结构导电图案的集成电路。该集成电路包括标准单元。标准单元可以包括多条栅线和多个第一布线。所述多个第一布线可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距，并且所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。

Description

包括马蹄足结构导电图案的集成电路
技术领域
发明构思涉及一种集成电路，更具体地，涉及包括马蹄足(clubfoot)结构导电图案的集成电路。
背景技术
随着集成电路的配置变得更复杂并且半导体制造工艺变得更小型化，大量半导体元件可以被集成到集成电路中。会需要减小布线的宽度以有效地布置用于互连半导体元件的布线。此外，随着布线的宽度减小，会需要用于将半导体元件连接到布线的有效配置。
发明内容
发明构思提供了一种集成电路以及用于设计该集成电路的计算系统，该集成电路包括马蹄足结构导电图案以降低布线的复杂性。
根据发明构思的一方面，一种集成电路可以包括由单元边界限定的标准单元和在标准单元的上层上的多个第二布线。标准单元可以包括在第一方向上彼此间隔开并在垂直于第一方向的第二方向上延伸的多条栅线以及在所述多条栅线的上层上并包括马蹄足结构导电图案的多个第一布线。马蹄足结构导电图案可以包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距。所述多个第二布线可以在第二方向上延伸。所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。
根据发明构思的另一方面，一种集成电路可以包括标准单元和在标准单元的上层上的多个布线。标准单元可以包括第一栅线、第二栅线、马蹄足结构导电图案、多个第一通路和多个第二通路。第一栅线和第二栅线可以在第一方向上彼此间隔开并可以在垂直于第一方向的第二方向上延伸。马蹄足结构导电图案可以包括彼此对称的第一导电图案和第二导电图案。第一导电图案可以在第一栅线的上层上，第二导电图案可以在第二栅线的上层上。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和从第一线图案的一端在垂直于第一方向的方向上突出的第二线图案。所述多个第一通路可以配置为将第一栅线电连接到第一导电图案并将第二栅线电连接到第二导电图案。所述多个第二通路可以配置为电连接到马蹄足结构导电图案。所述多个布线可以在第一方向上彼此间隔开并可以在第二方向上延伸。所述多个布线可以配置为通过所述多个第二通路连接到马蹄足结构导电图案。
根据发明构思的另一方面，一种集成电路可以包括多个标准单元和多个布线。所述多个标准单元可以包括第一标准单元和第二标准单元，第一标准单元和第二标准单元的每个包括多条栅线。所述多条栅线可以在第一方向上彼此间隔开第一节距并可以在垂直于第一方向的第二方向上延伸。第一标准单元和第二标准单元中的至少一个可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在与第一方向垂直的方向上从第一线图案的一端突出的第二线图案。所述多个布线可以在第一标准单元的上层上和在第二标准单元的上层上。所述多个布线可以在第一方向上彼此间隔开第二节距。所述多个布线可以在垂直于第一方向的第二方向上延伸。第二节距可以小于第一节距。
附图说明
从以下结合附图的详细描述，发明构思的实施方式将被更清楚地理解，附图中：
图1是示意性地示出根据一实施方式的集成电路的布局的平面图；
图2是图1中的标准单元的布局的平面图，其说明了马蹄足结构导电图案的布置；
图3是图1和图2中的马蹄足结构导电图案的形状的放大图；
图4是示意性地示出根据一实施方式的集成电路的布局的平面图；
图5是图4中的马蹄足结构导电图案的形状的放大图；
图6是示出根据一实施方式的用于设计集成电路的计算系统的方框图；
图7是根据一实施方式的制造集成电路的方法的流程图；
图8A至图8D是分别示出根据实施方式的集成电路的布局的示意性平面图；
图9A至图9C示出根据实施方式的对于图案的空间限制；以及
图10是示出根据一实施方式的系统芯片(SoC)的方框图。
具体实施方式
在下文，将参照附图详细描述发明构思的实施方式。
图1是示出根据一实施方式的集成电路10的布局的平面图。该平面图示出在第一方向X和第二方向Y上形成的平面。相对于另一部件布置在第三方向Z上的部件可以被称为在该另一部件上或之上，并且相对于另一部件布置在与第三方向Z相反的方向上的部件可以被称为在该另一部件下面。此外，在部件的表面当中，在第三方向Z上的表面可以被称为该部件的顶表面，在与第三方向Z相反的方向上的表面可以被称为该部件的底表面，在第一方向X上或在第二方向Y上的表面可以被称为该部件的侧表面。此外，在图1中，即使当一些部件布置在通路上时，为了便于说明也示出通路。
参照图1，集成电路10可以包括由单元边界限定的至少一个标准单元C100。标准单元C100可以包括多个输入引脚(A0、A1、B0和B1)和输出引脚Y。输入引脚和输出引脚的数量可以根据标准单元的特性而变化，并且不限于图1中的那些。
标准单元C100可以包括在第一方向X上平行地延伸的多个有源区。在一个实施方式中，多个鳍可以形成在所述多个有源区中的每个中。在一个实施方式中，所述多个有源区可以包括元素半导体诸如硅(Si)和锗(Ge)或其组合，或者化合物半导体诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)。此外，所述多个有源区可以包括导电区域，诸如掺杂有杂质的阱和掺杂有杂质的结构。
标准单元C100可以包括在第二方向Y上平行地延伸的多条栅线(例如GL1至GL4)。所述多条栅线可以布置在所述多个有源区中。所述多条栅线可以与所述多个有源区形成晶体管。所述多条栅线中的每条可以与所述多个有源区的一部分形成p沟道金属氧化物半导体(PMOS)晶体管，并且所述多条栅线中的每条可以与所述多个有源区的其它部分形成n沟道金属氧化物半导体(NMOS)晶体管。
所述多条栅线中的每条可以在第一方向X上以特定节距GLP彼此隔开。所述多条栅线中的一些(例如第三栅线GL3和第四栅线GL4)可以布置在标准单元C100的在第一方向X上的单元边界上以及在标准单元C100的在与第一方向X相反的方向(-X)上的单元边界上。
所述多条栅线可以包括诸如钨(W)和钽(Ta)的金属材料、其氮化物、其硅化物、掺杂的多晶硅等。
标准单元C100可以包括多个第一布线M1。所述多个第一布线M1可以布置在所述多条栅线的上层上。所述多个第一布线M1可以经由接触和第一通路V0连接到所述多个有源区或所述多条栅线。所述多个第一布线M1可以包括其在第一方向X上延伸的部分，并且可以包括其在第二方向Y上延伸的部分。
在一个实施方式中，所述多个第一布线M1可以包括马蹄足结构导电图案。根据一实施方式的包括标准单元C100的集成电路10可以配置为将彼此相邻并形成在所述多个第一布线M1的下层上的所述多条栅线(例如第一栅线GL1和第二栅线GL2)连接到彼此相邻并形成在所述多个第一布线M1的上层上的多个第二布线M2(例如M21和M22)，因为所述多个第一布线M1包括马蹄足结构导电图案。后面将参照图3描述马蹄足结构导电图案的形状。
在一个实施方式中，除了其在马蹄足结构导电图案中的部分之外，所述多个第一布线M1之间的节距可以基本上等于所述多条栅线之间的节距GLP。
用于向标准单元C100供电的电源线(VDD和VSS)可以分别布置在标准单元C100的在第二方向Y上的单元边界上以及在标准单元C100的在与第二方向Y相反的方向(-Y)上的单元边界上。电源线(VDD和VSS)可以在第一方向X上延伸。尽管电源线(VDD和VSS)在图1中被示出为布置在标准单元C100的单元边界上，但是发明构思不限于此，电源线(VDD和VSS)可以布置在标准单元C100内部，并且布置在标准单元C100内部的电源线(VDD和VSS)的数量可以改变。
尽管在图1中所述多个第一布线M1和电源线(VDD和VSS)被示出和描述为在相同层上的图案，但是发明构思不限于此，并且在一些实施方式中，电源线(VDD和VSS)可以形成在比所述多个第一布线M1高的布线层上，例如形成为在与所述多个第二布线M2相同的层上的图案。
集成电路10还可以包括所述多个第二布线M2，所述多个第二布线M2用于将标准单元C100的所述多个输入引脚(A0、A1、B0和B1)和输出引脚Y连接到外部。所述多个第二布线M2可以布置在比所述多个第一布线M1高的层上，并且可以形成为在第二方向Y上与所述多条栅线平行地延伸。所述多个第二布线M2可以在第一方向X上彼此隔开特定节距MP。
标准单元C100还可以包括用于将所述多个第二布线M2连接到所述多个第一布线M1的多个第二通路V1。换句话说，包括在标准单元C100中的所述多个第一通路V0可以配置为将所述多条栅线连接到所述多个第一布线M1，并且所述多个第二通路V1可以将所述多个第一布线M1连接到所述多个第二布线M2。
所述多个第二布线M2的一部分(例如M23和M24)可以布置在标准单元C100的单元边界上。因此，所述多个第二布线M2当中的布置在单元边界上的部分(例如M23和M24)可以在第三方向Z上与每个布置在单元边界上的第三栅线GL3和第四栅线GL4对准。在图1中，第二布线M2(例如M23和M24)被示出为布置在与第一方向X相反的方向(-X)上的单元边界上和在第一方向X上的单元边界上，但是发明构思不限于此。第二布线M2(例如M23)可以布置在与第一方向X相反的方向(-X)上的单元边界上，但是第二布线M2(例如M24)可以不布置在第一方向X上的单元边界上。
在一个实施方式中，所述多个第二布线M2之间的节距MP可以小于所述多条栅线之间的节距GLP。例如，所述多条栅线之间的节距GLP与所述多个第二布线M2之间的节距MP的比率可以为约3：2。因此，与所述多个第二布线M2之间的节距MP等于所述多条栅线之间的节距GLP的情况相比，根据一实施方式的包括标准单元C100的集成电路10可以配置为每相同的面积形成更多的第二布线M2，并可以提高布线效率。
所述多个第一布线M1和所述多个第二布线M2可以包括金属、导电的金属氮化物、金属硅化物或其组合。例如，所述多个第一布线M1和所述多个第二布线M2可以包括导电材料，诸如W、钼(Mo)、钛(Ti)、钴(Co)、Ta、镍(Ni)、钨硅化物、钛硅化物、钴硅化物、钽硅化物和镍硅化物。
图2是图1中的标准单元C100的布局的平面图，其说明马蹄足结构导电图案的布置。
参照图2，标准单元C100可以包括在第一方向X上彼此平行地延伸的第一有源区AR_1和第二有源区AR_2。例如，第一有源区AR_1可以是用于形成PMOS晶体管的有源区，第二有源区AR_2可以是用于形成NMOS晶体管的有源区。
在一个实施方式中，在第一方向X上延伸的所述多个第一布线M1中的一个(例如M1_1)可以布置在标准单元C100的第一有源区AR_1中，在第一方向X上延伸的所述多个第一布线M1中的另一个(例如M1_2)可以布置在标准单元C100的第二有源区AR_2中。例如，标准单元C100可以是在第二方向Y上具有相对小的高度的标准单元，或者可以是具有低轨道(low track)结构的标准单元，其中第一有源区AR_1和第二有源区AR_2在第二方向Y上的宽度相对窄地形成。因此，所述多条栅线和第二布线M2可以通过包括马蹄足结构导电图案而被有效地连接，并且布线效率可以通过减小第二布线M2之间的节距MP而提高。
然而，根据发明构思的标准单元C100不限于此，并且在第一方向X上延伸的所述多个第一布线M1可以形成在第一有源区AR_1和第二有源区AR_2中的至少一个有源区中。
在一个实施方式中，马蹄足结构导电图案可以布置在第一有源区AR_1和第二有源区AR_2之间。马蹄足结构导电图案可以经由第一通路V0和栅极接触连接到彼此相邻的所述多条栅线。
由于根据发明构思的标准单元C100包括马蹄足结构导电图案，所以即使当用于形成所述多个第一布线M1的空间由于在第二方向Y上的相对小的高度而不足时，所述多个第一布线M1也可以将彼此相邻且形成在所述多个第一布线M1的下层上的第一栅线GL1和第二栅线GL2电连接到彼此相邻且形成在所述多个第一布线M1的上层上的所述多个第二布线M2(例如图1中的M21和M22)。特别地，即使当所述多个第二布线M2的至少一部分(例如图1中的M21和M22)与第一栅线GL1和第二栅线GL2由于所述多个第二布线M2(例如图1中的M21和M22)的节距MP与第一栅线GL1和第二栅线GL2的节距GLP之间的差异而彼此不对准时，所述多个第二布线M2(例如图1中的M21和M22)与第一栅线GL1和第二栅线GL2也可以经由马蹄足结构导电图案而彼此电连接。后面将参照图5描述马蹄足结构导电图案的形状。
图3是图1和图2中的马蹄足结构导电图案的形状的放大图。
参照图1和图3，所述多个第一布线M1可以包括第一马蹄足结构导电图案CF1。第一马蹄足结构导电图案CF1可以包括第一导电图案CS1和第二导电图案CS2，并且第一导电图案CS1和第二导电图案CS2可以彼此对称。在一个实施方式中，第一导电图案CS1和第二导电图案CS2可以点对称。在一个实施方式中，第一导电图案CS1和第二导电图案CS2可以在第二方向Y上局部平行地布置。
第一导电图案CS1可以包括彼此垂直的第一线图案CS1a和第二线图案CS1b。在一个实施方式中，第一导电图案CS1的第一线图案CS1a可以在第一方向X上延伸，第一导电图案CS1的第二线图案CS1b可以在与第二方向Y相反的方向(-Y)上从第一线图案CS1a突出。在一个实施方式中，第一导电图案CS1的第二线图案CS1b可以从第一线图案CS1a的一端在与第二方向Y相反的方向(-Y)上突出，例如第一导电图案CS1可以具有字母“L”的形状。
第二导电图案CS2可以包括彼此垂直的第一线图案CS2a和第二线图案CS2b。在一个实施方式中，第二导电图案CS2的第一线图案CS2a可以在第一方向X上延伸，第二导电图案CS2的第二线图案CS2b可以在第二方向Y上从第一线图案CS2a突出。在一个实施方式中，第二导电图案CS2的第二线图案CS2b可以在第二方向Y上从第一线图案CS2a的一端突出，例如第二导电图案CS2可以具有颠倒的字母“L”的形状。
第一导电图案CS1可以将形成在下层上的第一栅线GL1连接到形成在上层上的一个第二布线M2(例如M21)，第二导电图案CS2可以将形成在下层上的第二栅线GL2连接到形成在上层上的另一个第二布线M2(例如M22)。在这种情况下，第一栅线GL1和第二栅线GL2可以是彼此相邻形成的栅线，并且每个连接到第一栅线GL1和第二栅线GL2的不同的第二布线M2可以是彼此相邻地形成的第二布线M2。
第一导电图案CS1的第二线图案CS1b和第二导电图案CS2的第二线图案CS2b可以形成为在第三方向Z上分别与第一栅线GL1和第二栅线GL2对准。第一导电图案CS1的第二线图案CS1b和第二导电图案CS2的第二线图案CS2b可以分别连接到第一通路V0。第一导电图案CS1的第二线图案CS1b可以经由第一通路V0连接到第一栅线GL1，第二导电图案CS2的第二线图案CS2b可以通过另一第一通路V0连接到第二栅线GL2。
第一导电图案CS1的第一线图案CS1a和第二导电图案CS2的第一线图案CS2a中的至少一个可以连接到第二通路V1。在一个实施方式中，第一栅线GL1可以在第三方向Z上与形成在上层上的一个第二布线M2(例如M21)对准，并且第二通路V1可以形成在第一导电图案CS1的第二线图案CS1b上。由于第二布线M2之间的节距MP形成为小于栅线之间的节距GLP，所以另一第二通路V1可以形成在第二导电图案CS2的第一线图案CS2a上以将第二栅线GL2连接到另一个第二布线M2(例如M22)。另一方面，第二通路V1可以不形成在第一导电图案CS1的第一线图案CS1a上。
然而，发明构思不限于此。当第一栅线GL1没有在第三方向Z上与形成在上层上的一个第二布线M2(例如M21)对准并且第二栅线GL2没有在第三方向Z上与形成在上层上的另一个第二布线M2(例如M22)对准时，第一导电图案CS1的第一线图案CS1a和第二导电图案CS2的第一线图案CS2a可以分别连接到不同的第二通路V1。
根据发明构思的集成电路10可以由于第一马蹄足结构导电图案CF1的形状特性而有效地连接不同节距的多条栅线和多个第二布线，并且所述多个第二布线的复杂性可以通过在标准单元上形成具有比所述多条栅线之间的节距小的节距的多个第二布线而减小。
根据发明构思的第一马蹄足结构导电图案CF1的形状不限于图3所示的形状，并可以具有通过将第一马蹄足结构导电图案CF1的所示形状顺时针旋转90度而获得的形状。考虑到形成在第一马蹄足结构导电图案CF1的下层上的第一栅线GL1和第二栅线GL2以及形成在第一马蹄足结构导电图案CF1的上层上的第二布线M2(例如M21和M22)的布置，第一通路V0和第二通路V1可以连接到第一马蹄足结构导电图案CF1。
后面将参照图9A等描述在验证包括第一马蹄足结构导电图案CF1的集成电路10的布局对设计规则的遵守的操作时的空间条件和第一马蹄足结构导电图案CF1的根据该空间条件的形状特性(例如D1、D2、CSP1和CSP2)。
图4是示意性地示出根据一实施方式的集成电路10A的布局的平面图。参照图4，省略参照图1给出的重复描述。
参照图4，集成电路10A可以包括由单元边界限定的至少一个标准单元C200。标准单元C200可以包括所述多个输入引脚(A0、A1、B0和B1)和输出引脚Y。输入引脚和输出引脚的数量可以取决于标准单元的特性，并且不限于图4中的那些。
在一个实施方式中，标准单元C200的每个有源区AR可以提供有在第一方向X上延伸的一个第一布线M1。例如，标准单元C200可以是其在第二方向Y上的高度相对低的标准单元。然而，根据发明构思的标准单元C200不限于此，并且在第一方向X上延伸的所述多个第一布线M1可以形成在标准单元C200的有源区AR中。
包括在标准单元C200中的每条栅线可以形成为在第二方向Y上延伸，并可以在第一方向X上以特定节距GLP彼此间隔开。第三栅线GL3和第四栅线GL4可以分别布置在与第一方向X相反的方向(-X)上的单元边界上和在标准单元200的在第一方向X上的单元边界上。
集成电路10A还可以包括所述多个第二布线M2，所述多个第二布线M2用于将标准单元C200的所述多个输入引脚(A0、A1、B0和B1)和输出引脚Y连接到外部。所述多个第二布线M2可以布置在比所述多个第一布线M1高的层上，并可以形成为在第二方向Y上与所述多条栅线平行地延伸。所述多个第二布线M2可以在第一方向X上以特定节距MP彼此间隔开。
在单元边界上，第二布线M2(例如M23和M24)可以没有分别与第三栅线GL3和第四栅线GL4对准。换句话说，第二布线M2(例如M23和M24)可以与单元边界间隔开恒定偏移量OS地布置。在图4中，所述多条栅线的全部被示出为没有与在第一方向X上和在与第一方向X相反的方向(-X)上的单元边界上的第二布线M2(例如M23和M24)对准，但是发明构思不限于此。第三栅线GL3和一个第二布线M2(例如M23)可以不在与第一方向X相反的方向(-X)上的单元边界上对准，但是第四栅线GL4可以与在第一方向X上的单元边界上的一个第二布线M2(例如M24)对准。
在一个实施方式中，所述多个第二布线M2之间的节距MP可以小于第一栅线GL1至第四栅线GL4之间的节距GLP。例如，所述多条栅线之间的节距GLP与所述多条第二布线M2之间的节距MP的比率可以为约3：2。因此，与当所述多个第二布线M2之间的节距MP等于所述多条栅线之间的节距GLP时的情况相比，根据一实施方式的包括标准单元C200的集成电路10A可以配置为每相同的面积形成更多的第二布线M2，并且可以配置为降低第二布线M2的复杂性。
根据发明构思的用于设计集成电路10A的计算系统可以根据在第一方向X上或者在与第一方向X相反的方向(-X)上与其相邻布置的其它标准单元的特性而选择性地布置图1的标准单元C100或图4中的标准单元C200。后面将参照图8A等描述用于设计集成电路的计算系统的布置标准单元的操作。
在一个实施方式中，所述多个第一布线M1可以包括马蹄足结构导电图案。所述多个第一布线M1可以包括马蹄足结构导电图案，使得所述多个第一布线M1可以将彼此相邻且形成在所述多个第一布线M1的下层上的第一栅线GL1和第二栅线GL2电连接到彼此相邻且形成在所述多个第一布线M1的上层上的所述多个第二布线M2(例如M21和M22)。在一个实施方式中，马蹄足结构导电图案可以布置在所述多个有源区AR之间的区域中。将参照图5描述马蹄足结构导电图案的形状。
图5是图4中的马蹄足结构导电图案的形状的放大图。
参照图4和图5，所述多个第一布线M1可以包括第二马蹄足结构导电图案CF2。第二马蹄足结构导电图案CF2可以包括第一导电图案CS1'和第二导电图案CS2'，并且第一导电图案CS1'和第二导电图案CS2'可以彼此对称。在一个实施方式中，第一导电图案CS1'和第二导电图案CS2'可以点对称。在一个实施方式中，第一导电图案CS1'和第二导电图案CS2'可以在第二方向Y上局部平行地布置。
第一导电图案CS1'可以包括彼此垂直的第一线图案CS1a'和第二线图案CS1b'。第二导电图案CS2'可以包括彼此垂直的第一线图案CS2a'和第二线图案CS2b'。
第一导电图案CS1'可以将形成在下层上的第一栅线GL1连接到形成在上层上的一个第二布线M2(例如M21)，第二导电图案CS2'可以将形成在下层上的第二栅线GL2连接到形成在上层上的另一个第二布线M2(例如M22)。在这种情况下，第一栅线GL1和第二栅线GL2可以是彼此相邻地形成的栅线，并且每个连接到第一栅线GL1和第二栅线GL2的不同的第二布线M2可以是彼此相邻的第二布线M2。
第一导电图案CS1'的第二线图案CS1b'和第二导电图案CS2'的第二线图案CS2b'可以形成为在第三方向Z上分别与第一栅线GL1和第二栅线GL2对准。第一导电图案CS1'的第二线图案CS1b'和第二导电图案CS2'的第二线图案CS2b'可以分别连接到不同的第一通路V0。第一导电图案CS1'的第二线图案CS1b'可以经由第一通路V0连接到第一栅线GL1，第二导电图案CS2'的第二线图案CS2b'可以通过另一第一通路V0连接到第二栅线GL2。
第一导电图案CS1'的第一线图案CS1a'和第二导电图案CS2'的第一线图案CS2a'中的至少一个可以连接到第二通路V1。在一个实施方式中，第二栅线GL2可以在第三方向Z上与形成在上层上的一个第二布线M2(例如M22)对准，第二通路V1可以形成在第二导电图案CS2'的第二线图案CS2b'上。由于第二布线M2之间的节距MP形成为小于所述多条栅线之间的节距GLP，所以第二通路V1可以形成在第一导电图案CS1'的第一线图案CS1a'上以将第一栅线GL1连接到一个第二布线M2(例如M21)。
然而，发明构思不限于此。当第一栅线GL1在第三方向Z上没有与形成在上层上的一个第二布线M2(例如M21)对准并且第二栅线GL2在第三方向Z上没有与形成在上层上的另一个第二布线M2(例如M22)对准时，第一导电图案CS1'的第一线图案CS1a'和第二导电图案CS2'的第一线图案CS2a'可以分别连接到第二通路V1。
根据发明构思的集成电路10A可以由于第二马蹄足结构导电图案CF2的形状特性而有效地连接不同节距的多条栅线和多个第二布线，并且所述多个第二布线的复杂性可以通过形成具有比所述多条栅线之间的节距小的节距的所述多个第二布线而减小。
后面将参照图9A等描述在验证包括第二马蹄足结构导电图案CF2的集成电路10A的布局的对设计规则的遵守的操作时的空间条件和第二马蹄足结构导电图案CF2的根据该空间条件的形状特征(例如D1、D2、CSP1和CSP2)。
图6是示出根据一实施方式的用于设计集成电路的计算系统1的方框图。
参照图6，用于设计集成电路的计算系统(在下文，称为集成电路设计系统)1可以包括处理器11、存储器13、输入/输出器件15、存储器件17和总线19。例如，集成电路设计系统1可以执行图7的操作S10、S20和S30。在根据发明构思的实施方式中，集成电路设计系统1可以被实施为集成装置，因此可以被称为集成电路设计装置。集成电路设计系统1可以被提供为用于设计半导体器件的集成电路的专用装置，但是也可以是用于驱动各种模拟工具或设计工具的计算机。集成电路设计系统1可以是固定的计算系统诸如台式计算机、工作站和服务器，或者便携式计算系统诸如膝上型计算机。
处理器11可以配置为执行指令，该指令执行用于设计集成电路的各种操作中的至少一个。处理器11可以经由总线19与存储器13、输入/输出器件15和存储器件17通信。处理器11可以执行加载于存储器13中的应用程序。例如，处理器11可以执行加载于存储器13中的综合模块13a、布局布线(P&R)模块13b和设计规则检查(DRC)模块13c。
存储器13可以存储包括用于设计集成电路的布局设计的程序和用于根据设计的布局执行模拟的指令。在一个实施方式中，存储器13可以存储综合模块13a、P&R模块13b和DRC模块13c。综合模块13a、P&R模块13b和DRC模块13c可以从存储器件17加载到存储器13中。
综合模块13a可以是例如包括用于根据图7的操作S10执行逻辑综合操作的多个指令的程序。P&R模块13b可以是例如包括用于根据图7的操作S21和S22执行布局设计操作的多个指令的程序。DRC模块13c可以是例如包括用于根据图7的操作S25执行DRC操作的多个指令的程序。然而，发明构思不限于此，存储器13还可以存储各种工具诸如模拟工具。存储器13可以是易失性存储器诸如静态随机存取存储器(RAM)(SRAM)和动态RAM(DRAM)、或非易失性存储器诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和闪存。
输入/输出器件15可以控制来自用户接口器件的用户的输入和输出。例如，输入/输出器件15可以提供有输入器件诸如键盘、鼠标和触摸板以接收集成电路设计数据。例如，输入/输出器件15可以包括输出器件诸如显示器和扬声器以显示布局结果、布线结果、布局数据、DRC结果等。
存储器件17可以存储程序诸如综合模块13a、P&R模块13b和DRC模块13c，并且该程序或其至少一部分可以在该程序由处理器11执行之前从存储器件17加载到存储器13中。存储器件17可以存储将由处理器11处理的数据或已由处理器11处理过的数据。例如，存储器件17可以存储将由程序诸如综合模块13a、P&R模块13b和DRC模块13c处理的数据(例如标准单元库、网表数据等)以及由该程序生成的数据(例如DRC结果、布局数据等)。
存储器件17可以包括非易失性存储器(诸如电可擦除可编程只读存储器(ROM)EEPROM、闪存、PRAM、RRAM、MRAM和FRAM)以及存储介质(诸如固态驱动器(SSD)、硬盘驱动器(HDD)、磁带、光盘和磁盘)。此外，存储器件17可以是从集成电路设计系统1可移除的。
总线19可以是用于在计算机系统内提供网络的系统总线。处理器11、存储器13、输入/输出器件15和存储器件17可以经由总线19彼此电连接并彼此交换数据。
图7是根据一实施方式的制造集成电路的方法的流程图。
参照图7，单元库D112可以包括关于单元的信息，例如功能信息、特征信息、布局信息等。如图7所示，单元库D112可以包括：关于标准单元的第一信息D112_1，该标准单元包括马蹄足结构导电图案并且其中栅线和一个第二布线M2在与第一方向X相反的方向(-X)上的单元边界上彼此对准；关于标准单元的第二信息D112_2，该标准单元包括马蹄形结构导电图案并且其中栅线和另一个第二布线M2在与第一方向X相反的方向(-X)上的单元边界上彼此不对准；关于标准单元的第三信息D112_3，该标准单元包括马蹄形结构导电图案并且其中其在第一方向X上的宽度是栅线的节距GLP的偶数倍；关于标准单元的第四信息D112_4，该标准单元包括马蹄足结构导电图案并且其中其在第一方向X上的宽度是栅线的节距GLP的奇数倍；以及关于虚设标准单元的第五信息D112_5。单元库D112可以被存储在图6的存储器件17中。
可以执行从寄存器传输级(RTL)数据D111生成网表数据D113的逻辑综合操作(S10)。例如，半导体设计工具(例如逻辑综合工具)可以通过参考单元库D112从RTL数据D111执行逻辑综合而生成包括比特流或网表的网表数据D113，该RTL数据D111以硬件描述语言(HDL)诸如超高速集成电路(VHSIC)HDL(VHDL)和Verilog编写。
可以执行从网表数据D113生成布局数据D114的P&R操作(S20)。P&R操作S20可以包括操作S21、S22、S23和S25。
可以执行选择性地放置单元的操作(S21)。后面将参照图8A至图8D描述布置标准单元的操作。
可以执行生成互连的操作(S22)。互连可以将标准单元的输出引脚电连接到标准单元的外部并将标准单元的输入引脚电连接到标准单元的内部，并可以包括例如至少一个通路和至少一个导电图案。标准单元可以通过生成互连而被布线。
可以执行生成布局数据D114的操作(S23)。布局数据D114可以具有诸如图形数据库系统信息交换(GDSII)的格式，并可以包括关于标准单元和互连的几何信息。
可以执行对布局数据D114的验证操作以确定是否存在违反设计规则的部分(S25)。例如，验证操作可以包括验证布局是否遵守设计规则的DRC、验证集成电路中的部件是否被正常地电连接而没有断开的电气规则检查(ERC)、验证布局是否与门级网表等匹配的布局对线路图(LVS)检查。
在一个实施方式中，可以基于操作S25的验证结果再次执行操作S21、S22和S23中的至少一个，从而可以重新生成布局数据D114。例如，当作为DRC操作的结果，在所布置的标准单元当中的至少一个标准单元中发生指示内部布线和连接布线之间的节距小于特定节距的设计规则错误时，可以执行操作S23并且可以调整内部布线的位置。
在这种情况下，可以不对包括在标准单元中的马蹄足结构导电图案执行单独的DRC操作。在一个实施方式中，单元库D112可以包括对应于马蹄足结构导电图案的标记信息D112_6。标记信息D112_6可以是关于虚拟层，并且可以不基于标记信息D112_6对马蹄足结构导电图案执行DRC操作。换句话说，即使当马蹄足结构导电图案的形状违反DRC时，也可以确定该标准单元不违反DRC。后面将参照图9描述此内容。
可以执行光学邻近校正(OPC)的操作(S30)。通过布局设计获得的布局图案可以通过使用光刻工艺在硅衬底上实现。在这种情况下，OPC可以是用于校正在光刻工艺中发生的失真现象的技术。换句话说，可以通过OPC校正诸如折射效应或工艺效应的失真现象，该失真现象由使用布局图案曝光时的光的特性引起。当执行OPC时，可以稍微改变所设计的布局图案的形状和位置。
可以执行制造掩模的操作(S40)。例如，可以根据布局数据D114来定义形成在多个层上的图案，并且可以制造用于在所述多个层中的每个上形成图案的至少一个掩模(或光掩模)。
可以执行制造集成电路的操作(S50)。例如，集成电路可以通过使用在操作S40中制造的所述至少一个掩模来图案化所述多个层而制造。操作S50可以包括操作S51和S52。
可以执行前道工序(FEOL)的工艺(S51)。FEOL可以被称为在集成电路制造工艺中在衬底上形成单独的元件(例如晶体管、电容器和电阻器)的工艺。在一个实施方式中，FEOL可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅线、形成源极和漏极等。
可以执行后道工序(BEOL)工艺(S52)。BEOL可以被称为在集成电路制造工艺中互连单独的元件(例如晶体管、电容器和电阻器)的工艺。在一个实施方式中，BEOL可以包括硅化栅极、源极和漏极区域、添加电介质、平坦化、形成孔、添加金属层、形成通路以及形成钝化层等。接着，集成电路可以被封装在半导体封装中，并可以用作各种应用的部件。
通过BEOL工艺(S52)，可以形成根据一示例实施方式的导电图案，并且可以形成电连接到导电图案的通路。例如，布局数据D114可以包括关于由单元库D112定义的标准单元的输出引脚的几何信息，并且输出引脚可以使用根据布局数据D114制造的掩模通过BEOL工艺形成。此外，布局数据D114可以包括关于布置在标准单元的输出引脚的有限区域中的通路的几何信息，并且通路可以使用根据布局数据D114制造的掩模通过BEOL工艺形成。
图8A至图8D是分别示出根据实施方式的集成电路10B、10C、10D和10E的布局的示意性平面图。图8A至图8D分别示出集成电路10B、10C、10D和10E，每个集成电路包括彼此相邻布置的多个标准单元。
参照图8A，集成电路10B可以包括由各个单元边界限定的第一标准单元C100_1和第二标准单元C100_2。第一标准单元C100_1和第二标准单元C100_2可以包括所述多条栅线，并且所述多条栅线可以在第二方向Y上延伸并在第一方向X上相对于彼此以第一节距GLP布置。
所述多个第二布线M2可以形成在第一标准单元C100_1和第二标准单元C100_2中。所述多个第二布线M2可以在第一方向X上彼此间隔开第二节距MP。换句话说，所述多个第二布线M2可以与所述多条栅线平行地布置。在这种情况下，第二节距MP可以小于第一节距GLP，例如第一节距GLP与第二节距MP的比率可以为约3：2。当第一节距GLP与第二节距MP的比率为约3：2时，所述多条栅线和所述多条第二布线M2在第三方向Z上彼此对准或没有对准的状态可以交替地重复，并且由于与其它比率相比，所述多条栅线和所述多条第二布线M2彼此对准的可能性高，所以将它们彼此电连接变得容易。
第一标准单元C100_1和第二标准单元C100_2在第一方向X上的宽度可以根据形成在第一标准单元C100_1和第二标准单元C100_2中的栅线的数量而变化。在一个实施方式中，第一标准单元C100_1和第二标准单元C100_2在第一方向X上的宽度可以是第一节距GLP的偶数倍(或2n*GLP)。这里，n可以是1或更大的自然数。在图8A中，第一标准单元C100_1和第二标准单元C100_2中形成的栅线的数量被示出为相等的，但是根据发明构思的集成电路10B不限于此。形成在第一标准单元C100_1中的栅线的数量和形成在第二标准单元C100_2中的栅线的数量可以彼此不同。
在集成电路10B中，第二布线M2可以布置在第一标准单元C100_1和第二标准单元C100_2的单元边界上。作为一示例，第一标准单元C100_1和第二标准单元C100_2可以是图1的标准单元C100。
在根据发明构思的集成电路10B中，取决于第一节距GLP与第二节距MP的比率、标准单元C100_1在第一方向X上的宽度以及第二布线M2的布置，即使执行相同的功能，与第一标准单元C100_1相邻地布置的第二标准单元C100_2也可以具有不同的结构。在图8A中，第一节距GLP与第二节距MP的比率可以为约3：2，并且第一标准单元C100_1在第一方向X上的宽度可以为第一节距GLP的偶数倍(2n*GLP)。由于栅线和第二布线M2在第一标准单元C100_1的在与第一方向X相反的方向(-X)上的单元边界上彼此对准，所以栅线和第二布线M2可以在第一标准单元C100_1的在第一方向X上的单元边界上彼此对准。因此，在集成电路10B中，第二标准单元C100_2(其中栅线和第二布线M2在与第一方向X相反的方向(-X)上的单元边界上彼此对准)可以与第一标准单元C100_1相邻地布置。
根据一示例实施方式的用于设计集成电路10B的计算系统可以配置为使得第二标准单元C100_2基于图7中的操作S21中的第一信息D112_1和第三信息D112_3来布置。然而，根据一示例实施方式的用于设计集成电路10B的计算系统可以配置为使得在第一方向X上的宽度为第一节距GLP的奇数倍(或(2n-1)*GLP)的标准单元可以基于图7的操作S21中的第一信息D112_1和第四信息D112_4而与第一标准单元C100_1相邻地布置。
参照图8B，集成电路10C可以包括分别由单元边界限定的第三标准单元C200_1和第四标准单元C200_2。在一个实施方式中，第三标准单元C200_1和第四标准单元C200_2在第一方向X上的宽度可以是第一节距GLP的偶数倍(或2n*GLP)。这里，n可以是1或更大的自然数。在图8B中，形成在第三标准单元C200_1中的栅线的数量和形成在第四标准单元C200_2中的栅线的数量被示出为相等的，但是根据发明构思的集成电路10C不限于此。形成在第三标准单元C200_1中的栅线的数量和形成在第四标准单元C200_2中的栅线的数量可以彼此不同。
集成电路10C可以在第三标准单元C200_1和第四标准单元C200_2的单元边界上不包括第二布线M2，并且第二布线M2可以与单元边界间隔开偏移量OS地布置。作为一示例，第三标准单元C200_1和第四标准单元C200_2可以是图4的标准单元C200。
在根据发明构思的集成电路10C中，取决于第一节距GLP与第二节距MP的比率、第三标准单元C200_1在第一方向X上的宽度以及第二布线M2的布置，即使执行相同的功能，与第三标准单元C200_1相邻地布置的第四标准单元C200_2也可以具有不同的结构。在图8B中，第一节距GLP与第二节距MP的比率可以为约3：2，并且第一标准单元C200_1在第一方向X上的宽度可以为第一节距GLP的偶数倍(或者2n*GLP)。由于栅线和第二布线M2在第三标准单元C200_1的在与第一方向X相反的方向(-X)上的单元边界上彼此不对准，所以栅线和第二布线M2可以在第三标准单元C200_1在第一方向X上的单元边界上彼此不对准。因此，在集成电路10C中，第四标准单元C200_2(其中栅线和第二布线M2在与第一方向X相反的方向(-X)上的单元边界上彼此不对准)可以与第三标准单元C200_1相邻地布置。
根据一示例实施方式的用于设计集成电路10C的计算系统可以配置为使得第四标准单元C200_2基于图7中的操作S21中的第二信息D112_2和第三信息D112_3来布置。然而，根据一示例实施方式的用于设计集成电路10C的计算系统可以配置为使得在第一方向X上的宽度为第一节距GLP的奇数倍(或(2n-1)*GLP)的标准单元可以基于图7中的操作S21中的第二信息D112_2和第四信息D112_4而与第三标准单元C200_1相邻地布置。
参照图7和图8C，集成电路10D可以包括由各个单元边界限定的第三标准单元C200_1和第五标准单元C110。在一个实施方式中，第五标准单元C110在第一方向X上的宽度可以为第一节距GLP的奇数倍(或(2m+1)*GLP)，第三标准单元C200_1在第一方向X上的宽度可以为第一节距GLP的偶数倍(或2n*GLP)。这里，m可以是1或更大的自然数。
第二布线M2可以布置在第五标准单元C110的在与第一方向X相反的方向(-X)上的单元边界上，并且第二布线M2可以不布置在第五标准单元C110的在第一方向X上的单元边界上。此外，第二布线M2可以不布置在第三标准单元C200_1的单元边界上，并且第二布线M2可以与单元边界间隔开偏移量OS地布置。例如，第三标准单元C200_1可以是图4中的标准单元C200。
在根据发明构思的集成电路10D中，取决于第一节距GLP与第二节距MP的比率、第五标准单元C110在第一方向X上的宽度以及第二布线M2的布置，即使执行相同的功能，与第五标准单元C110相邻地布置的第三标准单元C200_1也可以具有不同的结构。在图8C中，第一节距GLP与第二节距MP的比率可以为约3：2，并且第五标准单元C110在第一方向X上的宽度可以为第一节距GLP的奇数倍(或(2m+1)*GLP)。由于栅线和第二布线M2在第五标准单元C110的在与第一方向X相反的方向(-X)上的单元边界上彼此对准，所以栅线和第二布线M2可以在第五标准单元C110在第一方向X上的单元边界上彼此不对准。因此，在集成电路10D中，第三标准单元C200_1(其中栅线和第二布线M2在与第一方向X相反的方向(-X)上的单元边界上彼此不对准)可以与第五标准单元C110相邻地布置。
根据一示例实施方式的用于设计集成电路10D的计算系统可以配置为使得第三标准单元C200_1基于图7中的操作S21中的第二信息D112_2和第三信息D112_3来布置。然而，根据一示例实施方式的用于设计集成电路10D的计算系统可以配置为使得在第一方向X上的宽度为第一节距GLP的奇数倍(或(2n-1)*GLP)的标准单元基于图7中的操作S21中的第二信息D112_2和第四信息D112_4来布置。
参照图7和图8D，集成电路10E可以包括由各个单元边界限定的第一标准单元C100_1、第五标准单元C110和虚设单元C10。在一个实施方式中，第五标准单元C110在第一方向X上的宽度可以为第一节距GLP的奇数倍(或(2m+1)*GLP)，并且第一标准单元C100_1在第一方向X上的宽度可以为第一节距GLP的偶数倍(或2n*GLP)。这里，m可以是1或更大的自然数。
第二布线M2可以布置在第五标准单元C110的在与第一方向X相反的方向(-X)上的单元边界上，第二布线M2可以不布置在第五标准单元C110的在第一方向X上的单元边界上。此外，第二布线M2可以布置在第一标准单元C100_1的单元边界上。例如，第一标准单元C100_1可以是图1中的标准单元C100。
在这种情况下，包括虚设区域DA的虚设单元C10可以布置在第五标准单元C110和第一标准单元C100_1之间。例如，虚设单元C10可以包括填充物、开盖(decap)或备用单元中的至少一个。填充物可以简单地填充在布局设计过程中产生的空的空间。为了稳定的电力供应，开盖可以提供在电源线(例如图1中的VDD和VSS)之间。备用单元可以是为在布局设计完成之后的附加设计准备的单元。
在根据发明构思的集成电路10E中，取决于第一节距GLP与第二节距MP的比率、第五标准单元C110在第一方向X上的宽度以及第二布线M2的布置，即使执行相同的功能，与第五标准单元C110相邻地布置的第一标准单元C100_1也可以具有不同的结构。当第一标准单元C100_1与第五标准单元C110直接相邻地布置时，由于布置在第五标准单元C110和第一标准单元C100_1中的所述多个第二布线M2的图案在第五标准单元C110和第一标准单元C100_1之间的单元边界上没有保持第二节距MP并变得小于第二节距MP，所以可以确定该图案违反设计规则。因此，包括虚设区域DA的虚设单元C10可以布置在第五标准单元C110和第一标准单元C100_1之间。
根据示例实施方式的用于设计集成电路10E的计算系统可以配置为使得，在虚设单元C10基于图7中的操作S21中的第五信息D112_5而与第五标准单元C110相邻地布置之后，第一标准单元C100_1基于第一信息D112_1和第三信息D112_3而与虚设单元C10相邻地布置。然而，根据发明构思的计算系统可以配置为使得在第一方向X上的宽度为第一节距GLP的奇数倍的标准单元基于第一信息D112_1和第四信息D112_4而与虚设单元C10相邻地布置。
图9A至图9C示出根据实施方式的对于图案的空间限制。在实施方式中，第一图案PT1和第二图案PT2可以是所述多个第一布线M1的图案。在此实施方式中，“侧”可以指在每个图案的长边方向上的边缘，“末端(tip)”可以指在每个图案的短边方向上的边缘。
参照图9A，第一图案PT1和第二图案PT2可以在第一方向X上延伸并可以在第二方向Y上彼此相邻。例如，第一图案PT1和第二图案PT2可以分别布置在两个相邻的轨道上。第一空间S1可以被定义为第一图案PT1和第二图案PT2之间的特定的侧到侧空间。金属宽度MW可以对应于第一图案PT1和第二图案PT2的特定宽度，并可以是在每个图案的短边方向上的边缘的长度，即末端的长度。
参照图9B，第一图案PT1可以在第一方向X上延伸，第二图案PT2可以在第二方向Y上延伸。例如，第一图案PT1可以布置在一个轨道上，第二图案PT2可以跨过数个轨道布置。第二空间S2可以被定义为第一图案PT1和第二图案PT2之间的特定的末端到侧空间。
参照图9C，第一图案PT1和第二图案PT2可以在第一方向X上延伸并可以在第一方向X上彼此相邻。例如，第一图案PT1和第二图案PT2可以布置在同一轨道上。参照图9C，第三空间S3可以被定义为第一图案PT1和第二图案PT2之间的特定的末端到末端空间。
在一个实施方式中，第一空间S1可以小于第二空间S2，第二空间S2可以小于第三空间S3。
参照图3和图5，所述多个第一布线M1可以满足第一空间S1至第三空间S3以及金属宽度MW的要求，使得在图7的操作S25中不违反设计规则。
然而，第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2的内部图案可能不满足第一空间S1至第三空间S3和宽度MW的要求。换句话说，第一导电图案CS1和CS1'与第二导电图案CS2和CS2'之间的第一导电形状图案距离CSP1可以具有小于第二空间S2的值。例如，第一导电图案CS1和CS1'的第一线图案CS1a和CS1a'与第二导电图案CS2和CS2'的第二线图案CS2b和CS2b'之间的第一导电形状图案距离CSP1可以小于除了马蹄足结构导电图案之外的所述多个第一布线M1之间的节距。在一个实施方式中，除了第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2之外的所述多个第一布线M1可以彼此间隔开基本上等于所述多条栅线之间的节距GLP的距离。
用于设计集成电路的计算系统可以被分类为基于标记信息将设计规则应用于马蹄足结构导电图案的内部图案的例外。在图7中的操作S50中，第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2可以不是通过图案化第一导电图案CS1和CS1'以及第二导电图案CS2和CS2'的各个单独的操作来制造，而是通过同时形成第一导电图案CS1和CS1'以及第二导电图案CS2和CS2'来制造。
分别在第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2和与其相邻的第一布线M1之间的第一距离D1和第二距离D2可以满足第一空间S1或第二空间S2的要求。例如，从第一导电图案CS1和CS1'到第一布线M1的第一距离D1可以满足第一空间S1作为在与第一方向X相反的方向(-X)上从第一导电图案CS1和CS1'到与其相邻的第一布线M1的距离的要求，从第二导电图案CS2和CS2'到第一布线M1的第二距离D2可以满足第二空间S2的要求。从第二导电图案CS2和CS2'到第一布线M1的第二距离D2可以大于从第一导电图案CS1和CS1'到第一布线M1的第一距离D1。
因此，在第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2中，第一导电图案CS1和CS1'在与第一方向X相反的方向(-X)上的端部和第二导电图案CS2和CS2'在与第一方向X相反的方向(-X)上的端部可以在第一方向X上彼此间隔开第二导电形状图案距离CSP2。因此，在第一马蹄足结构导电图案CF1和第二马蹄足结构导电图案CF2中，第一导电图案CS1和CS1'在第一方向X上的端部以及第二导电图案CS2和CS2'在第一方向X上的端部可以在第一方向X上彼此间隔开第二导电形状图案距离CSP2。
图10是示出根据一实施方式的系统芯片(SoC)1000的方框图。SoC 1000可以是半导体器件，并可以包括根据一实施方式的集成电路。例如，SoC 1000可以包括分别在图1、图4和图8A至图8D中示出的集成电路10、10A、10B、10C、10D、10E中的至少一个。
SoC 1000可以是其中实现执行各种功能的复杂功能块(诸如知识产权(IP))的芯片，并且根据示例实施方式的标准单元可以被包括在每个功能块中，因此可以获得易于制造的SoC 1000。
参照图10，SoC 1000可以包括调制解调器1200、显示器控制器1300、存储器1400、外部存储器控制器1500、中央处理单元(CPU)1600、事务单元1700、电源管理集成电路(PMIC)1800和图形处理单元(GPU)1900，并且SoC 1000的功能块可以经由系统总线1100彼此通信。
能够控制SoC 1000的整个操作的CPU 1600可以控制其它功能块(例如1200、1300、1400、1500、1700、1800和1900)的操作。调制解调器1200可以解调从SoC 1000的外部接收的信号，或者可以调制在SoC 1000中生成的信号并将调制后的信号发送到外部。外部存储器控制器1500可以控制向连接到SoC 1000的外部存储器件发送数据和从连接到SoC 1000的外部存储器件接收数据的操作。例如，存储在外部存储器件中的程序和/或数据可以在外部存储器控制器1500的控制下被提供到CPU 1600或GPU 1900。GPU 1900可以执行与图形处理有关的程序指令。GPU 1900可以经由外部存储器控制器125接收图形数据，并可以经由外部存储器控制器1500将由GPU 1900处理的图形数据发送到SoC 1000的外部。事务单元1700可以监控每个功能块的数据处理，PMIC 1800可以在事务单元1700的控制下控制供应到每个功能块的电力。显示器控制器1300可以通过控制SoC 1000外部的显示器(或显示装置)而将在SoC 1000内部产生的数据发送到显示器。
存储器1400可以包括非易失性存储器诸如电可擦除可编程只读存储器(ROM)(EEPROM)、闪存、PRAM、RRAM、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、MRAM和FRAM，以及易失性存储器诸如DRAM、SRAM、移动DRAM、双倍数据速率(DDR)同步DRAM(DDR SDRAM)、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM和rambus DRAM(RDRAM)。
如上所述，实施方式已经在附图和说明书中公开。尽管这里已经参照特定的术语描述了实施方式，但是应当理解，已经使用它们仅用于描述发明构思的技术思想的目的，而不是为了限制发明构思的如在权利要求书中限定的范围。因此，本领域普通技术人员将理解，各种修改和等同实施方式是可能的，而没有脱离发明构思的范围。因此，发明构思的真正保护范围应当由权利要求书的技术思想确定。
本申请要求于2018年5月21日在韩国知识产权局提交的韩国专利申请第10-2018-0057989号的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路，包括：
由单元边界限定的标准单元和在所述标准单元的上层上的多个第二布线，
所述标准单元包括，
多条栅线，在第一方向上彼此间隔开并在垂直于所述第一方向的第二方向上延伸；和
在所述多条栅线的上层上的多个第一布线，所述多个第一布线包括马蹄足结构导电图案，所述马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案，所述第一导电图案和所述第二导电图案中的每个包括在第一方向上延伸的第一线图案和在垂直于所述第一方向的方向上从所述第一线图案的一端突出的第二线图案，并且所述多条栅线在所述第一方向上彼此间隔开第一节距；并且
所述多个第二布线在所述第二方向上延伸，所述多个第二布线在所述第一方向上彼此间隔开第二节距，所述第二节距小于所述第一节距。
2.根据权利要求1所述的集成电路，其中所述多个第二布线当中的至少一个第二布线与所述单元边界对准。
3.根据权利要求1所述的集成电路，其中所述多个第二布线与所述单元边界间隔开。
4.根据权利要求1所述的集成电路，其中所述标准单元在所述第一方向上的宽度具有所述第一节距的偶数倍的值。
5.根据权利要求1所述的集成电路，其中
所述标准单元包括在所述第一方向上延伸并在所述第二方向上彼此间隔开的第一有源区和第二有源区，并且
所述多个第一布线当中的在所述第一方向上延伸的第一布线布置在所述第一有源区和所述第二有源区中的至少一个中。
6.根据权利要求1所述的集成电路，其中所述第一节距与所述第二节距的比率为3：2。
7.根据权利要求1所述的集成电路，其中
所述标准单元还包括多个第一通路，所述多个第一通路配置为将所述多条栅线电连接到所述多个第一布线，所述第一导电图案的所述第二线图案和所述第二导电图案的所述第二线图案分别经由所述多个第一通路当中的不同的第一通路连接到所述多条栅线当中的不同的栅线。
8.根据权利要求7所述的集成电路，其中
连接到所述第一导电图案的所述栅线和连接到所述第二导电图案的另一栅线彼此相邻地布置。
9.根据权利要求1所述的集成电路，其中
所述标准单元还包括配置为将所述多个第一布线连接到所述多个第二布线的多个第二通路，
所述第一导电图案的所述第一线图案经由所述多个第二通路当中的一个第二通路连接到所述多个第二布线中的一个，并且
所述第二导电图案的所述第二线图案经由所述多个第二通路当中的另一个第二通路连接到所述多个第二布线当中的另一个第二布线。
10.根据权利要求9所述的集成电路，其中
连接到所述第一导电图案的所述第二布线和连接到所述第二导电图案的所述另一个第二布线彼此相邻。
11.根据权利要求1所述的集成电路，其中
所述第一导电图案在所述第一方向上的端部和所述第二导电图案在所述第一方向上的端部在所述第一方向上彼此间隔开。
12.根据权利要求1所述的集成电路，其中
所述第一导电图案的所述第一线图案与所述第二导电图案的所述第二线图案之间的距离小于除了所述马蹄足结构导电图案之外的多个第一布线之间的节距。
13.一种集成电路，包括：
标准单元，包括，
第一栅线和第二栅线，所述第一栅线和所述第二栅线在第一方向上彼此间隔开并在垂直于所述第一方向的第二方向上延伸，
马蹄足结构导电图案，包括彼此对称的第一导电图案和第二导电图案，所述第一导电图案在所述第一栅线的上层上并且所述第二导电图案在所述第二栅线的上层上，所述第一导电图案和所述第二导电图案中的每个包括在所述第一方向上延伸的第一线图案和从所述第一线图案的一端在垂直于所述第一方向的方向上突出的第二线图案，
多个第一通路，配置为将所述第一栅线电连接到所述第一导电图案并将所述第二栅线电连接到所述第二导电图案，以及
多个第二通路，配置为电连接到所述马蹄足结构导电图案；和
在所述标准单元的上层上的多个布线，所述多个布线在所述第一方向上彼此间隔开并在所述第二方向上延伸，所述多个布线配置为通过所述多个第二通路连接到所述马蹄足结构导电图案。
14.根据权利要求13所述的集成电路，其中
所述标准单元包括第一有源区、第二有源区和布置在所述第一有源区与所述第二有源区之间的马蹄足结构导电图案，并且
所述第一有源区和所述第二有源区在所述第一方向上延伸并在所述第二方向上彼此间隔开。
15.根据权利要求13所述的集成电路，其中
所述第一栅线和所述第二栅线在所述第一方向上彼此间隔开第一节距，
所述多个布线在所述第一方向上彼此间隔开第二节距，并且
所述第一节距与所述第二节距的比率为3：2。
16.根据权利要求13所述的集成电路，其中
所述第一栅线与所述多个布线中的一个对准，并且
所述第二栅线不与所述多个布线对准。
17.根据权利要求13所述的集成电路，其中
所述第一导电图案的所述第一线图案和所述第二导电图案的所述第一线图案中的一个连接到所述多个第二通路当中的一个第二通路。
18.根据权利要求13所述的集成电路，其中
所述第一导电图案的所述第二线图案连接到所述多个第一通路当中的一个第一通路，并且
所述第二导电图案的所述第二线图案连接到所述多个第一通路当中的不同的另一个第一通路。
19.一种集成电路，包括：
多个标准单元，所述多个标准单元包括第一标准单元和第二标准单元，所述第一标准单元和所述第二标准单元的每个包括多条栅线，所述多条栅线在第一方向上彼此隔开第一节距并在垂直于所述第一方向的第二方向上延伸，所述第一标准单元和所述第二标准单元中的至少一个包括马蹄足结构导电图案，该马蹄足结构导电图案包括第一导电图案和第二导电图案，所述第一导电图案和所述第二导电图案中的每个包括在所述第一方向上延伸的第一线图案和在与所述第一方向垂直的方向上从所述第一线图案的一端突出的第二线图案；以及
在所述第一标准单元的上层上和在所述第二标准单元的上层上的多个布线，所述多个布线在所述第一方向上彼此间隔开第二节距，所述多个布线在垂直于所述第一方向的第二方向上延伸，所述第二节距小于所述第一节距。
20.根据权利要求19所述的集成电路，其中所述第一标准单元在所述第一方向上的宽度和所述第二标准单元在所述第一方向上的宽度分别具有所述第一节距的偶数倍的值。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102387946B1 (ko) * 2018-05-21 2022-04-18 삼성전자주식회사 클럽풋 구조의 도전 패턴을 포함하는 집적 회로
JP7421113B2 (ja) * 2018-12-25 2024-01-24 株式会社ソシオネクスト 半導体集積回路装置
KR20210041737A (ko) 2019-10-08 2021-04-16 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
CN117334127A (zh) * 2019-12-18 2024-01-02 群创光电股份有限公司 显示装置与可挠式装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1794459A (zh) * 2004-12-20 2006-06-28 松下电器产业株式会社 单元、标准单元、标准单元库、使用标准单元的布局方法和半导体集成电路
CN102005451A (zh) * 2009-08-28 2011-04-06 索尼公司 半导体集成电路
KR20170040720A (ko) * 2015-10-05 2017-04-13 삼성전자주식회사 반도체 장치
CN107464805A (zh) * 2016-06-02 2017-12-12 台湾积体电路制造股份有限公司 具有交错的导电部件的集成电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7492013B2 (en) * 2005-06-27 2009-02-17 International Business Machines Corporation Systems and arrangements to interconnect components of a semiconductor device
US7908578B2 (en) * 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US7934189B2 (en) * 2008-01-25 2011-04-26 Infineon Technologies Ag Method of making an integrated circuit including simplifying metal shapes
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置
JP5513530B2 (ja) 2010-02-03 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
US8881083B1 (en) 2013-05-01 2014-11-04 Globalfoundries Inc. Methods for improving double patterning route efficiency
US9659129B2 (en) 2013-05-02 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell having cell height being non-integral multiple of nominal minimum pitch
US9098668B2 (en) 2013-11-27 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layout of an integrated circuit
KR102504289B1 (ko) 2016-04-07 2023-02-28 삼성전자 주식회사 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치
KR102387946B1 (ko) * 2018-05-21 2022-04-18 삼성전자주식회사 클럽풋 구조의 도전 패턴을 포함하는 집적 회로
KR102518811B1 (ko) * 2018-06-25 2023-04-06 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1794459A (zh) * 2004-12-20 2006-06-28 松下电器产业株式会社 单元、标准单元、标准单元库、使用标准单元的布局方法和半导体集成电路
CN102005451A (zh) * 2009-08-28 2011-04-06 索尼公司 半导体集成电路
KR20170040720A (ko) * 2015-10-05 2017-04-13 삼성전자주식회사 반도체 장치
CN107464805A (zh) * 2016-06-02 2017-12-12 台湾积体电路制造股份有限公司 具有交错的导电部件的集成电路

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