CN102005451A

CN102005451A - 半导体集成电路

Info

Publication number: CN102005451A
Application number: CN2010102613187A
Authority: CN
Inventors: 田中义则
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-08-28
Filing date: 2010-08-23
Publication date: 2011-04-06
Anticipated expiration: 2030-08-23
Also published as: USRE45988E1; US8357955B2; JP5552775B2; USRE49821E1; JP2011049477A; US20110049575A1; USRE47095E1; USRE48831E1; CN102005451B; USRE48085E1

Abstract

本发明提供一种半导体集成电路，其中所希望电路通过结合和布置多个标准单元并且将该单元连接在一起而形成，该多个标准单元的单元长度，即，一对相对边之间的间隔被标准化，形成所希望电路的多个标准单元包括互补同相驱动标准单元，每个互补同相驱动标准单元都包括导电类型彼此互补且栅极电极连接在一起的多个互补晶体管对，并且全部互补晶体管对的N(≥2)对被同相驱动，互补同相驱动标准单元的标准单元长度的尺寸定义为M倍单元长度，该M倍单元长度是单个互补晶体管对的基本单元长度的M(N≥M≥2)倍。

Description

半导体集成电路

技术领域

本发明涉及具有所希望的电路的半导体集成电路，该所希望的电路通过结合和布置每一个都具有晶体管和栅极电极的多个标准单元且将这些单元连接在一起而形成。

背景技术

在通用的标准单元中，其在彼此垂直的方向(所谓的垂直方向和水平方向)上的尺寸的至少之一标准化为几种类型，例如，三种类型。所谓的垂直尺寸称为标准单元的高度。该高度标准化为大约三种类型。这里，为了避免该单元尺寸(高度)与其垂直于半导体基板的结构高度之间的混淆，单元尺寸将不称为“高度”。代之，为了方便起见该尺寸将称为“标准单元长度”。

甚至在几种标准长度的标准单元全体可以用在LSI(大规模集成)中时，与相同的电路模块中一样，局部地看时也采用了相同的标准长度，来保证单元有效的布局。

因此，可获得具有相同标准单元长度的各种类型的标准单元且其被登记在库里。通常，诸如内部配线图案的标准单元图案被限制于沿着标准单元长度的布局间隔。

相反，在与共用单元长度垂直的方向(所谓的水平方向)上的标准单元尺寸可用于根据栅电路规模的各种长度。在下文，为了方便起见，在垂直于共用单元长度的方向上的单元尺寸称为“任意单元长度”。

反相器通常是由标准单元系统实现的逻辑电路的最基本的构建模块(building block)。反相器通过在VDD和VSS线之间串联连接NMOS和PMOS晶体管形成，从而共享栅极。在逻辑电路所用的最基本标准单元中，VDD线的中心和VSS线的中心之间的距离是标准单元长度，并且当VDD和VSS线交替且彼此平行布置时，沿着VDD和VSS线的方向是任意单元长度方向。该最基本标准单元根据标准单元电路的规模通过适当增加或减少任意单元长度的尺寸而设计。这样的基本标准单元具有适合于NMOS和PMOS栅极长度总和的CMOS对的标准单元长度。这样的标准单元具有适合于单一CMOS对的高度。因此，在下文，该单元称为“单高度单元”。

例如，在日本特开第Hei 10-173055号公报中描述了每一个都具有CMOS对的标准单元长度的标准单元的布局。

发明内容

如果用标准单元实现的电路为基本的逻辑门电路，如反相器或NAND电路，就不会有问题。然而，存在单高度构造不能适应电路规模的情况。

例如，我们假设存在很多CMOS对的栅极必须同相驱动的方式构造的标准单元。

在该标准单元中，每个CMOS对中的PMOS和NMOS晶体管栅极例如由多晶硅制作的栅极线连接。然而，几个栅极线还必须短接在一起。因此，栅极线通过上层配线(通常，在第一层中的金属配线)连接在一起。然而，在该标准单元中还需要很多其它的内部配线以将晶体管的栅极连接到其它晶体管的源极或漏极。结果，可能不能保证用上层配线将栅极连接在一起的空间。

即使保证了空间，也可能需要设计以复杂方式弯曲的配线，因此导致降低设计和掩模制备的可加工性，并且导致较高的成本。

如果不能保证空间，则除了增加标准单元规范中的标准单元长度以提供更大的余裕或者利用较高层中的配线以外没有别的选择。

然而，增加标准单元长度导致单元的CMOS对之外的区域中以及诸如反相器的小规模基本电路中的浪费。而且，利用高层中的配线(例如，第二金属配线层中的配线)使得其中其他配线被假定为将要形成在第二金属配线层中的空间混乱。

所希望的是，当半导体集成电路包含用于实现适合于同相驱动多个互补晶体管对(例如，CMOS对)的电路的标准单元时，提供的半导体集成电路具有不可能产生浪费的空间且成本上有利的单元布置。

在根据本发明实施例的半导体集成电路中，所希望的电路通过结合和布置多个标准单元并且将这些单元连接在一起而形成。标准单元的单元长度，即，一对相对边之间的间隔被标准化。这些标准单元包括互补同相驱动标准单元。互补同相驱动标准单元的每一个都包括多个互补晶体管对，其在导电类型上彼此互补，并且它们具有连接在一起的栅极电极。全部互补晶体管对的N(≥2)对被同相驱动。此外，互补同相驱动标准单元的标准单元长度的尺寸定义为M倍单元长度，它是单个互补晶体管对的基本单元长度的M(N≥M≥2)倍。在互补同相驱动标准单元中，将被同相驱动的N个互补晶体管对的至少M对的公用栅极电极呈直线地布置在M倍单元长度的方向上。

在本发明的实施例中，具有基本单元长度的单高度单元或者标准单元以及具有M倍单元长度的多高度单元或者互补同相驱动标准单元优选彼此相邻设置以形成所希望的电路。此外，在相邻于单高度单元设置时，多高度单元优选具有允许电源线共享的电源线布置结构。

在根据本发明实施例的半导体集成电路的上述构造中，如果为了同相驱动需要电短路，则将被同相驱动的多个互补晶体管对的栅极电极与公用栅极线自身整体形成。这提供了数量减少的短接栅极线所需的内部配线，因此消除了浪费空间。此外，这消除了需要以复杂的形状形成内部配线。

因为多高度单元优选与相邻单高度单元具有电源线共享结构，所以上述优选构造不妨碍标准单元布置系统的优点。此时，单高度单元仅需要具有适合于小规模电路的需要的最小基本单元长度。多高度单元的标准单元长度是其基本单元长度的多倍。这使得即使增加多高度单元的标准单元长度也能够保证与其它围绕单元的电源线共享结构。此外，在此情况下，单高度单元具有适合于小规模电路的需要的最小基本单元长度，因此消除了浪费空间。

本发明提供的半导体集成电路，当半导体集成电路包含标准单元以实现适合于同相驱动多个互补晶体管对(例如，CMOS对)的电路时，具有不可能产生浪费的空间且成本上有利的单元布置。

附图说明

图1是根据第一至第三实施例的集成电路聚焦于单元布置的平面示意图；

图2A至2C是用于描述单高度布置技术不便的布置图；

图3是第一实施例中第一应用示例的等效电路图；

图4的是第一实施例中第一应用示例的第一布置图；

图5是第一实施例中比较示例1的布置图；

图6A和6B是第一实施例的第二应用示例的等效电路图；

图7是第一实施例中第二应用示例的第一布置图；

图8是第一实施例中第二应用示例的第二布置图；

图9是第一实施例中比较示例2的布置图；

图10是第一实施例中第三应用示例的等效电路图；

图11是第一实施例中第三应用示例的布置图；

图12A和12B是第一实施例中第四应用示例的等效电路图；

图13是第一实施例中第四应用示例的布置图；

图14是第二实施例中的布置图；

图15是第三实施例中的布置图；

图16是修改示例的第一布置图；以及

图17是修改示例的第二布置图。

具体实施方式

下面，将参考附图以双高度和三高度电路单元为主要示例描述本发明的实施例。

1.第一实施例：以四个应用示例(电路示例)示出了应用本发明的双高度单元的实施例。在第一和第二应用示例中，将采用比较示例1和2描述通过应用本发明获得的效果。

2.第二实施例：应用本发明的三高度单元的实施例。

3.第三实施例：应用本发明的L状单元(与三高度单元具有相同功能的双高度单元)的实施例。

4.修改示例：将描述有关基板接触的两个修改示例。

<1.第一实施例>

[1.总体布局]

图1是根据实施例的集成电路聚焦于单元布局的示意性平面图。

在图1中，矩形区域的每一个都称为单元。由参考标号SC表示的单元是标准单元。标准单元SC是库中登记的预先设计且标准化的功能电路单元，如反相器或NAND门。尽管是数据的集合，但是标准单元SC也可以看作根据数据制造的器件的一部分。尽管稍后将给出详细描述，但是库中登记的标准单元在半导体集成电路的设计阶段被结合和布置。作为布置的结果，源极电压线和参考电压线(例如，GND线)基于数据粗略地连接在一起。在该布置之后连接信号线和其它线提供所希望的电路。至此，采用设计支持设备在数据级上进行了单元布局和配线配置。

尽管图1是聚焦于单元布局的半导体集成电路的示意性平面图，但是也可以用作数据级单元布局图。

在图1所示的半导体集成电路1中，结合和布置各种尺寸的标准单元SC，因此实现了所希望的电路。这里，所希望的电路可以根据标准单元SC的功能电路是什么以及单元如何结合而随意实现，只要所希望的电路是逻辑电路。图1是一般性示意图，并且对所希望的电路是任意的。

在ASIC(专用集成电路)和ASSP(专用标准产品)的设计过程中采用标准单元设计系统。ASIC是为满足每个客户的具体应用需要而开发和制造的IC。ASSP是作为用于多个客户的通用部件而设计开发的IC。

下面，将描述标准单元SC的尺寸。

在标准单元SC中，在沿着彼此垂直的两边之一的方向上的单元长度通常被标准化。在下文，该单元长度方向将称为“标准单元长度方向”。整个IC中，在标准单元长度方向(标准单元长度)上不仅可以有一个尺寸，而且可以有几个尺寸或者，例如，三个尺寸。然而，应当注意的是，迄今为止，如同在单一电路模块或者适合于实现所希望功能的电路中，从局部上看时具有一个统一的标准单元长度。本发明实施例的主要特征之一是在诸如单一电路模块或适合于实现期望功能的电路的局部电路中具有多个标准单元长度。

关于这个特征，公用的单高度标准单元SHSC和多高度标准单元MHSC二者均用作标准单元SC，混合在图1所示的示例中。这里，示出了两种类型的多高度标准单元MHSC，标准单元长度为单高度标准单元SHSC两倍的双高度标准单元WHSC和标准单元长度为单高度标准单元SHSC三倍的三高度标准单元THSC。

单元尺寸可以在与标准单元长度方向垂直的方向上任意确定。尽管单元尺寸可以任意确定，但是通常出于设计效率的原因或为了满足一致性的需要可以采用确定的离散尺寸(由栅格数规定)。在下文，与标准单元长度方向垂直的方向将称为“任意单元长度方向”。

在图1所示的电路模块中，VDD和VSS线延伸在任意单元长度方向上，并且交替地布置在标准单元长度方向上。VDD和VSS线之间的间隔适合于单高度标准单元SHSC的高度。

此外，双高度标准单元WHSC包括由参考标号WHSC1表示的类型。双高度标准单元WHSC1具有两条VSS线，设置为沿着标准单元长度方向上的两个短边的每一个具有一个，VDD线在两个VSS线之间的中心通过相同的单元WHSC1。此外，双高度标准单元WHSC包括由参考标号WHSC2表示的类型。与双高度标准单元WHSC1相反，双高度标准单元WHSC2具有两条VDD线，设置为沿着两个短边的每一个具有一个，VSS线在两条VDD线之间的中心通过相同的单元WHSC2。尽管仅可采用这两种类型之一，但是从布置效率的观点看这里混合了两种类型。

[单高度布置]

接下来，通过说明适合于设计仅具有单高度单元的半导体集成电路的主要技术的缺点，来澄清为什么在相同的电路模块中混合单高度标准单元SHSC和多高度标准单元MHSC的原因。

图2A至2C图解了由形成CMOS逻辑电路的单高度布置技术设计的三种类型的单高度标准单元。

这些单高度标准单元SHSC_1、SHSC_2和SHSC_3的每一个都具有两个掺杂区域，即，P-型掺杂区域13P和N-型掺杂区域13N，布置为在VDD和VSS线之间彼此平行。P-型掺杂区域13P用作PMOS晶体管的源极或漏极。N-型掺杂区域13N用作NMOS晶体管的源极或漏极。其原因是反相器为CMOS逻辑电路的基本构建模块。形成反相器输入的多晶硅栅极电极20A和20B呈直线地布置为垂直于包括P-型掺杂区域13P(在下文，与P-型掺杂区域13P用相同的参考标号表示，并且称为“PMOS有源区域13P”)的矩形区域。多晶硅栅极电极20A和20B也呈直线地布置为垂直于包括N-型掺杂区域13N(在下文，与N-型掺杂区域13N用相同的参考标号表示，并且称为“NMOS有源区域13N”)的矩形区域(图2A和2C)。因此，单高度标准单元具有适合于互补晶体管对(NMOS和PMOS对)的高度(标准单元长度)。

在这样的标准单元构造中，并排布置互补晶体管对的垂直的长的公用栅极电极(在下文，称为CMOS栅极线)。这导致增加适合于连接CMOS栅极线或CMOS栅极线和其它节点(例如，晶体管源极和漏极)的内部配线的数量。而且，因为这样数量的内部配线必须提供在有限的空间中，所以配线图案难免复杂。这导致金属和多晶硅布局中的很多顶点和弯曲，因此导致复杂的形状。

在前沿工艺中，图案形状越复杂，施加越多的设计规则限制。此外，复杂的图案形状导致在掩模制备中进行光学邻近效应修正(OPC)需要很长时间，或者从可制造性设计(DFM)的角度来看是不利的。这里，术语“DFM(可制造性设计)”是指在设计阶段适合于解决LSI制造问题的技术。在单元布局中，简单形状提供的器件很少受到制造时间上变化的影响。因此，这个方面是重要的。

此外，进行OPC时的困难例如会导致物理器件的产量下降。

上述观点构成了仅用单高度标准单元SHSC设计逻辑电路的第一缺点。

产生浪费空间的高度可能性是第二缺点。

用于例如时钟树(clock tree)的标准单元可以以PMOS和NMOS之间的改变的尺寸比而布置，以保证时钟延迟相同。例如，可以采用比通常的PMOS(SHSC_1：图2A)大的标准单元(SHSC_2：图2B)。作为选择，可以采用比通常的NMOS小的标准单元(SHSC_3：图2C)。

在此情况下，水平地放大PMOS有源区域13P导致图2B所示的NMOS晶体管形成区域的空位(vacancy)。相反，垂直地减小NMOS有源区域13N不增加标准单元SC自身的面积，但是导致面积使用率的下降。这些在必要功能变换中构成浪费的空间，这是不能实现高密度封装的原因之一。

本发明的实施例提出了互补晶体管对(例如，CMOS对)标准单元构造，其解决了上面的两个缺点。本发明应用于所有类型的互补晶体管对标准单元的互补同相驱动标准单元。

下面，将与电路示例一起，示出应用本发明的互补同相驱动双高度标准单元WHSC的三个布置构造示例。

[第一应用示例]

图3是作为应用本发明的标准单元SC的电路示例的半加法器单元的等效电路图。图3所示的半加法器大致分成进位输出部分(CO部分)和单位(single bit)加法部分(Sum部分)。半加法器(half adder)是设计为接收第一和第二输入位(A1和A2)并且输出半加位(S)和进位输出位(在下文，称为CO位)的电路。半加位表示第一数位(digit)中的半加结果。CO位表示进位。

应当注意的是，例如，在图3中被提供相同的输入的CMOS对的栅极由双向箭头表示。

进位输出(CO)部分包括NAND电路和反相器。NAND电路包括两个PMOS晶体管P1和P2及两个NMOS晶体管N1和N2。反相器包括PMOS晶体管P3和NMOS晶体管N3。NAND电路和反相器由参考标号31表示的配线(内部配线31)连接，在内部配线31处出现反向的进位输出位(NCO)。P1-N1CMOS对提供有第一输入位A1。P2-N2CMOS对提供有第二输入位A2。

单位加法(Sum)部分包括四个PMOS晶体管P4至P7和四个NMOS晶体管N4至N7，并且具有反向的进位输出位(NCO)以及第一和第二输入输出位(A1和A2)作为其输入。尽管执行单位加法，但是相同的部分产生单位输出。因此，相同的部分执行半加法操作，其适合于在第一输入位A1和第二输入位A2二者均为“1(例如，高电平)”时，在为“0(例如，低电平)”的反向进位输出位(NCO)的帮助下产生“0”输出。

在这样的构造中，当两个输入位(A1和A2)均为低电平时，PMOS晶体管P1和P2为ON。因此，NCO是高电平，而CO是低电平。结果，不产生进位。另一方面，PMOS晶体管P5和P6二者为ON。这将反向半加位(NS)拉到高电平。NS是在最后阶段形成反相器的输入节点的内部连接线33的电势。结果，内部连接线34输出低电平作为半加位(S)。

在两个输入位(A1和A2)分别为高电平和低电平时，PMOS晶体管P1为OFF，而PMOS晶体管P2为ON。因此，类似地，NCO为高电平，而CO为低电平。结果，不产生进位。另一方面，NMOS晶体管N4和N5二者均为ON。这将反向半加位(NS)拉向低电平。因此，输出作为半加位(S)的高电平。

在两个输入位(A1和A2)分别为低电平和高电平时，PMOS晶体管P2为OFF，而PMOS晶体管P1为ON。因此，类似地，NCO为高电平，而CO为低电平。结果，不产生进位。另一方面，NMOS晶体管N4和N6二者均为ON。这将反向半加位(NS)拉向低电平。因此，输出作为半加位(S)的高电平。

在两个输入位(A1和A2)均为高电平时，NMOS晶体管N1和N2为ON，这与上述三种情况相反。因此，NCO为低电平，而CO为高电平。结果，产生进位。另一方面，NCO是低电平，尽管与PMOS晶体管P4并联提供的PMOS晶体管P5和P6为OFF，但是PMOS晶体管P4为ON。这将反向半加位(NS)拉向高电平。因此，输出作为半加位(S)的低电平。

图4是通过应用本发明实施例而设计的图3所示电路的布局图。

图4所示的标准单元是VDD线设置在中心的双高度标准单元WHSC1(图1)的示例。

在该双高度标准单元WHSC1中，VDD线30D在标准单元长度方向(垂直方向)的中心延伸在任意单元长度方向(水平方向)上。此外，设置两个VSS线，即VSS线30S1和30S2。VSS线30S1布置为沿着单元水平外框的短边之一的宽度中心。VSS线30S2布置为沿着其另一个短边的宽度中心。VSS线30S1和30S2彼此平行设置，并且也平行于VDD线30D。VDD线30D和VSS线30S1和30S2通过图案化第一配线层(1M)形成。

适合于产生进位输出位(CO位)的电路(CO部分)以具有VSS线30S1及共享VDD线30D的方式提供在单元的下半部分上。另一方面，适合于产生半加位(S)的电路(Sum部分)以具有VSS线30S2且共享VDD线30D的方式提供在单元的上半部分上。

相同导电类型的两个有源区域，即，PMOS有源区域11P和12P关于穿过单元的电源线(VDD线30D)的中心线线对称布置。此外，NMOS有源区域11N布置在PMOS有源区域11P和VSS线30S1之间，并且NMOS有源区域12N布置在PMOS有源区域12P和VSS线30S2之间。

通过元件隔离绝缘层10的围绕，这四个有源区域彼此之间隔离，并且在形状上布置为水平方向上较长且平行于电源线。

应当注意的是，CO部分具有六个晶体管，而Sum部分具有八个。因此，PMOS有源区域12P和NMOS有源区域12N在形状上长于NMOS有源区域11N和PMOS有源区域11P。

三个公用栅极电极21至23以垂直地(在标准单元长度方向上)穿透四个有源区域的方式呈直线地布置。

公用栅极电极21用作适合于接收图3所示第一输入位A1的晶体管(P1、N1、P5和N5)的公用栅极。上述晶体管的位置以相同的参考标号示于图4中。

公用栅极电极22用作适合于接收图3所示第二输入位A2的晶体管(P2、N2、P6和N6)的公用栅极。此外，公用栅极电极23用作适合于接收图3所示反向进位输出位的晶体管(P3、N3、P4和N4)的公用栅极。上述晶体管的位置以相同的参考标号示于图4中。

另一方面，其余两个晶体管(P7和N7)的公用栅极电极24短于另外三个，并且因为该两个晶体管必须接收Sum部分中的反向半加位(NS)，所以穿透PMOS有源区域12P和NMOS有源区域12N。

图3所示的内部配线31至35提供为第一配线层(1M)的配线，并且成型为如图4所示，以连接到不同晶体管的源极、漏极和栅极。具体连接关系参考图3明显可见，因此省略。

[应用本发明的布置特性]

第一布置特征是保持具有单一布局电源线布置的连接原则。就是说，VSS线30S1和VDD线30D之间以及VSS线30S2和VDD线30D之间的关系适于单高度标准单元SHSC(图1)的标准单元长度。这些关系允许当单高度单元和双高度单元彼此相邻布置时在它们之间共享电源线。出于这样的原因，双高度标准单元WHSC1具有这样的标准单元长度，它是基本单元长度的多倍或M(≥2，在此情况下M＝2)倍，基本单元长度是单高度单元的标准单元长度。

第二布置特征是将被同相驱动的多个或M(在此情况下M＝2)个互补晶体管对的栅极电极线性地布置为公用栅极电极。

这样的栅极电极的公用贡献于减少内部配线的数量，因此给其它内部配线的布局提供余裕。当在内部配线的布置上存在余裕时，配线可以在不形成复杂形状的情况下进行布置，可以贡献于提高产量和易于制造。此外，不需要采用上层配线将栅极连接在一起，因此在上层配线的布置上提供余裕。特别是在该电路示例的情况下，与稍后描述的比较示例一样，不需要在较高的第二配线层上将栅极连接在一起，因此保证了多配线资源的有效利用且降低成本。

第三布置特征是相同导电类型的有源区域(11N和12N)关于从其中间通过的(M-1)个电源线，或者M＝2时的一个VDD线30D线对称布置。

第四布置特征是与元件隔离绝缘层10的定位在两个有源区域之间的分隔宽度内的部分重叠的所有栅极电极是将被同相驱动的互补晶体管对的公用栅极电极21至23。相反，公用栅极电极24不是多个互补晶体管对的公用电极，而替代为在一个互补晶体管对中NMOS和PMOS晶体管的公用电极。这样的电极不与元件隔离绝缘层10的定位在两个有源区域之间的分隔宽度内的任何部分重叠(而是与相同层10的定位在分隔宽度外的部分重叠)。

在我们考虑不存在该特征的情况时第四特征是显而易见的。就是说，我们假设两个栅极电极，一个从上到下延伸且另一个从下到上延伸进入两个有源区域之间的分隔宽度中，分隔在相同的宽度内。在此情况下，除了考虑到光掩膜的未对准而需要可靠地对准栅极电极与有源区域的对准公差外，还需要分隔电极的空间。结果，对减少有源区域之间的空间存在限制。

另一方面，在应用本发明的图4所示布置的情况下，栅极电极不被分隔。因此，不需要考虑这部分上的公差，也不需要提供分隔空间。需要的全部是用于元件分隔的分隔宽度。然而，只要保证该宽度，就能使两个有源区域彼此靠近到可能的程度，因此在标准单元长度方向上提供了余裕。因为标准单元长度确定为基本单元长度(基本单元长度是单高度单元的标准单元长度)的M倍，所以标准单元长度可以仅考虑基本单元长度来改变。这样的余裕在确定的标准单元长度方向上提供了较大的沟道宽度(通常也称为栅极长度)，因此贡献于较大的晶体管尺寸或者在其它内部配线的布置上提供余裕。在内部配线的布置上存在余裕时，可以布置配线而不形成复杂的形状，从而贡献于提高产量和易于制造。

在采用稍后描述的三高度或更高的标准单元时，上述特征也是适用的。

接下来，将描述不应用本发明的比较示例以进一步阐明上述特征的效果。

[比较示例1]

图5是与图4所示的相同电路(图3)以水平上较长的单高度单元实现的比较示例1的布置图。

图4和5所示的电路除了公用栅极电极外极其相似。相同的部件由相同的参考标号表示，并且省略其描述。

在图5中，CO和Sum部分彼此并行地布置在VDD线30D和VSS线30S之间，从而CO和Sum部分可以从这些线被提供电力。

此外，尽管在图4中单一公用栅极电极21线性布置，但是图5中每一个都用于CMOS对的两个公用栅极电极21A和21B一个布置在左且另一个布置在右。类似地，尽管图4中提供单一公用栅极电极22，但是图5中两个公用栅极电极22A和22B一个布置在左且另一个布置在右。类似地，尽管图4中提供单一公用栅极电极23，但是图5中的两个公用栅极电极23A和23B一个布置在左且另一个布置在右。

因为分开布置两个公用栅极线，所以由图5中的双向箭头所示的栅极电极对必须电短接在一起。

进行这些连接的第一方法可能是采用公用栅极电极自身(栅极多晶硅层)实现水平连接。

为了短接公用栅极电极21A和21B在一起，例如，必须在标准单元长度方向上扩大PMOS有源区域11P或12P与VDD线30D之间的空间。此外，为了短接公用栅极电极22A和22B在一起，例如，必须在标准单元长度方向上扩大NMOS有源区域11N或12N与VSS线30S之间的空间。甚至在此情况下，公用栅极电极23A和23B也不能被短接在一起。结果，不可避免地该对剩下的公用栅极电极应当采用第一配线层(1M)短接在一起。

对于第一方法，必须在标准单元长度方向上扩大单元长度，以保证用于布置两个公用栅极电极的空间。然而，这总体上在标准单元阵列中造成明显的浪费空间，使得该方法不可接受。

出于这样的原因，第二方法可能是采用第二配线层(2M)。

如果用于电源线(30D和30S)和内部配线(31至33)的有源区域接触的分支在图5中向后移动，则似乎能够保证用于布置适合于短接至少一个公用栅极线的第一配线层(1M)的空间。然而，不可能有连接全部三个的空间。因此，它们的至少一个必须采用较高的第二配线层(2M)。

另一方面，第一和第二输入位A1和A2与半加位(S)之间的连接以及未示出的相邻单元没有在图5中示出。第二配线层(2M)可以用于进行与相邻单元连接，然而，这在图5所示的图案中是没必要的。这三个位的输入和输出线可以通过改变第一配线层(1M)的图案来实现。

甚至在这样的情况下，图5所示的布置要求采用仅用于连接公用栅极电极的第二配线层(2M)的不利之处在于：由于浪费地利用配线资源而可能导致显著地增加成本。

如上所述，第一和第二方法二者都是不利的，它们很可能导致显著地增加成本。图4所示的布置优于图5所示的比较示例在于不产生这样的缺点。

应当注意的是，图4所示的CO部分具有空闲的空间，这在图5所示的CO部分不存在。然而，该空闲的空间存在于任意单元长度方向上。由图1清楚可见，在任意单元长度方向上存在固有的很多空闲的空间。因此，即使作为应用本发明实施例的结果，任意单元长度方向上的尺寸增加，则所增加的尺寸也不导致成本上的增加，或者如果有也极少地增加。如果有什么的话，应用本发明获得的优点，即，不需要扩大标准单元长度或者采用上配线的优点更多地弥补了任意单元长度方向上的尺寸较大的缺点。因此，本发明的应用有效地降低了成本。

此外，作为应用本发明实施例的结果，第一配线层(1M)和多晶硅的配线图案布置由于较少的顶点和弯曲在形状上更简单。从可制造性设计(DFM)的观点看，应用本发明的优点在于它贡献于减少用于包括OPC工艺和设计的掩模制备的工时，因此进一步提供了减少的制造成本和提高的产量。

[第二应用示例]

图6A和6B图解了时钟缓冲单元的电路符号和等效电路图。

时钟缓冲单元是包括偶数级级联反相器的单元。该类型单元设计为使得从该单元输出的时钟具有相同的占空比到可能的程度。因此，时钟缓冲器的特征在于：包括大于通常的PMOS晶体管或者小于通常的NMOS晶体管。

具体的时钟缓冲器电路包括图6A所示的两个级联反相器INV1和INV2。反相器INV1和INV2的每一个都包括如图6B所示的并联连接的两个反相器。因此，当时钟缓冲器在第一级和第二级的反相器INV1和INV2的每一个包括并联连接的两个反相器时，反相器提供了足够的驱动能力。另外，本发明更易于应用于时钟缓冲器。

图7图解了用双高度单元布置图6所示的电路的示例。

在该布置图中，VDD线31D布置在标准单元长度的中心，并且延伸在任意单元长度方向上。两个VSS线31S1和31S2布置为平行于VDD线31D且沿着在标准单元长度两侧上的短边之一的宽度中心。这三个电源线采用第二配线层(2M)形成。

因为该电路自身很简单，所以省略了单元中电路构造和连接的具体描述。这里，元件隔离绝缘层10、PMOS有源区域11P和12P以及NMOS有源区域11N和12N以与第一应用示例相同的方式布置，与第一应用示例相同的组件由相同的参考标号表示。在第一应用示例中通过提供电源线的分支实现与有源区域的接触。然而，这里，通过提供用第一配线层(1M)形成的电源连接线39D1、39D2、39S1和39S2实现与有源区域的接触。

内部配线36和37用第一配线层(1M)形成，以如图6B所示将反相器INV1和INV2连接在一起。另一方面，内部配线38用第一配线层(1M)形成，以用作反相器INV2的输出配线。该配线38在标准单元长度方向上延伸在VDD线31D下方。

与第一应用示例中的公用栅极电极21至23(图4)一样，公用栅极电极25和26彼此平行设置，并且延伸在标准单元长度方向上。应当注意的是，由这些公用栅极线形成的CMOS对示出于图7的布置图中。这些CMOS对由与图6B相同的参考标号表示。

在该布置中，与图4中的布置一样，PMOS晶体管可以尽可能形成在普通的单高度单元中不能用的靠近VDD线的区域中。此外，可以以简单的配线层图案设计布置，而不在至第一配线层(1M)的配线层中增加标准单元长度方向上的尺寸。这使得可以增加PMOS尺寸而不增加单元面积或空闲空间，因此以高的产量提供了低成本的半导体集成电路。

图8是具有这样的VSS线31S的单元的布置图，该VSS线31S布置在标准单元长度的中心且延伸在任意单元长度方向上。该布置在图4所示的第一应用示例中也是可能的。

图8所示的单元与图7所示的单元的区别在于VSS线31S布置在中心上，并且VDD线31D1和31D2布置为在标准单元长度方向上的两侧上沿着单元的短边。结果，NMOS和PMOS晶体管在标准单元长度方向上的布置与图7所示的布置相反。图8所示的单元在所有其它方面上与图7所示的类似。

[比较示例2]

图9是用作图7和8所示单元的比较示例的布置图。

在图9所示的水平布置中，不可能使PMOS有源区域像图7所示的单元中那样靠近VDD线，且不可能使NMOS有源区域像图8所示的单元那样靠近VSS线。图9所示单元的缺点在于晶体管受上面两个方面限制，并且尺寸不能增加。此外，公用栅极电极25和26的每一个都是H形状。结果，该电极25和26的缺点在于，与图7和8所示的直线形状的相同电极25和26相比在任意单元长度方向上需要较大的布置面积。而且，用于图7和8所示的内部配线36和37的用途的由参考标号36+37表示的内部配线以及内部配线38在形状上很复杂。由于这样的原因，该单元在任意单元长度方向上具有较大的尺寸。而且，在单元小型化时难以进行OPC工艺。结果，存在产量下降的大的可能性。

换言之，应用本发明的图7和8所示的单元布置解决了图9所示单元布置的缺点。

[第三应用示例]

图10图解了根据第二应用示例修改的第三应用示例的等效电路图。

与图6B所示的时钟缓冲器相比，图10所示的具有较大的PMOS晶体管P10a，而不是图6B所示的反相器INV1中提供的两个PMOS晶体管P11和P12。对于反相器INV2也是一样的。就是说，图10所示的时钟缓冲器具有大的PMOS晶体管P10b，而不是图6B所示的两个PMOS晶体管P13和P14。

图11图解了实现图10所示电路的单元的平面图。

图7和11所示的单元的比较显示，图7中两个分开的PMOS有源区域12P和11P由图11中的垂直方向上较长的单个PMOS有源区域13P取代。这消除了对图7中所需的有源区域之间的隔离区域(元件隔离绝缘层10的部分)的需要，因此使得能够增加PMOS晶体管的尺寸。作为选择，如果PMOS晶体管保持相同的尺寸，则能够增加NMOS晶体管的尺寸。

应当注意的是，图11所示的单元可以以与图7所示的单元相同的方式修改，以修改为提供图8所示的单元。

[第四应用示例]

图12A和12B图解了作为图6A和6B所示的时钟缓冲单元的另一个修改示例能够将输出分成多个分支的时钟缓冲单元的电路符号和等效电路图。

图12A和12B所示的电路与图6A和6B所示的区别在于后级的反相器INV2被分成反相器INV2A和INV2B，其每一个都具有输出节点。在图12B中，制成反相器INV2A的输出节点的内部配线38A和制成反相器INV2B的输出节点的内部配线38B提供为彼此分开。图12A和12B所示的电路在所有其它方面上与图6A和6B所示的类似。

图13图解了用双高度单元布置图12所示的电路的示例。

在具有分支输出的时钟缓冲器中，输出节点分成内部配线38A和38B。结果，输出节点的内部配线在中心上与VDD线31D相交是不需要的。这使得能够如图13所示由第一配线层(1M)形成VDD线31D(以及VSS线31S1和31S2)。电源线和有源区域之间的连接由从主电源线延伸的分支电源线实现。图13所示的电路在所有其它方面上与图7所示的类似。

<2.第二实施例>

第二实施例是采用三高度单元修改图7和8所示的电路，三高度单元具有基本单元长度的三倍的标准单元长度。

图14图解了根据第二实施例的布置图。

例如，如果图14中上两级的双高度部分看作与图8所示的单元相同，则最低级部分加到了图8所示的单元。作为选择，如果图14中的下两级的双高度部分看作与图7所示的单元相同，则最上级部分加到了图7所示的单元。在图14中，附加的部分由从前者的观点看为新的参考标号表示。

应当注意的是，由图14所示的布置图实现的等效电路包括三个并联的反相器而取代图6B所示的反相器INV1和INV2的每一个。

在附加部分中，参考标号10P表示PMOS有源区域，并且参考标号10N表示NMOS有源区域。此外，增加了由参考标号31D0表示的VSS线。VDD线31D0和31D1分别提供有由第一配线层(1M)形成的电源连接线39S2和39D2。线39S2和39D2是分支线，适合于将NMOS有源区域10N和PMOS有源区域10P分别连接到电源线。

应当注意的是，内部配线36+37设置为延伸三个基本单元的长度。然而，内部配线36和37可类似地连接到一起，以延伸图7和8中的两个标准单元的长度。因此，这不是三高度单元的特有特征。

图14所示单元的其它组件基本上可以通过类似于图7和8所示的双高度单元说明。

应当注意的是，通过将双高度单元改变成三高度单元而进行的修正可以采用相同的技术应用于等于或大于三高度单元的多高度单元。

此外，等于或大于三高度单元的多高度单元相似地也具有双高度单元的优点。

<3.第三实施例>

等于或大于三高度单元的多高度单元可以用于产生整体上弯曲成L状的非矩形单元。

在图1所示的根据标准单元系统的布置示例中，通常，在任意单元长度方向上可能有很多间隙。然而，在标准单元长度方向上通常没有很多空间余裕。因此，如果总体上希望增加CMOS对的数量而限制标准单元长度方向上的高度，这样的目标可以通过在任意单元长度方向上的L状弯曲部分中容纳一些CMOS对来实现。该方案通常产生没有浪费的布置面积。

第三实施例被设计以满足这样的需求。例如，可以采用图15所示的布置。

在图15中，如图14所示具有三个CMOS对的单元通过结合图7所示的双高度单元的布置和图9所示的单高度单元右侧的CMOS对的布置而实现。然而，应当注意的是，采用图9所示的两个金属配线层。另一方面，由参考标号27表示的公用栅极线在平面图中的形状是在VDD线31D下方被分成用于三个CMOS对的分支。这些CMOS对构成第一级上的三个并联反相器。在后续级中的三个并联反相器包括通过将公用栅极电极28和H状公用栅极电极26(参考图9)以用第一配线层(1M)形成的内部配线36+37连接在一起而形成的三个CMOS对。除了上面的情况，连接到NMOS有源区域12N的电源分支线由参考标号39S0表示，并且连接到PMOS有源区域12P的电源分支线由参考标号39D0表示。所有其它组件已经参考图7和9描述，因此省略其描述。

在本实施例中，三高度单元的功能可以用双高度单元的标准单元高度实现。这允许在布置上的较大自由度，使得可以在布置很多三高度单元时根据布置位置周围的条件在图14和15所示的布置之间进行选择。显著的优点在于可以进行更有效的布置。然而，应当注意的是，在图15中，公用栅极线27在与VDD线31D相交的位置分成分支。因此，PMOS有源区域12P和11P不能与VDD线31D非常靠近。然而，图15所示布置的优点更多地弥补了上述缺点，这使布置有效。

应当注意的是，包括该第三实施例，将被同相驱动的互补晶体管对的数量或N不必与适合于多高度布置的标准单元长度的互补晶体管对的数量或M一致。就是说，满足关系式N≥M≥2的多高度布置是可能的。

<4.修改示例>

接下来，将示出基板接触的修改示例。

在第一至第三实施例中，在布置图中没有示出基板接触。

图16和17图解了如何布置基板接触的两个示例。这些图详细地图解了图4所示单元的基板接触部分。该基板接触布置技术类似地可应用于其它的布置图。

本质上，为了在存在基板接触SCH的情况下设置栅极多晶硅层配线(公用栅极线)，该接触SCH和掺杂区域仅在设置栅极多晶硅层处被适当地去除。这里，基板接触SCH也称为接头(tap)。更具体地讲，浓度较高的N-型掺杂区域14N形成在PMOS有源区域12P和11P以及元件隔离绝缘层10在基板的深部侧连接在一起的接头区域的表面上。基板接触SCH用作N-型掺杂区域14N和第一配线层(1M)之间的连接插塞。这允许形成在PMOS有源区域11P和12P中的PMOS晶体管的沟道形成区域从VDD线30D提供有VDD电压。此外，PMOS晶体管的源极区域由来自VDD线30D的分支和连接到分支的接触提供电力。

另一方面，为了与上述相同的目的，很多基板接触SCH提供在VSS线30S1和30S2中。这些区域中的基板接触SCH提供为将NMOS有源区域11N或12N连接到VSS电压。严格地讲，NMOS有源区域11N或12N或者基板中形成的沟道形成区域连接到VSS电压。就是说，浓度较高的P-型掺杂区域14P形成在NMOS有源区域12N或11N与元件隔离绝缘层10在基板的深部侧中连接在一起的接头区域的表面上。基板接触SCH用作P-型掺杂区域14P和第一配线层(1M)之间的连接插塞。这允许NMOS有源区域11N和12N中形成的NMOS晶体管的沟道形成区域提供有VSS电压。此外，NMOS晶体管的源极区域由来自VSS线30S1或30S2的分支和连接到该分支的接触提供电力。

作为选择，可以采用如图17所示的没有基板接触SCH(也称为接头)的无接头电路单元。为了提供无接头电路单元没有提供的基板接触SCH，采用接头单元2。

接头单元2适当地布置在适当地形成在图1所示的任意单元方向上的间隙中。因此，仔细考虑来保证电路单元的布置不受接头单元2的影响。

上述的第一至第三实施例提供了下面的优点。

第一，可以减少水平(任意单元长度方向)金属配线的数量，因此允许有效利用金属配线资源。

第二，增加的配线资源消除了在上层中采用金属的需要。

第三，多晶硅栅极配线(公用栅极线)设置为如果不应用本发明它们就不存在的位置，因此消除了水平多晶硅栅极配线且提供增加的配线资源。

第四，多晶硅栅极配线在形状上较简单。

第五，由于多晶硅栅极配线在形状上较简单，所以在扩散区域(有源区域)中有较大的布置面积或者较容易进行布置。

第六，因为金属和多晶硅配线以及扩散区域较容易布置，所以几何形状不再复杂，这从可制造性设计(DFM)的角度来看是有效的。

第七，VDD线在多高度单元中共享的情况下，可以增加PMOS的尺寸，因此提供了改善的晶体管安装区域效率。

类似地，VSS线在多高度单元中共享的情况下，可以增加NMOS的尺寸，因此提供了改善的晶体管安装区域效率。

上述优点通过精巧地利用CMOS电路中信号共同连接到成对的PMOS和NMOS晶体管的栅极端的事实来实现。例如，在反相器的情况下，信号连接到CMOS对的栅极端。在第一至第三实施例中，在单元输入信号和单元内信号连接到多个CMOS对的栅极端时，旨在采用多高度单元来垂直布置这些CMOS对。

本申请包含2009年8月28日提交日本专利局的日本优先权专利申请JP2009-198547中公开的相关主题事项，其全部内容通过引用结合于此。

本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims

1.一种半导体集成电路，其中

通过结合和布置多个标准单元且将所述多个标准单元连接在一起而形成所希望的电路，所述多个标准单元的单元长度，即，一对相对边之间的间隔被标准化，

形成所述所希望的电路的所述多个标准单元包括互补同相驱动标准单元，该互补同相驱动标准单元的每个都包括导电类型彼此互补且栅极电极连接在一起的多个互补晶体管对，并且全部所述互补晶体管对中的N(≥2)对被同相驱动，而且

所述互补同相驱动标准单元的标准化的所述单元长度的尺寸定义为M倍单元长度，该M倍单元长度是单个互补晶体管对的基本单元长度的M(N≥M≥2)倍，并且将被同相驱动的N个互补晶体管对中的至少M对的公用栅极电极呈直线地布置在所述M倍单元长度的方向上。

2.如权利要求1所述的半导体集成电路，其中

具有所述基本单元长度的单高度单元或标准单元以及具有所述M倍单元长度的多高度单元或所述互补同相驱动标准单元彼此相邻设置，以共享电源线，而形成所述所希望的电路。

3.如权利要求2所述的半导体集成电路，其中

所述多高度单元总共具有(M+1)个电源线，该(M+1)个电源线为(M-1)个电源配线与两个共享电源配线之和，所述(M-1)个电源配线彼此并行布置以延伸在垂直于所述M倍单元长度的任意单元长度方向上，所述(M-1)个电源配线的分隔节距等于通过将所述M倍单元长度分成M等分获得的基本单元长度，所述两个共享电源配线的每个在两个单元边界之一的宽度中心与相邻单元共享，且沿着所述M倍单元长度的每侧具有一个共享电源配线，

所述(M+1)个电源线包括交替布置的源极电压线和参考电压线，并且

连接到相邻且彼此平行布置的一对所述源极电压线和所述参考电压线的所述单高度单元布置为在所述任意单元长度方向上相邻于所述多高度单元。

4.如权利要求3所述的半导体集成电路，其中

其中分别形成晶体管的相同导电类型的两个有源区域布置为相对于所述(M-1)个电源配线的每一个的宽度中心线线对称，并且

所述公用栅极电极呈直线地布置并与所述有源区域之一、所述电源配线和所述有源区域的另一个交叉。

5.如权利要求4所述的半导体集成电路，其中

与提供在所述两个有源区域之间的元件隔离区域重叠的全部所述栅极电极是所述公用栅极电极，从所述两个有源区域之一延伸到所述两个有源区域中的另一个且与所述元件隔离区域交叉。

6.如权利要求3所述的半导体集成电路，其中

所述(M+1)个电源线和全部单元内连接线用第一金属配线层形成，并且

单元间信号线用第二金属配线层形成。

7.如权利要求2所述的半导体集成电路，其中

所述多高度单元是通过包括第一矩形部分和第二矩形部分以L形状的方式围绕所述单高度单元的非矩形单元，所述第一矩形部分具有所述M倍单元长度，其中布置被同相驱动的全部所述互补晶体管对中的M个互补晶体管对，并且所述第二矩形部分沿着在所述第一矩形部分的标准化的所述单元长度的方向上的彼此相对的两边之一延伸。

8.如权利要求1所述的半导体集成电路，其中

形成所述所希望的电路的多个标准单元包括至少一个非矩形标准单元，所述非矩形标准单元通过包括第一矩形部分和第二矩形部分整体形成为在平面图中的L形状，所述第一矩形部分具有M倍单元长度，其中布置被同相驱动的全部所述互补晶体管对中的M个互补晶体管对，并且所述第二矩形部分沿着在所述第一矩形部分的标准化的所述单元长度的方向上的彼此相对的两边之一延伸。