JP2005333084A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】拡散層4やポリシリコン5と金属配線6とを相互に接続するコンタクト7をメモリセル1を一定の間隔で区画するグリッド8の交点9上に配置し、かつ、コンタクト7が配置されない交点9にもダミーコンタクト7aを設けることにより、全てのコンタクト7の間隔を一定に保ち光近接効果による影響を均一にしてパターン形状の変化を抑制すると共に光近接効果補正の演算処理量を削減する。また、トランジスタ近傍の拡散層4やポリシリコン5を直線的に形成して屈曲部を無くしてゲート形状の均一化を図りトランジスタ特性の変動を抑制する。
【選択図】図1
Description
1a ウェルコンタクトセル
2 Nウェル領域
3 Pウェル領域
4 拡散層
5 ポリシリコン
6 金属配線
7 コンタクト
7a ダミーコンタクト
8 グリッド
9 交点
N1〜N4 Nチャネル型MOSトランジスタ
P1〜P2 Pチャネル型MOSトランジスタ
Claims (9)
- 所定の単位領域に形成される複数のコンタクトが、前記単位領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体装置。
- メモリセル領域に複数の素子が形成されてなる半導体記憶装置において、
前記素子の電極又は端子の各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。 - メモリセル領域に、少なくとも、2つの駆動用トランジスタと、2つの負荷用トランジスタと、2つ又は4つの転送用トランジスタとが形成されてなるCMOS型スタティックメモリを備える半導体記憶装置において、
前記トランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。 - メモリセル領域に、少なくとも、
第1の導電型の第1のトランジスタ及び第2の導電型の第1のトランジスタとからなる第1のインバータと、
前記第1の導電型の第2のトランジスタと前記第2の導電型の第2のトランジスタとからなる第2のインバータと、
前記第1のインバータの出力端子にソースが接続され、第1のデータ線にドレインが接続され、ワード線にゲートが接続された前記第1の導電型の第3のトランジスタと、
前記第2のインバータの出力端子にソースが接続され、第2のデータ線にドレインが接続され、前記ワード線にゲートが接続された前記第1の導電型の第4のトランジスタとが形成されてなるCMOS型の1ポートスタティックメモリを備える半導体記憶装置において、
前記第1の導電型の前記第1乃至第4のトランジスタ及び前記第2の導電型の前記第1及び第2のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。 - メモリセル領域に、少なくとも、
第1の導電型の第1のトランジスタ及び第2の導電型の第1のトランジスタとからなる第1のインバータと、
前記第1の導電型の第2のトランジスタと前記第2の導電型の第2のトランジスタとからなる第2のインバータと、
前記第1のインバータの出力端子に各々のソースが接続され、第1のデータ線又は第2のデータ線に各々のドレインが接続され、ワード線にゲートが接続された前記第1の導電型の第3及び第4のトランジスタと、
前記第2のインバータの出力端子に各々のソースが接続され、第3のデータ線又は第4のデータ線に各々のドレインが接続され、前記ワード線にゲートが接続された前記第1の導電型の第5及び第6のトランジスタとが形成されてなるCMOS型の2ポートスタティックメモリを備える半導体記憶装置において、
前記第1の導電型の前記第1乃至第6のトランジスタ及び前記第2の導電型の前記第1及び第2のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。 - 前記メモリセル領域内の全ての前記交点に、前記コンタクトが配置されていることを特徴とする請求項2乃至5のいずれか一に記載の半導体記憶装置。
- 前記コンタクトが配置されていない前記交点に、前記コンタクトと同形状のダミーコンタクトが形成され、前記メモリセル領域内の全ての前記交点に、前記コンタクト又は前記ダミーコンタクトが配置されていることを特徴とする請求項2乃至5のいずれか一に記載の半導体記憶装置。
- トランジスタを構成する各々の拡散層は、基板の法線方向から見て、その長手が前記格子の一方向を向いて並ぶ矩形パターンで構成されていることを特徴とする請求項3乃至7のいずれか一に記載の半導体記憶装置。
- 前記トランジスタのゲートを構成する各々の導電材は、基板の法線方向から見て、少なくとも前記トランジスタ近傍領域において、その長手が前記拡散層に略直交する矩形パターンで構成されていることを特徴とする請求項8記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004152366A JP2005333084A (ja) | 2004-05-21 | 2004-05-21 | 半導体記憶装置 |
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JP2004152366A JP2005333084A (ja) | 2004-05-21 | 2004-05-21 | 半導体記憶装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2004152366A Pending JP2005333084A (ja) | 2004-05-21 | 2004-05-21 | 半導体記憶装置 |
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JP (1) | JP2005333084A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-05-21 JP JP2004152366A patent/JP2005333084A/ja active Pending
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