JPH05190817A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 マスタスライス型半導体集積回路や、複合化
ＬＳＩ等、基本セルを搭載してなる半導体集積回路に関
し、論理ユニットセルの配置及び配線チャネル領域の選
択について、高い自由度を確保し、かつ、論理ユニット
セルや、ＲＡＭセルや、ＲＯＭセル等を作成する場合の
基本セルの使用効率を高くすると共に、基本セル領域の
トランジスタのチャネル幅を小さくして、高集積化を図
る。 【構成】 第１の方向に並ぶ第１のトランジスタ（６
１）と第２のトランジスタ（６２）とを有し、第１およ
び第２のトランジスタはそれぞれ第１の方向に直交する
第２の方向に延びる第１および第２のゲート電極（４
７，４８）を有し、第１のゲート電極（４７）に第１の
方向に並ぶ２つのゲートコンタクト（５５，５６）が可
能な第１の部分（５０）を設け、第２のゲート電極（４
８）に第１の方向に並ぶ２つのゲートコンタクト（５
９，６０）が可能な第２の部分（５４）を設けた構成と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基本セル（basic cel
l）を規則的に配列してなる、いわゆるマスタスライス
型半導体集積回路（ゲートアレイ）や、基本セルをスタ
ンダードセルや、ＣＰＵコアや、アナログ回路等と混載
してなる、いわゆる複合化ＬＳＩ等、基本セルを搭載し
て構成される半導体集積回路に関する。

【０００２】例えば、マスタスライス型半導体集積回路
は、チップ周辺部に設けられた入出力せる領域を除いた
チップ中央部に基本セルを配列して構成されるが、この
基本セルの配置について、以前は、基本セル配置領域と
配線チャネル領域とを分離した、いわゆる配線チャネル
方式が主流であった。

【０００３】しかし、近年では、ゲート数の増加を図る
ため、チップ中央部全面に基本セルを敷き詰めてなる、
いわゆるゲート敷き詰め型のマスタスライス型半導体集
積回路（ＣＯＳ［sea of gate ］）が主流になってきて
いる。

【０００４】そして、また、かかるゲート敷き詰め型の
マスタスライス型半導体集積回路においては、インバー
タや、ＮＡＮＤ回路等の論理ユニットセルと共に、ＲＡ
Ｍや、ＲＯＭ等、大規模なマクロセルを搭載することが
要求されている。

【０００５】このことから、ゲート敷き詰め型のマスタ
スライス型半導体集積回路に搭載すべき基本セルは、論
理ユニットセルのほか、ＲＡＭセルや、ＲＯＭセルを構
成しやすい構造であることが必要とされる。

【０００６】

【従来の技術】従来、マスタスライス型半導体集積回路
に搭載される基本セルとして、図４１や、図４２にその
平面図を示すようなものが提案されている。

【０００７】図４１において、１〜３はＮ⁺ 拡散層、４
〜６はＰ⁺ 拡散層、７〜１０はポリシリコンからなるゲ
ート電極であり、この基本セルにおいては、Ｎ⁺ 拡散層
１，２とゲート電極７とでｎＭＯＳ１１が構成され、Ｎ
⁺ 拡散層２，３とゲート電極８とでｎＭＯＳ１２が構成
されている。また、Ｐ⁺ 拡散層４，５とゲート電極９と
でｐＭＯＳ１３が構成され、Ｐ⁺ 拡散層５，６とゲート
電極１０とでｐＭＯＳ１４が構成されているまた、図４
２（例えば米国特許第５，０５３，９９３号公報参照）
において、１５〜２３はＮ⁺ 拡散層、２４〜２６はＰ⁺
拡散層、２７〜３０はポリシリコンからなるゲート電極
であり、この基本セルにおいては、Ｎ⁺ 拡散層１５，１
６とゲート電極２７とでｎＭＯＳ３１が構成され、Ｎ⁺
拡散層１６，１７とゲート電極２８とでｎＭＯＳ３２が
構成されている。また、Ｐ⁺ 拡散層２４，２５とゲート
電極２７とでｐＭＯＳ３３が構成され、Ｐ⁺ 拡散層２
５，２６とゲート電極２８とでｐＭＯＳ３４が構成され
ている。

【０００８】また、Ｎ⁺ 拡散層１８，１９とゲート電極
２９とでｎＭＯＳ３５が構成され、Ｎ⁺ 拡散層１９，２
０とゲート電極３０とでｎＭＯＳ３６が構成され、Ｎ⁺
拡散層２１，２２とゲート電極２９とでｎＭＯＳ３７が
構成され、Ｎ⁺ 拡散層２２，２３とゲート電極３０とで
ｎＭＯＳ３８が構成されている。

【０００９】

【発明が解決しようとする課題】図４１に示す基本セル
を配列してなるマスタスライス型半導体集積回路におい
ては、後に詳述するように、論理ユニットセルの配置
と、配線チャネル領域の確保については自由度が大きい
が、ＲＡＭセル、ＲＯＭセルが作成しにくいという問題
点があった。

【００１０】また、図４２に示す基本セルを配列してな
るマスタスライス型半導体集積回路においては、ＲＡＭ
セルは作りやすいが、横長又は縦長の基本セルになるた
め、基本セルの配置ピッチが大きくなり、論理ユニット
セルの配置と、配線チャネル領域の確保の自由度が小さ
くなるという問題点があった。

【００１１】また、図４２に示す基本セルを配列してな
るマスタスライス型半導体集積回路においては、１ポー
トＲＡＭを構成する場合、基本セルを効率良く使用する
ことができるが、２ポートＲＭＡや、３ポートＲＡＭを
作成する場合には、使用されないゲートが多く生じてし
まい、基本セルの効率的使用を図ることができないとい
う問題点があった。

【００１２】以上のような問題点は、図４１や、図４２
に示す基本セルをスタンダードセルや、ＣＰＵコアや、
アナログ回路等と混載してなる複合化ＬＳＩにおいても
同様にして存在していた。

【００１３】本発明は、かかる点に鑑み、論理ユニット
セル配置の自由度及び配線チャネル領域選択の自由度が
高く、かつ、論理ユニットセルや、ＲＡＭセルや、ＲＯ
Ｍセル等を作成する場合の基本セルの使用効率を高くす
ると共に、基本セル領域のトランジスタのチャネル幅を
小さくし、高集積化を図ることができるようにした半導
体集積回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による半導体集積回路に備えている基
本セルを構成するＭＯＳ形成部の平面構造を示してい
る。

【００１５】図中、３９〜４１はＹ方向に設定されてい
る配線ピッチでＹ方向と直交するＸ方向に延びる配線
路、４２，４３はＸ方向に設定されている配線ピッチの
整数倍の間隔でＹ方向に延びる配線路である。

【００１６】また、４４〜４６はドレイン又はソースと
して使用される不純物拡散層であり、これら不純物拡散
層４４〜４６は、それぞれ、配線路３９〜４１の下方の
基板領域に、Ｙ方向に並設さている。

【００１７】また、４７，４８はゲート電極であり、ゲ
ート電極４７は、幅狭部４９と、第１の幅広部５０と、
第２の幅広部５１とを有する構成とされており、ゲート
電極４８も、幅狭部５２と、第１の幅広部５３と、第２
の幅広部５４とを有する構成とされている。

【００１８】ここに、ゲート電極４７においては、幅狭
部４９は、不純物拡散層４４と不純物拡散層４５との間
の基板領域（チャネル領域）の上方を含んでＸ方向に延
びる構成とされている。

【００１９】また、第１の幅広部５０は、幅狭部４９の
左端に接続され、平面上、不純物拡散層４４，４５の左
端外側に位置し、配線路３９と配線路４２との交差部分
の下方及び配線路４０と配線路４２との交差部分の下方
に、それぞれ、ゲートコンタクト領域５５，５６を有す
る構成とされている。

【００２０】また、第２の幅広部５１は、幅狭部４９の
右端に接続され、平面上、不純物拡散層４４の右端外側
に位置し、配線路３９と配線路４３との交差部分の下方
にゲートコンタクト領域５７を有する構成とされてい
る。

【００２１】また、ゲート電極４８においては、幅狭部
５２は、不純物拡散層４５と不純物拡散層４６との間の
基板領域（チャネル領域）の上方を含んでＸ方向に延び
る構成とされている。

【００２２】また、第１の幅広部５３は、幅狭部５２の
左端に接続され、平面上、不純物拡散層４６の左端外側
に位置し、配線路４１と配線路４２との交差部分の下方
にゲートコンタクト領域５８を有する構成とされてい
る。

【００２３】また、第２の幅広部５４は、幅狭部５２の
右端に接続され、平面上、不純物拡散層４５，４６の右
端外側に位置し、配線路４０と配線路４３との交差部分
の下方及び配線路４１と配線路４３との交差部分の下方
に、それぞれ、ゲートコンタクト領域５９，６０を有す
る構成とされている。

【００２４】

【作用】本発明においては、不純物拡散層４４，４５と
ゲート電極４７とでＭＯＳ６１が構成され、不純物拡散
層４５，４６とゲート電極４８とでＭＯＳ６２が構成さ
れる。例えば、不純物拡散層４４，４５，４６をＮ⁺ 拡
散層とする場合には、ＭＯＳ６１，６２はｎＭＯＳとな
り、不純物拡散層４４，４５，４６をＰ⁺ 拡散層とする
場合には、ＭＯＳ６１，６２はｐＭＯＳとなる。

【００２５】また、図１に示すＭＯＳ形成部をｎＭＯＳ
形成部及びｐＭＯＳ形成部としてＸ方向に２個配列させ
て、これをＸ方向の幅とする基本セルを構成する場合に
は、論理ユニットセル及び配線チャネル領域の最小幅を
基本セル１個分の幅とすることができる。したがって、
論理ユニットセルの配置及び配線チャネル領域の選択に
つき、高い自由度を確保することができる。

【００２６】また、本発明においては、ゲート電極４７
は、その第１の幅広部５０にＹ方向に並ぶ２個のゲート
コンタクト領域５５，５６を設け、ゲート電極４８は、
その第２の幅広部５４にＹ歩行に並ぶ２個のゲートコン
タクト領域５９，６０を設けている。

【００２７】この結果、前述のように、図１に示すＭＯ
Ｓ形成部をｎＭＯＳ形成部及びｐＭＯＳ形成部として２
個配列させて、これをＸ方向の幅とする基本セルを構成
する場合には、ゲートコンタクト領域の上方、かつ、配
線層中、下層から数えて第２層目に、Ｙ方向に延びる電
源配線を形成することができ、基本セル領域のトランジ
スタの上方に電源配線を形成しないで済む。

【００２８】したがって、本発明によれば、基本セル領
域のトランジスタのチャネル幅を小さくし、高集積化を
図ることができると共に、論理ユニットセル、ＲＡＭセ
ル、ＲＯＭセルを作成する場合の基本セルの使用効率を
高くして、高集積化を図ることができる。

【００２９】

【実施例】まず、図１の構成の利点と、図４１の構成の
欠点について、説明する。

【００３０】図１の構成を用いて、例えはコンプリメン
タリＭＯＳトランジスタを構成できる。図２（Ａ）は図
１の構成を２つ用いたＣＭＯＳトランジスタ領域を示し
ている。なお、ここでは図１の構成（トランジスタ領
域）は２００の参照番号で示される。２つのトランジス
タ領域２００は、Ｙ方向に対称に配列されている。一方
のトランジスタ領域２００はＰ形であり、他方のトラン
ジスタ領域２００はＮ形である。図中、“＋”で示す部
分は、例えばＣＡＤシステムで用いられるグリッドに相
当する。図２（Ａ）の各トランジスタ領域２００はＸ方
向に５つのグリッド（５つの配線チャネルに相当する）
と、Ｙ方向に３つのグリッド（３つの配線チャネルに相
当する）とを有する。これらのトランジスタ領域２００
に対し、例えば、図４（Ａ）の論理回路を形成するため
の配線が施される。図４（Ａ）の論理回路は、２つのＣ
ＭＯＳインバータが並列に接続されている。

【００３１】図２（Ａ）において、太い実線は第１層配
線を示し、ハッチングが施された太い線は第２層配線を
示す。記号“●”は、第１層配線とバルクとのコンタク
トを示し、記号“■”は第１層配線と第２層配線とのコ
ンタクトを示す。配線２１０は、４つのゲートコンタク
トを介して４つのゲート電極とコンタクトし、図４
（Ａ）の論理回路の入力端子を構成している。配線２１
２は３つのコンタクト領域の１つを介して左側のトラン
ジスタ領域２００の中央の拡散層にコンタクトし、３つ
のコンタクト領域の１つを介して右側のトランジスタ領
域２００の中央の拡散層にコンタクトしている。配線２
１２は図４（Ａ）の論理回路の出力端子を形成してい
る。電位ＶＳＳの電源線２１４は第２層にあり、Ｘ方向
に延びている。同様に、電位ＶＤＤの電源線２１６は第
２層にあり、Ｘ方向に延びている。複数の基板コンタク
ト層２２２はＸ方向に延びている。電位ＶＤＤは、電位
ＶＳＳよりも高い。各基板コンタクト層２２２は３つの
グリッドに相当する長さを有する。電源線２１４は１つ
の基板コンタクト層２２２とコンタクトし、電源線２１
６は別の基板コンタクト層２２２とコンタクトしてい
る。Ｙ方向に延びる配線２１８は左側のトランジスタ領
域２００の中央の拡散層以外の２つの拡散層にコンタク
トしている。更に、配線２１８は第２層電源線２１６に
接続されている。Ｙ方向に延びる配線２２０は右側のト
ランジスタ領域２００の中央の拡散層以外の２つの拡散
層にコンタクトしている。更に、配線２２０は第２層電
源線２１４に接続されている。

【００３２】図３（Ａ）は、２つの従来のトランジスタ
領域３００を有するＣＭＯＳ領域を示す。従来のトラン
ジスタ領域３００の各々は、図４１の構成を有する。図
４（Ａ）の論理回路を形成するために、以下に述べる配
線が施されている。配線３１０は４つのゲートコンタク
トを介して４つのゲート電極にコンタクトし、論理回路
の入力端子を形成している。配線３１２は２つのトラン
ジスタ領域３００の中央に拡散層にコンタクトしてい
る。電源線３１４と３１６が図示するように設けられて
いる。また、配線３１８と３２０が前述の配線２１８と
２２０のように、設けられている。電源線３１４と３１
６が基板コンタクト層３２２上に延びている。

【００３３】図２（Ａ）の構成は図３（Ａ）の構成にく
らべ、以下の点で優れている。Ｙ方向において、図２
（Ａ）のゲートコンタクト用配線２１０は２グリッドに
相当する長さを有している。他方、図３（Ａ）の対応す
る配線３１０は３グリッドに相当する長さを持ってい
る。従って、図２（Ａ）の構成は図３（Ａ）の構成に比
べ、他の配線の自由度が高い。例えば、図２（Ａ）に示
すように、図４（Ａ）の論理回路の出力端子を形成する
配線２１２をトランジスタ領域２００のゲート電極（幅
広部分）上に延ばすことができる。他方、図３（Ａ）の
構成では、配線３１０があるために、トランジスタ領域
３００のゲート電極上に配線３１２を設けることができ
ない。配線３１２は電源線３１４の下を通る。

【００３４】図２（Ａ）において、もし、Ｘ方向に延び
る配線２１２とこの上を通る配線とをグリッドＧ１また
はＧ２でコンタクトさせる必要があるとき、このような
コンタクトはコンタクトが重なることなく形成できる。
同一グリッド位置でのコンタクトの重なりは技術的には
可能であるが、製造コストの増加につながる。従って、
通常は、コンタクトの重なりは好まれない。他方、図３
（Ａ）において、Ｘ方向に延びる配線３１２とこの上を
とおる配線とをグリッドＧ１またはＧ２でコンタクトさ
せる場合には、コンタクトの重なりが起こる。グリッド
Ｇ１とＧ２は配線３１２とのコンタクトですでに用いら
れている。

【００３５】図２（Ｂ）は、本発明によるトランジスタ
領域２００を２つ用いて形成したＣＭＯＳ領域におい
て、図４（Ｂ）の論理回路を形成するための配線を施し
た構成を示す。図４（Ｂ）の論理回路は２つのカスケー
ド接続されたＣＭＯＳインバータを有する。なお、図２
（Ｂ）中、図２（Ａ）と同一の部材には同一の参照番号
を付してある。配線２２４は１段目のＣＭＯＳインバー
タ中の２つのゲートを相互に接続し、図４（Ｂ）の論理
回路の入力端子を構成する。配線２２６は２段目のＣＭ
ＯＳインバータのトランジスタのゲートを相互に接続す
るとともに、１段目のインバータのトランジスタのドレ
インを相互に接続する。配線２２８は、２段目のインバ
ータのトランジスタのドレインを相互に接続し、論理回
路の出力端子を構成する。

【００３６】図３（Ｂ）は、従来のトランジスタ領域を
２つ用いて、図４（Ｂ）の論理回路を構成する場合を示
す。図３（Ｂ）中、図２（Ｂ）と同一の部材には同一の
参照番号を付してある。配線層３２４は１段目のＣＭＯ
Ｓインバータ中の２つのゲートを相互に接続し、図４
（Ｂ）の論理回路の入力端子を構成する。配線３２６は
２段目のＣＭＯＳインバータのトランジスタのゲートを
相互に接続するとともに、１段目のインバータのトラン
ジスタのドレインを相互に接続する。配線３２８は、２
段目のインバータのトランジスタのドレインを相互に接
続し、論理回路の出力端子を構成する。

【００３７】図２（Ｂ）の構成は図２（Ａ）と同一の利
点を有し、図３（Ｂ）の構成は図３（Ａ）の構成と同一
の欠点を有している。すなわち、配線２２６はＹ方向に
２グリッドに相当する長さを有し、他方配線３３６はＹ
方向に３グリッドに相当する長さを有している。配線２
１８はグリッドＧ１とＧ２上を通るが、配線３１８は電
源線３１４の下を通る。図２（Ｂ）において、コンタク
トの重なりを生ずることなく、グリッドＧ１またはＧ２
で図示しない第２層配線を第１層配線２２８とコンタク
トさせることができる。これに対し、図３（Ｂ）の場合
には、グリッドの重なりなくしては、グリッドＧ１また
はＧ２で図示しない第２層配線と第１層配線３２８とを
コンタクトさせることができない。

【００３８】図２（Ｂ）の構成は更に以下の利点を有
し、図３（Ｂ）の構成は別の欠点を有する。図３（Ｂ）
において、図示しない第２層配線をコンタクトの重なり
なく配線３２８にコンタクトさせる必要があるとき、配
線３２８を延長させて、例えばグリッドＧ３でコンタク
トをとる必要がある。グリッドＧ３でこのようなコンタ
クトがとられた場合、グリッドＧ３上を通りかつＹ方向
に延びる別の第１層配線を設けることはもはやできな
い。この点を考慮して、通常は、各拡散層は４グリッド
分の長さを持つように設計される。このようにすること
で、配線３２８をグリッドＧ３でコンタクトさせても、
第４のグリッド上をＹ方向に延びる別の第１層配線を設
けることができる。しかしながら、これでは配線のレイ
アウトの自由度は非常に小さい。また、拡散層は４グリ
ッド分の長さが必要であるから、小型化に適したもので
はない。

【００３９】他方、図２（Ｂ）において、図示しない第
２層配線をコンタクトの重なりなく配線２２８にコンタ
クトさせる必要があるとき、コンタクトの重なりなく、
グリッドＧ１またはＧ２でコンタクト可能である。従っ
て、グリッドＧ３上を通ってＹ方向に延びる第２層配線
を簡単に設けることができる。すなわち、拡散層の長さ
を４グリッドにする必要がない。

【００４０】なお、図２（Ａ）および（Ｂ）において、
各ゲート電極の屈曲部分２５０は、隣接するゲート電極
間の距離をほぼ一定に保つために設けられている。図１
の構成を複数組み合せることで、以下に説明する基本セ
ルを構成することができる。以下、図５〜図４２を参照
して、本発明の各種実施例につき説明するが、本発明
は、これら実施例に限定されるものではない。

【００４１】第１実施例・・図５ 図５は本発明の第１実施例の全体を示す平面図であり、
図中、６３はチップ本体、６４は入出力セル、６５は基
本セル領域、６６は基本セルである。即ち、この第１実
施例は、本発明をマスタスライス型半導体集積回路に適
用したものであり、例えば、図６に示すような半導体集
積回路を構成する場合に使用される。

【００４２】図中、６７はＸ方向の幅を基本セル１個分
の幅で構成されている論理ユニットセル、６８はＸ方向
の幅を基本セル２個分の幅で構成されている論理ユニッ
トセルである。

【００４３】また、６９はＸ方向の幅を基本セル１個分
の幅で構成されている配線チャネル領域、７０はＸ方向
の幅を基本セル２個分の幅で構成されている配線チャネ
ル領域、７１は配線チャネル領域を設けないで配列させ
た論理ユニットセル、７２Ａ，７２Ｂ，７２ＣはＲＡＭ
ブロック、７３はＲＯＭブロックである。

【００４４】また、図７は基本セル領域６５の一部を示
す平面図であり、この第１実施例においては、基本セル
６６は、構造の異なる２種類のＣＭＯＳ形成部７４，７
５をＹ方向に並設して構成されている。なお、７８は基
板コンタクト領域である。

【００４５】ここに、図８はＣＭＯＳ形成部７４の部分
を示す平面図であり、このＣＭＯＳ形成部７４は、Ｘ方
向に並設されたｎＭＯＳ形成部７９とｐＭＯＳ形成部８
０とで構成されている。なお、８１〜８３は配線ピッチ
間隔で横方向に延びる配線路、８４〜９３は配線ピッチ
間隔でＹ方向に延びる配線路である。

【００４６】ここに、ｎＭＯＳ形成部７９において、９
４〜９６はＮ⁺ 拡散層であり、これらＮ⁺ 拡散層９４〜
９６は、それぞれ、配線路８１〜８３の下方の基板領域
にＹ方向に並設されている。また、９７はコンタクト領
域である。

【００４７】また、９８，９９はポリシリコンからなる
ゲート電極であり、ゲート電極９８は、幅狭部１００
と、第１の幅広部１０１と、第２の幅広部１０２とを備
えて構成されており、ゲート電極９９も、幅狭部１０３
と、第１の幅広部１０４と、第２の幅広部１０５とを備
えて構成されている。

【００４８】ここに、ゲート電極９８においては、その
幅狭部１００は、Ｎ⁺ 拡散層９４とＮ⁺ 拡散層９５との
間のチャネル領域の上方を含んでＸ方向に延びる構成と
されている。

【００４９】また、第１の幅広部１０１は、幅狭部１０
０の左端に接続され、平面上、Ｎ⁺ 拡散層９４，９５の
左端外側に位置し、配線路８１と配線路８４との交差部
分の下方及び配線路８２と配線路８４との交差部分の下
方に、それぞれ、ゲートコンタクト領域１０６，１０７
を有する構成とされている。

【００５０】また、第２の幅広部１０２は、幅狭部１０
０の右端に接続され、平面上、Ｎ⁺ 拡散層９４の右端外
側に位置し、配線路８１と配線路８８との交差部分の下
方にゲートコンタクト領域１０８を有する構成とされて
いる。

【００５１】また、ゲート電極９９においては、その幅
狭部１０３は、Ｎ⁺ 拡散層９５とＮ ⁺ 拡散層９６との間
のチャネル領域の上方を含んでＸ方向に延びる構成とさ
れている。

【００５２】また、第１の幅広部１０４は、幅狭部１０
３の左端に接続され、平面上、Ｎ⁺ 拡散層９６の左端外
側に位置し、配線路８３と配線路８４との交差部分の下
方にゲートコンタクト領域１０９を有する構成とされて
いる。

【００５３】また、第２の幅広部１０５は、幅狭部１０
３の右端に接続され、平面上、Ｎ⁺ 拡散層９５，９６の
右端外側に位置し、配線路８２と配線路８８との交差部
分の下方及び配線路８３と配線路８８との交差部分の下
方に、それぞれ、ゲートコンタクト領域１１０，１１１
を有する構成とされている。

【００５４】また、ｐＭＯＳ形成部８０において、１１
２〜１１４はＰ⁺ 拡散層であり、これらＰ⁺ 拡散層１１
２〜１１４は、それぞれ、配線路８１〜８３の下方の基
板領域にＹ方向に並設されている。なお、１１５はコン
タクト領域を示している。

【００５５】また、１１６，１１７はゲート電極であ
り、ゲート電極１１６は、幅狭部１１８と、第１の幅広
部１１９と、第２の幅広部１２０とを有して構成されて
おり、ゲート電極１１７も、幅狭部１２１と、第１の幅
広部１２２と、第２の幅広部１２３とを有して構成され
ている。

【００５６】ここに、ゲート電極１１６にといては、幅
狭部１１８は、Ｐ⁺ 拡散層１１２とＰ⁺ 拡散層１１３と
の間のチャネル領域の上方を含んでＸ方向に延びる構成
とされている。

【００５７】また、第１の幅広部１１９は、幅狭部１１
８の左端に接続され、平面上、Ｐ⁺ 拡散層１１２の左端
外側に位置し、配線路８１と配線路８９との交差部分の
下方にゲートコンタクト領域１２４を有する構成とされ
ている。

【００５８】また、第２の幅広部１２０は、幅狭部１１
８の右端に接続され、平面上、Ｐ⁺ 拡散層１１２，１１
３の右端外側に位置し、配線路８１と配線路９３との交
差部分の下方及び配線路８２と配線路９３との交差部分
の下方に、それぞれ、ゲートコンタクト領域１２５，１
２６を有する構成とされている。

【００５９】また、ゲート電極１１７においては、幅狭
部１２１は、Ｐ⁺ 拡散層１１３とＰ ⁺ 拡散層１１４との
間のチャネル領域の上方を含み、Ｘ方向に延びる構成と
されている。

【００６０】また、第１の幅広部１２２は、幅狭部１２
１の左端に接続され、平面上、Ｐ⁺ 拡散層１１３，１１
４の左端外側に位置し、配線路８２と配線路８９との交
差部分の下方及び配線路８３と配線路８９との交差部分
の下方に、それぞれ、ゲートコンタクト領域１２７，１
２８を有する構成とされている。

【００６１】また、第２の幅広部１２３は、幅狭部１２
１の右端に接続され、平面上、Ｐ⁺ 拡散層１１４の右端
外側に位置し、配線路８３と配線路９３との交差部分の
下方にゲートコンタクト領域１２９を有する構成とされ
ている。

【００６２】このように構成されたＣＭＯＳ形成部７４
においては、Ｎ⁺ 拡散層９４，９５とゲート電極９８と
でｎＭＯＳ１３０が構成され、Ｎ⁺ 拡散層９５，９６と
ゲート電極９９とでｎＭＯＳ１３１が構成される。

【００６３】また、Ｐ⁺ 拡散層１１２，１１３とゲート
電極１１６とでｐＭＯＳ１３２が構成され、Ｐ⁺ 拡散層
１１３，１１４とゲート電極１１７とでｐＭＯＳ１３３
が構成される。図９は、このＣＭＯＳ形成部７４の等価
回路図である。なお、ＣＭＯＳ形成部７５は、ＣＭＯＳ
形成部７４をＸ軸を基準に反転させた構造とされてい
る。

【００６４】また、図１０は図７のＡ−Ａ線に沿った断
面図、図１１は図７のＢ−Ｂ線に沿った断面図、図１２
は図７のＣ−Ｃ線に沿った断面図、図１３は図７のＤ−
Ｄ線に沿った断面図である。但し、ゲート酸化膜は図示
を省略している。なお、１３４はＰ型シリコン基板、１
３５はＮ^- ウエルである。

【００６５】このように構成された基本セル６６は、例
えば、図１４に示すように使用することができる。図１
４Ａは基本セル６６のＸ方向の並びを示しており、図１
４Ｂ及び図１４Ｃは論理ユニットセルと配線チャネルと
を配列させた例、図１４ＤはＲＡＭセルを配列させた
例、図１４ＥはＲＯＭセルを配列させた例である。

【００６６】即ち、この第１実施例においては、論理ユ
ニットセル及び配線チャネル領域の最小幅を基本セル１
個分の幅とすることができる。したがって、論理ユニッ
トセルの配置及び配線チャネル領域の選択につき、高い
自由度を確保することができる。また、ＲＡＭセル、Ｒ
ＯＭセルについても、その幅を基本セル１個分の幅とし
て構成することができる。

【００６７】ここに、例えば、図１５にその回路図を示
すようなインバータは、図１６にその平面図を示すよう
に構成することができる。図中、１３６，１３７はｐＭ
ＯＳ、１３８，１３９はｎＭＯＳである。

【００６８】なお、散点を付した配線は第１層アルミ配
線、右上がりの斜線を付した配線は第２層アルミ配線、
黒丸（●）はバルク又はゲート電極と第１層アルミ配線
とのコンタクトホール、黒で塗りつぶした正方形（■）
は第１層アルミ配線と第２層アルミ配線とのコンタクト
ホール、点（・）はレイアウト上のグリッドである（以
下、同様）。

【００６９】また、図１７にその回路図を示すような２
入力のＮＡＮＤ回路は、図１８にその平面図を示すよう
に構成することができる。図中、１４０，１４１はｐＭ
ＯＳ、１４２，１４３はｎＭＯＳである。

【００７０】また、図１９にその回路図を示すようなＮ
ＯＲ回路は、図２０にその平面図を示すように構成する
ことができる。図中、１４４，１４５はｐＭＯＳ、１４
６，１４７はｎＭＯＳである。

【００７１】また、図２１にその回路図を示すような１
ポートＲＡＭセルは、図２２にその平面図を示すように
構成することができる。図中、ＷＬはワード線、ＢＬ，
ＢＬバーはビット線である。

【００７２】また、１４８，１４９は転送ゲートをなす
ｎＭＯＳ、１５０は記憶素子を構成するフリップフロッ
プ、１５１，１５２はフリップフロップ１５０を構成す
るｐＭＯＳ、１５３，１５４は同じくフリップフロップ
１５０を構成するｎＭＯＳである。

【００７３】また、図２３にその回路図を示すような２
ポートＲＡＭセルは、図２４にその平面図を示すように
構成することができる。図中、ＷＬ１は第１ポートのワ
ード線、ＢＬ１，ＢＬ１バーは第１ポートのビット線、
ＷＬ２は第２ポートのワード線、ＢＬ２，ＢＬ２バーは
第２ポートのビット線である。

【００７４】また、１５５，１５６はワード線ＷＬ１に
よって選択される第１ポートの転送ゲートをなすｎＭＯ
Ｓ、１５７は記憶素子を構成するフリップフロップ、１
５８，１５９はフリップフロップ１５７を構成するｐＭ
ＯＳ：１６０，１６１は同じくフリップフロップ１５７
を構成するｎＭＯＳである。

【００７５】また、１６２，１６３はワード線ＷＬ２に
よって選択される第２ポートの転送ゲートをなすｎＭＯ
Ｓ、１６４，１６５はバッファをなすインバータ、１６
６はインバータ１６４を構成するｐＭＯＳ、１６７は同
じくインバータ１６４を構成するｎＭＯＳ：１６８はイ
ンバータ１６５で構成するｐＭＯＳ、１６９は同じくイ
ンバータ１６５を構成するｎＭＯＳである。

【００７６】また、図２５にその回路図を示すようなＲ
ＯＭは、図２６にその平面図を示すように構成すること
ができる。図中、ＷＬｎ，ＷＬｐはワード線、ＢＬ１〜
ＢＬ４はビット線、１７０〜１７３は記憶素子をなすｎ
ＭＯＳ、１７４〜１７７は記憶素子をなすｐＭＯＳであ
る。また、右下がりの斜線を付した配線は第３層アルミ
配線、黒で塗りつぶした菱形（◆）は第２層アルミ配線
と第３層アルミ配線とのコンタクトホールである。

【００７７】なお、このＲＯＭでは、ｎＭＯＳ１７０〜
１７３のドレインをそれぞれビット線ＢＬ１〜ＢＬ４に
接続するか否かによってｎＭＯＳ１７０〜１７３の部分
のプログラムを行うことができ、また、ｐＭＯＳ１７４
〜１７７のドレインをビット線ＢＬ１〜ＢＬ４に接続す
るか否かによってｐＭＯＳ１７４〜１７７の部分のプロ
グラムを行うことができる。

【００７８】ここに、１ポートＲＡＭセルを構成する場
合には、図２２に示すように、また、２ポートＲＡＭセ
ルを構成する場合には、図２４に示すように、ｐＭＯＳ
形成部８０の一部のトランジスタを除いて殆どのトラン
ジスタを利用することができる。図示を省略するが、３
ポートＲＡＭセルを構成する場合にも同様である。ま
た、ＲＯＭセルを構成する場合は、図２３に示すよう
に、基本セル６６のトランジスタを全て使用することが
できる。

【００７９】即ち、この第１実施例によれば、基本セル
を効率良く使用して論理ユニットセル、ＲＡＭセル、Ｒ
ＯＭセルを作成することができる。

【００８０】また、この第１実施例によれば、電源配線
をゲートコンタクト領域上をＹ方向に延びる第２層アル
ミ配線で構成することができる。即ち、基本セル領域の
トランジスタ上に電源配線を配する必要がない。この結
果、ドレイン、ソースと第１層配線とのコンタクト領域
を効率的に使用することができるので、基本セルのトラ
ンジスタのチャネル幅を小さくすることができる。

【００８１】以上のように、この第１実施例によれば、
基本セル６６を図４に示す構成としたことにより、論理
ユニットセルの配置及び配線チャネル領域の選択につ
き、高い自由度を確保でき、かつ、論理ユニットセル、
ＲＡＭセル、ＲＯＭセルを作成する場合の基本セルの使
用効率を高くすると共に、基本セル領域６５のトランジ
スタのチャネル幅を小さくして、高集積化を図ることが
できる。

【００８２】図２７は、ＣＭＯＳトランジスタ領域の導
電性と電源線との第１の関係を示す図である。図中、７
４と７５はＣＭＯＳ形成部である。図の左側の基本セル
６６の拡散層は、その左側から右側に順にＮ⁺ 及びＰ⁺
の導電型を有している。図の右側の基本セル６６の拡散
層は、その左側から右側に順にＰ⁺ およびＮ⁺ の導電型
を有している。即ち、左側と右側の向い合う拡散層は同
じ導電型Ｐ⁺ を有する。電源線はＹ方向に延びている。
参照番号３７０は基板コンタクト領域を示している。

【００８３】図２８はＣＭＯＳトランジスタ領域の導電
性と電源線との第２の関係を示す図である。図中、７４
と７５はＣＭＯＳ形成部である。図の左側の基本セル６
６の拡散層は、その左側から右側に順にＮ⁺ およびＰ⁺
の導電型を有している。図の右側の基本セル６６の拡散
層は、その左側から右側に順にＮ⁺ およびＰ⁺ の導電型
を有している。即ち、左側と右側の向い合う拡散層は異
なる導電型Ｐ⁺ を有する。電源線はＹ方向に延びてい
る。なお、図２８の電源線は図２７の電源線よりも幅が
せまい。

【００８４】図２９は、ＣＭＯＳトランジスタ領域の導
電性と電源線との第３の関係を示す図である。図中、７
４と７５はＣＭＯＳ形成部である。図の左側の基本セル
６６の拡散層は、その左側から右側に順にＮ⁺ およびＰ
⁺ の導電型を有している。図の右側の基本セル６６の拡
散層は、その左側から右側に順にＰ⁺ およびＮ⁺ の導電
型を有している。即ち、左側と右側の向い合う拡散層は
同じ導電型Ｐ⁺ を有する。電源線はＸ方向に延びてい
る。

【００８５】図３０は、ＣＭＯＳトランジスタ領域の導
電性と電源線との第４の関係を示す図である。図中、７
４と７５はＣＭＯＳ形成部である。図の左側基本セル６
６の拡散層は、その左側から右側に順にＮ⁺ およびＰ⁺
の導電型を有している。図の右側の基本セル６６の拡散
層は、その左側から右側に順にＮ⁺ およびＰ⁺ の導電型
を有している。即ち、左側と右側の向い合う拡散層は同
じ導電型を有する。電源線はＸ方向に延びている。

【００８６】上記第１から第４の関係は基本セルの用途
に応じて、適宜選択できる。

【００８７】第２実施例・・図３１ 図３１は本発明の第２実施例の基本セル領域の一部を示
す平面図である。図中、１７８は基本セルであり、この
第２実施例においては、基本セル１７８はＣＭＯＳ形成
部７４，７５，，７４．７５をＹ方向に並設して構成さ
れている。

【００８８】この第２実施例によれば、第１実施例と同
様の作用効果を得ることができるほか、基本セル６６を
４個のＣＭＯＳ形成部７４，７５，７４，７５で構成
し、基板コンタクト領域を減らしているので、第１実施
例よりも高集積化を図ることができる。

【００８９】第３実施例・・図３２ 図３２は本発明の第３実施例の基本セル領域の一部を示
す平面図であり、この第３実施例は、Ｘ方向の間隔を２
配線ピッチとして基本セル６６を配列させ、その他につ
いては、第１実施例と同様に構成されている。

【００９０】この第３実施例によれば、第１実施例と同
様の効果を得ることができるほか、ＶＤＤ電源線１９７
及びＶＳＳ電源線１８０の幅を広くすることができるの
で、これらＶＤＤ電源線１７９及びＶＳＳ電源線１８０
の強化を図ることができる。 第４実施例・・図３３ 図３３は本発明の第４実施例の基本セル領域の一部を示
す平面図である。図中、１８１は基本セルであり、この
第４実施例においては、基本セル１８１は、ＣＭＯＳ形
成部１８２，１８２をＹ方向に並設して構成されてい
る。

【００９１】ここに、ＣＭＯＳ形成部１８２は、ＣＭＯ
Ｓ形成部７４のｎＭＯＳ形成部７９と同一構造のｎＭＯ
Ｓ形成部１８４と、ＣＭＯＳ形成部７４のｐＭＯＳ形成
部８０を、Ｙ軸を基準として反転させた構造のｐＭＯＳ
形成部１８５とをＸ方向に並設して構成されている。こ
の第４実施例においても、第１実施例と同様の作用効果
を得ることができる。

【００９２】第５実施例・・図３４ 図３４は本発明の第５実施例の基本セル領域の一部を示
す平面図である。図中、１８６は基本セルであり、この
第５実施例においては、基本セル１８６は、ＣＭＯＳ形
成部１８２，１８７をＹ方向に並設して構成されてい
る。

【００９３】ここに、ＣＭＯＳ形成部１８７は、ＣＭＯ
Ｓ軽々部１８２を、Ｘ軸を基準として反転させた構造と
されており、この第５実施例によっても、第１実施例と
同様の作用効果を得ることができる。

【００９４】第６実施例・・図３５ 図３５は本発明の第６実施例の基本セル領域の一部を示
す平面図である。図中、１８８，１８９は基本セルであ
り、この第６実施例においては、基本セル１８８はＣＭ
ＯＳ形成部７４，７４をＹ方向に並設して構成されてい
る。また、基本セル１８９はＣＭＯＳ形成部７５，７５
をＹ方向に並設して構成されている。この第６実施例に
よっても、第１実施例と同様の作用効果を得ることがで
きる。

【００９５】図３６は、図３５に示す第６の実施例の第
１の変形例を示す。図３６のゲート電極の配列は、図３
５に示すものと同一である。この第１の変形例は、基本
セル１８８のｐＭＯＳトランジスタ領域が基本セル１８
９のｎＭＯＳトランジスタ領域と面している点におい
て、図３５の構成と相違する。

【００９６】図３７は、図３５に示す第６の実施例の第
２の変形例を示す。図３７のゲート電極の配列は、図３
５に示すものと同一である。図３７に示す電源線は、Ｘ
方向に延びている。

【００９７】図３８は、図３５に示す第６の実施例の第
３の変形例を示す。この第３の変形例は、基本セル１８
８のｐＭＯＳトランジスタ領域が基本セル１８９のｎＭ
ＯＳトランジスタ領域と面している点において、図３７
の構成と相違する。電源線は、図３７と同様に、Ｘ方向
に延びている。

【００９８】第７実施例・・図３９ 図３９は本発明の第７実施異の基本セル領域の一部を示
す平面図であり、１９０，１９１は基本セルであり、こ
の第７実施例においては、基本セル１９０はＣＭＯＳ形
成部１８２，１８７をＹ方向に並設して構成されてい
る。また、基本セル１９１は、ＣＭＯＳ形成部１８２，
１８２とをＹ方向に並設して構成されている。この第７
実施例によっても、第１実施例と同様の作用効果を得る
ことができる。

【００９９】なお、本発明は図４０に示すような複合化
ＬＳＩにも適用することができる。図中、１９２は基本
セルを使用しないで構成されたＣＰＵコア、１９３は同
じく基本セルを使用しないで迂生されたアナログ回路で
ある。

【０１００】

【発明の効果】以上のように、本発明によれば、ＭＯＳ
形成部を構成するゲート電極は、一方の幅広部にＹ方向
に並び２カ所のゲートコンタクト領域を有する構成とし
たことにより、論理ユニットセルの配置及び配線チャネ
ル領域の選択につき、高い自由度を確保でき、かつ、論
理ユニットセルや、ＲＡＭセルや、ＲＯＭセル等を作成
する場合の基本セルの使用効率を高くすると共に、基本
セル領域のトランジスタのチャネル幅を小さくして、高
集積化を図ることができる。

【０１０１】なお、図１に示すＭＯＳ形成部を、Ｘ方向
の軸を基準として反転させた構成とするＭＯＳ形成部を
基本セルに含ませて構成する場合においても、同様の効
果を得ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図（本発明の半導体集積回路
が備えている基本セルを構成するＭＯＳ形成部を示す
図）である。

【図２】本発明の効果を説明するための図である。

【図３】従来の問題点を説明するための図である。

【図４】図２の（Ａ）および図３（Ａ）の構成により実
現される論理回路ならびに図２（Ｂ）および図３（Ｂ）
の構成により実現される論理回路を示す図である。

【図５】本発明の第１の実施例の全体を示す平面図であ
る。

【図６】本発明の第１の実施例が構成しようとする半導
体集積回路の一例を示す平面図である。

【図７】本発明の第１実施例の基本セル領域の一部を示
す平面図である。

【図８】本発明の第１実施例が備える基本セルを構成す
るＣＭＯＳ形成部の一つを示す平面図である。

【図９】図５に示すＣＭＯＳ形成部の等価回路図であ
る。

【図１０】図４のＡ−Ａ線に沿った断面図である。

【図１１】図４のＢ−Ｂ線に沿った断面図である。

【図１２】図４のＣ−Ｃ線に沿った断面図である。

【図１３】図４のＤ−Ｄ線に沿った断面図である。

【図１４】本発明の第１実施例における基本セルの使用
態様例を示す図である。

【図１５】インバータの一例を示す回路図である。

【図１６】本発明の第１実施例が備える基本セルを使用
して図１２に示すインバータを構成した場合の一例の平
面図である。

【図１７】ＮＡＮＤ回路の一例を示す図である。

【図１８】本発明の第１実施例が備える基本セルを使用
して図１４に示すＮＡＮＤ回路を構成した場合の一例の
平面図である。

【図１９】ＮＯＲ回路の一例を示す回路図である。

【図２０】本発明の第１実施例が備える基本セルを使用
して図１６に示すＮＯＲ回路を構成した場合の一例の平
面図である。

【図２１】１ポートＲＡＭセルの一例を示す回路図であ
る。

【図２２】本発明の第１実施例が備える基本セルを使用
して図１８に示す１ポートＲＡＭセルを構成した場合の
一例の平面図である。

【図２３】２ポートＲＡＭセルの一例を示す回路図であ
る。

【図２４】本発明の第１実施例が備える基本セルを使用
して図２０に示す２ポートＲＡＭセルを構成した場合の
一例の平面図である。

【図２５】ＲＯＭの一例を示す回路図である。

【図２６】本発明の第１実施例が備える基本セルを使用
して図２２に示すＲＯＭを構成した場合の１例の平面図
である。

【図２７】本発明の第１の実施例の変形例を示す図であ
る。

【図２８】本発明の第１の実施例の変形例を示す図であ
る。

【図２９】本発明の第１の実施例の変形例を示す図であ
る。

【図３０】本発明の第１の実施例の変形例を示す図であ
る。

【図３１】本発明の第２実施例の基本セル領域の一部を
示す平面図である。

【図３２】本発明の第３実施例の基本セル領域の一部を
示す平面図である。

【図３３】本発明の第４実施例の基本セル領域の一部を
示す平面図である。

【図３４】本発明の第５実施例の基本セル領域の一部を
示す平面図である。

【図３５】本発明の第６の実施例の基本セル領域の一部
を示す平面図である。

【図３６】本発明の第６の実施例の変形例を示す図であ
る。

【図３７】本発明の第６の実施例の変形例を示す図であ
る。

【図３８】本発明の第６の実施例の変形例を示す図であ
る。

【図３９】本発明の第７の実施例の基本セル領域の一部
を示す平面図である。

【図４０】本発明を適用できる複合化ＬＳＩの一例を示
す図である。

【図４１】従来のマスタスライス型半導体集積回路が搭
載している基本セルの一例を示す平面図である。

【図４２】従来のマスタスライス型半導体集積回路が搭
載している基本セルの他の例を示す平面図である。

【符号の説明】

３９〜４１ Ｘ方向に延びる配線路 ４２，４３ Ｙ方向に延びる配線路 ４４〜４６ 不純物拡散層 ４７，４８ ゲート電極 ５５〜６０ コンタクト領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ 27/10 ４７１ 8728−4Ｍ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の方向に並ぶ第１のトランジスタ
   （６１）と第２のトランジスタ（６２）とを有し、 第１および第２のトランジスタはそれぞれ第１の方向に
   直交する第２の方向に延びる第１および第２のゲート電
   極（４７，４８）を有し、 第１のゲート電極（４７）は第１の方向に並ぶ２つのゲ
   ートコンタクト（５５，５６）が可能な第１の部分（５
   ０）を有し、 第２のゲート電極（４８）は第１の方向に並ぶ２つのゲ
   ートコンタクト（５９，６０）が可能な第２の部分（５
   ４）を有することを特徴とする半導体集積回路装置。
2. 【請求項２】 第１のゲート電極の第１の部分の２つの
   ゲートコンタクト（５５，５６）は第１の方向に延びる
   第１の配線チャネル（４２）下にあり、 第２のゲート電極の第２の部分の２つのゲートコンタク
   ト（５９，６０）は第１の配線チャネルに離間する第１
   の方向に延びる第２の配線チャネル（４３）下にあるこ
   とを特徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 第１のゲート電極は１つのゲートコンタ
   クトが可能な第３の部分（５７）を有し、 第２のゲート電極は１つのゲートコンタクトが可能な第
   ４の部分（５８）を有し、 第１のゲート電極は第１および第３の部分を接続する第
   ５の部分（４９）を有し、 第１２ゲート電極は第２および第４の部分を接続する第
   ６の部分（５２）を有することを特徴とする半導体集積
   回路装置。
4. 【請求項４】 第１のゲート電極の第１の部分の２つの
   ゲートコンタクトと第２のゲート電極の第４の部分の１
   つのゲートコンタクトとは第１の方向に一列に並び、 第２のゲート電極の第２の部分の２つのゲートコンタク
   トと第１のゲート電極の第３の部分の１つのゲートコン
   タクトとは第１の方向に一列に並んでいることを特徴と
   する請求項３に記載の半導体集積回路装置。
5. 【請求項５】 第１のゲート電極の第１の部分の２つの
   ゲートコンタクトの一方と第２のゲート電極の第２の部
   分の一方のゲートコンタクトとは第２の方向に延びる配
   線チャネル下にあることを特徴とする請求項３に記載の
   半導体集積回路装置。
6. 【請求項６】 第１のゲート電極の第１の部分は第３の
   部分に接続する屈曲部分を有し、 第２のゲート電極の第２の部分は第４の部分に接続する
   屈曲部分（２５０）を有することを特徴とする請求項３
   に記載の半導体集積回路装置。
7. 【請求項７】 第１のトランジスタは第１の方向に並ぶ
   第１および第２の不純物拡散層を有し、 第２のトランジスタは第１の方向に並ぶ前記第２の不純
   物拡散層および第３の不純物拡散層を有することを特徴
   とする請求項１に記載の半導体集積回路装置。
8. 【請求項８】 第１，第２および第３の不純物拡散層は
   第２の方向にほぼ同一の幅を有し、 この幅は３つの配線チャネルを含むことを特徴とする請
   求項７に記載の半導体集積回路装置。