JP3277339B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、ＣＭＯＳトランジスタあるいはバイポーラト
ランジスタから基本セルを構成するに好適なマスタスラ
イス型の半導体集積回路装置に関する。
り、特に、ＣＭＯＳトランジスタあるいはバイポーラト
ランジスタから基本セルを構成するに好適なマスタスラ
イス型の半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、ゲートアレイやエンベデットアレ
イなどと呼ばれ、半導体集積回路装置を構成するに際し
て、半導体素子形成層にＣＭＯＳトランジスタなどを形
成し、半導体素子形成層上に配線層を積層し、配線層に
電源線及び信号線を配線して回路を構成するいわゆるマ
スタスライス型のものを用いたものがある。
イなどと呼ばれ、半導体集積回路装置を構成するに際し
て、半導体素子形成層にＣＭＯＳトランジスタなどを形
成し、半導体素子形成層上に配線層を積層し、配線層に
電源線及び信号線を配線して回路を構成するいわゆるマ
スタスライス型のものを用いたものがある。
【０００３】従来、ＣＭＯＳゲートアレイＬＳＩを構成
するに際して、特公昭５９−２５３８１号公報に記載さ
れているように、基本セルとして一対のＰＭＯＳと一対
のＮＭＯＳを組み合わせたものが知られている。しか
し、この基本セルの場合には、メモリセル回路を構成す
る場合など、拡散層が広すぎ基本セルとしての占有面積
が広くなる。
するに際して、特公昭５９−２５３８１号公報に記載さ
れているように、基本セルとして一対のＰＭＯＳと一対
のＮＭＯＳを組み合わせたものが知られている。しか
し、この基本セルの場合には、メモリセル回路を構成す
る場合など、拡散層が広すぎ基本セルとしての占有面積
が広くなる。
【０００４】また、特開昭５９−１５０４４６号公報及
び特開昭６１−２６８０４０号公報に記載されているよ
うに、４個のＰＭＯＳと４個のＮＭＯＳで基本セルを構
成したものが提案されている。
び特開昭６１−２６８０４０号公報に記載されているよ
うに、４個のＰＭＯＳと４個のＮＭＯＳで基本セルを構
成したものが提案されている。
【０００５】このような問題点を解決するために、ＩＥ
ＥＥ ＡＳＩＣ Ｃｏｎｆｅｒｅｎｃｅ １９９１年９
月（図２０）に記載されているように、電源線の両脇に
コンタクト孔を１個形成するようにしたものが提案され
ている。
ＥＥ ＡＳＩＣ Ｃｏｎｆｅｒｅｎｃｅ １９９１年９
月（図２０）に記載されているように、電源線の両脇に
コンタクト孔を１個形成するようにしたものが提案され
ている。
【０００６】
【発明が解決しようとする課題】しかし、従来技術で
は、ＳＲＡＭにおけるメモリセル回路を構成したり、あ
るいはフリップフロップのような複雑なマクロセルを構
成する場合には、占有面積が大きくなったり、論理構成
用のチャネルが少なくなったするので、一層面のメタル
配線や二層目のメタル配線にはみ出し配線が生じ、論理
回路接続用の配線チャネルを潰すことになる。このため
メタル配線を自動配線によって行なうと未配線の個所が
生じたり、実装率が低下したりすることがある。
は、ＳＲＡＭにおけるメモリセル回路を構成したり、あ
るいはフリップフロップのような複雑なマクロセルを構
成する場合には、占有面積が大きくなったり、論理構成
用のチャネルが少なくなったするので、一層面のメタル
配線や二層目のメタル配線にはみ出し配線が生じ、論理
回路接続用の配線チャネルを潰すことになる。このため
メタル配線を自動配線によって行なうと未配線の個所が
生じたり、実装率が低下したりすることがある。
【０００７】本発明の目的は、ゲートアレイやエンベデ
ッドアレイ等のマスタスライス型ＬＳＩとして用いるこ
とができ、ゲート速度とメモリ密度が両立し、かつ、実
使用効率の高い半導体集積回路装置を提供することにあ
る。
ッドアレイ等のマスタスライス型ＬＳＩとして用いるこ
とができ、ゲート速度とメモリ密度が両立し、かつ、実
使用効率の高い半導体集積回路装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、回路基板上に積層され、半導体素子が形
成される半導体素子形成層と、前記半導体素子形成層上
に形成され、前記半導体素子にコンタクト孔を介して給
電する電源線と信号線とを含む配線層とを有するマスタ
ースライス型半導体集積回路装置であって、 それぞれ前
記電源線の延伸する方向であるＸ方向に並んで形成され
た２つのＰＭＯＳで構成される複数のＰＭＯＳ単位と、
それぞれ前記Ｘ方向に並んで形成された２つのＮＭＯＳ
で構成される複数のＮＭＯＳ単位とを有し、 前記複数の
ＰＭＯＳ単位の各々に含まれるＰＭＯＳのゲート電極
は、他のＰＭＯＳ単位に含まれるＰＭＯＳのゲート電極
と一体化されていない分離電極として形成されており、
前記複数のＮＭＯＳ単位の各々に含まれるＮＭＯＳのゲ
ート電極は、他のＮＭＯＳ単位に含まれるＮＭＯＳのゲ
ート電極と一体化されていない分離電極として形成され
ており、前記複数のＰＭＯＳ単位は、少なくとも第１及
び第２のＰＭＯＳ単位を含み、前記複数のＮＭＯＳ単位
は、少なくとも第１及び第２のＮＭＯＳ単位を含み、前
記第１のＰＭＯＳ単位と、前記第１のＰＭＯＳ単位に前
記Ｘ方向と交差するＹ方向に並んで配置される第１のＮ
ＭＯＳ単位と、前記第１のＮＭＯＳ単位に前記Ｙ方向に
並んで配置される第２のＰＭＯＳ単位と、前記第２のＰ
ＭＯＳ単位に前記Ｙ方向に並んで配置される第２のＮＭ
ＯＳ単位とを基本セルとし、前記信号線は、前記基本セ
ルを単位として自動配線を行って決定された経路を有す
ることを特徴とする半導体集積回路装置を構成したもの
である。
に、本発明は、回路基板上に積層され、半導体素子が形
成される半導体素子形成層と、前記半導体素子形成層上
に形成され、前記半導体素子にコンタクト孔を介して給
電する電源線と信号線とを含む配線層とを有するマスタ
ースライス型半導体集積回路装置であって、 それぞれ前
記電源線の延伸する方向であるＸ方向に並んで形成され
た２つのＰＭＯＳで構成される複数のＰＭＯＳ単位と、
それぞれ前記Ｘ方向に並んで形成された２つのＮＭＯＳ
で構成される複数のＮＭＯＳ単位とを有し、 前記複数の
ＰＭＯＳ単位の各々に含まれるＰＭＯＳのゲート電極
は、他のＰＭＯＳ単位に含まれるＰＭＯＳのゲート電極
と一体化されていない分離電極として形成されており、
前記複数のＮＭＯＳ単位の各々に含まれるＮＭＯＳのゲ
ート電極は、他のＮＭＯＳ単位に含まれるＮＭＯＳのゲ
ート電極と一体化されていない分離電極として形成され
ており、前記複数のＰＭＯＳ単位は、少なくとも第１及
び第２のＰＭＯＳ単位を含み、前記複数のＮＭＯＳ単位
は、少なくとも第１及び第２のＮＭＯＳ単位を含み、前
記第１のＰＭＯＳ単位と、前記第１のＰＭＯＳ単位に前
記Ｘ方向と交差するＹ方向に並んで配置される第１のＮ
ＭＯＳ単位と、前記第１のＮＭＯＳ単位に前記Ｙ方向に
並んで配置される第２のＰＭＯＳ単位と、前記第２のＰ
ＭＯＳ単位に前記Ｙ方向に並んで配置される第２のＮＭ
ＯＳ単位とを基本セルとし、前記信号線は、前記基本セ
ルを単位として自動配線を行って決定された経路を有す
ることを特徴とする半導体集積回路装置を構成したもの
である。
【０００９】前記半導体集積回路装置を構成するに際し
ては、以下の要素を付加することができる。
ては、以下の要素を付加することができる。
【００１０】（１）前記基本セル内の前記第１のＰＭＯＳ単位と前記
第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰＭ
ＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアとし、
前記基本セル内の前記第１ペアにより形成される第１論
理回路と、前記基本セル内の前記第２ペアにより形成さ
れ、前記第１論理回路と同じ論理機能を有する第２論理
回路とを有し、前記第１論理回路及び第２論理回路は、
その入力同士及び出力同士が結線されている。 （２）前記基本セル内の前記第１ペアにより形成され
る、第１の２入力ＮＡＮＤ回路と、前記基本セル内の前
記第２ペアにより形成される、第２の２入力ＮＡＮＤ回
路とを有し、前記第１の２入力ＮＡＮＤ回路と前記第２
の２入力ＮＡＮＤ回路は、入力部同士、出力部同士が接
続され、並列接続される。 （３）前記基本セル内の前記第１のＰＭＯＳ単位と前記
第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰＭ
ＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアとし、
第１の基本セルと、前記第２方向に前記第１の基本セル
と並ぶ第２の基本セルとを含み、前記第１の基本セル内
の、第１ペアにより形成される、第１の２入力ＮＡＮＤ
回路と、前記第１の基本セル内の、第２ペアにより形成
される、第２の２入力ＮＡＮＤ回路と、前記第２の基本
セル内の第１ぺアにより形成される第１のインバータ回
路と、前記第２の基本セル内の第２ペアにより形成され
る第２のインバータ回路とを有し、前記第１の２入力Ｎ
ＡＮＤ回路の出力部は、前記第１のインバータ回路の入
力部に接続され、前記第２の２入力ＮＡＮＤ回路の出力
部は、前記第２のインバー タ回路の入力部に接続され、
前記第１の２入力ＮＡＮＤ回路の出力部は、前記第２の
２入力ＮＡＮＤ回路の入力部に接続され、前記第２の２
入力ＮＡＮＤ回路の出力部は、前記第１の２入力ＮＡＮ
Ｄ回路の入力部に接続され、フリップフロップ回路を形
成する。 （４）各半導体素子のＭＯＳチャネル幅内の前記コンタ
クト孔のうちの少なくとも４つが、そのうちの１つのコ
ンタクト孔が前記電源線に接続され、２つのコンタクト
孔が前記電源線の一方の側に設けられ、１つのコンタク
ト孔が前記電源線の他方の側に設けられ、前記コンタク
ト孔が前記電源線に交差する直線上に形成され、前記電
源線は、前記ＰＭＯＳの半導体素子形成層及び前記ＮＭ
ＯＳの半導体素子形成層内の信号線の幅と同じ幅を有す
る。 （５）前記基本セルの電源線と交差する方向の長さは、
配線層の配線ピッチで２４ピッチから３０ピッチのうち
いずれかのピッチに設定されている。 （６）前記基本セルを構成する半導体素子のうちペアと
なるＰＭＯＳ単位とＮＭＯＳ単位の各ゲート電極が互い
に接続されている。 （７）前記基本セルが、複数組電源線に沿って配列さ
れ、二組の前記基本セルに対して、基板またはウエル電
位固定用の拡散層領域群が一つ配置されている。
第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰＭ
ＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアとし、
前記基本セル内の前記第１ペアにより形成される第１論
理回路と、前記基本セル内の前記第２ペアにより形成さ
れ、前記第１論理回路と同じ論理機能を有する第２論理
回路とを有し、前記第１論理回路及び第２論理回路は、
その入力同士及び出力同士が結線されている。 （２）前記基本セル内の前記第１ペアにより形成され
る、第１の２入力ＮＡＮＤ回路と、前記基本セル内の前
記第２ペアにより形成される、第２の２入力ＮＡＮＤ回
路とを有し、前記第１の２入力ＮＡＮＤ回路と前記第２
の２入力ＮＡＮＤ回路は、入力部同士、出力部同士が接
続され、並列接続される。 （３）前記基本セル内の前記第１のＰＭＯＳ単位と前記
第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰＭ
ＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアとし、
第１の基本セルと、前記第２方向に前記第１の基本セル
と並ぶ第２の基本セルとを含み、前記第１の基本セル内
の、第１ペアにより形成される、第１の２入力ＮＡＮＤ
回路と、前記第１の基本セル内の、第２ペアにより形成
される、第２の２入力ＮＡＮＤ回路と、前記第２の基本
セル内の第１ぺアにより形成される第１のインバータ回
路と、前記第２の基本セル内の第２ペアにより形成され
る第２のインバータ回路とを有し、前記第１の２入力Ｎ
ＡＮＤ回路の出力部は、前記第１のインバータ回路の入
力部に接続され、前記第２の２入力ＮＡＮＤ回路の出力
部は、前記第２のインバー タ回路の入力部に接続され、
前記第１の２入力ＮＡＮＤ回路の出力部は、前記第２の
２入力ＮＡＮＤ回路の入力部に接続され、前記第２の２
入力ＮＡＮＤ回路の出力部は、前記第１の２入力ＮＡＮ
Ｄ回路の入力部に接続され、フリップフロップ回路を形
成する。 （４）各半導体素子のＭＯＳチャネル幅内の前記コンタ
クト孔のうちの少なくとも４つが、そのうちの１つのコ
ンタクト孔が前記電源線に接続され、２つのコンタクト
孔が前記電源線の一方の側に設けられ、１つのコンタク
ト孔が前記電源線の他方の側に設けられ、前記コンタク
ト孔が前記電源線に交差する直線上に形成され、前記電
源線は、前記ＰＭＯＳの半導体素子形成層及び前記ＮＭ
ＯＳの半導体素子形成層内の信号線の幅と同じ幅を有す
る。 （５）前記基本セルの電源線と交差する方向の長さは、
配線層の配線ピッチで２４ピッチから３０ピッチのうち
いずれかのピッチに設定されている。 （６）前記基本セルを構成する半導体素子のうちペアと
なるＰＭＯＳ単位とＮＭＯＳ単位の各ゲート電極が互い
に接続されている。 （７）前記基本セルが、複数組電源線に沿って配列さ
れ、二組の前記基本セルに対して、基板またはウエル電
位固定用の拡散層領域群が一つ配置されている。
【００１１】また、本発明は、入力と出力とが互いに交
差接続されてなる一対のインバータ回路からなる情報保
持部と、該情報保持部の相補関係に有る一対の入出力ノ
ードと相補データ線との間に設けられ、書き込み動作の
時には両方ともオン状態にされ、読み出し動作の時には
一方のみがオン状態にされる一対のトランスファＭＯＳ
ＦＥＴとを含むメモリセルがマトリックス配置されてな
るメモリ回路を備えてなることを特徴とする半導体集積
回路装置を構成したものである。
差接続されてなる一対のインバータ回路からなる情報保
持部と、該情報保持部の相補関係に有る一対の入出力ノ
ードと相補データ線との間に設けられ、書き込み動作の
時には両方ともオン状態にされ、読み出し動作の時には
一方のみがオン状態にされる一対のトランスファＭＯＳ
ＦＥＴとを含むメモリセルがマトリックス配置されてな
るメモリ回路を備えてなることを特徴とする半導体集積
回路装置を構成したものである。
【００１２】前記半導体集積回路装置を構成するに際し
ては、前記読み出し動作の時にオン状態にされるトラン
スファゲートＭＯＳＦＥＴを通して出力信号が伝えられ
る情報保持部を構成するインバータ回路は、それと入力
と出力が互いに交差接続される他方のインバータ回路に
対して出力インピーダンスが小さくされるものとするこ
とができる。
ては、前記読み出し動作の時にオン状態にされるトラン
スファゲートＭＯＳＦＥＴを通して出力信号が伝えられ
る情報保持部を構成するインバータ回路は、それと入力
と出力が互いに交差接続される他方のインバータ回路に
対して出力インピーダンスが小さくされるものとするこ
とができる。
【００１３】
【００１４】更に、基本セルを構成する半導体素子を電
源線と交差する方向に配列する場合、ＰＭＯＳ、ＮＭＯ
Ｓ、ＰＭＯＳ、ＮＭＯＳの順に配置したり、ＮＭＯＳ、
ＰＭＯＳ、ＮＭＯＳ、ＰＭＯＳの順に配置したり、また
ＰＭＯＳ、ＮＭＯＳ、ＮＭＯＳ、ＰＭＯＳの順に配置し
たり、更にＮＭＯＳ、ＰＭＯＳ、ＰＭＯＳ、ＮＭＯＳの
順に配置したりすることができる。
源線と交差する方向に配列する場合、ＰＭＯＳ、ＮＭＯ
Ｓ、ＰＭＯＳ、ＮＭＯＳの順に配置したり、ＮＭＯＳ、
ＰＭＯＳ、ＮＭＯＳ、ＰＭＯＳの順に配置したり、また
ＰＭＯＳ、ＮＭＯＳ、ＮＭＯＳ、ＰＭＯＳの順に配置し
たり、更にＮＭＯＳ、ＰＭＯＳ、ＰＭＯＳ、ＮＭＯＳの
順に配置したりすることができる。
【００１５】また基本セルを構成する半導体素子を複数
組電源線と交差する方向に沿って配列することもでき
る。更に基本セルを構成する半導体素子のうちペアとな
るＰＭＯＳとＮＭＯＳの各ゲート電極を互いに接続する
こともできる。逆に、回路構成によっては、ＰＭＯＳの
ゲート電極とＮＭＯＳのゲート電極を互いに分離するこ
ともできる。
組電源線と交差する方向に沿って配列することもでき
る。更に基本セルを構成する半導体素子のうちペアとな
るＰＭＯＳとＮＭＯＳの各ゲート電極を互いに接続する
こともできる。逆に、回路構成によっては、ＰＭＯＳの
ゲート電極とＮＭＯＳのゲート電極を互いに分離するこ
ともできる。
【００１６】また基本セルを構成する半導体素子を複数
組電源線に沿って配列した場合、２組の基本セルに対し
て、基板またはウエル電位固定用の拡散層領域群を一つ
配置することができる。更に基本セルを構成する場合、
半導体素子として、ＰＭＯＳ、ＮＭＯＳの他に、バイポ
ーラトランジスタを用いることができる。
組電源線に沿って配列した場合、２組の基本セルに対し
て、基板またはウエル電位固定用の拡散層領域群を一つ
配置することができる。更に基本セルを構成する場合、
半導体素子として、ＰＭＯＳ、ＮＭＯＳの他に、バイポ
ーラトランジスタを用いることができる。
【００１７】
【作用】前記した手段によれば、信号線幅の電源線の両
脇にコンタクト孔が形成されていると共に、予備のコン
タクト孔が形成されているため、複雑な論理回路を構成
する場合でも配線層にはみ出し配線が生じるのを抑制す
ることができ、論理回路接続用の配線チャネルを潰すこ
となく実装率の向上を図ることができる。また所望のゲ
ート速度を得るのに必要なＭＯＳチャネル幅の１／２の
サイズのＰＭＯＳとＮＭＯＳのペアを２ペア備えている
ので、基本セルの各ペア毎に回路を構成し、各ペアの半
導体素子を並列接続すると、所望の速度が得られる。従
って、ゲート速度の高速化及びメモリ密度等の高密度化
の両立が図れる。
脇にコンタクト孔が形成されていると共に、予備のコン
タクト孔が形成されているため、複雑な論理回路を構成
する場合でも配線層にはみ出し配線が生じるのを抑制す
ることができ、論理回路接続用の配線チャネルを潰すこ
となく実装率の向上を図ることができる。また所望のゲ
ート速度を得るのに必要なＭＯＳチャネル幅の１／２の
サイズのＰＭＯＳとＮＭＯＳのペアを２ペア備えている
ので、基本セルの各ペア毎に回路を構成し、各ペアの半
導体素子を並列接続すると、所望の速度が得られる。従
って、ゲート速度の高速化及びメモリ密度等の高密度化
の両立が図れる。
【００１８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１９】図１において、ＣＭＯＳゲートアレイやエ
ンベデットアレイなどに用いられる基本セルはＭＯＳ部
１８と拡散層領域部１９から構成されている。ＭＯＳ部
１８は８個のＭＯＳトランジスタを備えており、２連の
ＰＭＯＳトランジスタ（以下ＰＭＯＳと称する）１、２
連のＮＭＯＳトランジスタ（以下、ＮＭＯＳと称する）
４、２連のＰＭＯＳ７、２連のＮＭＯＳ１０がＹ方向に
沿って配列されている。ＰＭＯＳ１、ＮＭＯＳ４、ＰＭ
ＯＳ７、ＮＭＯＳ１０にはそれぞれゲート電極２，３，
５，６，８，９，１１，１２が互いに分離された状態で
Ｙ方向に沿って形成されている。拡散層領域部１９はＮ
形拡散層領域１３、Ｐ形拡散層領域１４、Ｎ形拡散層領
域１５、Ｐ形拡散層領域１６から構成されており、Ｎ形
拡散層領域１３がゲート電極２に沿って形成され、Ｐ形
拡散層領域１４がゲート電極６に沿って形成され、Ｎ形
拡散層領域１５がゲート電極９に沿って形成され、Ｐ形
拡散層領域１６がゲート電極１２に沿って形成されてい
る。そしてＭＯＳ部１８と拡散領域部１９は半導体基板
上の半導体素子形成層に形成され、半導体素子形成層上
にはメタル配線を行なうための配線層が積層されるよう
になっている。そして半導体素子形成層の各ＭＯＳと配
線層のメタル配線とを接続するために半導体素子形成層
にコンタクト孔１７が形成される。
ンベデットアレイなどに用いられる基本セルはＭＯＳ部
１８と拡散層領域部１９から構成されている。ＭＯＳ部
１８は８個のＭＯＳトランジスタを備えており、２連の
ＰＭＯＳトランジスタ（以下ＰＭＯＳと称する）１、２
連のＮＭＯＳトランジスタ（以下、ＮＭＯＳと称する）
４、２連のＰＭＯＳ７、２連のＮＭＯＳ１０がＹ方向に
沿って配列されている。ＰＭＯＳ１、ＮＭＯＳ４、ＰＭ
ＯＳ７、ＮＭＯＳ１０にはそれぞれゲート電極２，３，
５，６，８，９，１１，１２が互いに分離された状態で
Ｙ方向に沿って形成されている。拡散層領域部１９はＮ
形拡散層領域１３、Ｐ形拡散層領域１４、Ｎ形拡散層領
域１５、Ｐ形拡散層領域１６から構成されており、Ｎ形
拡散層領域１３がゲート電極２に沿って形成され、Ｐ形
拡散層領域１４がゲート電極６に沿って形成され、Ｎ形
拡散層領域１５がゲート電極９に沿って形成され、Ｐ形
拡散層領域１６がゲート電極１２に沿って形成されてい
る。そしてＭＯＳ部１８と拡散領域部１９は半導体基板
上の半導体素子形成層に形成され、半導体素子形成層上
にはメタル配線を行なうための配線層が積層されるよう
になっている。そして半導体素子形成層の各ＭＯＳと配
線層のメタル配線とを接続するために半導体素子形成層
にコンタクト孔１７が形成される。
【００２０】このコンタクト孔１７は、一層目のメタル
配線と半導体素子とのコンタクト孔設置可能場所として
＋印で示されており、この＋印上を、一層目のメタル配
線と２層目のメタル配線がＸ方向あるいはＹ方向に布線
されるようになっている。この場合、Ｘ方向あるいはＹ
方向において、＋印と＋印の間隔が配線ピッチの１ピッ
チを示すことになる。そして、本実施例では、ＭＯＳチ
ャネル幅Ｗ内に４個のコンタクト孔１７が形成される。
すなわち、Ｖｃｃ電源線５０，５２及びＧＮＤ電源線５
１，５３を配線するためのコンタクト孔１７の他に、各
電源線の両脇に配置されるコンタクト孔１７が開設され
るとともに、これらのコンタクト孔１７の他に予備のコ
ンタクト孔１７が形成される。そして基本セル全体とし
てＹ方向（基本セルの高さ方向）において２４ピッチの
コンタクト孔１７が形成される。
配線と半導体素子とのコンタクト孔設置可能場所として
＋印で示されており、この＋印上を、一層目のメタル配
線と２層目のメタル配線がＸ方向あるいはＹ方向に布線
されるようになっている。この場合、Ｘ方向あるいはＹ
方向において、＋印と＋印の間隔が配線ピッチの１ピッ
チを示すことになる。そして、本実施例では、ＭＯＳチ
ャネル幅Ｗ内に４個のコンタクト孔１７が形成される。
すなわち、Ｖｃｃ電源線５０，５２及びＧＮＤ電源線５
１，５３を配線するためのコンタクト孔１７の他に、各
電源線の両脇に配置されるコンタクト孔１７が開設され
るとともに、これらのコンタクト孔１７の他に予備のコ
ンタクト孔１７が形成される。そして基本セル全体とし
てＹ方向（基本セルの高さ方向）において２４ピッチの
コンタクト孔１７が形成される。
【００２１】上記構成による基本セルには、ＰＭＯＳ１
上に信号線がＸ、Ｙ方向に布線されると共に、信号線と
同じ太さのＶｃｃ電源線５０が一層目のメタル配線とし
てＸ方向に布線される。ＮＭＯＳ４上にもＸ、Ｙ方向に
信号線が布線されると共に、信号線と同じ太さのＧＮＤ
電源線５１が一層目のメタル配線としてＸ方向に布線さ
れる。同様にして、ＰＭＯＳ７上にはＶｃｃ電源線５２
が一層目のメタル配線として布線され、ＮＭＯＳ１０上
にはＧＮＤ電源線５３がメタル配線として布線される。
これら４本の電源線は基本セルに固定して持たせてもよ
く、あるいは必要に応じ、布線することも可能である。
上に信号線がＸ、Ｙ方向に布線されると共に、信号線と
同じ太さのＶｃｃ電源線５０が一層目のメタル配線とし
てＸ方向に布線される。ＮＭＯＳ４上にもＸ、Ｙ方向に
信号線が布線されると共に、信号線と同じ太さのＧＮＤ
電源線５１が一層目のメタル配線としてＸ方向に布線さ
れる。同様にして、ＰＭＯＳ７上にはＶｃｃ電源線５２
が一層目のメタル配線として布線され、ＮＭＯＳ１０上
にはＧＮＤ電源線５３がメタル配線として布線される。
これら４本の電源線は基本セルに固定して持たせてもよ
く、あるいは必要に応じ、布線することも可能である。
【００２２】このように、本実施例においては、各ＭＯ
Ｓに電源線を布線したりあるいは信号線を布線したりす
る際に、電源線５０〜５３の両脇のコンタクト孔１７の
領域の他にＭＯＳチャネル幅Ｗ内の予備のコンタクト孔
１７の設置箇所にも信号線を布線することができ、論理
回路を構成するのにメタル配線にはみ出し配線が生じる
のを抑制することができ、論理回路接続用の配線チャネ
ルを潰すことなく実装率の向上を図ることができる。
Ｓに電源線を布線したりあるいは信号線を布線したりす
る際に、電源線５０〜５３の両脇のコンタクト孔１７の
領域の他にＭＯＳチャネル幅Ｗ内の予備のコンタクト孔
１７の設置箇所にも信号線を布線することができ、論理
回路を構成するのにメタル配線にはみ出し配線が生じる
のを抑制することができ、論理回路接続用の配線チャネ
ルを潰すことなく実装率の向上を図ることができる。
【００２３】また本実施例においては、ＭＯＳチャネル
幅Ｗは、電源線の両脇にそれぞれ１個及び２個のコンタ
クト孔１７が形成できる幅に設定されており、基本セル
のＹ方向の長さとして、ゲートスピード、論理回路の構
成のし易さなど考慮して２４ピッチとしているが、ＰＭ
ＯＳとＮＭＯＳ間のゲート電極を分離した場合には最小
で２０ピッチである。
幅Ｗは、電源線の両脇にそれぞれ１個及び２個のコンタ
クト孔１７が形成できる幅に設定されており、基本セル
のＹ方向の長さとして、ゲートスピード、論理回路の構
成のし易さなど考慮して２４ピッチとしているが、ＰＭ
ＯＳとＮＭＯＳ間のゲート電極を分離した場合には最小
で２０ピッチである。
【００２４】また前記実施例においては、ＭＯＳ部１８
を１個設けたときに拡散層領域部１９を１個設けたもの
について述べたが、図２に示すように、基本セルをＸ方
向に配置するに際して、ＭＯＳ部１８を２個配置したと
きに拡散層領域部１９を１個設ける構成とすると、メモ
リセルの集積密度が更に向上することになる。この場合
基本セルの幅は３．５ピッチとなる。
を１個設けたときに拡散層領域部１９を１個設けたもの
について述べたが、図２に示すように、基本セルをＸ方
向に配置するに際して、ＭＯＳ部１８を２個配置したと
きに拡散層領域部１９を１個設ける構成とすると、メモ
リセルの集積密度が更に向上することになる。この場合
基本セルの幅は３．５ピッチとなる。
【００２５】また基本セルを配置するに際しては、図３
に示すように、基本セルをＹ方向に沿って順次配置する
ことができる。すなわち、基本セルを構成する各ＭＯ
Ｓ、ＰＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、ＮＭＯＳという順
序で順次並べることができる。この場合、ＰＭＯＳとＮ
ＭＯＳの各ゲート電極を分離することによって、基本セ
ル敷き詰め型のマスタチップにおいて、論理ゲートに使
用される基本セルと基本セルとのＹ方向における間隔刻
みを基本セルの高さの１／４刻みとすることができる。
すなわち、ＰＭＯＳとＮＭＯＳのうち１つのＭＯＳをチ
ャネル配線専用とし、このＭＯＳを間にして他のＭＯＳ
で基本セルを構成すると、基本セルと基本セルとの間隔
が６ピッチ刻みとすることができる。
に示すように、基本セルをＹ方向に沿って順次配置する
ことができる。すなわち、基本セルを構成する各ＭＯ
Ｓ、ＰＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、ＮＭＯＳという順
序で順次並べることができる。この場合、ＰＭＯＳとＮ
ＭＯＳの各ゲート電極を分離することによって、基本セ
ル敷き詰め型のマスタチップにおいて、論理ゲートに使
用される基本セルと基本セルとのＹ方向における間隔刻
みを基本セルの高さの１／４刻みとすることができる。
すなわち、ＰＭＯＳとＮＭＯＳのうち１つのＭＯＳをチ
ャネル配線専用とし、このＭＯＳを間にして他のＭＯＳ
で基本セルを構成すると、基本セルと基本セルとの間隔
が６ピッチ刻みとすることができる。
【００２６】次に、図４乃至図１０を用いて、図１に示
す基本セルで各種メモリセル回路を効率良く構成したと
きの実施例について説明する。
す基本セルで各種メモリセル回路を効率良く構成したと
きの実施例について説明する。
【００２７】図４は１−Ｒ／Ｗ（１−Ｒｅａｄ／Ｗｒｉ
ｔｅのシングルポート）ＳＲＡＭのメモリセル回路であ
る。このメモリセル回路は２つのＣＭＯＳインバータ７
０，７１でフリップフロップを構成し、トランスファゲ
ート７２，７３を介してビット線ＢＬ、ＢＬバー上にメ
モリデータを読み出したり、ビット上のデータを書き込
むように構成されている。そしてトランスファゲート７
２，７３のオンオフはワード線ＷＬからの信号の選択に
よって行なわれるようになっている。
ｔｅのシングルポート）ＳＲＡＭのメモリセル回路であ
る。このメモリセル回路は２つのＣＭＯＳインバータ７
０，７１でフリップフロップを構成し、トランスファゲ
ート７２，７３を介してビット線ＢＬ、ＢＬバー上にメ
モリデータを読み出したり、ビット上のデータを書き込
むように構成されている。そしてトランスファゲート７
２，７３のオンオフはワード線ＷＬからの信号の選択に
よって行なわれるようになっている。
【００２８】図５は、図４に示すメモリセル回路を図１
の基本セルを用いて構成したときの配置列を示す。本実
施例におけるメモリセル回路は、ＭＯＳ部１８Ａと拡散
層領域部１９Ａで構成される基本セルのうち、各基本セ
ルの上半分の領域に配置されたＭＯＳ群によって１ビッ
トのメモリセルを構成するようになっている。すなわち
２連のＰＭＯＳ１Ａ、１Ｂと２連のＮＭＯＳ４Ａ，４Ｂ
によってメモリセル回路が構成されている。そしてＰＭ
ＯＳ１Ａのうち右側のＰＭＯＳとＮＭＯＳ４Ａのうち右
側のＮＭＯＳによってＣＭＯＳインバータ７０が構成さ
れている。またＰＭＯＳ１Ｂのうち左側のＰＭＯＳとＮ
ＭＯＳ４Ｂのうち左側のＮＭＯＳによってＣＭＯＳイン
バータ７１が構成されている。更にＮＭＯＳ４Ａのうち
左側のＮＭＯＳによってトランスファゲート７２が構成
され、ＮＭＯＳ４Ｂのうち右側のＮＭＯＳによってトラ
ンスファゲート７３が構成されている。そして各ＭＯＳ
を接続してメモリセル回路を構成するに際して、一層目
のメタル配線と破線で示した２層目のメタル配線とがコ
ンタクト孔１７を介して接続される。実線で示した一層
目のメタル配線とＭＯＳトランジスタなどの素子とがコ
ンタクト孔１７Ａ等（・印で示す）を介して接続され
る。更にビット線ＢＬ，ＢＬバーが一層目のメタル配線
によってＸ方向に配線され、ワード線ＷＬが二層目のメ
タル配線としてＹ方向に配線される。また基板あるいは
ウエル電位固定用の拡散層領域は、スルーホール（×印
で示す。）あるいはコンタクト孔を介して、所定の電位
に固定される。更に二層目のメタル配線としてＹ方向に
配線されるＶｃｃ電源線、ＧＮＤ電源線は必要に応じて
布線すれば良い。
の基本セルを用いて構成したときの配置列を示す。本実
施例におけるメモリセル回路は、ＭＯＳ部１８Ａと拡散
層領域部１９Ａで構成される基本セルのうち、各基本セ
ルの上半分の領域に配置されたＭＯＳ群によって１ビッ
トのメモリセルを構成するようになっている。すなわち
２連のＰＭＯＳ１Ａ、１Ｂと２連のＮＭＯＳ４Ａ，４Ｂ
によってメモリセル回路が構成されている。そしてＰＭ
ＯＳ１Ａのうち右側のＰＭＯＳとＮＭＯＳ４Ａのうち右
側のＮＭＯＳによってＣＭＯＳインバータ７０が構成さ
れている。またＰＭＯＳ１Ｂのうち左側のＰＭＯＳとＮ
ＭＯＳ４Ｂのうち左側のＮＭＯＳによってＣＭＯＳイン
バータ７１が構成されている。更にＮＭＯＳ４Ａのうち
左側のＮＭＯＳによってトランスファゲート７２が構成
され、ＮＭＯＳ４Ｂのうち右側のＮＭＯＳによってトラ
ンスファゲート７３が構成されている。そして各ＭＯＳ
を接続してメモリセル回路を構成するに際して、一層目
のメタル配線と破線で示した２層目のメタル配線とがコ
ンタクト孔１７を介して接続される。実線で示した一層
目のメタル配線とＭＯＳトランジスタなどの素子とがコ
ンタクト孔１７Ａ等（・印で示す）を介して接続され
る。更にビット線ＢＬ，ＢＬバーが一層目のメタル配線
によってＸ方向に配線され、ワード線ＷＬが二層目のメ
タル配線としてＹ方向に配線される。また基板あるいは
ウエル電位固定用の拡散層領域は、スルーホール（×印
で示す。）あるいはコンタクト孔を介して、所定の電位
に固定される。更に二層目のメタル配線としてＹ方向に
配線されるＶｃｃ電源線、ＧＮＤ電源線は必要に応じて
布線すれば良い。
【００２９】なお、本実施例では、２つの基本セルの下
側にはメモリ構成用のパターンが記入されていないが、
同様に構成できることは明らかである。
側にはメモリ構成用のパターンが記入されていないが、
同様に構成できることは明らかである。
【００３０】このように、本実施例によれば、基本セル
一個分のＭＯＳによって１−Ｒ／Ｗ用のメモリセル回路
をメタル配線にはみ出し配線を生じることなく１ビット
構成とすることができる。
一個分のＭＯＳによって１−Ｒ／Ｗ用のメモリセル回路
をメタル配線にはみ出し配線を生じることなく１ビット
構成とすることができる。
【００３１】これに対し、前記した従来例では、１ビッ
ト構成するのに２ＢＣ必要である。また、図２０に示し
た従来例では、１ビット構成するのに１ＢＣ（ＢＣ；基
本セル）でよいが、ビット線を電源線の外側に布線する
必要があり、拡散層抵抗の影響で特性が劣化する可能性
がある。
ト構成するのに２ＢＣ必要である。また、図２０に示し
た従来例では、１ビット構成するのに１ＢＣ（ＢＣ；基
本セル）でよいが、ビット線を電源線の外側に布線する
必要があり、拡散層抵抗の影響で特性が劣化する可能性
がある。
【００３２】図６は１Ｒ−１Ｗ（１Ｒｅａｄ−１Ｗｒｉ
ｔｅ；同時に１読み出しと１書き込みが出来る２ポー
ト）ＳＲＡＭのメモリセル回路である。本実施例におけ
るメモリセル回路は、２つのＣＭＯＳインバータ９８，
９９でフリップフロップを構成し、トランスファゲート
９２，９３を介して、ビット線上にレベルの相異なるメ
モリデータＲＤ，ＲＤバーを読み出し、またトランスフ
ァゲート９０，９２を介して、ビット線上のレベルの相
異なるデータＷＤ，ＷＤバーを書き込むように構成され
ている。そしてトランスファゲート９３，９２のオン、
オフは、読み出しワード線Ｒ−ＷＬの選択によって行な
われ、トランスファゲート９０，９１のオンオフは、書
き込みワード線Ｗ−ＷＬの選択によって行なわれるよう
になっている。
ｔｅ；同時に１読み出しと１書き込みが出来る２ポー
ト）ＳＲＡＭのメモリセル回路である。本実施例におけ
るメモリセル回路は、２つのＣＭＯＳインバータ９８，
９９でフリップフロップを構成し、トランスファゲート
９２，９３を介して、ビット線上にレベルの相異なるメ
モリデータＲＤ，ＲＤバーを読み出し、またトランスフ
ァゲート９０，９２を介して、ビット線上のレベルの相
異なるデータＷＤ，ＷＤバーを書き込むように構成され
ている。そしてトランスファゲート９３，９２のオン、
オフは、読み出しワード線Ｒ−ＷＬの選択によって行な
われ、トランスファゲート９０，９１のオンオフは、書
き込みワード線Ｗ−ＷＬの選択によって行なわれるよう
になっている。
【００３３】図７は、図６に示すメモリ回路を図１の基
本セルを用いて構成したときの配置列を示す。本実施例
におけるメモリセル回路は、Ｘ方向に並んだ３つの基本
セルのうち上半分の半導体素子を用いてメモリセル１ビ
ットを構成するようになっている。すなわちＰＭＯＳ１
Ａ，１Ｂ，１ＣとＮＭＯＳ４Ａ，４Ｂ，４Ｃがメモリセ
ル回路を構成するようになっている。そして２連のＰＭ
ＯＳ１Ｂと２連のＮＭＯＳ４Ｂで、すなわち４個のＭＯ
ＳでＣＭＯＳインバータ９８，９９を構成するようにな
っている。更に２連のＮＭＯＳ４Ａによってトランスフ
ァゲート９０，９２を構成し、２連のＮＭＯＳ４Ｃによ
ってトランスファゲート９１，９３を構成するようにな
っている。そしてこれらの半導体素子を接続するに際し
ては、一層目のメタル配線と破線で示した二層目のメタ
ル配線がスルーホール（×印）を介して接続され、実線
で示した一層目のメタル配線とＭＯＳなどの素子がコン
タクト孔１７Ａ（黒丸印）を介して接続されるようにな
っている。また、書き込みワード線Ｗ−ＷＬと読み出し
ワード線Ｒ−ＷＬは二層目のメタル配線としてＹ方向に
配線されている。更にビット線は一層目のメタル配線と
してＸ方向に配線されている。基板あるいはウエル電位
固定用の少なくとも１つの拡散層領域は、コンタクト孔
を介して、所定の電位に固定されている。また二層目の
メタル配線としてＶｃｃ電源線、ＧＮＤ電源線がＹ方向
に配線されている。なお、これらの電源線は必要に応じ
て布線することも可能である。またＸ方向に並べられた
３つの基本セルの下側にはパターンが記入されていない
が、同様に構成することができる。
本セルを用いて構成したときの配置列を示す。本実施例
におけるメモリセル回路は、Ｘ方向に並んだ３つの基本
セルのうち上半分の半導体素子を用いてメモリセル１ビ
ットを構成するようになっている。すなわちＰＭＯＳ１
Ａ，１Ｂ，１ＣとＮＭＯＳ４Ａ，４Ｂ，４Ｃがメモリセ
ル回路を構成するようになっている。そして２連のＰＭ
ＯＳ１Ｂと２連のＮＭＯＳ４Ｂで、すなわち４個のＭＯ
ＳでＣＭＯＳインバータ９８，９９を構成するようにな
っている。更に２連のＮＭＯＳ４Ａによってトランスフ
ァゲート９０，９２を構成し、２連のＮＭＯＳ４Ｃによ
ってトランスファゲート９１，９３を構成するようにな
っている。そしてこれらの半導体素子を接続するに際し
ては、一層目のメタル配線と破線で示した二層目のメタ
ル配線がスルーホール（×印）を介して接続され、実線
で示した一層目のメタル配線とＭＯＳなどの素子がコン
タクト孔１７Ａ（黒丸印）を介して接続されるようにな
っている。また、書き込みワード線Ｗ−ＷＬと読み出し
ワード線Ｒ−ＷＬは二層目のメタル配線としてＹ方向に
配線されている。更にビット線は一層目のメタル配線と
してＸ方向に配線されている。基板あるいはウエル電位
固定用の少なくとも１つの拡散層領域は、コンタクト孔
を介して、所定の電位に固定されている。また二層目の
メタル配線としてＶｃｃ電源線、ＧＮＤ電源線がＹ方向
に配線されている。なお、これらの電源線は必要に応じ
て布線することも可能である。またＸ方向に並べられた
３つの基本セルの下側にはパターンが記入されていない
が、同様に構成することができる。
【００３４】このように、本実施例によれば、１．５の
基本セルによって１Ｒ−１Ｗ用のメモリ回路をメタル配
線にはみ出し配線が生じることなく１ビットで構成する
ことができる。
基本セルによって１Ｒ−１Ｗ用のメモリ回路をメタル配
線にはみ出し配線が生じることなく１ビットで構成する
ことができる。
【００３５】これに対し、前記した従来例では、１ビッ
ト構成するのに３ＢＣ必要である。また、図２０に示し
た従来例では、４本のビット線と２本の電源線でＭＯＳ
上のチャネルを占有するので、１．５ＢＣで１ビット構
成することは困難である。
ト構成するのに３ＢＣ必要である。また、図２０に示し
た従来例では、４本のビット線と２本の電源線でＭＯＳ
上のチャネルを占有するので、１．５ＢＣで１ビット構
成することは困難である。
【００３６】図８は２−Ｒ／Ｗ（２−Ｒｅａｄ／Ｗｒｉ
ｔｅ；通常のデュアルポート）のＳＲＡＭのメモリセル
回路である。本実施例におけるメモリセル回路は、２つ
のＣＭＯＳインバータ９８，９９でフリップフロップを
構成し、トランスファゲート９４，９５を介して、ビッ
ト線ＢＬ１，ＢＬ１バー上に電位レベルの相異なるメモ
リデータを読み出したり、ビット線ＢＬ１，ＢＬ１バー
上のデータを書き込むように構成されている。そしてト
ランスファゲート９４，９５のオンオフは、ワード線Ｗ
１の選択によって実施されるようになっている。またト
ランスファゲート９６，９７を介して、ビット線ＢＬ
２，ＢＬ２バー上にレベルの相異なるメモリデータを読
み出したり、ビット線ＢＬ２，ＢＬ２バー上のデータを
書き込むようになっている。そしてトランスファゲート
９６，９７のオンオフは、ワード線ＷＬ２の選択によっ
て実施されるようになっている。
ｔｅ；通常のデュアルポート）のＳＲＡＭのメモリセル
回路である。本実施例におけるメモリセル回路は、２つ
のＣＭＯＳインバータ９８，９９でフリップフロップを
構成し、トランスファゲート９４，９５を介して、ビッ
ト線ＢＬ１，ＢＬ１バー上に電位レベルの相異なるメモ
リデータを読み出したり、ビット線ＢＬ１，ＢＬ１バー
上のデータを書き込むように構成されている。そしてト
ランスファゲート９４，９５のオンオフは、ワード線Ｗ
１の選択によって実施されるようになっている。またト
ランスファゲート９６，９７を介して、ビット線ＢＬ
２，ＢＬ２バー上にレベルの相異なるメモリデータを読
み出したり、ビット線ＢＬ２，ＢＬ２バー上のデータを
書き込むようになっている。そしてトランスファゲート
９６，９７のオンオフは、ワード線ＷＬ２の選択によっ
て実施されるようになっている。
【００３７】本実施例におけるメモリセル回路は、図６
に示すメモリ回路セル回路と同一の回路の構成であるた
め、図１に示す基本セルを用いて、図７に示す配置によ
って構成することができる。従って、本実施例において
も、１．５の基本セルで、２−Ｒ／Ｗ用のメモリセル回
路をメタル配線に、はみ出し配線が生じることなく１ビ
ットで構成することができる。
に示すメモリ回路セル回路と同一の回路の構成であるた
め、図１に示す基本セルを用いて、図７に示す配置によ
って構成することができる。従って、本実施例において
も、１．５の基本セルで、２−Ｒ／Ｗ用のメモリセル回
路をメタル配線に、はみ出し配線が生じることなく１ビ
ットで構成することができる。
【００３８】図９は１−Ｒ／Ｗ（１−Ｒｅａｄ／Ｗｒｉ
ｔｅ；シングルポート）のＳＲＡＭの他のメモリセル回
路である。本実施例におけるメモリセル回路は、２個の
ＰＭＯＳと１個のＮＭＯＳによってＣＭＯＳインバータ
１２０を構成し、１個のＰＭＯＳと１個のＮＭＯＳによ
ってＣＭＯＳインバータ１２１を構成し、２つのＣＭＯ
Ｓインバータ１２０，１２１によってフリップフロップ
を構成するようになっている。そしてトランスファゲー
ト１２２を介して、ビット線（ＷＤ＆ＲＤ）上にメモリ
データを読み出すようになっている。また、トランスフ
ァゲート１２２，１２３を介して、ビット線（ＷＤ＆Ｒ
Ｄ、ＷＤバー）上のデータを書き込むようになってい
る。そしてトランスファゲート１２２，１２３のオンオ
フはワード線ＷＬの選択によって行われるようになって
いる。すなわち、読み出し時にはＷ＆Ｒ−ＷＬによっ
て、トランスファゲート１２２を選択する。一方、書き
込み時には、Ｗ＆Ｒ−ＷＬとＷ−ＷＬ、Ｗ−ＷＬバーに
よって、トランスファゲート１２２，１２３を選択する
ようになっている。
ｔｅ；シングルポート）のＳＲＡＭの他のメモリセル回
路である。本実施例におけるメモリセル回路は、２個の
ＰＭＯＳと１個のＮＭＯＳによってＣＭＯＳインバータ
１２０を構成し、１個のＰＭＯＳと１個のＮＭＯＳによ
ってＣＭＯＳインバータ１２１を構成し、２つのＣＭＯ
Ｓインバータ１２０，１２１によってフリップフロップ
を構成するようになっている。そしてトランスファゲー
ト１２２を介して、ビット線（ＷＤ＆ＲＤ）上にメモリ
データを読み出すようになっている。また、トランスフ
ァゲート１２２，１２３を介して、ビット線（ＷＤ＆Ｒ
Ｄ、ＷＤバー）上のデータを書き込むようになってい
る。そしてトランスファゲート１２２，１２３のオンオ
フはワード線ＷＬの選択によって行われるようになって
いる。すなわち、読み出し時にはＷ＆Ｒ−ＷＬによっ
て、トランスファゲート１２２を選択する。一方、書き
込み時には、Ｗ＆Ｒ−ＷＬとＷ−ＷＬ、Ｗ−ＷＬバーに
よって、トランスファゲート１２２，１２３を選択する
ようになっている。
【００３９】図１０は、図９のメモリセル回路を図１の
基本セルを用いて構成したときの配置例を示す。本実施
例におけるメモリセル回路は、基板上にＸ方向に並んだ
４つの基本セルのうち上半分のＭＯＳ群を用いて同一ビ
ット線につながるメモリセルを２ビット構成するように
なっている。すなわち４個の基本セルのうちＰＭＯＳ１
Ａ，１Ｂ，１Ｃ，１ＤとＮＭＯＳ４Ａ，４Ｂ，４Ｃ，４
Ｄがメモリセル回路として用いられている。そして２連
のＰＭＯＳ１Ｂと２連のＮＭＯＳ４Ｂの左側のＮＭＯＳ
でＣＭＯＳインバータ１２０Ａを構成し、２連のＰＭＯ
Ｓ１Ｃのうち左側のＰＭＯＳと２連のＮＭＯＳ４Ｂのう
ち右側のＮＭＯＳでＣＭＯＳインバータ１２１Ａを構成
している。また、２連のＮＭＯＳ４Ｃのうち左側のＮＭ
ＯＳによってトランスファゲート１２２Ａを構成し、２
連のＮＭＯＳ４Ａのうち右側のＮＭＯＳと２連のＰＭＯ
Ｓ１Ａのうち右側のＰＭＯＳを用いてトランスファゲー
ト１２３Ａを構成している。更に、２連のＰＭＯＳ１Ｄ
と２連のＮＭＯＳ４Ｄのうち右側のＮＭＯＳでＣＭＯＳ
インバータ１２０Ｂを構成し、２連のＰＭＯＳ１Ｃのう
ち右側のＰＭＯＳと２連のＮＭＯＳ４Ｄのうち左側のＮ
ＭＯＳでＣＭＯＳインバータ１２１Ｂを構成している。
また、２連のＮＭＯＳ４Ｃのうち右側のＮＭＯＳを用い
てトランスファゲート１２２Ｂを構成し、２連のＮＭＯ
Ｓ４Ａのうち左側のＮＭＯＳと２連のＰＭＯＳ１Ａの左
側のＰＭＯＳを用いてトランスファゲート１２３Ｂを構
成している。
基本セルを用いて構成したときの配置例を示す。本実施
例におけるメモリセル回路は、基板上にＸ方向に並んだ
４つの基本セルのうち上半分のＭＯＳ群を用いて同一ビ
ット線につながるメモリセルを２ビット構成するように
なっている。すなわち４個の基本セルのうちＰＭＯＳ１
Ａ，１Ｂ，１Ｃ，１ＤとＮＭＯＳ４Ａ，４Ｂ，４Ｃ，４
Ｄがメモリセル回路として用いられている。そして２連
のＰＭＯＳ１Ｂと２連のＮＭＯＳ４Ｂの左側のＮＭＯＳ
でＣＭＯＳインバータ１２０Ａを構成し、２連のＰＭＯ
Ｓ１Ｃのうち左側のＰＭＯＳと２連のＮＭＯＳ４Ｂのう
ち右側のＮＭＯＳでＣＭＯＳインバータ１２１Ａを構成
している。また、２連のＮＭＯＳ４Ｃのうち左側のＮＭ
ＯＳによってトランスファゲート１２２Ａを構成し、２
連のＮＭＯＳ４Ａのうち右側のＮＭＯＳと２連のＰＭＯ
Ｓ１Ａのうち右側のＰＭＯＳを用いてトランスファゲー
ト１２３Ａを構成している。更に、２連のＰＭＯＳ１Ｄ
と２連のＮＭＯＳ４Ｄのうち右側のＮＭＯＳでＣＭＯＳ
インバータ１２０Ｂを構成し、２連のＰＭＯＳ１Ｃのう
ち右側のＰＭＯＳと２連のＮＭＯＳ４Ｄのうち左側のＮ
ＭＯＳでＣＭＯＳインバータ１２１Ｂを構成している。
また、２連のＮＭＯＳ４Ｃのうち右側のＮＭＯＳを用い
てトランスファゲート１２２Ｂを構成し、２連のＮＭＯ
Ｓ４Ａのうち左側のＮＭＯＳと２連のＰＭＯＳ１Ａの左
側のＰＭＯＳを用いてトランスファゲート１２３Ｂを構
成している。
【００４０】各半導体素子を接続するに際しては、一層
目のメタル配線と破線で示した二層目のメタル配線とを
スルーホールを介して接続し、実線で示した一層目のメ
タル配線とＭＯＳなどの素子とをコンタクト孔１７Ａ等
を介して接続するようになっている。更にワード線が二
層目のメタル配線としてＹ方向に配線され、ビット線は
一層目のメタル配線としてＸ方向に配線されている。ま
た基板あるいはウエル電位固定用の少なくとも１つ以上
の拡散層領域は、コンタクト孔を介して、所定の電位に
固定されている。Ｖｃｃ電源線やＧＮＤ電源線は二層目
のメタル配線によってＹ方向に必要に応じて布線するこ
とも可能である。
目のメタル配線と破線で示した二層目のメタル配線とを
スルーホールを介して接続し、実線で示した一層目のメ
タル配線とＭＯＳなどの素子とをコンタクト孔１７Ａ等
を介して接続するようになっている。更にワード線が二
層目のメタル配線としてＹ方向に配線され、ビット線は
一層目のメタル配線としてＸ方向に配線されている。ま
た基板あるいはウエル電位固定用の少なくとも１つ以上
の拡散層領域は、コンタクト孔を介して、所定の電位に
固定されている。Ｖｃｃ電源線やＧＮＤ電源線は二層目
のメタル配線によってＹ方向に必要に応じて布線するこ
とも可能である。
【００４１】ここで、本実施例においては、ビット線に
付加されるトランスファゲートの拡散層容量を減すため
に、ビット線上で隣り合うトランスファゲートの拡散層
領域を共有させるようになっている。すなわち、トラン
スファゲート１２２Ａ，１２２Ｂの拡散層領域が、また
トランスファゲート１２３Ａと１２３Ｂの拡散層領域が
共有されるようになっている。更に、読み出し時の誤書
き込みを防止するために、ＣＭＯＳインバータ１２０の
ＰＭＯＳが互いに並列に接続されて、ＰＭＯＳの駆動力
を上げるようになっている。更に、書き込み動作を確実
に行なうために、トランスファゲート１２３はＰＭＯＳ
とＮＭＯＳの並列接続によって構成されている。なお、
本実施例においては、４つの電源線の下側にはメモリセ
ル構成用のパターンは記入されていないが、同様に構成
できることは明らかである。
付加されるトランスファゲートの拡散層容量を減すため
に、ビット線上で隣り合うトランスファゲートの拡散層
領域を共有させるようになっている。すなわち、トラン
スファゲート１２２Ａ，１２２Ｂの拡散層領域が、また
トランスファゲート１２３Ａと１２３Ｂの拡散層領域が
共有されるようになっている。更に、読み出し時の誤書
き込みを防止するために、ＣＭＯＳインバータ１２０の
ＰＭＯＳが互いに並列に接続されて、ＰＭＯＳの駆動力
を上げるようになっている。更に、書き込み動作を確実
に行なうために、トランスファゲート１２３はＰＭＯＳ
とＮＭＯＳの並列接続によって構成されている。なお、
本実施例においては、４つの電源線の下側にはメモリセ
ル構成用のパターンは記入されていないが、同様に構成
できることは明らかである。
【００４２】このように、本実施例においては、１個の
基本セルで、１−Ｒ／Ｗのメモリセル回路をメタル配線
にはみ出し配線が生じることなく、１ビットで構成する
ことができ、図１０では２ビット分のメモリセル回路を
構成することができる。
基本セルで、１−Ｒ／Ｗのメモリセル回路をメタル配線
にはみ出し配線が生じることなく、１ビットで構成する
ことができ、図１０では２ビット分のメモリセル回路を
構成することができる。
【００４３】これに対し、前記した従来例では、１ビッ
ト構成するのに２ＢＣ必要である。また、図２０に示し
た従来例では、ＭＯＳ上のチャネル数が少ないので、１
ＢＣで１ビット構成することは困難である。
ト構成するのに２ＢＣ必要である。また、図２０に示し
た従来例では、ＭＯＳ上のチャネル数が少ないので、１
ＢＣで１ビット構成することは困難である。
【００４４】次に、図１１乃至図１５を用いて、図１の
基本セルで各種論理回路を効率よく形成するときの実施
例について説明する。
基本セルで各種論理回路を効率よく形成するときの実施
例について説明する。
【００４５】図１１は２入力ＮＡＮＤ回路を示し、図１
２は２つの２入力ＡＮＡＤ回路を並列接続したときの内
部構成図を示す。更に図１３は、図１２に示す２つの２
入力ＮＡＮＤ回路を図１に示す基本セルを用いて構成し
たときの配置列を示す。
２は２つの２入力ＡＮＡＤ回路を並列接続したときの内
部構成図を示す。更に図１３は、図１２に示す２つの２
入力ＮＡＮＤ回路を図１に示す基本セルを用いて構成し
たときの配置列を示す。
【００４６】本実施例においては、２連のＰＭＯＳ１と
２連のＮＭＯＳ４で、所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＭＯＳからな
る１つの２入力ＮＡＮＤ回路を構成している。更に、２
連のＰＭＯＳ７と２連のＮＭＯＳ１０で、所望のゲート
速度を得るのに必要なＭＯＳチャネル幅の１／２のサイ
ズのＭＯＳからなる別の２入力ＮＡＮＤ回路を構成して
いる。そしてこれら２つの２入力ＮＡＮＤ回路の入力同
士及び出力同士を結線し、所望のゲート速度を得るのに
必要なＭＯＳチャネル幅Ｗを有するＭＯＳからなる１つ
の２入力ＮＡＮＤ回路を構成するようになっている。
２連のＮＭＯＳ４で、所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＭＯＳからな
る１つの２入力ＮＡＮＤ回路を構成している。更に、２
連のＰＭＯＳ７と２連のＮＭＯＳ１０で、所望のゲート
速度を得るのに必要なＭＯＳチャネル幅の１／２のサイ
ズのＭＯＳからなる別の２入力ＮＡＮＤ回路を構成して
いる。そしてこれら２つの２入力ＮＡＮＤ回路の入力同
士及び出力同士を結線し、所望のゲート速度を得るのに
必要なＭＯＳチャネル幅Ｗを有するＭＯＳからなる１つ
の２入力ＮＡＮＤ回路を構成するようになっている。
【００４７】このような２入力ＮＡＮＤ回路を構成する
に際しては、実線で示す一層目のメタル配線とＭＯＳな
どの素子とをコンタクト孔（黒丸印）を介して配線する
と共に、Ｖｃｃ電源線５０，５２及びＧＮＤ電源線５
１，５３をＸ方向に配線するようになっている。
に際しては、実線で示す一層目のメタル配線とＭＯＳな
どの素子とをコンタクト孔（黒丸印）を介して配線する
と共に、Ｖｃｃ電源線５０，５２及びＧＮＤ電源線５
１，５３をＸ方向に配線するようになっている。
【００４８】このように、本実施例においては、所望の
ゲート速度を得るのに必要なＭＯＳチャネル幅Ｗの１／
２のサイズのＰＭＯＳとＮＭＯＳのペアを２ペア設けれ
ば、所望のゲート速度を得るのに必要なＮＭＯＳチャネ
ル幅Ｗの１／２のサイズのＰＭＯＳとＮＭＯＳのペアで
構成されるゲート回路同士を並列にし、配線チャネルに
出力することによって、所望のゲート速度を有するゲー
ト回路、例えば２入力ＮＡＮＤ回路を１個の基本セル
で、メタル配線に、はみ出し配線を生じることなく効率
よく構成することができる。
ゲート速度を得るのに必要なＭＯＳチャネル幅Ｗの１／
２のサイズのＰＭＯＳとＮＭＯＳのペアを２ペア設けれ
ば、所望のゲート速度を得るのに必要なＮＭＯＳチャネ
ル幅Ｗの１／２のサイズのＰＭＯＳとＮＭＯＳのペアで
構成されるゲート回路同士を並列にし、配線チャネルに
出力することによって、所望のゲート速度を有するゲー
ト回路、例えば２入力ＮＡＮＤ回路を１個の基本セル
で、メタル配線に、はみ出し配線を生じることなく効率
よく構成することができる。
【００４９】また、本実施例では、直列接続されるＮＭ
ＯＳのゲート電極の入力端子への接続を２つの２入力Ｎ
ＡＮＤ回路で逆になるようにしているため、論理スレッ
ショルード電圧の入力端子の依存性を少なくすることが
できる。
ＯＳのゲート電極の入力端子への接続を２つの２入力Ｎ
ＡＮＤ回路で逆になるようにしているため、論理スレッ
ショルード電圧の入力端子の依存性を少なくすることが
できる。
【００５０】図１４は、一般的なＲ−Ｓフリップフロッ
プ回路を示す。このフリップフロップ回路は、２入力Ｎ
ＯＲ回路１５０，１５１、インバータ回路１５２，１５
３を備えて構成されている。そしてセット端子Ｓが
“１”レベルになると、Ｑ端子が“１”レベルとなり、
リセット端子Ｒが“１”レベルになるとＱバー端子が
“１”レベルとなる。
プ回路を示す。このフリップフロップ回路は、２入力Ｎ
ＯＲ回路１５０，１５１、インバータ回路１５２，１５
３を備えて構成されている。そしてセット端子Ｓが
“１”レベルになると、Ｑ端子が“１”レベルとなり、
リセット端子Ｒが“１”レベルになるとＱバー端子が
“１”レベルとなる。
【００５１】図１５は、図１４のＲ−Ｓフリップフロッ
プ回路を図１の基本セルを用いて構成したときの配置列
を示す。本実施例におけるＲ−Ｓフリップフロップ回路
は２つの基本セルを用いて構成されている。すなわち、
２連のＰＭＯＳ１Ａへと２連のＮＭＯＳ４Ａで２入力Ｎ
ＯＲ回路１５１を構成し、２連のＰＭＯＳ７Ａと２連の
ＮＭＯＳ１０Ａで２入力ＮＯＲ回路１５０を構成してい
る。更に２連のＰＭＯＳ１Ｂと２連のＮＭＯＳ４Ｂでイ
ンバータ回路１５３を構成している。また２連のＰＭＯ
Ｓ７Ｂと２連のＮＭＯＳ１０Ｂによってインバータ回路
１５２を構成している。そして各回路素子などを接続す
るに際しては、実線で示した一層目のメタル配線とＭＯ
Ｓなどの半導体素子とがコンタクト孔１７Ａ等を介して
接続され、一層目のメタル配線と破線で示した二層目の
メタル配線とがスルーホールを介して接続されるように
なっている。更にＶｃｃ電源線５０，５２、ＧＮＤ電源
線５１，５３がＸ方向に沿って配線されている。
プ回路を図１の基本セルを用いて構成したときの配置列
を示す。本実施例におけるＲ−Ｓフリップフロップ回路
は２つの基本セルを用いて構成されている。すなわち、
２連のＰＭＯＳ１Ａへと２連のＮＭＯＳ４Ａで２入力Ｎ
ＯＲ回路１５１を構成し、２連のＰＭＯＳ７Ａと２連の
ＮＭＯＳ１０Ａで２入力ＮＯＲ回路１５０を構成してい
る。更に２連のＰＭＯＳ１Ｂと２連のＮＭＯＳ４Ｂでイ
ンバータ回路１５３を構成している。また２連のＰＭＯ
Ｓ７Ｂと２連のＮＭＯＳ１０Ｂによってインバータ回路
１５２を構成している。そして各回路素子などを接続す
るに際しては、実線で示した一層目のメタル配線とＭＯ
Ｓなどの半導体素子とがコンタクト孔１７Ａ等を介して
接続され、一層目のメタル配線と破線で示した二層目の
メタル配線とがスルーホールを介して接続されるように
なっている。更にＶｃｃ電源線５０，５２、ＧＮＤ電源
線５１，５３がＸ方向に沿って配線されている。
【００５２】本実施例における２入力ＮＯＲ回路１５０
と２入力ＮＯＲ回路１５１は、所望のゲート速度を得る
のに必要なＭＯＳチャネル幅Ｗ１／２のサイズのＰＭＯ
ＳとＮＭＯＳのペアから構成されているが、Ｒ−Ｓフリ
ップフロップ回路の内部回路であり、負荷が非常に軽い
ので、サイズを大きくした場合と較べて速度の劣化はほ
とんどない。逆に、入力容量が１／２になるので、ファ
ンアウト負荷の低減の効果が大きくなる。
と２入力ＮＯＲ回路１５１は、所望のゲート速度を得る
のに必要なＭＯＳチャネル幅Ｗ１／２のサイズのＰＭＯ
ＳとＮＭＯＳのペアから構成されているが、Ｒ−Ｓフリ
ップフロップ回路の内部回路であり、負荷が非常に軽い
ので、サイズを大きくした場合と較べて速度の劣化はほ
とんどない。逆に、入力容量が１／２になるので、ファ
ンアウト負荷の低減の効果が大きくなる。
【００５３】一方、配線チャネルに出力されるインバー
タ回路１５２とインバータ回路１５３は、所望のゲート
速度を得るのに必要なＭＯＳチャネル幅ＷのＭＯＳで構
成されているので、Ｒ−Ｓフリップフロップ回路とし
て、所望の回路速度を得ることができる。
タ回路１５２とインバータ回路１５３は、所望のゲート
速度を得るのに必要なＭＯＳチャネル幅ＷのＭＯＳで構
成されているので、Ｒ−Ｓフリップフロップ回路とし
て、所望の回路速度を得ることができる。
【００５４】このように、本実施例においては、所望の
ゲート速度を得るのに必要なＭＯＳチャネル幅Ｗの１／
２のサイズのＰＭＯＳとＮＭＯＳのペアを２ペア設ける
ようにしているため、所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＰＭＯＳとＮ
ＭＯＳのペアで構成されるゲート回路同士を並列に接続
して配線チャネルに出力することとしている。また、内
部回路は、標準負荷で所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＰＭＯＳとＮ
ＭＯＳのペアで構成することによって、入力容量を小さ
くしている。従って、所望の回路速度を有する複雑なゲ
ート回路、例えばＲ−Ｓフリップフロップ回路を２個の
基本セルで、一層目及び二層目のメタル配線にはみ出し
配線を生じることなく、効率よく構成することができ
る。
ゲート速度を得るのに必要なＭＯＳチャネル幅Ｗの１／
２のサイズのＰＭＯＳとＮＭＯＳのペアを２ペア設ける
ようにしているため、所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＰＭＯＳとＮ
ＭＯＳのペアで構成されるゲート回路同士を並列に接続
して配線チャネルに出力することとしている。また、内
部回路は、標準負荷で所望のゲート速度を得るのに必要
なＭＯＳチャネル幅Ｗの１／２のサイズのＰＭＯＳとＮ
ＭＯＳのペアで構成することによって、入力容量を小さ
くしている。従って、所望の回路速度を有する複雑なゲ
ート回路、例えばＲ−Ｓフリップフロップ回路を２個の
基本セルで、一層目及び二層目のメタル配線にはみ出し
配線を生じることなく、効率よく構成することができ
る。
【００５５】これに対し、標準負荷で所望のゲート速度
を得るのに必要なＭＯＳチャネル幅の１／２のサイズの
ＰＭＯＳとＮＭＯＳのペアが準備されていない従来例で
は、例えば、Ｒ−Ｓフリップフロップ回路の構成に、３
ＢＣ必要になり、入力容量も大きい。また、図２０に示
した従来例では、ＭＯＳ上のチャネル数が少ないので、
１層目のメタル配線や２層目のメタル配線のはみ出し配
線無しで、複雑なマクロセルを構成することは困難であ
る。
を得るのに必要なＭＯＳチャネル幅の１／２のサイズの
ＰＭＯＳとＮＭＯＳのペアが準備されていない従来例で
は、例えば、Ｒ−Ｓフリップフロップ回路の構成に、３
ＢＣ必要になり、入力容量も大きい。また、図２０に示
した従来例では、ＭＯＳ上のチャネル数が少ないので、
１層目のメタル配線や２層目のメタル配線のはみ出し配
線無しで、複雑なマクロセルを構成することは困難であ
る。
【００５６】次に、基本セルの高さとしてどの程度が適
切かの検討を図１６及び図１７を用いて説明する。
切かの検討を図１６及び図１７を用いて説明する。
【００５７】図１６は、図１に示す基本セルの高さを代
えた場合の実装率と使用可能基本セル数を理論及びＤＡ
（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）などの経験を
基に、マクロセル構成時のはみ出し配線がないと仮定し
て試算した結果を示す。
えた場合の実装率と使用可能基本セル数を理論及びＤＡ
（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）などの経験を
基に、マクロセル構成時のはみ出し配線がないと仮定し
て試算した結果を示す。
【００５８】この場合、基本セルが大きくなるほど、基
本セル当たりの配線チャネルが増えるので、実装率が向
上する。一方、使用可能基本セル数は、実装率が１００
％に達するまでは、基本セルを大きくして搭載基本セル
数が減っても実装率が増加するのでほぼ一定値を保っこ
とがわかる。しかし、実装率が１００％に達した後は、
それ以上基本セルを大きくすると、使用可能基本セル数
は、基本セルを大きくするにつれて減少する。また基本
セルの高さが３０ピッチ程度まで大きくなっても、ＬＳ
Ｉチップに搭載できる基本セル数は減るが、実質の数、
使用可能基本セル数は同等であることがわかる。しか
し、基本セルの高さが２０ピッチではマクロセル構成時
にはみ出し配線が生じるので、２４ピッチの場合に比ベ
て使用可能基本セル数が減少する。
本セル当たりの配線チャネルが増えるので、実装率が向
上する。一方、使用可能基本セル数は、実装率が１００
％に達するまでは、基本セルを大きくして搭載基本セル
数が減っても実装率が増加するのでほぼ一定値を保っこ
とがわかる。しかし、実装率が１００％に達した後は、
それ以上基本セルを大きくすると、使用可能基本セル数
は、基本セルを大きくするにつれて減少する。また基本
セルの高さが３０ピッチ程度まで大きくなっても、ＬＳ
Ｉチップに搭載できる基本セル数は減るが、実質の数、
使用可能基本セル数は同等であることがわかる。しか
し、基本セルの高さが２０ピッチではマクロセル構成時
にはみ出し配線が生じるので、２４ピッチの場合に比ベ
て使用可能基本セル数が減少する。
【００５９】図１７は、図１の基本セルの高さを代えた
場合の２入力ＮＡＮＤゲートの標準的な負荷におけるゲ
ート遅延時間の計算値を示したものである。
場合の２入力ＮＡＮＤゲートの標準的な負荷におけるゲ
ート遅延時間の計算値を示したものである。
【００６０】図１７から分かるように、基本セルの高さ
を２４ピッチより大きくしても速度の向上は小さいこと
が分かる。そして各種論理回路の構成には、最低２０ピ
ッチあればよいが、以上の検討結果から、すなわち論理
回路やメモリセル回路の構成のしやすさや効率、使用可
能基本セル数、ゲートスピードなどの点を考慮すると、
基本セルの高さとしては、２４〜３０ピッチが望まし
い。
を２４ピッチより大きくしても速度の向上は小さいこと
が分かる。そして各種論理回路の構成には、最低２０ピ
ッチあればよいが、以上の検討結果から、すなわち論理
回路やメモリセル回路の構成のしやすさや効率、使用可
能基本セル数、ゲートスピードなどの点を考慮すると、
基本セルの高さとしては、２４〜３０ピッチが望まし
い。
【００６１】このように、本実施例によれば、メモリ密
度が高く、また所望のゲート速度を有するゲート回路、
例えば、２入力ＮＡＮＤ回路を１個の基本セルで、二層
目のメタル配線のはみ出し配線を生じることなく、効率
よく構成することができる。また所望の回路速度を有す
る複雑なゲート回路、例えば、Ｒ−Ｓフリップフロップ
回路を２個の基本セルで、入力容量を小さく、メタル配
線のはみ出し配線を生じることなく、効率よく構成する
ことができる。更にＸ方向における配線の刻みを基本セ
ルの高さの１／４刻みにすることができる。
度が高く、また所望のゲート速度を有するゲート回路、
例えば、２入力ＮＡＮＤ回路を１個の基本セルで、二層
目のメタル配線のはみ出し配線を生じることなく、効率
よく構成することができる。また所望の回路速度を有す
る複雑なゲート回路、例えば、Ｒ−Ｓフリップフロップ
回路を２個の基本セルで、入力容量を小さく、メタル配
線のはみ出し配線を生じることなく、効率よく構成する
ことができる。更にＸ方向における配線の刻みを基本セ
ルの高さの１／４刻みにすることができる。
【００６２】また前記各実施例においては、基本セルを
Ｙ方向に配置するに際しては、ＰＭＯＳ，ＮＭＯＳ，Ｐ
ＭＯＳ，ＮＭＯＳの順序で配置するものについて述べた
が、ＮＭＯＳ，ＰＭＯＳ，ＮＭＯＳ，ＰＭＯＳの順序と
することも可能であり、また、ＰＭＯＳ，ＮＭＯＳ，Ｎ
ＭＯＳ，ＰＭＯＳの順序とすることもできる。更にＮＭ
ＯＳ，ＰＭＯＳ，ＰＭＯＳ，ＮＭＯＳの順序とすること
もできる。
Ｙ方向に配置するに際しては、ＰＭＯＳ，ＮＭＯＳ，Ｐ
ＭＯＳ，ＮＭＯＳの順序で配置するものについて述べた
が、ＮＭＯＳ，ＰＭＯＳ，ＮＭＯＳ，ＰＭＯＳの順序と
することも可能であり、また、ＰＭＯＳ，ＮＭＯＳ，Ｎ
ＭＯＳ，ＰＭＯＳの順序とすることもできる。更にＮＭ
ＯＳ，ＰＭＯＳ，ＰＭＯＳ，ＮＭＯＳの順序とすること
もできる。
【００６３】基本セルを構成するに際しては、ゲート電
極２，３とゲート電極５，６を分離し、更にゲート電極
８，９とゲート電極１１，１２を分離したものについて
述べたが、各ゲート電極を互いに接続するようにしても
よい。
極２，３とゲート電極５，６を分離し、更にゲート電極
８，９とゲート電極１１，１２を分離したものについて
述べたが、各ゲート電極を互いに接続するようにしても
よい。
【００６４】次に、本発明の他の実施例を図１８及び図
１９に従って説明する。
１９に従って説明する。
【００６５】本実施例は、ＢｉＣＭＯＳの２入力ＮＡＮ
Ｄを構成したものであり、図１の基本セルにバイポーラ
トランジスタ２００が付加されている。
Ｄを構成したものであり、図１の基本セルにバイポーラ
トランジスタ２００が付加されている。
【００６６】図１８に示すＮＡＮＤ回路は、一対のＰＭ
ＯＳ２１１、一対のＮＭＯＳ２１０、一対のＮＭＯＳ２
１４、一対のＮＭＯＳ２１５、一対のＰＭＯＳ２１３、
バイポーラトランジスタ２００から構成されている。各
ＰＭＯＳ２１１はバイポーラトランジスタ２００の駆動
用として用いられており、２つのＮＭＯＳ２１０はバイ
ポーラトランジスタ２００のベース電荷引き抜き用とし
て用いられている。２つのＮＭＯＳ２１４と２つのＮＭ
ＯＳ２１５はそれぞれ出力段を構成し、ゲート電極が互
いに交差した状態で入力端子に接続されている。これ
は、論理スレッショルド電圧に対する入力端子の依存性
を少なくするためである。一方、２つのＰＭＯＳ２１３
は、出力のハイレベルを完全に電源電位までプルアップ
するために設けられている。更に出力の立ち上がり時間
を早めるために、２つのＮＭＯＳ２１４と２つのＮＭＯ
Ｓ２１５が互いに並列接続されている。
ＯＳ２１１、一対のＮＭＯＳ２１０、一対のＮＭＯＳ２
１４、一対のＮＭＯＳ２１５、一対のＰＭＯＳ２１３、
バイポーラトランジスタ２００から構成されている。各
ＰＭＯＳ２１１はバイポーラトランジスタ２００の駆動
用として用いられており、２つのＮＭＯＳ２１０はバイ
ポーラトランジスタ２００のベース電荷引き抜き用とし
て用いられている。２つのＮＭＯＳ２１４と２つのＮＭ
ＯＳ２１５はそれぞれ出力段を構成し、ゲート電極が互
いに交差した状態で入力端子に接続されている。これ
は、論理スレッショルド電圧に対する入力端子の依存性
を少なくするためである。一方、２つのＰＭＯＳ２１３
は、出力のハイレベルを完全に電源電位までプルアップ
するために設けられている。更に出力の立ち上がり時間
を早めるために、２つのＮＭＯＳ２１４と２つのＮＭＯ
Ｓ２１５が互いに並列接続されている。
【００６７】図１９は図１８に示す２入力ＮＡＮＤの配
置列を示す。図１９において、バイポーラトランジスタ
２００は、コレクタ領域２０１とベース領域２０２及び
エミッタ領域２０３から構成されている。そして２連の
ＰＭＯＳ１Ａで一対のＰＭＯＳ２１１を構成し、２連の
ＮＭＯＳ４Ａで一対のＮＭＯＳ２１０を構成している。
また２連のＰＭＯＳ７Ａで一対のＰＭＯＳ２１３を構成
し、２連のＮＭＯＳ１０Ａで一対のＮＭＯＳ２１４を構
成している。更に２連のＮＭＯＳ１０Ｂで一対のＮＭＯ
Ｓ２１５を構成している。そして各半導体素子を構成す
るに際しては、実線で示した一層目のメタル配線とＭＯ
Ｓ、バイポーラトランジスタの素子がコンタクト孔（黒
丸印）を介して接続されていると共に、一層目のメタル
配線と破線で示した二層目のメタル配線がスルーホール
（×印）を介して接続されている。
置列を示す。図１９において、バイポーラトランジスタ
２００は、コレクタ領域２０１とベース領域２０２及び
エミッタ領域２０３から構成されている。そして２連の
ＰＭＯＳ１Ａで一対のＰＭＯＳ２１１を構成し、２連の
ＮＭＯＳ４Ａで一対のＮＭＯＳ２１０を構成している。
また２連のＰＭＯＳ７Ａで一対のＰＭＯＳ２１３を構成
し、２連のＮＭＯＳ１０Ａで一対のＮＭＯＳ２１４を構
成している。更に２連のＮＭＯＳ１０Ｂで一対のＮＭＯ
Ｓ２１５を構成している。そして各半導体素子を構成す
るに際しては、実線で示した一層目のメタル配線とＭＯ
Ｓ、バイポーラトランジスタの素子がコンタクト孔（黒
丸印）を介して接続されていると共に、一層目のメタル
配線と破線で示した二層目のメタル配線がスルーホール
（×印）を介して接続されている。
【００６８】更にＶｃｃ電源線５０，５２がＸ方向に布
線されていると共に、ＧＮＤ電源線５１，５３がＸ方向
に配線されている。また基板あるいはウエル電位固定用
の拡散領域は、コンタクト孔を介して所定の電位に固定
されている。
線されていると共に、ＧＮＤ電源線５１，５３がＸ方向
に配線されている。また基板あるいはウエル電位固定用
の拡散領域は、コンタクト孔を介して所定の電位に固定
されている。
【００６９】なお、前記実施例では、２連のＰＭＯＳ１
Ｂ、２連のＮＭＯＳ４Ｂ、２連のＰＭＯＳ７Ｂのエリア
が未使用状態となっているが、この領域にＣＭＯＳ回路
を形成すれば無駄はほとんど生じない。
Ｂ、２連のＮＭＯＳ４Ｂ、２連のＰＭＯＳ７Ｂのエリア
が未使用状態となっているが、この領域にＣＭＯＳ回路
を形成すれば無駄はほとんど生じない。
【００７０】このように、本実施例によれば、ＭＯＳと
バイポーラトランジスタを含む基本セルによってＢｉＣ
ＭＯＳの２入力ＮＡＮＤを構成する場合でも、メタル配
線にはみ出し配線が生じることなく配線することができ
る。
バイポーラトランジスタを含む基本セルによってＢｉＣ
ＭＯＳの２入力ＮＡＮＤを構成する場合でも、メタル配
線にはみ出し配線が生じることなく配線することができ
る。
【００７１】また、前記実施例では、ＭＯＳトランジス
タのサイズを全て等しいものを用いが、これらのサイズ
を必要に応じて変更することも可能である。例えば、２
連のＮＭＯＳ４Ａのサイズを小さくし、２連のＮＭＯＳ
１０Ａのサイズを大きくすることができる。
タのサイズを全て等しいものを用いが、これらのサイズ
を必要に応じて変更することも可能である。例えば、２
連のＮＭＯＳ４Ａのサイズを小さくし、２連のＮＭＯＳ
１０Ａのサイズを大きくすることができる。
【００７２】この他に、２連のＮＭＯＳ１０ＡのＹ方向
における下側に、２連のＮＭＯＳを付加することも可能
である。この場合、ＢｉＣＭＯＳゲートの出力段を構成
するＮＭＯＳは２連のＮＭＯＳ１０Ａとその下側に配置
される２連のＮＭＯＳで形成すればよいことになる。こ
のような構成にすると、通常のサイズのＣＭＯＳ回路を
余ったＣＭＯＳで構成することができる。
における下側に、２連のＮＭＯＳを付加することも可能
である。この場合、ＢｉＣＭＯＳゲートの出力段を構成
するＮＭＯＳは２連のＮＭＯＳ１０Ａとその下側に配置
される２連のＮＭＯＳで形成すればよいことになる。こ
のような構成にすると、通常のサイズのＣＭＯＳ回路を
余ったＣＭＯＳで構成することができる。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
信号線幅の電源線に接続されるコンタク孔の他に、ＭＯ
Ｓチャネル幅内のコンタクト孔として電源線の両脇に配
置されるコンタクト孔とこのコンタクト孔のうち一方に
隣接するコンタクト孔を電源線と交差する方向に沿って
形成するようにしたため、回路を構成するのにはみ出し
配線が生じるのを抑制することができ、実装率の向上を
図ることができる。更に、少サイズの一対のＰＭＯＳと
一対のＮＭＯＳを１ペアとして２ペアで基本セルを構成
し、基本セルの各ペアを並列接続するようにしたため、
ゲート速度の高速化及びメモリ密度の高密度化を図るこ
とができると共に実際の使用効率の高い基本セルを構成
することができる。
信号線幅の電源線に接続されるコンタク孔の他に、ＭＯ
Ｓチャネル幅内のコンタクト孔として電源線の両脇に配
置されるコンタクト孔とこのコンタクト孔のうち一方に
隣接するコンタクト孔を電源線と交差する方向に沿って
形成するようにしたため、回路を構成するのにはみ出し
配線が生じるのを抑制することができ、実装率の向上を
図ることができる。更に、少サイズの一対のＰＭＯＳと
一対のＮＭＯＳを１ペアとして２ペアで基本セルを構成
し、基本セルの各ペアを並列接続するようにしたため、
ゲート速度の高速化及びメモリ密度の高密度化を図るこ
とができると共に実際の使用効率の高い基本セルを構成
することができる。
【図１】本発明の一実施例を示す基本セルの構成図であ
る。
る。
【図２】複数の基本セルをＸ方向に配置したときの配置
列を示す図である。
列を示す図である。
【図３】複数の基本セルをＹ方向に配置したときの配置
列を示す図である。
列を示す図である。
【図４】１−Ｒ／Ｗ用のメモリセル回路図である。
【図５】基本セルを用いて、１−Ｒ／Ｗ用のメモリセル
回路を構成したときの配置列を示す図である。
回路を構成したときの配置列を示す図である。
【図６】２ポートのメモリセル回路図である。
【図７】基本セルを用いて２ポートのメモリセル回路を
構成したときの配置列を示す図である。
構成したときの配置列を示す図である。
【図８】デュアルポートのメモリセル回路図である。
【図９】シングルポートのメモリセル回路図である。
【図１０】基本セルを用いてシングルポートのメモリセ
ル回路を構成したときの配置列を示す図である。
ル回路を構成したときの配置列を示す図である。
【図１１】２入力ＮＡＮＤ回路図である。
【図１２】２入力ＮＡＮＤ回路の具体的回路構成図であ
る。
る。
【図１３】基本セルを用いて一対の２入力ＮＡＮＤ回路
を構成したときの配置列を示す図である。
を構成したときの配置列を示す図である。
【図１４】Ｒ−Ｓフリップフロップ回路図である。
【図１５】基本セルを用いてＲ／Ｓフリップフロップ回
路を構成したときの配置列を示す図である。
路を構成したときの配置列を示す図である。
【図１６】基本セルの高さと使用可能基本セル数及び実
装率との関係を示す特性図である。
装率との関係を示す特性図である。
【図１７】基本セルの高さとゲート遅延時間との関係を
示す特性図である。
示す特性図である。
【図１８】ＢｉＣＭＯＳの２入力ＮＡＮＤ回路図であ
る。
る。
【図１９】基本セルを用いてＢｉＣＭＯＳの２入力ＮＡ
ＮＤを構成したときの配置列を示す図である。
ＮＤを構成したときの配置列を示す図である。
【図２０】従来の基本セルの構成図である。
１ ＰＭＯＳ ２，３ ゲート電極 ４ ＮＭＯＳ ５，６ ゲート電極 ７ ＰＭＯＳ ８，９ ゲート電極 １０ ＮＭＯＳ １１，１２ ゲート電極 １３，１５ Ｎ形拡散層領域 １４，１６ Ｂ形拡散層領域 １７，１７Ａ コンタクト孔 １８ ＭＯＳ部 １９ 拡散層領域部 ５０，５２ Ｖｃｃ電源線 ５１，５３ ＧＮＤ電源線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 順彦 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (72)発明者 堀野 望 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (56)参考文献 特開 平３−22477（ＪＰ，Ａ) 特開 平５−13728（ＪＰ，Ａ) 特開 平２−3279（ＪＰ，Ａ) 特開 平３−250664（ＪＰ，Ａ) 特開 平４−291597（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/82 H01L 21/8244 H01L 27/11
Claims (10)
- 【請求項１】 回路基板上に積層され、半導体素子が形
成される半導体素子形成層と、前記半導体素子形成層上
に形成され、前記半導体素子にコンタクト孔を介して給
電する電源線と信号線とを含む配線層とを有するマスタ
ースライス型半導体集積回路装置であって、 それぞれ前記電源線の延伸する方向であるＸ方向に並ん
で形成された２つのＰＭＯＳで構成される複数のＰＭＯ
Ｓ単位と、 それぞれ前記Ｘ方向に並んで形成された２つのＮＭＯＳ
で構成される複数のＮＭＯＳ単位とを有し、 前記複数のＰＭＯＳ単位の各々に含まれるＰＭＯＳの ゲ
ート電極は、他のＰＭＯＳ単位に含まれるＰＭＯＳのゲ
ート電極と一体化されていない分離電極として形成され
ており、 前記複数のＮＭＯＳ単位の各々に含まれるＮＭＯＳの ゲ
ート電極は、他のＮＭＯＳ単位に含まれるＮＭＯＳのゲ
ート電極と一体化されていない分離電極として形成され
ており、 前記複数のＰＭＯＳ単位は、少なくとも第１及び第２の
ＰＭＯＳ単位を含み、 前記複数のＮＭＯＳ単位は、少なくとも第１及び第２の
ＮＭＯＳ単位を含み、 前記第１のＰＭＯＳ単位と、前記第１のＰＭＯＳ単位に
前記Ｘ方向と交差するＹ方向に並んで配置される第１の
ＮＭＯＳ単位と、前記第１のＮＭＯＳ単位に前記Ｙ方向
に並んで配置される第２のＰＭＯＳ単位と、前記第２の
ＰＭＯＳ単位に前記Ｙ方向に並んで配置される第２のＮ
ＭＯＳ単位とを基本セルとし、 前記信号線は、前記基本セルを単位として自動配線を行
って決定された経路を 有することを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、前記基本セル内の前記第１のＰＭＯＳ単位と前
記第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰ
ＭＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアと
し、 前記基本セル内の前記第１ペアにより形成される第１論
理回路と、 前記基本セル内の前記第２ペアにより形成され、前記第
１論理回路と同じ論理機能を有する第２論理回路とを有
し、 前記第１論理回路及び第２論理回路は、その入力同士及
び出力同士が結線されている ことを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項２に記載の半導体集積回路装置に
おいて、前記基本セル内の前記第１ペアにより形成され
る、 第１の２入力ＮＡＮＤ回路と、 前記基本セル内の前記第２ペアにより形成される、第２
の２入力ＮＡＮＤ回路とを有し、 前記第１の２入力ＮＡＮＤ回路と前記第２の２入力ＮＡ
ＮＤ回路は、入力部同士、出力部同士が接続され、並列
接続される ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１に記載の半導体集積回路装置に
おいて、前記基本セル内の前記第１のＰＭＯＳ単位と前
記第１のＮＭＯＳ単位とを第１ペアとし、前記第２のＰ
ＭＯＳ単位と前記第２のＮＭＯＳ単位とを第２ペアと
し、 第１の基本セルと、前記第２方向に前記第１の基本セル
と並ぶ第２の基本セルとを含み、 前記第１の基本セル内の、第１ペアにより形成される、
第１の２入力ＮＡＮＤ回路と、 前記第１の基本セル内の、第２ペアにより形成される、
第２の２入力ＮＡＮＤ回路と、 前記第２の基本セル内の第１ぺアにより形成される第１
のインバータ回路と、 前記第２の基本セル内の第２ペアにより形成される第２
のインバータ回路とを有し、 前記第１の２入力ＮＡＮＤ回路の出力部は、前記第１の
インバータ回路の入力部に接続され、前記第２の２入力
ＮＡＮＤ回路の出力部は、前記第２のインバータ回路の
入力部に接続され、前記第１の２入力ＮＡＮＤ回路の出
力部は、前記第２の２入力ＮＡＮＤ回路の入力部に接続
され、前記第２の２入力ＮＡＮＤ回路の出力部は、前記
第１の２入力ＮＡＮＤ回路の入力部に接続され、フリッ
プフロップ回路を形成する ことを特徴とする半導体集積
回路装置。 - 【請求項５】 請求項１に記載の半導体集積回路装置に
おいて、 各半導体素子のＭＯＳチャネル幅内の前記コンタクト孔
のうちの少なくとも４つが、そのうちの１つのコンタク
ト孔が前記電源線に接続され、 ２つのコンタクト孔が前記電源線の一方の側に設けら
れ、１つのコンタクト孔が前記電源線の他方の側に設け
られ、 前記コンタクト孔が前記電源線に交差する直線上に形成
され、 前記電源線は、前記ＰＭＯＳの半導体素子形成層及び前
記ＮＭＯＳの半導体素子形成層内の信号線の幅と同じ幅
を有する ことを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１に記載の半導体集積回路装置に
おいて、前記基本セルの電源線と交差する方向の長さ
は、配線層の配線ピッチで２４ピッチから３０ピッチの
うちいずれかのピッチに設定されていることを特徴とす
る半導体集積回路装置。 - 【請求項７】 請求項１に記載の半導体集積回路装置に
おいて、前記基本セルを構成する半導体素子のうちペア
となるＰＭＯＳ単位とＮＭＯＳ単位の各ゲート電極が互
いに接続されていることを特徴とする半導体集積回路装
置。 - 【請求項８】 請求項１に記載の半導体集積回路装置に
おいて、前記基本セルが、複数組電源線に沿って配列さ
れ、二組の前記基本セルに対して、基板またはウエル電
位固定用の拡散層領域群が一つ配置されていることを特
徴とする半導体集積回路装置。 - 【請求項９】 入力と出力とが互いに交差接続されてな
る一対のインバータ回路からなる情報保持部と、該情報
保持部の相補関係に有る一対の入出力ノードと相補デー
タ線との間に設けられ、書き込み動作の時には両方とも
オン状態にされ、読み出し動作の時には一方のみがオン
状態にされる一対のトランスファＭＯＳＦＥＴとを含む
メモリセルがマトリックス配置されてなるメモリ回路を
備えてなることを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項９に記載の半導体集積回路装置
において、前記読み出し動作の時にオン状態にされるト
ランスファゲートＭＯＳＦＥＴを通して出力信号が伝え
られる情報保持部を構成するインバータ回路は、それと
入力と出力が互いに交差接続される他方のインバータ回
路に対して出力インピーダンスが小さくされるものであ
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314693A JP3277339B2 (ja) | 1993-04-20 | 1993-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09314693A JP3277339B2 (ja) | 1993-04-20 | 1993-04-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310688A JPH06310688A (ja) | 1994-11-04 |
| JP3277339B2 true JP3277339B2 (ja) | 2002-04-22 |
Family
ID=14074401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09314693A Expired - Fee Related JP3277339B2 (ja) | 1993-04-20 | 1993-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277339B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3852729B2 (ja) | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
| JP2005333084A (ja) * | 2004-05-21 | 2005-12-02 | Nec Electronics Corp | 半導体記憶装置 |
-
1993
- 1993-04-20 JP JP09314693A patent/JP3277339B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310688A (ja) | 1994-11-04 |
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Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 7 |
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