JP2920320B2 - ゲートアレイの基本セル - Google Patents
ゲートアレイの基本セルInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
て、トランジスタのマスクパターンを規則的なアレイ構
造に標準化し、上層の配線パターンのマスクだけをユー
ザの希望に応じて変更することにより短納期でカスタム
LSIを設計/製造する手法である。トランジスタは、NAN
D/NOR等の論理ゲートを構成するに容易なように配置さ
れており、その最小繰り返し単位を基本セルと呼ぶ。本
発明は、基本セルの構成法に関するものである。
して用いられる。しかし、集積度の向上にともない、論
理LSIにメモリを混載したいというユーザの要求も高ま
りつつあり、1つの基本セルで1ビットのメモリセルを
実現できるような基本セル構成も用いられるようになっ
た。このような従来の基本セルの構成例を第8図に、そ
の等価回路を第9図に示す。
chMOSトランジスタである。Q1〜Q4は、論理ゲートを構
成するトランジスタとして用いられる。2層配線を用い
て2入力NANDを実現する場合の結線例を第10図、その等
価回路を第11図に示す。第10図において、黒丸印はMOS
トランジスタのソースまたはドレインまたはゲート電極
へのコンタクト、実線は1層目配線、破線は2層目配
線、VCCはハイレベル電源、VSSはロウレベル電源、A1,A
2はNANDゲートの入力、fはNANDゲートの出力を示す。
メモリセルを実現する場合の結線関係を第12図、その等
価回路を第13図に示す。Q1〜Q4は情報を記憶するフリプ
フロップ、Q5〜Q8は各ポートに対応つげられた2対のセ
ル選択スイッチを構成している。WL1,WL2はワード線、B
L1,BL2,▲▼,▲▼はビット線を示す。
ゲートを構成した場合に十分な速度性能を実現できるよ
うに選択される。CMOS回路では論理ゲートの出力の立ち
上がり遅延と立ち下がり遅延は、同等であるのが望まし
いとされている。そのため、Ph-chMOSトランジスタQ1お
よびQ2のチャネル幅は、N-chMOSトランジスタQ3およびQ
4のチャネル幅と同等か、若干大きめに設定される。
メモリセルの場合、メモリ動作の主役を担うのはN-chMO
Sトランジスタであり、P-chMOSトランジスタQ1およびQ2
は情報の保持特性を改善するために用いられる。P-chMO
SトランジスタQ1およびQ2のチャネル幅すなわち利得
は、メモリセルの書込み特性に影響を与え、チャネル幅
が大きすぎると書込みが難しくなる。従来は、セル選択
スイッチに用いるMOSトランジスタQ5からQ8のチャネル
幅を大きく設定することにより、上記の問題に対処して
きた。しかし、(1)基本セルのサイズが大きくなる、
(2)メモリを構成した場合に微小信号動作をするビッ
ト線の寄生容量が大きくなり、十分な速度性能を得られ
ない等の問題があった。
もので、その目的は、メモリセルを実現した場合に高速
動作が可能な基本セルを少ない面積で実現することにあ
る。
たはドレイン領域を共有する第1の導電型の第1、第2
のトランジスタと、前記第1、第2のトランジスタとチ
ャネル幅がほぼ等しいソース領域またはドレイン領域を
共有する第2の導電型の第3、第4のトランジスタと、
前記第3、第4のトランジスタよりもチャネル幅の小さ
いソース領域またはドレイン領域を共有する第2の導電
型の第5、第6のトランジスタと、前記第3、第4のト
ランジスタよりもチャネル幅の小さいソース領域または
ドレイン領域を共有する第2の導電型の第7、第8のト
ランジスタとを有し、前記第1、第3、第5、第7のト
ランジスタが直線上に配置され、前記第2、第4、第
6、第8のトランジスタが直線上に配置された1セルで
1ビットのメモリセルを実現可能なゲートアレイ用基本
セルにおいて、前記第1、第2のトランジスタよりもチ
ャネル幅の小さいソース領域またはドレイン領域を共有
する第1の導電型の第9、第10のトランジスタを、前記
第9のトランジスタが前記第1、第3、第5、第7のト
ランジスタと直線上に配置され、前記第10のトランジス
タが前記第2、第4、第6、第8のトランジスタと直線
上に配置されるように、前記第1、第2のトランジスタ
の近傍に配置することを特徴とするゲートアレイの基本
セルを発明の要旨とするものである。
なゲートアレイ用基本セルにおいて、論理ゲートを構成
する場合とメモリセルを構成する場合で、メモリセル選
択スイッチ構成用のMOSトランジスタと導電型(P-chま
たはN-ch)が異なるMOSトランジスタの利得を可変に出
来るように、2組のMOSトランジスタで構成する。この
ことによって、メモリセルを構成する場合の最適なP-ch
MOSトランジスタとN-chMOSトランジスタの利得の比率を
得ることができる。
は一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
を示す。
Q3〜Q8はN-chMOSトランジスタである。論理ゲートはQ1
〜Q4を用いて構成される。メモリセルは、Q5〜Q10によ
って構成され、P-chMOSトランジスタQ9,Q10はN-chMOSト
ランジスタQ3,Q4と対でフリップフロップを構成するこ
とを前提に利得を選択してある。また第1図の等価回路
を第2図に示す。
ルを構成した例について、結線関係と等価回路をそれぞ
れ第3図,第4図に示す。第3図,第4図において、V
CCはハイレベル電源、VSSはロウレベル電源、WL1,WL2は
ワード線、BL1,BL2,▲▼,▲▼はビット線
を示す。フリップフロップをQ3,Q4,Q9,Q10で構成し、セ
ル選択トランジスタをQ5〜Q8で構成する。Q1とQ2は使用
しない。P-chMOSトランジスタQ9,Q10のチャネル幅はメ
モリセルを構成するように選択されているので、従来例
の基本セルを用いた場合と異なり、動作マージンを確保
しやすい。またP-chMOSトランジスタのチャネル幅を小
さくしたことにより、メモリセル選択スイッチ用トラン
ジスタQ5〜Q8のチャネル幅を小さくできるので、ビット
線の寄生容量を抑えることが可能であり、高速動作が期
待できる。
して第11図と同様に構成される。この場合、Q9,Q10はQ5
〜Q8と同様に配線領域として利用するか、あるいはQ9,Q
10のソースとドレインをそれぞれQ1,Q2のソース,ドレ
インと並列に接続して論理ゲートを構成するP-chMOSト
ランジスタのチャネル幅を増加させることも可能であ
る。
の実施例は第1図に示した第1の実施例において、Q1と
Q9,Q2とQ10で、それぞれソースまたはドレインを接続し
た構成である。レイアウトが異なるだけで効果は同じで
ある。
第1の実施例において、Q1,Q2とQ9,Q10の位置を入れ換
えた構成も可能であり、同様の効果が期待できる。
において各々のトランジスタの導電型(P-chまたはN-c
h)を逆にした構成も可能であり、同様の効果が期待で
きる。
セル内にメモリセル用の小型のMOSトランジスタを設け
ている。これにより、論理ゲート向きのP-chMOSトラン
ジスタとN-chMOSトランジスタの利得の比率を変えず
に、メモリセルを構成する場合の最適なP-chMOSトラン
ジスタとN-chMOSトランジスタの利得の比率を得ること
ができる。また、動作マージンの確保が容易になるの
で、メモリセル選択スイッチ構成用MOSトランジスタの
チャネル幅を小さくできる等の利点がある。従って、本
発明の基本セルを適用すれば、ゲートアレイによって実
現されるオンチップメモリの速度性能と動作マージン
を、論理ゲートの速度性能を損なうことなく、少ない面
積で確保できるので効果が大きい。
図は第1図の等価回路を示し、第3図は第1の実施例を
用いてメモリセルを構成する場合の結線関係を示し、第
4図は第3図の等価回路を示し、第5図及び第6図は本
発明の第2の実施例を示し、第7図は本発明の第3の実
施例を示し、第8図は従来の基本セルを示し、第9図は
第8図の等価回路を示し、第10図は従来の基本セルを用
いて2入力NANDを構成する場合の結線関係を示し、第11
図は第10図の等価回路を示し、第12図は従来の基本セル
でメモリセルを構成する場合の結線関係を示し、第13図
は第12図の等価回路を示す。 Q1,Q2,Q9.Q10……P-chMOSトランジスタ Q3〜Q8……N-chMOSトランジスタ BL1,BL2,▲▼,▲▼……ビット線 WL1,WL2……ワード線 A1,A2……NANDゲートの入力 f……NANDゲートの出力 VCC……電源(HIGHレベル) VSS……電源(LOWレベル)
Claims (1)
- 【請求項1】ソース領域またはドレイン領域を共有する
第1の導電型の第1、第2のトランジスタと、 前記第1、第2のトランジスタとチャネル幅がほぼ等し
いソース領域またはドレイン領域を共有する第2の導電
型の第3、第4のトランジスタと、 前記第3、第4のトランジスタよりもチャネル幅の小さ
いソース領域またはドレイン領域を共有する第2の導電
型の第5、第6のトランジスタと、 前記第3、第4のトランジスタよりもチャネル幅の小さ
いソース領域またはドレイン領域を共有する第2の導電
型の第7、第8のトランジスタとを有し、 前記第1、第3、第5、第7のトランジスタが直線上に
配置され、 前記第2、第4、第6、第8のトランジスタが直線上に
配置された1セルで1ビットのメモリセルを実現可能な
ゲートアレイ用基本セルにおいて、 前記第1、第2のトランジスタよりもチャネル幅の小さ
いソース領域またはドレイン領域を共有する第1の導電
型の第9、第10のトランジスタを、 前記第9のトランジスタが前記第1、第3、第5、第7
のトランジスタと直線上に配置され、 前記第10のトランジスタが前記第2、第4、第6、第8
のトランジスタと直線上に配置されるように、 前記第1、第2のトランジスタの近傍に配置することを
特徴とするゲートアレイの基本セル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208997A JP2920320B2 (ja) | 1990-08-06 | 1990-08-06 | ゲートアレイの基本セル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208997A JP2920320B2 (ja) | 1990-08-06 | 1990-08-06 | ゲートアレイの基本セル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0499064A JPH0499064A (ja) | 1992-03-31 |
JP2920320B2 true JP2920320B2 (ja) | 1999-07-19 |
Family
ID=16565606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2208997A Expired - Lifetime JP2920320B2 (ja) | 1990-08-06 | 1990-08-06 | ゲートアレイの基本セル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2920320B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
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JPH0851159A (ja) * | 1994-08-05 | 1996-02-20 | Mitsubishi Electric Corp | 半導体集積回路 |
US6442099B1 (en) * | 2001-04-18 | 2002-08-27 | Sun Microsystems, Inc. | Low power read scheme for memory array structures |
-
1990
- 1990-08-06 JP JP2208997A patent/JP2920320B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0499064A (ja) | 1992-03-31 |
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