JP3128086B2 - ゲートアレイの基本セル - Google Patents
ゲートアレイの基本セルInfo
- Publication number
- JP3128086B2 JP3128086B2 JP04072854A JP7285492A JP3128086B2 JP 3128086 B2 JP3128086 B2 JP 3128086B2 JP 04072854 A JP04072854 A JP 04072854A JP 7285492 A JP7285492 A JP 7285492A JP 3128086 B2 JP3128086 B2 JP 3128086B2
- Authority
- JP
- Japan
- Prior art keywords
- type diffusion
- diffusion region
- transistor
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 description 31
- 239000010410 layer Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】ゲートアレイは、ＬＳＩの設計、
製造プロセスにおいて、トランジスタを形成するための
下層のマスクパタンを規則的なアレイ構造に標準化し、
上層の配線のマスクだけを品種に応じて変更することに
より短納期でカスタムＬＳＩを製造する手段である。ト
ランジスタは、ＮＡＮＤ、ＮＯＲ等の論理ゲートを容易
に構成できるように配置されており、その最小の繰り返
し単位を基本セルと呼ぶ。本発明は、基本セルの構成法
に関するものである。
製造プロセスにおいて、トランジスタを形成するための
下層のマスクパタンを規則的なアレイ構造に標準化し、
上層の配線のマスクだけを品種に応じて変更することに
より短納期でカスタムＬＳＩを製造する手段である。ト
ランジスタは、ＮＡＮＤ、ＮＯＲ等の論理ゲートを容易
に構成できるように配置されており、その最小の繰り返
し単位を基本セルと呼ぶ。本発明は、基本セルの構成法
に関するものである。
【０００２】
【従来の技術】一般に、ゲートアレイは論理ＬＳＩの実
現手段として用いられる。従来のゲートアレイの基本セ
ルの構成例を図８に、等価回路を図９に示す。図８にお
いて、Ｑ１、Ｑ２はＰＭＯＳトランジスタ、Ｑ３、Ｑ４
はＮＭＯＳトランジスタである。図１０にこの基本セル
を用いて２入力ＮＡＮＤを構成した例を示す。このよう
な従来の基本セルでは、２入力ＮＡＮＤ等の論理ゲート
を効率良く構成できるように、ＰＭＯＳ、ＮＭＯＳ各々
１種類のゲート幅のトランジスタのみにより構成されて
いた。しかし、プロセスの微細化により搭載可能な論理
規模が大きくなると、ゲートアレイに高性能なメモリを
混載したいというユーザの要求が高まってきた。このよ
うなメモリを構成するためには、メモリセルを構成する
インバータと、その出力をビット線に接続するセル選択
トランジスタでは異なったゲート幅のトランジスタを用
いないと、メモリセルとして動作しないことが知られて
いる。従って、図８の従来の基本セルを用いてメモリを
構成する場合には、インバータを構成するトランジスタ
は、２つのトランジスタを並列に接続し、等価的に２倍
のゲート幅のトランジスタとしてインバータを構成し、
一方、セル選択トランジスタは１つのトランジスタを用
いることにより、インバータとセル選択トランジスタで
異なったゲート幅とすることによりメモリを実現してき
た。しかしこの場合、図８の基本セルを用いると、１ビ
ットのメモリセルを実現するために、４個の基本セルが
必要であるため、集積度が大幅に低下し、高密度なメモ
リが実現できない。
現手段として用いられる。従来のゲートアレイの基本セ
ルの構成例を図８に、等価回路を図９に示す。図８にお
いて、Ｑ１、Ｑ２はＰＭＯＳトランジスタ、Ｑ３、Ｑ４
はＮＭＯＳトランジスタである。図１０にこの基本セル
を用いて２入力ＮＡＮＤを構成した例を示す。このよう
な従来の基本セルでは、２入力ＮＡＮＤ等の論理ゲート
を効率良く構成できるように、ＰＭＯＳ、ＮＭＯＳ各々
１種類のゲート幅のトランジスタのみにより構成されて
いた。しかし、プロセスの微細化により搭載可能な論理
規模が大きくなると、ゲートアレイに高性能なメモリを
混載したいというユーザの要求が高まってきた。このよ
うなメモリを構成するためには、メモリセルを構成する
インバータと、その出力をビット線に接続するセル選択
トランジスタでは異なったゲート幅のトランジスタを用
いないと、メモリセルとして動作しないことが知られて
いる。従って、図８の従来の基本セルを用いてメモリを
構成する場合には、インバータを構成するトランジスタ
は、２つのトランジスタを並列に接続し、等価的に２倍
のゲート幅のトランジスタとしてインバータを構成し、
一方、セル選択トランジスタは１つのトランジスタを用
いることにより、インバータとセル選択トランジスタで
異なったゲート幅とすることによりメモリを実現してき
た。しかしこの場合、図８の基本セルを用いると、１ビ
ットのメモリセルを実現するために、４個の基本セルが
必要であるため、集積度が大幅に低下し、高密度なメモ
リが実現できない。
【０００３】そこで、予め基本セル内部にセル選択トラ
ンジスタを配置し、１つの基本セルで１ビットのメモリ
セルを実現できるような基本セル構成も用いられるよう
になった。このような従来の基本セルの構成例を図１１
に、等価回路を図１２に示す。図１１において、Ｑ１と
Ｑ２はＰＭＯＳ、Ｑ３〜Ｑ８はＮＭＯＳトランジスタで
ある。Ｑ１〜Ｑ４は論理ゲートを構成するために用いら
れ、Ｑ５〜Ｑ８はメモリを構成する場合のみ用いられ
る。この基本セルを用いた２入力ＮＡＮＤの結線例を図
１３、その等価回路を図１４に示す。図１３において、
黒丸印はＭＯＳトランジスタのソースまたはドレインま
たはゲート電極へのコンタクト、実線は１層配線、ＶＤ
Ｄはハイレベル電源、ＧＮＤはロウレベル電源、Ａ１，
Ａ２はＮＡＮＤゲートへの入力、ＹはＮＡＮＤゲートの
出力を示す。図１１に示した従来例において、１ビット
の２ポートメモリセルを実現する場合の結線関係を図１
５に、その等価回路を図１６に示す。Ｑ１〜Ｑ４は情報
を記憶するフリップフロップ、Ｑ５〜Ｑ８は各ポートに
対応付けられた２対のセル選択スイッチを構成してい
る。ＷＬ１、ＷＬ２はワード線、
ンジスタを配置し、１つの基本セルで１ビットのメモリ
セルを実現できるような基本セル構成も用いられるよう
になった。このような従来の基本セルの構成例を図１１
に、等価回路を図１２に示す。図１１において、Ｑ１と
Ｑ２はＰＭＯＳ、Ｑ３〜Ｑ８はＮＭＯＳトランジスタで
ある。Ｑ１〜Ｑ４は論理ゲートを構成するために用いら
れ、Ｑ５〜Ｑ８はメモリを構成する場合のみ用いられ
る。この基本セルを用いた２入力ＮＡＮＤの結線例を図
１３、その等価回路を図１４に示す。図１３において、
黒丸印はＭＯＳトランジスタのソースまたはドレインま
たはゲート電極へのコンタクト、実線は１層配線、ＶＤ
Ｄはハイレベル電源、ＧＮＤはロウレベル電源、Ａ１，
Ａ２はＮＡＮＤゲートへの入力、ＹはＮＡＮＤゲートの
出力を示す。図１１に示した従来例において、１ビット
の２ポートメモリセルを実現する場合の結線関係を図１
５に、その等価回路を図１６に示す。Ｑ１〜Ｑ４は情報
を記憶するフリップフロップ、Ｑ５〜Ｑ８は各ポートに
対応付けられた２対のセル選択スイッチを構成してい
る。ＷＬ１、ＷＬ２はワード線、
【数１】 を示している。さて、基本セルの設計では、Ｑ１〜Ｑ４
の回路定数は論理ゲートを構成した場合に十分な速度性
能を実現できるように選択される。ＣＭＯＳ回路では、
論理ゲートの出力の立ち上がり遅延と立ち下がり遅延が
同等であるのが望ましいとされている。そのため、ＰＭ
ＯＳトランジスタＱ１およびＱ２のゲート幅は、ＮＭＯ
ＳトランジスタＱ３およびＱ４のゲート幅と同等が若干
大きめに設定される。
の回路定数は論理ゲートを構成した場合に十分な速度性
能を実現できるように選択される。ＣＭＯＳ回路では、
論理ゲートの出力の立ち上がり遅延と立ち下がり遅延が
同等であるのが望ましいとされている。そのため、ＰＭ
ＯＳトランジスタＱ１およびＱ２のゲート幅は、ＮＭＯ
ＳトランジスタＱ３およびＱ４のゲート幅と同等が若干
大きめに設定される。
【０００４】一方、セル選択スイッチにＮＭＯＳトラン
ジスタを用いたメモリセルの場合、メモリ動作の主役を
担うのはＮＭＯＳトランジスタであり、ＰＭＯＳトラン
ジスタＱ１およびＱ２は情報の保持特性を改善するため
に用いられる。ＰＭＯＳトランジスタＱ１およびＱ２の
ゲート幅すなわち利得は、メモリセルの書き込み特性に
影響を与え、チャネル幅が大き過ぎると書き込みが難し
くなる。従来はセル選択スイッチに用いるＭＯＳトラン
ジスタＱ５からＱ８のチャネル幅を大きく設定すること
により上記の問題に対処してきた。しかし、（１）基本
セルのサイズが大きくなる、（２）メモリを構成した場
合に微少信号動作をするビット線の寄生容量が大きくな
り、十分な速度特性を得られない等の問題があった。
ジスタを用いたメモリセルの場合、メモリ動作の主役を
担うのはＮＭＯＳトランジスタであり、ＰＭＯＳトラン
ジスタＱ１およびＱ２は情報の保持特性を改善するため
に用いられる。ＰＭＯＳトランジスタＱ１およびＱ２の
ゲート幅すなわち利得は、メモリセルの書き込み特性に
影響を与え、チャネル幅が大き過ぎると書き込みが難し
くなる。従来はセル選択スイッチに用いるＭＯＳトラン
ジスタＱ５からＱ８のチャネル幅を大きく設定すること
により上記の問題に対処してきた。しかし、（１）基本
セルのサイズが大きくなる、（２）メモリを構成した場
合に微少信号動作をするビット線の寄生容量が大きくな
り、十分な速度特性を得られない等の問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するため提案されたもので、その目的は、メモ
リセルを実現した場合に高速動作が可能な基本セルを少
ない面積で実現することにある。
点を解決するため提案されたもので、その目的は、メモ
リセルを実現した場合に高速動作が可能な基本セルを少
ない面積で実現することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲートアレイ用基本セルにおいて、論理
ゲートを構成する場合とメモリセルを構成する場合で、
ＰＭＯＳトランジスタの利得を選択できるように、１個
のソースまたはドレイン電極を形成するＰ型拡散領域を
共有する２個のＰＭＯＳトランジスタ、前記ＰＭＯＳト
ランジスタと異なるゲート幅で、各々１個のソースまた
はドレイン電極を形成するＰ型拡散領域を共有する２個
のＰＭＯＳトランジスタ、各々１個のソースまたはドレ
イン電極を形成するＮ型拡散領域を共有する２個のＮＭ
ＯＳトランジスタ、前記ＮＭＯＳトランジスタと異なる
ゲート幅で、各々１個のソースまたはドレイン電極を形
成するＮ型拡散領域を共有する２個のＮＭＯＳトランジ
スタ、前記ＮＭＯＳトランジスタと異なるゲート幅で、
各々１個のソースまたはドレイン電極を形成するＮ型拡
散領域を共有する２個のＮＭＯＳトランジスタ２組、の
４個のＰＭＯＳトランジスタおよび６個のＮＭＯＳトラ
ンジスタで構成されることを特徴とする、ゲートアレイ
の基本セル。
め、本発明は、ゲートアレイ用基本セルにおいて、論理
ゲートを構成する場合とメモリセルを構成する場合で、
ＰＭＯＳトランジスタの利得を選択できるように、１個
のソースまたはドレイン電極を形成するＰ型拡散領域を
共有する２個のＰＭＯＳトランジスタ、前記ＰＭＯＳト
ランジスタと異なるゲート幅で、各々１個のソースまた
はドレイン電極を形成するＰ型拡散領域を共有する２個
のＰＭＯＳトランジスタ、各々１個のソースまたはドレ
イン電極を形成するＮ型拡散領域を共有する２個のＮＭ
ＯＳトランジスタ、前記ＮＭＯＳトランジスタと異なる
ゲート幅で、各々１個のソースまたはドレイン電極を形
成するＮ型拡散領域を共有する２個のＮＭＯＳトランジ
スタ、前記ＮＭＯＳトランジスタと異なるゲート幅で、
各々１個のソースまたはドレイン電極を形成するＮ型拡
散領域を共有する２個のＮＭＯＳトランジスタ２組、の
４個のＰＭＯＳトランジスタおよび６個のＮＭＯＳトラ
ンジスタで構成されることを特徴とする、ゲートアレイ
の基本セル。
【０００７】
【作用】本発明は、ゲートアレイ用基本セルにおいて、
論理ゲートを構成する場合とメモリセルを構成する場合
で、ＰＭＯＳトランジスタの利得を可変にできるよう
に、２組以上のＭＯＳトランジスタで構成する。このこ
とによって、メモリセルを構成する場合、メモリ以外の
部分でのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の利得の比率とは独立に、最適なＰＭＯＳトランジスタ
とＮＭＯＳトランジスタの利得の比率を得ることができ
る。
論理ゲートを構成する場合とメモリセルを構成する場合
で、ＰＭＯＳトランジスタの利得を可変にできるよう
に、２組以上のＭＯＳトランジスタで構成する。このこ
とによって、メモリセルを構成する場合、メモリ以外の
部分でのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の利得の比率とは独立に、最適なＰＭＯＳトランジスタ
とＮＭＯＳトランジスタの利得の比率を得ることができ
る。
【０００８】
【実施例】次に、本発明の実施例について説明する。な
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で種々の変更、あるいは改良を行い得ること
は言うまでもない。図１は、本発明のゲートアレイの基
本セルの一実施例を示し、図２はその等価回路を示す。
図１において１はＮウェル、２はＰ型拡散領域、３はＮ
型拡散領域、４はポリシリコン、Ｑ１，Ｑ２，Ｑ９，Ｑ
１０はＰＭＯＳトランジスタ、Ｑ３〜Ｑ８はＮＭＯＳト
ランジスタである。論理ゲートは、Ｑ１〜Ｑ４を用いて
構成される。ＰＭＯＳトランジスタＱ１，Ｑ２、ＮＭＯ
ＳトランジスタＱ３，Ｑ４は、いずれも論理ゲートを構
成する場合に、十分な速度性能を達成できるようなゲー
ト幅が選択されている。図１に示した基本セルを用いて
２入力ＮＡＮＤゲートを構成した例について、結線関係
と等価回路をそれぞれ図３、図４に示す。なお、図４の
等価回路においては、実際に使用しているトランジスタ
のみを示している。
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で種々の変更、あるいは改良を行い得ること
は言うまでもない。図１は、本発明のゲートアレイの基
本セルの一実施例を示し、図２はその等価回路を示す。
図１において１はＮウェル、２はＰ型拡散領域、３はＮ
型拡散領域、４はポリシリコン、Ｑ１，Ｑ２，Ｑ９，Ｑ
１０はＰＭＯＳトランジスタ、Ｑ３〜Ｑ８はＮＭＯＳト
ランジスタである。論理ゲートは、Ｑ１〜Ｑ４を用いて
構成される。ＰＭＯＳトランジスタＱ１，Ｑ２、ＮＭＯ
ＳトランジスタＱ３，Ｑ４は、いずれも論理ゲートを構
成する場合に、十分な速度性能を達成できるようなゲー
ト幅が選択されている。図１に示した基本セルを用いて
２入力ＮＡＮＤゲートを構成した例について、結線関係
と等価回路をそれぞれ図３、図４に示す。なお、図４の
等価回路においては、実際に使用しているトランジスタ
のみを示している。
【０００９】図３において、５は１層金属配線と拡散領
域またはポリシリコンとのコンタクトホール、６は１層
金属配線、Ｑ１〜Ｑ１０はトランジスタ、Ａ１，Ａ２は
入力端子、Ｙは出力端子を示す。ＶＤＤはハイレベル電
源、ＧＮＤはローレベル電源を示す。一方、メモリセル
は、Ｑ３〜Ｑ１０によって構成され、ＰＭＯＳトランジ
スタＱ９，Ｑ１０、ＮＭＯＳトランジスタＱ３，Ｑ４と
対でフリップフロップを構成することを前提に利得を選
択してある。
域またはポリシリコンとのコンタクトホール、６は１層
金属配線、Ｑ１〜Ｑ１０はトランジスタ、Ａ１，Ａ２は
入力端子、Ｙは出力端子を示す。ＶＤＤはハイレベル電
源、ＧＮＤはローレベル電源を示す。一方、メモリセル
は、Ｑ３〜Ｑ１０によって構成され、ＰＭＯＳトランジ
スタＱ９，Ｑ１０、ＮＭＯＳトランジスタＱ３，Ｑ４と
対でフリップフロップを構成することを前提に利得を選
択してある。
【００１０】図５は本発明のセルを用いて、２ポートメ
モリセルを構成した例を示す。図において、Ｑ１〜Ｑ１
０はトランジスタ、５はコンタクトホール、６は１層金
属配線、７はスルホール、ＶＤＤはハイレベル電源、Ｇ
ＮＤはロウレベル電源、ＷＬ１，ＷＬ２はワード線、
モリセルを構成した例を示す。図において、Ｑ１〜Ｑ１
０はトランジスタ、５はコンタクトホール、６は１層金
属配線、７はスルホール、ＶＤＤはハイレベル電源、Ｇ
ＮＤはロウレベル電源、ＷＬ１，ＷＬ２はワード線、
【数１】を示す。フリップフロップをＱ３，Ｑ４，Ｑ
９，Ｑ１０で構成し、セル選択トランジスタをＱ５〜Ｑ
８で構成し、Ｑ１，Ｑ２は使用しない。ＰＭＯＳトラン
ジスタＱ９，Ｑ１０のゲート幅はメモリセルの動作に最
適であるように、Ｑ１，Ｑ２よりも小さなゲート幅が選
択されているので、従来の基本セルを用いた場合と異な
り、十分な動作マージンが確保できる。また、ＰＭＯＳ
トランジスタＱ９，Ｑ１０のゲート幅を小さくしたこと
により、メモリセル選択スイッチ用トランジスタＱ５〜
Ｑ８のゲート幅を小さくできる。これにより、ビット線
に接続するメモリセル選択スイッチ用トランジスタＱ５
〜Ｑ８のソース、ドレインの接合容量を削減でき、高速
動作が期待できるとともに、セル選択トランジスタＱ５
〜Ｑ８の貫通電流を減らすことができるので、低消費電
力化が可能である。図６は図５の等価回路を示すもの
で、図においても、基本セルに含まれるトランジスタ
で、メモリセルを構成する際に不要なトランジスタは除
いてある。
９，Ｑ１０で構成し、セル選択トランジスタをＱ５〜Ｑ
８で構成し、Ｑ１，Ｑ２は使用しない。ＰＭＯＳトラン
ジスタＱ９，Ｑ１０のゲート幅はメモリセルの動作に最
適であるように、Ｑ１，Ｑ２よりも小さなゲート幅が選
択されているので、従来の基本セルを用いた場合と異な
り、十分な動作マージンが確保できる。また、ＰＭＯＳ
トランジスタＱ９，Ｑ１０のゲート幅を小さくしたこと
により、メモリセル選択スイッチ用トランジスタＱ５〜
Ｑ８のゲート幅を小さくできる。これにより、ビット線
に接続するメモリセル選択スイッチ用トランジスタＱ５
〜Ｑ８のソース、ドレインの接合容量を削減でき、高速
動作が期待できるとともに、セル選択トランジスタＱ５
〜Ｑ８の貫通電流を減らすことができるので、低消費電
力化が可能である。図６は図５の等価回路を示すもの
で、図においても、基本セルに含まれるトランジスタ
で、メモリセルを構成する際に不要なトランジスタは除
いてある。
【００１１】図７に本発明の第２の実施例を示す。本実
施例は、第１の実施例において、ＰＭＯＳトランジスタ
Ｑ１，Ｑ２を構成するためのＰ型拡散領域と、ＰＭＯＳ
トランジスタＱ９，Ｑ１０を構成するためのＰ型拡散領
域の間に、ゲート電極と接続を行うコンタクトをとるた
めのポリシリコンを配置したものである。
施例は、第１の実施例において、ＰＭＯＳトランジスタ
Ｑ１，Ｑ２を構成するためのＰ型拡散領域と、ＰＭＯＳ
トランジスタＱ９，Ｑ１０を構成するためのＰ型拡散領
域の間に、ゲート電極と接続を行うコンタクトをとるた
めのポリシリコンを配置したものである。
【００１２】
【発明の効果】以上に示したように、本発明のゲートア
レイは、基本セルないにメモリセル用の小型のＭＯＳト
ランジスタを設けている。これにより、論理ゲートを構
成する場合と、メモリセルを構成する場合で異なったゲ
ート幅のトランジスタを利用でき、論理ゲートの十分な
速度性能と、メモリの安定した動作、速度性能、低消費
電力化を、わずかの面積増加で達成できる効果を有す
る。
レイは、基本セルないにメモリセル用の小型のＭＯＳト
ランジスタを設けている。これにより、論理ゲートを構
成する場合と、メモリセルを構成する場合で異なったゲ
ート幅のトランジスタを利用でき、論理ゲートの十分な
速度性能と、メモリの安定した動作、速度性能、低消費
電力化を、わずかの面積増加で達成できる効果を有す
る。
【図１】本発明の基本セルの本発明の第１の実施例を示
す。
す。
【図２】図１の等価回路を示す。
【図３】第１の実施例を用いて２入力ＮＡＮＤゲートを
構成した場合の結線関係を示す。
構成した場合の結線関係を示す。
【図４】図３の等価回路を示す。
【図５】第１の実施例を用いて２ポートメモリセルを構
成した場合の結線関係を示す。
成した場合の結線関係を示す。
【図６】図５の等価回路を示す。
【図７】本発明の第２の実施例を示す。
【図８】従来の基本セルを示す。
【図９】図８の等価回路を示す。
【図１０】図８の基本セルを用いて２入力ＮＡＮＤを構
成した例を示す。
成した例を示す。
【図１１】他の従来の基本セルの構成を示す。
【図１２】図１１の等価回路を示す。
【図１３】図１１のセルを用いた２入力ＮＡＮＤの結線
例を示す。
例を示す。
【図１４】図１３の等価回路を示す。
【図１５】従来の基本セルを用いた１ビットの２ポート
メモリの結線関係を示す。
メモリの結線関係を示す。
【図１６】図１５の等価回路を示す。
Ｑ１ ＰＭＯＳトランジスタ Ｑ２ ＰＭＯＳトランジスタ Ｑ９ ＰＭＯＳトランジスタ Ｑ１０ ＰＭＯＳトランジスタ Ｑ３ ＮＭＯＳトランジスタ Ｑ４ ＮＭＯＳトランジスタ Ｑ５ ＮＭＯＳトランジスタ Ｑ６ ＮＭＯＳトランジスタ Ｑ７ ＮＭＯＳトランジスタ Ｑ８ ＮＭＯＳトランジスタ ＶＤＤ ハイレベル電源 ＧＮＤ ロウレベル電源 Ａ１，Ａ２ ２入力ＮＡＮＤゲートの入力端子 Ｙ ２入力ＮＡＮＤゲートの入力端子 ＷＬ１，ＷＬ２ ワード線 １ Ｎウェル ２ Ｐ型拡散領域 ３ Ｎ型拡散領域 ４ ポリシリコン ５ コンタクトホール ６ １層金属配線 ７ スルーホール ８ ２層金属配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−3279（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118
Claims (2)
- 【請求項１】 ゲートアレイの基本セルにおいて、 各々１個の、ソースまたはドレイン電極を形成するＰ型
拡散領域を共有する、第１、第２のＰＭＯＳトランジス
タを具備し、 前記第１、第２のＰＭＯＳトランジスタのゲート幅とは
異なるゲート幅で、各々１個の、ソースまたはドレイン
電極を形成するＰ型拡散領域を共有する、第３、第４の
ＰＭＯＳトランジスタを具備し、 かつ前記第１のＰＭＯＳトランジスタのゲート電極と第
３のＰＭＯＳトランジスタのゲート電極、第２のＰＭＯ
Ｓトランジスタのゲート電極と第４のＰＭＯＳトランジ
スタのゲート電極が接続され、 さらに、各々１個の、ソースまたはドレイン電極を形成
するＮ型拡散領域を共有する第１、第２のＮＭＯＳトラ
ンジスタを具備し、 前記第１、第２のＮＭＯＳトランジスタのゲート幅とは
異なるゲート幅で、各１個の、ソースまたはドレイン電
極を形成するＮ型拡散領域を共有する、第３、第４のＮ
ＭＯＳトランジスタを具備し、 前記第３、第４のＮＭＯＳトランジスタのゲート幅と同
じゲート幅で、各１個の、ソースまたはドレイン電極を
形成するＮ型拡散領域を共有する、第５、第６のＮＭＯ
Ｓトランジスタを具備し、 かつ前記第３のＮＭＯＳトランジスタのゲート電極と第
５のＮＭＯＳトランジスタのゲート電極、第４のＮＭＯ
Ｓトランジスタのゲート電極と第６のＮＭＯＳトランジ
スタのゲート電極が接続されたことを特徴とするゲート
アレイの基本セル。 - 【請求項２】 請求項１記載のゲートアレイの基本セル
において、 縦方向をトランジスタのゲート幅方向、横方向をゲート
長方向とし、基本セルの内にＮウェルを形成し、 前記Ｎウェル中に、 第１、第２のＰＭＯＳトランジスタ
のソース、ドレイン領域を形成するための第１のＰ型拡
散領域を配置し、前記Ｎウェル中で、かつ 前記第１のＰ型拡散領域の下
に、第３、第４のＰＭＯＳトランジスタのソースドレイ
ン領域を形成するための第２のＰ型拡散領域を配置し、 前記第１のＰ型拡散領域の上部から、前記第２のＰ型拡
散領域の下部に達する第１のポリシリコンを縦方向に配
置することにより第１、第３のＰＭＯＳトランジスタの
ゲート電極を形成すると同時に前記第１、第３のＰＭＯ
Ｓトランジスタのゲート電極を接続し、 前記第１のポリシリコンと並行に、前記第１のＰ型拡散
領域の上部から、前記第２のＰ型拡散領域の下部に達す
る第２のポリシリコンを配置することにより第２、第４
のＰＭＯＳトランジスタのゲート電極を形成すると同時
に第２、第４のＰＭＯＳトランジスタのゲート電極を接
続し、 前記第１、第２のＰ型拡散領域の右側の前記Ｎウェル中
に、前記Ｎウェルを電位固定するための第１のＮ型拡散
領域を配置し、前記 第２のＰ型拡散領域の下で、かつ前記Ｎウェルの外
に第１、第２のＮＭＯＳトランジスタのソース、ドレイ
ン領域を形成するための第２のＮ型拡散領域を配置し、 前記第２のＮ型拡散領域の上部から下部に達する第３の
ポリシリコンを縦方向に配置することにより第１のＮＭ
ＯＳトランジスタのゲート電極を形成し、 前記第３のポリシリコンと並行に、前記第２のＮ型拡散
領域の上部から下部に達する第４のポリシリコンを縦方
向に配置することにより第２のＮＭＯＳトランジスタの
ゲート電極を形成し、 前記第２のＮ型拡散領域の下に、第３、第４のＮＭＯＳ
トランジスタのソースドレイン領域を形成するための第
３のＮ型拡散領域を配置し、 前記第３のＮ型拡散領域の下に、第５、第６のＮＭＯＳ
トランジスタのソースドレイン領域を形成するための第
４のＮ型拡散領域を配置し、 前記第３のＮ型拡散領域の上部から、前記第４のＮ型拡
散領域の下部に達する第５のポリシリコンを縦方向に配
置することにより、第３、第５のＮＭＯＳトランジスタ
のゲート電極を形成すると同時に、第３、第５のＮＭＯ
Ｓトランジスタのゲート電極を接続し、 前記第５のポリシリコンと並行に、前記第３のＮ型拡散
領域の上部から、前記第４のＮ型拡散領域の下部に達す
る第６のポリシリコンを縦方向に配置することにより、
第４、第６のＮＭＯＳトランジスタのゲート電極を形成
すると同時に、第４、第６のＮＭＯＳトランジスタのゲ
ート電極を接続し、 前記第２、第３、第４のＮ型拡散領域の右側に基板を電
位固定するための第３のＰ型拡散領域を配置したことを
特徴とするゲートアレイの基本セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04072854A JP3128086B2 (ja) | 1992-02-24 | 1992-02-24 | ゲートアレイの基本セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04072854A JP3128086B2 (ja) | 1992-02-24 | 1992-02-24 | ゲートアレイの基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235310A JPH05235310A (ja) | 1993-09-10 |
| JP3128086B2 true JP3128086B2 (ja) | 2001-01-29 |
Family
ID=13501372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04072854A Expired - Lifetime JP3128086B2 (ja) | 1992-02-24 | 1992-02-24 | ゲートアレイの基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128086B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101850108B1 (ko) * | 2016-12-14 | 2018-04-25 | 황준식 | 안전 유모차 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031982A (en) * | 1996-11-15 | 2000-02-29 | Samsung Electronics Co., Ltd. | Layout design of integrated circuit, especially datapath circuitry, using function cells formed with fixed basic cell and configurable interconnect networks |
| JP2006303099A (ja) * | 2005-04-19 | 2006-11-02 | Ricoh Co Ltd | スタンダードセル構造 |
-
1992
- 1992-02-24 JP JP04072854A patent/JP3128086B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101850108B1 (ko) * | 2016-12-14 | 2018-04-25 | 황준식 | 안전 유모차 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235310A (ja) | 1993-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10483268B2 (en) | Semiconductor device including memory cell array with transistors disposed in different active regions | |
| KR100419687B1 (ko) | 반도체 기억 장치 | |
| JP2703970B2 (ja) | Ｍｏｓ型半導体装置 | |
| US6765245B2 (en) | Gate array core cell for VLSI ASIC devices | |
| JP5280469B2 (ja) | 半導体記憶装置及び半導体装置 | |
| US6590802B2 (en) | Semiconductor storage apparatus | |
| JPH10178110A (ja) | 半導体記憶装置 | |
| JPH02152254A (ja) | 半導体集積回路装置 | |
| US6507124B2 (en) | Semiconductor memory device | |
| JP3128086B2 (ja) | ゲートアレイの基本セル | |
| JP2002373946A (ja) | スタティック型半導体記憶装置 | |
| JPS60254631A (ja) | 半導体集積回路 | |
| JP2016146504A (ja) | 半導体装置および半導体チップ | |
| US6538338B2 (en) | Static RAM semiconductor memory device having reduced memory | |
| JP2920320B2 (ja) | ゲートアレイの基本セル | |
| US6570264B2 (en) | Semiconductor memory device | |
| JP2002170930A (ja) | 半導体装置、その製造方法および記憶媒体 | |
| JP2002009176A (ja) | Ｓｒａｍセル及びそれを内蔵した半導体集積回路 | |
| JP5654094B2 (ja) | 半導体装置 | |
| US20230389258A1 (en) | Integrated circuit including static random access memory device | |
| JP6586204B2 (ja) | 半導体装置 | |
| JP6383073B2 (ja) | 半導体装置 | |
| JP2015133507A (ja) | 半導体装置および半導体チップ | |
| JPS6047440A (ja) | 半導体集積回路 | |
| JPH0193144A (ja) | Ｃｍｏｓ集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091110 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 12 |