JP2015133507A - 半導体装置および半導体チップ - Google Patents

Abstract

【課題】その特性の向上を図ることができるＳＲＡＭのセルレイアウトを提供する。
【解決手段】第１トランジスタ（ＴＮＤ１）および第５トランジスタ（ＴＮＡ１）が配置される一体の第１活性領域（ＡｃＰ１）と、第１活性領域（ＡｃＰ１）と分離され、第２トランジスタ（ＴＮＤ２）が配置される第２活性領域（ＡｃＰ２）と、第３トランジスタ（ＴＮＤ３）および第６トランジスタ（ＴＮＡ２）が配置される一体の第３活性領域（ＡｃＰ３）と、第３活性領域（ＡｃＰ３）と分離され、第４トランジスタ（ＴＮＤ４）が配置される第４活性領域（ＡｃＰ４）と、を有するようＳＲＡＭを構成する。ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、ＳＲＡＭを有する半導体装置に適用して有効な技術に関する。

ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。つまり、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。

例えば、下記特許文献１（特開２００１−２８４０１号公報）には、６つのトランジスタから構成されるスタティックＲＡＭのメモリセルを有する半導体記憶装置が開示されている（図１）。

また、下記特許文献２（特開２００２−２３７５３９号公報）には、ＮＭＯＳトランジスタ（Ｎ１、Ｎ４）を一方のＰウエル領域（ＰＷ０）内に形成し、ＮＭＯＳトランジスタ（Ｎ２、Ｎ３）をＮウエル領域（ＮＷ）を挟んだ他方のＰウエル領域（ＰＷ１）内に形成したＳＲＡＭメモリセルが開示され（図３２参照）、これにより、ソフトエラー耐性の向上を図っている。

また、下記特許文献３（特開平７−７０８９号公報）には、分割した２つのドライバＮＭＯＳ（トランジスタの領域Ｎ１’、Ｎ１”、Ｎ２’、及びＮ２”）を別々のＰウエル上に配置したＳＲＡＭメモリセルが開示されて（図５参照）、これにより、ソフトエラー対策を行っている。また、このＳＲＡＭセルにおいては、ワード線アクセス・トランジスタ（ＮＡ１）及び（ＮＢ１）のゲート方向は、ドライバＮＭＯＳ（トランジスタの領域Ｎ１’、Ｎ１”、Ｎ２’、及びＮ２”）のゲート方向と直交した方向となっている。

また、下記特許文献４（特開２００２−４３４４１号公報）には、第１のＰウエル領域（ＰＷ１）に形成された、ポリシリコン配線層（ＰＬ１１）の主軸をゲート電極としたＮチャネル形ＭＯＳトランジスタ（Ｎ１）およびポリシリコン配線層（ＰＬ１１）の折返し軸をゲート電極としたＮチャネル形ＭＯＳトランジスタ（Ｎ１’）を有するＳＲＡＭメモリセルが開示されている（図１、図２、[００６２]段落参照）。

また、下記特許文献５（特開２０００−３６５４３号公報）には、ＳＲＡＭメモリセルのレイアウトにおいて、２本のワード線（２１ａ、２１ｂ）が、それぞれｐ型能動領域（１３）の両端付近で直交し、互いに平行に配線され、その長さは１／２ビット程度に短く形成され、また、共通ゲート線（２２ａ、２２ｂ）はワード線（２１ａ、２１ｂ）間において、ｐ型能動領域（１３）、ｎ型能動領域（１４）の双方に対し直交し、ワード線（２１ａ、２１ｂ）と共に等間隔となるように互いに平行に配線されたＳＲＡＭメモリセルが開示されている（図４参照）。なお、カッコ内は、各文献に記載の符号、図番等を示す。

特開２００１−２８４０１号公報 特開２００２−２３７５３９号公報 特開平７−７０８９号公報 特開２００２−４３４４１号公報 特開２０００−３６５４３号公報

例えば、上記特許文献１（図１等）に記載のように、ＳＲＡＭメモリセルは、複雑なパターン構成となっており、近年の半導体装置の微細化に伴い、例えば、ゲート幅のばらつきなどの素子特性のばらつきの増加や、メモリ特性のシミュレーションが困難となるといった問題が生じている。

上記素子特性のばらつきは、追って詳細に説明するように、活性領域の形状やゲート電極の形状などに起因するものである。

そこで、活性領域の形状やゲート電極の形状を最適化することで、素子特性の制御性の向上やシミュレーションの容易性を図ることが望まれる。

本発明の目的は、特性の良好な半導体装置を提供することにある。特に、ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図ることができるセルレイアウトを提供することにある。

本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ａ８）を有するメモリセルを備える。

（ａ１）は、第１電位と第１ノードとの間に接続された第１導電型第１ＭＩＳトランジスタである。

（ａ２）は、第１ノードと第１電位と異なる第２電位との間に接続された第２導電型第１ＭＩＳトランジスタである。

（ａ３）は、第１ノードと前記第２電位との間に、第２導電型第１ＭＩＳトランジスタと並列に接続された第２導電型第２ＭＩＳトランジスタである。

（ａ４）は、第１電位と第２ノードとの間に接続された第１導電型第２ＭＩＳトランジスタである。

（ａ５）は、第２ノードと第２電位との間に接続された第２導電型第３ＭＩＳトランジスタである。

（ａ６）は、第２ノードと第２電位との間に、第２導電型第３ＭＩＳトランジスタと並列に接続された第２導電型第４ＭＩＳトランジスタである。

（ａ７）は、第１ノードと第１ビット線との間に接続された第２導電型第５ＭＩＳトランジスタである。

（ａ８）は、第２ノードと第２ビット線との間に接続された第２導電型第６ＭＩＳトランジスタである。

さらに、以下の（ｂ１）〜（ｂ４）の活性領域を有する。

（ｂ１）は、第２導電型第１ＭＩＳトランジスタおよび第２導電型第５ＭＩＳトランジスタが配置される一体の第１活性領域である。

（ｂ２）は、第１活性領域と活性領域のパターンが分離され、第２導電型第２ＭＩＳトランジスタが配置される第２活性領域である。

（ｂ３）は、第２導電型第３ＭＩＳトランジスタおよび第２導電型第６ＭＩＳトランジスタが配置される一体の第３活性領域である。

（ｂ４）は、第３活性領域と活性領域のパターンが分離され、第２導電型第４トランジスタが配置される第４活性領域である。

また、第１乃至第４活性領域は、第１方向にお互いが離れて並ぶように配置されている。

第１活性領域上に第１ゲート配線が第１方向に延在するように配置されている。

第１活性領域および第２活性領域上に第２ゲート配線が第１方向に延在するように配置されている。

第３活性領域上に第３ゲート配線が第１方向に延在するように配置されている。

第３活性領域および第４活性領域上に第４ゲート配線が第１方向に延在するように配置されている。

本願において開示される発明のうち、代表的な他の実施の形態に示される半導体装置は、上記（ａ１）〜（ａ８）を有する。さらに、上記半導体装置は、（ｂ１）および（ｂ２）の活性領域を有する。（ｂ１）は、上記第１トランジスタ、上記第４トランジスタおよび上記第５トランジスタが配置される一体の第１活性領域である。（ｂ２）は、上記第３トランジスタ、上記第２トランジスタおよび上記第６トランジスタが配置される一体の第２活性領域である。上記活性領域については、（ｃ）上記第１および第２活性領域は、第１方向に並ぶように配置される。さらに、（ｄ１）上記第１活性領域上に第１ゲート配線が上記第１方向に延在するように配置され、（ｄ２）上記第１活性領域および上記第２活性領域上に第２ゲート配線が上記第１方向に延在するように配置される。また、（ｄ３）上記第１活性領域および上記第２活性領域上に第３ゲート配線が上記第１方向に延在するように配置され、（ｄ４）上記第２活性領域上に第４ゲート配線が上記第１方向に延在するように配置される。

本願において開示される発明のうち、代表的な他の実施の形態に示される半導体装置は、上記（ａ１）〜（ａ８）を有する。さらに、上記半導体装置は、（ｂ１）および（ｂ２）の活性領域を有する。（ｂ１）は、上記第１トランジスタ、上記第４トランジスタおよび上記第５トランジスタが配置される一体の第１活性領域である。（ｂ２）は、上記第３トランジスタ、上記第２トランジスタおよび上記第６トランジスタが配置される一体の第２活性領域である。上記活性領域については、（ｃ）上記第１活性領域および第２活性領域は、第１方向に並ぶように配置される。さらに、（ｄ１）上記第１活性領域上に第１ゲート配線が上記第１方向に延在するように配置され、（ｄ２）上記第１活性領域および上記第２活性領域上に第２ゲート配線が上記第１方向に延在するように配置される。また、（ｄ３）上記第１活性領域および上記第２活性領域上に第３ゲート配線が上記第１方向に延在するように配置され、（ｄ４）上記第１活性領域上に第４ゲート配線が上記第１方向に延在するように配置される。

本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。

実施の形態１のＳＲＡＭのメモリセルを示す等価回路図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルの構成を示す断面図である。 実施の形態１のＳＲＡＭのメモリセルアレイの概念を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルアレイの構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルアレイの構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す平面図である。 実施の形態１のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。 実施の形態１のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルおよびタップセル形成領域の概念を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルおよびタップセル形成領域の構成を示す平面図である。 実施の形態１のＳＲＡＭのメモリセルおよびタップセル形成領域の構成を示す平面図である。 実施の形態２のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態２のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態３のＳＲＡＭのタップセルの構成を示す平面図である。 実施の形態３のＳＲＡＭのタップセルの構成を示す平面図である。 実施の形態３のＳＲＡＭのメモリセルを示す回路図である。 実施の形態４のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態４のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態４のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態４ののＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態５のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態５のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態５のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態５のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態６のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態６のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態６のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態６のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態７のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態７のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態７のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態７のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態７のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。 実施の形態７のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。 実施の形態８のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態８のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態８のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態８のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態９のＳＲＡＭのメモリセルを示す等価回路図である。 実施の形態９のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態９のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態９のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態９のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態１０のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１０のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１０のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１０のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態１１のＳＲＡＭのメモリセルを示す等価回路図である。 実施の形態１１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１１のＳＲＡＭのメモリセルの構成を示す平面図である。 実施の形態１１のＳＲＡＭのメモリセルのレイアウトに対応してトランジスタを配置した回路図である。 実施の形態１２における半導体チップのレイアウト構成を示す図である。 実施の形態１のＳＲＡＭのメモリセルの一部の構成例を示す平面図である。 比較例のＳＲＡＭのメモリセルの平面図を示す。 比較例のＳＲＡＭのメモリセルの一部を示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
[回路構成]
本実施の形態の半導体装置（半導体記憶装置、半導体集積回路装置）は、ＳＲＡＭのメモリセルを有する。図１は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）ＴＰ１、ＴＰ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）ＴＮＡ１、ＴＮＡ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）ＴＮＤ２、ＴＮＤ４を有している。

ここで、本実施の形態においては、ドライバトランジスタＴＮＤ２と並列に接続されるドライバトランジスタＴＮＤ１を有している。また、ドライバトランジスタＴＮＤ４と並列に接続されるドライバトランジスタＴＮＤ３を有している。上記メモリセルを構成する上記８つのトランジスタのうち、ロードトランジスタ（ＴＰ１、ＴＰ２）は、第１導電型であるｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）およびドライバトランジスタ（ＴＮＤ１、ＴＮＤ２、ＴＮＤ３、ＴＮＤ４）は、第２導電型であるｎ型（ｎチャネル型）のトランジスタである。

なお、ＭＯＳは、Metal Oxide Semiconductorの略であり、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略である。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号のみで各トランジスタを示す場合がある。

上記メモリセルを構成する上記８つのトランジスタのうち、ＴＮＤ２とＴＰ１とはＣＭＯＳ（相補型（Complementary）ＭＯＳ）インバータ（ＣＭＩＳインバータでもよい）を構成し、ＴＮＤ４とＴＰ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。

ここで、本実施の形態のＳＲＡＭのメモリセルにおいては、ＴＮＤ２と並列にＴＮＤ１が設けられ、ＴＮＤ４と並列にＴＮＤ３が設けられているため、ＴＮＤ１、ＴＮＤ２およびＴＰ１でＣＭＯＳインバータを構成し、ＴＮＤ３、ＴＮＤ４およびＴＰ２で他のＣＭＯＳインバータが構成されると見ることもできる。

よって、本実施の形態のＳＲＡＭメモリセルを構成する８つのトランジスタの接続関係を詳述すれば以下のようになる。

電源電位（ＶＤＤ、第１電源電位）と蓄積ノードＡとの間にＴＰ１が接続され、蓄積ノードＡと接地電位（ＶＳＳ、ＧＮＤ、基準電位、上記第１電源電位より低い第２電源電位、上記第１電源電位と異なる第２電源電位）との間にＴＮＤ１およびＴＮＤ２が並列に接続され、ＴＰ１、ＴＮＤ１およびＴＮＤ２のゲート電極は、蓄積ノードＢに接続される。

電源電位と蓄積ノードＢとの間にＴＰ２が接続され、蓄積ノードＢと接地電位との間にＴＮＤ３およびＴＮＤ４が並列に接続され、ＴＰ２、ＴＮＤ３およびＴＮＤ４のゲート電極は、蓄積ノードＡに接続される。

ビット線ＢＬと蓄積ノードＡとの間にＴＮＡ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にＴＮＡ２が接続され、ＴＮＡ１およびＴＮＡ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。

このように、本実施の形態のＳＲＡＭメモリセルにおいては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）して構成している。

なお、解釈の仕方として、ＴＮＤ１とＴＮＤ２のゲート電極が共通であるため、１つのトランジスタと見ることもできるが、ここでは、２つのトランジスタとして説明していく。ＴＮＤ３とＴＮＤ４も同様である。

[回路動作]
上記ＳＲＡＭのメモリセルの回路動作を説明する。ＣＭＯＳインバータの蓄積ノードＡが高電位（Ｈ）であるときには、ＴＮＤ３およびＴＮＤ４がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）になる。したがって、ＴＮＤ１およびＴＮＤ２がオフ状態となり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。

一方、ＴＮＡ１、ＴＮＡ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、ＴＮＡ１、ＴＮＡ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がビット線ＢＬ、／ＢＬに現れ、メモリセルの情報として読み出される。

また、メモリセルに情報を書き込むには、ワード線ＷＬが高電位（Ｈ）とし、ＴＮＡ１、ＴＮＡ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達し、前述のように情報を保存する。

[ＳＲＡＭの構造]
[メモリセルの構成]
図２〜図４は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図２は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図３は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図４は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図２および図３においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図３および図４においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

図６〜図１１は、本実施の形態のＳＲＡＭのメモリセルの構成を示す断面図である。図６は、図２のＡ−Ａ’断面部に、図７は、図２のＢ−Ｂ’断面部に、図８は、図２のＣ−Ｃ’断面部に対応する。図９は、図２のＡ−Ａ’断面部に、図１０は、図２のＢ−Ｂ’断面部に、図１１は、図２のＣ−Ｃ’断面部に対応する。なお、図９〜図１１には、図２に示す第１プラグＰ１より上層のパターンも表示しており、図９〜図１１は、図２〜図４に示す平面図を重ね合わせた場合の上記Ａ−Ａ’断面部、Ｂ−Ｂ’断面部およびＣ−Ｃ’断面部にそれぞれ対応する。

[メモリセルのパターンレイアウト]
[Ａｃ、Ｇ、Ｐ１]
図２に示すように、半導体基板には、ｐ型ウエル（Ｐ−ｗｅｌｌ、第１領域、第１導電型第１ウエル）、ｎ型ウエル（Ｎ−ｗｅｌｌ、第２領域、第２導電型第２ウエル）およびｐ型ウエル（Ｐ−ｗｅｌｌ、第３領域、第１導電型第３ウエル）がＸ方向（第１方向）に並んで配置されている。図２においては、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向（第１方向）およびＹ方向（第１方向と交差する第２方向）に繰り返し配置されるため（図１２参照）、これらのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、トランジスタ形成領域、Ａｃ）となる。

また、半導体基板には、６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）がＸ方向に並んで配置されている。これらの活性領域（Ａｃ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画され若しくは活性領域のパターンが分離されている。また、上記各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、素子分離領域ＳＴＩの下部で繋がっている（図６参照）。

さらに、別の言い方をすれば、ＡｃＰ２とＡｃＰ１は、Ｘ方向（第１方向）にお互いが離れて並ぶように配置されている。

同様に、ＡｃＮ１とＡｃＮ２、ＡｃＰ３とＡｃＰ４もそれぞれ、Ｘ方向（第１方向）にお互いが離れて並ぶように配置されている。

また、さらに、別の言い方をすれば、ＡｃＰ２はＡｃＰ１とＸ方向（第１方向）で素子分離を挟むように配置されている。

同様に、ＡｃＮ２はＡｃＮ１とＸ方向（第１方向）で素子分離を挟むように配置されている。

また、ＡｃＰ４はＡｃＰ３とＸ方向（第１方向）で素子分離を挟むように配置されている。

各活性領域についてさらに述べると、活性領域ＡｃＰ２は、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＰ１は、活性領域ＡｃＰ２の隣に配置され、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、図２においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２、図１３参照）、メモリセルアレイにおいて、活性領域ＡｃＰ１は、Ｙ方向にライン状に延在することとなる（図１３参照）。なお、“ライン状”も、“Ｙ方向に長辺を有する略矩形状”と考えることができる。

活性領域ＡｃＮ１は、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＮ２は、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。

活性領域ＡｃＰ３は、上記ｎ型ウエルの図中右側に位置するｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＰ４は、活性領域ＡｃＰ３の隣に配置され、上記ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、メモリセルアレイにおいて、活性領域ＡｃＰ３はＡｃＰ１と同様に、Ｙ方向にライン状に延在している（図１３参照）。

上記６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）上には、ゲート絶縁膜（ＧＯ、図７等参照）を介して、ゲート電極（ゲート配線、直線ゲート）Ｇが、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した８つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる（図７等参照）。

以下に、ゲート電極Ｇについて詳細に説明する。なお、ゲート電極については、“Ｇ”の符号を総称として用いるが、以下の説明において、個別のゲート電極を示す場合には、上記符号（Ｇ）に記号（１〜４等）を追記して示すものとする。また、対応する図面においても、総称の符号（Ｇ）を用いる場合と、符号（Ｇ）に記号（１〜４等）を追記して示す場合がある。また、本明細書においては、Ｇ（ゲート電極）の他、Ｐ１（第１プラグ）、Ｍ１（第１層配線）およびＭ２（第２層配線）についても、符号に記号（数字やアルファベット）を追記して示す場合がある。

具体的に、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ２上にＴＮＤ２、活性領域ＡｃＰ１上にＴＮＤ１および活性領域ＡｃＮ１上にＴＰ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＮ１にＴＰ１が配置され、ゲート電極Ｇの両側にＴＰ１のＰ型ソース・ドレイン領域が設けられる。

活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、他のゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＴＮＡ１が配置され、ＴＮＡ１のＮ型ソース・ドレイン領域とＴＮＤ１のＮ型ソース・ドレイン領域とが接続される（共通化される）。

また、活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ４上にＴＮＤ４、活性領域ＡｃＰ３上にＴＮＤ３および活性領域ＡｃＮ２上にＴＰ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＮ２にＴＰ２が配置され、ゲート電極Ｇの両側にＴＰ２のＰ型ソース・ドレイン領域が設けられる。

活性領域ＡｃＰ３上には、上記共通のゲート電極Ｇ３と並行に、他のゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ３上にＴＮＡ２が配置され、ＴＮＡ２のＮ型ソース・ドレイン領域とＴＮＤ３のＮ型ソース・ドレイン領域とが接続される（共通化される）。

また、上記４つのゲート電極Ｇ（Ｇ１〜Ｇ４）は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ３上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。

このように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置している。さらに、これらの活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。

図６４に、本実施の形態の比較例のＳＲＡＭのメモリセルの平面図を示す。このメモリセルの等価回路は、図１に示す回路図のＴＮＤ２およびＴＮＤ４を省略したものとなる。この場合、ドライバトランジスタＴＮＤ１、ＴＮＤ３の駆動能力を向上させるため、活性領域の幅（ゲート幅、チャネル幅）を大きくしたり、ゲート長を大きくしたりするなどの工夫が必要となる。

ドライバトランジスタ（ＴＮＤ１、ＴＮＤ３）の駆動能力は、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）の駆動能力より大きくすることが好ましい。例えば、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることが好ましい。これらの駆動能力の比をゲート幅の比で表したものを“β比”と言いう。“β比”については追って詳細に説明する。

よって、この場合、図６４に示すように、活性領域（Ａｃ）の形状に角部（屈曲部、段差部）が生じる。しかしながら、現実には、所望の形状（レチクルパターン）通りのパターニング（加工）は困難であり、例えば、図６５に示すように、角部が精度好く形成されず、徐々に活性領域の幅が大きくなるような滑らかな形状となる。図６５は、本実施の形態の比較例のＳＲＡＭのメモリセルの一部を示す平面図である。このような場合、ＴＮＡ１内において、ゲート幅が場所によって異なることとなり、ＴＮＡ１のトランジスタ特性が劣化する。また、メモリセルアレイにおいて、メモリセルごとに加工精度が異なる場合も多く、製造ばらつきが生じる。このような場合、メモリセル毎の特性のばらつきが大きくなり、製品不良の要因となる。さらに、このような問題は、メモリセルの微細化に伴い、特に顕著となる。

これに対し、本実施の形態においては、前述したとおり、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置している。よって、ドライバトランジスタ（ＴＮＤ１、ＴＮＤ３）の駆動能力を、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）の駆動能力より大きくすることができる。例えば、上記活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）の幅（Ｘ方向の長さ）を１：１とすることで、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、活性領域を分割する（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）ことにより、各活性領域を略矩形状とすることができる。言い換えれば、上記角部を有さない形状とすることができる。よって、加工精度が向上し、活性領域（Ａｃ）上に形成される各トランジスタの特性を向上させることができる。また、製造ばらつきを低減し、ＳＲＡＭのメモリセルアレイの動作特性を向上させることができる。また、製造歩留まりを向上させることができる。

また、分割した活性領域（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）の一方（図２においては、ＡｃＰ１またはＡｃＰ３）には、ドライバトランジスタ（ＴＮＤ１、ＴＮＤ３）に加え、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａｃ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａｃ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、微細なパターンの加工には、多重露光技術が用いられる場合がある。例えば、Ｘ方向のライン状に露光を行った後、Ｙ方向の露光、即ち、分離すべき領域の露光を行う。このような二重露光技術を用いることで、フォトレジスト膜の加工精度を向上させることができ、引いては、下層の被エッチング膜の加工精度を向上させることができる。このような多重露光技術を用いる場合、パターン形状は、ライン状であることが好ましい。よって、上記のように、活性領域（Ａｃ）やゲート電極（Ｇ）などを直線的に配置することで、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

[Ｐ１、Ｍ１、Ｐ２]
図３に示すように、上記図２を参照しながら説明した８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図２を参照しながら説明した４つのゲート電極上にも第１プラグＰ１が配置される。

この第１プラグＰ１上に第１層配線Ｍ１が配置され、第１プラグＰ１間の電気的接続が図られる。

具体的に、ＴＮＤ２の一方のソース・ドレイン領域上の第１プラグＰ１ａ、ＴＮＤ１およびＴＮＡ１の共通のソース・ドレイン領域上の第１プラグＰ１ｂ、ＴＰ１の一方のソース・ドレイン領域上の第１プラグＰ１ｃ、およびＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極Ｇ３上の第１プラグＰ１ｄが、第１層配線（第１ノード配線）Ｍ１Ａで接続される。この第１層配線Ｍ１Ａ（第１ノード配線）は、図１の蓄積ノードＡと対応付けることができる。上記“一方の”とは、図２中の上側のソース・ドレイン領域を示す。

ＴＮＤ４の一方のソース・ドレイン領域上の第１プラグＰ１ｅ、ＴＮＤ３およびＴＮＡ２の共通のソース・ドレイン領域上の第１プラグＰ１ｆ、ＴＰ２の一方のソース・ドレイン領域上の第１プラグＰ１ｇ、およびＴＰ１とＴＮＤ１とＴＮＤ２の共通のゲート電極Ｇ１上の第１プラグＰ１ｈが、が第１層配線（第２ノード配線）Ｍ１Ｂで接続される。この第１層配線Ｍ１Ｂ（第２ノード配線）は、図１の蓄積ノードＢと対応付けることができる。上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）は、主としてＸ方向に延在するように配置されている。ここでの“一方の”とは、図２中の下側のソース・ドレイン領域を示す。

また、ＴＮＤ２の他方のソース・ドレイン領域上の第１プラグＰ１ｉ、およびＴＮＤ１の他方のソース・ドレイン領域上の第１プラグＰ１ｊが、第１層配線Ｍ１Ｓで接続される。この第１層配線Ｍ１は、図１の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

ＴＮＤ４の他方のソース・ドレイン領域上の第１プラグＰ１ｋ、およびＴＮＤ３の他方のソース・ドレイン領域上の第１プラグＰ１ｍが、第１層配線Ｍ１Ｓで接続される。この第１層配線Ｍ１Ｓは、図１の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

また、ＴＮＡ１の他方のソース・ドレイン領域上の第１プラグＰ１ｎ、およびＴＰ１の他方のソース・ドレイン領域上の第１プラグＰ１ｏ上に、それぞれ第１層配線Ｍ１（Ｍ１ＢＬ、Ｍ１Ｄ）が配置される。また、ＴＮＡ２の他方のソース・ドレイン領域上の第１プラグＰ１ｐ、およびＴＰ２の他方のソース・ドレイン領域上の第１プラグＰ１ｑ上に、それぞれ第１層配線Ｍ１（Ｍ１ＢＬ、Ｍ１Ｄ）が配置される。

また、ＴＮＡ１のゲート電極Ｇ２上の第１プラグＰ１ｒ、およびＴＮＡ２のゲート電極Ｇ４上の第１プラグＰ１ｓ上に、それぞれ第１層配線Ｍ１Ｗが配置される。これらゲート電極Ｇ（Ｇ２、Ｇ４）と接続される第１層配線Ｍ１Ｗは、メモリセル領域のＸ方向の端部において、Ｙ方向に延在するよう配置されているが、他の第１層配線Ｍ１（Ｍ１Ｓ、Ｍ１Ｄ、Ｍ１ＢＬ）は、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）と同様に、主としてＸ方向に延在するように配置されている。

上記複数の第１プラグＰ１間の第１層配線Ｍ１による接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、メモリセル領域の端部においては、第１層配線Ｍ１をＹ方向に延在させ、メモリセル領域の内部においては、第１層配線Ｍ１をＸ方向に延在させることで、シンプルなレイアウトを実現することができる。

[Ｐ２、Ｍ２、Ｐ３、Ｍ３]
図４に示すように、上記図３を参照しながら説明した第１層配線Ｍ１のうち、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）以外の第１層配線Ｍ１（Ｍ１Ｓ、Ｍ１Ｄ、Ｍ１ＢＬ、Ｍ１Ｗ）上には、第２プラグＰ２が配置され、さらに、その上部には、第２層配線Ｍ２が配置される。

具体的に、ＴＮＡ１のゲート電極Ｇ（Ｇ２）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。また、ＴＮＡ２のゲート電極Ｇ（Ｇ４）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。これら２本の第２層配線Ｍ２Ｗは、メモリセル領域のＸ方向の両端部において、それぞれＹ方向に延在するよう配置されている。さらに、これら２本の第２層配線Ｍ２Ｗ上には、第３プラグＰ３が配置され、２つの第３プラグＰ３を接続するように、Ｘ方向に第３層配線Ｍ３（ＷＬ）が配置される。この第３層配線Ｍ３（ＷＬ）は、ワード線である。よって、上記第２層配線Ｍ２Ｗを、“ワード線と接続される第２層配線”と示す場合がある。

また、ＴＮＤ２の他方のソース・ドレイン領域およびＴＮＤ１の他方のソース・ドレイン領域と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ、）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線（第２電源電位が供給される第２電源電位線）である。ＴＮＤ４の他方のソース・ドレイン領域およびＴＮＤ３の他方のソース・ドレイン領域と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。これら２本の接地電位線は、前述したメモリセル領域の両端部に配置される２本の第２層配線Ｍ２（Ｍ２Ｗ）の内側において、それぞれＹ方向に延在するように配置される。

また、ＴＮＡ１の他方のソース・ドレイン領域と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬ、第１ビット線）と接続される。この第２層配線Ｍ２（ＢＬ）は、ビット線対のうち一のビット線である。ＴＮＡ２の他方のソース・ドレイン領域と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬ）と接続される。この第２層配線Ｍ２（／ＢＬ、第２ビット線）は他のビット線である。これら２本のビット線（ＢＬ、／ＢＬ、ビット線対）は、前述した２本の接地電位線（ＬＶＳＳ）の内側において、それぞれＹ方向に延在するように配置される。

また、ＴＰ１の他方のソース・ドレイン領域と接続される第１層配線Ｍ１Ｄ上の第２プラグＰ２と、ＴＰ２の他方のソース・ドレイン領域と接続される第１層配線Ｍ１Ｄ上の第２プラグＰ２と、を接続するように第２層配線Ｍ２（ＬＶＤＤ）が配置される。この第２層配線Ｍ２（ＬＶＤＤ）は電源電位線（第１電源電位が供給される第１電源電位線）である。この電源電位線は、前述した２本のビット線（ＢＬ、／ＢＬ）間において、主としてＹ方向に延在するが、Ｙ方向に延在するライン部と、このライン部から上記第２プラグＰ２上を覆う突起部とを有する。

上記第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図２〜図４においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線（ＬＶＳＳ）、ビット線（ＢＬ、／ＢＬ）、電源電位線（ＬＶＤＤ）はＹ方向に延在し、ワード線（ＷＬ）はＸ方向に延在するよう配置される（図１４参照）。

また、本実施の形態においては、活性領域を分割して配置（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）したので、活性領域間に位置する素子分離領域（ＳＴＩ）分だけドライバトランジスタ（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）の形成領域が大きくなるが、この領域を利用して、上記のように第２層配線Ｍ２Ｗ（ワード線と接続される第２層配線）とビット線（ＢＬ、／ＢＬ）との間に、接地電位線（ＬＶＳＳ）を配置することができる。これにより、接地電位線（ＬＶＳＳ）のシールド効果が生じ、第２層配線Ｍ２Ｗ（ワード線と接続される第２層配線）とビット線（ＢＬ、／ＢＬ）との相互作用（クロストークノイズ）を低減することができる。

また、接地電位線（ＬＶＳＳ）とビット線（ＢＬ、／ＢＬ）との間隔（ｄ１）を大きくすることができ、これらの配線間の配線容量を低減することができる。また、電源電位線（ＬＶＤＤ）とビット線（ＢＬ、／ＢＬ）との間隔（ｄ２）を大きくすることができ、これらの配線間の配線容量を低減することができる。特に、ビット線（ＢＬ、／ＢＬ）は、データの読み出し、書き込みにおいて重要な役割を果たす配線であるため、ノイズなどによる電位の変化がメモリ動作に大きく影響する。よって、接地電位線（ＬＶＳＳ）とビット線（ＢＬ、／ＢＬ）との間隔（ｄ１）や、電源電位線（ＬＶＤＤ）とビット線（ＢＬ、／ＢＬ）との間隔（ｄ２）を大きくすることで、メモリの動作特性の向上を図ることができる。例えば、第２層配線Ｍ２Ｗ（ワード線と接続される第２層配線）とビット線（ＢＬ、／ＢＬ）との間隔をｄ３とした場合、ｄ３＜ｄ１、ｄ３＜ｄ２とすることにより、メモリの動作特性の向上を図ることができる。

なお、図２〜図４を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図５に示す。

[メモリセルの断面構造]
次いで、図６〜図１１の断面図を参照しながら上記レイアウトの断面構造を説明することにより、本実施の形態のＳＲＡＭのメモリセルの構成をより明確にする。

図６〜図８に示すように、半導体基板１中には、素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩにより、活性領域（Ａｃ）が区画される。即ち、素子分離領域ＳＴＩで囲まれた領域が活性領域（Ａｃ）となる。前述したように、６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）がＸ方向に並んで配置されており、その状態が図６等に示す断面図からも分かる。

この素子分離領域ＳＴＩは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。すなわち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、この素子分離領域ＳＴＩを、ＬＯＣＯＳ（local Oxidation of silicon）法を用いて形成してもよい。

また、半導体基板１中には、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウエル（Ｐ−ｗｅｌｌ）、およびｎ型不純物（例えば、リンやヒ素など）を含有するｎ型ウエル（Ｎ−ｗｅｌｌ）が形成されている。ｐ型ウエル（Ｐ−ｗｅｌｌ）は、例えば、イオン注入法を用いて、活性領域（Ａｃ）にｐ型不純物を導入することにより形成することができ、ｎ型ウエル（Ｎ−ｗｅｌｌ）は、例えば、イオン注入法を用いて、活性領域（Ａｃ）にｎ型不純物を導入することにより形成することができる。前述したとおり、これらウエルは、素子分離領域ＳＴＩの下部で繋がっており、所定の幅でＹ方向に延在している（図６、図１２等参照）。また、３つのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）がＸ方向に並んで配置される。言い換えれば、ｎ型ウエル（Ｎ−ｗｅｌｌ）の両側にｐ型ウエル（Ｐ−ｗｅｌｌ）が配置される。なお、各ウエルの表面に、チャネル形成用の半導体領域（図示せず）を形成してもよい。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。

また、活性領域（Ａｃ）の主表面には、ゲート絶縁膜ＧＯが形成されている。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。このゲート絶縁膜ＧＯは、例えば、熱酸化法やＣＶＤ法などを用いて形成することができる。

また、ゲート絶縁膜ＧＯ上には、ゲート電極Ｇが形成されている（図７、図８）。ゲート電極Ｇとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜ＧＯ上を含む半導体基板１上に多結晶シリコン膜をＣＶＤ法などで堆積し、パターニングすることによりゲート電極Ｇを形成することができる。なお、ゲート電極Ｇを多結晶シリコン膜と金属膜との積層膜で構成してもよい。

また、ゲート絶縁膜をｈｉｇｈ−Ｋ膜に変更し、ゲート電極をメタルゲート構造としても良い。

ここで、パターニングとは、加工の対象膜上のフォトレジスト膜を露光・現像し、所望の形状とした後、このフォトレジスト膜をマスクとして加工の対象膜をエッチングする工程をいう。このゲート電極（Ｇ）のパターニングに際しては、前述したとおり二重露光技術などを用いることにより、微細なライン幅およびスペース幅で配置されるゲート電極（Ｇ）を精度好く形成することができる。前述した本実施の形態のレイアウト（図２等参照）は、二重露光技術を適用する場合にも好適なものとなっている。

また、ゲート電極Ｇの両側のｐ型ウエル（Ｐ−ｗｅｌｌ）中には、ｎ型の低濃度不純物領域ＥＸ１が形成されている（図７、図８）。このｎ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＰ）にｎ型不純物を導入することにより形成することができる。ゲート電極Ｇの両側のｎ型ウエル（Ｎ−ｗｅｌｌ）中には、ｐ型の低濃度不純物領域ＥＸ１が形成されている（図７、図８）。このｐ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＮ）にｐ型不純物を導入することにより形成することができる。

また、ゲート電極Ｇの両側の側壁には、サイドウォールＳＷが形成されている（図７、図８）。このサイドウォールＳＷは、例えば、窒化シリコン膜よりなる。例えば、窒化シリコン膜などの絶縁膜をＣＶＤ法でゲート電極Ｇ上を含む半導体基板１上に堆積した後、異方性エッチングを施すことにより、ゲート電極Ｇの側壁に絶縁膜をサイドウォールＳＷとして残存させることができる。

また、ゲート電極ＧおよびサイドウォールＳＷの合成体の両側のｐ型ウエル（Ｐ−ｗｅｌｌ）中には、ｎ型の高濃度不純物領域ＥＸ２が形成されている（図７、図８）。このｎ型の高濃度不純物領域ＥＸ２は、上記合成体をマスクとして、イオン注入法により、ｎ型不純物を導入することにより形成することができる。また、上記合成体の両側のｎ型ウエル（Ｎ−ｗｅｌｌ）中には、ｐ型の高濃度不純物領域ＥＸ２が形成されている（図７、図８）。このｐ型の高濃度不純物領域ＥＸ２は、上記合成体をマスクとして、イオン注入法により、ｐ型不純物を導入することにより形成することができる。高濃度不純物領域ＥＸ２は、低濃度不純物領域ＥＸ１より、不純物濃度が高く、また、深く形成される。この低濃度不純物領域ＥＸ１および高濃度不純物領域ＥＸ２で、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域が構成される。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソース・ドレイン領域をトランジスタの“一端”や“他端”などと示すことがある。

前述したように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置している。この構成が、図７等に示す断面からも明らかとなる。また、本実施の形態においては、分割した活性領域（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）に、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）も配置している。この構成が、図７等に示す断面からも明らかとなる。

なお、トランジスタの形成方法として、ダミーゲートを用いてゲートパターンの溝を形成した後、メタルゲートを形成するいわゆるゲートラストを用いても良い。

図９〜図１１に示すように各トランジスタ（ＴＮＡ１、ＴＮＤ１、ＴＮＤ２、ＴＰ１等）の高濃度不純物領域ＥＸ２（ソース・ドレイン領域）上には、プラグＰ１が配置されている。なお、図９〜図１１の断面図には現れないが、ゲート電極Ｇ上にもプラグＰ１が形成される（図２参照）。プラグＰ１は、例えば、次の工程により形成することができる。各トランジスタ（ＴＮＡ１、ＴＮＤ１、ＴＮＤ２、ＴＰ１等）上を含む半導体基板１上に層間絶縁膜ＩＬ１として窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ１中にコンタクトホールを形成し、このコンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜を堆積する。導電性膜としては、バリア膜と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことができる。

また、プラグＰ１上には第１層配線Ｍ１が配置されている。この第１層配線Ｍ１は、導電性膜をパターニングすることにより形成することができる。なお、第１層配線Ｍ１を、埋め込み配線（ダマシン配線）としてもよい。

また、第１層配線Ｍ１上には第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ、ＢＬ、／ＢＬ、ＬＶＤＤなど）が配置される。言い換えれば、これらの配線が、同層に配置される。第２プラグＰ２は、層間絶縁膜ＩＬ２中に、第１プラグＰ１と同様に形成することができる。第２層配線Ｍ２は、第１層配線Ｍ１と同様に形成することができる。この第２層配線Ｍ２を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第２プラグＰ２と第２層配線Ｍ２とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。

また、第２層配線Ｍ２上には第３プラグＰ３を介して第３層配線Ｍ３（ＷＬ）が配置される。第３プラグＰ３は、層間絶縁膜ＩＬ３中に、第１プラグＰ１と同様に形成することができる。第３層配線Ｍ３は、第１層配線Ｍ１と同様に形成することができる。この第３層配線Ｍ３を埋め込み配線としてもよい。この際、コンタクトホールと配線溝の内部に導電性膜を同時に埋め込み、第３プラグＰ３と第３層配線Ｍ３とを同時に形成する、いわゆるデュアルダマシン法を用いてもよい。

なお、上記断面構造を構成する各パターンの形成工程に制限はないが、例えば、次の順序で形成することができる。まず、半導体基板１中に、素子分離領域ＳＴＩを形成した後、ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）を形成する。その後、ゲート絶縁膜ＧＯおよびゲート電極Ｇを形成し、低濃度不純物領域ＥＸ１を形成した後、サイドウォールＳＷを形成し、高濃度不純物領域ＥＸ２を形成することにより、各トランジスタ（ＴＮＡ１、ＴＮＤ１、ＴＮＤ２、ＴＰ１等）を形成する（図７等参照）。その後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、第１〜第３層配線（Ｍ１〜Ｍ３）等を形成する。この後、さらに多層の配線を形成してもよい。また、後述する、タップセル（給電用セル）を構成する各パターンを同時に形成してもよく、さらに、ＳＲＡＭを駆動するためのデコーダなどの周辺回路などを同時に形成してもよい。

なお、以降の実施の形態においては、断面図および形成工程の説明を省略しているが、トランジスタ部の断面においては、本実施の形態に類する断面構造となり、同様の工程で形成が可能であることは言うまでもない。

[メモリセルアレイの構成]
図１２は、本実施の形態のＳＲＡＭのメモリセルアレイの概念を示す平面図である。図１３および図１４は、本実施の形態のＳＲＡＭのメモリセルアレイの構成を示す平面図である。図１３は、下層から第２プラグＰ２までに位置するパターンのレイアウトを示し、図１４は、第２プラグＰ２より上のパターンのレイアウトを示す。図１３および図１４に示す領域は、図１２の下から２段目までであって、左から２列目までの２×２のセル領域に対応する。

図１２に示すように、図２〜図４を参照しながら説明したメモリセル領域を“Ｆ”で表した場合、メモリセルアレイにおいては、図中の上下方向（Ｙ方向）において、Ｘ方向に延在するライン（Ｘ軸）に対して線対称にメモリセル領域が繰り返し配置され（Ｘ軸反転）、また、図中の左右方向（Ｘ方向）において、Ｙ方向に延在するライン（Ｙ軸）に対して線対称にメモリセル領域が繰り返し配置される（Ｙ軸反転）。

この“Ｆ”で示したメモリセル領域（一点鎖線で囲まれた矩形の領域）のレイアウトおよび断面構造は、図２〜図４の平面図および図６〜図１１の断面図を用いて詳細に説明したとおりである。また、“Ｆ”で示したメモリセル領域以外のメモリセル領域においては、各パターンの形状が、Ｘ方向またはＹ方向に延在するラインに対して線対称に設けられている（図１３、図１４参照）。

ここで、前述したように、メモリセル領域中の各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在している（図１３）。さらに、メモリセル領域の外側のＰ−ｗｅｌｌは、隣のメモリセル領域のＰ−ｗｅｌｌと接しているため、メモリセルアレイ全体として見れば、ｐ型ウエル（Ｐ−ｗｅｌｌ）とｎ型ウエル（Ｎ−ｗｅｌｌ）とが、Ｘ方向に交互に配置されている。

[タップセル領域の説明]
図１２を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域（例えば、ｍ×ｎ）が配置されるが、メモリセルアレイ中には、タップセル領域（給電領域）が設けられる。タップセル領域を介して各ウエルに所定の電位（例えば、接地電位ＶＳＳや電源電位ＶＤＤ）が給電される。

図１５に、本実施の形態のＳＲＡＭのメモリセルアレイ中のタップセル領域の位置を概念的に示す。図示するように、このタップセル（給電セル）は、Ｙ方向に並ぶメモリセル領域ｎ個ごとに配置され、Ｙ方向に延在するラインに対し線対称に、Ｘ方向に繰り返し配置される。言い換えれば、ｍ×ｎ個のアレイ領域部毎に、タップセル領域が配置され、このタップセル領域は、タップセルがＸ方向に複数配置されたものとなる。Ｘ方向に並ぶ複数のタップセルのうち、一のタップセルを「Ｆ’」で示してある。

図１６および図１７は、本実施の形態のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。図１６は、活性領域（給電部、電位印加部）ＡｃＳ、ダミーゲート電極ＤＧ、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図１７は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図１６および図１７においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１のタップセル領域を示し、例えば、メモリセル領域と同じ大きさに設定されている。

メモリセル領域において、Ｙ方向に延在する各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、図１６に示すタップセルにおいてもＹ方向に延在しており、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。

また、タップセル領域上には、給電用の活性領域ＡｃＳが設けられ、３つの活性領域ＡｃＳが、Ｘ方向に並んで配置されている。これらの活性領域（ＡｃＳ）の間は素子分離領域（ＳＴＩ）となる。

具体的に、各活性領域ＡｃＳは、各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）の露出領域であり、ここでは、Ｘ方向に長辺を有する略矩形状に形成されている。また、３つの活性領域ＡｃＳは、Ｘ方向に延在する同一ライン上に配置されている。

図１６中左側のｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＳＳ）が配置される（図１７）。この第２層配線Ｍ２（ＬＶＳＳ）は、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＳＳ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＳＳ）が配置される。この第３層配線Ｍ３（ＣＶＳＳ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される共通接地電位線となる（図１７）。

ｎ型ウエル（Ｎ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＤＤ）が配置される（図１７）。この第２層配線Ｍ２（ＬＶＤＤ）は、「メモリセルのパターンレイアウト」の欄で説明した、電源電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＤＤ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＤＤ）が配置される。この第３層配線Ｍ３（ＣＶＤＤ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる（図１７）。

図１６中右側のｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＳＳ）が配置される（図１７）。この第２層配線Ｍ２（ＬＶＳＳ）は、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＳＳ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＳＳ）が配置される。この第３層配線Ｍ３（ＣＶＳＳ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される上記共通接地電位線となる（図１７）。

なお、タップセル領域上には、「メモリセルのパターンレイアウト」の欄で説明した、ビット線（第２層配線Ｍ２（ＢＬ）、第２層配線Ｍ２（／ＢＬ））が延在している（図１７）。

また、図１６に示すように、タップセル領域においては、素子分離領域ＳＴＩ上に、Ｘ方向に延在するダミーゲート電極（ダミーゲート配線、ダミーゲート）ＤＧが配置されている。ダミーゲート電極とは、素子分離領域（ＳＴＩ）上に設けられ、トランジスタ動作を行い得ない導電性膜である。この導電性膜は、ゲート電極Ｇと同一材料、同一工程で形成される。

このように、ダミーゲート電極ＤＧを設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。ダミーゲート電極ＤＧは、Ｘ方向に延在するライン状に配置されるが、ここでは、適宜、分離部Ｓｐが設けられ、分割して配置されている（図１６参照）。

図１８は、本実施の形態のＳＲＡＭのメモリセルおよびタップセル形成領域の概念を示す平面図である。図１９および図２０は、本実施の形態のＳＲＡＭのメモリセルおよびタップセル形成領域の構成を示す平面図である。図１９は、下層から第２プラグＰ２までに位置するパターンのレイアウトを示し、図２０は、第２プラグＰ２より上のパターンのレイアウトを示す。図１８〜図２０に示す領域は、２×３のセル領域を示し、下から２段目にタップセル領域が配置されている。

図１８〜図２０に示すように、タップセル（Ｆ’）のダミーゲート電極ＤＧは、タップセルのＹ方向の両端に、活性領域（ＡｃＳ）を挟むように配置されている。この際、ダミーゲート電極ＤＧをＸ方向に延在する一続きのライン状に配置してもよいが、ここでは、隣接するメモリセルのゲート電極Ｇと対応するよう、適宜ダミーゲート電極ＤＧが切断されている。言い換えれば、分離部（Ｓｐ）が設けられている。このようにダミーゲート電極ＤＧを配置することで、ゲート電極Ｇおよびダミーゲート電極ＤＧの規則性が更に向上し、装置特性を向上させることができる。

なお、タップセルを構成する各パターン（ＡｃＳ、ＤＧ、Ｐ１〜Ｐ３、Ｍ１〜Ｍ３等）は、メモリセルを構成する各パタ−ンと同様に形成することができる。

（実施の形態２）
実施の形態１においては、Ｘ方向に並ぶ６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）のうち、分割したドライバトランジスタ（ＴＮＤ１とＴＮＤ２）が配置されるＡｃＰ２とＡｃＰ１のＸ方向の長さ（Ｘ方向の幅）を等しくしていた。また、ドライバトランジスタ（ＴＮＤ３とＴＮＤ４）が配置されるＡｃＰ４とＡｃＰ３のＸ方向の長さ（Ｘ方向の幅）を等しくしていた。これらを異なる長さ（幅）としてもよい。この活性領域（Ａｃ）のＸ方向の幅は、各トランジスタのゲート幅と対応する。よって、別の言い方をすれば、実施の形態１においては、ドライバトランジスタ（ＴＮＤ１）のゲート幅とドライバトランジスタ（ＴＮＤ２）のゲート幅を等しくし、さらに、ドライバトランジスタ（ＴＮＤ３）のゲート幅とドライバトランジスタ（ＴＮＤ４）のゲート幅を等しくしていた。

これに対し、本実施の形態においては、ドライバトランジスタ（ＴＮＤ１）のゲート幅とドライバトランジスタ（ＴＮＤ２）のゲート幅を異なるものとし、さらに、ドライバトランジスタ（ＴＮＤ３）のゲート幅とドライバトランジスタ（ＴＮＤ４）のゲート幅を異なるものにする。

図２１および図２２は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図２１は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図２２は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。よって、図２１および図２２においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、上記第２プラグＰ２より上の構成について、即ち、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置については、図４を参照しながら説明した実施の形態１の場合と同じである。また、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

メモリセルの構成については、ＡｃＰ２とＡｃＰ１のＸ方向の長さ（Ｘ方向の幅）およびＡｃＰ４とＡｃＰ３のＸ方向の長さ（Ｘ方向の幅）以外の構成は、実施の形態１と同じであるため、その詳細な説明を省略する。

図２１に示すように、例えば、活性領域ＡｃＰ２と活性領域ＡｃＰ１の幅を、それぞれＷＡｃＰ２、ＷＡｃＰ１とした場合、ＷＡｃＰ２＜ＷＡｃＰ１としてもよい。また、活性領域ＡｃＰ３と活性領域ＡｃＰ４の幅を、それぞれＷＡｃＰ３、ＷＡｃＰ４とした場合、ＷＡｃＰ４＜ＷＡｃＰ３としてもよい。

このように、本実施の形態においては、ドライバトランジスタ（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）の駆動能力と、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）の駆動能力の比を容易に調整することができる。即ち、活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）の幅を変えるだけで、簡単に、β比を調整することができる。

実施の形態１においては、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）のゲート幅とドライバトランジスタのゲート幅（ＴＮＤ１とＴＮＤ２のゲート幅の和、ＴＮＤ３とＴＮＤ４のゲート幅の和）を１：２としたが、この比は、ＳＲＡＭの特性に応じて適宜調整される。即ち、装置によっては、書き込みよりも読み出し特性を良好にするなど、目的用途に応じて、アクセストランジスタとドライバトランジスタとの能力比を変えたい場合がある。ここで、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）のゲート幅を“ａ”と、ドライバトランジスタのゲート幅（ＴＮＤ１とＴＮＤ２のゲート幅の和、ＴＮＤ３とＴＮＤ４のゲート幅の和）を“ｂ”とし、この比ａ：ｂについて、ａを１とした場合のｂの値（即ち、ｂ／ａ、これを“β比”と言うことがある。）を容易に調整することができる。調整の範囲は、例えば、ｂ／ａを１．１以上３以下の範囲で調整することが好ましい。さらに、ｂ／ａを、１．５以上２．５以下の範囲で調整することがより好ましい。

これは、例えばｂ／ａ＝１．１とすると、ドライバトランジスタＴＮＤ１とアクセストランジスタＴＮＡ１のゲート幅を等しく、１とした場合、ドライバトランジスタＴＮＤ２のゲート幅が０．１となり、かなり狭いゲート幅となってしまうため、パターンが安定しない。

このため、ドライバトランジスタＴＮＤ１とＴＮＤ２のゲート幅を０．７５前後にすることになる。

これに対し、ｂ／ａ＝１．５であれば、ドライバトランジスタＴＮＤ２のゲート幅が０．５となり、一応のパターン形成が可能になる、もしくは、ドライバトランジスタＴＮＤ１とアクセストランジスタＴＮＡ１のゲート幅を等しい方向に近づけることができる。

また、例えば、ｂ／ａ＝３とすると、アクセストランジスタＴＮＡ１のゲート幅を１とし、ドライバトランジスタＴＮＤ１とＴＮＤ２のゲート幅が１．５とする。

これに比べ、アクセストランジスタＴＮＡ１のゲート幅を１とし、ドライバトランジスタＴＮＤ１とＴＮＤ２のゲート幅を１．２５とする方が、アクセストランジスタＴＮＡ１とドライバトランジスタＴＮＤ１のゲート幅の差が、上記“ｂ／ａ＝３”の場合より小さくできる点で好ましい。

なお、他の活性領域（ＡｃＮ１、ＡｃＮ２）の幅について制限はないが、ここでは、活性領域ＡｃＰ２および活性領域ＡｃＰ４の幅と同じに設定してある。

また、上記関係を逆（ＷＡｃＰ２＞ＷＡｃＰ１、ＷＡｃＰ４＞ＷＡｃＰ３）としてβ比を調整しても良いが、２つのトランジスタが配置される活性領域（ＡｃＰ１、ＡｃＰ３）の幅を大きくする方が、製造ばらつきが少なく、特性の制御性も高いと考えられる。

また、ゲート電極Ｇおよび第１プラグＰ１の配置は、実施の形態１（図２）と同様であるため、その説明を省略する。また、図２２に示した第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置についても、実施の形態１（図３）と同様であるため、その説明を省略する。

このように、本実施の形態においては、実施の形態１で詳細に説明した効果に加え、上記効果を奏することができる。

（実施の形態３）
実施の形態１で説明したタップセルにおいては、ｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳを第２層配線Ｍ２（ＬＶＳＳ）と接続し、ｎ型ウエル（Ｎ−ｗｅｌｌ）上の活性領域ＡｃＳを第２層配線Ｍ２（ＬＶＤＤ）と接続した。この第２層配線Ｍ２（ＬＶＳＳ）は、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線であり、第２層配線Ｍ２（ＬＶＤＤ）は、「メモリセルのパターンレイアウト」の欄で説明した、電源電位線である。即ち、メモリセルに接続される接地電位線や電源電位線を介してウエル給電を行ったが、接地電位線や電源電位線以外の配線（第３電位配線）を用いてウエル給電を行ってもよい。本実施の形態においては、ｐ型ウエル（Ｐ−ｗｅｌｌ）の給電用の配線として第２接地電位線（ＬＶＳＳＢ）を用いている。

[タップセル領域の説明]
図２３および図２４は、本実施の形態のＳＲＡＭのタップセルの構成を示す平面図である。図２３は、活性領域ＡｃＳ、ダミーゲート電極ＤＧ、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２４は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図２３および図２４においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１のタップセル領域（例えば、図１８のＦ’に対応する領域）を示し、例えば、メモリセル領域と同じ大きさに設定されている。

メモリセル領域において、Ｙ方向に延在する各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、図２３に示すタップセルにおいてもＹ方向に延在しており、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。

また、タップセル領域上には、給電用の活性領域ＡｃＳが設けられ、３つの活性領域ＡｃＳが、Ｘ方向に並んで配置されている。これらの活性領域（ＡｃＳ）の間は素子分離領域（ＳＴＩ）となる。

具体的に、各活性領域ＡｃＳは、各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）の露出領域であり、ここでは、Ｘ方向に長辺を有する略矩形状に形成されている。また、３つの活性領域ＡｃＳは、Ｘ方向に延在する同一ライン上に配置されている。

図中右側のｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される（図２３）。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＳＳＢ）が配置される（図２４）。

この第２層配線Ｍ２（ＬＶＳＳＢ）は、第２接地電位線であり、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線（第２層配線Ｍ２（ＬＶＳＳ））とは異なる配線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＳＳ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３が配置される。この第３層配線Ｍ３は、Ｘ方向に並ぶタップセルの各第２接地電位線と接続される共通第２接地電位線となる（図２４）。

同様に、図中右側のｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＳＳＢ）が配置される。

この第２層配線Ｍ２（ＬＶＳＳＢ）は、第２接地電位線であり、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線（第２層配線Ｍ２（ＬＶＳＳ））とは異なる配線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＳＳ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３が配置される。この第３層配線Ｍ３は、Ｘ方向に並ぶタップセルの各第２接地電位線と接続される上記共通第２接地電位線となる（図２４）。

なお、ｎ型ウエル（Ｎ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、実施の形態１の場合と同様に、第１プラグＰ１、第１層配線Ｍ１が配置され、また、プラグＰ２を介して第２層配線Ｍ２（ＬＶＤＤ）が配置される。この第２層配線Ｍ２（ＬＶＤＤ）は、「メモリセルのパターンレイアウト」の欄で説明した、電源電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＤＤ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＤＤ）が配置される。この第３層配線Ｍ３（ＣＶＤＤ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる（図２４、図１７参照）。

また、タップセル領域において、メモリセル領域から延在する接地電位線（第２層配線Ｍ２（ＬＶＳＳ））上には、第３プラグＰ３を介して共通接地電位線（第３層配線Ｍ３（ＣＶＳＳ））が配置されている（図２４、図１７）。

このように、本実施の形態においては、メモリセルに接続される接地電位線とは別配線でｐ型ウエル（Ｐ−ｗｅｌｌ）に給電を行うため、ｐ型ウエル（Ｐ−ｗｅｌｌ）の固定電位（トランジスタのバックゲート電位）と、メモリセルに接続される接地電位線の電位を個別に設定することができる。

例えば、メモリセルに接続される接地電位線の電位を、０．１Ｖ程度とし、ｐ型ウエル（Ｐ−ｗｅｌｌ）の固定電位（トランジスタのバックゲート電位）を０Ｖとすることができる。このように、ｐ型ウエルの固定電位を、メモリセルに接続される接地電位線の電位より相対的に下げることにより、バックバイアス効果が生じ、リーク電流の低減を図ることができる。このように、メモリセルに接続される接地電位線とｐ型ウエル（Ｐ−ｗｅｌｌ）の給電用の配線を別配線とすることで、トランジスタ特性の微調整が可能となり、装置特性を向上させることができる。

また、図２５は、本実施の形態のＳＲＡＭのメモリセルを示す回路図である。メモリセルの構成および回路動作は実施の形態１の場合と同様であり、例えば、トランジスタの接続関係は、図１や図５に示す回路図と同様であるが、ＳＲＡＭのメモリセルを構成するトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のバックゲート電位（ここでは、ＶＳＳＢ）が異なる。

即ち、図５においては明示していないが、８つのトランジスタのバックゲートについて、ｎ型のトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のバックゲート電位は接地電位（ＶＳＳ）であり、ｐ型のトランジスタ（ＴＰ１、ＴＰ２）のバックゲート電位は電源電位（ＶＤＤ）である。これに対し、図２５においては、ｎ型のトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のバックゲート電位は第２接地電位（ＶＳＳＢ）となる。なお、ｐ型のトランジスタ（ＴＰ１、ＴＰ２）のバックゲート電位は電源電位（ＶＤＤ）である。

なお、本実施の形態においては、接地電位線を別配線としたが、電源電位線を別配線としてもよい。

例えば、図１６に示すｎ型ウエル（Ｎ−ｗｅｌｌ）上の活性領域ＡｃＳ上に、実施の形態１の場合と同様に、第１プラグＰ１を配置し、その第１プラグＰ１上に、第１層配線Ｍ１を配置する。第１層配線Ｍ１上に第２プラグＰ２を設け、第２層配線を配置する。この第２層配線は、図１６に示す電源電位線（ＬＶＤＤ）の右側に位置するよう配置され、第２電源電位線（ＬＶＤＤＢ）となる。即ち、２本の第２層配線のうち、左側を電源電位線（ＬＶＤＤ）とし、右側を第２電源電位線（ＬＶＤＤＢ）とする。この後、電源電位線（ＬＶＤＤ）と第２電源電位線（ＬＶＤＤＢ）は、第３プラグＰ３を介してそれぞれ個別の第３層配線（共通電源電位線、共通第２電源電位線）と接続される。

上記構成によれば、ｐ型のトランジスタ（ＴＰ１、ＴＰ２）のバックゲート電位を第２電源電位（ＶＤＤＢ）とすることができる。例えば、第２電源電位線（ＬＶＤＤＢ）とメモリセルに接続される電源電位線（電源電位線（ＬＶＤＤ））との間に、比較的高い導通抵抗値を有するｐ型のトランジスタを備えることにより、ラッチアップ現象の発生を抑制することができる。

以上のように、接地電位（ＶＳＳ）側を別配線構成とてもよく、また、電源電位（ＶＤＤ）側を別配線構成としてもよい。もちろん、接地電位（ＶＳＳ）側および電源電位（ＶＤＤ）側の両方に別配線構成を適用してもよい。

（実施の形態４）
実施の形態１で説明したメモリセルにおいては、６つの活性領域を、ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４の順に、Ｘ方向に並んで配置した（図２）が、ＡｃＰ２とＡｃＰ１の位置を入れ替え、さらに、ＡｃＰ３とＡｃＰ４の位置を入れ替えてもよい（図２６参照）。

[メモリセルの構成]
[メモリセルのパターンレイアウト]
図２６〜図２８は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図２６は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図２７は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図２８は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図２６および図２７においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図２７および図２８においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

図２６に示すように、半導体基板には、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図２６においては、１（１ビット）のメモリセル領域しか示していないが、前述したように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２〜図１４参照）、これらのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａｃ）となる。

また、半導体基板には、６つの活性領域がＸ方向に並んで配置されている。実施の形態１の場合と異なり、本実施の形態においては、ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２、ＡｃＰ４、ＡｃＰ３の順に並んで配置されている。

他の構成（Ｇ、Ｐ１など）は、実施の形態１と同様であるためその詳細な説明を省略する。また、図２７および図２８に示す第１プラグＰ１、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置も、図３および図４を参照しながら説明した実施の形態１の場合とほぼ同じであるためその詳細な説明を省略する。

このように、本実施の形態においては、メモリセル領域において、Ｙ方向に長辺を有する略矩形状の活性領域ＡｃＰ１およびＡｃＰ２の配置について、長辺のより長いＡｃＰ１を、ｎ型ウエル（Ｎ−ｗｅｌｌ）から遠ざけて配置している。また、メモリセル領域において、Ｙ方向に長辺を有する略矩形状の活性領域ＡｃＰ４およびＡｃＰ３の配置について、長辺のより長いＡｃＰ３をｎ型ウエル（Ｎ−ｗｅｌｌ）から遠ざけて配置している。このような配置により、ウエル近接効果を低減することができる。

ウエル近接効果は、例えば、ｎ型不純物の導入領域以外の領域にフォトレジスト膜を形成し、ｎ型不純物の導入を阻止することによりｎ型ウエルを形成する際、フォトレジスト膜の端部（例えば、素子分離領域ＳＴＩ中）に注入されたｎ型不純物が、ｐ型ウエルに形成されるｎ型のトランジスタのゲート電極やソース・ドレイン領域まで拡散し、ｎ型のトランジスタの特性を劣化させる現象を言う。同様に、ｐ型のトランジスタにおいてもｐ型ウエル形成の際のｐ型不純物の影響を受け得る。このように、ｎ型ウエルとｐ型ウエルとの境界部においては、ウエル近接効果によるトランジスタ特性の変動が生じやすく、メモリセルの微細化によりこの問題は顕著になる。

しかしながら、本実施の形態においては、長辺のより長い活性領域、言い換えれば、より多くのトランジスタが配置される活性領域（ＡｃＰ１およびＡｃＰ３）を、ｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界から遠ざけて配置することにより、ウエル近接効果を低減し、トランジスタ特性を向上させることができる。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図２９に示す。

この図２９からも明らかなように、トランジスタＴＮＡ１およびＴＮＡ２が、ｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界から遠ざけて配置される（図中の矢印参照）。

このように、ウエル近接効果を低減し、トランジスタ特性（例えば、ＴＮＡ１やＴＮＡ２の特性など）を向上させることができる。

本実施の形態においては、実施の形態１で詳細に説明した効果に加え、上記効果を奏することができる。

（実施の形態５）
実施の形態１で説明したメモリセルにおいては、各トランジスタのソース・ドレイン領域上およびゲート電極Ｇ上に第１プラグＰ１を設け、これより上層の配線を用いて結線したが、シェアードプラグ（シェアードコンタクト）ＳＰ１を用いて結線してもよい。

図３０〜図３２は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図３０は、活性領域Ａｃ、ゲート電極Ｇ、第１プラグＰ１およびシェアード第１プラグＳＰ１の配置を示す。図３１は、第１プラグＰ１、シェアード第１プラグＳＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図３２は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図３０および図３１においては、第１プラグＰ１およびシェアード第１プラグＳＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図３１および図３２においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
本実施の形態のメモリセルのパターンレイアウトについては、上記シェアード第１プラグＳＰ１の部分以外の構成は、実施の形態１と同様であるためその詳細な説明を省略し、シェアード第１プラグＳＰ１の近傍の構成につて詳細に説明する。

図３０に示すように、本実施の形態においても、実施の形態１と同様に、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。また、６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）がＸ方向に並んで配置されている。これらの活性領域（Ａｃ）の間は素子分離領域（ＳＴＩ）となる。

上記６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極Ｇが、各活性領域をＸ方向に横切るように延在し、実施の形態１の「回路構成」の欄で説明した８つのトランジスタを構成している。

具体的に、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ２上にＴＮＤ２、活性領域ＡｃＰ１上にＴＮＤ１および活性領域ＡｃＮ１上にＴＰ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、他のゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＴＮＡ１が配置され、ＴＮＡ１のソース・ドレイン領域とＴＮＤ１のソース・ドレイン領域とが接続される（共通化される）。

また、活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ４上にＴＮＤ４、活性領域ＡｃＰ３上にＴＮＤ３および活性領域ＡｃＮ２上にＴＰ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＰ３上には、上記共通のゲート電極Ｇ３と並行に、他のゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ３上にＴＮＡ２が配置され、ＴＮＡ２のソース・ドレイン領域とＴＮＤ３のソース・ドレイン領域とが接続される（共通化される）。

また、上記４つのゲート電極Ｇは、２つずつ同一ライン上に配置されている。具体的には、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ３上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。

上記８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記４つのゲート電極上にも第１プラグＰ１が配置される。

ここで、ＴＰ２の一方のソース・ドレイン領域と、ＴＰ１とＴＮＤ２とＴＮＤ１の共通のゲート電極Ｇ１上には、一の連続したプラグ（一体のプラグ）であるシェアード第１プラグＳＰ１が配置されている。また、ＴＰ１の一方のソース・ドレイン領域と、ＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極Ｇ３上には、一の連続したプラグであるシェアード第１プラグＳＰ１が配置されている。

このように、電気的に接続すべきソース・ドレイン領域と、ゲート電極Ｇとを、シェアード第１プラグＳＰ１を用いて接続してもよい。

このように、シェアード第１プラグＳＰ１を用いることで、図２に示す第１プラグＰ１ｄとＰ１ｈの配置が不要となるため、図３０に示すように、活性領域ＡｃＮ１とＡｃＮ２間の距離を小さくすることができる。よって、例えば、実施の形態１のメモリセル（図２参照）と比較し、メモリセル面積を縮小することができる。

なお、第１プラグＰ１およびシェアード第１プラグＳＰ１の上層のパターンのレイアウト、即ち、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置は、図３１および図３２に示すように、図３および図４を参照しながら説明した実施の形態１の場合とほぼ同じであるため、ここではその詳細な説明を省略する。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図３３に示す。

この図３３において、上記シェアード第１プラグＳＰ１による結線の箇所は、図中の丸印の箇所に対応し、一の連続したプラグ（シェアード第１プラグＳＰ１）を用いてソース・ドレイン領域と、ゲート電極Ｇとが結線される。

このように、シェアード第１プラグＳＰ１を用いることで、メモリセル面積を縮小することができる。

本実施の形態においては、実施の形態１で詳細に説明した効果に加え、上記効果を奏することができる。

（実施の形態６）
実施の形態１においては、略矩形のメモリセル領域のＹ方向に延在する辺の長さ（図中縦方向の長さ）を、後述するトランジスタ２個分の長さ（高さ）としたが、本実施の形態においては、略矩形のメモリセル領域のＹ方向に延在する辺の長さを、トランジスタ４個分の長さとする。トランジスタ１個分の長さとは、ゲート電極のＹ方向の幅をａ１とし、ゲート電極間のＹ方向の距離をｂ１とした場合、ａ１とｂ１の和（ａ１＋ｂ１）を意味する。例えば、実施の形態１においては、メモリセル領域のＹ方向に延在する辺の長さは、２（ａ１＋ｂ１）となり、トランジスタ２個分の長さとなる(図２参照)。また、本実施の形態においては、メモリセル領域のＹ方向に延在する辺の長さを、４（ａ１＋ｂ１）とする。

また、別の言い方をすれば、実施の形態１においては、２段（２行）にゲート電極Ｇを配置したが、本実施の形態においては、４段（４行）にゲート電極Ｇを配置する。

なお、本実施の形態のＳＲＡＭのメモリセルの回路構成および回路動作は、図１を参照しながら説明した実施の形態１の場合と同様である。

[ＳＲＡＭの構造]
[メモリセルの構成]
図３４〜図３６は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図３４は、活性領域Ａ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図３５は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図３６は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図３４および図３５においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図３５および図３６においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
[Ａ、Ｇ、Ｐ１]
図３４に示すように、半導体基板には、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図３４においては、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、これらのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａ）となる。

また、半導体基板には、３つの活性領域（ＡＰ１、ＡＮ、ＡＰ２）がＸ方向に並んで配置されている。これらの活性領域（Ａ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａ）が区画される。また、上記各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、素子分離領域ＳＴＩの下部で繋がっている。

具体的に、活性領域ＡＰ１は、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、図３４においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、メモリセルアレイにおいて、活性領域ＡＰ１は、隣接するメモリセル（ここでは、図３４に示すメモリセル領域の下側のメモリセル）の活性領域と、連続して配置される。

活性領域ＡＮは、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。

活性領域ＡＰ２は、上記ｎ型ウエルの図中右側に位置するｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、メモリセルアレイにおいて、活性領域ＡＰ２は、隣接するメモリセル（ここでは、図３４に示すメモリセル領域の上側のメモリセル）の活性領域と、連続して配置される。

上記３つの活性領域（ＡＰ１、ＡＮ、ＡＰ２）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極Ｇが、各活性領域をＸ方向に横切るように延在し、実施の形態１の「回路構成」の欄で説明した８つのトランジスタを構成している。

具体的に、活性領域ＡＰ１、ＡＮおよびＡＰ２上を横切るように２本の共通のゲート電極（Ｇ１、Ｇ３）が配置されている。これにより、活性領域ＡＰ２上に、ＴＮＤ２およびＴＮＤ３がソース・ドレイン領域を共有して直列に配置され、活性領域ＡＰ１上に、ＴＮＤ１およびＴＮＤ４がソース・ドレイン領域を共有して直列に配置され、さらに、活性領域ＡＮ上にＴＰ１およびＴＰ２がソース・ドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極Ｇ１により、ＴＮＤ１、ＴＰ１およびＴＮＤ２のゲート電極（Ｇ）が接続されることとなり、他方の共通ゲート電極Ｇ３により、ＴＮＤ３、ＴＰ２およびＴＮＤ４のゲート電極（Ｇ）が接続されることとなる。これらの２本の共通のゲート電極（Ｇ１、Ｇ３）は、並行にＸ方向に延在して配置される。

また、活性領域ＡＰ１上には、上記２本の共通のゲート電極Ｇと並行に、一のゲート電極Ｇ２が配置されている。これにより、活性領域ＡＰ１上にＴＮＡ１が配置され、ＴＮＡ１のソース・ドレイン領域とＴＮＤ１のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡＰ２上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、他のゲート電極Ｇ４が配置されている。これにより、活性領域ＡＰ２上にＴＮＡ２が配置され、ＴＮＡ２のソース・ドレイン領域とＴＮＤ３のソース・ドレイン領域とが接続される（共通化される）。

このように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡＰ１、ＡＰ２）上に配置している。さらに、これらの活性領域（ＡＰ１、ＡＰ２）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。

よって、実施の形態１と同様に、活性領域（Ａ）の形状に角部（屈曲部）を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、上記活性領域（ＡＰ１、ＡＰ２）に、トランジスタを３個ずつ配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、実施の形態１で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

[Ｐ１、Ｍ１、Ｐ２]
図３５に示すように、上記図３４を参照しながら説明した８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図３４を参照しながら説明した４つのゲート電極上にも第１プラグＰ１が配置される。

この第１プラグＰ１上に第１層配線Ｍ１が配置され、第１プラグＰ１間の電気的接続が図られる。

具体的に、ＴＮＤ２の一方のソース・ドレイン領域上の第１プラグＰ１Ａ、ＴＮＤ１およびＴＮＡ１の共通のソース・ドレイン領域上の第１プラグＰ１Ｂ、ＴＰ１の一方のソース・ドレイン領域上の第１プラグＰ１Ｃ、およびＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極（Ｇ３）上の第１プラグＰ１Ｄが、第１層配線（第１ノード配線）Ｍ１Ａで接続される。この第１層配線Ｍ１Ａは、図１の蓄積ノードＡと対応付けることができる。上記“一方の”とは、図中の下側のソース・ドレイン領域を示す。

ＴＮＤ４の一方のソース・ドレイン領域上の第１プラグＰ１Ｅ、ＴＮＤ３およびＴＮＡ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｆ、ＴＰ２の一方のソース・ドレイン領域上の第１プラグＰ１Ｇ、およびＴＰ１とＴＮＤ１とＴＮＤ２の共通のゲート電極（Ｇ１）上の第１プラグＰ１Ｈが、が第１層配線Ｍ１Ｂで接続される。この第１層配線（第２ノード配線）Ｍ１Ｂは、図１の蓄積ノードＢと対応付けることができる。ここでの“一方の”とは、図中の上側のソース・ドレイン領域を示す。

また、ＴＮＤ２の他方のソース・ドレイン領域上の第１プラグＰ１Ｉ上に、第１層配線（パッド領域）Ｍ１Ｓが配置される。また、ＴＮＤ１の他方のソース・ドレイン領域上の第１プラグＰ１Ｊ上に、第１層配線Ｍ１Ｓが配置される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｋ上に、第１層配線（パッド領域）Ｍ１Ｄが配置される。この第１層配線Ｍ１Ｄは、図１の電源電位（ＶＤＤ）と対応付けることができ、後述するように、電源電位線（ＬＶＤＤ）と接続される。

また、ＴＮＡ１の他方のソース・ドレイン領域上の第１プラグＰ１Ｌ、およびＴＮＡ２の他方のソース・ドレイン領域上の第１プラグＰ１Ｍ上に、それぞれ第１層配線Ｍ１ＢＬが配置される。

また、ＴＮＡ１のゲート電極（Ｇ２）上の第１プラグＰ１Ｎ、およびＴＮＡ２のゲート電極（Ｇ４）上の第１プラグＰ１Ｏ上に、それぞれ第１層配線Ｍ１Ｗが配置される。

上記複数の第１プラグＰ１間の第１層配線Ｍ１による接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。

[Ｐ２、Ｍ２、Ｐ３、Ｍ３]
図３６に示すように、上記図３５を参照しながら説明した第１層配線Ｍ１のうち、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）以外の第１層配線Ｍ１上には、第２プラグＰ２が配置され、さらに、その上部には、第２層配線Ｍ２が配置される。

具体的に、ＴＮＡ１のゲート電極（Ｇ２）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。また、ＴＮＡ２のゲート電極（Ｇ４）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。これら２本の第２層配線Ｍ２Ｗは、メモリセル領域のＸ方向の両端部において、それぞれＹ方向に延在するよう配置されている。さらに、これら２本の第２層配線Ｍ２Ｗ上には、第３プラグＰ３が配置され、２つの第３プラグＰ３を接続するように、Ｘ方向に第３層配線Ｍ３（ＷＬ）が配置される。この第３層配線Ｍ３（ＷＬ）は、ワード線である。

また、ＴＮＤ２とＴＮＤ３の共通のソース・ドレイン領域（Ｐ１Ｉ）と接続される第１層配線（パッド領域）Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。ＴＮＤ１とＴＮＤ４の共通のソース・ドレイン領域（Ｐ１Ｊ）と接続される第１層配線（パッド領域）Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。これら２本の接地電位線は、前述したメモリセル領域の両端部に配置される２本の第２層配線Ｍ２の内側において、それぞれＹ方向に延在するように配置される。

また、ＴＮＡ１の他方のソース・ドレイン領域と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬ）と接続される。この第２層配線Ｍ２（ＢＬ）は、ビット線対のうち一のビット線である。ＴＮＡ２の他方のソース・ドレイン領域と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬ）と接続される。この第２層配線Ｍ２（／ＢＬ）は他のビット線である。これら２本のビット線（ＢＬ、／ＢＬ）は、前述した２本の接地電位線（ＬＶＳＳ）の内側において、それぞれＹ方向に延在するように配置される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域（Ｐ１Ｋ）と接続される第１層配線（パッド領域）Ｍ１Ｄは、第２プラグを介して第２層配線Ｍ２（ＬＶＤＤ）と接続される。この第２層配線Ｍ２（ＬＶＤＤ）は、電源電位線である。

上記第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図３４〜図３６においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線（ＬＶＳＳ）、ビット線（ＢＬ、／ＢＬ）、電源電位線（ＬＶＤＤ）はＹ方向に延在し、ワード線（ＷＬ）はＸ方向に延在するよう配置される。

また、本実施の形態においては、第２層配線Ｍ２Ｗ（ワード線と接続される第２層配線）とビット線（ＢＬ、／ＢＬ）との間に、接地電位線（ＬＶＳＳ）を配置したので、接地電位線（ＬＶＳＳ）のシールド効果が生じ、第２層配線Ｍ２Ｗ（ワード線と接続される第２層配線）とビット線（ＢＬ、／ＢＬ）との相互作用（クロストークノイズ）を低減することができる。

なお、図３４〜図３６を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置されている。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図３７に示す。

[メモリセルアレイの構成]
本実施の形態のＳＲＡＭのメモリセルアレイは、実施の形態１と同様にアレイ状に配置される。即ち、実施の形態１において図１２を参照しながら説明したように、メモリセル領域（“Ｆ”）が、Ｘ方向に延在するラインに対して線対称に、繰り返し配置され、また、Ｙ方向に延在するラインに対して線対称に、繰り返し配置される。

[タップセル領域の説明]
また、本実施の形態のＳＲＡＭのメモリセルアレイ中には、実施の形態１と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位（例えば、接地電位ＶＳＳや電源電位ＶＤＤ）が給電される。

（実施の形態７）
実施の形態６においては、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）をＸ方向に並んで配置したが（図３４）、ｎ型ウエル（Ｎ−ｗｅｌｌ）の両側のｐ型ウエル（Ｐ−ｗｅｌｌ）を片方にまとめて配置してもよい（図３８）。

なお、本実施の形態においては、実施の形態６と同様に、略矩形のメモリセル領域のＹ方向に延在する辺の長さを、トランジスタ４個分の長さとしている。別の言い方をすれば、本実施の形態においては、４段（４行）にゲート電極Ｇを配置している。

なお、本実施の形態のＳＲＡＭのメモリセルの回路構成および回路動作は、図１を参照しながら説明した実施の形態１の場合と同様である。

[ＳＲＡＭの構造]
[メモリセルの構成]
図３８〜図４０は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図３８は、活性領域Ａ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図３９は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図４０は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図３８および図３９においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図３９および図４０においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
[Ａ、Ｇ、Ｐ１]
図３８に示すように、半導体基板には、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図３８においては、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、双方のウエル（Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａ）となる。

また、半導体基板には、３つの活性領域（ＡＮ、ＡＰ１、ＡＰ２）がＸ方向に並んで配置されている。これらの活性領域（Ａ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａ）が区画される。また、上記各ウエル（Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、素子分離領域ＳＴＩの下部で繋がっている。

具体的に、活性領域ＡＮは、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。

活性領域ＡＰ１は、上記ｎ型ウエルの図中右側に位置するｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、図３８においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、活性領域ＡＰ１は、Ｙ方向にライン状に延在することとなる。

活性領域ＡＰ２は、上記ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、活性領域ＡＰ１の隣に配置され、Ｙ方向に長辺を有する略矩形状である。

上記３つの活性領域（ＡＮ、Ａｐ１、ＡＰ２）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極Ｇが、各活性領域をＸ方向に横切るように延在し、実施の形態１の「回路構成」の欄で説明した８つのトランジスタを構成している。

具体的に、活性領域ＡＮ、ＡＰ１およびＡＰ２上を横切るように２本の共通のゲート電極（Ｇ１、Ｇ３）が配置されている。これにより、活性領域ＡＰ２上に、ＴＮＤ２およびＴＮＤ４がソース・ドレイン領域を共有して直列に配置され、活性領域ＡＰ１上に、ＴＮＤ１およびＴＮＤ３がソース・ドレイン領域を共有して直列に配置され、さらに、活性領域ＡＮ上にＴＰ１およびＴＰ２がソース・ドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極Ｇ１により、ＴＰ１、ＴＮＤ１およびＴＮＤ２のゲート電極（Ｇ）が接続されることとなり、他方の共通ゲート電極Ｇ３により、ＴＰ２、ＴＮＤ３およびＴＮＤ４のゲート電極（Ｇ）が接続されることとなる。これらの２本の共通のゲート電極Ｇは、並行にＸ方向に延在して配置される。

また、活性領域ＡＰ１上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、一のゲート電極Ｇ２が配置されている。これにより、活性領域ＡＰ１上にＴＮＡ１が配置され、ＴＮＡ１のソース・ドレイン領域とＴＮＤ１のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡＰ１上には、上記２本の共通のゲート電極Ｇと並行に、他のゲート電極Ｇ４が配置されている。これにより、活性領域ＡＰ１上にＴＮＡ２が配置され、ＴＮＡ２のソース・ドレイン領域とＴＮＤ３のソース・ドレイン領域とが接続される（共通化される）。

このように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡＰ１、ＡＰ２）上に配置している。さらに、これらの活性領域（ＡＰ１、ＡＰ２）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。

よって、実施の形態１と同様に、活性領域（Ａ）の形状に角部（屈曲部）を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、上記活性領域（ＡＰ１）に、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）をも配置したので、活性領域の個数を低減できる。なお、ここでは、上記活性領域（ＡＰ１）に、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２）をも配置したが、２つの活性領域ＡＰ１およびＡＰ２にそれぞれアクセストランジスタを１個ずつ配置してもよい。このように、ドライバトランジスタを分割して配置した活性領域（ここでは、ＡＰ１、ＡＰ２）に、残りのｎ型のトランジスタを適宜配置すればよい。これにより、活性領域の個数を低減できる。その結果、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、実施の形態１で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

[Ｐ１、Ｍ１、Ｐ２]
図３９に示すように、上記図３８を参照しながら説明した８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図３８を参照しながら説明した４つのゲート電極上にも第１プラグＰ１が配置される。

この第１プラグＰ１上に第１層配線Ｍ１が配置され、第１プラグＰ１間の電気的接続が図られる。

具体的に、ＴＮＤ２の一方のソース・ドレイン領域上の第１プラグＰ１Ａ、ＴＮＤ１およびＴＮＡ１の共通のソース・ドレイン領域上の第１プラグＰ１Ｂ、ＴＰ１の一方のソース・ドレイン領域上の第１プラグＰ１Ｃ、およびＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極（Ｇ３）上の第１プラグＰ１Ｄが、第１層配線Ｍ１Ａで接続される。この第１層配線（第１ノード配線）Ｍ１Ａは、図１の蓄積ノードＡと対応付けることができる。上記“一方の”とは、図中の下側のソース・ドレイン領域を示す。

ＴＮＤ４の一方のソース・ドレイン領域上の第１プラグＰ１Ｅ、ＴＮＤ３およびＴＮＡ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｆ、ＴＰ２の一方のソース・ドレイン領域上の第１プラグＰ１Ｇ、およびＴＰ１とＴＮＤ１とＴＮＤ２の共通のゲート電極（Ｇ１）上の第１プラグＰ１Ｈが、第１層配線（第２ノード配線）Ｍ１Ｂで接続される。この第１層配線Ｍ１Ｂは、図１の蓄積ノードＢと対応付けることができる。ここでの“一方の”とは、図中の上側のソース・ドレイン領域を示す。

また、ＴＮＤ２とＴＮＤ４の共通のソース・ドレイン領域上の第１プラグＰ１Ｐと、ＴＮＤ１およびＴＮＤ３の共通のソース・ドレイン領域上の第１プラグＰ１Ｑが、第１層配線Ｍ１Ｓで接続される。この第１層配線Ｍ１Ｓは、図１の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｒ上に、第１層配線Ｍ１Ｄが配置される。この第１層配線Ｍ１Ｄは、図１の電源電位（ＶＤＤ）と対応付けることができ、後述するように、電源電位線（ＬＶＤＤ）と接続される。

また、ＴＮＡ１の他方のソース・ドレイン領域上の第１プラグＰ１Ｓ、およびＴＮＡ２の他方のソース・ドレイン領域上の第１プラグＰ１Ｔ上に、それぞれ第１層配線Ｍ１ＢＬが配置される。また、ＴＮＡ１のゲート電極（Ｇ２）上の第１プラグＰ１Ｕと、ＴＮＡ２のゲート電極（Ｇ４）上の第１プラグＰ１Ｖが、第１層配線Ｍ１Ｗで接続される。

上記複数の第１プラグＰ１間の第１層配線Ｍ１による接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。

[Ｐ２、Ｍ２、Ｐ３、Ｍ３]
図４０に示すように、上記図３９を参照しながら説明した第１層配線Ｍ１のうち、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）以外の第１層配線Ｍ１上には、第２プラグＰ２が配置され、さらに、その上部には、第２層配線Ｍ２が配置される。

具体的に、ＴＮＡ１のゲート電極（Ｇ２）およびＴＮＡ２のゲート電極（Ｇ４）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。この第２層配線Ｍ２Ｗは、メモリセル領域のＸ方向の端部において、Ｙ方向に延在するよう配置されている。さらに、この第２層配線Ｍ２上には、第３プラグＰ３が配置され、この第３プラグＰ３上に、Ｘ方向に延在する第３層配線Ｍ３（ＷＬ）が配置される。この第３層配線Ｍ３（ＷＬ）は、ワード線である。

また、ＴＮＡ１の他方のソース・ドレイン領域（Ｐ１Ｓ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬ）と接続される。この第２層配線Ｍ２（ＢＬ）は、ビット線対のうち一のビット線である。

ＴＮＡ２の他方のソース・ドレイン領域（Ｐ１Ｔ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬ）と接続される。この第２層配線Ｍ２（／ＢＬ）は他のビット線である。これら２本のビット線（ＢＬ、／ＢＬ）は、それぞれＹ方向に延在するように配置される。

また、ＴＮＤ２とＴＮＤ４の共通のソース・ドレイン領域（Ｐ１Ｐ）およびＴＮＤ１およびＴＮＤ３の共通のソース・ドレイン領域（Ｐ１Ｑ）と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。この接地電位線は、２本のビット線（ＢＬ、／ＢＬ）間において、Ｙ方向に延在するように配置される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域（Ｐ１Ｒ）と接続される第１層配線Ｍ１Ｄは、第２プラグを介して第２層配線Ｍ２（ＬＶＤＤ）と接続される。この第２層配線Ｍ２（ＬＶＤＤ）は、電源電位線である。

上記第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の接続状態は、図１に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図３４〜図３６においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線（ＬＶＳＳ）、ビット線（ＢＬ、／ＢＬ）、電源電位線（ＬＶＤＤ）はＹ方向に延在し、ワード線（ＷＬ）はＸ方向に延在するよう配置される。

また、本実施の形態においては、ビット線（ＢＬ、／ＢＬ）の間に、接地電位線（ＬＶＳＳ）を配置したので、接地電位線（ＬＶＳＳ）のシールド効果が生じ、ビット線（ＢＬ、／ＢＬ）間の相互作用（クロストークノイズ）を低減することができる。

さらに、本実施の形態においては、メモリセル領域において、ｎ型ウエル（Ｎ−ｗｅｌｌ）の片側にｐ型ウエル（Ｐ−ｗｅｌｌ）を配置したので、実施の形態６（図３４）の場合と比較し、ｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界領域が低減し、前述したウエル近接効果を低減することができる。

なお、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図４１に示す。

[メモリセルアレイの構成]
本実施の形態のＳＲＡＭのメモリセルアレイは、実施の形態１と同様にアレイ状に配置される。即ち、実施の形態１において図１２を参照しながら説明したように、メモリセル領域（“Ｆ”）が、Ｘ方向に延在するラインに対して線対称に、繰り返し配置され、また、Ｙ方向に延在するラインに対して線対称に、繰り返し配置される。

[タップセル領域の説明]
また、本実施の形態のＳＲＡＭのメモリセルアレイ中には、実施の形態１と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位（例えば、接地電位ＶＳＳや電源電位ＶＤＤ）が給電される。

本実施の形態のＳＲＡＭのメモリセルアレイは、実施の形態１（図１５）と同様にタップセル（Ｆ’）を有する。このタップセル（Ｆ’）は、Ｙ方向に並ぶメモリセル領域ｎ個ごとに配置され、Ｙ方向に延在するラインに対し線対称に、Ｘ方向に繰り返し配置される。図１５においては、Ｘ方向に並ぶ複数のタップセルのうち、一のタップセルを「Ｆ’」で示してある。

図４２および図４３は、本実施の形態のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。図４２は、活性領域ＡｃＳ、ダミーゲート電極ＤＧ、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図４３は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図４２および図４３においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１のタップセル領域を示し、例えば、メモリセル領域と同じ大きさに設定されている。

メモリセル領域において、Ｙ方向に延在する各ウエル（Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、図４２に示すタップセルにおいてもＹ方向に延在しており、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。

また、タップセル領域上には、給電用の活性領域ＡｃＳが設けられ、２つの活性領域ＡｃＳが、Ｘ方向に並んで配置されている。これらの活性領域（ＡｃＳ）の間は素子分離領域（ＳＴＩ）となる。

具体的に、各活性領域ＡｃＳは、各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ）の露出領域であり、ここでは、Ｘ方向に長辺を有する略矩形状に形成されている。また、２つの活性領域ＡｃＳは、Ｘ方向に延在する同一ライン上に配置されている。

図中左側のｐ型ウエル（Ｐ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＳＳ）が配置される。この第２層配線Ｍ２（ＬＶＳＳ）は、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＳＳ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＳＳ）が配置される。この第３層配線Ｍ３（ＣＶＳＳ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される共通接地電位線となる（図４３）。

図中左側のｎ型ウエル（Ｎ−ｗｅｌｌ）上の活性領域ＡｃＳ上には、第１プラグＰ１が配置され、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。また、第１層配線Ｍ１上には、第２プラグＰ２が配置される。この第２プラグＰ２上には、第２層配線Ｍ２（ＬＶＤＤ）が配置される。この第２層配線Ｍ２（ＬＶＤＤ）は、「メモリセルのパターンレイアウト」の欄で説明した、電源電位線となる。さらに、タップセル領域には、第２層配線Ｍ２（ＬＶＤＤ）上に第３プラグＰ３が配置され、その上部に第３層配線Ｍ３（ＣＶＤＤ）が配置される。この第３層配線Ｍ３（ＣＶＤＤ）は、Ｘ方向に並ぶタップセルの各接地電位線と接続される共通電源電位線となる（図４３）。

なお、タップセル領域上には、「メモリセルのパターンレイアウト」の欄で説明した、ビット線（第２層配線Ｍ２（ＢＬ）、第２層配線Ｍ２（／ＢＬ））が延在している（図４３）。

また、図４２に示すように、タップセル領域においては、素子分離領域ＳＴＩ上に、Ｘ方向に延在するダミーゲート電極ＤＧが配置されている。このように、ダミーゲート電極ＤＧを設けることで、ゲート電極による凹凸が規則的に繰り返されることとなり、レイアウトの規則性が向上する。その結果、製造ばらつきなどを低減でき、装置特性の向上を図ることができる。

（実施の形態８）
実施の形態７で説明したメモリセルにおいては、３つの活性領域を、ＡＮ、ＡＰ１、ＡＰ２の順に、Ｘ方向に並んで配置した（図３８）が、ＡＰ１とＡＰ２の位置を入れ替えてもよい（図４４参照）。

[メモリセルの構成]
[メモリセルのパターンレイアウト]
図４４〜図４６は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図４４は、活性領域（Ａ）、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図４５は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図４６は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図４４および図４５においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図４５および図４６においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

図４４に示すように、半導体基板には、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図４４においては、１（１ビット）のメモリセル領域しか示していないが、前述したように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、これらのウエル（Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａ）となる。

また、半導体基板には、３つの活性領域がＸ方向に並んで配置されている。実施の形態７の場合と異なり、本実施の形態においては、ＡＮ、ＡＰ２、ＡＰ１の順に並んで配置されている。

他の構成（Ｇ、Ｐ１など）は、実施の形態７と同様であるためその詳細な説明を省略する。また、図４５および図４６に示す第１プラグＰ１、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置も、図３９および図４０を参照しながら説明した実施の形態１の場合とほぼ同じであるためその詳細な説明を省略する。

このように、本実施の形態においては、メモリセル領域において、Ｙ方向にライン状に延在する活性領域ＡＰ１をｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界から遠ざけて配置している。言い換えれば、より多くのトランジスタが配置される活性領域を上記境界から遠ざけて配置している。これにより、ｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界と活性領域ＡＰ１との距離が大きくなり、前述したウエル近接効果を低減することができる。その結果、トランジスタ特性を向上させることができる。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＮＤ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ３、ＴＮＡ２、ＴＮＤ４）を配置し、これらの接続状態を明示した回路図を図４７に示す。

この図４７からも明らかなように、トランジスタＴＮＡ１およびＴＮＡ２が、ｎ型ウエル（Ｎ−ｗｅｌｌ）とｐ型ウエル（Ｐ−ｗｅｌｌ）との境界から遠ざけて配置される（図中の矢印参照）。

このように、ウエル近接効果を低減し、トランジスタ特性（例えば、ＴＮＡ１やＴＮＡ２の特性など）を向上させることができる。

本実施の形態においては、実施の形態１で詳細に説明した効果に加え、上記効果を奏することができる。

（実施の形態９）
実施の形態１においては、いわゆるシングルポート（Single-Port）のＳＲＡＭ（図１）を例に説明したが、本実施の形態においては、いわゆるデュアルポート（Dual-Port）のＳＲＡＭ（図４８）の適用例について説明する。

[回路構成]
図４８は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。実施の形態１において説明した等価回路図（図１）と異なり、２対のビット線対（ＢＬＡと／ＢＬＡ、ＢＬＢと／ＢＬＢ）および２本のワード線（ＷＬＡ、ＷＬＢ）を有する。

図４８に示すように、メモリセルは、上記２対のビット線と上記２本ワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）ＴＰ１、ＴＰ２、２対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）ＴＮＡ１とＴＮＡ３、ＴＮＡ２とＴＮＡ４、および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用ＭＩＳＦＥＴ）ＴＮＤ２、ＴＮＤ４を有している。

ここで、本実施の形態においては、ドライバトランジスタ（駆動用ＭＩＳＦＥＴ）ＴＮＤ２と並列に接続されるドライバトランジスタＴＮＤ１を有している。また、ドライバトランジスタ（駆動用ＭＩＳＦＥＴ）ＴＮＤ４と並列に接続されるドライバトランジスタＴＮＤ３を有している。

上記メモリセルを構成するトランジスタのうち、ロードトランジスタは、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタおよびドライバトランジスタは、ｎ型（ｎチャネル型）のトランジスタである。

また、上記メモリセルを構成する上記８つのトランジスタのうち、ＴＮＤ２とＴＰ１とはＣＭＯＳインバータを構成し、ＴＮＤ４とＴＰ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。

ここで、本実施の形態のＳＲＡＭのメモリセルにおいては、ＴＮＤ２と並列にＴＮＤ１が設けられ、ＴＮＤ４と並列にＴＮＤ３が設けられているため、ＴＮＤ１、ＴＮＤ２およびＴＰ１でＣＭＯＳインバータを構成し、ＴＮＤ３、ＴＮＤ４およびＴＰ２で他のＣＭＯＳインバータが構成されると見ることもできる。

よって、本実施の形態のＳＲＡＭメモリセルを構成する１０個のトランジスタの接続関係を詳述すれば以下のようになる。

電源電位（第１電位）と蓄積ノードＡとの間にＴＰ１が接続され、蓄積ノードＡと接地電位（基準電位、上記第１電位より低い第２電位）との間にＴＮＤ１およびＴＮＤ２が並列に接続され、ＴＰ１、ＴＮＤ１およびＴＮＤ２のゲート電極は、蓄積ノードＢに接続される。

電源電位（第１電位）と蓄積ノードＢとの間にＴＰ２が接続され、蓄積ノードＢと接地電位（基準電位、上記第１電位より低い第２電位）との間にＴＮＤ３およびＴＮＤ４が並列に接続され、ＴＰ２、ＴＮＤ３およびＴＮＤ４のゲート電極は、蓄積ノードＡに接続される。

ビット線ＢＬＡと蓄積ノードＡとの間にＴＮＡ１が接続され、ビット線／ＢＬＡと蓄積ノードＢとの間にＴＮＡ３が接続され、ＴＮＡ１およびＴＮＡ３のゲート電極は、ワード線ＷＬＡに接続される（ワード線となる）。

また、ビット線ＢＬＢと蓄積ノードＡとの間にＴＮＡ２が接続され、ビット線／ＢＬＢと蓄積ノードＢとの間にＴＮＡ４が接続され、ＴＮＡ２およびＴＮＡ４のゲート電極は、ワード線ＷＬＢに接続される（ワード線となる）。

このように、本実施の形態のＳＲＡＭメモリセルにおいては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）して構成している。

上記のようにデュアルポート（Dual-Port）のＳＲＡＭは、データの入出力の為の信号の出入り口（ポート）が２つ設けられており、片方のポートからデータを読み出していても、同時にもう一方のポートからデータを書き込むことが可能であり、高速にデータの処理を行なうことが可能となる。

[ＳＲＡＭの構造]
[メモリセルの構成]
図４９〜図５１は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図４９は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図５０は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図５１は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図４９および図５０においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図５０および図５１においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
[Ａｃ、Ｇ、Ｐ１]
図４９に示すように、半導体基板には、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図４９においては、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、これらのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａｃ）となる。

また、半導体基板には、６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）がＸ方向に並んで配置されている。これらの活性領域（Ａｃ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。また、上記各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、素子分離領域ＳＴＩの下部で繋がっている。

具体的に、活性領域ＡｃＰ２は、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＰ１は、活性領域ＡｃＰ２の隣に配置され、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、図４９においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、活性領域ＡｃＰ１およびＡｃＰ２は、Ｙ方向にライン状に延在することとなる。

活性領域ＡｃＮ１は、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＮ２は、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。

活性領域ＡｃＰ３は、上記ｎ型ウエルの図中右側に位置するｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。活性領域ＡｃＰ４は、活性領域ＡｃＰ３の隣に配置され、上記ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。なお、メモリセルアレイにおいて、活性領域ＡｃＰ３およびＡｃＰ４は、Ｙ方向にライン状に延在している。

上記６つの活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ３、ＡｃＰ４）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極Ｇが、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した１０のトランジスタを構成している。

具体的に、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ２上にＴＮＤ２、活性領域ＡｃＰ１上にＴＮＤ１および活性領域ＡｃＮ１上にＴＰ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２ｂが配置されている。これにより、活性領域ＡｃＰ１上にＴＮＡ１が配置され、ＴＮＡ１のソース・ドレイン領域とＴＮＤ１のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２ａが配置されている。これにより、活性領域ＡｃＰ２上にＴＮＡ２が配置され、ＴＮＡ２のソース・ドレイン領域とＴＮＤ２のソース・ドレイン領域とが接続される（共通化される）。

また、活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ４上にＴＮＤ３、活性領域ＡｃＰ３上にＴＮＤ４および活性領域ＡｃＮ２上にＴＰ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。活性領域ＡｃＰ３上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４ｂが配置されている。これにより、活性領域ＡｃＰ３上にＴＮＡ４が配置され、ＴＮＡ４のソース・ドレイン領域とＴＮＤ４のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡｃＰ４上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４ａが配置されている。これにより、活性領域ＡｃＰ４上にＴＮＡ３が配置され、ＴＮＡ３のソース・ドレイン領域とＴＮＤ３のソース・ドレイン領域とが接続される（共通化される）。

また、上記６つのゲート電極Ｇは、３つずつ同一ライン上に配置されている。具体的には、活性領域ＡｃＰ２、ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ３上のゲート電極Ｇ４ｂと活性領域ＡｃＰ４上のゲート電極Ｇ４ａとは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ４、ＡｃＰ３およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２ｂと活性領域ＡｃＰ２上のゲート電極Ｇ２ａとは、Ｘ方向に延在する同一ライン上に配置されている。

このように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）上に配置している。さらに、これらの活性領域（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。

よって、実施の形態１と同様に、活性領域（Ａｃ）の形状に角部（屈曲部）を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、上記活性領域（ＡｃＰ２、ＡｃＰ１、ＡｃＰ４、ＡｃＰ３）に、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２、ＴＮＡ３、ＴＮＡ４）を配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａｃ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａｃ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、実施の形態１で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

[Ｐ１、Ｍ１、Ｐ２]
図５０に示すように、上記図４９を参照しながら説明した１０のトランジスタ（ＴＮＤ２、ＴＮＡ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ４、ＴＮＡ４、ＴＮＤ３、ＴＮＡ３）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図４９を参照しながら説明した６つのゲート電極上にも第１プラグＰ１が配置される。

この第１プラグＰ１上に第１層配線Ｍ１が配置され、第１プラグＰ１間の電気的接続が図られる。

具体的に、ＴＮＤ２とＴＮＡ２の共通のソース・ドレイン領域上の第１プラグＰ１ａ、ＴＮＤ１およびＴＮＡ１の共通のソース・ドレイン領域上の第１プラグＰ１ｂ、ＴＰ１の一方のソース・ドレイン領域上の第１プラグＰ１ｃ、およびＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極Ｇ３上の第１プラグＰ１ｄが、第１層配線（第１ノード配線）Ｍ１Ａで接続される。この第１層配線Ｍ１Ａは、図４８の蓄積ノードＡと対応付けることができる。上記“一方の”とは、図中の上側のソース・ドレイン領域を示す。

ＴＮＤ３とＴＮＡ３の共通のソース・ドレイン領域上の第１プラグＰ１ｅ、ＴＮＤ４およびＴＮＡ４の共通のソース・ドレイン領域上の第１プラグＰ１ｆ、ＴＰ２の一方のソース・ドレイン領域上の第１プラグＰ１ｇ、およびＴＰ１とＴＮＤ１とＴＮＤ２の共通のゲート電極Ｇ上の第１プラグＰ１ｈが、が第１層配線Ｍ１Ｂで接続される。この第１層配線Ｍ１Ｂは、図４８の蓄積ノードＢと対応付けることができる。上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）は、主としてＸ方向に延在するように配置されている。ここでの“一方の”とは、図中の下側のソース・ドレイン領域を示す。

また、ＴＮＤ２の他方のソース・ドレイン領域上の第１プラグＰ１ｊ、およびＴＮＤ１の他方のソース・ドレイン領域上の第１プラグＰ１ｉが、第１層配線Ｍ１Ｓで接続される。この第１層配線Ｍ１Ｓは、図４８の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

ＴＮＤ３の他方のソース・ドレイン領域上の第１プラグＰ１ｋ、およびＴＮＤ４の他方のソース・ドレイン領域上の第１プラグＰ１ｍが、第１層配線Ｍ１Ｓで接続される。この第１層配線Ｍ１Ｓは、図４８の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

また、ＴＮＡ２の他方のソース・ドレイン領域上の第１プラグＰ１ｔ、ＴＮＡ１の他方のソース・ドレイン領域上の第１プラグＰ１ｎ、およびＴＰ１の他方のソース・ドレイン領域上の第１プラグＰ１ｏ上に、それぞれ第１層配線Ｍ１（Ｍ１ＢＬ、Ｍ１Ｄ）が配置される。また、ＴＮＡ３の他方のソース・ドレイン領域上の第１プラグＰ１ｕ、ＴＮＡ４の他方のソース・ドレイン領域上の第１プラグＰ１ｐ、およびＴＰ２の他方のソース・ドレイン領域上の第１プラグＰ１ｑ上に、それぞれ第１層配線Ｍ１（Ｍ１ＢＬ、Ｍ１Ｄ）が配置される。

また、ＴＮＡ２のゲート電極（Ｇ２ａ）上の第１プラグＰ１ｒ、ＴＮＡ１のゲート電極（Ｇ２ｂ）上の第１プラグＰ１ｖ、ＴＮＡ４のゲート電極（Ｇ４ｂ）上の第１プラグＰ１ｗ、およびＴＮＡ３のゲート電極（Ｇ４ａ）上の第１プラグＰ１ｓ上に、それぞれ第１層配線Ｍ１Ｗが配置される。

上記複数の第１プラグＰ１間の第１層配線Ｍ１による接続状態は、図４８に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。

[Ｐ２、Ｍ２、Ｐ３、Ｍ３]
図５１に示すように、上記図５０を参照しながら説明した第１層配線Ｍ１のうち、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）以外の第１層配線Ｍ１（Ｍ１Ｓ、Ｍ１Ｄ、Ｍ１Ｗ、Ｍ１ＢＬ）上には、第２プラグＰ２が配置され、さらに、その上部には、第２層配線Ｍ２が配置される。

具体的に、ＴＮＡ２のゲート電極（Ｇ２ａ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。また、ＴＮＡ４のゲート電極（Ｇ４ｂ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。これら２本の第２層配線Ｍ２Ｗは、メモリセル領域において、それぞれＹ方向に延在するよう配置されている。さらに、これら２本の第２層配線Ｍ２Ｗ上には、第３プラグＰ３が配置され、２つの第３プラグＰ３を接続するように、Ｘ方向に第３層配線Ｍ３（ＷＬＢ）が配置される。この第３層配線Ｍ３（ＷＬＢ）は、ワード線である。

ＴＮＡ３のゲート電極（Ｇ４ａ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。また、ＴＮＡ１のゲート電極（Ｇ２ｂ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。これら２本の第２層配線Ｍ２は、メモリセル領域において、それぞれＹ方向に延在するよう配置されている。さらに、これら２本の第２層配線Ｍ２Ｗ上には、第３プラグＰ３が配置され、２つの第３プラグＰ３を接続するように、Ｘ方向に第３層配線Ｍ３（ＷＬＡ）が配置される。この第３層配線Ｍ３（ＷＬＡ）は、ワード線である。

また、ＴＮＤ２の他方のソース・ドレイン領域（Ｐ１ｊ）およびＴＮＤ１の他方のソース・ドレイン領域（Ｐ１ｉ）と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。ＴＮＤ４の他方のソース・ドレイン領域（Ｐ１ｍ）およびＴＮＤ３の他方のソース・ドレイン領域（Ｐ１ｋ）と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。

また、ＴＮＡ２の他方のソース・ドレイン領域（Ｐ１ｔ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬＢ）と接続される。ＴＮＡ４の他方のソース・ドレイン領域（Ｐ１ｐ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬＢ）と接続される。これら２本の第２層配線Ｍ２ＢＬ（ビット線（ＢＬＢ、／ＢＬＢ））は、ビット線対を構成し、それぞれＹ方向に延在するように配置される。

また、ＴＮＡ１の他方のソース・ドレイン領域（Ｐ１ｎ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬＡ）と接続される。ＴＮＡ３の他方のソース・ドレイン領域（Ｐ１ｕ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬＡ）と接続される。これら２本の第２層配線Ｍ２（ビット線（ＢＬＡ、／ＢＬＡ））は、ビット線対を構成し、それぞれＹ方向に延在するように配置される。

また、ＴＰ１の他方のソース・ドレイン領域（Ｐ１ｏ）と接続される第１層配線Ｍ１Ｄ上の第２プラグＰ２と、ＴＰ２の他方のソース・ドレイン領域（Ｐ１ｑ）と接続される第１層配線Ｍ１Ｄ上の第２プラグＰ２と、を接続するように第２層配線Ｍ２（ＬＶＤＤ）が配置される。この第２層配線Ｍ２（ＬＶＤＤ）は電源電位線である。この電源電位線は、主としてＹ方向に延在するが、Ｙ方向に延在するライン部と、このライン部から上記第２プラグＰ２上を覆う突起部とを有する。

上記第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の接続状態は、図４８に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図４９〜図５１においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線（ＬＶＳＳ）、ビット線（ＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢ）、電源電位線（ＬＶＤＤ）はＹ方向に延在し、ワード線（ＷＬＡ、ＷＬＢ）はＸ方向に延在するよう配置される。

また、本実施の形態においては、活性領域を分割して配置（ＡｃＰ２とＡｃＰ１、ＡｃＰ４とＡｃＰ３）したので、活性領域間に位置する素子分離領域（ＳＴＩ）分だけドライバトランジスタ（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）の形成領域が大きくなるが、この領域を利用して、上記のように第２層配線Ｍ２（ワード線と接続される第２層配線Ｍ２Ｗ）間に、ビット線や接地電位線（ＬＶＳＳ）を配置することができる。また、ビット線間に、接地電位線（ＬＶＳＳ）を配置したので、接地電位線（ＬＶＳＳ）のシールド効果が生じ、ビット線間の相互作用（クロストークノイズ）を低減することができる。

なお、図４９〜図５１を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、１０のトランジスタ（ＴＮＤ２、ＴＮＡ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ４、ＴＮＡ４、ＴＮＤ３、ＴＮＡ３）を配置し、これらの接続状態を明示した回路図を図５２に示す。

（実施の形態１０）
実施の形態９においては、略矩形のメモリセル領域のＹ方向に延在する辺の長さを、トランジスタ２個分の長さとしたデュアルポート（Dual-Port）のＳＲＡＭ（図４８）について説明したが、略矩形のメモリセル領域のＹ方向に延在する辺の長さを、トランジスタ４個分の長さとしてもよい。本実施の形態においては、略矩形のメモリセル領域のＹ方向に延在する辺の長さを、トランジスタ４個分の長さとしたデュアルポート（Dual-Port）のＳＲＡＭ（図５３）について説明する。

なお、本実施の形態のＳＲＡＭのメモリセルの回路構成は、図４８を参照しながら説明した実施の形態９の場合と同様である。

[ＳＲＡＭの構造]
[メモリセルの構成]
図５３〜図５５は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図５３は、活性領域Ａ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図５４は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図５５は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図５３および図５４においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図５４および図５５においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
[Ａ、Ｇ、Ｐ１]
図５３に示すように、半導体基板には、ｐ型ウエル（Ｐ−ｗｅｌｌ）、ｎ型ウエル（Ｎ−ｗｅｌｌ）およびｐ型ウエル（Ｐ−ｗｅｌｌ）がＸ方向に並んで配置されている。図５３においては、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、これらのウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、Ｙ方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域（アクティブ領域、Ａ）となる。

また、半導体基板には、３つの活性領域（ＡＰ１、ＡＮ、ＡＰ２）がＸ方向に並んで配置されている。これらの活性領域（Ａ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａ）が区画される。また、上記各ウエル（Ｐ−ｗｅｌｌ、Ｎ−ｗｅｌｌ、Ｐ−ｗｅｌｌ）は、素子分離領域ＳＴＩの下部で繋がっている。

具体的に、活性領域ＡＰ１は、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、メモリセル領域においては、Ｙ方向に長辺を有する略矩形状である。なお、図５３においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、メモリセルアレイにおいて、活性領域ＡＰ１は、ライン状にＹ方向に延在する。

活性領域ＡＮは、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域であり、Ｙ方向に長辺を有する略矩形状である。

活性領域ＡＰ２は、上記ｎ型ウエルの図中右側に位置するｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域であり、メモリセル領域においては、Ｙ方向に長辺を有する略矩形状である。なお、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため（図１２参照）、メモリセルアレイにおいて、活性領域ＡＰ１は、ライン状にＹ方向に延在する。

上記３つの活性領域（ＡＰ１、ＡＮ、ＡＰ２）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極Ｇが、各活性領域をＸ方向に横切るように延在し、実施の形態９の「回路構成」の欄で説明した１０のトランジスタを構成している。

具体的に、活性領域ＡＰ１、ＡＮおよびＡＰ２上を横切るように２本の共通のゲート電極（Ｇ１、Ｇ３）が配置されている。これにより、活性領域ＡＰ２上に、ＴＮＤ２およびＴＮＤ４がソース・ドレイン領域を共有して直列に配置され、活性領域ＡＰ１上に、ＴＮＤ１およびＴＮＤ３がソース・ドレイン領域を共有して直列に配置され、さらに、活性領域ＡＮ上にＴＰ１およびＴＰ２がソース・ドレイン領域を共有して直列に配置される。また、一方の共通のゲート電極Ｇ３により、ＴＮＤ１、ＴＰ１およびＴＮＤ２のゲート電極（Ｇ）が接続されることとなり、他方の共通ゲート電極Ｇ１により、ＴＮＤ３、ＴＰ２およびＴＮＤ４のゲート電極（Ｇ）が接続されることとなる。これらの２本の共通のゲート電極（Ｇ１、Ｇ３）は、並行にＸ方向に延在して配置される。

また、活性領域ＡＰ１上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、一のゲート電極Ｇ４ｂが配置されている。これにより、活性領域ＡＰ１上にＴＮＡ１が配置され、ＴＮＡ１のソース・ドレイン領域とＴＮＤ１のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡＰ１上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、他のゲート電極Ｇ２ａが配置されている。これにより、活性領域ＡＰ１上にＴＮＡ３が配置され、ＴＮＡ３のソース・ドレイン領域とＴＮＤ３のソース・ドレイン領域とが接続される（共通化される）。

また、活性領域ＡＰ２上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、一のゲート電極Ｇ４ａが配置されている。これにより、活性領域ＡＰ２上にＴＮＡ２が配置され、ＴＮＡ２のソース・ドレイン領域とＴＮＤ２のソース・ドレイン領域とが接続される（共通化される）。また、活性領域ＡＰ２上には、上記２本の共通のゲート電極（Ｇ１、Ｇ３）と並行に、他のゲート電極Ｇ２ｂが配置されている。これにより、活性領域ＡＰ２上にＴＮＡ４が配置され、ＴＮＡ４のソース・ドレイン領域とＴＮＤ４のソース・ドレイン領域とが接続される（共通化される）。

このように、本実施の形態においては、ドライバトランジスタを分割（ＴＮＤ１とＴＮＤ２、ＴＮＤ３とＴＮＤ４）し、異なる活性領域（ＡＰ１、ＡＰ２）上に配置している。さらに、これらの活性領域（ＡＰ１、ＡＰ２）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。

よって、実施の形態１と同様に、活性領域（Ａ）の形状に角部（屈曲部）を設けることなく、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、上記活性領域（ＡＰ１、ＡＰ２）に、アクセストランジスタ（ＴＮＡ１、ＴＮＡ２、ＴＮＡ３、ＴＮＡ４）をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、実施の形態１で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

[Ｐ１、Ｍ１、Ｐ２]
図５４に示すように、上記図５３を参照しながら説明した１０のトランジスタ（ＴＮＤ２、ＴＮＡ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ４、ＴＮＡ４、ＴＮＤ３、ＴＮＡ３）のソース・ドレイン領域上には、第１プラグＰ１が配置される。また、上記図５３を参照しながら説明した６つのゲート電極上にも第１プラグＰ１が配置される。

この第１プラグＰ１上に第１層配線Ｍ１が配置され、第１プラグＰ１間の電気的接続が図られる。

具体的に、ＴＮＡ２とＴＮＤ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｆ、ＴＮＤ１およびＴＮＡ１の共通のソース・ドレイン領域上の第１プラグＰ１Ｅ、ＴＰ１の一方のソース・ドレイン領域上の第１プラグＰ１Ｇ、およびＴＰ２とＴＮＤ３とＴＮＤ４の共通のゲート電極（Ｇ１）上の第１プラグＰ１Ｈが、第１層配線（第１ノード配線）Ｍ１Ａで接続される。この第１層配線Ｍ１Ａは、図４８の蓄積ノードＡと対応付けることができる。上記“一方の”とは、図中の上側のソース・ドレイン領域を示す。

ＴＮＡ３とＴＮＤ３の共通のソース・ドレイン領域上の第１プラグＰ１Ｂ、ＴＮＤ４およびＴＮＡ４の共通のソース・ドレイン領域上の第１プラグＰ１Ａ、ＴＰ２の一方のソース・ドレイン領域上の第１プラグＰ１Ｃ、およびＴＰ１とＴＮＤ１とＴＮＤ２の共通のゲート電極（Ｇ３）上の第１プラグＰ１Ｄが、が第１層配線（第２ノード配線）Ｍ１Ｂで接続される。この第１層配線Ｍ１Ｂは、図４８の蓄積ノードＢと対応付けることができる。ここでの“一方の”とは、図中の下側のソース・ドレイン領域を示す。

また、ＴＮＤ２とＴＮＤ４の共通のソース・ドレイン領域上の第１プラグＰ１Ｉ上に、第１層配線Ｍ１Ｓが配置される。また、ＴＮＤ１とＴＮＤ３の共通のソース・ドレイン領域上の第１プラグＰ１Ｊ上に、第１層配線Ｍ１Ｓが配置される。これらの第１層配線Ｍ１Ｓは、図４８の接地電位（ＶＳＳ）と対応付けることができ、後述するように、接地電位線（ＬＶＳＳ）と接続される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域上の第１プラグＰ１Ｋ上に、第１層配線（パッド領域）Ｍ１Ｄが配置される。この第１層配線Ｍ１Ｄは、図４８の電源電位（ＶＤＤ）と対応付けることができ、後述するように、電源電位線（ＬＶＤＤ）と接続される。

また、ＴＮＡ１の他方のソース・ドレイン領域上の第１プラグＰ１Ｗ、およびＴＮＡ２の他方のソース・ドレイン領域上の第１プラグＰ１Ｍ上に、それぞれ第１層配線Ｍ１ＢＬが配置される。

また、ＴＮＡ３の他方のソース・ドレイン領域上の第１プラグＰ１Ｌ、およびＴＮＡ４の他方のソース・ドレイン領域上の第１プラグＰ１Ｘ上に、それぞれ第１層配線Ｍ１ＢＬが配置される。

また、ＴＮＡ１のゲート電極（Ｇ４ｂ）上の第１プラグＰ１ＹおよびＴＮＡ３のゲート電極（Ｇ２ａ）上の第１プラグＰ１Ｎを接続するように第１層配線Ｍ１Ｗが配置される。また、ＴＮＡ２のゲート電極（Ｇ４ａ）上の第１プラグＰ１ＯおよびＴＮＡ４のゲート電極（Ｇ２ｂ）上の第１プラグＰ１Ｚを接続するように第１層配線Ｍ１Ｗが配置される。

上記複数の第１プラグＰ１間の第１層配線Ｍ１による接続状態は、図４８に示す回路図の結線状態を満たす限りにおいて種々の変形が可能である。

[Ｐ２、Ｍ２、Ｐ３、Ｍ３]
図５５に示すように、上記図５４を参照しながら説明した第１層配線Ｍ１のうち、上記蓄積ノード（ＡまたはＢ）と対応する第１層配線Ｍ１（Ｍ１Ａ、Ｍ１Ｂ）以外の第１層配線Ｍ１（Ｍ１Ｓ、Ｍ１Ｄ、Ｍ１Ｗ、Ｍ１ＢＬ）上には、第２プラグＰ２が配置され、さらに、その上部には、第２層配線Ｍ２が配置される。

具体的に、ＴＮＡ１およびＴＮＡ３のゲート電極（Ｇ４ｂ、Ｇ２ａ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。この第２層配線Ｍ２Ｗ上には、第３プラグＰ３を介して第３層配線Ｍ３（ＷＬＡ）が配置される。この第３層配線Ｍ３（ＷＬＡ）は、ワード線であり、Ｘ方向に延在する。また、ＴＮＡ２およびＴＮＡ４のゲート電極（Ｇ４ａ、Ｇ２ｂ）と接続される第１層配線Ｍ１Ｗは、第２プラグＰ２を介して第２層配線Ｍ２Ｗと接続される。この第２層配線Ｍ２Ｗ上には、第３プラグＰ３を介して第３層配線Ｍ３（ＷＬＢ）が配置される。この第３層配線Ｍ３（ＷＬＢ）は、ワード線であり、Ｘ方向に延在する。

また、ＴＮＤ２とＴＮＤ４の共通のソース・ドレイン領域（Ｐ１Ｉ）と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。ＴＮＤ３とＴＮＤ１の共通のソース・ドレイン領域（Ｐ１Ｊ）と接続される第１層配線Ｍ１Ｓは、第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＳＳ）と接続される。この第２層配線Ｍ２（ＬＶＳＳ）は、接地電位線である。これら２本の接地電位線は、それぞれＹ方向に延在するように配置される。

また、ＴＮＡ２の他方のソース・ドレイン領域（Ｐ１Ｍ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬＢ）と接続される。ＴＮＡ４の他方のソース・ドレイン領域（Ｐ１Ｘ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬＢ）と接続される。これら２本の第２層配線Ｍ２（ビット線（ＢＬＢ、／ＢＬＢ）、ビット線対を構成し、それぞれＹ方向に延在するように配置される。

また、ＴＮＡ１の他方のソース・ドレイン領域（Ｐ１Ｗ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（ＢＬＡ）と接続される。ＴＮＡ３の他方のソース・ドレイン領域（Ｐ１Ｌ）と接続される第１層配線Ｍ１ＢＬは、第２プラグＰ２を介して第２層配線Ｍ２（／ＢＬＡ）と接続される。これら２本の第２層配線Ｍ２（ビット線（ＢＬＡ、／ＢＬＡ））は、ビット線対を構成し、それぞれＹ方向に延在するように配置される。

また、ＴＰ１とＴＰ２の共通のソース・ドレイン領域（Ｐ１Ｋ）と接続される第１層配線Ｍ１Ｄ上には第２プラグＰ２を介して第２層配線Ｍ２（ＬＶＤＤ）が配置される。この第２層配線Ｍ２（ＬＶＤＤ）は電源電位線である。この電源電位線は、Ｙ方向に延在する。

上記第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の接続状態は、図４８に示す回路図の結線状態を満たす限りにおいて種々の変形が可能であるが、前述したように、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで、シンプルなレイアウトを実現することができる。なお、図５３〜図５５においては、便宜上、１（１ビット）のメモリセル領域しか示していないが、後述するように、メモリセルはＸ方向およびＹ方向に繰り返し配置されるため、メモリセルアレイにおいて、上記接地電位線（ＬＶＳＳ）、ビット線（ＢＬＡ、／ＢＬＡ、ＢＬＢ、／ＢＬＢ）、電源電位線（ＬＶＤＤ）はＹ方向に延在し、ワード線（ＷＬＡ、ＷＬＢ）はＸ方向に延在するよう配置される。

また、本実施の形態においては、第２層配線とビット線との間に、接地電位線（ＬＶＳＳ）を配置したので、接地電位線（ＬＶＳＳ）のシールド効果が生じ、配線間の相互作用（クロストークノイズ）を低減することができる。

なお、図５３〜図５５を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置されている。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、１０のトランジスタ（ＴＮＤ２、ＴＮＡ２、ＴＮＡ１、ＴＮＤ１、ＴＰ１、ＴＰ２、ＴＮＤ４、ＴＮＡ４、ＴＮＤ３、ＴＮＡ３）を配置し、これらの接続状態を明示した回路図を図５６に示す。

（実施の形態１１）
ＳＲＡＭの構造については、実施の形態１（図１）に示す各トランジスタの導電型を逆にした回路も提案されている。本実施の形態においては、このような回路構成のＳＲＡＭメモリセルについて説明する。

[回路構成]
図５７は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、実施の形態１と同様に８つのトランジスタを有するが、図１に示すｎ型のトランジスタ（ＴＮＡ１、ＴＮＡ２、ＴＮＤ１、ＴＮＤ２、ＴＮＤ３、ＴＮＤ４）に代えて、ｐ型のトランジスタ（ＴＰＡ１、ＴＰＡ２、ＴＰＤ１、ＴＰＤ２、ＴＰＤ３、ＴＰＤ４）が用いられている。また、図１に示すｐ型のトランジスタ（ＴＰ１、ＴＰ２）に代えて、ｎ型のトランジスタ（ＴＮ１、ＴＮ２）が用いられている。

このように、用いられるトランジスタの導電型が逆になっている。

また、ｐ型（この実施の形態では第２導電型）のトランジスタ（ＴＰＡ１、ＴＰＡ２、ＴＰＤ１、ＴＰＤ２、ＴＰＤ３、ＴＰＤ４）は、電源電位（ＶＤＤ、この実施の形態では第２電源電位、第２電源電位と異なる電位、第２電源電位より高い電位）に接続されている。

ｎ型（この実施の形態では第１導電型）のトランジスタ（ＴＮ１、ＴＮ２）は、接地電位（ＶＳＳ、この実施の形態では第１電源電位）に接続されている。

その他は、図１に示す回路構成と同様であるため、ここでは、各トランジスタの詳細な接続関係を省略する。

このように、本実施の形態のＳＲＡＭメモリセルにおいても、ドライバトランジスタを分割（ＴＰＤ１とＴＰＤ２、ＴＰＤ３とＴＰＤ４）して構成している。

[ＳＲＡＭの構造]
[メモリセルの構成]
図５８〜図６０は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。図５８は、活性領域Ａｃ、ゲート電極Ｇおよび第１プラグＰ１の配置を示す。図５９は、第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図６０は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。よって、図５８および図５９においては、第１プラグＰ１を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図５９および図６０においては、第２プラグＰ２を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、１（１ビット）のメモリセル領域を示す。

[メモリセルのパターンレイアウト]
前述したように、本実施の形態のＳＲＡＭメモリセルは、実施の形態１（図１）に示す各トランジスタの導電型を逆にして構成したものである。よって、図５８に示すように、実施の形態１（図２）の場合とウエルの導電型が逆となっている。また、６つの活性領域（ＡｃＮ２、ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ３、ＡｃＮ４）がＸ方向に並んで配置されている。これらの活性領域（Ａｃ）の間は素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。

６つの活性領域（ＡｃＮ２、ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ３、ＡｃＮ４）のうち、ＡｃＮ２、ＡｃＮ１、ＡｃＮ３、ＡｃＮ４は、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域となり、ＡｃＰ１、ＡｃＰ２は、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域である以外は、実施の形態１（図２）の場合と同様のパターン配置となる。もちろん、活性領域（Ａｃ）内に導入されるトランジスタのソース・ドレイン領域の不純物導電型は、逆となる。即ち、ｎ型ウエル（Ｎ−ｗｅｌｌ）の露出領域である活性領域中のソース・ドレイン領域の導電型はｐ型であり、ｐ型ウエル（Ｐ−ｗｅｌｌ）の露出領域である活性領域中のソース・ドレイン領域の導電型はｎ型である。

また、ゲート電極Ｇおよび第１プラグＰ１の配置は、実施の形態１（図２）と同様であるため、その説明を省略する。また、図５９に示した第１プラグＰ１、第１層配線Ｍ１および第２プラグＰ２の配置についても、実施の形態１（図３）と同様である。また、図６０に示した第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置についても、実施の形態１（図４）の接地電位線（ＬＶＳＳ）に代えて第２層配線Ｍ２（ＬＶＤＤ）が配置され、第２層配線Ｍ２（ＬＶＤＤ）に代えて第２層配線Ｍ２（ＬＶＤＤ）が配置される他は、実施の形態１（図４）と同様であるため、その説明を省略する。

このように、本実施の形態においても、実施の形態１と同様に、ドライバトランジスタを分割（ＴＰＤ１とＴＰＤ２、ＴＰＤ３とＴＰＤ４）し、異なる活性領域（ＡｃＮ２とＡｃＮ１、ＡｃＮ４とＡｃＮ３）上に配置している。さらに、これらの活性領域（ＡｃＮ２とＡｃＮ１、ＡｃＮ４とＡｃＮ３）をＹ方向に延在させることにより、シンプルなレイアウトとなり、加工精度が向上する。さらに、これらの活性領域に、アクセストランジスタ（ＴＰＡ１、ＴＰＡ２）をも配置したので、活性領域の個数を低減できる。

また、ドライバトランジスタ（ＴＰＤ１、ＴＰＤ３）の駆動能力を、アクセストランジスタ（ＴＰＡ１、ＴＰＡ２）の駆動能力より大きくすることができる。例えば、上記活性領域（ＡｃＮ２とＡｃＮ１、ＡｃＮ４とＡｃＮ３）の幅（Ｘ方向の長さ）を１：１とすることで、容易に、アクセストランジスタのゲート幅とドライバトランジスタのゲート幅を１：２とすることができる。

また、活性領域を分割する（ＴＰＤ１とＴＰＤ２、ＴＰＤ３とＴＰＤ４）ことにより、各活性領域を略矩形状とすることができる。言い換えれば、上記角部（屈曲部）を有さない形状とすることができる。よって、加工精度が向上し、活性領域（Ａｃ）上に形成される各トランジスタの特性を向上させることができる。また、製造ばらつきを低減し、ＳＲＡＭのメモリセルアレイの動作特性を向上させることができる。また、製造歩留まりを向上させることができる。

また、分割した活性領域（ＴＰＤ１とＴＰＤ２、ＴＰＤ３とＴＰＤ４）の一方（図５８においては、ＡｃＮ１またはＡｃＮ３）には、ドライバトランジスタ（ＴＰＤ１、ＴＰＤ３）に加え、アクセストランジスタ（ＴＰＡ１、ＴＰＡ２）をも配置したので、活性領域の個数を低減できる。これにより、さらに、シンプルなレイアウトを実現でき、メモリセル領域の縮小化を図ることができる。

また、活性領域（Ａｃ）をＹ方向に延在させることで、ゲート電極（Ｇ）をＸ方向に延在させることができ、活性領域（Ａｃ）の加工精度のみならず、ゲート電極（Ｇ）の加工精度を向上させることができる。特に、実施の形態１で詳細に説明したように、多重露光技術の採用が容易となり、加工精度の向上を図ることができる。また、シミュレーションモデル作成が容易となり、その検証精度を向上させることができる。

また、実施の形態１と同様に、第２層配線Ｍ２を主としてＹ方向に延在させ、第３層配線Ｍ３を主としてＸ方向に延在させることで（図６０）、シンプルなレイアウトを実現することができる。

また、本実施の形態においては、活性領域を分割して配置（ＡｃＮ２とＡｃＮ１、ＡｃＮ４とＡｃＮ３）したので、活性領域間に位置する素子分離領域（ＳＴＩ）分だけドライバトランジスタ（ＴＰＤ１とＴＰＤ２、ＴＰＤ３とＴＰＤ４）の形成領域が大きくなるが、この領域を利用して、電源電位線（ＬＶＤＤ）を配置することができる。

なお、図５８〜図６０を参照しながら説明した各パターンは、メモリセル領域の中心点に対し点対称に配置される。

また、参考までに、上記「メモリセルのパターンレイアウト」に対応して、８つのトランジスタ（ＴＰＤ２、ＴＰＡ１、ＴＰＤ１、ＴＮ１、ＴＮ２、ＴＰＤ３、ＴＰＡ２、ＴＰＤ４）を配置し、これらの接続状態を明示した回路図を図６１に示す。

（実施の形態１２）
上記実施の形態において詳細に説明したＳＲＡＭが用いられる半導体装置（半導体部品や電子機器なども含む）に制限はないが、例えば、ＳｏＣ（System-on-a-chip）やマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。図６２は、本実施の形態における半導体チップのレイアウト構成を示す図である。図６２において、半導体チップは、ＣＰＵ（Central Processing Unit）、ＳＲＡＭ、および論理回路（ＬＯＧＩＣ）を有している。上記ＳＲＡＭとしては、前述したシングルポートのＳＲＡＭ（ＳＰ−ＳＲＡＭ）やデュアルポートのＳＲＡＭ（ＤＰ−ＳＲＡＭ）が用いられている。なお、ＳＲＡＭの他、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。

ＣＰＵは、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵは、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このＣＰＵの内部には、ＣＰＵコア（ＣＰＵｃｏｒｅ）が内蔵されており、かかるＣＰＵコアの内部にはＳＲＡＭが組み込まれている。このＣＰＵコアの内部のＳＲＡＭとしては、高性能なＳＲＡＭが用いられており、実施の形態１〜１１で詳細に説明したＳＲＡＭを用いて好適である。もちろん、上記シングルポートのＳＲＡＭ（ＳＰ−ＳＲＡＭ）部やデュアルポートのＳＲＡＭ（ＤＰ−ＳＲＡＭ）部に、実施の形態１〜１１で詳細に説明したＳＲＡＭを用いてもよい。

このように、実施の形態１〜１１で説明したＳＲＡＭをマイコンに組み込むことにより、マイコンの特性を向上させることができる。

以上、本発明者によってなされた発明をその実施の形態１〜１１に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、実施の形態１等においては、活性領域（ＡｃＰ１、ＡｃＰ２等）を略矩形状として説明したが、レチクル（露光用マスク）上では、矩形状であっても、露光およびエッチング後のパターン（実際の仕上がり形状）は矩形状（長方形）とは限らない。例えば、図６３に示すように、角部がラウンド化することがある。また、パターンの幅が場所によって異なる場合がある。このような場合であっても、上記効果を奏するため、本発明は、図６３に示すような形状のものを除外するものではない。

さらに、各図（例えば、図２等）のゲート電極（Ｇ）は矩形状（長方形）で示しているが、実際の仕上がり形状においては、角に丸みを生じる場合があるが、本発明には、このような形状のものも含まれるものである。

また、上記実施の形態の構成の一部を組み合わせることも可能である。例えば、実施の形態１のパターンレイアウト（図２）において、実施の形態５（図３０）のシェアード第１プラグＳＰ１を適用してもよい。また、実施の形態１（図２）のＴＰ１およびＴＰ２において、実施の形態６（図３４）のｎ型ウエル（Ｎ−ｗｅｌｌ）のパターンを適用してもよい。シェアード第１プラグＳＰ１を適用してもよい。また、実施の形態１のパターンレイアウト（図２）において、実施の形態７（図３８）のようにｐ型ウエル（Ｐ−ｗｅｌｌ）を片方にまとめて配置してもよい。また、実施の形態１１の各トランジスタの導電型を逆にしたＳＲＡＭについては、他の実施の形態のパターンレイアウトにおいても適用可能である。このように、本発明は、その要旨を逸脱しない範囲で種々変更可能である。

本発明は、半導体装置に関し、特に、ＳＲＡＭを有する半導体装置に適用することができる。

１ 半導体基板
Ａｃ 活性領域
ＡｃＮ１ 活性領域
ＡｃＮ２ 活性領域
ＡｃＮ３ 活性領域
ＡｃＮ４ 活性領域
ＡｃＰ１ 活性領域
ＡｃＰ２ 活性領域
ＡｃＰ３ 活性領域
ＡｃＰ４ 活性領域
ＡＮ 活性領域
ＡＰ１、ＡＰ２ 活性領域
Ａ、Ｂ 蓄積ノード
ＡｃＳ 活性領域
ＢＬ、／ＢＬ ビット線
ＢＬＡ、／ＢＬＡ ビット線
ＢＬＢ、／ＢＬＢ ビット線
ＤＧ ダミーゲート電極
ＥＸ１ 低濃度不純物領域
ＥＸ２ 高濃度不純物領域
Ｆ メモリセル
Ｆ’ タップセル
Ｇ（Ｇ１〜Ｇ４、Ｇ２ａ、Ｇ２ｂ、Ｇ４ａ、Ｇ４ｂ） ゲート電極
ＧＯ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｍ１（Ｍ１Ｓ、Ｍ１Ｄ、Ｍ１Ｗ、Ｍ１ＢＬ） 第１層配線
Ｍ２ 第２層配線
Ｍ２Ｗ 第２層配線
Ｍ３ 第３層配線
Ｎ−ｗｅｌｌ ｎ型ウエル
Ｐ１（Ｐ１ａ〜Ｐ１ｏ、Ｐ１Ａ〜Ｐ１Ｚ） 第１プラグ
Ｐ２ 第２プラグ
Ｐ３ 第３プラグ
Ｐ−ｗｅｌｌ ｐ型ウエル
ＳＰ１ シェアード第１プラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
Ｓｐ 分離部
ＴＮＡ１ アクセストランジスタ（トランジスタ）
ＴＮＡ２ アクセストランジスタ（トランジスタ）
ＴＮＡ３ アクセストランジスタ（トランジスタ）
ＴＮＡ４ アクセストランジスタ（トランジスタ）
ＴＮＤ１ ドライバトランジスタ（トランジスタ）
ＴＮＤ２ ドライバトランジスタ（トランジスタ）
ＴＮＤ３ ドライバトランジスタ（トランジスタ）
ＴＮＤ４ ドライバトランジスタ（トランジスタ）
ＴＰ１ ロードトランジスタ（トランジスタ）
ＴＰ２ ロードトランジスタ（トランジスタ）
ＶＤＤ 電源電位
ＬＶＤＤ 電源電位線
ＶＳＳ 接地電位
ＬＶＳＳ 接地電位線
ＬＶＳＳＢ 第２接地電位線
ＷＬ ワード線
ＷＬＡ ワード線
ＷＬＢ ワード線

Claims (3)

1. 第１電位と第１ノードとの間に接続された第１導電型第１ＭＩＳトランジスタと、
   前記第１ノードと前記第１電位と異なる第２電位との間に接続された第２導電型第１ＭＩＳトランジスタと、
   前記第１電位と第２ノードとの間に接続された第１導電型第２ＭＩＳトランジスタと、
   前記第２ノードと前記第２電位との間に接続された第２導電型第２ＭＩＳトランジスタと、
   前記第１ノードと第１ビット線との間に接続された第２導電型第３ＭＩＳトランジスタと、
   前記第２ノードと第２ビット線との間に接続された第２導電型第４ＭＩＳトランジスタと、を有するメモリセルを備える半導体装置であって、
   前記半導体装置は半導体基板及び複数の配線層を有し、
   前記半導体基板には、
   前記第２導電型第１ＭＩＳトランジスタおよび前記第２導電型第３ＭＩＳトランジスタが配置される一体の第１活性領域と、
   前記第２導電型第２ＭＩＳトランジスタおよび前記第２導電型第４ＭＩＳトランジスタが配置される一体の第２活性領域と、
   前記第１導電型第１ＭＩＳトランジスタが配置される第３活性領域と、
   前記第１導電型第２ＭＩＳトランジスタが配置される第４活性領域と、が形成され、
   前記第１乃至第４活性領域は、第１方向にお互いが離れて並ぶように配置され、
   前記第１活性領域および前記第３活性領域上に第１ゲート配線が前記第１方向に延在するように配置され、
   前記第２活性領域および前記第４活性領域上に第２ゲート配線が前記第１方向に延在するように配置され、
   前記複数の配線層のうち、他の配線層とプラグを介して接続される第１の配線層には、ワード線が形成され、
   前記複数の配線層のうち、前記半導体基板と前記第１の配線層との間に形成される第２の配線層には、前記第１電位配線が形成された、半導体装置。
2. 前記第１の配線層と異なる配線層に、前記第２電位配線が形成された、請求項１に記載の半導体装置。
3. 中央演算処理装置と、請求項１に記載の半導体装置と、を含む半導体チップ。

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