JP2018182316A - 異種コンタクトを具備する集積回路、及びそれを含む半導体装置 - Google Patents

異種コンタクトを具備する集積回路、及びそれを含む半導体装置 Download PDF

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Abstract

【課題】 異種コンタクトを具備する集積回路、及びそれを含む半導体装置を提供する。【解決手段】 ゲートライン上に離隔された平面上において、第１水平方向に延在された複数本の導電ラインであって、第１導電ライン及び第２導電ラインを含む複数本の導電ライン、ソース／ドレイン領域に接続された下面を有し、垂直方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含むソース／ドレインコンタクト、並びにゲートラインに接続された下面を有し、垂直方向に延在されるゲートコンタクトを含み、上部ソース／ドレインコンタクトは、第１導電ラインの下に位置し、ゲートコンタクトは、第２導電ラインの下に位置する集積回路である。【選択図】 図５

Description

本発明は、集積回路に係り、詳細には、異種コンタクトを具備する集積回路、及びそれを含む半導体装置に関する。
半導体装置の複雑度が上昇するにつれ、カスタム（custom）設計を介して半導体装置を設計することは、制限的になってしまう。従って、半導体装置の設計過程で、所望する機能によって作成された上位レベルのコードから、性能条件を満足させる集積回路のレイアウトを生成する方式が使用され、例えば、集積回路のレイアウトは、多様な標準セルが配置されてルーティングされることによって生成される。標準セルは、微細化された半導体工程によって適正に製造される構造を有する必要があり、集積回路のレイアウトの面積を縮小させるために、縮小された面積を有することが有利である。
本発明が解決しようとする課題は、異種コンタクトを具備する集積回路に係り、効率的に配置された異種コンタクトを含むレイアウトを有する集積回路、及びそれを含む半導体装置を提供することである。
前記のような目的を達成するために、本開示の技術的思想の一側面による集積回路は、基板上において、第１水平方向に延在される第１活性領域、第１活性領域上において、第１水平方向と交差する第２水平方向に延在されるゲートライン、第１活性領域上において、ゲートラインの一側に形成されたソース／ドレイン領域、ゲートライン上に離隔された平面上において、第１水平方向に延在された複数本の導電ラインであって、第１導電ライン及び第２導電ラインを含む複数本の導電ライン、ソース／ドレイン領域に接続された下面を有し、垂直方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含むソース／ドレインコンタクト、並びにゲートラインに接続された下面を有し、垂直方向に延在されるゲートコンタクトを含み、該上部ソース／ドレインコンタクトは、該第１導電ラインの下に位置し、該ゲートコンタクトは、該第２導電ラインの下に位置することができる。
本開示の技術的思想の一側面による集積回路は、基板上において、第１水平方向に相互平行に延在され、異なる導電型を有する第１活性領域及び第２活性領域、第１活性領域及び第２活性領域上において、第１水平方向と交差する第２水平方向に延在される複数本のゲートライン、第１活性領域及び第２活性領域上において、複数本のゲートラインそれぞれの間に形成された複数のソース／ドレイン領域、複数本のゲートライン上に離隔された平面上において、第１水平方向に相互平行に延在された複数本の導電ライン、複数のソース／ドレイン領域のうち一つに接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のソース／ドレインコンタクト、並びに複数本のゲートラインのうち１本に接続された下面をそれぞれ有し、垂直方向に相互接続された下部ゲートコンタクト及び上部ゲートコンタクトをそれぞれ含む複数のゲートコンタクトを含み、該ソース／ドレインコンタクト及び該ゲートコンタクトの上部ゲートコンタクトは、複数本の導電ラインの下にそれぞれ位置することができる。
本開示の技術的思想の一側面による集積回路は、基板上において、第１水平方向に相互平行に延在され、異なる導電型を有する第１活性領域及び第２活性領域、第１活性領域及び第２活性領域上において、第１水平方向と交差する第２水平方向に延在される複数本のゲートライン、第１活性領域及び第２活性領域上において、複数本のゲートラインそれぞれの間に形成された複数のソース／ドレイン領域、複数本のゲートライン上に離隔された平面上において、第１水平方向に相互平行に延在された複数本の導電ライン、複数のソース／ドレイン領域のうち一つに接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のソース／ドレインコンタクト、並びに複数本のゲートラインのうち１本に接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のゲートコンタクトを含んでもよい。複数のゲートコンタクトは、垂直方向に接続された下部ゲートコンタクト及び上部ゲートコンタクトを含むゲートコンタクトを含み、あるいは複数のソース／ドレインコンタクトは、垂直方向に接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含み得る。
本開示の例示的実施形態による集積回路のレイアウトを示す図である。 本開示の例示的実施形態による、図１ＡのＸ１−Ｘ１’線に沿って切り取った集積回路の断面の例示を示す。 本開示の例示的実施形態による、図１ＡのＸ１−Ｘ１’線に沿って切り取った集積回路の断面の例示を示す。 本開示の例示的実施形態による集積回路のレイアウトを示す図である 図２ＡのＸ２−Ｘ２’線に沿って切り取った集積回路の断面を示す図である。 比較例による集積回路のレイアウトを示す図である 図３ＡのＸ３−Ｘ３’線に沿って切り取った集積回路の断面を示す図である。 本開示の例示的実施形態による標準セルを示す図である。 本開示の例示的実施形態による標準セルを示す図である。 本開示の例示的実施形態による標準セルを示す図である。 本開示の例示的実施形態による標準セルを示す図である。 本開示の例示的実施形態による集積回路のレイアウトを示す図である。 本開示の例示的実施形態による、図８ＡのＸ８−Ｘ８’線に沿って切り取った集積回路の断面の例示を示す図である。 比較例による標準セルを示す図である。 本開示の例示的実施形態による標準セルを示す図である。 比較例による標準セルを示す図である 本開示の例示的実施形態による標準セルを示す図である。 本開示の例示的実施形態による、異種コンタクトを具備する集積回路のレイアウトを設計する方法を示すフローチャートである。 本開示の例示的実施形態によるシステム・オン・チップ（ＳｏＣ）を示すブロック図である。
図１Ａは、本開示の例示的実施形態による集積回路１０のレイアウトを示し、図１Ｂ及び図１Ｃは、本開示の例示的実施形態による、図１ＡのＸ１−Ｘ１’線に沿って切り取った集積回路１０の断面の例示を示す。具体的には、図１Ａは、集積回路１０のレイアウトにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、図１Ｂ及び図１Ｃは、図１ＡのＸ１−Ｘ１’線に沿って、Ｚ軸に平行に集積回路１０のレイアウトを切り取った断面図である。本明細書において、Ｘ軸及びＹ軸からなる平面は、水平面とされ、他の構成要素より相対的に＋Ｚ方向に配置された構成要素は、他の構成要素上にあるとされ、他の構成要素より相対的に−Ｚ方向に配置された構成要素は、他の構成要素の下にあるとされる。また、構成要素の表面のうち、＋Ｚ方向の表面は、構成要素の上面とされ、−Ｚ方向の表面は、構成要素の下面とされ、Ｘ軸またはＹ軸方向の表面は、構成要素の側面とされる。Ｘ軸方向、は第１水平方向とされ、Ｙ軸方向は、第２水平方向とされ、第１水平方向及び第２水平方向は、交差する。
図１Ａないし図１Ｃを参照すれば、活性領域ＡＣは、水平面と平行している面を有する基板ＳＵＢ上において、Ｘ軸方向に延在される。活性領域ＡＣは、ＳｉまたはＧｅのような半導体、またはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓやＩｎＰのような化合物半導体を含み得る。活性領域ＡＣは、導電領域、例えば、不純物がドーピングされたウェル（well）、不純物がドーピングされた構造物を含んでもよい。活性領域ＡＣ上において、ゲートラインＧＬ１ないしＧＬ４がＹ軸方向に延在され、活性領域ＡＣ上において、ゲートラインＧＬ１ないしＧＬ４それぞれの一側に、ソース／ドレイン領域ＳＤが形成されてもよい。ゲートラインＧＬ１ないしＧＬ４の上に離隔された平面上において、導電ラインＷ１，Ｗ２がＸ軸方向にも延在される。一実施形態において、ローカルインターコネクトともされる導電ラインＷ１，Ｗ２は、異なる位置に配置されたコンタクトを相互接続することもでき、導電ラインＷ１，Ｗ２の上位パターンに接続されることもできる。
図１Ｂに図示されているように、ソース／ドレインコンタクトＣＡ１は、ソース／ドレイン領域ＳＤに接続された下面を有し、Ｚ軸方向（または、垂直方向）に相互接続された下部ソース／ドレインコンタクトＣＡＬ１及び上部ソース／ドレインコンタクトＣＡＨ１を含んでもよい。下部ソース／ドレインコンタクトＣＡＬ１及び上部ソース／ドレインコンタクトＣＡＨ１に起因し、ソース／ドレインコンタクトＣＡ１は、縮小された水平断面積を有することができる。例えば、一体に形成されるコンタクトの深さ、すなわち、Ｚ軸方向の長さが長くなるほど、コンタクトの上面対下面の面積比は、上昇するので、図１Ｂに図示されているところと異なるように、ソース／ドレインコンタクトＣＡ１が、ソース／ドレイン領域ＳＤの上面から導電ラインＷ２の下面までＺ軸方向に延在されるときに、ソース／ドレインコンタクトは、図１Ｂにおいて、点線ＤＡで表示されているようなアウトラインを有することができる。図１Ｂに図示されているように、下部ソース／ドレインコンタクトＣＡＬ１の上面は、下部ソース／ドレインコンタクトＣＡＬ１の下面より広く、上部ソース／ドレインコンタクトＣＡＨ１の上面は、上部ソース／ドレインコンタクトＣＡＨ１の下面よりも広い。下部ソース／ドレインコンタクトＣＡＬ１及び上部ソース／ドレインコンタクトＣＡＨ１が同一であるか、あるいは類似した側面傾度を有する場合、下部ソース／ドレインコンタクトＣＡＬ１の上面は、上部ソース／ドレインコンタクトＣＡＨ１の下面よりも広い。
ソース／ドレインコンタクトＣＡ１の縮小された水平断面積に起因し、図３Ｂを参照して説明するように、ソース／ドレインコンタクトＣＡ１、及びそれと隣接したゲートコンタクトの間に発生しうるブリッジ（bridge）（または、コンタクト相互ブリッジ）が防止される。また、ブリッジリスクが除去されることにより、ソース／ドレインコンタクトＣＡ１、及び／またはゲートコンタクトの配置自由度が上昇し、例えば、図１Ａないし図１Ｃに図示されているように、ゲートコンタクトＣＢ１は、活性領域ＡＣ上に位置することができる。
ソース／ドレイン領域ＳＤに接続された下面をそれぞれ有する下部ソース／ドレインコンタクトＣＡＬ２，ＣＡＬ３は、相互接続された上部ソース／ドレインコンタクトが配置されないことにより、ソース／ドレイン領域ＳＤと導電ラインＷ１またはＷ２とを接続するソース／ドレインコンタクトを形成しない。また、一実施形態において、上部ソース／ドレインコンタクトと接続されていない下部ソース／ドレインコンタクトＣＡＬ２，ＣＡＬ３は、集積回路１０から除去されもする。図１Ａないし図１Ｃに図示されているように、本出願の図面において、ソース／ドレインコンタクト（例えば、ＣＡ１）が配置されることにより、ソース／ドレイン領域ＳＤと上位レイヤのパターン（例えば、Ｗ２）とが相互接続される地点は、「★」と表示される。
ゲートラインＧＬ１ないしＧＬ４は、仕事関数金属含有レイヤ及びギャップフィル金属膜を含んでもよい。例えば、仕事関数金属含有レイヤは、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ及びＰｄのうち少なくとも一つの金属を含み、ギャップフィル金属膜は、Ｗ膜またはＡｌ膜からなる。一実施形態において、ゲートラインＧＬ１ないしＧＬ４は、ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、またはＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含んでもよい。
ゲートコンタクトＣＢ１は、ゲートラインＧＬ３に接続された下面を有し、Ｚ軸方向に延在される。一実施形態において、図１Ｂに図示されているように、ゲートコンタクトＣＢ１は、一体としても形成される。すなわち、図１ＢのゲートコンタクトＣＢ１は、エッチング過程によって相互分離される２以上の堆積（deposition）過程によって形成されない。他方で、一実施形態において、図１Ｃに図示されているように、ゲートコンタクトＣＢ１は、Ｚ軸方向に相互接続された下部ゲートコンタクトＣＢＬ１及び上部ゲートコンタクトＣＢＨ１を含んでもよい。図１Ｃにおいて、点線ＤＢで表示されているように、下部ゲートコンタクトＣＢＬ１及び上部ゲートコンタクトＣＢＨ１を含む図１ＣのゲートコンタクトＣＢ１は、一体に形成された図１ＢのゲートコンタクトＣＢ１より縮小された水平断面積を有することができる。図１Ａないし図１Ｃに図示されているように、本出願の図面において、図１Ｂのゲートコンタクト（例えば、ＣＢ１）、または図１Ｃの上部ゲートコンタクトＣＢＨ１が配置されることにより、ゲートコンタクトＣＢ１と、上位レイヤのパターン（例えば、Ｗ１）とが相互接続される地点は、「◆」と表示される。図１Ｃに図示されているように、下部ゲートコンタクトＣＢＬ１の上面は、下部ゲートコンタクトＣＢＬ１の下面より広く、上部ゲートコンタクトＣＢＨ１の上面は、上部ゲートコンタクトＣＢＨ１の下面よりも広い。下部ゲートコンタクトＣＢＬ１及び上部ゲートコンタクトＣＢＨ１が同一であるか、あるいは類似した側面傾度を有する場合、下部ゲートコンタクトＣＢＬ１の上面は、上部ゲートコンタクトＣＢＨ１の下面よりも広い。
一実施形態において、図１Ｃに図示されているように、下部ソース／ドレインコンタクトＣＡＬ１及び下部ゲートコンタクトＣＢＬ１は、＋Ｚ方向に異なるレベルまでそれぞれ延在される。すなわち、下部ソース／ドレインコンタクトＣＡＬ１の上面、及び下部ゲートコンタクトＣＢＬ１の上面は、異なるレベルの平面にあり得る。他方で、一実施形態において、図１Ｃに図示されているところと異なるように、下部ソース／ドレインコンタクトＣＡＬ１及び下部ゲートコンタクトＣＢＬ１は、＋Ｚ方向に同一レベルまでそれぞれ延在される。
本開示の例示的実施形態により、集積回路１０は、一方向に相互平行な複数本の導電ラインを含み、ソース／ドレインコンタクト及び／またはゲートコンタクトは、複数本の導電ラインと接続される。例えば、図１Ａに図示されているように、導電ラインＷ１，Ｗ２は、Ｘ軸方向に延在され、ソース／ドレインコンタクトＣＡ１は、「★」地点において、導電ラインＷ２と接続される一方、ゲートコンタクトＣＢ１は、「◆」地点において、導電ラインＷ１と接続される。それにより、集積回路１０において、向上した配置自由度を有するソース／ドレインコンタクト及びゲートコンタクトは、一定した規則によって配置され、結果として、集積回路１０は、単純であって工程効率的な構造のレイアウトを有することができる。前述のように、ソース／ドレインコンタクト及びゲートコンタクトは、異なるレベルの下面をそれぞれ有し、または異なる垂直構造をそれぞれ有することができるので、異種コンタクトとも称される。
図２Ａは、本開示の例示的実施形態による集積回路２０のレイアウトを示し、図２Ｂは、図２ＡのＸ２−Ｘ２’線に沿って切り取った集積回路２０の断面を示す。具体的には、図２Ａは、集積回路２０のレイアウトにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、図２Ｂは、図２ＡのＸ２−Ｘ２’線に沿って、Ｚ軸に平行に集積回路２０のレイアウトを切り取った断面図である。以下において、図２Ａ及び図２Ｂの集積回路２０に係わる説明において、図１Ａないし図１Ｃの集積回路１０に係わる説明と重複する内容は、省略される。
図２Ａ及び図２Ｂを参照すれば、ソース／ドレインコンタクトＣＡ１は、一体に形成され、ゲートコンタクトＣＢ１は、Ｚ軸方向に相互接続された下部ゲートコンタクトＣＢＬ及び上部ゲートコンタクトＣＢＨ１を含み、ゲートコンタクトＣＢ２は、Ｚ軸方向に相互接続された下部ゲートコンタクトＣＢＬ及び上部ゲートコンタクトＣＢＨ２を含んでもよい。図２Ｂに図示されているように、下部ゲートコンタクトＣＢＬは、２本のゲートラインＧＬ３，ＧＬ４に接続され、２個の上部ゲートコンタクトＣＢＨ１，ＣＢＨ２が、下部ゲートコンタクトＣＢＬの上面から＋Ｚ方向に、導電ラインＷ１ａ，Ｗ１ｂの下面までそれぞれ延在される。
図３Ａは、比較例による集積回路３０のレイアウトを示し、図３Ｂは、図３ＡのＸ３−Ｘ３’線に沿って切り取った集積回路３０の断面を示す。具体的には、図３Ａは、集積回路３０のレイアウトにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、図３Ｂは、図３ＡのＸ３−Ｘ３’線に沿って、Ｚ軸に平行に集積回路３０のレイアウトを切り取った断面図である。図３Ａ及び図３Ｂの集積回路３０において、ソース／ドレイン領域及び導電ラインを接続するソース／ドレインコンタクトは、図２Ａ及び図２Ｂに図示されているところと異なるように、一体として形成され得る。
図３Ａ及び図３Ｂを参照すれば、活性領域ＡＣは、基板ＳＵＢ上において、Ｘ軸方向に延在され、活性領域ＡＣ上において、ゲートラインＧＬ１ないしＧＬ４がＹ軸方向に延在され、活性領域ＡＣ上において、ゲートラインＧＬ１ないしＧＬ４それぞれの一側に、ソース／ドレイン領域ＳＤが形成され得る。また、ゲートラインＧＬ１ないしＧＬ４の上に離隔された平面上において、導電ラインＷ１，Ｗ２がＸ軸方向に延在される。
図３Ａ及び図３Ｂの例示において、ソース／ドレインコンタクトが一体に形成され、ゲートコンタクトが一体に形成されることにより、ソース／ドレインコンタクト及びゲートコンタクトの間にブリッジが発生しうる。例えば、図３Ｂに図示されているように、ゲートラインＧＬ３と接続された下面を有し、導電ラインＷ１と接続された上面を有するゲートコンタクトＣＢ１’は、導電ラインＷ１の下面近傍において、ソース／ドレインコンタクトＣＡ２’，ＣＡ３’と非常に近接し、それにより、ゲートコンタクトＣＢ１’及びソース／ドレインコンタクトＣＡ２’またはＣＡ３’間にブリッジが形成される。ゲートコンタクトＣＢ１’及びソース／ドレインコンタクトＣＡ３’の両者は、導電ラインＷ１に接続されるので、ゲートコンタクトＣＢ１’及びソース／ドレインコンタクトＣＡ３’の間に発生したブリッジは、集積回路３０で機能的誤謬を発生させない。他方で、ゲートコンタクトＣＢ１’及びソース／ドレインコンタクトＣＡ２’の間に発生したブリッジは、集積回路３０において、異なるネット間短絡（short）を誘発することにより、集積回路３０の機能的誤謬または漏れ電流などを発生させる。
図３Ａ及び図３Ｂの比較例において、コンタクト相互ブリッジを防止するために、ゲートコンタクトは、活性領域ＡＣ上に配置されず、活性領域ＡＣから水平方向に一定距離以上離隔されて配置される。それにより、集積回路３０のレイアウトは、活性領域間に、ゲートコンタクト配置のための空間を有し、それにより、集積回路３０のレイアウトの面積は、拡大される。また、ゲートコンタクトＣＢ１’の低下した配置自由度に起因し、集積回路３０のレイアウトは、複雑な構造を有する。
図４は、本開示の例示的実施形態による標準セルＣ０４を示す。具体的には、図４は、標準セルＣ０４において、Ｘ軸及びＹ軸からなる平面の平面図であり、図４において、ソース／ドレインコンタクト及びゲートコンタクトなどは、図解の便宜上、図示されていない。
標準セルは、集積回路（例えば、図１Ａの１０）に含まれるレイアウトの単位であり、該集積回路は、多数の多様な標準セルを含んでもよい。該標準セルは、既定の規格による構造を有することができる。例えば、該標準セルは、一定高さ、すなわち、Ｙ軸方向長を有し、該標準セル内において、既定規則によって配置されたゲートライン、及び活性領域を含んでもよい。図４は、例示的な標準セルＣ０４を図示し、本開示の例示的実施形態による標準セルは、図４に図示されているところと異なるＸ軸方向長を有することもでき、異なる個数のゲートラインを含んでもよい。
図４を参照すれば、標準セルＣ０４は、Ｘ軸方向に延在されて相互離隔された第１活性領域ＡＣ１及び第２活性領域ＡＣ２を含み、第１活性領域ＡＣ１及び第２活性領域ＡＣ２の上において、Ｙ軸方向に延在されたゲートラインＧＬ１ないしＧＬ４を含んでもよい。また、標準セルＣ０４は、ゲートラインＧＬ１ないしＧＬ４の上に離隔された平面上において、Ｘ軸方向に延在された導電ラインＷ１ないしＷ７を含み、図１Ａないし図１Ｃなどを参照して説明したように、ソース／ドレインコンタクト及び／またはゲートラインコンタクトが、導電ラインＷ１ないしＷ７と接続される。
第１活性領域ＡＣ１及び第２活性領域ＡＣ２は、異なる導電型を有することができる。例えば、第１活性領域ＡＣ１は、ゲートラインＧＬ１ないしＧＬ４と、ＰＭＯＳトランジスタを形成するために、Ｎ型半導体からなる一方、第２活性領域ＡＣ２は、ゲートラインＧＬ１ないしＧＬ４と、ＮＭＯＳトランジスタを形成するために、Ｐ型半導体からなる。このように、異なる導電型を有する第１活性領域ＡＣ１及び第２活性領域ＡＣ２は、半導体製造工程上の問題、及び／または第１活性領域ＡＣ１及び第２活性領域ＡＣ２にそれぞれ形成されるトランジスタ機能の劣化を防止するために、既定の距離以上離隔される。かような第１活性領域ＡＣ１と第２活性領域ＡＣ２との最小距離は、活性領域間最小距離（active to active minimum space）とされ、活性領域間最小距離は、集積回路の設計段階において、設計規則（design rule）によって定義されることにより、集積回路のレイアウトまたは標準セルは、かような設計規則を守るように設計される。すなわち、第１活性領域ＡＣ１と第２活性領域ＡＣ２との距離である図４の「Ｙ４２」は、活性領域間最小距離以上である。
図４を参照すれば、標準セルＣ０４は、設計規則を守ることができ、それにより、標準セルＣ０４の＋Ｙ方向に配置される他の標準セル、及び標準セルＣ０４の−Ｙ方向に配置される他の標準セルを考慮し、第１活性領域ＡＣ１は、Ｙ軸方向に、標準セルＣ０４の＋Ｙ方向境界から、活性領域間最小距離の半分だけ離隔される。すなわち、図４の「Ｙ４１」は、活性領域間最小距離の半分と一致する。類似して、第２活性領域ＡＣ２も、標準セルＣ０４の−Ｙ方向境界から、活性領域間最小距離の半分だけ離隔され、図４の「Ｙ４３」は、活性領域間最小距離の半分と一致する。
図３Ａ及び図３Ｂの比較例において、コンタクト相互ブリッジを防止するために、ゲートコンタクトが活性領域上に配置されず、それにより、標準セルにおいて、ゲートコンタクトは、活性領域間の領域上に配置される。さらには、活性領域上に配置されたソース／ドレインコンタクト及びゲートコンタクトの間に発生しうるブリッジをさらに防止するために、図３Ａ及び図３Ｂの比較例において、ゲートコンタクトは、活性領域から、水平方向に一定距離以上離隔されても配置される。また、ゲートコンタクトが活性領域間の領域上に配置される標準セルにおいて、ゲートを共有しないＹ軸方向に整列されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれに係わるゲートコンタクトのための空間を提供するために、活性領域は離隔され、結果として、活性領域間最小距離よりさらに離隔される。
本開示の例示的実施形態により、上昇されたソース／ドレインコンタクト及びゲートコンタクトの配置自由度に起因し、標準セルにおいて、活性領域は、活性領域間最小距離だけ離隔される。図１Ａないし図１Ｃ、図２Ａ及び図２Ｂを参照して説明したように、ゲートコンタクトが活性領域上に配置され、ソース／ドレインコンタクトとゲートコンタクトとの最小離隔距離が解除されることにより、標準セルにおいて、活性領域は、活性領域間最小距離だけ離隔される。すなわち、図４の標準セルＣ０４において、第１活性領域ＡＣ１及び第２活性領域ＡＣ２は、活性領域間最小距離だけ離隔され、図４の「Ｙ４２」は、活性領域間最小距離と一致する。それにより、標準セルＣ０４のＹ軸方向長は、短くなり、結果として、複数の標準セルを含む集積回路のレイアウトは、縮小された面積を有することができる。
図４に図示されているように、本開示の例示的実施形態により、上昇されたソース／ドレインコンタクト及びゲートコンタクトの配置自由度に起因し、標準セルＣ０４から、ソース／ドレインコンタクト及び／またはゲートコンタクトと接続される導電ラインＷ１ないしＷ７は、一方向（すなわち、Ｘ軸方向）に延在され、それにより、標準セルＣ０４は、単純な構造を有することができる。例えば、図９Ａ及び図１０Ａの比較例を参照して説明するように、半導体工程が微細化されることにより、ベンディング（bending）形状またはノッチ（notch）形状などを有するパターンを正確に形成しやすくない。それにより、集積回路のレイアウトにおいて、半導体工程上、形成が容易ではない形状のパターンを除去することは、集積回路機能の信頼度及び生産性の観点において、非常に有利である。本開示の例示的実施形態により、ソース／ドレインコンタクト及びゲートコンタクトの向上した配置自由度に起因し、図４に図示されているように、標準セルＣ０４は、一方向に延在される導電ラインＷ１ないしＷ７を含み、標準セルによって、導電ラインＷ１ないしＷ７それぞれの少なくとも一部は、エッチング工程などを介して除去される。それにより、単純な構造の標準セルを含む集積回路機能の信頼性及び生産性が向上される。
図５及び図６は、本開示の例示的実施形態による標準セルＣ０５，Ｃ０６を示す。具体的には、図５及び図６は、標準セルＣ０５，Ｃ０６において、Ｘ軸及びＹ軸からなる平面の平面図であり、ソース／ドレインコンタクト及びゲートコンタクトが、導電ラインＷ１ないしＷ７と接続される候補地点を図示する。図５の標準セルＣ０５、及び図６の標準セルＣ０６は、同一構造を有し、ソース／ドレインコンタクト及びゲートコンタクトのための異なる候補地点を有することができる。以下において、図６に係わる説明において、図５に係わる説明と重複する内容は、省略される。
図５を参照すれば、標準セルＣ０５は、Ｘ軸方向に延在されて相互離隔された第１活性領域ＡＣ１及び第２活性領域ＡＣ２を含み、第１活性領域ＡＣ１及び第２活性領域ＡＣ２の上でＹ軸方向に延在されたゲートラインＧＬ１ないしＧＬ４を含んでもよい。また、標準セルＣ０５は、ゲートラインＧＬ１ないしＧＬ４の上（すなわち、＋Ｚ方向）に離隔された平面上において、Ｘ軸方向に延在された導電ラインＷ１ないしＷ７を含み、ソース／ドレインコンタクト及びゲートコンタクトが、導電ラインＷ１ないしＷ７と接続される。図５に図示されているように、標準セルＣ０５において、導電ラインＷ１ないしＷ７は、一定間隔、すなわち、「ＭＰ」だけ離隔され、Ｘ軸方向に相互平行に延在される。
図５を参照すれば、ソース／ドレインコンタクトは、下部ソース／ドレインコンタクトＣＡＬ１ないしＣＡＬ６と、導電ラインＷ１ないしＷ７とが交差する地点において、導電ラインＷ１ないしＷ７と接続される。例えば、活性領域ＡＣ１，ＡＣ２上に、下部ソース／ドレインコンタクトＣＡＬ１ないしＣＡＬ６があり、下部ソース／ドレインコンタクトＣＡＬ１ないしＣＡＬ６上で、「☆」と表示された地点に、上部ソース／ドレインコンタクトが配置される。すなわち、図５の「☆」は、上部ソース／ドレインコンタクトが配置される候補地点を示すことができる。
ゲートコンタクトは、ゲートラインＧＬ１ないしＧＬ４と、導電ラインＷ１ないしＷ７とが交差する地点において、導電ラインＷ１ないしＷ７と接続される。例えば、ゲートラインＧＬ１ないしＧＬ４上で、「◇」と表示された地点に、ゲートコンタクトが配置される。すなわち、図５の「◇」は、ゲートコンタクトが配置される候補地点を示すことができる。
図５に図示されているように、ソース／ドレインコンタクトが、導電ラインＷ１ないしＷ７と接続される候補地点、及びゲートコンタクトが、導電ラインＷ１ないしＷ７と接続される候補地点が、標準セルＣ０５において、多数存在することができる。それにより、標準セルＣ０５において、ソース／ドレインコンタクト（または、上部ソース／ドレインコンタクト）及びゲートコンタクトの配置自由度が向上され、半導体工程に適する単純な構造の標準セルＣ０５が可能である。
一実施形態において、図５の標準セルＣ０５において、候補地点のうち一部は使用されない。例えば、図６の標準セルＣ０６において、上部ソース／ドレインコンタクト及びゲートコンタクトが最も近接するように配置されるケース、すなわち、相互隣接した上部ソース／ドレインコンタクト及びゲートコンタクトが、同一導電ラインに接続されるケースが除去されるように、候補地点が配置される。また、一実施形態において、図６の標準セルＣ０６に配置された候補地点に制限されず、図５の標準セルＣ０５において配置された候補地点において、相互隣接した上部ソース／ドレインコンタクト及びゲートコンタクトが同一導電ラインに接続されるケースが発生しないように、上部ソース／ドレインコンタクト及びゲートコンタクトが位置することもできる。一実施形態において、候補地点は、図５の標準セルＣ０５、及び図６の標準セルＣ０６と異なるようにも配置される。例えば、図５の標準セルＣ０５の候補地点のうち一部が使用されず、図６の標準セルＣ０６の候補地点より多くの候補地点が使用されもする。
図７は、本開示の例示的実施形態による標準セルＣ０７を示す。具体的には、図７は、標準セルＣ０７において、Ｘ軸及びＹ軸からなる平面の平面図であり、ソース／ドレインコンタクト及びゲートコンタクトが、導電ラインＷ１ないしＷ６と接続される候補地点を図示する。図７を参照すれば、標準セルＣ０７は、Ｘ軸方向に延在されて相互離隔された第１活性領域ＡＣ１及び第２活性領域ＡＣ２を含み、第１活性領域ＡＣ１及び第２活性領域ＡＣ２上において、Ｙ軸方向に延在されたゲートラインＧＬ１ないしＧＬ４を含んでもよい。また、標準セルＣ０７は、ゲートラインＧＬ１ないしＧ４上に離隔された平面上において、Ｘ軸方向に延在された導電ラインＷ１ないしＷ６を含み、ソース／ドレインコンタクト及びゲートコンタクトが、導電ラインＷ１ないしＷ６と接続される。
一実施形態において、ゲートコンタクトは、活性領域ＡＣ１，ＡＣ２間の領域上に位置することができる。例えば、図７に図示されているように、第１活性領域ＡＣ１及び第２活性領域ＡＣ２の間の領域上に、２本の導電ラインＷ３，Ｗ４が位置し、「◇」と表示されているように、２本の導電ラインＷ３，Ｗ４に、ゲートコンタクトが接続される。図１Ａないし図１Ｃ、図２Ａ及び図２Ｂを参照して説明したように、ソース／ドレインコンタクト及びゲートコンタクトの間で発生しうるブリッジが除去されるにもかかわらず、例えば、ゲートコンタクトの形成時、隣接した構成要素（例えば、活性領域）に及ぼす影響を低減させるために、図７に図示されているように、ゲートコンタクトを第１活性領域ＡＣ１及び第２活性領域ＡＣ２の間の領域上に配置することができる。このとき、図７の標準セルＣ０７においても、ソース／ドレインコンタクトとゲートコンタクトとのブリッジが防止されるので、ゲートコンタクトは、活性領域から水平方向（すなわち、Ｙ軸方向）に近接して配置される。それにより、図４の標準セルＣ０４と類似し、図７の標準セルＣ０７において、第１活性領域ＡＣ１及び第２活性領域ＡＣ２は、活性領域間最小距離だけ離隔され、図７のＹ７１は、活性領域間最小距離と一致する。
図８Ａは、本開示の例示的実施形態による集積回路８０のレイアウトを示し、図８Ｂは、本開示の例示的実施形態による、図８ＡのＸ８−Ｘ８’線に沿って切り取った集積回路８０の断面の例示を示す。具体的には、図８Ａは、集積回路８０のレイアウトにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、図８Ｂは、図８ＡのＸ８−Ｘ８’線に沿って、Ｚ軸に平行に集積回路８０のレイアウトを切り取った断面図である。以下で、図８Ａ及び図８Ｂの集積回路８０に係わる説明において、図１Ａないし図１Ｃの集積回路１０、及び図２Ａと図２Ｂとの集積回路２０に係わる説明と重複する内容は、省略される。
図８Ａ及び図８Ｂを参照すれば、Ｙ軸方向に延在されるゲートラインＧＬ１ないしＧＬ４の上に離隔された平面上において、導電ラインＷ１１，Ｗ１２がＸ軸方向に延在される。図１Ａ及び図２Ａの導電ラインＷ１，Ｗ２と比較するとき、図８Ａの導電ラインＷ１１，Ｗ１２は、ビア（例えば、Ｖ０１、Ｖ０２）を介して、ソース／ドレインコンタクトまたはゲートコンタクトと接続される。一実施形態において、メタルパターンともされる導電ラインＷ１１，Ｗ１２は、異なる位置に配置されたビアを相互接続することもでき、導電ラインＷ１１，Ｗ１２上位のパターンと、ビアを介して接続されることもできる。
図８Ｂに図示されているように、ソース／ドレインコンタクトＣＡ１は、垂直方向に相互接続された下部ソース／ドレインコンタクトＣＡＬ１及び上部ソース／ドレインコンタクトＣＡＨ１を含んでもよい。図１Ｂを参照して説明したように、下部ソース／ドレインコンタクトＣＡＬ１及び上部ソース／ドレインコンタクトＣＡＨ１を含むソース／ドレインコンタクトＣＡ１は、一体に形成されるときより縮小された水平断面積を有することができる。ビアＶ０２は、上部ソース／ドレインコンタクトＣＡＨ１の上面から導電ラインＷ１２まで、Ｚ軸方向（または、垂直方向）に延在され、ソース／ドレインコンタクトＣＡ１と導電ラインＷ１２とを相互接続することができる。
ゲートコンタクトＣＢ１は、垂直方向に相互接続された下部ゲートコンタクトＣＢＬ１及び上部ゲートコンタクトＣＢＨ１を含んでもよい。図２Ｂを参照して説明したように、下部ゲートコンタクトＣＢＬ１及び上部ゲートコンタクトＣＢＨ１を含むゲートコンタクトＣＢ１は、一体に形成されるときより縮小された水平断面積を有することができる。ビアＶ０１は、上部ゲートコンタクトＣＢＨ１の上面から導電ラインＷ１１までＺ軸方向（または、垂直方向）に延在され、ゲートコンタクトＣＢ１と導電ラインＷ１１とを相互接続することができる。
一実施形態において、図８Ｂに図示されているところと異なるように、集積回路８０は、一体に形成されたソース／ドレインコンタクト、または一体に形成されたゲートコンタクトを含んでもよい。また、図８Ｂにおいて、下部ソース／ドレインコンタクトＣＡＬ１の上面、及び下部ゲートコンタクトＣＢＬ１の上面が異なる平面にあるように図示されているが、一実施形態において、下部ソース／ドレインコンタクトの上面、及び下部ゲートコンタクトの上面は、同一平面にあってもよい。また、一実施形態において、集積回路８０において、上部ソース／ドレインコンタクトと接続されていない下部ソース／ドレインコンタクトＣＡＬ２，ＣＡＬ３は、省略されもする。
図９Ａは、比較例による標準セルＣ０９ａを示し、図９Ｂは、本開示の例示的実施形態による標準セルＣ０９ｂを示す。具体的には、図９Ａ及び図９Ｂは、標準セルＣ０９ａ，Ｃ０９ｂにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、３個の入力Ａ，Ｂ，Ｃ、及び出力Ｙを有する３−入力ＮＡＮＤゲートを具現した標準セルＣ０９ａ，Ｃ０９ｂをそれぞれ示す。図９Ａ及び図９Ｂが、標準セルＣ０９ａ，Ｃ０９ｂを備えるのに必要な構成要素のみを図示する点は、理解されるであろう。
図９Ａを参照すれば、標準セルＣ０９ａにおいて、ソース／ドレインコンタクトは、一体に形成され、ゲートコンタクトも一体に形成され得る。標準セルＣ０９ａにおいて、第１活性領域ＡＣ１及び第２活性領域ＡＣ２は、ゲートコンタクトのための空間に起因し、「Ｙ９１」だけ離隔され得る。すなわち、第１活性領域ＡＣ１によって形成されるトランジスタのためのコンタクトのためのＹ軸方向区間（例えば、入力Ａのゲートコンタクトが配置された地点を含む領域のＹ軸方向長）、及び第２活性領域ＡＣ２によって形成されるトランジスタのためのコンタクトのためのＹ軸方向区間（例えば、入力Ｂ及びＣのゲートコンタクトが配置された地点を含む領域のＹ軸方向長）のために、標準セルＣ０９ａにおいて、第１活性領域ＡＣ１及び第２活性領域ＡＣ２が離隔される。また、標準セルＣ０９ａにおいて、ソース／ドレインコンタクト及びゲートコンタクトは、ブリッジを防止するために、一定距離、すなわち、「ＣＰ」以上離隔される必要がある。それにより、標準セルＣ０９ａにおいて、第１活性領域ＡＣ１と第２活性領域ＡＣ２との距離「Ｙ９１」は、活性領域間最小距離より長くなる。
標準セルＣ０９ａにおいて、ソース／ドレインコンタクトを接続するための導電レイヤのパターンＰ１は、図９Ａに図示されているように、ベンディングされるか、あるいは分岐された形状を有し得る。前述のように、半導体工程が微細化されることにより、かような形状のパターンＰ１を正確に形成することは、容易ではなく、標準セルＣ０９ａを含む集積回路は、低機能信頼度及び低生産性をもたらしてしまう。
図９Ｂを参照すれば、本開示の例示的実施形態による標準セルＣ０９ｂにおいて、ソース／ドレインコンタクトは、Ｚ軸方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含み、ゲートコンタクトは、Ｚ軸方向に相互接続された下部ゲートコンタクト及び上部ゲートコンタクトを含み得る。図４を参照して説明したように、標準セルＣ０９ｂにおいて、第１活性領域ＡＣ１及び第２活性領域ＡＣ２が離隔された距離「Ｙ９２」は、活性領域間最小距離と一致する。それにより、図９Ａの標準セルＣ０９ａと比較するとき、図９Ｂの標準セルＣ０９ｂは、Ｙ軸方向の短くなった長さを有し、Ｘ軸及びＹ軸からなる平面で縮小された面積を有することができる。標準セルＣ０９ｂにおいて、「★」で表示された地点において、ソース／ドレインコンタクトと導電ラインが接続され、「◆」で表示された地点において、ゲートコンタクトと導電ラインとが接続される。図９Ｂに図示されているように、一定間隔「ＭＰ」だけ離隔され、Ｘ軸方向に延在される導電ラインのうち一部（Ｗ１，Ｗ３，Ｗ４ａ，Ｗ４ｂ，Ｗ４ｃ，Ｗ５，Ｗ７）と、ソース／ドレインコンタクト及び／またはゲートコンタクトが接続され、導電ラインＷ１，Ｗ３，Ｗ４ａ，Ｗ４ｂ，Ｗ４ｃ，Ｗ５，Ｗ７の上位レイヤパターンＰ２は、Ｙ軸方向に延在される。一実施形態において、図９Ｂの導電ラインＷ４ａ，Ｗ４ｂ，Ｗ４ｃは、導電ラインＷ３，Ｗ５と「ＭＰ」だけ離隔された導電ラインをエッチングすることによって形成される。結果として、図９Ａの標準セルＣ０９ａと比較するとき、標準セルＣ０９ｂは、単純な形状のパターンを含み、それにより、標準セルＣ０９ｂを含む集積回路は、高機能信頼度及び高生産性を提供することができる。
図１０Ａは、比較例による標準セルＣ１０ａを示し、図１０Ｂは、本開示の例示的実施形態による標準セルＣ１０ｂを示す。具体的には、図１０Ａ及び図１０Ｂは、標準セルＣ１０ａ，Ｃ１０ｂにおいて、Ｘ軸及びＹ軸からなる平面の平面図であり、入力Ａ及び出力Ｙを有するインバータを具現した標準セルＣ１０ａ，Ｃ１０ｂをそれぞれ示す。図１０Ａ及び図１０Ｂが、標準セルＣ１０ａ，Ｃ１０ｂを備えるのに必要な構成要素だけ図示する点は、理解されるであろう。
図１０Ａを参照すれば、標準セルＣ１０ａにおいて、ソース／ドレインコンタクトは、一体に形成され、ゲートコンタクトも一体に形成され得る。すなわち、一体に形成されたゲートコンタクトＣＢ１が、第１活性領域ＡＣ１及び第２活性領域ＡＣ２の間の領域上に位置し、ソース／ドレインコンタクトと距離「ＣＰ」だけ離隔される。図１０Ａに図示されているように、４個のＰＭＯＳトランジスタ、及び４個のＮＭＯＳトランジスタを含むインバータを具現する標準セルＣ１０ａにおいて、出力ＹのためのパターンＰ３は、ベンディング形状を有し得る。前述のように、半導体工程が微細化されるにことにより、かような形状のパターンＰ３を正確に形成することは、容易ではなく、標準セルＣ１０ａを含む集積回路は、低機能信頼度及び低生産性をもたらしてしまう。
図１０Ｂを参照すれば、標準セルＣ１０ｂにおいて、ソース／ドレインコンタクトは、Ｚ軸方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含み、ゲートコンタクトは、Ｚ軸方向に相互接続された下部ゲートコンタクト及び上部ゲートコンタクトを含み得る。上部ソース／ドレインコンタクトは、下部ソース／ドレインコンタクトと導電ラインＷ１，Ｗ２，Ｗ６，Ｗ７とが交差する地点「★」に配置され、上部ゲートコンタクトは、下部ゲートコンタクトＣＢＬ１と導電ラインＷ４とが交差する地点「◆」に配置される。図１０Ｂに図示されているように、一定間隔「ＭＰ」だけ離隔されてＸ軸方向に延在される導電ラインのうち一部（Ｗ１，Ｗ２，Ｗ４，Ｗ６，Ｗ７）と、ソース／ドレインコンタクト及び／またはゲートコンタクトが接続され、導電ラインＷ１，Ｗ２，Ｗ４，Ｗ６，Ｗ７の上位レイヤパターンＰ４は、Ｙ軸方向に延在される。図９Ｂの標準セルＣ０９ｂと類似し、図１０Ａの標準セルＣ１０ａと比較するとき、図１０Ｂの標準セルＣ１０ｂも、単純な形状のパターンを含み、それにより、標準セルＣ１０ｂを含む集積回路は、高機能信頼度及び高生産性を提供することができる。
図１１は、本開示の例示的実施形態による、異種コンタクトを具備する集積回路のレイアウトを設計する方法を示すフローチャートである。図１１に図示されているように、標準セルライブラリーＤ５０は、複数の標準セルに係わる情報、例えば、機能情報、特性情報、レイアウト情報などを含み、標準セルのレイアウトは、前述の本開示の例示的実施形態によって配置されたコンタクト及び導電ラインを含み得る。
図１１を参照すれば、段階Ｓ１０において、ＲＴＬ（register transfer level）データＤ１０から、ネットリストデータＤ２０を生成する論理合成動作が遂行される。例えば、半導体設計ツール（例えば、論理合成ツール）は、「ＶＨＤＬ（ＶＨＳＩＣ hardware description language）」及び「Ｖｅｒｉｌｏｇ」のようなＨＤＬ（hardware description language）でもって作成されたＲＴＬデータＤ１０から、標準セルライブラリーＤ５０を参照して論理合成を行うことにより、ビットストリーム（bitstream）またはネットリストを含むネットリストデータＤ２０を生成することができる。本開示の例示的実施形態により、半導体設計ツールは、論理合成過程において、一方向に相互平行に配列された導電ラインの少なくとも一部、及びその導電ラインの少なくとも一部と接続されたコンタクトを含む標準セルに係わる特性情報を含む標準セルライブラリーＤ５０を参照し、かような標準セルのインスタンスを集積回路に含めることができる。
段階Ｓ２０において、ネットリストデータＤ２０から、レイアウトデータＤ３０を生成する配置及びルーティング（Ｐ＆Ｒ：place ＆ routing）動作が遂行される。例えば、半導体設計ツール（例えば、Ｐ＆Ｒツール）は、ネットリストデータＤ２０から、標準セルライブラリーＤ５０を参照し、複数の標準セルを配置し、ルーティングすることにより、ＧＤＳＩＩのようなフォーマットを有するレイアウトデータＤ３０を生成することができる。本開示の例示的実施形態により、半導体設計ツールは、垂直方向に相互接続された下部コンタクト及び上部コンタクトを含むコンタクト、並びに一方向に延在され、コンタクトと接続可能な導電ラインを含む標準セルのインスタンスを配置してルーティングし、それにより、半導体設計ツールは、縮小された標準セルの面積に起因して縮小された面積の集積回路のレイアウトを生成することができる。
図１２は、本開示の例示的実施形態によるシステム・オン・チップ（ＳｏＣ：system on chip）１００を示すブロック図である。ＳｏＣ１００は、半導体装置として、本開示の例示的実施形態による集積回路を含み得る。ＳｏＣ１００は、多様な機能を遂行するＩＰ（intellectual property）のような複雑な機能ブロックを、１つのチップに具現したものであり、本開示の例示的実施形態による標準セルはＳｏＣ１００の各機能ブロックに含まれ、それにより、縮小された面積、及び高い機能信頼度を有するＳｏＣ１００が達成される。
図１２を参照すれば、ＳｏＣ１００は、モデム１２０、ディスプレイコントローラ１３０、メモリ１４０、外部メモリコントローラ１５０、ＣＰＵ（central processing unit）１６０、トランザクションユニット１７０、ＰＭＩＣ（power management integrated circuit）１８０及びＧＰＵ（graphics processing unit）１９０を含み、ＳｏＣ１００の各機能ブロックは、システムバス１１０を介して互いに通信することができる。
ＳｏＣ１００の動作を全般的に制御することができるＣＰＵ１６０は、他の機能ブロック（モデム１２０、ディスプレイコントローラ１３０、メモリ１４０、外部メモリコントローラ１５０、トランザクションユニット１７０、ＰＭＩＣ１８０、ＧＰＵ１９０）の動作を制御することができる。モデム１２０は、ＳｏＣ１００外部から受信される信号を復調（demodulation）したり、ＳｏＣ１００内部で生成された信号を変調（modulation）したりして外部に送信することができる。外部メモリコントローラ１５０は、ＳｏＣ１００に接続された外部メモリ装置からデータを送受信する動作を制御することができる。例えば、外部メモリ装置に保存されたプログラム、及び／またはデータは、外部メモリコントローラ１５０の制御下で、ＣＰＵ１６０またはＧＰＵ１９０に提供される。ＧＰＵ１９０は、グラフィック処理と係わるプログラム命令（instruction）を実行することができる。ＧＰＵ１９０は、外部メモリコントローラ１５０を介して、グラフィックデータを受信することもでき、ＧＰＵ１９０によって処理されたグラフィックデータを、外部メモリコントローラ１５０を介して、ＳｏＣ１００外部に伝送することもできる。トランザクションユニット１７０は、各機能ブロックのデータトランザクションをモニタリングし、ＰＭＩＣ１８０は、トランザクションユニット１７０の制御により、各機能ブロックに供給される電力を制御することができる。ディスプレイコントローラ１３０は、ＳｏＣ１００外部のディスプレイ（または、ディスプレイ装置）を制御することにより、ＳｏＣ１００内部で生成されたデータをディスプレイに伝送することができる。
メモリ１４０は、不揮発性メモリとして、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、フラッシュメモリ（flash memory）、ＰＲＡＭ（phase-change random access memory）、ＲＲＡＭ（登録商標（resistive random access memory））、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymer random access memory）、ＭＲＡＭ（magnetoresistive random access memory）、ＦＲＡＭ（登録商標（ferroelectric random access memory））などを含み、揮発性メモリとして、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、モバイルＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ（double data rate synchronous dynamic random access memory）、ＬＰＤＤＲ（low power ＤＤＲ） ＳＤＲＡＭ、ＧＤＤＲ（graphic ＤＤＲ） ＳＤＲＡＭ、ＲＤＲＡＭ（Rambus dynamic random access memory）などを含んでもよい。
以上でのように、図面及び明細書で、例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態について説明したが、それらは、単に本開示の技術的思想の説明目的に使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲限定のために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明の、異種コンタクトを具備する集積回路、及びそれを含む半導体装置は、例えば、ＳｏＣ関連の技術分野に効果的に適用可能である。
１０，２０，３０，８０ 集積回路
１００ ＳｏＣ
１１０ システムバス
１２０ モデム
１３０ ディスプレイコントローラ
１４０ メモリ
１５０ 外部メモリコントローラ
１６０ ＣＰＵ
１７０ トランザクションユニット
１８０ ＰＭＩＣ
１９０ ＧＰＵ
ＡＣ１ 第１活性領域
ＡＣ２ 第２活性領域
ＣＡＬ１ないしＣＡＬ６ 下部ソース／ドレインコンタクト
ＣＯ４，ＣＯ５，ＣＯ６ 標準セル
ＧＬ１ないしＧＬ４ ゲートライン
Ｗ１ないしＷ７ 導電ライン

Claims (20)

  1. 基板上において、第１水平方向に延在される第１活性領域と、
    前記第１活性領域上において、前記第１水平方向と交差する第２水平方向に延在されるゲートラインと、
    前記第１活性領域上において、前記ゲートラインの一側に形成されたソース／ドレイン領域と、
    前記ゲートライン上に離隔された平面上において、前記第１水平方向に延在された複数本の導電ラインであって、第１導電ライン及び第２導電ラインを含む複数本の導電ラインと、
    前記ソース／ドレイン領域に接続された下面を有し、垂直方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含むソース／ドレインコンタクトと、
    前記ゲートラインに接続された下面を有し、垂直方向に延在されるゲートコンタクトと、を含み、
    前記上部ソース／ドレインコンタクトは、前記第１導電ラインの下に位置し、
    前記ゲートコンタクトは、前記第２導電ラインの下に位置することを特徴とする集積回路。
  2. 前記ゲートコンタクトは、垂直方向に相互接続された下部ゲートコンタクト及び上部ゲートコンタクトを含むことを特徴とする請求項１に記載の集積回路。
  3. 前記上部ソース／ドレインコンタクトは、前記第１導電ラインに接続され、
    前記ゲートコンタクトは、前記第２導電ラインに接続されたことを特徴とする請求項１または２に記載の集積回路。
  4. 前記上部ソース／ドレインコンタクトと前記第１導電ラインとを接続する第１ビアと、
    前記ゲートコンタクトと前記第２導電ラインとを接続する第２ビアと、をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の集積回路。
  5. 前記第２導電ラインは、前記第１活性領域上に位置することを特徴とする請求項１乃至４のいずれか一項に記載の集積回路。
  6. 前記基板上において、前記第１水平方向に延在され、前記第１活性領域の第１導電型と異なる第２導電型を有し、前記ゲートラインと交差する第２活性領域をさらに含み、
    前記第１活性領域及び第２活性領域は、前記基板上において、設計規則による活性領域間最小距離だけ離隔されたこと特徴とする請求項１乃至５のいずれか一項に記載の集積回路。
  7. 前記第２導電ラインは、前記第１活性領域及び第２活性領域の間の領域上に位置することを特徴とする請求項６に記載の集積回路。
  8. 前記複数本の導電ラインは、前記第２導電ラインに隣接し、前記第１活性領域及び第２活性領域の間に位置する第３導電ラインを含み、
    前記ゲートライン、または他のゲートラインと、前記第３導電ラインとが交差する地点に配置されるゲートコンタクトをさらに含むことを特徴とする請求項７に記載の集積回路。
  9. 前記下部ソース／ドレインコンタクトの上面は、前記上部ソース／ドレインコンタクトの下面より広いことを特徴とする請求項１乃至８のいずれか一項に記載の集積回路。
  10. 基板上において、第１水平方向に相互平行に延在され、異なる導電型を有する第１活性領域及び第２活性領域と、
    前記第１活性領域及び第２活性領域上において、前記第１水平方向と交差する第２水平方向に延在される複数本のゲートラインと、
    前記第１活性領域及び第２活性領域の上において、前記複数本のゲートラインそれぞれの間に形成された複数のソース／ドレイン領域と、
    前記複数本のゲートライン上に離隔された平面上において、前記第１水平方向に相互平行に延在された複数本の導電ラインと、
    前記複数のソース／ドレイン領域のうち一つに接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のソース／ドレインコンタクトと、
    前記複数本のゲートラインのうち１本に接続された下面をそれぞれ有し、垂直方向に相互接続された下部ゲートコンタクト及び上部ゲートコンタクトをそれぞれ含む複数のゲートコンタクトと、を含み、
    前記ソース／ドレインコンタクト及び前記ゲートコンタクトの上部ゲートコンタクトは、前記複数本の導電ラインの下にそれぞれ位置することを特徴とする集積回路。
  11. 前記ソース／ドレインコンタクトは、垂直方向に相互接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトをそれぞれ含むことを特徴とする請求項１０に記載の集積回路。
  12. 前記ソース／ドレインコンタクト及び前記ゲートコンタクトの上部ゲートコンタクトそれぞれは、前記複数本の導電ラインのうち少なくとも１本に接続されることを特徴とする請求項１０または１１に記載の集積回路。
  13. 前記ソース／ドレインコンタクトそれぞれを、前記複数本の導電ラインのうち少なくとも１本に接続する複数の第１ビアと、
    前記ゲートコンタクトの上部ゲートコンタクトそれぞれを、前記複数本の導電ラインのうち少なくとも１本に接続する複数の第２ビアと、をさらに含むことを特徴とする請求項１０乃至１２のいずれか一項に記載の集積回路。
  14. 前記上部ゲートコンタクトのうち少なくとも一つは、前記第１活性領域上に位置することを特徴とする請求項１０乃至１３のいずれか一項に記載の集積回路。
  15. 前記基板上において、前記第２活性領域と隣接し、前記第１水平方向に延在され、前記第２活性領域と異なる導電型を有する第３活性領域をさらに含み、
    前記基板上において、前記第１活性領域及び第２活性領域の間の距離は、前記第２活性領域及び第３活性領域の間の距離と同一であることを特徴とする請求項１０乃至１４のいずれか一項に記載の集積回路。
  16. 前記ゲートコンタクトのうち少なくとも１つの下部ゲートコンタクトは、前記第１水平方向に延在され、前記複数本のゲートラインのうち少なくとも２本を接続することを特徴とする請求項１０乃至１５のいずれか一項に記載の集積回路。
  17. 前記下部ゲートコンタクトの上面は、前記上部ゲートコンタクトの下面より広いことを特徴とする請求項１０乃至１６のいずれか一項に記載の集積回路。
  18. 基板上において、第１水平方向に相互平行に延在され、異なる導電型を有する第１活性領域及び第２活性領域と、
    前記第１活性領域及び第２活性領域の上において、前記第１水平方向と交差する第２水平方向に延在される複数本のゲートラインと、
    前記第１活性領域及び第２活性領域の上において、前記複数本のゲートラインそれぞれの間に形成された複数のソース／ドレイン領域と、
    前記複数本のゲートライン上に離隔された平面上において、前記第１水平方向に相互平行に延在された複数本の導電ラインと、
    前記複数のソース／ドレイン領域のうち一つに接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のソース／ドレインコンタクトと、
    前記複数本のゲートラインのうち１本に接続された下面をそれぞれ有し、垂直方向にそれぞれ延在される複数のゲートコンタクトと、を含み、
    前記複数のゲートコンタクトは、前記垂直方向に接続された下部ゲートコンタクト及び上部ゲートコンタクトを含むゲートコンタクトを含み、あるいは
    前記複数のソース／ドレインコンタクトは、前記垂直方向に接続された下部ソース／ドレインコンタクト及び上部ソース／ドレインコンタクトを含む、
    ことを特徴とする集積回路。
  19. 前記下部ソース／ドレインコンタクトの上面は、前記上部ソース／ドレインコンタクトの下面より広いことを特徴とする請求項１８に記載の集積回路。
  20. 前記下部ゲートコンタクトの上面は、前記上部ゲートコンタクトの下面より広いことを特徴とする請求項１８に記載の集積回路。
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