KR20180114478A - 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치 - Google Patents

이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치 Download PDF

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KR20180114478A
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Abstract

본 개시의 예시적 실시예에 따른 집적 회로는, 집적 회로는, 게이트 라인 상으로 이격된 평면상에서 제1 수평 방향으로 연장된 복수의 도전 라인들로서 제1 및 제2 도전 라인을 포함하는 복수의 도전 라인들, 소스/드레인 영역에 연결된 하면을 가지고 수직 방향으로 상호 연결된 하부 및 상부 소스/드레인 컨택을 포함하는 소스/드레인 컨택, 및 게이트 라인에 연결된 하면을 가지고 수직 방향으로 연장되는 게이트 컨택을 포함할 수 있고, 상부 소스/드레인 컨택은 제1 도전 라인 하에 위치할 수 있고, 게이트 컨택은 제2 도전 라인 하에 위치할 수 있다.

Description

이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치{INTEGRATED CIRCUIT HAVING HETEROGENEOUS CONTACTS AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 복잡도가 상승함에 따라, 커스텀(custom) 설계를 통해서 반도체 장치를 설계하는 것은 제한적일 수 있다. 따라서, 반도체 장치를 설계하는 과정에서, 원하는 기능에 따라 작성된 상위 레벨의 코드로부터 성능 조건을 만족시키는 집적 회로의 레이아웃을 생성하는 방식이 사용될 수 있고, 예를 들면 집적 회로의 레이아웃은 다양한 표준 셀들이 배치되고 라우팅됨으로써 생성될 수 있다. 표준 셀은 미세화된 반도체 공정에 의해서 적합하게 제조될 수 있는 구조를 가질 필요가 있고, 집적 회로의 레이아웃의 면적을 감소시키기 위하여 감소된 면적을 가지는 것이 유리할 수 있다.
본 개시의 기술적 사상은 이종 컨택들을 구비하는 집적 회로에 관한 것으로서, 효율적으로 배치된 이종 컨택들을 포함하는 레이아웃을 가지는 집적 회로 및 이를 포함하는 반도체 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 연장되는 제1 활성 영역, 제1 활성 영역 상에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 게이트 라인, 제1 활성 영역 상에서 게이트 라인의 일측에 형성된 소스/드레인 영역, 게이트 라인 상으로 이격된 평면상에서 제1 수평 방향으로 연장된 복수의 도전 라인들로서 제1 및 제2 도전 라인을 포함하는 복수의 도전 라인들, 소스/드레인 영역에 연결된 하면을 가지고 수직 방향으로 상호 연결된 하부 및 상부 소스/드레인 컨택을 포함하는 소스/드레인 컨택, 및 게이트 라인에 연결된 하면을 가지고 수직 방향으로 연장되는 게이트 컨택을 포함할 수 있고, 상부 소스/드레인 컨택은 제1 도전 라인 하에 위치할 수 있고, 게이트 컨택은 제2 도전 라인 하에 위치할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역, 제1 및 제2 활성 영역 상에서 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 라인들, 제1 및 제2 활성 영역 상에서 복수의 게이트 라인들 각각의 사이에 형성된 복수의 소스/드레인 영역들, 복수의 게이트 라인들 상으로 이격된 평면상에서 제1 수평 방향으로 상호 평행하게 연장된 복수의 도전 라인들, 복수의 소스/드레인 영역들 중 하나에 연결된 하면을 각각 가지고, 수직 방향으로 각각 연장되는 소스/드레인 컨택들, 및 복수의 게이트 라인들 중 하나에 연결된 하면을 각각 가지고, 수직 방향으로 상호 연결된 하부 및 상부 게이트 컨택을 각각 포함하는 게이트 컨택들을 포함할 수 있고, 소스/드레인 컨택들 및 게이트 컨택들의 상부 게이트 컨택들은, 복수의 도전 라인들 하에 각각 위치할 수 있다.
본 개시의 예시적 실시예에 따라, 집적 회로는 단순 구조의 패턴들에 기인하여 미세화된 반도체 공정에 적합한 레이아웃을 가질 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 집적 회로는 감소된 면적의 표준 셀에 기인하여 감소된 면적의 레이아웃을 가질 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 집적 회로는 단순화된 구조의 레이아웃에 기인하여 향상된 동작의 신뢰성을 가질 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1a는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 1b 및 도 1c는 본 개시의 예시적 실시예들에 따라 도 1a의 X1-X1' 선을 따라서 자른 집적 회로의 단면의 예시들을 나타낸다.
도 2a는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 2b는 도 2a의 X2-X2' 선을 따라서 자른 집적 회로의 단면을 나타낸다.
도 3a는 비교예에 따른 집적 회로의 레이아웃을 나타내고, 도 3b는 도 3a의 X3-X3' 선을 따라서 자른 집적 회로의 단면을 나타낸다.
도 4는 본 개시의 예시적 실시예에 따른 표준 셀을 나타낸다.
도 5 및 도 6은 본 개시의 예시적 실시예에 따른 표준 셀들을 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 표준 셀을 나타낸다.
도 8a는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내고, 도 8b는 본 개시의 예시적 실시예들에 따라 도 8a의 X8-X8' 선을 따라서 자른 집적 회로의 단면의 예시들을 나타낸다.
도 9a는 비교예에 따른 표준 셀을 나타내고, 도 9b는 본 개시의 예시적 실시예에 따른 표준 셀을 나타낸다.
도 10a는 비교예에 따른 표준 셀를 나타내고, 도 10b는 본 개시의 예시적 실시예에 따른 표준 셀을 나타낸다.
도 11은 본 개시의 예시적 실시예에 따라 이종 컨택들을 구비하는 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(SoC)을 나타내는 블록도이다.
도 1a는 본 개시의 예시적 실시예에 따른 집적 회로(10)의 레이아웃을 나타내고, 도 1b 및 도 1c는 본 개시의 예시적 실시예들에 따라 도 1a의 X1-X1' 선을 따라서 자른 집적 회로(10)의 단면의 예시들을 나타낸다. 구체적으로, 도 1a는 집적 회로(10)의 레이아웃에서 X축 및 Y축으로 이루어진 평면의 평면도이고, 도 1b 및 도 1c는 도 1a의 X1-X1' 선을 따라서 Z축에 평행하게 집적 회로(10)의 레이아웃을 자른 단면도들이다. 본 명세서에서, X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 -Z 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 표면들 중, +Z 방향의 표면은 구성요소의 상면으로 지칭될 수 있고, -Z 방향의 표면은 구성요소의 하면으로 지칭될 수 있으며, X축 또는 Y축 방향의 표면은 구성요소의 측면으로 지칭될 수 있다.
도 1a 내지 도 1c를 참조하면, 활성 영역(AC)은 수평면과 평행한 면을 가지는 기판(SUB) 상에서 X축 방향으로 연장된다. 활성 영역(AC)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수 있다. 활성 영역(AC)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수 있다. 활성 영역(AC) 상에서 게이트 라인들(GL1 내지 GL4)이 Y축 방향으로 연장될 수 있고, 활성 영역(AC) 상에서 게이트 라인들(GL1 내지 GL4) 각각의 일측에 소스/드레인 영역(SD)이 형성될 수 있다. 게이트 라인들(GL1 내지 GL4) 상으로 이격된 평면상에서 도전 라인들(W1, W2)이 X축 방향으로 연장될 수 있다. 일부 실시예들에서, 로컬 인터커넥트로서 지칭될 수도 있는 도전 라인들(W1, W2)은, 상이한 위치에 배치된 컨택들을 상호 연결할 수도 있고, 도전 라인들(W1, W2) 상위의 패턴에 연결될 수도 있다.
도 1b에 도시된 바와 같이, 소스/드레인 컨택(CA1)은 소스/드레인 영역(SD)에 연결된 하면을 가질 수 있고, Z축 방향(또는 수직 방향)으로 상호 연결된 하부 소스/드레인 컨택(CAL1) 및 상부 소스/드레인 컨택(CAH1)을 포함할 수 있다. 하부 및 상부 소스/드레인 컨택(CAL1, CAH1)에 기인하여, 소스/드레인 컨택(CA1)은 감소된 수평 단면적을 가질 수 있다. 예를 들면, 일체로 형성되는 컨택의 깊이, 즉 Z축 방향의 길이가 길어질수록 컨택의 상면 대 하면의 면적비는 상승하므로, 도 1b에 도시된 바와 상이하게, 소스/드레인 컨택(CA1)이 소스/드레인 영역(SD)의 상면으로부터 도전 라인(W2)의 하면까지 Z축 방향으로 연장되는 경우, 소스/드레인 컨택은 도 1b에서 점선(DA)으로 표시된 것과 같은 아웃라인을 가질 수 있다.
소스/드레인 컨택(CA1)의 감소된 수평 단면적에 기인하여, 도 3b를 참조하여 후술되는 바와 같이, 소스/드레인 컨택(CA1) 및 그와 인접한 게이트 컨택 사이에 발생할 수 있는 브릿지(bridge)(또는 컨택 상호 브릿지)가 방지될 수 있다. 또한, 브릿지의 위험이 제거됨으로써 소스/드레인 컨택(CA1) 및/또는 게이트 컨택의 배치 자유도가 상승할 수 있고, 예컨대 도 1a 내지 도 1c에 도시된 바와 같이, 게이트 컨택(CB1)은 활성 영역(AC) 상에 위치할 수 있다.
소스/드레인 영역(SD)에 연결된 하면을 각각 가지는 하부 소스/드레인 컨택들(CAL2, CAL3)은, 상호 연결된 상부 소스/드레인 컨택들이 배치되지 아니함으로써 소스/드레인 영역(SD) 및 전도 라인(W1 또는 W2)을 연결하는 소스/드레인 컨택을 형성하지 아니할 수 있다. 도 1a 내지 도 1c에 도시된 바와 같이, 본 명세서의 도면들에서, 소스/드레인 컨택(예컨대, CA1)이 배치됨으로써 소스/드레인 영역(SD)과 상위 레이에의 패턴(예컨대, W2)이 상호 연결되는 지점은 '★'로 표시될 수 있다.
게이트 라인들(GL1 내지 GL4)은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 라인들(GL1 내지 GL4)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
게이트 컨택(CB1)은 게이트 라인(GL3)에 연결된 하면을 가질 수 있고, Z축 방향으로 연장될 수 있다. 일부 실시예들에서, 도 1b에 도시된 바와 같이, 게이트 컨택(CB1)은 일체로서 형성될 수도 있다. 즉, 도 1b의 게이트 컨택(CB1)은 식각(etching) 과정으로 상호 분리되는 2이상의 퇴적(deposition) 과정들로 형성되지 아니할 수 있다. 다른 한편으로 일부 실시예들에서, 도 1c에 도시된 바와 같이, 게이트 컨택(CB1)은 Z축 방향으로 상호 연결된 하부 게이트 컨택(CBL1) 및 상부 게이트 컨택(CBH1)을 포함할 수 있다. 도 1c에서 점선(DB)으로 표시된 바와 같이, 하부 및 상부 게이트 컨택(CBL1, CBH1)을 포함하는 도 1c의 게이트 컨택(CB1)은, 일체로 형성된 도 1b의 게이트 컨택(CB1)보다 감소된 수평 단면적을 가질 수 있다. 도 1a 내지 도 1c에 도시된 바와 같이, 본 명세서의 도면들에서, 도 1b의 게이트 컨택(예컨대, CB1) 또는 도 1c의 상부 게이트 컨택(CBH1)이 배치됨으로써, 게이트 컨택(CB1)과 상위 레이에의 패턴(예컨대, W1)이 상호 연결되는 지점은 '◆'으로 표시될 수 있다.
일부 실시예들에서, 도 1c에 도시된 바와 같이, 하부 소스/드레인 컨택(CAL1) 및 하부 게이트 컨택(CBL1)은 +Z 방향으로 상이한 레벨까지 각각 연장될 수 있다. 즉, 하부 소스/드레인 컨택(CAL1)의 상면 및 하부 게이트 컨택(CBL1)의 상면은 상이한 레벨들의 평면들에 있을 수 있다. 다른 한편으로 일부 실시예들에서, 도 1c에 도시된 바와 상이하게, 하부 소스/드레인 컨택(CAL1) 및 하부 게이트 컨택(CBL1)은 +Z 방향으로 동일한 레벨까지 각각 연장될 수도 있다.
본 개시의 예시적 실시예에 따라, 집적 회로(10)는, 일방향으로 상호 평행한 복수의 도전 라인들을 포함할 수 있고, 소스/드레인 컨택 및/또는 게이트 컨택은 복수의 도전 라인들과 연결될 수 있다. 예를 들면, 도 1a에 도시된 바와 같이, 도전 라인들(W1, W2)은 X축 방향으로 연장될 수 있고, 소스/드레인 컨택(CA1)은 '★' 지점에서 도전 라인(W2)과 연결될 수 있는 한편, 게이트 컨택(CB1)은 '◆' 지점에서 도전 라인(W1)과 연결될 수 있다. 이에 따라, 집적 회로(10)에서 향상된 배치 자유도를 가지는 소스/드레인 컨택 및 게이트 컨택은 일정한 규칙에 따라 배치될 수 있고, 결과적으로 집적 회로(10)는 단순하고 공정 효율적인 구조의 레이아웃을 가질 수 있다. 전술된 바와 같이, 소스/드레인 컨택 및 게이트 컨택은 상이한 레벨의 하면들을 각각 가질 수 있고, 또는 상이한 수직 구조를 각각 가질 수 있으므로 이종 컨택들로 지칭될 수 있다.
도 2a는 본 개시의 예시적 실시예에 따른 집적 회로(20)의 레이아웃을 나타내고, 도 2b는 도 2a의 X2-X2' 선을 따라서 자른 집적 회로(20)의 단면을 나타낸다. 구체적으로 도 2a는 집적 회로(20)의 레이아웃에서 X축 및 Y축으로 이루어진 평면의 평면도이고, 도 2b는 도 2a의 X2-X2' 선을 따라서 Z축에 평행하게 집적 회로(20)의 레이아웃을 자른 단면도이다. 이하에서 도 2a 및 도 2b의 집적 회로(20)에 대한 설명 중, 도 1a 내지 도 1c의 집적 회로(10)에 대한 설명과 중복되는 내용은 생략될 것이다.
도 2a 및 도 2b를 참조하면, 소스/드레인 컨택(CA1)은 일체로 형성될 수 있고, 게이트 컨택(CB1)은 Z축 방향으로 상호 연결된 하부 게이트 컨택(CBL) 및 상부 게이트 컨택(CBH1)을 포함할 수 있고, 게이트 컨택(CB2)은 Z축 방향으로 상호 연결된 하부 게이트 컨택(CBL) 및 상부 게이트 컨택(CBH2)을 포함할 수 있다. 도 2b에 도시된 바와 같이, 하부 게이트 컨택(CBL)은 2개의 게이트 라인들(GL3, GL4)에 연결될 수 있고, 2개의 상부 게이트 컨택들(CBH1, CBH2)이 하부 게이트 컨택(CBL)의 상면으로부터 +Z 방향으로 도전 라인들(W1a, W1b)의 하면까지 각각 연장될 수 있다.
도 3a는 비교예에 따른 집적 회로(30)의 레이아웃을 나타내고, 도 3b는 도 3a의 X3-X3' 선을 따라서 자른 집적 회로(30)의 단면을 나타낸다. 구체적으로 도 3a는 집적 회로(30)의 레이아웃에서 X축 및 Y축으로 이루어진 평면의 평면도이고, 도 3b는 도 3a의 X3-X3' 선을 따라서 Z축에 평행하게 집적 회로(30)의 레이아웃을 자른 단면도이다. 도 3a 및 도 3b의 집적 회로(30)에서, 소스/드레인 영역 및 도전 라인을 연결하는 소스/드레인 컨택은, 도 2a 및 도 2b에 도시된 바와 상이하게, 일체로서 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 활성 영역(AC)은 기판(SUB) 상에서 X축 방향으로 연장될 수 있고, 활성 영역(AC) 상에서 게이트 라인들(GL1 내지 GL4)이 Y축 방향으로 연장될 수 있고, 활성 영역(AC) 상에서 게이트 라인들(GL1 내지 GL4) 각각의 일측에 소스/드레인 영역(SD)이 형성될 수 있다. 또한, 게이트 라인들(GL1 내지 GL4) 상으로 이격된 평면상에서 도전 라인들(W1, W2)이 X축 방향으로 연장될 수 있다.
도 3a 및 도 3b의 예시에서, 소스/드레인 컨택이 일체로 형성되고 게이트 컨택이 일체로 형성됨으로써, 소스/드레인 컨택 및 게이트 컨택 사이에 브릿지가 발생할 수 있다. 예를 들면, 도 3b에 도시된 바와 같이, 게이트 라인(GL3)과 연결된 하면을 가지고, 도전 라인(W1)과 연결된 상면을 가지는 게이트 컨택(CB1')은 도전 라인(W1)의 하면 부근에서 소스/드레인 컨택들(CA2', CA3')과 매우 근접할 수 있고, 이에 따라 케이트 컨택(CB1') 및 소스/드레인 컨택(CA2' 또는 CA3') 사이에 브릿지가 형성될 수 있다. 게이트 컨택(CB1') 및 소스/드레인 컨택(CA3') 양자는 도전 라인(W1)에 연결되므로, 게이트 컨택(CB1') 및 소스/드레인 컨택(CA2') 사이 발생한 브릿지는 집적 회로(20)에서 기능적 오류를 발생시키지 아니할 수 있다. 다른 한편으로, 게이트 컨택(CB1') 및 소스/드레인 컨택(CA2') 사이 발생한 브릿지는 집적 회로(20)에서 상이한 네트들 사이 단락(short)을 유발함으로써 집적 회로(20)의 기능적 오류 또는 누설 전류 등을 발생시킬 수 있다.
도 3a 및 도 3b의 비교예에서, 컨택 상호 브릿지를 방지하기 위하여 게이트 컨택은 활성 영역(AC) 상에 배치되지 아니할 수 있고, 활성 영역(AC)으로부터 수평 방향으로 일정 거리 이상 이격되어 배치될 수 있다. 이에 따라, 집적 회로(20)의 레이아웃은 활성 영역들 사이에 게이트 컨택의 배치를 위한 공간을 가질 수 있고, 이에 따라 집적 회로(20)의 레이아웃의 면적은 상승할 수 있다. 또한, 게이트 컨택(CB1')의 감소된 배치 자유도에 기인하여 집적 회로(20)의 레이아웃은 복잡한 구조를 가질 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 표준 셀(C04)을 나타낸다. 구체적으로, 도 4는 표준 셀(C04)에서 X축 및 Y축으로 이루어진 평면의 평면도이며, 도 4에서 소스/드레인 컨택 및 게이트 컨택 등은 도해의 편의상 도시되지 아니한다.
표준 셀은 집적 회로(예컨대, 도 1a의 10)에 포함되는 레이아웃의 단위로서, 집적 회로는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀은 미리 정해진 규격에 따른 구조를 가질 수 있다. 예를 들면, 표준 셀은 일정한 높이, 즉 Y축 방향 길이를 가질 수 있고, 표준 셀 내에서 미리 정해진 규칙에 따라 배치된 게이트 라인 및 활성 영역을 포함할 수 있다. 도 4는 예시적인 표준 셀(C04)을 도시하고, 본 개시의 예시적 실시예에 따른 표준 셀은 도 4에 도시된 바와 상이한 X축 방향 길이를 가질 수도 있고, 상이한 개수의 게이트 라인들을 포함할 수도 있다.
도 4를 참조하면, 표준 셀(C04)은 X축 방향으로 연장되고 상호 이격된 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 포함할 수 있고, 제1 및 제2 활성 영역(AC1, AC2) 상에서 Y축 방향으로 연장된 게이트 라인들(GL1 내지 GL4)을 포함할 수 있다. 또한, 표준 셀(C04)은 게이트 라인들(GL1 내지 GL4) 상으로 이격된 평면상에서 X축 방향으로 연장된 도전 라인들(W1 내지 W7)을 포함할 수 있고, 도 1a 내지 도 1c 등을 참조하여 전술된 바와 같이, 소스/드레인 컨택 및/또는 게이트 라인 컨택은 도전 라인들(W1 내지 W7)과 연결될 수 있다.
제1 활성 영역(AC1) 및 제2 활성 영역(AC2)은 상이한 도전형을 가질 수 있다. 예를 들면, 제1 활성 영역(AC1)은 게이트 라인들(GL1 내지 GL4)과 PMOS 트랜지스터를 형성하기 위하여 N-형 반도체로 이루어질 수 있는 한편, 제2 활성 영역(AC2)은 게이트 라인들(GL1 내지 GL4)과 NMOS 트랜지스터를 형성하기 위하여 P-형 반도체로 이루어질 수 있다. 이와 같이, 상이한 도전형을 가지는 제1 및 제2 활성 영역(AC1, AC2)은, 반도체 제조 공정상 문제 및/또는 제1 및 제2 활성 영역(AC1, AC2)에 각각 형성되는 트랜지스터들의 기능의 열화를 방지하기 위하여 미리 정해진 거리 이상 이격될 수 있다. 이러한 제1 및 제2 활성 영역(AC1, AC2) 사이 최소 거리는 활성 영역간 최소 거리(active to active minimum space)로서 지칭될 수 있고, 활성 영역간 최소 거리는 집적 회로의 설계 단계에서 설계 규칙(design rule)에 의해서 정의됨으로써, 집적 회로의 레이아웃 또는 표준 셀은 이러한 설계 규칙을 준수하도록 설계될 수 있다. 즉, 제1 및 제2 활성 영역(AC1, AC2) 사이 거리인 도 4의 'Y42'은 활성 영역간 최소 거리 이상일 수 있다.
도 4를 참조하면, 표준 셀(C04)은 설계 규칙을 준수할 수 있고, 이에 따라 표준 셀(C04)의 +Y 방향으로 배치될 수 있는 다른 표준 셀 및 표준 셀(C04)의 -Y 방향으로 배치될 수 있는 다른 표준 셀을 고려하여, 제1 활성 영역(AC1)은 Y축 방향으로 표준 셀(C04)의 +Y 방향 경계로부터 활성 영역간 최소 거리의 절반만큼 이격될 수 있다. 즉, 도 4의 'Y41'은 활성 영역간 최소 거리의 절반과 일치할 수 있다. 유사하게, 제2 활성 영역(AC2) 역시 표준 셀(C04)의 -Y 방향 경계로부터 활성 영역간 최소 거리의 절반만큼 이격될 수 있고, 도 4의 'Y43'은 활성 영역간 최소 거리의 절반과 일치할 수 있다.
도 3a 및 도 3b의 비교예에서, 컨택 상호 브릿지를 방지하기 위하여 게이트 컨택이 활성 영역 상에 배치되지 아니할 수 있고, 이에 따라 표준 셀에서 게이트 컨택은 활성 영역들 사이 영역 상에 배치될 수 있다. 추가적으로, 활성 영역 상에 배치된 소스/드레인 컨택 및 게이트 컨택 사이에 발생할 수 있는 브릿지를 추가적으로 방지 하기 위하여, 도 3a 및 도 3b의 비교예에서 게이트 컨택은 활성 영역으로부터 수평 방향으로 일정한 거리 이상 이격되어 배치될 수 있다. 또한, 게이트 컨택이 활성 영역들 사이 영역 상에 배치되는 표준 셀에서, 게이트를 공유하지 아니하는 Y축 방향으로 정렬된 PMOS 트랜지스터 및 NMOS 트랜지스터 각각에 대한 게이트 컨택들을 위한 공간을 제공하기 위하여 활성 영역들은 이격될 수 있고, 결과적으로 활성 영역간 최소 거리보다 더 이격될 수 있다.
본 개시의 예시적 실시예에 따라 상승된 소스/드레인 컨택 및 게이트 컨택의 배치 자유도에 기인하여, 표준 셀에서 활성 영역들은 활성 영역간 최소 거리만큼 이격될 수 있다. 도 1a 내지 도 1c, 도 2a 및 도 2b를 참조하여 전술된 바와 같이, 게이트 컨택이 활성 영역 상에 배치될 수 있고 소스/드레인 컨택 및 게이트 컨택 사이 최소 이격 거리가 해제됨으로써, 표준 셀에서 활성 영역들은 활성 영역간 최소 거리만큼 이격될 수 있다. 즉, 도 4의 표준 셀(C04)에서, 제1 및 제2 활성 영역(AC1, AC2)은 활성 영역간 최소 거리만큼 이격될 수 있고, 도 4의 'Y42'는 활성 영역간 최소 거리와 일치할 수 있다. 이에 따라, 표준 셀(C04)의 Y축 방향 길이는 감소할 수 있고, 결과적으로 복수의 표준 셀들을 포함하는 집적 회로의 레이아웃은 감소된 면적을 가질 수 있다.
도 4에 도시된 바와 같이, 본 개시의 예시적 실시예에 따라 상승된 소스/드레인 컨택 및 게이트 컨택의 배치 자유도에 기인하여, 표준 셀(C04)에서 소스/드레인 컨택 및/또는 게이트 컨택과 연결되는 도전 라인들(W1 내지 W7)은 일 방향(즉, X축 방향)으로 연장될 수 있고, 이에 따라 표준 셀(C04)은 단순한 구조를 가질 수 있다. 예를 들면, 도 9a 및 도 10a의 비교예들을 참조하여 후술되는 바와 같이, 반도체 공정이 미세화됨에 따라 벤딩(bending) 형상 또는 노치(notch) 형상 등을 가지는 패턴을 정확하게 형성하는 것은 용이하지 아니할 수 있다. 이에 따라, 집적 회로의 레이아웃에서 반도체 공정상 형성이 용이하지 아니한 형상의 패턴들을 제거하는 것은, 집적 회로의 기능의 신뢰도 및 생산성 관점에서 매우 유리할 수 있다. 본 개시의 예시적 실시예에 따라, 소스/드레인 컨택 및 게이트 컨택의 향상된 배치 자유도에 기인하여 도 4에 도시된 바와 같이 표준 셀(C04)은 일 방향으로 연장되는 도전 라인들(W1 내지 W7)을 포함할 수 있고, 표준 셀들에 따라 도전 라인들(W1 내지 W7) 각각의 적어도 일부는 식각 공정 등을 통해서 제거될 수 있다. 이에 따라 단순한 구조의 표준 셀들을 포함하는 집적 회로의 기능의 신뢰성 및 생산성이 향상될 수 있다.
도 5 및 도 6은 본 개시의 예시적 실시예에 따른 표준 셀들(C05, C06)을 나타낸다. 구체적으로, 도 5 및 도 6은 표준 셀들(C05, C06)에서 X축 및 Y축으로 이루어진 평면의 평면도들이며, 소스/드레인 컨택 및 게이트 컨택이 도전 라인들(W1 내지 W7)과 연결될 수 있는 후보 지점들을 도시한다. 도 5의 표준 셀(C05) 및 도 6의 표준 셀(C06)은, 동일한 구조를 가질 수 있고, 소스/드레인 컨택 및 게이트 컨택을 위한 상이한 후보 지점들을 가질 수 있다. 이하에서, 도 6에 대한 설명 중 도 5에 대한 설명과 중복되는 내용은 생략될 것이다.
도 5를 참조하면, 표준 셀(C05)은 X축 방향으로 연장되고 상호 이격된 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 포함할 수 있고, 제1 및 제2 활성 영역(AC1, AC2) 상에서 Y축 방향으로 연장된 게이트 라인들(GL1 내지 GL4)을 포함할 수 있다. 또한, 표준 셀(C05)은 게이트 라인들(GL1 내지 GL4) 상으로(즉, +Z 방향으로) 이격된 평면상에서 X축 방향으로 연장된 도전 라인들(W1 내지 W7)을 포함할 수 있고, 소스/드레인 컨택 및 게이트 컨택은 도전 라인들(W1 내지 W7)과 연결될 수 있다. 도 5에 도시된 바와 같이, 표준 셀(C05)에서 도전 라인들(W1 내지 W7)은 일정한 간격, 즉 'MP'로 이격되어 X축 방향으로 상호 평행하게 연장될 수 있다.
도 5를 참조하면, 소스/드레인 컨택은 하부 소스/드레인 컨택들(CAL1 내지 CAL6)과 도전 라인들(W1 내지 W7)이 교차하는 지점에서 도전 라인들(W1 내지 W7)과 연결될 수 있다. 예를 들면, 활성 영역들(AC1, AC2) 상에 하부 소스/드레인 컨택들(CAL1 내지 CAL6)이 있을 수 있고, 하부 소스/드레인 컨택들(CAL1 내지 CAL6) 상에서 '☆'로서 표시된 지점에 상부 소스/드레인 컨택이 배치될 수 있다. 즉, 도 5의 '☆'은 상부 소스/드레인 컨택이 배치될 수 있는 후보 지점을 나타낼 수 있다.
게이트 컨택은 게이트 라인들(GL1 내지 GL4)과 도전 라인들(W1 내지 W7)이 교차하는 지점에서 도전 라인들(W1 내지 W7)과 연결될 수 있다. 예를 들면, 게이트 라인들(GL1 내지 GL4) 상에서 '◇'로서 표시된 지점에 게이트 컨택이 배치될 수 있다. 즉, 도 5의 '◇'은 게이트 컨택이 배치될 수 있는 후보 지점을 나타낼 수 있다.
도 5에 도시된 바와 같이, 소스/드레인 컨택이 도전 라인들(W1 내지 W7)과 연결 가능한 후보 지점들 및 게이트 컨택이 도전 라인들(W1 내지 W7)과 연결 가능한 후보 지점들이, 표준 셀(C05)에서 다수 존재할 수 있다. 이에 따라, 표준 셀(C05)에서 소스/드레인 컨택(또는 상부 소스/드레인 컨택) 및 게이트 컨택의 배치 자유도가 향상될 수 있고, 반도체 공정에 적합한 단순한 구조의 표준 셀(C05)이 가능할 수 있다.
일부 실시예들에서, 도 5의 표준 셀(C05)에서 후보 지점들 중 일부는 사용되지 아니할 수 있다. 예를 들면, 도 6의 표준 셀(C06)에서 상부 소스/드레인 컨택 및 게이트 컨택이 가장 근접하게 배치되는 케이스, 즉 상호 인접한 상부 소스/드레인 컨택 및 게이트 컨택이 동일한 도전 라인에 연결되는 케이스가 제거되도록, 후보 지점들이 배치될 수 있다. 또한, 일부 실시예들에서, 도 6의 표준 셀(C06)에 배치된 후보 지점들에 제한되지 아니하고, 도 5의 표준 셀(C05)에서 배치된 후보 지점들에서, 상호 인접한 상부 소스/드레인 컨택 및 게이트 컨택이 동일한 도전 라인에 연결되는 케이스가 발생하지 아니하도록, 상부 소스/드레인 컨택 및 게이트 컨택이 위치할 수도 있다.
도 7은 본 개시의 예시적 실시예에 따른 표준 셀(C07)을 나타낸다. 구체적으로, 도 7은 표준 셀(C07)에서 X축 및 Y축으로 이루어진 평면의 평면도이며, 소스/드레인 컨택 및 게이트 컨택이 도전 라인들(W1 내지 W6)과 연결될 수 있는 후보 지점들을 도시한다.
도 7을 참조하면, 표준 셀(C07)은 X축 방향으로 연장되고 상호 이격된 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 포함할 수 있고, 제1 및 제2 활성 영역(AC1, AC2) 상에서 Y축 방향으로 연장된 게이트 라인들(GL1 내지 GL4)을 포함할 수 있다. 또한, 표준 셀(C07)은 게이트 라인들(GL1 내지 G4) 상으로 이격된 평면상에서 X축 방향으로 연장된 도전 라인들(W1 내지 W6)을 포함할 수 있고, 소스/드레인 컨택 및 게이트 컨택은 도전 라인들(W1 내지 W6)과 연결될 수 있다.
일부 실시예들에서, 게이트 컨택은 활성 영역들(AC1, AC2) 사이 영역 상에 위치할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 및 제2 활성 영역(AC1, AC2) 사이 영역 상에 2개의 도전 라인들(W3, W4)이 위치할 수 있고, '◇'로서 표시된 바와 같이 2개의 도전 라인들(W3, W4)에 게이트 컨택이 연결될 수 있다. 도 1a 내지 도 1c, 도 2a 및 도 2b를 참조하여 전술된 바와 같이 소스/드레인 컨택 및 게이트 컨택 사이 발생할 수 있는 브릿지가 제거될 수 있음에도 불구하고, 예컨대 게이트 컨택의 형성시 인접한 구성요소(예컨대, 활성 영역)에 미치는 영향을 감소시키기 위하여, 도 7에 도시된 바와 같이 게이트 컨택을 제1 및 제2 활성 영역(AC1, AC2) 사이 영역 상에 배치할 수 있다. 이 때 도 7의 표준 셀(C07)에서도, 소스/드레인 컨택 및 게이트 컨택 사이 브릿지가 방지될 수 있으므로, 게이트 컨택은 활성 영역으로부터 수평 방향(즉, Y축 방향)으로 근접하여 배치될 수 있다. 이에 따라, 도 4의 표준 셀(C04)과 유사하게, 도 7의 표준 셀(C07)에서 제1 및 제2 활성 영역(AC1, AC2)은 활성 영역간 최소 거리만큼 이격될 수 있고, 도 7의 Y71은 활성 영역간 최소 거리와 일치할 수 있다.
도 8a는 본 개시의 예시적 실시예에 따른 집적 회로(80)의 레이아웃을 나타내고, 도 8b는 본 개시의 예시적 실시예들에 따라 도 8a의 X8-X8' 선을 따라서 자른 집적 회로(80)의 단면의 예시들을 나타낸다. 구체적으로, 도 8a는 집적 회로(80)의 레이아웃에서 X축 및 Y축으로 이루어진 평면의 평면도이고, 도 8b는 도 8a의 X8-X8' 선을 따라서 Z축에 평행하게 집적 회로(80)의 레이아웃을 자른 단면도들이다. 이하에서, 도 8a 및 도 8b의 집적 회로(80)에 대한 설명 중, 도 1a 내지 도 1c의 집적 회로(10) 및 도 2a와 도 2b의 집적 회로(20)에 대한 설명과 중복되는 내용은 생략될 것이다.
도 8a 및 도 8b를 참조하면, Y축 방향으로 연장되는 게이트 라인들(GL1 내지 GL4) 상으로 이격된 평면상에서 도전 라인들(W11, W12)이 X축 방향으로 연장될 수 있다. 도 1a 및 도 2a의 도전 라인들(W1, W2)과 비교할 때, 도 8a의 도전 라인들(W11, W12)은 비아(예컨대, V01, V02)를 통해서 소스/드레인 컨택 또는 게이트 컨택과 연결될 수 있다. 일부 실시예들에서, 메탈 패턴으로 지칭될 수도 있는 도전 라인들(W11, W12)은, 상이한 위치에 배치된 비아들을 상호 연결할 수도 있고, 도전 라인들(W11, W12) 상위의 패턴과 비아를 통해서 연결될 수도 있다.
도 8b에 도시된 바와 같이, 소스/드레인 컨택(CA1)은 수직 방향으로 상호 연결된 하부 소스/드레인 컨택(CAL1) 및 상부 소스/드레인 컨택(CAH1)을 포함할 수 있다. 도 1b를 참조하여 전술된 바와 같이, 하부 및 상부 소스/드레인 컨택(CAL1, CAH1)을 포함하는 소스/드레인 컨택(CA1)은 일체로 형성될 때보다 감소된 수평 단면적을 가질 수 있다. 비아(V02)는 상부 소스/드레인 컨택(CAH1)의 상면으로부터 도전 라인(W12)까지 Z축 방향(또는 수직 방향)으로 연장될 수 있고, 소스/드레인 컨택(CA1) 및 도전 라인(W12)을 상호 연결할 수 있다.
게이트 컨택(CB1)은 수직 방향으로 상호 연결된 하부 게이트 컨택(CBL1) 및 상부 소스/드레인 컨택(CBH1)을 포함할 수 있다. 도 2b를 참조하여 전술된 바와 같이, 하부 및 상부 게이트 컨택(CBL1, CBH1)을 포함하는 게이트 컨택(CB1)은 일체로 형성될 때보다 감소된 수평면 면적을 가질 수 있다. 비아(V01)는 상부 게이트 컨택(CBH1)의 상면으로부터 도전 라인(W11)까지 Z축 방향(또는 수직 방향)으로 연장될 수 있고, 게이트 컨택(CB1) 및 도전 라인(W11)을 상호 연결할 수 있다.
일부 실시예들에서, 도 8b에 도시된 바와 상이하게, 집적 회로(80)는 일체로 형성된 소스/드레인 컨택 또는 일체로 형성된 게이트 컨택을 포함할 수도 있다. 또한, 도 8b에서 하부 소스/드레인 컨택(CAL1)의 상면 및 하부 게이트 컨택(CBL1)의 상면이 상이한 평면에 있는 것으로 도시되었으나, 일부 실시예들에서 하부 소스/드레인 컨택의 상면 및 하부 게이트 컨택의 상면은 동일한 평면에 있을 수도 있다. 또한, 일부 실시예들에서, 집적 회로(80)에서 상부 소스/드레인 컨택과 연결되지 아니하는 하부 소스/드레인 컨택들(CAL2, CAL3)은 생략될 수도 있다.
도 9a는 비교예에 따른 표준 셀(C09a)을 나타내고, 도 9b는 본 개시의 예시적 실시예에 따른 표준 셀(C09b)을 나타낸다. 구체적으로, 도 9a 및 도 9b는 표준 셀들(C09a, C09b)에서 X축 및 Y축으로 이루어진 평면의 평면도들이고, 3개의 입력들(A, B, C) 및 출력(Y)을 가지는 3-입력 NAND 게이트를 구현한 표준 셀들(C09a, C09b)을 각각 나타낸다. 도 9a 및 도 9b가 표준 셀들(C09a, C09b)을 대비하는데 필요한 구성요소들만을 도시하는 점은 이해될 것이다.
도 9a를 참조하면, 표준 셀(C09a)에서 소스/드레인 컨택은 일체로 형성될 수 있고, 게이트 컨택 역시 일체로 형성될 수 있다. 표준 셀(C09a)에서 제1 및 제2 활성 영역(AC1, AC2)은 게이트 컨택들을 위한 공간에 기인하여 'Y91'만큼 이격될 수 있다. 즉, 제1 활성 영역(AC1)에 의해서 형성되는 트랜지스터를 위한 컨택을 위한 Y축 방향 구간(예컨대, 입력 A의 게이트 컨택이 배치된 지점을 포함하는 영역의 Y축 방향 길이) 및 제2 활성 영역(AC2)에 의해서 형성되는 트랜지스터를 위한 컨택을 위한 Y축 방향 구간(예컨대, 입력들 B 및 C의 게이트 컨택들이 배치된 지점을 포함하는 영역의 Y축 방향 길이)을 위하여, 표준 셀(C09a)에서 제1 및 제2 활성 영역(AC1, AC2)이 이격될 수 있다. 또한, 표준 셀(C09a)에서 소스/드레인 컨택 및 게이트 컨택은 브릿지를 방지하기 위하여 일정한 거리, 즉 'CP' 이상 이격될 필요가 있다. 이에 따라, 표준 셀 (C09a)에서 제1 및 제2 활성 영역(AC1, AC2) 사이 거리 'Y91'은 활성 영역간 최소 거리보다 클 수 있다.
표준 셀(C09a)에서 소스/드레인 컨택들을 연결하기 위한 도전 레이어의 패턴(P1)은, 도 9a에 도시된 바와 같이, 벤딩되거나 분기된 형상을 가질 수 있다. 전술된 바와 같이, 반도체 공정이 미세화됨에 따라 이러한 형상의 패턴(P1)을 정확하게 형성하는 것은 용이하지 아니할 수 있고, 표준 셀(C09a)을 포함하는 집적 회로는 기능의 낮은 신뢰도 및 낮은 생산성을 제공할 수 있다.
도 9b를 참조하면, 본 개시의 예시적 실시예에 따른 표준 셀(C09b)에서 소스/드레인 컨택은 Z축 방향으로 상호 연결된 하부 및 상부 소스/드레인 컨택을 포함할 수 있고, 게이트 컨택은 Z축 방향으로 상호 연결된 하부 및 상부 게이트 컨택을 포함할 수 있다. 도 4를 참조하여 전술된 바와 같이, 표준 셀(C09b)에서 제1 및 제2 활성 영역(AC1, AC2)이 이격된 거리 'Y92'는 활성 영역간 최소 거리와 일치할 수 있다. 이에 따라, 도 9a의 표준 셀(C09a)과 비교할 때, 도 9b의 표준 셀(C09b)은 Y축 방향의 감소된 길이를 가질 수 있고, X축 및 Y축으로 이루어진 평면에서 감소된 면적을 가질 수 있다. 표준 셀(C09b)에서, '★'로 표시된 지점에서 소스/드레인 컨택과 도전 라인이 연결될 수 있고, '◆'로 표시된 지점에서 게이트 컨택과 도전 라인이 연결될 수 있다. 도 9b에 도시된 바와 같이, 일정한 간격 'MP'로 이격되어 X축 방향으로 연장되는 도전 라인들 중 일부(W1, W3, W4a, W4b, W4c, W5, W7)와 소스/드레인 컨택 및/또는 게이트 컨택이 연결될 수 있고, 도전 라인들(W1, W3, W4a, W4b, W4c, W5, W7)의 상위 레이어의 패턴(P2)은 Y축 방향으로 연장될 수 있다. 일부 실시예들에서, 도 9b의 도전 라인들(W4a, W4b, W4c)은 도전 라인들(W3, W5)과 'MP'만큼 이격된 도전 라인을 식각함으로써 형성될 수 있다. 결과적으로, 도 9a의 표준 셀(C09a)과 비교할 때 표준 셀(C09b)은 단순한 형상의 패턴들을 포함할 수 있고, 이에 따라 표준 셀(C09b)을 포함하는 집적 회로는 기능의 높은 신뢰도 및 높은 생산성을 제공할 수 있다.
도 10a는 비교예에 따른 표준 셀(C10a)을 나타내고, 도 10b는 본 개시의 예시적 실시예에 따른 표준 셀(C10b)을 나타낸다. 구체적으로, 도 10a 및 도 10b는 표준 셀들(C10a, C10b)에서 X축 및 Y축으로 이루어진 평면의 평면도들이고, 입력(A) 및 출력(Y)을 가지는 인버터를 구현한 표준 셀들(C10a, C10b)을 각각 나타낸다. 도 10a 및 도 10b가 표준 셀들(C10a, C10b)를 대비하는데 필요한 구성요소들만 도시하는 점은 이해될 것이다.
도 10a를 참조하면, 표준 셀(C10a)에서 소스/드레인 컨택은 일체로 형성될 수 있고, 게이트 컨택 역시 일체로 형성될 수 있다. 즉, 일체로 형성된 게이트 컨택(CB1)은 제1 및 제2 활성 영역(AC1, AC2) 사이 영역 상에 위치할 수 있고, 소스/드레인 컨택과 거리 'CP'만큼 이격될 수 있다. 도 10a에 도시된 바와 같이, 4개의 PMOS 트랜지스터들 및 4개의 NMOS 트랜지스터들을 포함하는 인버터를 구현하는 표준 셀(C10a)에서, 출력(Y)을 위한 패턴(P3)은 벤딩 형상을 가질 수 있다. 전술된 바와 같이, 반도체 공정이 미세화됨에 따라 이러한 형상의 패턴(P2)을 정확하게 형성하는 것은 용이하지 아니할 수 있고, 표준 셀(C10a)을 포함하는 집적 회로는 기능의 낮은 신뢰도 및 낮은 생산성을 제공할 수 있다.
도 10b를 참조하면, 표준 셀(C10b)에서 소스/드레인 컨택은 Z축 방향으로 상호 연결된 하부 및 상부 소스/드레인 컨택을 포함할 수 있고, 게이트 컨택은 Z축 방향으로 상호 연결된 하부 및 상부 게이트 컨택을 포함할 수 있다. 상부 소스/드레인 컨택들은 하부 소스/드레인 컨택들과 도전 라인들(W1, W2, W6, W7)이 교차하는 지점 '★'에 배치될 수 있고, 상부 게이트 컨택은 하부 게이트 컨택(CBL1)과 도전 라인(W4)이 교차하는 지점 '◆'에 배치될 수 있다. 도 10b에 도시된 바와 같이, 일정한 간격 'MP'로 이격되어 X축 방향으로 연장되는 도전 라인들 중 일부(W1, W2, W4, W6, W7)와 소스/드레인 컨택 및/또는 게이트 컨택이 연결될 수 있고, 도전 라인들(W1, W2, W4, W6, W7)의 상위 레이어 패턴(P4)은 Y축 방향으로 연장될 수 있다. 도 9b의 표준 셀(C09b)과 유사하게, 도 10a의 표준 셀(C10a)과 비교할 때 도 10b의 표준 셀(C10b) 역시 단순한 형상의 패턴들을 포함할 수 있고, 이에 따라 표준 셀(C10b)을 포함하는 집적 회로는 기능의 높은 신뢰도 및 높은 생산성을 제공할 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 이종 컨택들을 구비하는 집적 회로의 레이아웃을 설계하는 방법을 나타내는 순서도이다. 도 11에 도시된 바와 같이, 표준 셀 라이브러리(D50)는 복수의 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 표준 셀의 레이아웃은 전술된 본 개시의 예시적 실시예들에 따라 배치된 컨택들 및 도전 라인들을 포함할 수 있다.
도 11을 참조하면, 단계 S10에서, RTL 데이터(D10)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 'VHDL(VHSIC Hardware Description Language)' 및 'Verilog'와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D10)로부터 표준 셀 라이브러리(D50)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, 반도체 설계 툴은 논리 합성 과정에서, 일 방향으로 상호 평행하게 배열된 도전 라인들의 적어도 일부 및 그 도전 라인들의 적어도 일부와 연결된 컨택들을 포함하는 표준 셀에 대한 특성 정보를 포함하는 표준 셀 라이브러리(D50)를 참조하여, 그러한 표준 셀의 인스턴스를 집적 회로에 포함시킬 수 있다.
단계 S20에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D50)를 참조하여 복수의 표준 셀들을 배치하고 라우팅함으로써, GDSII와 같은 포맷을 갖는 레이아웃 데이터(D30)를 생성할 수 있다. 본 개시의 예시적 실시예에 따라, 반도체 설계 툴은, 수직 방향으로 수직 방향으로 상호 연결된 하부 컨택 및 상부 컨택을 포함하는 컨택 및 일 방향으로 연장되고 컨택과 연결가능한 전도 라인들을 포함하는 표준 셀의 인스턴스를 배치하고 라우팅할 수 있고, 이에 따라 반도체 설계 툴은 감소된 표준 셀의 면적에 기인하여 감소된 면적의 집적 회로의 레이아웃을 생성할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(100)을 나타내는 블록도이다. SoC(100)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(100)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 표준 셀은 SoC(100)의 각 기능 블록들에 포함될 수 있고, 이에 따라 감소된 면적 및 기능의 높은 신뢰도를 가지는 SoC(100)가 달성될 수 있다.
도 12를 참조하면, SoC(100)는 모뎀(120), 디스플레이 컨트롤러(130), 메모리(140), 외부 메모리 컨트롤러(150), CPU(central processing unit)(160), 트랜잭션 유닛(170), PMIC(180) 및 GPU(graphic processing unit)(190)을 포함할 수 있고, SoC(100)의 각 기능 블록들은 시스템 버스(110)를 통해서 서로 통신할 수 있다.
SoC(100)의 동작을 전반적으로 제어할 수 있는 CPU(160)는 다른 기능 블록들(120, 130, 140, 150, 170, 180, 190)의 동작을 제어할 수 있다. 모뎀(120)은 SoC(100) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(100) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(150)는 SoC(100)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(150)의 제어하에서 CPU(160) 또는 GPU(190)에 제공될 수 있다. GPU(190)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(190)는 외부 메모리 컨트롤러(150)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(190)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(150)를 통해서 SoC(100) 외부로 전송할 수도 있다. 트랜잭션 유닛(170)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(180)는 트랜잭션 유닛(170)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(130)는 SoC(100) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(100) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(140)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 연장되는 제1 활성 영역;
    상기 제1 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 게이트 라인;
    상기 제1 활성 영역 상에서 상기 게이트 라인의 일측에 형성된 소스/드레인 영역;
    상기 게이트 라인 상으로 이격된 평면상에서 상기 제1 수평 방향으로 연장된 복수의 도전 라인들로서, 제1 및 제2 도전 라인을 포함하는 상기 복수의 도전 라인들;
    상기 소스/드레인 영역에 연결된 하면을 가지고, 수직 방향으로 상호 연결된 하부 및 상부 소스/드레인 컨택을 포함하는 소스/드레인 컨택; 및
    상기 게이트 라인에 연결된 하면을 가지고, 수직 방향으로 연장되는 게이트 컨택을 포함하고,
    상기 상부 소스/드레인 컨택은 상기 제1 도전 라인 하에 위치하고,
    상기 게이트 컨택은 상기 제2 도전 라인 하에 위치하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 게이트 컨택은, 수직 방향으로 상호 연결된 하부 및 상부 게이트 컨텍을 포함하는 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 상부 소스/드레인 컨택은 상기 제1 도전 라인에 연결되고,
    상기 게이트 컨택은 상기 제2 도전 라인에 연결된 것을 특징으로 하는 집적 회로.
  4. 청구항 1에 있어서,
    상기 상부 소스/드레인 컨택 및 상기 제1 도전 라인을 연결하는 제1 비아; 및
    상기 게이트 컨택 및 상기 제2 도전 라인을 연결하는 제2 비아를 더 포함하는 집적 회로.
  5. 청구항 1에 있어서,
    상기 제2 도전 라인은, 상기 제1 활성 영역 상에 위치하는 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 기판 상에서 상기 제1 수평 방향으로 연장되고, 상기 제1 활성 영역과 상이한 도전형을 가지고, 상기 게이트 라인과 교차하는 제2 활성 영역을 더 포함하고,
    상기 제1 및 제2 활성 영역은, 상기 기판 상에서 설계 규칙에 따른 활성 영역간 최소 거리만큼 이격된 것을 특징으로 하는 집적 회로.
  7. 청구항 6에 있어서,
    상기 제2 도전 라인은, 상기 제1 및 제2 활성 영역 사이 영역 상에 위치하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 복수의 도전 라인들은, 상기 제2 도전 라인에 인접하고 상기 제1 및 제2 활성 영역 상에 위치하는 제3 도전 라인을 포함하고,
    상기 게이트 라인 또는 다른 게이트 라인과 상기 제3 도전 라인이 교차하는 지점에 배치되는 게이트 컨택을 더 포함하는 집적 회로.
  9. 기판 상에서 제1 수평 방향으로 상호 평행하게 연장되고 상이한 도전형을 가지는 제1 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 게이트 라인들;
    상기 제1 및 제2 활성 영역 상에서 상기 복수의 게이트 라인들 각각의 사이에 형성된 복수의 소스/드레인 영역들;
    상기 복수의 게이트 라인들 상으로 이격된 평면상에서 상기 제1 수평 방향으로 상호 평행하게 연장된 복수의 도전 라인들;
    상기 복수의 소스/드레인 영역들 중 하나에 연결된 하면을 각각 가지고, 수직 방향으로 각각 연장되는 소스/드레인 컨택들; 및
    상기 복수의 게이트 라인들 중 하나에 연결된 하면을 각각 가지고, 수직 방향으로 상호 연결된 하부 및 상부 게이트 컨택을 각각 포함하는 게이트 컨택들을 포함하고,
    상기 소스/드레인 컨택들 및 상기 게이트 컨택들의 상부 게이트 컨택들은, 상기 복수의 도전 라인들 하에 각각 위치하는 것을 특징으로 하는 집적 회로.
  10. 청구항 9에 있어서,
    상기 게이트 컨택들 중 적어도 하나의 하부 게이트 컨택은, 상기 제1 수평 방향으로 연장되어 상기 복수의 게이트 라인들 중 적어도 2개를 연결하는 것을 특징으로 하는 집적 회로.
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