JP2008091898A - 半導体装置 - Google Patents

Abstract

【課題】複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成する。
【解決手段】半導体装置１００中の一対の隣接するスタックコンタクト１４１およびスタックコンタクト１４３において、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を貫通するプラグ１３９の中心間距離が、第一層間絶縁膜１０９を貫通するプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９を配置する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数のプラグが積層されたスタックコンタクトを有する半導体装置に関する。

スタック型のＤＲＡＭキャパシタを有する半導体装置に関する技術として、従来、特許文献１〜３に記載のものがある。
このうち、特許文献１には、ＤＲＡＭ（Dynamic Random Access Memory）セルとロジックを混載した半導体装置にスタックト構造のコンタクトホール部を形成することが記載されている。

また、特許文献２には、ＤＲＡＭ領域とロジック領域とが混載された半導体装置が記載されている。また、同文献には、ＤＲＡＭ領域の拡散層に達する接続孔の形成時に、多少アライメントずれをおこした状態が示されている。

また、特許文献３には、ＤＲＡＭメモリセル部とロジックＳＲＡＭ（Static Random Access Memory）とが混載された半導体装置が記載されている。
特開２００２−２０３８１２号公報 特開２００２−３５３３３４号公報 特開２００３−２３１１１号公報

こうしたスタック型のＤＲＡＭキャパシタを含む半導体装置において、キャパシタ形成層およびその上層をなす層間絶縁膜を貫通する接続プラグを形成する可能性がある。たとえば、ビット線接続プラグをＤＲＡＭセルの上部に形成する場合、ビット線接続プラグとして、複数の接続プラグが積み重なった構成のスタックコンタクトが用いられる。また、ＤＲＡＭの周辺回路に、半導体基板からＤＲＡＭキャパシタよりも上部にわたるスタックコンタクトを形成する可能性がある。

また、ＤＲＡＭ領域と他の素子領域とが混載された装置において、他の素子領域にも、ビット線接続プラグと略同一形状のスタックコンタクトが設けられる場合がある。たとえば、上述した特許文献２のロジック領域には、こうした構成が採用されている。

ところが、本発明者が検討したところ、素子の微細化が進むにつれて、スタックコンタクト間のスペースが狭くなり、キャパシタ形成層およびその上層をなす層間絶縁膜を貫通する接続プラグを複数個隣接して形成しようとしたときに、安定的に形成することが困難になる場合があることが明らかになった。

また、その原因として、以下のことが見出された。
すなわち、従来の装置においては、スタックコンタクトを構成する下層のプラグと上層のプラグとを同じレイアウトで積層してスタックコンタクトを形成していた。

ところが、一般に、ＤＲＡＭキャパシタの形成層においては、層間絶縁膜の厚さが下層よりも厚くなる。このため、ＤＲＡＭキャパシタの形成層を含み、ＤＲＡＭキャパシタの形成層よりも上部にわたる接続プラグを形成しようとすると、接続孔の深さが深くなってしまう。また、接続孔は、埋設する導電物質の埋込性をよくするために、層間絶縁膜の上面において、接続孔の径が大きくなる傾向があった。これにより、微細化が進んだ場合に、近接する接続プラグ間でショートが生じる懸念があった。

以上、ＤＲＡＭキャパシタを有する装置を例に挙げて説明したが、層間絶縁膜中にキャパシタやその他の比較的かさ高い素子が形成される場合にも、同様の課題が生じることになる。つまり、比較的かさ高い素子の形成領域においては、層間絶縁膜の厚さが大きくなるため、当該層間絶縁膜またはその上層にわたる一対の隣接する接続プラグを安定的に形成するのが困難な場合がある。

そこで、本発明者は、複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成すべくさらに鋭意検討を行い、本発明に至った。

本発明によれば、
半導体基板の上部に設けられた第一層間絶縁膜と、
前記第一層間絶縁膜の上部に設けられて、前記第一層間絶縁膜より厚い第二層間絶縁膜と、
前記第一層間絶縁膜から前記第二層間絶縁膜にわたって設けられるとともに前記第一層間絶縁膜および前記第二層間絶縁膜を貫通する、一対の隣接する導電性の接続プラグと、
を含み、
前記一対の隣接する接続プラグのそれぞれが、
前記第一層間絶縁膜を貫通する導電性の第一プラグと、
前記第二層間絶縁膜を貫通するとともに、前記第一プラグに接続される導電性の第二プラグと、
を含み、
前記一対の隣接する接続プラグにおいて、前記第二プラグの中心間距離が前記第一プラグの中心間距離よりも大きくなるように、前記第一プラグおよび前記第二プラグが配置された、半導体装置が提供される。

本発明においては、一対の隣接する接続プラグにおいて、第一層間絶縁膜より厚い第二層間絶縁膜を貫通する第二プラグの中心間距離が、第一層間絶縁膜を貫通する第一プラグの中心間距離よりも大きくなるように、第一プラグおよび第二プラグが配置されている。

こうすることにより、第二プラグの中心間隔を広げることができるため、一対の隣接する接続プラグが近接して設けられる場合であっても、厚い第二層間絶縁膜中に一対の第二プラグを互いに離隔して安定的に形成可能な構成となっている。また、接続プラグ間のショート等の形成不良が効果的に抑制された構成となっている。よって、本発明によれば、半導体装置の製造歩留まりを向上させることができる。

なお、第二層間絶縁膜は、一層の絶縁膜でも、複数の絶縁膜の積層膜でもよい。たとえば、第二層間絶縁膜が、第一層間絶縁膜の上部に設けられた第三層間絶縁膜と、前記第三層間絶縁膜の上部に接して設けられた第四層間絶縁膜と、からなる構成であってもよい。このとき、第二プラグは、第三および第四層間絶縁膜を貫通する。

また、本発明によれば、
半導体基板に設けられ、キャパシタを含む第一素子領域と、
前記半導体基板に設けられた第二素子領域と、
前記第一素子領域から前記第二素子領域にわたって前記半導体基板の上部に設けられた第一層間絶縁膜と、
前記第一素子領域から前記第二素子領域にわたって前記第一層間絶縁膜の上部に設けられるとともに、前記第一素子領域において前記キャパシタが埋設された第三層間絶縁膜と、
前記第一素子領域から前記第二素子領域にわたって前記第三層間絶縁膜の上部に接して設けられるとともに、前記キャパシタの上部に設けられた第四層間絶縁膜と、
を含み、
前記第一素子領域に、
前記半導体基板に設けられた第一拡散層と、
前記第三層間絶縁膜および前記第四層間絶縁膜を貫通するとともに、前記第一拡散層に接続される第一接続プラグと、
が設けられ、
前記第二素子領域に、前記第一層間絶縁膜から前記第四層間絶縁膜にわたって設けられるとともに前記第一層間絶縁膜、前記第三層間絶縁膜および前記第四層間絶縁膜を貫通する、一対の隣接する第二接続プラグが設けられ、
前記一対の隣接する第二接続プラグのそれぞれが、
前記第一層間絶縁膜を貫通する導電性の第一プラグと、
前記第三層間絶縁膜および前記第四層間絶縁膜を貫通し、前記第一プラグに接続する導電性の第二プラグと、
を含み、
前記第二プラグが、前記第一接続プラグと略同一形状であって、
前記一対の隣接する第二接続プラグにおいて、前記第二プラグの中心間距離が前記第一プラグの中心間距離よりも大きくなるように、前記第一プラグおよび前記第二プラグが配置された、半導体装置が提供される。

この構成においては、第一素子領域に、キャパシタが埋設された第三層間絶縁膜およびキャパシタ上の第四層間絶縁膜を貫通するとともに、第一拡散層に接続される第一接続プラグが設けられている。そして、第二素子領域には、一対の隣接する第二接続プラグが設けられている。一対の隣接する第二接続プラグを構成する第二プラグが、第一接続プラグと略同一形状となっている。

従来の技術においては、一対の隣接する第二接続プラグを近接して設けようとすると、上述したように、第二プラグを安定的に形成することが困難となる場合があった。

これに対し、本発明においては、一対の隣接する第二接続プラグにおいて、第三層間絶縁膜および第四層間絶縁膜を貫通する第二プラグの中心間距離が、第一層間絶縁膜を貫通する第一プラグの中心間距離よりも大きくなるように、第一プラグおよび第二プラグが配置されている。これにより、キャパシタ形成層およびその上層をなす層間絶縁膜を貫通する第二プラグの中心間隔を広げることができる。このため、一対の隣接する接続プラグが近接して設けられる場合であっても、一対の第二プラグを互いに離隔して安定的に形成可能な構成となっている。また、第二接続プラグ間のショート等の形成不良が効果的に抑制された構成となっている。よって、本発明によれば、半導体装置の製造歩留まりを向上させることができる。

以上説明したように本発明によれば、第二プラグの中心間距離が、下層の第一プラグの中心間距離よりも大きくなるように、第一プラグおよび第二プラグが配置されるため、複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成することができる。

以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。

（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）の上部に設けられた第一層間絶縁膜１０９と、第一層間絶縁膜１０９の上部に設けられて、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を含む。

本実施形態では、第二層間絶縁膜１１４が、第一層間絶縁膜１０９の上部に設けられた第三層間絶縁膜１１３、および第三層間絶縁膜１１３の上部に接して設けられた第四層間絶縁膜１１５からなり、第三層間絶縁膜１１３が、第一層間絶縁膜１０９より厚い。ただし、第二層間絶縁膜１１４は積層膜には限られず、一層の絶縁膜から構成されていてもよい。

また、半導体装置１００は、第一層間絶縁膜１０９から第二層間絶縁膜１１４にわたって設けられるとともに第一層間絶縁膜１０９および第二層間絶縁膜１１４を貫通する、一対の隣接する導電性の接続プラグ（スタックコンタクト１４１、スタックコンタクト１４３）を含む。

一対の隣接するスタックコンタクト１４１、スタックコンタクト１４３は、第一層間絶縁膜１０９を貫通する導電性の第一プラグ（プラグ１３５）と、第二層間絶縁膜１１４を貫通するとともに、プラグ１３５に電気的に接続する導電性の第二プラグ（プラグ１３９）を含む。

これらの一対の隣接するスタックコンタクトにおいて、プラグ１３９の中心間距離がプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９が配置されている。

以下、半導体装置１００の構成をさらに具体的に説明する。なお、本実施形態および以下の実施形態においては、ＤＲＡＭ領域とＳＲＡＭ領域とが混載された装置を例に説明する。

半導体装置１００は、シリコン基板１０１に設けられ、キャパシタ（ＤＲＡＭキャパシタ１２７）を含む第一素子領域（ＤＲＡＭ部１０２）とシリコン基板１０１に設けられた第二素子領域（ＳＲＡＭ部１０４）とを含む。

また、半導体装置１００は、ＤＲＡＭ部１０２からＳＲＡＭ部１０４にわたってシリコン基板１０１の上部に設けられた第一層間絶縁膜１０９と、ＤＲＡＭ部１０２からＳＲＡＭ部１０４にわたって第一層間絶縁膜１０９の上部に設けられるとともに、ＤＲＡＭ部１０２においてＤＲＡＭキャパシタ１２７が埋設された第三層間絶縁膜１１３と、ＤＲＡＭ部１０２からＳＲＡＭ部１０４にわたって第三層間絶縁膜１１３の上部に接して設けられるとともに、ＤＲＡＭキャパシタ１２７の上部に設けられた第四層間絶縁膜１１５と、を含む。

図１では、シリコン基板１０１の素子形成面に接して第一層間絶縁膜１０９が設けられ、第一層間絶縁膜１０９上に、層間絶縁膜１１１、第三層間絶縁膜１１３および第四層間絶縁膜１１５が下からこの順に積層されている。なお、第一層間絶縁膜１０９、層間絶縁膜１１１、第三層間絶縁膜１１３および第四層間絶縁膜１１５は、単層または多層膜とすることができる。

ＤＲＡＭ部１０２は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域１０３により離隔されたＤＲＡＭセル部１０６およびＤＲＡＭ周辺回路部１０８を有する。

ＤＲＡＭセル部１０６において、シリコン基板１０１に拡散層１３１が設けられている。また、シリコン基板１０１上にゲート絶縁膜１１２を介してＤＲＡＭのトランジスタを構成するゲート電極１０７が設けられている。また、ゲート電極１０７の側方に、第一層間絶縁膜１０９を貫通し拡散層１３１の上面に接するビットコンタクトプラグ１１９が設けられている。ビットコンタクトプラグ１１９は、上面において、層間絶縁膜１１１中に埋設されたビット線１２３に接している。

また、ＤＲＡＭセル部１０６には、拡散層１３１の上面に接し第一層間絶縁膜１０９を貫通するキャパシタ接続プラグ１１７、キャパシタ接続プラグ１１７の上面に接し層間絶縁膜１１１を貫通するキャパシタ接続プラグ１２１が設けられている。キャパシタ接続プラグ１２１は、上面において、ＤＲＡＭキャパシタ１２７の下部電極（不図示）に電気的に接続される。このように、ＤＲＡＭキャパシタ１２７は、複数のプラグを介して拡散層１３１に接続されている。なお、ＤＲＡＭキャパシタ１２７は、第三層間絶縁膜１１３に形成された貫通孔の底面から側面にわたって設けられたシリンダ型のキャパシタである。ＤＲＡＭキャパシタ１２７は、第三層間絶縁膜１１３の下面から上面にわたって形成されている。ＤＲＡＭキャパシタ１２７は、下部電極（不図示）とその上部の上部電極（不図示）と、これらの間に設けられた容量膜（不図示）とから構成される。

ＤＲＡＭ部１０２のＤＲＡＭ周辺回路部１０８は、たとえば、センスアンプ回路、アドレス選択回路などを含む。ＤＲＡＭ周辺回路部１０８に、シリコン基板１０１に設けられた第一拡散層（拡散層１３３）と、第三層間絶縁膜１１３および第四層間絶縁膜１１５を貫通するとともに、拡散層１３３に接続する第一接続プラグ（プラグ１２９）と、が設けられている。プラグ１２９の上面は、ＤＲＡＭキャパシタ１２７の上端よりも上部に位置する。

ＤＲＡＭ周辺回路部１０８には、拡散層１３３の上面に接し第一層間絶縁膜１０９を貫通するプラグ１２４、およびプラグ１２４の上面に接し層間絶縁膜１１１を貫通するプラグ１２５が設けられている。プラグ１２９は、プラグ１２５の上面に接して設けられている。プラグ１２４、プラグ１２５およびプラグ１２９は、拡散層１３３に電気的に接続するスタックコンタクトである。プラグ１２４、プラグ１２５およびプラグ１２９は、中心軸が実質的に一致している。つまり、これらのプラグは、中心軸を意図的にずらすことなく設けられている。

また、ＳＲＡＭ部１０４に、第一層間絶縁膜１０９から第四層間絶縁膜１１５にわたって設けられるとともに第一層間絶縁膜１０９、第三層間絶縁膜１１３および第四層間絶縁膜１１５を貫通する、一対の隣接する第二接続プラグ（スタックコンタクト１４１、スタックコンタクト１４３）が設けられている。

これら一対の隣接するスタックコンタクトは、いずれも、第一層間絶縁膜１０９を貫通する導電性のプラグ１３５と、第三層間絶縁膜１１３および第四層間絶縁膜１１５を貫通し、プラグ１３５に接続される導電性のプラグ１３９と、を含む。また、スタックコンタクト１４１およびスタックコンタクト１４３は、それぞれ、拡散層１０５および拡散層１４５に電気的に接続される。

スタックコンタクト１４１およびスタックコンタクト１４３は、少なくとも二つのプラグの積層体であればよい。図１では、スタックコンタクト１４１およびスタックコンタクト１４３が、プラグ１３５、プラグ１３７およびプラグ１３９の三つのプラグが下からこの順に積層した構成となっている。

一対のプラグ１３５は、略同一形状であり、それぞれ、ＳＲＡＭ部１０４においてシリコン基板１０１の表面近傍に形成された一対の拡散層（拡散層１０５、拡散層１４５）に接して設けられている。プラグ１３５は、たとえばプラグ１２４と略同一形状である。

一対のプラグ１３７は、略同一形状であり、いずれも、プラグ１３５の上面およびプラグ１３９の下面に接して設けられ、層間絶縁膜１１１を貫通するプラグである。プラグ１３７は、たとえばプラグ１２５と略同一形状である。

また、隣接する一対のスタックコンタクトを構成する一対のプラグ１３９は、略同一形状となっている。プラグ１３９は、第二層間絶縁膜１１４の下面から上面にわたって設けられている。プラグ１３９の底面の径の大きさは、たとえばプラグ１３５の底面の径の大きさと略等しい。一方、プラグ１３９の上面の径の大きさは、たとえばプラグ１３５の上面の径の大きさよりも大きい。これは、プラグが埋め込まれている接続孔が順テーパーの形状（すなわち、上部の孔径が下部の孔径より大きくなっている形状）で形成されていると同時に、かさ高いＤＲＡＭキャパシタ１２７の形成層である第三層間絶縁膜１１３の膜厚が第一層間絶縁膜１０９よりも厚いためである。

プラグ１３９は、ＤＲＡＭ周辺回路部１０８に設けられたプラグ１２９と略同一形状である。なお、略同一形状は、製造時に意図的に形状を変えていないことを指し、たとえば実質的に同一形状のマスクパターンを使って形成されていればよい。また、たとえば、プラグ１３５、プラグ１３７およびプラグ１３９を形成する際のマスクパターンがすべて同じ形状および大きさであってもよい。

一対の隣接するスタックコンタクトであるスタックコンタクト１４１およびスタックコンタクト１４３において、プラグ１３９の中心軸の間隔がプラグ１３５の中心軸の間隔よりも大きくなるように、プラグ１３５およびプラグ１３９が配置されている。

なお、図１においては、スタックコンタクト１４１およびスタックコンタクト１４３において、プラグ間の中心間距離が、プラグ１３９、プラグ１３７およびプラグ１３５の順に大きい。つまり、上層にいくにつれて、プラグ間隔が段階的に拡大している。

次に、半導体装置１００の製造方法を説明する。
まず、シリコン基板１０１またはその上部に、素子分離領域１０３、拡散層１３１、拡散層１３３、拡散層１４５、拡散層１０５、ゲート絶縁膜１１２およびゲート電極１０７を形成する。

次に、ゲート電極１０７が形成されたシリコン基板１０１上に第一層間絶縁膜１０９を形成する。第一層間絶縁膜１０９の所定の位置に貫通孔を形成し、貫通孔を埋め込むようにバリアメタル膜およびタングステン膜等の所定の導電膜を順次形成する。そして、貫通孔の外部に形成された導電膜を除去する。これにより、キャパシタ接続プラグ１１７、ビットコンタクトプラグ１１９、プラグ１２４およびプラグ１３５が形成される。

つづいて、ビットコンタクトプラグ１１９に接するビット線１２３を形成する。そして、ビット線１２３を覆う層間絶縁膜１１１を第一層間絶縁膜１０９の上部に接して形成する。層間絶縁膜１１１の所定の位置、具体的には、キャパシタ接続プラグ１１７、プラグ１２４および一対のプラグ１３５の上部に貫通孔を形成する。このとき、隣接する一対のプラグ１３５の上部に形成する貫通孔の中心間隔をプラグ１３５の中心間隔よりも大きくする。その後、上述した手順に準じてキャパシタ接続プラグ１２１、プラグ１２５およびプラグ１３７を得る。

そして、層間絶縁膜１１１の上部に接して第三層間絶縁膜１１３を形成する。第三層間絶縁膜１１３のキャパシタ接続プラグ１２１に対応する位置に貫通孔を形成し、たとえば公知の方法により、貫通孔中にＤＲＡＭキャパシタ１２７を形成する。

ついで、ＤＲＡＭキャパシタ１２７の上部を覆う第四層間絶縁膜１１５を第三層間絶縁膜１１３に接して形成する。プラグ１２５および一対のプラグ１３７に対応する位置に、第四層間絶縁膜１１５および第三層間絶縁膜１１３を貫通する貫通孔を形成する。このとき、隣接する一対のプラグ１３７の上部に形成する貫通孔の中心間隔を、隣接する一対のプラグ１３５の中心間隔よりも大きくする。その後、上述した手順に準じてプラグ１２９およびプラグ１３９を得る。以上の手順により、半導体装置１００が得られる。

なお、以上の製造方法において、隣接するスタックコンタクト１４１およびスタックコンタクト１４３の中心間距離が所定の値より大きくなるように配置するときには、プラグ１３５またはプラグ１３７の中心軸とプラグ１３９の中心軸とが一致するように配置して設計し、隣接するスタックコンタクト１４１およびスタックコンタクト１４３の中心間距離を所定の値以下で配置するときには、プラグ１３５またはプラグ１３７の中心軸とプラグ１３９の中心軸とをずらして配置するように設計してもよい。また、以上の手順の後、たとえば第四層間絶縁膜１１５上に所定の配線構造をさらに形成してもよい。

次に、本発明の作用効果を説明する。
本実施形態においては、一対の隣接するスタックコンタクトであるスタックコンタクト１４１およびスタックコンタクト１４３において、プラグ１３９の中心間距離が、プラグ１３５の中心間距離も大きい。このため、プラグ１３９が形成される層間絶縁膜の厚さが、プラグ１３５が形成される第一層間絶縁膜１０９の厚さより大きい場合にも、プラグ１３９の中心間距離を広げることにより、プラグ１３９同士を確実に離隔させることができる。このため、スタックコンタクト１４１とスタックコンタクト１４３とを近接して設ける場合にも、プラグ１３９間のショート等の形成不良が発生しないようにすることができる。

この効果は、プラグ１３９が、ＤＲＡＭキャパシタ１２７等のキャパシタをはじめとする比較的かさ高い素子の形成層からその上層にわたって形成される場合に顕著に発揮される。以下、この点について説明する。

たとえば、半導体装置１００のようなスタック型のＤＲＡＭキャパシタを備える素子領域と他の素子領域とが混載された装置においては、ＤＲＡＭキャパシタ１２７の形成工程において、層間絶縁膜が積層されていくにつれて、チップ内にいわゆるグローバル段差が拡大する。グローバル段差は、ＤＲＡＭ部１０２、ＳＲＡＭ部１０４、ロジック部１１０（図２）の領域間で生じる段差である。混載型の半導体装置では、このグローバル段差の拡大等により、第四層間絶縁膜１１５の上面の平坦性にばらつきが生じることがあった。このため、スタックコンタクトを構成するプラグのうち、特に上層のプラグを形成する際に、リソグラフィ工程でフォーカスずれが生じることがあった。

また、接続孔について、埋設する導電性物質の埋込性をよくするために層間絶縁膜の上面において、接続孔の径が大きくなる傾向があり、接続孔が形成される層間絶縁膜の厚さが厚くなるほど、接続孔の上部の孔径が大きくなる。その結果、膜厚の厚い層間絶縁膜に形成された一対のプラグ１３９の上部のプラグ間距離は、膜厚の薄い層間絶縁膜に形成された一対のプラグ１３５の上部のプラグ間距離より小さくなり、この点においても、上層にある一対のプラグ１３９は、下層にある一対のプラグ１３５よりもパターン崩れが生じやすくなっていた。

よって、従来のようにスタックコンタクトの面内配置に特別な工夫を行っていない装置においては、スタックコンタクト１４１およびスタックコンタクト１４３を近接して形成しようとすると、パターン崩れが生じる懸念があった。

これに対し、本実施形態では、スタックコンタクトの上層を構成するプラグ１３９の中心間隔を、下層のプラグ１３５の中心間隔よりも広げる。これにより、パターニング時にフォーカスずれが生じた場合にも、一対のプラグ１３９のパターン崩れを効果的に抑制することができる。

なお、本実施形態においては、半導体装置１００にＤＲＡＭ部１０２とＳＲＡＭ部１０４が設けられた構成を例示したが、本実施形態および以下の実施形態において、シリコン基板１０１に設けられた第三素子領域をさらに含んでもよい。

図２は、このような装置の構成を示す平面図である。図２に示した半導体装置は、シリコン基板１０１に、ＤＲＡＭ部１０２およびＳＲＡＭ部１０４に加えて、第三素子領域として、ＣＰＵ（Central Processing Unit：中央演算処理装置）や論理回路などからなるロジック部１１０を含む。このような場合にも、上述した作用効果が得られる。

また、複数の領域を一つの半導体装置１００中に設けてワンチップ化することにより、装置をさらに高速化および省スペース化することができる。

以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。

（第二の実施形態）
第一の実施形態の半導体装置（図１）において、スタックコンタクトを構成する上層のプラグと下層のプラグとの間に、目合わせずれが生じていてもよい。本実施形態は、目あわせずれが生じている例について説明する。

図３は、本実施形態の半導体装置の構成を示す断面図である。図３に示した半導体装置の基本構成は図１と同様であるが、プラグ１３７とプラグ１３９との間に目あわせずれが生じている点が異なる。

従来の装置においては、目あわせずれが生じた場合、隣接するプラグ１３９がいずれも面内の同一方向にずれて形成されるだけであり、プラグ１３９の中心間距離自体は変わらなかった。このため、目あわせの有無によらず、上述したプラグ１３９の形成不良が生じる懸念があった。

これに対し、本実施形態においては、一対の隣接するプラグ１３９の中心間隔は、プラグ１３５の中心間隔よりも大きいため、図３のように目あわせずれが生じた場合にも、第一の実施形態と同様の作用効果が得られる。

なお、以上の実施形態においては、プラグ１３５、プラグ１３７およびプラグ１３９の順に、プラグの中心間距離が大きくなる構成を例示したが、少なくとも、プラグ１３９と、プラグ１３９に電気的に接続されプラグ１３９の下層に設けられたプラグについて、下層のプラグの中心間距離よりもプラグ１３９の中心間距離が大きい構成となっていればよい。

以下の実施形態においては、隣接するスタックコンタクト１４１およびスタックコンタクト１４３が共通のＳＲＡＭセルを構成する場合を例に、スタックコンタクト１４３の平面配置を具体的に説明する。

（第三の実施形態）
以上の実施形態に記載の半導体装置において、スタックコンタクト１４１およびスタックコンタクト１４３が、ＳＲＡＭセルの通常コンタクトプラグであってもよい。

図４は、本実施形態の半導体装置のＳＲＡＭ部１０４の構成を示す平面図である。ここでは、ＳＲＡＭの単位セルの構成を示す。単位セルは、Ｎウェル（不図示）に形成された半導体領域（ｐ＋拡散層領域、ただし、ゲート電極直下はｎ−チャンネル領域）１５５および半導体領域（ｐ＋拡散層領域、ただし、ゲート電極直下はｎ−チャンネル領域）１５３、Ｐウェル（不図示）に形成された半導体領域（ｎ＋拡散層領域、ただし、ゲート電極直下はｐ−チャンネル領域）１５７および半導体領域（ｎ＋拡散層領域、ただし、ゲート電極直下はｐ−チャンネル領域）１５１、ならびにこれらを分離する素子分離領域１０３（図４では不図示）を含む。

半導体領域１５７には、ゲート電極１６５を含むｎ型ＭＯＳトランジスタおよびゲート電極１６１を含むｎ型ＭＯＳトランジスタが形成されている。半導体領域１５７において、ゲート電極１６５とゲート電極１６１との間のソース・ドレイン領域にはコンタクト１７７が形成されており、コンタクト１７７および後述する共通コンタクト１８５の上には、これらを電気的に接続する配線（不図示）が形成されている。また、ゲート電極１６５の側方のうち、コンタクト１７７が形成されていない側に、コンタクト１７９が形成されている。ゲート電極１６１の側方のうち、コンタクト１７７が形成されていない側に、コンタクト１７５が形成されている。

半導体領域１５１には、ゲート電極１５９を含むｎ型ＭＯＳトランジスタおよびゲート電極１６３を含むｎ型ＭＯＳトランジスタが形成されている。半導体領域１５１において、ゲート電極１５９とゲート電極１６３との間のソース・ドレイン領域には、これらを電気的に接続するコンタクト１６８が形成されており、コンタクト１６８および後述する共通コンタクト１８７の上には、これらを電気的に接続する配線（不図示）が形成されている。また、ゲート電極１６３のうち、コンタクト１６８が形成されていない側に、コンタクト１６９が形成されている。ゲート電極１５９の側方のうち、コンタクト１６８が形成されていない側に、コンタクト１６７が形成されている。

半導体領域１５５には、ゲート電極１６１を含むｐ型ＭＯＳトランジスタ、およびそのトランジスタのソース・ドレイン領域とゲート電極１６３とを電気的に接続する共通コンタクト１８５が形成されている。また、ゲート電極１６１の側方のうち、共通コンタクト１８５が形成されていない側に、コンタクト１７３が形成されている。

半導体領域１５３には、ゲート電極１６３を含むｐ型ＭＯＳトランジスタ、およびそのトランジスタのソース・ドレイン領域とゲート電極１６１とを電気的に接続する共通コンタクト１８７が形成されている。また、ゲート電極１６３の側方のうち、共通コンタクト１８７が形成されていない側に、コンタクト１７１が形成されている。

なお、ゲート電極１６１、ゲート電極１６３、ゲート電極１６５、およびゲート電極１５９はシリコン基板１０１の上部に設けられ、これらのゲート電極の周囲には、それぞれ、サイドウォール（不図示）が形成されている。また、ゲート電極１６５の上部の所定の位置に接してコンタクト１８１が設けられている。また、ゲート電極１５９の所定の位置に接して、コンタクト１８３が設けられている。

上述したコンタクトおよび共通コンタクトは、いずれもスタックコンタクトで構成されており、図４で描かれているコンタクトおよび共通コンタクトの位置は、スタックコンタクトを構成する上部のプラグ（図１のプラグ１３９に相当している）の位置を表している。

このような単位セルにおいて、一対の隣接するコンタクト１７３およびコンタクト１７５が、以上の実施形態で説明した一対のスタックコンタクト１４１およびスタックコンタクト１４３に対応する。コンタクト１７３およびコンタクト１７５は、ゲート電極１６１に対して同じ側に設けられた一対のコンタクトである。

また、単位セルは、シリコン基板１０１のゲート電極１６１の側方に設けられた第二拡散層（半導体領域１５５、半導体領域１５７）を含み、一対の隣接するコンタクト１７３およびコンタクト１７５が、底面において、それぞれ半導体領域１５５および半導体領域１５７に接して設けられている。

本実施形態においては、隣接するコンタクト１７３およびコンタクト１７５が近接して設けられる場合にも、製造歩留まりを向上させることができる。

なお、ここでは、一対の隣接するコンタクト１７３およびコンタクト１７５が、いずれも拡散層に接する場合を例に説明したが、ゲート電極に接続するコンタクトに上述したスタックコンタクトの構成を適用することもできる。この場合、一対の隣接するコンタクトが、いずれもゲート電極に接続するものであってもよいし、一方がゲート電極に接続し、他方が拡散層に接続してもよい。

また、本実施形態において、三つ以上の第二接続プラグ（コンタクト）が設けられたＳＲＡＭ部１０４において、三つ以上のコンタクトのうち、一対の隣接するコンタクトにおいて、コンタクトを構成する最下層のプラグ（プラグ１３５）の中心間距離が最も短い構成とすることもできる。

（第四の実施形態）
第三の実施形態においては、コンタクト１７３およびコンタクト１７５に図１のスタックコンタクト１４１およびスタックコンタクト１４３の構成を適用する場合を例示したが、共通する単位セルを構成する一対の隣接する共通コンタクトにスタックコンタクト１４１およびスタックコンタクト１４３を適用してもよい。

図５（ａ）は、本実施形態のＳＲＡＭの単位セルの構成を示す平面図である。図５（ａ）の単位セルの基本構成は図４と同様であるが、共通コンタクト１８５および共通コンタクト１８７に、スタックコンタクト１４１およびスタックコンタクト１４３の構成を適用した点が異なる。

なお、図５（ａ）および図５（ｂ）においても、図４と同様に、コンタクトおよび共通コンタクトの位置は、スタックコンタクトを構成する上部のプラグ（図１のプラグ１３９に相当している）の位置を表している。

図５（ａ）において、共通コンタクト１８７は、ゲート電極１６１の一側方のシリコン基板１０１（図５（ａ）では不図示）に設けられた第三拡散層（半導体領域１５３）と、ゲート電極１６１とを接続する。また、共通コンタクト１８５は、ゲート電極１６３の一側方のシリコン基板１０１（図５（ａ）では不図示）に設けられた第三拡散層（半導体領域１５５）と、ゲート電極１６３とを接続する。

なお、図５（ｂ）は、共通コンタクト１８５および共通コンタクト１８７に、上述したスタックコンタクトの構成を適用していない場合の構成を示す図である。

図５（ａ）および図５（ｂ）に示したように、一対の共通コンタクトがスタックコンタクトである場合にも、上層のプラグの中心間距離を下層よりも大きくすることにより、第三の実施形態と同様の効果が得られる。

なお、図５（ａ）および図５（ｂ）に示した共通コンタクトのように、スタックコンタクトを構成するコンタクトの平面形状が、長方形、長方形の角部を丸めた形状、楕円形等であってもよい。このようにコンタクトの長手方向でオーバーラップする部分がある場合、コンタクトの中心間距離は、コンタクトの長手方向と平行な中心線間の距離となる。

また、一対のスタックコンタクト中の最下層コンタクトが共通コンタクトであって、二層目以上または三層目のみが通常コンタクトであってもよい。このとき、一対のスタックコンタクトを構成する二層目以上のコンタクトの中心間距離を最下層の共通コンタクトの中心間距離よりも広げることができる。

図６は、このようなＳＲＡＭの単位セルの構成を示す平面図である。また、図７は、図６のＡ−Ａ'断面図である。
図６に示した半導体装置の基本構成は図４と同様であるが、図６では、共通コンタクト１８５および共通コンタクト１８７を含む一対のスタックコンタクトに、スタックコンタクト１４１およびスタックコンタクト１４３の構成を適用している。また、図６および図７においては、最下層のコンタクトのみが共通コンタクトで、二層目以上のコンタクトが通常コンタクトとなっている。共通コンタクト１８５と共通コンタクト１８７は、図１における一対のプラグ１３５に対応する。

このような構成においても、図示したように、プラグ１３９の中心間距離を共通コンタクト１８５と共通コンタクト１８７との中心間距離よりも大きくすることにより、以上の実施形態と同様の効果が得られる。

なお、図６においては、プラグ１３９の中心を、Ａ−Ａ'方向に対して斜めにずらすことにより、プラグ１３９の中心間距離を広げる場合を例示したが、プラグ１３９のずらし方に特に制限はなく、たとえばプラグ１３９を横（Ａ−Ａ'に対して垂直な方向）にずらしてもよい。

また、図６においては、共通コンタクト１８５と共通コンタクト１８７との中心間距離に対して、一対のプラグ１３７の中心間距離および一対のプラグ１３９の中心間距離が段階的に大きくなっている構成を例示したが、少なくともプラグ１３９の中心間距離が共通コンタクト１８５と共通コンタクト１８７との中心間距離よりも広がっていればよい。

本実施形態および第三の実施形態においては、共通コンタクトを備えるＳＲＡＭの構成を例示したが、ＳＲＡＭが共通コンタクトを有しない構成であってもよい。

図８は、このようなＳＲＡＭの単位セルの構成を示す平面図である。
図８に示した単位セルの基本構成は図５（ａ）と同様であるが、ゲート電極１６１およびゲート電極１６３がＬ字型の平面形状を有する。また、ゲート電極１６１が半導体領域１５３上に重なっておらず、ゲート電極１６１の一部が半導体領域１５３に隣接している。この隣接部に、半導体領域１５３に接続するコンタクト１９５およびゲート電極１６１に接続するコンタクト１９３が設けられている。コンタクト１９３およびコンタクト１９５は、上層において、電気的に接続され、共通コンタクトが形成される場合と同様の電気的接続が得られる。

同様に、ゲート電極１６３が半導体領域１５５上に重なっておらず、ゲート電極１６３の一部が半導体領域１５５に隣接している。この隣接部に、半導体領域１５５に接続するコンタクト１９７およびゲート電極１６３に接続するコンタクト１９９が設けられている。コンタクト１９７およびコンタクト１９９は、上層において、電気的に接続され、共通コンタクトが形成される場合と同様の電気的接続が得られる。

なお、図８においても、図４と同様に、コンタクトの位置は、スタックコンタクトを構成する上部のプラグ（図１のプラグ１３９に相当している）の位置を表している。

本実施形態では、たとえば一対の隣接するコンタクト１９３およびコンタクト１９５に、上述した図１のスタックコンタクト１４１およびスタックコンタクト１４３の構成を適用する。この場合にも、以上の実施形態と同様の作用効果が得られる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、以上においては、第三層間絶縁膜１１３がＤＲＡＭキャパシタ１２７の形成層である場合を例示したが、第三層間絶縁膜１１３に形成される素子はＤＲＡＭキャパシタ１２７には限られず、たとえばデカップリングコンデンサ等、他の比較的かさ高な素子であってもよい。

また、以上においては、第三層間絶縁膜１１３が第一層間絶縁膜１０９より厚い構成を例示したが、少なくとも第二層間絶縁膜１１４が、第一層間絶縁膜１０９または層間絶縁膜１１１よりも厚ければよい。

また、図１および図２においては、ビット線１２３がＤＲＡＭキャパシタ１２７の下層に設けられた構成を例示したが、ビット線１２３がＤＲＡＭキャパシタ１２７の上層に形成されていてもよい。このとき、ビット線１２３と拡散層１３１とを接続するスタックコンタクトを構成し、当該スタックコンタクト中の第三層間絶縁膜１１３および第四層間絶縁膜１１５を貫通するプラグと、プラグ１３９とが略同一形状であってもよい。

実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置のＳＲＡＭの単位セルの構成を示す平面図である。 実施形態における半導体装置のＳＲＡＭの単位セルの構成を示す平面図である。 実施形態における半導体装置のＳＲＡＭの単位セルの構成を示す平面図である。 図６のＡ−Ａ'断面図である。 実施形態における半導体装置のＳＲＡＭの単位セルの構成を示す平面図である。

符号の説明

１００ 半導体装置
１０１ シリコン基板
１０２ ＤＲＡＭ部
１０３ 素子分離領域
１０４ ＳＲＡＭ部
１０５ 拡散層
１０６ ＤＲＡＭセル部
１０７ ゲート電極
１０８ ＤＲＡＭ周辺回路部
１０９ 第一層間絶縁膜
１１０ ロジック部
１１１ 層間絶縁膜
１１２ ゲート絶縁膜
１１３ 第三層間絶縁膜
１１４ 第二層間絶縁膜
１１５ 第四層間絶縁膜
１１７ キャパシタ接続プラグ
１１９ ビットコンタクトプラグ
１２１ キャパシタ接続プラグ
１２３ ビット線
１２４ プラグ
１２５ プラグ
１２７ ＤＲＡＭキャパシタ
１２９ プラグ
１３１ 拡散層
１３３ 拡散層
１３５ プラグ
１３７ プラグ
１３９ プラグ
１４１ スタックコンタクト
１４３ スタックコンタクト
１４５ 拡散層
１５１ 半導体領域
１５３ 半導体領域
１５５ 半導体領域
１５７ 半導体領域
１５９ ゲート電極
１６１ ゲート電極
１６３ ゲート電極
１６５ ゲート電極
１６７ コンタクト
１６８ コンタクト
１６９ コンタクト
１７１ コンタクト
１７３ コンタクト
１７５ コンタクト
１７７ コンタクト
１７９ コンタクト
１８１ コンタクト
１８３ コンタクト
１８５ 共通コンタクト
１８７ 共通コンタクト
１９３ コンタクト
１９５ コンタクト
１９７ コンタクト
１９９ コンタクト

Claims (11)

1. 半導体基板の上部に設けられた第一層間絶縁膜と、
   前記第一層間絶縁膜の上部に設けられて、前記第一層間絶縁膜より厚い第二層間絶縁膜と、
   前記第一層間絶縁膜から前記第二層間絶縁膜にわたって設けられるとともに前記第一層間絶縁膜および前記第二層間絶縁膜を貫通する、一対の隣接する導電性の接続プラグと、
   を含み、
   前記一対の隣接する接続プラグのそれぞれが、
   前記第一層間絶縁膜を貫通する導電性の第一プラグと、
   前記第二層間絶縁膜を貫通するとともに、前記第一プラグに接続される導電性の第二プラグと、
   を含み、
   前記一対の隣接する接続プラグにおいて、前記第二プラグの中心間距離が前記第一プラグの中心間距離よりも大きくなるように、前記第一プラグおよび前記第二プラグが配置された、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第二層間絶縁膜が、
   前記第一層間絶縁膜の上部に設けられた第三層間絶縁膜と、
   前記第三層間絶縁膜の上部に接して設けられた第四層間絶縁膜と、
   からなる半導体装置。
3. 請求項２に記載の半導体装置において、前記第三層間絶縁膜が、前記第一層間絶縁膜より厚い、半導体装置。
4. 半導体基板に設けられ、キャパシタを含む第一素子領域と、
   前記半導体基板に設けられた第二素子領域と、
   前記第一素子領域から前記第二素子領域にわたって前記半導体基板の上部に設けられた第一層間絶縁膜と、
   前記第一素子領域から前記第二素子領域にわたって前記第一層間絶縁膜の上部に設けられるとともに、前記第一素子領域において前記キャパシタが埋設された第三層間絶縁膜と、
   前記第一素子領域から前記第二素子領域にわたって前記第三層間絶縁膜の上部に接して設けられるとともに、前記キャパシタの上部に設けられた第四層間絶縁膜と、
   を含み、
   前記第一素子領域に、
   前記半導体基板に設けられた第一拡散層と、
   前記第三層間絶縁膜および前記第四層間絶縁膜を貫通するとともに、前記第一拡散層に接続される第一接続プラグと、
   が設けられ、
   前記第二素子領域に、前記第一層間絶縁膜から前記第四層間絶縁膜にわたって設けられるとともに前記第一層間絶縁膜、前記第三層間絶縁膜および前記第四層間絶縁膜を貫通する、一対の隣接する第二接続プラグが設けられ、
   前記一対の隣接する第二接続プラグのそれぞれが、
   前記第一層間絶縁膜を貫通する導電性の第一プラグと、
   前記第三層間絶縁膜および前記第四層間絶縁膜を貫通し、前記第一プラグに接続する導電性の第二プラグと、
   を含み、
   前記第二プラグが、前記第一接続プラグと略同一形状であって、
   前記一対の隣接する第二接続プラグにおいて、前記第二プラグの中心間距離が前記第一プラグの中心間距離よりも大きくなるように、前記第一プラグおよび前記第二プラグが配置された、半導体装置。
5. 請求項４に記載の半導体装置において、前記キャパシタがＤＲＡＭキャパシタである、半導体装置。
6. 請求項４または５に記載の半導体装置において、
   前記第二素子領域が、ＳＲＡＭセルを含む領域であって、
   前記一対の隣接する第二接続プラグのそれぞれが、共通の前記ＳＲＡＭセルを構成する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記ＳＲＡＭセルが、
   前記半導体基板の上部に設けられたゲート電極と、
   前記半導体基板の前記ゲート電極の側方に設けられた第二拡散層と、
   を含み、
   前記一対の隣接する第二接続プラグのそれぞれが、底面において、前記ゲート電極または前記第二拡散層のいずれかに接して設けられた、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第二素子領域に、三つ以上の前記第二接続プラグが設けられ、
   三つ以上の前記第二接続プラグのうち、前記一対の隣接する第二接続プラグにおいて、前記第二接続プラグを構成する最下層のプラグの中心間距離が最も短い、半導体装置。
9. 請求項６に記載の半導体装置において、
   前記ＳＲＡＭセルが、
   前記半導体基板の上部に設けられたゲート電極と、
   前記ゲート電極の一側方の前記半導体基板に設けられた第三拡散層と、
   前記ゲート電極と前記第三拡散層とを電気的に接続する共通コンタクトプラグと、
   を含み、
   前記一対の隣接する第二接続プラグが、いずれも、共通の前記ＳＲＡＭセルを構成する前記共通コンタクトプラグである、半導体装置。
10. 請求項４乃至９いずれかに記載の半導体装置において、
    前記半導体基板に設けられた第三素子領域をさらに含み、
    前記第三素子領域が、ロジック領域である、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記ロジック領域は、ＣＰＵおよび論理回路を含んでいる、半導体装置。

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