TWI763823B - 具有異質接點的積體電路 - Google Patents

具有異質接點的積體電路

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白尙葉
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Abstract

本發明提供一種積體電路，其包含：多個導電線，其在 與閘極線分離的平面上在第一水平方向上延伸，且包含第一導電線和第二導電線；源極/汲極接點，其具有連接到源極/汲極區域的底部表面，且包含在垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點；以及閘極接點，其具有連接到閘極線的底部表面且在垂直方向上延伸，其中上部源極/汲極接點放置在第一導電線下方，且閘極接點放置在第二導電線下方。下部源極/汲極接點的頂部表面可以大於上部源極/汲極接點的底部表面。

Description

具有異質接點的積體電路
本申請主張2017年4月10日在韓國智慧財產局提交的韓國專利申請第10-2017-0046296號的權益，所述申請的揭露內容以全文引用的方式併入本文中。
本發明概念有關積體電路，且更明確地說有關具有異質接點的積體電路和包含所述積體電路的半導體器件。
隨著半導體器件變得越來越複雜且越來越小，經由定制設計來設計半導體器件可能受到限制。因此，在設計半導體器件時，可以從根據所要功能製備的大量上層結構來生成滿足功能條件的積體電路的佈局，例如可以通過放置並佈線各種標準單元來生成積體電路的佈局。因此，這些標準單元中的每一個可能需要具有適合於通過微小半導體製程製造的結構，並且需要減小單元尺寸以減少積體電路佈局的面積。
本發明概念提供具有異質接點的積體電路，和包含積體電路的半導體器件，所述積體電路具有包含高效放置的異質接點的佈局。
根據本發明概念的方面，提供一種積體電路，其包含：第一主動區域，其在基底上在第一水平方向上延伸；閘極線，其在第一主動區域上在第二水平方向上延伸，第二水平方向與第一水平方向交叉；源極/汲極區域，其在第一主動區域上形成於閘極線的一側處；多個導電線，其在與閘極線分離的平面上在第一水平方向上延伸，且包含第一導電線和第二導電線；源極/汲極接點，其具有連接到源極/汲極區域的底部表面，且包含在垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點；以及閘極接點，其具有連接到閘極線的底部表面且在垂直方向上延伸，其中上部源極/汲極接點放置在第一導電線下方，且閘極接點放置在第二導電線下方。
在一實施例中，所述閘極接點可包括在所述垂直方向上彼此連接的下部閘極接點和上部閘極接點。
在一實施例中，所述上部源極/汲極接點可連接到所述第一導電線，以及所述閘極接點可連接到所述第二導電線。
在一實施例中，積體電路可更包括：第一通孔，將所述上部源極/汲極接點連接到所述第一導電線；以及第二通孔，將所述閘極接點連接到所述第二導電線。
在一實施例中，所述第二導電線可放置在所述第一主動 區域上方。
在一實施例中，積體電路可更包括：第二主動區域，在所述基底上在所述第一水平方向上延伸，具有不同於所述第一主動區域的第一導電類型的第二導電類型，且與所述閘極線交叉，其中所述第一主動區域和所述第二主動區域在所述基底上彼此分離由設計規則界定的主動至主動最小空間。
在一實施例中，所述第二導電線可放置在所述第一主動區域與所述第二主動區域之間的區域上。
在一實施例中，所述多個導電線可包括設置成鄰近於所述第二導電線且放置在所述第一主動區域與所述第二主動區域之間的第三導電線，以及所述積體電路更包括放置在所述閘極線或另一閘極線與所述第三導電線交叉的點處的另一閘極接點。
在一實施例中，所述下部源極/汲極接點的頂部表面可大於所述上部源極/汲極接點的底部表面。
根據本發明概念的另一方面，提供一種積體電路，其包含：第一主動區域和第二主動區域，其在基底上在第一水平方向上彼此平行地延伸；多個閘極線，其在第一主動區域和第二主動區域上在第二水平方向上延伸，第二水平方向與第一水平方向交叉；多個源極/汲極區域，其在第一主動區域和第二主動區域上形成於多個閘極線的相應側處；多個導電線，其在與多個閘極線分離的平面上在第一水平方向上彼此平行地延伸；多個源極/汲極接點，其各自具有連接到多個源極/汲極區域中的一個的底部表面， 且各自在垂直方向上延伸；以及多個閘極接點，其各自具有連接到多個閘極線中的一個的底部表面，且各自包含在垂直方向上彼此連接的下部閘極接點和上部閘極接點，其中多個源極/汲極接點和多個閘極接點的上部閘極接點分別放置在多個導電線下方。
在一實施例中，所述多個源極/汲極接點中的每一個可包括在所述垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點。
在一實施例中，所述多個源極/汲極接點中的每一個和所述多個閘極接點的所述上部閘極接點中的每一個可連接到所述多個導電線中的至少一個。
在一實施例中，積體電路可更包括：多個第一通孔，分別將所述多個源極/汲極接點連接到所述多個導電線中的一個或多個；以及多個第二通孔，分別將所述多個閘極接點的所述上部閘極接點連接到所述多個導電線中的一個或多個。
在一實施例中，所述多個閘極接點的所述上部閘極接點中的至少一個可放置在所述第一主動區域上。
在一實施例中，所述第一主動區域和所述第二主動區域在所述基底上可彼此分離由設計規則界定的主動至主動最小空間。
在一實施例中，所述多個閘極接點的至少一個所述下部閘極接點可在所述第一水平方向上延伸，且連接所述多個導電線中的至少兩個。
在一實施例中，所述下部閘極接點的頂部表面可大於所述上部閘極接點的底部表面。
根據本發明概念的另一方面，提供一種積體電路，其包含：第一主動區域和第二主動區域，其在基底上在第一水平方向上彼此平行地延伸；多個閘極線，其設置在第一主動區域和第二主動區域上且在與第一水平方向交叉的第二水平方向上延伸；多個源極/汲極區域，其在第一主動區域和第二主動區域上形成於多個閘極線的相應側處；多個導電線，其在多個閘極線上方且與多個閘極線分離的平面上在第一水平方向上彼此平行地延伸；多個源極/汲極接點，其各自具有連接到多個源極/汲極區域中的一個的底部表面，且各自在垂直方向上延伸；以及多個閘極接點，其各自具有連接到多個閘極線中的一個的底部表面，且在垂直方向上延伸，其中積體電路更包含以下中的至少一個：多個閘極接點中的每一個包含在垂直方向上彼此連接的下部閘極接點和上部閘極接點；且多個源極/汲極接點中的每一個包含在垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點。
在一實施例中，所述下部源極/汲極接點的頂部表面可大於所述上部源極/汲極接點的底部表面。
在一實施例中，所述下部閘極接點的頂部表面可大於所述上部閘極接點的底部表面。
10、20、30、80:積體電路
100:系統晶片(SoC)
110:系統匯流排
120:數據機
130:顯示器控制器
140:記憶體
150:外部記憶體控制器
160:中央處理單元(CPU)
170:事務單元
180:電源管理積體電路(PMIC)
190:圖形處理單元(GPU)
A、B、C:輸入端
AC:主動區域
AC1:第一主動區域
AC2:第二主動區域
C04、C05、C06、C07、C09a、C09b、C10a、C10b:標準單元
CA1、CA1'、CA2'、CA3':源極/汲極接點
CAH1:上部源極/汲極接點
CAL1、CAL2、CAL3、CAL4、CAL5、CAL6:下部源極/汲極接點
CB1、CB1'、CB2:閘極接點
CBH1、CBH2:上部閘極接點
CBL、CBL1:下部閘極接點
CP、MP、Y41、Y42、Y43、Y71、Y91、Y92:距離
D10:RTL數據
D20:網表數據
D30:佈局數據
D50:標準單元庫
DA、DB:虛線
GL1、GL2、GL3、GL4:閘極線
P1、P2、P3、P4:圖案
S10、S20:操作
SD:源極/汲極區域
SUB:基底
V01、V02:通孔
W1、W1a、W1b、W2、W3、W4、W4a、W4b、W4c、W5、W6、W7、W11、W12:導電線
Y:輸出端
從以下結合圖式進行的詳細描述中將更清楚地理解本發明概念的示範性實施例，在圖式中：圖1A說明根據本發明概念的示範性實施例的積體電路的佈局，且圖1B和1C各自說明根據本發明概念的示範性實施例的積體電路沿著圖1A的線X1-X1'截取的橫截面的實例。
圖2A說明根據本發明概念的示範性實施例的積體電路的佈局，且圖2B說明沿著圖2A的線X2-X2'截取的積體電路的橫截面。
圖3A說明根據比較例的積體電路的佈局，且圖3B說明沿著圖3A的線X3-X3'截取的積體電路的橫截面。
圖4說明根據本發明概念的示範性實施例的標準單元。
圖5和6各自說明根據本發明概念的示範性實施例的標準單元。
圖7說明根據本發明概念的示範性實施例的標準單元。
圖8A說明根據本發明概念的示範性實施例的積體電路的佈局，且圖8B說明根據本發明概念的示範性實施例的積體電路沿著圖8A的線X8-X8'截取的橫截面的實例。
圖9A說明根據比較例的標準單元，且圖9B說明根據本發明概念的示範性實施例的標準單元。
圖10A說明根據比較例的標準單元，且圖10B說明根據本發明概念的示範性實施例的標準單元。
圖11是設計根據本發明概念的示範性實施例的具有異質接點 的積體電路的佈局的方法的流程圖。
圖12是說明根據本發明概念的示範性實施例的系統晶片(system on chip；SoC)的框圖。
由於圖1到12中的圖式預期用於說明性目的，因此圖式中的元件未必按比例繪製。舉例來說，為了清楚起見，元件中的一些可能被放大或誇大。
圖1A說明根據本發明概念的示範性實施例的積體電路10的佈局。圖1B和1C各自說明根據本發明概念的示範性實施例的積體電路10沿著圖1A的線X1-X1'截取的橫截面的實例。更詳細地說，圖1A是具有X軸和Y軸的平面在積體電路10的佈局中的平面圖，且圖1B和1C是積體電路10的佈局沿著圖1A的線X1-X1'截取的橫截面圖，其中橫截面方向(平面)與Z軸平行。在本發明中，具有X軸和Y軸的平面可以被稱為水平面，並且相對於另一元件放置在+Z方向上的元件可以被描述為在另一元件上方，且相對於另一元件放置在-Z方向上的元件可以被描述為在另一元件下方。另外，來自元件的表面當中且在+Z方向上的表面可以被稱為元件的頂部表面，在-Z方向上的表面可以被稱為元件的底部表面，且在X軸方向或Y軸方向上的表面可以被稱為元件的側表面。X軸方向可以被稱為第一水平方向，Y軸方向可以被稱為第二水平方向，且第二水平方向與第一水平方向交叉。
參考圖1A到1C，主動區域AC在表面平行於水平面的基底SUB上在X軸方向上延伸。主動區域AC可以包含例如矽(Si)或鍺(Ge)的半導體，或例如鍺化矽(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)的化合物半導體。主動區域AC可以包含例如摻雜有雜質的井的導電區域和摻雜有雜質的結構。閘極線GL1到GL4可以在主動區域AC上在Y軸方向上延伸，且源極/汲極區域SD可以在主動區域AC中形成於閘極線GL1到GL4中的每一個的一側處。導電線W1和W2可以在與閘極線GL1到GL4分離的平面上在X軸方向上延伸，其中所述平面可以在閘極線GL1到GL4上方。導電線W1和W2(可以被稱為局部互連件)可以互連放置在不同位置處的接點，且可以連接到導電線W1和W2的上部圖案。
如圖1B中所說明，源極/汲極接點CA1可以具有連接到源極/汲極區域SD的底部表面，且可以包含在Z軸方向(或垂直方向)上彼此連接的下部源極/汲極接點CAL1和上部源極/汲極接點CAH1。由於存在下部源極/汲極接點CAL1和上部源極/汲極接點CAH1，源極/汲極接點CA1可以在上部源極/汲極接點CAH1部分中具有減小的水平橫截面積。舉例來說，當一體式形成的接點的深度(即，在Z軸方向上的長度)增大時，頂部表面與底部表面的面積比增大，因此，不同於圖1B中所說明的方式，當源極/汲極接點CA1在Z軸方向上從源極/汲極區域SD的頂部表面延伸到導電線W2的底部表面時，源極/汲極接點CA1可以具有如使用 虛線DA所說明的輪廓。上部源極/汲極接點CAH1可以放置在導電線W2下方並連接到所述導電線，且閘極接點CB1可以放置在導電線W1下方並連接到所述導電線，如圖1B中所示。並且，如圖1B中所說明，下部源極/汲極接點CAL1的頂部表面大於下部源極/汲極接點CAL1底部表面，且上部源極/汲極接點CAH1的頂部表面大於上部源極/汲極接點CAH1的底部表面。當下部源極/汲極接點CAL1和上部源極/汲極接點CAH1具有相同或類似的側壁斜率時，為將上部源極/汲極接點CAH1的側壁約束在虛線DA內，下部源極/汲極接點CAL1的頂部表面大於上部源極/汲極接點CAH1的底部表面。
由於源極/汲極接點CA1在上部部分中的水平橫截面積減小，可以防止可能在源極/汲極接點CA1與鄰近閘極接點之間存在的橋接(或如下文參考圖3B將描述的接點相互橋接)。另外，因為免除了存在橋接的風險，所以源極/汲極接點CA1和/或閘極接點的放置自由度可增大，例如如圖1A到1C中所說明，閘極接點CB1可以放置在主動區域AC上方。
因為在各自具有連接到源極/汲極區域SD的底部的下部源極/汲極接點CAL2和CAL3處並未放置待連接的上部源極/汲極接點，所以對於下部源極/汲極接點CAL2和CAL3中的每一個，可能未形成連接源極/汲極區域SD與導電線W1或W2的源極/汲極接點。另外，在本發明概念的示範性實施例中，可以省略並未在積體電路10中連接到上部源極/汲極接點的下部源極/汲極接點 CAL2和CAL3。如圖1A到1C中所說明，在本申請的圖式中，放置源極/汲極接點(例如，源極/汲極接點CA1)，以互連源極/汲極區域SD與上層圖案(例如，導電線W2)所處的點可以被標記為「★」。
閘極線GL1到GL4可以包含功函數金屬層和間隙填充金屬層。舉例來說，功函數金屬層可以包含以下金屬中的至少一個：鈦(Ti)、鎢(W)、釕(Ru)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鎳(Ni)、鈷(Co)、鉑(Pt)、鐿(Yb)、鋱(Tb)、鏑(Dy)、鉺(Er)和鈀(Pd)，且間隙填充金屬層可以形成為鎢(W)層或鋁(Al)層。在本發明概念的示範性實施例中，閘極線GL1到GL4可以包含碳化鈦鋁/氮化鈦/鎢(TiAlC/TiN/W)的堆疊結構、氮化鈦/氮化鉭/碳化鈦鋁/氮化鈦/鎢(TiN/TaN/TiAlC/TiN/W)的堆疊結構或氮化鈦/氮化鉭/氮化鈦/碳化鈦鋁/氮化鈦/鎢(TiN/TaN/TiN/TiAlC/TiN/W)的堆疊結構。
閘極接點CB1可以具有連接到閘極線GL3的底部表面，且可以在Z軸方向上延伸。在本發明概念的示範性實施例中，如圖1B中所說明，閘極接點CB1可以形成為一個主體。也就是說，圖1B的閘極接點CB1可能並非是從由蝕刻製程分隔的至少兩個沉積製程形成。在本發明概念的示範性實施例中，如圖1C中所說明，閘極接點CB1可以包含在Z軸方向上彼此連接的下部閘極接點CBL1和上部閘極接點CBH1。如圖1C中用虛線DB所說明，相比於圖1B的形成為一個主體的閘極接點CB1，圖1C的包含下 部閘極接點CBL1和上部閘極接點CBH1的閘極接點CB1可以在上部閘極接點CBH1部分中具有減小的水平橫截面積。如圖1A到1C中所說明，在本發明的圖式中，放置圖1B的閘極接點(例如，閘極接點CB1)或圖1C的上部閘極接點(例如，上部閘極接點CBH1)，以互連閘極接點CB1與上層圖案(例如，導電線W1)所處的點可以被標記為「◆」。上部源極/汲極接點CAH1可以放置在導電線W2下方並連接到所述導電線，且上部閘極接點CBH1可以放置在導電線W1下方並連接到所述導電線，如圖1C中所示。並且，如圖1C中所說明，下部閘極接點CBL1的頂部表面大於下部閘極接點CBL1的底部表面，且上部閘極接點CBH1的頂部表面大於上部閘極接點CBH1的底部表面。當下部閘極接點CBL1和上部閘極接點CBH1具有相同或類似的側壁斜率時，為將上部閘極接點CBH1的側壁約束在虛線DB內，下部閘極接點CBL1的頂部表面大於上部閘極接點CBH1的底部表面。
在本發明概念的示範性實施例中，如圖1C中所說明，下部源極/汲極接點CAL1和下部閘極接點CBL1可以在Z軸方向上延伸到不同層級。也就是說，下部源極/汲極接點CAL1的頂部表面和下部閘極接點CBL1的頂部表面可以處在不同層級的平面處。在本發明概念的示範性實施例中，不同於圖1C中所說明的方式，下部源極/汲極接點CAL1和下部閘極接點CBL1可以各自在Z軸方向上延伸到處在相同層級的平面。
在本發明概念的示範性實施例中，積體電路可以具有類 似於圖1C中所示結構的某一部分，例如閘極接點CB1可以包含在Z軸方向上彼此連接的下部閘極接點CBL1和上部閘極接點CBH1，且積體電路可以具有不同於圖1C中所示結構的某一部分，例如源極/汲極接點CA1可以形成為一個主體。並且，在本發明概念的示範性實施例中，積體電路可以包含以下接點中的至少一個：多個閘極接點(例如，CB1)中的每一個，其具有在垂直方向上連接到上部閘極接點(例如，CBH1)的下部閘極接點(例如，CBL1)；和多個源極/汲極接點(例如，CA1)中的每一個，其具有在垂直方向上連接到上部源極/汲極接點(例如，CAH1)的下部源極/汲極接點(例如，CAL1)。
根據本發明概念的示範性實施例，積體電路10可以包含在一個方向上彼此平行的多個導電線，且源極/汲極接點和/或閘極接點可以連接到所述多個導電線。舉例來說，如圖1A中所說明，導電線W1和W2可以在X軸方向上延伸，源極/汲極接點CA1可以在點「★」處連接到導電線W2，且閘極接點CB1可以在點「◆」處連接到導電線W1。因此，可以基於一定規則來放置在積體電路10中具有更大放置自由度的源極/汲極接點和閘極接點，且結果，積體電路10可以具有簡單且高效的製程結構佈局。如上文所描述，源極/汲極接點和閘極接點(包含上部源極/汲極接點和/或上部閘極接點)可以具有放置在不同層級處的底部表面或可以具有不同垂直結構，從而使得源極/汲極接點和閘極接點可以被稱為「異質接點」。
圖2A說明根據本發明概念的示範性實施例的積體電路20的佈局。圖2B說明積體電路20沿著圖2A的線X2-X2'截取的橫截面。更詳細地說，圖2A是具有X軸和Y軸的平面在積體電路20的佈局中的平面圖，且圖2B是積體電路20的佈局沿著圖2A的線X2-X2'截取的橫截面圖，其中橫截面方向(平面)與Z軸平行。在下文中，將針對圖1A到1C中的積體電路10的描述，省略對圖2A和2B中的積體電路20的相同描述。
參考圖2A和2B，源極/汲極接點CA1可以形成為一個主體，閘極接點CB1可以包含在Z軸方向上彼此連接的下部閘極接點CBL和上部閘極接點CBH1，且閘極接點CB2可以包含在Z軸方向上彼此連接的下部閘極接點CBL和上部閘極接點CBH2。如圖2B中所說明，下部閘極接點CBL可以連接到兩個閘極線GL3和GL4，且兩個上部閘極接點CBH1和CBH2可以在Z軸方向上從下部閘極接點CBL的頂部表面分別延伸到導電線W1a和W1b的底部表面，並分別連接到導電線W1a和W1b。
圖3A說明根據比較例的積體電路30的佈局。圖3B說明積體電路30沿著圖3A的線X3-X3'截取的橫截面。更詳細地說，圖3A是具有X軸和Y軸的平面在積體電路30的佈局中的平面圖，且圖3B是積體電路30的佈局沿著圖3A的線X3-X3'截取的橫截面圖，其中橫截面方向(平面)與Z軸平行。在圖3A和3B的積體電路30中，連接源極/汲極區域與導電線的源極/汲極接點可以形成為一個主體，這不同於圖1A到1C中所說明的內容。
參考圖3A和3B，主動區域AC可以在基底SUB上在X軸方向上延伸，閘極線GL1到GL4可以在主動區域AC上在Y軸方向上延伸，且源極/汲極區域SD可以在主動區域AC上形成於閘極線GL1到GL4中的每一個的一側處。另外，導電線W1和W2可以在與閘極線GL1到GL4分離的平面上在X軸方向上延伸。
在圖3A和3B的比較例中，源極/汲極接點形成為一個主體，且閘極接點形成為一個主體，使得在源極/汲極接點(例如，CA2'或CA3')與閘極接點(例如，CB1')之間可能存在橋接。這是由於源極/汲極接點(例如，CA2'或CA3')和閘極接點(例如，CB1')的頂部表面的水平橫截面積較大。如圖3A中所示，源極/汲極接點CA1'和CA2'連接到導電線W2，且源極/汲極接點CA3'連接到導電線W1。如圖3B中所說明，底部表面連接到閘極線GL3且頂部表面連接到導電線W1的閘極接點CB1'可以在導電線W1的底部表面的週邊中極接近於源極/汲極接點CA2'和CA3'，使得在閘極接點CB1'與源極/汲極接點CA2'或CA3'之間可能存在橋接。因為閘極接點CB1'和源極/汲極接點CA3'都連接到導電線W1，所以存在於閘極接點CB1'與源極/汲極接點CA3'之間的橋接不會在積體電路30中帶來功能錯誤。另一方面，存在於閘極接點CB1'與源極/汲極接點CA2'之間的橋接可能在積體電路30中的不同網路(net)中帶來短路，使得橋接可能在積體電路30中帶來功能錯誤或洩漏電流。
在圖3A和3B的比較例中，閘極接點可以不放置在主動 區域AC上，以便防止形成接點相互橋接，且可以在水平方向(例如，第二水平方向)上與主動區域AC分離預定距離。因此，積體電路30的佈局可能需要額外空間以用於在主動區域之間放置閘極接點，使得積體電路30的佈局的面積可能增大。另外，由於閘極接點CB1'的放置自由度減小，積體電路30的佈局可能具有複雜的結構。
圖4說明根據本發明概念的示範性實施例的標準單元C04。更詳細地說，圖4是具有X軸和Y軸的平面在標準單元C04中的平面圖。
標準單元是包含在積體電路(例如，圖1A的積體電路10)中的佈局單元，且積體電路可以包含多個各種標準單元。標準單元可以具有基於預定義標準的結構。舉例來說，標準單元可以具有高度(即，Y軸方向上的長度)，且可以包含基於預定規則放置在標準單元中的閘極線和主動區域。圖4將標準單元C04說明為實例，但本發明概念不限於此。舉例來說，標準單元可以在X軸方向上具有不同於圖4中所說明長度的長度，和/或可以包含數個閘極線，其中所述數目不同於圖4中所說明的數目。
參考圖4，標準單元C04可以包含在X軸方向上延伸且彼此分離的第一主動區域AC1和第二主動區域AC2，且可以包含在Y軸方向上延伸的閘極線GL1到GL4，所述閘極線設置在第一主動區域AC1和第二主動區域AC2上且與所述主動區域交叉。另外，標準單元C04可以包含在與閘極線GL1到GL4分離的平面上 在X軸方向上延伸的導電線W1到W7，其中所述平面可以在閘極線GL1到GL4上方。另外，如上文參考圖1A到1C所描述，源極/汲極接點和/或閘極線接點可以連接到導電線W1到W7。
第一主動區域AC1和第二主動區域AC2可以具有不同的導電類型。舉例來說，第一主動區域AC1可以由n型半導體形成，以便形成具有閘極線GL1到GL4的p溝道金屬氧化物半導體場效應電晶體(PMOS電晶體)，且第二主動區域AC2可以由p型半導體形成，以便形成具有閘極線GL1到GL4的n溝道金屬氧化物半導體場效應電晶體(NMOS電晶體)。以此方式，具有不同導電類型的第一主動區域AC1和第二主動區域AC2可以彼此分離至少預定距離，以便防止半導體製造製程中出現問題，和/或防止分別形成於第一主動區域AC1和第二主動區域AC2中的電晶體的功能減退。所述問題可以是形成上文所描述的接點相互橋接，或者可以是其它問題。電晶體的功能減退可能是由於在積體電路中的不同網路當中發生的短路，所述短路會導致電晶體發生功能錯誤，或者可以是其它減退。第一主動區域AC1與第二主動區域AC2之間的最小距離可以被稱為主動至主動最小空間(active-to-active minimum space)。主動至主動最小空間可以由設計規則在設計積體電路時界定，從而使得積體電路的佈局或標準單元可以被設計成滿足設計規則。也就是說，圖4的Y42(其是第一主動區域AC1與第二主動區域AC2之間的距離)可以等於或大於主動至主動最小空間。
參考圖4，考慮到可以放置在標準單元C04的+Y方向上的另一標準單元和可以放置在標準單元C04的-Y方向上的另一標準單元，標準單元C04可以滿足設計規則，使得第一主動區域AC1可以在Y軸方向上與標準單元C04的處在+Y方向上的邊界分離主動至主動最小空間的一半。也就是說，圖4的Y41可以與主動至主動最小空間的一半相同。類似地，第二主動區域AC2也可以在-Y方向上與標準單元C04的邊界分離主動至主動最小空間的一半，且圖4的Y43可以與主動至主動最小空間的一半相同。
在圖3A和3B的比較例中，閘極接點可以不放置在主動區域AC上，以便防止形成接點相互橋接，使得標準單元中的閘極接點可以放置在主動區域AC之間的區域上方。另外，為了另外防止可能存在於放置在主動區域AC上方的源極/汲極接點與閘極接點之間的橋接，在圖3A和3B的比較例中，閘極接點可以在水平方向(例如，第二水平方向)上與主動區域AC分離預定距離。在閘極接點放置在主動區域AC之間的區域上方的標準單元中，主動區域AC可以是分離的，以相對於在Y軸方向上對準的PMOS電晶體和NMOS電晶體中的每一個提供用於閘極接點的空間，其中在所述電晶體之間並不共用閘極，使得主動區域AC可以進一步分離大於主動至主動最小空間的空間。也就是說，為防止形成接點相互橋接，圖3A和3B的比較例中的佈局可能需要更大的面積，且可能具有更複雜的結構。
另外，由於根據本發明概念的當前示範性實施例的源極/ 汲極接點和閘極接點的放置自由度增大，標準單元中的主動區域可以彼此分離主動至主動最小空間。如上文參考圖1A到1C、2A和2B所描述，因為閘極接點可以放置在主動區域上方，並去除源極/汲極接點與閘極接點之間的最小距離，所以標準單元中的主動區域可以彼此分離主動至主動最小空間。也就是說，在圖4的標準單元C04中，第一主動區域AC1和第二主動區域AC2可以彼此分離主動至主動最小空間，且圖4的Y42可以與主動至主動最小空間相同。因此，標準單元C04在Y軸方向上的長度可以減小，使得包含多個標準單元的積體電路的佈局可以具有減小的面積。圖4的上文所描述標準單元C04可以具有異質接點，從而使得可以防止形成接點相互橋接，且結果，閘極接點可以放置在主動區域上方，如上文參考圖1A到1C、2A和2B所描述。
如圖4中所說明，由於根據本發明概念的當前示範性實施例的源極/汲極接點和閘極接點的放置自由度增大，在標準單元C04中連接到源極/汲極接點和/或閘極接點的導電線W1到W7可以在一個方向(即，X軸方向)上延伸，從而使得標準單元C04可以具有簡單的結構。舉例來說，如下文參考圖9A和10A的比較例將描述，因為半導體元件和製程變得更小且更複雜，所以精確地形成具有彎曲形狀、切口形狀等的圖案可能並不容易。因此，就提高積體電路的功能可靠性和增大積體電路的生產率來說，從積體電路的佈局去除形狀並不易於在半導體製程期間形成的圖案可能是極高效的。根據本發明概念的當前示範性實施例，圖4中 基於源極/汲極接點和閘極接點的增大放置自由度所說明的標準單元C04可以包含在一個方向上延伸的導電線W1到W7，且根據標準單元，可以經由蝕刻製程去除導電線W1到W7中的至少一些。因此，可以提高積體電路的功能可靠性和積體電路的生產率，其中所述積體電路包含具有簡單結構的標準單元。
圖5和6分別說明根據本發明概念的示範性實施例的標準單元C05和C06。更詳細地說，圖5和6是具有X軸和Y軸的平面在標準單元C05和C06中的平面圖，且其說明源極/汲極接點和閘極接點可以連接到導電線W1到W7所處的候選點。圖5的標準單元C05和圖6的標準單元C06一般來說可以具有相同結構，且可以具有用於源極/汲極接點和閘極接點的不同候選點。在下文中，將省略與圖5的描述相同的圖6描述。
參考圖5，標準單元C05可以包含在X軸方向上延伸且彼此分離的第一主動區域AC1和第二主動區域AC2，且可以包含在Y軸方向上延伸的閘極線GL1到GL4，所述閘極線設置在第一主動區域AC1和第二主動區域AC2上且與所述主動區域交叉。另外，標準單元C05可以包含在與閘極線GL1到GL4分離的平面上在X軸方向上延伸的導電線W1到W7(即，導電線W1到W7的平面處在閘極線GL1到GL4的+Z方向上)，且源極/汲極接點和閘極接點可以連接到導電線W1到W7。如圖5中所說明，標準單元C05中的導電線W1到W7可以彼此分離預定距離(即，MP)，且可以在X軸方向上平行延伸。此處，MP是導電線W1到W7當中 的兩個緊鄰導電線的中心線之間的距離(而非間隙距離)。
參考圖5，源極/汲極接點可以在如下點處連接到導電線W1到W7：下部源極/汲極接點CAL1到CAL6與導電線W1到W7在所述點處彼此交叉。舉例來說，下部源極/汲極接點CAL1到CAL6可以呈現在第一主動區域AC1和第二主動區域AC2上方，且上部源極/汲極接點可以在下部源極/汲極接點CAL1到CAL6上放置在標記為「☆」的點處。也就是說，圖5的「☆」可以表示可以放置上部源極/汲極接點的候選點。
閘極接點可以在如下點處連接到導電線W1到W7：閘極線GL1到GL4與導電線W1到W7在所述點處彼此交叉。舉例來說，閘極接點可以在閘極線GL1到GL4上方放置在標記為「◇」的每個點處。也就是說，圖5的「◇」可以表示可以放置閘極接點的候選點。
如圖5中所說明，源極/汲極接點可以連接到導電線W1到W7所處的候選點和閘極接點可以連接到導電線W1到W7所處的候選點在標準單元C05中可以是多個。因此，可以增大在標準單元C05中放置源極/汲極接點(或上部源極/汲極接點)和閘極接點的自由度，從而使得可以獲得具有適合於半導體製程的簡單結構的標準單元C05。
在本發明概念的示範性實施例中，可以不使用圖5的標準單元C05中的候選點中的一些。舉例來說，在圖6的標準單元C06中，可以將候選點放置成去除了上部源極/汲極接點與閘極接 點被放置成彼此鄰近的情況，即，彼此鄰近的上部源極/汲極接點和閘極接點連接到相同導電線的情況。並且，在本發明概念的示範性實施例中，能不同於圖6的標準單元C06地放置候選點。舉例來說，在放置在圖5的標準單元C05中的候選點中，上部源極/汲極接點與閘極接點可以被放置成彼此鄰近，即，彼此鄰近的上部源極/汲極接點和閘極接點連接到相同導電線。另外，可以不同於圖5的標準單元C05和圖6的C06地放置候選點。舉例來說，在標準單元中，可以不使用圖5的標準單元C05中的候選點中的一些，但可以使用比圖6的標準單元C06中的那些候選點多的候選點。
圖7說明根據本發明概念的示範性實施例的標準單元C07。更詳細地說，圖7是具有X軸和Y軸的平面在標準單元C07中的平面圖，且其說明源極/汲極接點和閘極接點可以連接到導電線W1到W6所處的候選點。
參考圖7，標準單元C07可以包含在X軸方向上延伸且彼此分離的第一主動區域AC1和第二主動區域AC2，且可以包含在第一主動區域AC1和第二主動區域AC2上方交叉並在Y軸方向上延伸的閘極線GL1到GL4。另外，標準單元C07可以包含在與閘極線GL1到GL4分離的平面上在X軸方向上延伸的導電線W1到W6(例如，導電線W1到W6的平面處在閘極線GL1到GL4的+Z方向上)，且源極/汲極接點和閘極接點可以連接到導電線W1到W6。
在本發明概念的示範性實施例中，閘極接點可以不放置在第一主動區域AC1和第二主動區域AC2上方。舉例來說，如圖7中所說明，兩個導電線W3和W4可以放置在第一主動區域AC1與第二主動區域AC2之間的區域上，且在如標記為「◇」處，閘極接點可以連接到兩個導電線W3和W4。即使可以去除可能存在於源極/汲極接點與閘極接點之間的橋接，如上文參考圖1A到1C、2A和2B所描述，以便在形成閘極接點時減少對鄰近元件(例如，主動區域)的影響，但如圖7中所說明，閘極接點可以放置在第一主動區域AC1與第二主動區域AC2之間的區域上方。就此來說，因為在圖7的標準單元C07中可以防止源極/汲極接點與閘極接點之間存在橋接，所以閘極接點可以放置成在水平方向(即，Y軸方向)上接近於第一主動區域AC1或第二主動區域AC2。因此，類似於圖4的標準單元C04，第一主動區域AC1和第二主動區域AC2可以在圖7的標準單元C07中彼此分離主動至主動最小空間，且圖7的Y71可以與主動至主動最小空間相同。換句話說，圖7的上文所描述標準單元C07可以具有例如上文參考圖1A到1C、2A和2B所描述的那些異質接點的異質接點，從而使得可以防止形成接點相互橋接，且結果，圖7的Y71可以與主動至主動最小空間相同。
圖8A說明根據本發明概念的示範性實施例的積體電路80的佈局。圖8B說明根據本發明概念的示範性實施例的積體電路80沿著圖8A的線X8-X8'截取的橫截面的實例。更詳細地說， 圖8A是具有X軸和Y軸的平面在積體電路80的佈局中的平面圖，且圖8B是積體電路80的佈局沿著圖8A的線X8-X8'截取的橫截面圖，其中橫截面方向(平面)與Z軸平行。在下文中，將針對圖1A到1C中的積體電路10和圖2A和2B中的積體電路20的描述，省略對圖8A和8B中的積體電路80的相同描述。
參考圖8A和8B，導電線W11和W12可以在與閘極線GL1到GL4分離的平面上在X軸方向上延伸(例如，導電線W11和W12的平面處在閘極線GL1到GL4的+Z方向上)，所述閘極線在Y軸方向上延伸。相比於圖1A和2A的導電線W1和W2，圖8A的導電線W11或W12可以通過通孔(例如，通孔V01或通孔V02)連接到源極/汲極接點或閘極接點。在本發明概念的示範性實施例中，可以被稱為金屬圖案的導電線W11和W12可以互連放置在不同位置處的通孔，且可以通過通孔連接到導電線W11和W12上方的圖案。
如圖8B中所說明，源極/汲極接點CA1可以包含在垂直方向(Z軸方向)上彼此連接的下部源極/汲極接點CAL1和上部源極/汲極接點CAH1。如上文參考圖1B所描述，相比於源極/汲極接點形成為一個主體的情況，包含下部源極/汲極接點CAL1和上部源極/汲極接點CAH1的源極/汲極接點CA1可以在上部源極/汲極接點CAH1部分和通孔V02部分中具有減小的水平橫截面積。通孔V02可以在Z軸方向(或垂直方向)上從上部源極/汲極接點CAH1的頂部表面延伸到導電線W12，且可以將源極/汲極接 點CA1連接到導電線W12。
閘極接點CB1可以包含在垂直方向上彼此連接的下部閘極接點CBL1和上部閘極接點CBH1。如上文參考圖1C所描述，相比於閘極接點形成為一個主體的情況，包含下部閘極接點CBL1和上部閘極接點CBH1的閘極接點CB1可以在上部閘極接點CBH1部分和通孔V01部分中具有減小的水平面積。通孔V01可以在Z軸方向(或垂直方向)上從上部閘極接點CBH1的頂部表面延伸到導電線W11，且可以將閘極接點CB1連接到導電線W11。
在本發明概念的示範性實施例中，不同於圖8B中所說明的方式，積體電路80可以包含一體式形成的源極/汲極接點或一體式形成的閘極接點。另外，儘管圖8B說明下部源極/汲極接點CAL1的頂部表面和下部閘極接點CBL1的頂部表面放置在不同平面上，但本發明概念不限於此。舉例來說，在本發明概念的示範性實施例中，下部源極/汲極接點CAL1的頂部表面和下部閘極接點CBL1的頂部表面可以放置在相同平面上。另外，在本發明概念的示範性實施例中，可以省略並未在積體電路80中連接到上部源極/汲極接點CAH1的下部源極/汲極接點CAL2和CAL3。圖8A和8B的上文所描述積體電路80可以具有異質接點，從而使得可以防止形成接點相互橋接，且結果，類似于上文參考圖1A到1C、2A和2B所描述的積體電路10和20，閘極接點可以放置在主動區域上方。
圖9A說明根據比較例的標準單元C09a，且圖9B說明根 據本發明概念的示範性實施例的標準單元C09b。更詳細地說，圖9A和9B是具有X軸和Y軸的平面在標準單元C09a和C09b中的每一個中的平面圖，其中體現了具有三個輸入端A、B和C以及輸出端Y的三輸入端NAND閘極。圖9A和9B僅說明比較標準單元C09a與C09b的必要元件。
參考圖9A，在標準單元C09a中，源極/汲極接點可以形成為一個主體，且閘極接點也可以形成為一個主體。在標準單元C09a中，由於閘極接點需要額外空間，第一主動區域AC1與第二主動區域AC2可以彼此分離Y91。也就是說，標準單元C09a中的Y91可以包含用於由第一主動區域AC1形成的電晶體的接點的一個Y軸方向部分(例如，包含放置輸入端A的閘極接點的點的區域的Y軸方向長度)和用於由第二主動區域AC2形成的電晶體的接點的另一Y軸方向部分(例如，包含放置輸入端B和C的閘極接點的點的區域的Y軸方向長度)。另外，為了防止存在橋接，源極/汲極接點和閘極接點必須彼此分離預定距離，即至少CP。因此，標準單元C09a中的第一主動區域AC1與第二主動區域AC2之間的距離Y91會大於主動至主動最小空間。
在標準單元C09a中連接到源極/汲極接點的導電層的圖案P1可以具有如圖9A中所說明的彎曲或分支形狀。如上文所描述，因為半導體元件和製程變得更小且更複雜，所以精確地形成具有所述形狀的圖案P1可能並不容易，使得包含標準單元C09a的積體電路可能提供較低功能可靠性和生產率。
參考圖9B，根據本發明概念的當前示範性實施例的標準單元C09b中的源極/汲極接點可以包含在Z軸方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點，且閘極接點可以包含在Z軸方向上彼此連接的下部閘極接點和上部閘極接點。如上文參考圖4所描述，對應於標準單元C09b中的第一主動區域AC1與第二主動區域AC2之間的分離距離的Y92可以與主動至主動最小空間相同。圖9B的上文所描述標準單元C09b可以具有例如上文參考圖1A到1C、2A和2B所描述的那些異質接點的異質接點，從而使得可以防止形成接點相互橋接，且結果，圖9B的Y92可以與主動至主動最小空間相同。因此，相比於圖9A的標準單元C09a，圖9B的標準單元C09b可以具有在Y軸方向上減小的長度，且可以具有在具有X軸和Y軸的平面上減小的面積。在標準單元C09b中，源極/汲極接點和導電線可以在標記為「★」的點處彼此連接，且閘極接點和導電線可以在標記為「◆」的點處彼此連接。如圖9B中所說明，源極/汲極接點和/或閘極接點可以連接到導電線當中的一些導電線W1、W3、W4a、W4b、W4c、W5和W7，所述導電線彼此分離預定距離MP且在X軸方向上延伸，且導電線W1、W3、W4a、W4b、W4c、W5和W7的上層的圖案P2可以在Y軸方向上延伸。此處，MP是導電線W3、W4b、W4c和W5當中的兩個緊鄰導電線的中心線之間的距離(而非間隙距離)。在本發明概念的示範性實施例中，圖9B的導電線W4a、W4b和W4c可以通過蝕刻與導電線W3和W5分離MP的導電線來形成。結 果，相比於圖9A的標準單元C09a，標準單元C09b可以包含具有簡單形狀的圖案，從而使得包含標準單元C09b的積體電路可以提供較高功能可靠性和生產率。
圖10A說明根據比較例的標準單元C10a，且圖10B說明根據本發明概念的示範性實施例的標準單元C10b。更詳細地說，圖10A和10B是具有X軸和Y軸的平面在標準單元C10a和C10b中的平面圖，其中體現了具有輸入端A和輸出端Y的反相器。圖10A和10B僅說明比較標準單元C10a與C10b的必要元件。
參考圖10A，在標準單元C10a中，源極/汲極接點可以形成為一個主體，且閘極接點也可以形成為一個主體。也就是說，形成為一個主體的閘極接點CB1可以放置在第一主動區域AC1與第二主動區域AC2之間的區域上方，且可以與源極/汲極接點分離距離CP。如圖10A中所說明，在體現了包含四個PMOS電晶體和四個NMOS電晶體的反相器的標準單元C10a中，用於輸出端Y的圖案P3可以具有彎曲形狀。如上文所描述，因為半導體元件和製程變得更小且更複雜，所以精確地形成具有所述形狀的圖案P3可能並不容易，使得包含標準單元C10a的積體電路可能提供較低功能可靠性和生產率。
參考圖10B，在標準單元C10b中，源極/汲極接點可以包含在Z軸方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點，且閘極接點可以包含在Z軸方向上彼此連接的下部閘極接點和上部閘極接點。換句話說，圖10B的上文所描述標準單元C10b 可以具有異質接點，從而使得可以防止形成接點相互橋接。上部源極/汲極接點可以放置在標記為「★」的點處，下部源極/汲極接點與導電線W1、W2、W6和W7在所述點處彼此交叉，且上部閘極接點可以放置在標記為「◆」的點處，下部閘極接點CBL1與導電線W4在所述點處彼此交叉。如圖10B中所說明，源極/汲極接點和/或閘極接點可以連接到導電線當中的一些導電線W1、W2、W4、W6和W7，所述導電線彼此分離預定距離MP且在X軸方向上延伸，且導電線W1、W2、W4、W6和W7的上層的圖案P4可以在Y軸方向上延伸。此處，MP是兩個緊鄰導電線的中心線之間(例如，導電線W1與W2之間和導電線W6與W7之間)的距離(而非間隙距離)。類似於圖9B的標準單元C09b，相比於圖10A的標準單元C10a，圖10B的標準單元C10b也可以包含具有簡單形狀的圖案，從而使得包含標準單元C10b的積體電路可以提供較高功能可靠性和生產率。
圖11是設計根據本發明概念的示範性實施例的具有異質接點的積體電路的佈局的方法的流程圖。如圖11中所說明，標準單元庫D50可以包含關於多個標準單元的資訊，例如功能資訊、特性資訊、佈局資訊等，且標準單元的佈局可以包含根據本發明概念的前述示範性實施例放置的接點和導電線。
參考圖11，在操作S10中，可以執行從RTL資料D10生成網表資料D20的邏輯合成操作。舉例來說，半導體設計工具(例如，邏輯合成工具)可以通過考慮標準單元庫D50來執行邏 輯合成，使得半導體設計工具可以從RTL資料D10生成包含位元流或網表的網表資料D20，所述RTL資料由例如極高速積體電路(Very High Speed Integrated Circuit；VHSIC)硬體描述語言(Hardware Description Language；VHDL)和Verilog的硬體描述語言(HDL)生成。根據本發明概念的當前示範性實施例，在邏輯合成操作中，半導體設計工具可以參考包含關於標準單元的特性資訊的標準單元庫D50，所述標準單元包含放置成彼此平行的至少一些導電線和連接到至少一些導電線中的一些的接點，且所述標準單元庫可以包含積體電路中的標準單元的例子。標準單元庫D50中的標準單元可以包含(例如)根據本發明概念的上文所描述示範性實施例的標準單元C04、C05、C06、C07、C09b和C10b中的一個或多個。
在操作S20中，可以執行從網表資料D20生成佈局資料D30的放置與佈線(P&R)操作。舉例來說，半導體設計工具(例如，P&R工具)可以通過考慮標準單元庫D50來通過放置並佈線多個標準單元而從網表資料D20生成具有與GDSII相同格式的佈局資料D30。根據本發明概念的當前示範性實施例，半導體設計工具可以放置並佈線標準單元的例子，所述標準單元包含接點和在一個方向上延伸且連接到所述接點的導電線，所述接點包含垂直地彼此連接的下部接點和上部接點，從而使得半導體設計工具可以基於標準單元的減小面積生成具有減小面積的積體電路的佈局。
圖12是說明根據本發明概念的示範性實施例的系統晶片(SoC)100的框圖。SoC 100是可以包含根據本發明概念的示範性實施例的積體電路的半導體器件。SoC 100指示其中體現例如智慧財產權(IP)的複雜功能塊的晶片，且就此來說，根據本發明概念的一個或多個示範性實施例的標準單元可以包含在SoC 100的功能塊中的每一個中，使得可以實現具有減小面積和較高功能可靠性的SoC 100。
參考圖12，SoC 100可以包含數據機120、顯示器控制器130、記憶體140、外部記憶體控制器150、中央處理單元(central processing unit；CPU)160、事務單元170、電源管理積體電路(power management integrated circuit；PMIC)180和圖形處理單元(graphic processing unit；GPU)190，且SoC 100的功能塊可以經由系統匯流排110彼此通信。
能夠大體上控制SoC 100的操作的CPU 160可以控制其它功能塊(數據機120、顯示器控制器130、記憶體140、外部記憶體控制器150、事務單元170、電源管理積體電路180和圖形處理單元190)的操作。數據機120可以解調從SoC 100外部的源接收的信號，或者可以調變SoC 100中生成的信號且可以將信號傳輸到外部源。外部記憶體控制器150可以控制與連接到SoC 100的外部記憶體器件的資料交換操作。舉例來說，可以通過控制外部記憶體控制器150來將存儲在外部記憶體器件中的程式和/或資料提供到CPU 160或GPU 190。GPU 190可以執行關於圖形處理 的程式指令。GPU 190可以經由外部記憶體控制器150接收圖形資料，且可以經由外部記憶體控制器150將由GPU 190處理的圖形資料傳輸到SoC 100外部的源。事務單元170可以監視功能塊之間的資料事務，且PMIC 180可以通過控制事務單元170來控制待供應到功能塊中的每一個的電源。顯示器控制器130可以控制SoC 100外部的顯示器(或顯示器設備)，借此將SoC 100中生成的資料傳輸到顯示器。
記憶體140可以包含非揮發性記憶體，例如電可擦除可程式設計唯讀記憶體(Electrically Erasable Programmable Read-Only Memory；EEPROM)、快閃記憶體記憶體、相變隨機存取記憶體(Phase Change Random Access Memory；PRAM)、電阻式隨機存取記憶體(Resistance Random Access Memory；RRAM)、奈米浮置閘極記憶體(Nano Floating Gate Memory；NFGM)、聚合物隨機存取記憶體(Polymer Random Access Memory；PoRAM)、磁性隨機存取記憶體(Magnetic Random Access Memory；MRAM)、鐵電隨機存取記憶體(Ferroelectric Random Access Memory；MRAM)等，且可以包含揮發性記憶體，例如動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)、靜態隨機存取記憶體(Static Random Access Memory；SRAM)、移動DRAM、雙數據速率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory；DDR SDRAM)、低功率DDR(Low Power DDR；LPDDR)SDRAM、圖 形DDR(Graphic DDR；GDDR)SDRAM、Rambus動態隨機存取記憶體(Rambus Dynamic Random Access Memory；RDRAM)等。
雖然已參考本發明概念的具體示範性實施例特定示出且描述本發明概念，但所屬領域的一般技術人員將理解，可以在不脫離如由所附申請專利範圍界定的本發明概念的精神和範圍的情況下進行形式和細節上的各種改變。應僅在描述性意義上而非出於限制目的考慮示範性實施例。
AC1:第一主動區域
AC2:第二主動區域
C05:標準單元
CAL1、CAL2、CAL3、CAL4、CAL5、CAL6:下部源極/汲極接點
GL1、GL2、GL3、GL4:閘極線
MP:距離
W1、W2、W3、W4、W5、W6、W7:導電線

Claims (19)

  1. 一種積體電路，包括：第一主動區域，在基底上在第一水平方向上延伸；閘極線，在所述第一主動區域上在第二水平方向上延伸，所述第二水平方向與所述第一水平方向交叉；源極/汲極區域，在所述第一主動區域上形成於所述閘極線的一側處；多個導電線，在與所述閘極線分離的平面上在所述第一水平方向上延伸，且包括第一導電線和第二導電線；源極/汲極接點，具有連接到所述源極/汲極區域的底部表面，且包括在垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點；以及閘極接點，具有連接到所述閘極線的底部表面，且在所述垂直方向上延伸，其中所述上部源極/汲極接點放置在所述第一導電線下方，以及所述閘極接點放置在所述第二導電線下方，其中所述下部源極/汲極接點的頂部表面大於所述上部源極/汲極接點的底部表面。
  2. 如申請專利範圍第1項所述的積體電路，其中所述閘極接點包括在所述垂直方向上彼此連接的下部閘極接點和上部閘極接點。
  3. 如申請專利範圍第1項所述的積體電路，其中所述上部源極/汲極接點連接到所述第一導電線，以及所述閘極接點連接到所述第二導電線。
  4. 如申請專利範圍第1項所述的積體電路，更包括：第一通孔，將所述上部源極/汲極接點連接到所述第一導電線；以及第二通孔，將所述閘極接點連接到所述第二導電線。
  5. 如申請專利範圍第1項所述的積體電路，其中所述第二導電線放置在所述第一主動區域上方。
  6. 如申請專利範圍第1項所述的積體電路，更包括：第二主動區域，在所述基底上在所述第一水平方向上延伸，具有不同於所述第一主動區域的第一導電類型的第二導電類型，且與所述閘極線交叉，其中所述第一主動區域和所述第二主動區域在所述基底上彼此分離由設計規則界定的主動至主動最小空間。
  7. 如申請專利範圍第6項所述的積體電路，其中所述第二導電線放置在所述第一主動區域與所述第二主動區域之間的區域上。
  8. 如申請專利範圍第7項所述的積體電路，其中所述多個導電線包括設置成鄰近於所述第二導電線且放置在所述第一主動區域與所述第二主動區域之間的第三導電線，以及所述積體電路更包括放置在所述閘極線或另一閘極線與所述第三導電線交叉的點處的另一閘極接點。
  9. 如申請專利範圍第1項所述的積體電路，其中所述下部源極/汲極接點的所述頂部表面高於所述閘極線的頂部表面。
  10. 一種積體電路，其包括：第一主動區域和第二主動區域，在基底上在第一水平方向上彼此平行地延伸；多個閘極線，在所述第一主動區域和所述第二主動區域上在第二水平方向上延伸，所述第二水平方向與所述第一水平方向交叉；多個源極/汲極區域，在所述第一主動區域和所述第二主動區域上形成於所述多個閘極線的相應側處；多個導電線，在與所述多個閘極線分離的平面上在所述第一水平方向上彼此平行地延伸；多個源極/汲極接點，各自具有連接到所述多個源極/汲極區域中的一個的底部表面，且各自在垂直方向上延伸；以及多個閘極接點，各自具有連接到所述多個閘極線中的一個的底部表面，且各自包括在所述垂直方向上彼此連接的下部閘極接點和上部閘極接點，其中所述多個源極/汲極接點和所述多個閘極接點的所述上部閘極接點分別放置在所述多個導電線下方，其中所述下部閘極接點的頂部表面大於所述上部閘極接點的底部表面。
  11. 如申請專利範圍第10項所述的積體電路，其中所述多個源極/汲極接點中的每一個包括在所述垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點。
  12. 如申請專利範圍第10項所述的積體電路，其中所述多個源極/汲極接點中的每一個和所述多個閘極接點的所述上部閘極接點中的每一個連接到所述多個導電線中的至少一個。
  13. 如申請專利範圍第10項所述的積體電路，更包括：多個第一通孔，分別將所述多個源極/汲極接點連接到所述多個導電線中的一個或多個；以及多個第二通孔，分別將所述多個閘極接點的所述上部閘極接點連接到所述多個導電線中的一個或多個。
  14. 如申請專利範圍第10項所述的積體電路，其中所述多個閘極接點的所述上部閘極接點中的至少一個放置在所述第一主動區域上。
  15. 如申請專利範圍第10項所述的積體電路，其中所述第一主動區域和所述第二主動區域在所述基底上彼此分離由設計規則界定的主動至主動最小空間。
  16. 如申請專利範圍第10項所述的積體電路，其中所述多個閘極接點的至少一個所述下部閘極接點在所述第一水平方向上延伸，且連接所述多個導電線中的至少兩個。
  17. 一種積體電路，包括：第一主動區域和第二主動區域，在基底上在第一水平方向上彼此平行地延伸；多個閘極線，設置在所述第一主動區域和所述第二主動區域上，且在與所述第一水平方向交叉的第二水平方向上延伸；多個源極/汲極區域，在所述第一主動區域和所述第二主動區域上形成於所述多個閘極線的相應側處； 多個導電線，在所述多個閘極線上方且與所述多個閘極線分離的平面上在所述第一水平方向上彼此平行地延伸；多個源極/汲極接點，各自具有連接到所述多個源極/汲極區域中的一個的底部表面，且各自在垂直方向上延伸；以及多個閘極接點，各自具有連接到所述多個閘極線中的一個的底部表面，且在所述垂直方向上延伸，其中所述積體電路更包括：所述多個閘極接點中的至少一個包括在所述垂直方向上彼此連接的下部閘極接點和上部閘極接點；以及所述多個源極/汲極接點中的至少一個包括在所述垂直方向上彼此連接的下部源極/汲極接點和上部源極/汲極接點，且其中所述下部閘極接點的頂部表面高於所述上部源極/汲極接點的底部表面且低於所述上部源極/汲極接點的頂部表面。
  18. 如申請專利範圍第17項所述的積體電路，其中所述下部源極/汲極接點的頂部表面大於所述上部源極/汲極接點的所述底部表面。
  19. 如申請專利範圍第17項所述的積體電路，其中所述下部閘極接點的所述頂部表面大於所述上部閘極接點的底部表面。
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