KR101893656B1 - 반도체 디바이스용 구조 및 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 구조체를 형성하는 방법은 이하의 작업들을 포함한다. 게이트 구조는 반도체 구조체의 기판의 제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 배치된다. 제1 능동 영역과 제2 능동 영역은 비능동 영역에 의해 이격되어 있다. 접점은 제1 및 제2 능동 영역 위에 배치된다. 제1 능동 영역 또는 제2 능동 영역 위에 적어도 하나의 게이트 비아가 배치된다. 적어도 하나의 게이트 비아는 게이트 구조와 전기적으로 연결된다. 적어도 하나의 로컬 상호 접속부가 비능동 영역 위에 선택적으로 배치되어, 제1 능동 영역 위의 접점들 중 적어도 하나를 제2 능동 영역 위의 접점들 중 적어도 하나에 연결시킨다.

Description

반도체 디바이스용 구조 및 방법{STRUCTURE AND METHOD FOR SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 2014년 5월 16일자로 출원된 미국 특허 출원 제14/280,196호의 우선권 이익을 주장하는 일부 계속 출원으로서, 이 출원은 본원에 참조로 인용되어 있다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC의 발전 과정에서, 제조 프로세스를 이용하여 형성될 수 있는 가장 작은 구성요소는 감소하고 있는 반면에, 칩 면적당 상호 접속된 디바이스의 수는 일반적으로 증가하고 있다. 이러한 규모 축소 프로세스는 IC의 제조 및 처리의 복잡성을 증가시킨다.
본 발명에 따른 반도체 구조체를 형성하는 방법은 이하의 작업들을 포함한다. 게이트 구조는 반도체 구조체의 기판의 제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 배치된다. 제1 능동 영역과 제2 능동 영역은 비능동 영역에 의해 이격되어 있다. 접점은 제1 및 제2 능동 영역 위에 배치된다. 제1 능동 영역 또는 제2 능동 영역 위에 적어도 하나의 게이트 비아가 배치된다. 적어도 하나의 게이트 비아는 게이트 구조와 전기적으로 연결된다. 적어도 하나의 로컬 상호 접속부가 비능동 영역 위에 선택적으로 배치되어, 제1 능동 영역 위의 접점들 중 적어도 하나를 제2 능동 영역 위의 접점들 중 적어도 하나에 연결시킨다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본원의 몇몇 실시형태에 따른 반도체 구조체의 개략적인 레이아웃의 평면도이다.
도 1b는 본원의 몇몇 실시형태에 따른, 도 1a의 반도체 구조체의 단면도이다.
도 2a는 본원의 몇몇 다른 실시형태에 따른 반도체 구조체의 개략적인 레이아웃의 평면도이다.
도 2b는 본원의 몇몇 다른 실시형태에 따른, 도 2a의 반도체 구조체의 단면도이다.
도 3은 4개의 트랜지스터의 교차-결합 커플링 구조를 보여주는 개략도이다.
도 4a~도 4e는 각각 본원의 다양한 실시형태에 따른, 도 1a의 반도체 구조체의 일부분에 대응하는 반도체 구조체의 개략적인 레이아웃의 평면도이다.
도 5는 본원의 몇몇 다른 실시형태에 따른 반도체 구조체의 개략적인 레이아웃의 평면도이다.
도 6은 본원의 대안적인 실시형태에 따른 반도체 구조체의 개략적인 레이아웃의 일부분의 평면도이다.
도 7은 본원의 몇몇 실시형태에 따른 반도체 구조체의 레이아웃의 설계를 위한 방법을 보여주는 흐름도이다.
이하에 개시된 내용은, 주어지는 대상의 여러 피처를 구현하기 위한 다수의 서로 다른 실시형태 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, 예를 들어 "아래", "밑", "하부", "위", "상부" 등을 비롯한 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
전계 효과 트랜지스터(FET)는 통상적으로 능동 영역과, 이 능동 영역 위에 있는 게이트 구조를 포함한다. 예컨대, 접점과 비아를 포함하는 전도성 피처가, FET의 단자(예컨대, 소스/드레인/게이트)로부터, 예컨대 다른 FET의 단자(들)에의 전기 접속을 제공하도록 FET 상에 형성된다. 반도체 프로세스 기술이 계속 소형화됨에 따라, 집적 회로(IC)를 제조하는 데에 있어서 프로세스의 변화는 점점 더 어려워지고 있다. 2014년 5월 16일자로 출원된 미국 특허 출원 제14/280,196호는, 반도체 디바이스의 능동 영역에서 게이트 비아를 구현하는 것에 관한 몇몇 실시형태를 제공한다.
도 1a는 본원의 몇몇 실시형태에 따른 반도체 구조체(101)의 개략적인 레이아웃의 평면도이다. 본원에 거론되는 반도체 구조체(101)는 예시를 목적으로 제공된다.
몇몇 실시형태에서, 도 1a에 도시된 반도체 구조체(101)와, 도 2a 및 도 4a~도 6을 참조로 하여 설명될 반도체 구조체들의 적어도 일부분은, 표준 셀을 대표한다. 몇몇 실시형태에서, 표준 셀은 데이터베이스의 형태인 회로 라이브러리에 레이아웃되어 저장된 사전 설계된 셀을 지칭한다. 또한, 몇몇 실시형태에서, 표준 셀은, 예컨대 하드 드라이브를 비롯한 유형 저장 매체에 저장된다. 집적 회로의 설계에서, 표준 셀은 회로 라이브러리로부터 검색되고 배치 작업에서 배치된다. 배치 작업은, 예컨대 집적 회로 설계용 소프트웨어를 구동하는 컴퓨터를 이용하여 수행된다. 소프트웨어는 배치 및 라우팅의 기능을 갖는 회로 레이아웃 툴을 포함한다.
몇몇 실시형태에서, 반도체 구조체(101)와, 도 2a 및 도 4a~도 6을 참조로 하여 설명될 반도체 구조체들은, 반도체 디바이스에서 구현된다. 몇몇 다른 실시형태에서, 도 1a에 도시된 바와 같은 반도체 구조체(101)와, 도 2a 및 도 4a~도 6을 참조로 하여 설명될 반도체 구조들은, 각각 집적 회로(IC) 또는 그 일부분의 처리 중에 제조되는 중간 디바이스이다. 몇몇 실시형태에서, IC 또는 그 일부분은, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로, 예컨대 레지스터, 커패시터 및 인덕터를 비롯한 수동 구성요소; 예컨대 p형 전계 효과 트랜지스터(PFET), n형 FET(NFET), 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속-산화물 반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 메모리 셀을 비롯한 능동 구성요소, 및/또는 이들의 조합을 포함한다.
도 1a에 도시된 바와 같이, 반도체 구조체(101)는 기판(도시 생략) 상에 형성되어 있는 제1 능동 영역(111)과 제2 능동 영역(112)을 포함한다. 제1 능동 영역(111)과 제2 능동 영역(112)은 비능동 영역(113)에 의해 이격되어 있다. 몇몇 실시형태에서, 기판은 실리콘 기판이다. 몇몇 다른 실시형태에서, 기판은, 예를 들어 게르마늄을 비롯한 다른 기본 반도체; 예를 들어 탄화 규소, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함한다. 또 다른 실시형태에서, 기판은 반도체 온 인슐레이터(SOI)이다. 전술한 기판의 타입은 예시를 목적으로 제공된다. 다양한 타입의 기판(110)은 본원에 있어서 고려되는 범위 내에 있다.
몇몇 실시형태에서, 제1 능동 영역(111)과 제2 능동 영역(112)은 동일한 타입, 예컨대 n형 또는 p형이다. 몇몇 다른 실시형태에서, 제1 능동 영역(111)과 제2 능동 영역(112)은 서로 다른 타입, 예컨대 하나는 n형이고 다른 하나는 p형이다.
도 1a에서의 예시의 경우, 반도체 구조체(101)는 게이트 구조(140~144)와 게이트 비아(GV0~GV7)를 더 포함한다. 예시의 간략화를 위해, 게이트 구조(140~144)와 게이트 비아(GV0~GV7)만이 도 1a에 도시되어 있다. 다양한 수의 게이트 구조 및 게이트 비아는 본원에 있어서 고려되는 범위 내에 있다.
게이트 구조(140~144)는, 도 1a에 도시된 바와 같이, 제1 능동 영역(111), 제2 능동 영역(112) 및 비능동 영역(113) 상에 대응하게 배치된다. 예시를 위해, 게이트 구조(140~144)는 병렬로 배치되어 있고, 제1 능동 영역(111), 비능동 영역(113) 및 제2 능동 영역(112) 위에서 종방향으로 연장되어 있다.
게이트 비아(GV0~GV7)는, 도 1a에 도시된 바와 같이, 게이트 구조(140~144) 상에 대응하게 배치된다. 몇몇 실시형태에서, 게이트 비아(GV0~GV7)는 게이트 구조(140~144)에 대응하게 전기적으로 연결된다.
몇몇 실시형태에서, 적어도 하나의 게이트 비아(GV0~GV7)는, 제1 능동 영역(111), 제2 능동 영역(112), 및/또는 비능동 영역(113)의 위에 배치되어 있다. 도 1a에서의 예시의 경우, 게이트 비아(GV0, GV1, GV7)는 비능동 영역(113) 위에 배치되어 있고; 게이트 비아(GV2, GV4, GV6)는 제1 능동 영역(111) 위에 배치되어 있으며; 게이트 비아(GV3, GV5)는 제2 능동 영역(112) 위에 배치되어 있다.
몇몇 실시형태에서, 게이트 구조(140-144)는 금속으로 형성된다. 몇몇 다른 실시형태에서, 게이트 구조(140-144)는, 예컨대 전도성 폴리머 재료 또는 그라핀 재료를 비롯한 비금속 전도성 재료로 형성된다.
몇몇 실시형태에서, 게이트 구조들(140, 141, 142, 143, 144) 각각은, 계면 층(도시 생략)과, 상기 계면 층의 위에 있는 폴리실리콘(또는 폴리) 층(도시 생략)을 포함한다. 몇몇 실시형태에서, 게이트 구조(140, 141, 142, 143, 144)는, 게이트 유전체 층(도시 생략)과, 계면 층과 폴리 층의 사이에 배치되는 금속 게이트 층(도시 생략)을 더 포함한다. 몇몇 실시형태에서, 게이트 구조체(140, 141, 142, 143, 144)는 폴리 층 대신에 하나 이상의 금속층을 포함한다. 다양한 실시형태에서, 계면 층은, 예컨대 산화 규소(SiO2) 또는 산질화 규소(SiON)를 비롯한 유전체 재료를 포함하고, 화학적 산화, 열 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD) 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 몇몇 실시형태에서, 폴리실리콘 층은, 예컨대 저압 화학적 기상 증착(LPCVD) 및 플라즈마 강화 CVD(PECVD)를 비롯한 적절한 증착 프로세스에 의해 형성된다. 몇몇 실시형태에서, 게이트 유전체 층은, 예컨대 산화하프늄(HfO2), Al2O3, 산화란탄, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 재료를 비롯한 고유전율 유전체 재료를 이용하고, 게이트 유전체 층은 ALD 및/또는 다른 적절한 방법에 의해 형성된다. 금속 게이트 층은 p형 일 함수 금속 또는 n형 일 함수 금속을 포함하고, CVD, PVD, 및/또는 다른 적절한 프로세스에 의해 증착된다. 예시적인 p형 일 함수 금속으로는, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 그 밖의 적절한 p형 일 함수 재료, 또는 이들의 조합 등이 있다. 예시적인 n형 일 함수 금속으로는, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 그 밖의 적절한 n형 일 함수 재료, 또는 이들의 조합 등이 있다. 하나 이상의 금속 층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 및/또는 다른 적절한 재료를 이용하고; CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성된다. 게이트 구조(140~144)와 연관된 형성 및 재료는 예시를 목적으로 제공된다. 게이트 구조(140~144)와 연관된 다양한 형성 및/또는 재료가 본원에 있어서 고려되는 범위 내에 있다.
도 1a에 예시된 바와 같이, 소스/드레인 접점(130)이 제1 능동 영역(111)과 제2 능동 영역(112) 위에 대응하게 배치된다. 몇몇 실시형태에서, 소스/드레인 접점(130)은, 예시를 위해, 게이트 구조(140~144)로부터, 도 1b에 도시된 스페이서(152) 및 스페이서(134)에 의해 이격되어 있다. 도 1a에서의 예시의 경우, 게이트 구조들(140~144) 중 인접한 2개의 게이트 구조의 사이에서, 제1 능동 영역(111) 위에 하나의 소스/드레인 접점(130)이, 그리고 제2 능동 영역(112) 위에 하나의 소스/드레인 접점(130)이 배치된다.
몇몇 실시형태에서, 반도체 구조체(101)는 소스/드레인 비아(SDV)를 더 포함한다. 소스/드레인 비아(SDV)는 소스/드레인 접점(130)과 전기적으로 연결된다. 소스/드레인 비아(SDV)는, 도 1a에 도시된 바와 같이 제1 능동 영역(111)과 제2 능동 영역(112) 위에 대응하게 배치된다. 몇몇 실시형태에서, 게이트 비아(GV0~GV7)와 소스/드레인 비아(SDV)는 반도체 구조체(101)의 다른 부분에 있는 비아(도시 생략)에 연결된다. 몇몇 다른 실시형태에서, 게이트 비아(GV0~GV7)와 소스/드레인 비아(SDV)는, 반도체 디바이스를 형성하기 위하여, 반도체 구조체(101)의 다른 층에 있는 전도성 피처(도시 생략), 예를 들어 금속 상호 접속부 등을 통해 연결된다.
예시의 간략화를 위해, 단지 수 개의 참조부호 "SDV"만이 도 1a에 표시되어 있지만, 도 1a에 도시된 유사한 요소들도 또한 소스/드레인 비아(SDV)라 지칭된다. 또한, 전술한 용어 "소스/드레인"은, 소스 영역 또는 드레인 영역일 수 있는 영역을 지칭한다.
도 1b는 본원의 몇몇 실시형태에 따른, 도 1a의 반도체 구조체의 "A-A"선을 따라 취한 단면도이다. 도 1a의 실시형태에 관하여, 도 1b의 유사한 요소들은 이해의 용이함을 위해 동일한 참조 번호로 표시된다.
도 1a 및 도 1b를 참조해 보면, 몇몇 실시형태에서, 스페이서(152)는 게이트 구조(140~144) 둘레에 형성된다. 도 1b에서의 예시의 경우, 스페이서(152)는 게이트 구조(141~143) 둘레에 형성되고, 스페이서(134)는 소스/드레인 접점(130) 둘레에 형성된다. 스페이서(152)와 스페이서(134)는 게이트 구조(141~143)와 대응 소스/드레인 접점(130) 사이에 배치된다. 몇몇 실시형태에서, 스페이서(152)는, 예컨대 산화 규소, 질화 규소, 산질화 규소, 다른 유전체 재료, 및/또는 이들의 조합을 비롯한 유전체 재료를 포함한다.
몇몇 실시형태에서, 도 1b에서의 예시의 경우, 게이트 개방부(153)가 게이트 구조(141, 143) 위에 배치된다. 몇몇 실시형태에서, 게이트 개방부(153)는 게이트 구조(141-143) 상에 개구를 형성하기 위한 중간 생산물이다. 게이트 개방부(153)가 제거된 후에, 게이트 구조(141~143)는 노출될 수 있다. 도 1b에서의 예시의 경우, 도 1b에 도시되어 있지 않은 게이트 구조(142) 위의 게이트 개방부가, 게이트 비아(GV2)를 수용하기 위해 에칭 및 제거된다. 몇몇 실시형태에서, 게이트 개방부(153)는, 예컨대 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합, 또는 다른 적절한 재료를 비롯한 금속으로 형성된다. 몇몇 실시형태에서, 게이트 개방부(153)는 또한 "자기-정렬 접점(SAC)"으로 지칭되고, 자기-정렬 형성 프로세스에 의해 형성된다.
도 1a에 도시된 반도체 구조체(101)의 레이아웃은 트랜지스터의 게이트, 소스 및 드레인의 분포를 예시한다. 각각의 트랜지스터에는, 2개의 소스/드레인 접점(130)이 형성되고, 상기 2개의 소스/드레인 접점(130) 사이에 게이트 구조(140~144)의 1개의 대응 게이트 구조가 형성된다.
도 1b에 예시된 바와 같이, 예시를 위해, 도 1b에서 제1 능동 영역(111)의 대응하는 부분에 형성되는 소스/드레인 영역(131)이 존재한다. 소스/드레인 접점(130)은 소스/드레인 영역(131) 위에 배치된다. 이에 따라, 제2 능동 영역(112)에 형성되는 소스/드레인 영역(131)이 또한 존재하는데, 예시의 간략화를 위해, 도면에는 도시되어 있지 않다. 몇몇 실시형태에서, 도 1b에 예시된 바와 같이, 예시를 위해, 도 1b에서 소스/드레인 영역(131) 둘레에, 그리고 제1 능동 영역(111)의 대응하는 부분에, 형성되는 저농도로 도핑된 확산(LDD) 영역(132)이 존재한다.
도 1b를 참조해 보면, 반도체 구조체(101)는 몇몇 실시형태에서 소스/드레인 접점(130) 위에 접점 보호 층(154)을 더 포함한다. 접점 보호 층(154)은, 제조 프로세스 동안에, 소스/드레인 접점(130)이, 예시를 위해 도 1b에서 참조 부호 GV2로 표시된 게이트 비아에, 우발적으로 연결되는 것을 막도록 형성된다. 몇몇 실시형태에서, 접점 보호 층(154)은 유전체 재료를 포함한다. 여러 실시형태에서, 접점 보호 층(154)은 산화 티타늄(TiO2), 산화 규소(SiO2), 산질화 규소(SiON), 질화 규소(SiN3), 이들의 조합, 또는 다른 적절한 재료로 형성된다.
몇몇 실시형태에서, 접점 보호 층(154)의 두께는 게이트 구조(140~144) 중 적어도 하나의 높이와 상이하다. 도 1b에서의 예시의 경우, 접점 보호 층(154)은 두께 "H2"를 갖도록 형성되고, 게이트 구조(140~144) 각각은 높이 "H1"를 갖는다. 몇몇 실시형태에서는, 전기 절연 기능을 보장하기 위해, 두께(H2)가 높이(H1)의 적어도 0.2배이다. 몇몇 다른 실시형태에서, 너무 많은 공간을 차지하는 것을 방지하기 위하여, 및/또는 두께(H2)에 의해 유발되는 높은 커패시턴스에 기인한 지연 시간의 증가를 방지하기 위하여, 두께(H2)는 높이(H1)의 1.7 배 이하이다. 대안적인 실시형태에서, 접점 보호 층(154)의 두께(H2)는 게이트 구조(140~144)의 높이(H1)의 약 0.2배 내지 약 1.7배이다. 다른 실시형태에서, 두께(H2)는 높이(H1)의 약 0.2배 내지 약 1.5배이다.
도 1b에서의 예시의 경우, 반도체 구조체(101)는 몇몇 실시형태에서 층간 유전체(ILD) 층(150)을 더 포함한다. 게이트 비아(GV2)는 ILD 층(150)을 관통하는 개구에 형성된다. 이러한 구성에서, 게이트 비아(GV2)는 반도체 구조체(101)의 다른 단자들과 게이트 구조(142)의 사이에 접속을 제공한다. 몇몇 실시형태에서, ILD 층(150)은, 예컨대 산화 규소(SiO2), 산질화 규소(SiON), 질화 규소(SiN3), 및/또는 다른 적절한 유전체 재료를 비롯한 유전체 재료를 포함한다.
몇몇 실시형태에서, 반도체 구조체(101)는 배리어 층(151)을 더 포함한다. 도 1b에서의 예시의 경우, 배리어 층(151)은, 전술한 바와 같이 게이트 비아(GV2)가 배치되는 개구의 측벽에 형성된다. 배리어 층(151)은, 게이트 비아(GV2)의 재료가 ILD 층(150)으로 확산되는 것을 방지하도록, 게이트 비아(GV2)와 ILD 층(150)의 사이에 형성된다.
몇몇 실시형태에서, 로컬 상호 접속부(LIC)가, 게이트 구조(140~144) 중 인접한 2개의 게이트 구조들 사이에서, 비능동 영역(113) 위에 배치된다. 도 1a에서의 예시의 경우, 로컬 상호 접속부(LIC)는 게이트 구조들(142, 143)의 사이에 배치된다. 로컬 상호 접속부(LIC)는, 도 1a에 예시된 바와 같이, 제1 능동 영역(111)과 제2 능동 영역(112) 위에 따로따로 배치되는 2개의 상반 관계의 대응 소스/드레인 접점(130)에 전기적으로 연결된다.
몇몇 실시형태에서, 로컬 상호 접속부(LIC)는 전술한 바와 같은 대응 소스/드레인 접점(130)을 종방향으로 연장시킴으로써 형성된다. 도 1a에서의 예시의 경우, 제1 능동 영역(111) 위에 배치되는 대응 소스/드레인 접점(130)은, 제2 능동 영역(112)을 향해 종방향으로 연장되어, 비능동 영역(113) 위에 로컬 상호 접속부(LIC)를 형성한다. 별법으로서, 제2 능동 영역(112) 위에 배치되는 대응 소스/드레인 접점(130)은, 제1 능동 영역(111)을 향해 종방향으로 연장되어, 비능동 영역(113) 위에 로컬 상호 접속부(LIC)를 형성한다. 달리 말하면, 대응 제1 능동 영역(111)과 대응 제2 능동 영역(112) 위에 배치되는 소스/드레인 접점(130)은 서로 연결된다.
몇몇 실시형태에서, 대응 제1 능동 영역(111)과 대응 제2 능동 영역(112) 위의 소스/드레인 접점(130)을 상호 접속하도록, 로컬 상호 접속부(LIC)가 도 1a의 간극(GP1)에 형성된다. 도 1a에서의 예시의 경우, 간극(GP1)은 비능동 영역(113) 위에서 게이트 구조들(142, 143) 사이에 위치해 있다. 비능동 영역(113) 위에서 게이트 구조(142, 143) 상에 배치되는 게이트 비아가 존재하지 않으므로, 간극(GP1)에 배치되는 로컬 상호 접속부(LIC)는 이웃하는 게이트 구조(142, 143) 상의 어떠한 게이트 비아에 대해서도 인접하지 않는다.
도 2a는 본원의 몇몇 다른 실시형태에 따른 반도체 구조체(102)의 개략적인 레이아웃의 평면도이다. 도 2b는 본원의 몇몇 실시형태에 따른, 도 2a의 반도체 구조체(102)의 "B-B"선을 따라 취한 단면도이다. 도 1a 및 도 1b의 실시형태에 관하여, 도 2a 및 도 2b의 유사한 요소들은 이해의 용이함을 위해 동일한 참조 번호로 표시된다. 본원에 거론되는 반도체 구조체(102)는 예시를 목적으로 제공된다.
도 1a의 반도체 구조체(101)와 비교하여, 몇몇 실시형태에서는, 도 2a의 반도체 구조체(102)가, 예시를 위해, 제1 능동 영역(111)과 제2 능동 영역(112)이 없이, 핀 구조(FIN1, FIN2, FIN3, FIN4)를 비롯한 핀 구조를 더 포함한다. 도 2a에서는, 예시의 간략화를 위해, 핀 구조(FIN1, FIN2, FIN3, FIN4)가 도 2a에 도시되어 있고, 반도체 구조체(102)에서 구현되는 다양한 수의 핀 구조가 본원에 있어서 고려되는 범위 내에 있다.
몇몇 실시형태에서, 핀 구조(FIN1, FIN2, FIN3, FIN4) 중 적어도 하나는, 예컨대 실리콘, 실리콘-게르마늄 등을 포함하는 재료로 형성된다. 핀 구조(FIN1, FIN2, FIN3, FIN4)를 형성하기 위한 다양한 재료는, 본원에 있어서 고려되는 범위 내에 있다.
도 2a 및 도 2b에서의 예시의 경우, 게이트 구조(141) 아래의 핀 구조(FIN2)는, 게이트 구조(140)가 배치되는 곳으로부터, 게이트 구조(142)가 배치되는 곳으로 연장된다. 게이트 구조(141) 및 소스/드레인 접점(130A, 130B)은, 핀 구조(FIN2)를 갖는 핀 전계 효과 트랜지스터(FinFET)를 구현하도록 배치된다.
도 2b에서의 대응하는 예시의 경우, 핀 구조(FIN2)가 기판(114) 상에 배치된다. 얕은 트렌치 격리(STI) 층(160)이 또한 기판(114) 상에 배치되고 핀 구조(FIN2) 둘레에 위치된다. 에피택셜 소스/드레인 층(161)이 소스/드레인 접점(130A)과 핀 구조(FIN2) 사이에 배치된다. 다른 에피택셜 소스/드레인 층(162)이 소스/드레인 접점(130B)과 핀 구조(FIN2) 사이에 배치된다.
몇몇 실시형태에서, 핀 구조(FIN2)를 수용하는 영역은 능동 영역으로서 간주된다. 이에 상응하게, 핀 구조(FIN1, FIN3, FIN4)를 수용하는 영역은 능동 영역으로서 간주된다. 도 2a에서의 대응하는 예시의 경우, 핀 구조(FIN1~FIN4) 중 어느 것도 배치되어 있지 않은 영역에, 비능동 영역(113)이 위치해 있다. 몇몇 실시형태에서, 소스/드레인 접점(130, 130A~130H)은 도 2a에 도시된 바와 같이 비능동 영역(113) 위로 연장되지 않는다.
도 2a에서의 예시의 경우, 게이트 구조(142) 아래의 핀 구조(FIN1)는, 게이트 구조(141)가 배치되는 곳으로부터, 게이트 구조(143)가 배치되는 곳으로 연장된다. 게이트 구조(142) 및 소스/드레인 접점(130B, 130F)은, 핀 구조(FIN1)를 갖는 핀 전계 효과 트랜지스터(FinFET)를 구현하도록 배치된다. 도 2a에 있어서의, 게이트 구조(141) 아래의 핀 구조(FIN3)는, 게이트 구조(140)가 배치되는 곳으로부터, 게이트 구조(142)가 배치되는 곳으로 연장된다. 게이트 구조(141) 및 소스/드레인 접점(130G, 130H)은, 핀 구조(FIN3)를 갖는 다른 FinFET를 구현하도록 배치된다. 도 2a에 있어서의, 게이트 구조(143) 아래의 핀 구조(FIN4)는, 게이트 구조(142)가 배치되는 곳으로부터, 게이트 구조(144)가 배치되는 곳으로 연장된다. 게이트 구조(143) 및 소스/드레인 접점(130D, 130E)은, 핀 구조(FIN4)를 갖는 다른 FinFET를 구현하도록 배치된다.
몇몇 실시형태에서, 로컬 상호 접속부(LIC)가 도 2a에서 비능동 영역(113) 위에 배치된다. 도 2a에서의 예시의 경우, 로컬 상호 접속부(LIC)는 게이트 구조들(142, 143) 사이에 배치되어, 비능동 영역(113)의 양측에 위치해 있는 소스/드레인 접점(130F)과 소스/드레인 접점(130D)을 접속시킨다.
본원에 거론되는 반도체 구조체가 구현되는 디바이스는 예시를 목적으로 제공된다. 본원에 거론되는 반도체 구조체가 구현되는 다양한 디바이스들은, 본원에 있어서 고려되는 범위 내에 있다. 예컨대, 본원에 거론되는 반도체 구조체는, 평면 FET, 3차원 디바이스, 예컨대 이중 게이트 FET, FinFET, 삼중 게이트 FET, 오메가 FET, 게이트 올 어라운드(GAA) 디바이스, 및 수직 GAA 디바이스 등을 포함하는 다중 게이트 디바이스에서 구현될 수 있다.
여러 실시형태에서, 도 1a의 반도체 구조체(101) 및/또는 도 2a의 반도체 구조체(102)에 로컬 상호 접속부(LIC)를 배치 또는 형성하는 시기 및/또는 위치를 입증하기 위하여, 본원의 이하의 단락에서, 몇몇 가이드라인이 제공된다.
도 3은 4개의 트랜지스터(T1, T2, T3, T4)의 교차-결합 커플링 구조(CPS)를 보여주는 개략도이다. 몇몇 실시형태에서, 도 3에 도시된 교차 결합 구조(CPS)는, 예컨대 멀티플렉서, 메모리, 디코더, 또는 임의의 등가의 논리 회로를 비롯한 몇몇 전자 회로에 이용된다. 도 3에 도시된 바와 같이, 트랜지스터(T1, T2)의 소스/드레인 접점은 노드(ND1)에 연결되고, 트랜지스터(T3, T4)의 소스/드레인 접점은 노드(ND2)에 연결된다. 2개의 노드(ND1, ND2)는, 예시를 위해, 전술한 바와 같은 로컬 상호 접속부(LIC)에 의해 서로 연결되어 있다.
전술한 교차 결합 구조(CPS)를 구현하기 위하여, 도 1a 및 도 2a의 예시용 로컬 상호 접속부(LIC)를 배치하는지의 여부가 결정된다. 몇몇 실시형태에서, 로컬 상호 접속부(LIC)를 배치하는지의 여부를 결정하기 위한 제1 가이드라인이 제공된다. 제1 가이드라인을 따를 때, 도 1a의 예시용 로컬 상호 접속부(LIC)가, 도 3의 교차 결합 구조(CPS)를 실현하기 위하여 배치될 수 있다. 제1 가이드라인은 도 4a~도 4e의 실시형태를 참조로 하여 이하에서 설명된다.
도 4a~도 4e는 각각 본원의 다양한 실시형태에 따른, 도 1a의 반도체 구조체(101)의 일부분에 대응하는 반도체 구조체의 개략적인 레이아웃의 평면도이다. 도 1a 및 도 3의 실시예에 관하여, 도 4a~도 4e의 유사한 요소들은 이해의 용이함을 위해 동일한 참조 번호로 표시된다. 도 4a~도 4e는, 제1 가이드라인을 따를 때, 적어도 하나의 로컬 상호 접속부가 배치되는 실시형태를 보여준다.
도 4a에 도시된 바와 같이, 게이트 비아(GV2, GV4)는 제1 능동 영역(111) 위에 배치되어 있고, 게이트 비아(GV3, GV5)는 제2 능동 영역(112) 위에 배치되어 있다. 게이트 비아(GV2, GV3)는 게이트 구조(142)와 연결된다. 게이트 비아(GV4, GV5)는 게이트 구조(143)와 연결된다. 로컬 상호 접속부(LIC1)는, 도 4a에서의 예시의 경우, 제1 능동 영역(111), 제2 능동 영역(112) 및 게이트 구조(142, 143)에 의해 획정되는 영역에 배치된다.
도 4a에서의 예시의 경우, 게이트 비아(GV2~GV5)는 서로 정렬되어 있지 않다. 게이트 비아(GV2)와 게이트 비아(GV3)는 그 사이에 피치(Pa)를 갖는다. 게이트 비아(GV4)와 게이트 비아(GV5)는 그 사이에 피치(Pb)를 갖는다. 몇몇 실시형태에서, 피치(Pa)는 피치(Pb)와 동일하다. 여러 실시형태에서, 피치(Pa)는 약 0.7*Pb 내지 약 1.3*Pb의 범위인데, 이는 몇몇 실시형태에서 피치(Pa)가 피치(Pb)와 실질적으로 동일하다는 것을 나타낸다.
제1 가이드라인과 관련하여, 제1 가이드라인에서 따라야 할 3가지 조건이 존재한다. 3가지 조건이 충족된 경우, 로컬 상호 접속부(LIC1)의 형성이 허용된다. 제1 가이드라인의 제1 조건은, 비능동 영역(113)의 외측에 배치되는 적어도 하나의 게이트 비아가 존재한다는 것이다. 도 4a의 예시의 경우, 게이트 비아(GV2~GV5)는 비능동 영역(113)의 외측에 배치된다. 제1 가이드라인의 제2 조건은, 주위에 로컬 상호 접속부(LCI1)가 형성되는 비능동 영역(113) 위에, 게이트 비아가 존재하지 않는 것이다. 도 4a의 예시의 경우, 비능동 영역(113) 위에서, 게이트 구조(142/143) 상에 게이트 비아가 존재하지 않는다. 제1 가이드라인의 제3 조건은, 로컬 상호 접속부(LC1)의 양측 상의 게이트 비아들 사이의 피치가 실질적으로 동일하다는 점이다. 도 4a의 예시의 경우, 게이트 비아(GV2)와 게이트 비아(GV3) 사이의 피치(Pa)는, 게이트 비아(GV4)와 게이트 비아(GV5) 사이의 피치(Pb)와 실질적으로 동일하다.
게이트 비아(GV2~GV5)의 전술한 분포 및 구성과, 피치들(Pa, Pb) 사이의 관계는, 몇몇 실시형태에서 제1 가이드라인으로 여겨진다. 제1 가이드라인을 따를 때에, 도 4a에서 참조 부호 LIC1로 표시된 로컬 상호 접속부는, 제1 능동 영역(111)과 제2 능동 영역(112) 위의 대응 소스/드레인 접점들(130)을 접속하기 위하여, 전술한 바와 같은 영역에 배치되는 것으로 결정된다.
몇몇 실시형태에서, 서로 다른 게이트 비아들을 통해 전송된 전기 신호들을 격리시키기 위해, 분리 스페이서(CPO1)가 배치된다. 도 4a에서의 예시의 경우, 분리 스페이서(CPO1)는 게이트 구조(142) 상에 배치되고, 게이트 비아들(GV2, GV3) 사이에 배치된다. 분리 스페이서(CPO1)를 이용함으로써, 게이트 비아(GV2)를 통해 전송된 전기 신호는, 게이트 비아(GV3)를 통해 전송된 전기 신호로부터 격리된다.
몇몇 실시형태에서, 서로 다른 게이트 비아들을 통해 전송된 전기 신호들을 격리시키기 위해, 분리 스페이서(CPO2)가 또한 배치된다. 예시를 위해, 분리 스페이서(CPO2)는 게이트 구조(143) 상에 배치되고, 게이트 비아들(GV4, GV5) 사이에 배치된다. 분리 스페이서(CPO2)를 이용함으로써, 게이트 비아(GV4)를 통해 전송된 전기 신호는, 게이트 비아(GV5)를 통해 전송된 전기 신호로부터 격리된다. 몇몇 실시형태에서, 적어도 하나의 분리 스페이서(CPO1, CPO2)는 유전체 재료로 형성된다. 몇몇 실시형태에서, 분리 스페이서(CPO1, CPO2)는, 반도체 제조 절차 동안의 중간 생산물이고 반도체 회로의 최종 제품에는 존재하지 않는 폴리 커팅 층이다.
도 4a에 예시된 바와 같이, 도 3의 교차 결합 구조(CPS)에 대응하는 교차 결합 구조(CPS)가 형성된다. 몇몇 실시형태에서, 도 3의 트랜지스터(T1~T4)를 포함하는 교차 결합 구조(CPS)가 도 4a의 실시형태에 의해 구현된다. 여러 실시형태에서, 도 3의 트랜지스터(T1~T4)를 포함하는 교차 결합 구조(CPS)가 또한, 도 4b~도 4e를 참조로 하여 이하에 예시되는 실시형태들에 의해 구현된다.
도 4a의 예시의 경우에 대해 트랜지스터(T1~T4)의 형태를 아래에서 논의한다. 트랜지스터(T1)는, 제1 능동 영역(111) 위에, 2개의 소스/드레인 접점(130), 게이트 구조(142) 및 게이트 비아(GV2)를 포함한다. 트랜지스터(T2)는, 제1 능동 영역(111) 위에, 2개의 소스/드레인 접점(130), 게이트 구조(143) 및 게이트 비아(GV4)를 포함한다. 트랜지스터(T3)는, 제2 능동 영역(112) 위에, 2개의 소스/드레인 접점(130), 게이트 구조(142) 및 게이트 비아(GV3)를 포함한다. 트랜지스터(T4)는, 제2 능동 영역(112) 위에, 2개의 소스/드레인 접점(130), 게이트 구조(143) 및 게이트 비아(GV5)를 포함한다. 도 4a에 예시된 바와 같이, 트랜지스터(T1, T2)는 도 3의 노드(ND1)에 대응하는 1개의 소스/드레인 접점(130)을 공유하고, 트랜지스터(T3, T4)는 도 3의 노드(ND2)에 대응하는 1개의 소스/드레인 접점(130)을 공유한다.
도 3에 예시된 바와 같이 노드들(ND1, ND2)을 접속하기 위하여, 도 4a의 로컬 상호 접속부(LIC1)가 전술한 바와 같이 배치된다. 트랜지스터(T1, T3)의 게이트와 트랜지스터(T2, T4)의 게이트를 격리하기 위하여, 도 4a의 분리 스페이서(CPO1, CPO2)가 전술한 바와 같이 배치된다. 몇몇 실시형태에서, 도 4a의 분리 스페이서(CPO1), 분리 스페이서(CPO2) 및 로컬 상호 접속부(LIC1)는, 3개의 접촉형 폴리 피치(3-CPP)를 나타내는 폭(WD) 내에, 교차 결합 구조(CPS)를 구성하도록 배치된다.
도 4b에 도시된 바와 같이, 게이트 비아(GV2~GV5)의 형태 및 피치들(Pa, Pb) 사이의 관계는, 도 4a에 도시된 것과 유사하다. 이상의 설명에 기초하여, 제1 가이드라인을 또한 따른다.
도 4a의 실시형태와 비교하여, 도 4b의 게이트 비아(GV2~GV5)의 위치는, 도 4a의 게이트 비아(GV2~GV5)의 위치와 다르다. 예시를 위해, 도 4a에 예시된 것과 비교해 보면, 게이트 비아(GV2, GV3)의 위치는 도 4b의 상단을 향해 이동되어 있고, 게이트 비아(GV4, GV5)의 위치는 도 4b의 하단을 향해 이동되어 있다.
도 4b에서, 게이트 비아(GV2, GV3) 사이의 피치(Pa)는, 몇몇 실시형태에서 여전히 게이트 비아(GV4, GV5) 사이의 피치(Pb)와 동일하거나, 또는 전술한 바와 같이 몇몇 다른 실시형태에서 여전히 피치(Pb)와 실질적으로 동일하다.
제1 가이드라인을 따름으로써, 로컬 상호 접속부(LIC1)는 또한, 제1 능동 영역(111)과 제2 능동 영역(112)의 대응 소스/드레인 접점(130)을 접속하도록, 도 4b에서의 예시의 경우, 제1 능동 영역(111), 제2 능동 영역(112) 및 게이트 구조(142, 143)에 의해 획정되는 대응 영역에 배치될 수 있다.
도 4c에 도시된 바와 같이, 게이트 비아(GV2~GV5)의 분포 및 형태와, 피치들(Pa, Pb) 사이의 관계는, 도 4a에 도시된 것과 유사하다. 이상의 설명에 기초하여, 제1 가이드라인을 또한 따른다.
도 4a의 실시형태와 비교해 보면, 도 4c에서 추가적인 로컬 상호 접속부(LIC2)가 배치된다. 예시를 위해, 로컬 상호 접속부(LIC2)는, 제1 능동 영역(111), 제2 능동 영역(112) 및 게이트 구조(141, 142)에 의해 획정되는 영역에 배치된다. 로컬 상호 접속부(LIC2)는, 제1 능동 영역(111)과 제2 능동 영역(112) 위의 대응 소스/드레인 접점들(130)을 접속하도록 배치된다.
도 4d에 도시된 바와 같이, 게이트 비아(GV2~GV5)의 분포 및 형태와, 피치들(Pa, Pb) 사이의 관계는, 도 4c에 도시된 것과 유사하다. 이상의 설명에 기초하여, 제1 가이드라인을 또한 따른다.
도 4c의 실시형태와 비교해 보면, 로컬 상호 접속부(LIC2)가 없고, 도 4d에서 추가적인 로컬 상호 접속부(LIC3)가 배치된다. 예시를 위해, 로컬 상호 접속부(LIC3)는, 제1 능동 영역(111), 제2 능동 영역(112) 및 게이트 구조(143, 144)에 의해 획정되는 영역에 배치된다. 로컬 상호 접속부(LIC3)는, 제1 능동 영역(111)과 제2 능동 영역(112) 위의 대응 소스/드레인 접점들(130)을 접속하도록 배치된다.
도 4e에 도시된 바와 같이, 게이트 비아(GV2~GV5)의 분포 및 형태와, 피치들(Pa, Pb) 사이의 관계는, 도 4d에 도시된 것과 유사하다. 이상의 설명에 기초하여, 제1 가이드라인을 또한 따른다.
도 4c 및 도 4d의 실시형태와 비교하면, 도 4e의 실시형태는 도 4c에 예시된 로컬 상호 접속부(LIC2)를 포함하고, 또한 도 4d에 예시된 로컬 상호 접속부(LIC3)를 포함한다.
이상의 설명에 기초하여, 도 4a~도 4e의 실시형태는 도 3의 교차 결합 구조(CPS)에 대응하는 레이아웃을 배치하는 것과 관련이 있는 제1 가이드라인을 입증한다.
도 5는 본원의 몇몇 다른 실시형태에 따른 반도체 구조체(103)의 개략적인 레이아웃의 평면도이다. 도 1a의 실시형태에 관하여, 도 5의 유사한 요소들은 이해의 용이함을 위해 동일한 참조 번호로 표시된다.
도 5에서의 예시의 경우, 소스/드레인 접점(130a, 130c)은 제1 능동 영역(111) 위에 배치되어 있고, 소스/드레인 접점(130b, 130d)은 제2 능동 영역(112) 위에 배치되어 있다. 게이트 구조(141, 142)는 양자 모두, 제1 능동 영역(111), 제2 능동 영역(112) 및 비능동 영역(113) 상에 배치된다. 게이트 비아(GV8, GV9)는 제1 능동 영역(111) 위에 배치된다.
도 5에서, 제1 능동 영역(111) 위의 소스/드레인 접점(130a, 130c)은, 비능동 영역(113)에 의해 제2 능동 영역(112) 위의 소스/드레인 접점(130b, 130d)으로부터 이격되어 있다. 몇몇 실시형태에서, 소스/드레인 접점(130a)은 커넥터(171)를 통해 하이-레벨 상호 접속부(161)에 연결되고, 소스/드레인 접점(130b)은 커넥터(172)를 통해 하이-레벨 상호 접속부(161)에 연결된다. 따라서, 소스/드레인 접점(130a, 130b)은, 커넥터(171), 하이-레벨 상호 접속부(161) 및 커넥터(172)를 통해 서로 연결된다. 몇몇 실시형태에서, 하이-레벨 상호 접속부(161)는 메탈 원(M1) 층에 형성된다. 몇몇 실시형태에서, 커넥터(171, 172)는 각각 접점이고, 메탈 원(M1) 층과는 상이한 층에 형성된다. 몇몇 실시형태에서, 각각의 커넥터(171, 172)는, 각각의 소스/드레인 접점들(130a, 130b)과, 메탈 원(M1) 층인 하이-레벨 상호 접속부(161) 사이에 배치되는 비아이다.
도 5에 도시된 바와 같이, 몇몇 다른 실시형태에서, 소스/드레인 접점(130c)은 커넥터(173)를 통해 하이-레벨 상호 접속부(162)에 연결되고, 소스/드레인 접점(130d)은 커넥터(174)를 통해 하이-레벨 상호 접속부(162)에 연결된다. 따라서, 소스/드레인 접점(130c, 130c)은, 커넥터(173), 하이-레벨 상호 접속부(162) 및 커넥터(174)를 통해 서로 연결된다. 몇몇 실시형태에서, 하이-레벨 상호 접속부(162)는 메탈 원(M1) 층에 형성된다. 몇몇 실시형태에서, 커넥터(173, 174)는 각각 접점이고, 메탈 원(M1) 층과는 상이한 층에 형성된다.
도 6은 본원의 대안적인 실시형태에 따른 반도체 구조체(104)의 개략적인 레이아웃의 일부분의 평면도이다. 도 5의 실시형태에 관하여, 도 6의 유사한 요소들은 이해의 용이함을 위해 동일한 참조 번호로 표시된다. 몇몇 실시형태에서, 도 6에 도면 부호 LIC4로 표시된 로컬 상호 접속부를 배치하는지의 여부를 결정하기 위한 제2 가이드라인이 제공된다. 도 6은, 제2 가이드라인을 따를 때, 로컬 상호 접속부(LIC4)가 배치되는 몇몇 실시형태를 보여준다. 도 5의 실시형태와 비교하면, 도 6의 실시형태는, 커넥터(173, 174) 없이, 로컬 상호 접속부(LIC4)를 갖도록 구성되어 있다.
몇몇 실시형태에서, 도 6의 게이트 비아(GV9) 및 게이트 구조(142)는, 예컨대 높은 시스템 전압(VDD), 낮은 시스템 전압(VSS), 접지 전압(GND) 등을 포함하는 고정 전압을 받아들이도록 구성되어 있다.
고정 전압을 받아들이기 위한 게이트 비아(GV9)의 전술한 분포와, 게이트 비아(GV9)의 형태는, 예시를 위해, 소스/드레인 접점(130c, 130d)을 연결하는 로컬 상호 접속부(LIC4)를 구현하도록 제2 가이드라인을 따른다. 제2 가이드라인을 따름으로써, 로컬 상호 접속부(LIC4)는, 도 6에서의 예시의 경우, 제1 능동 영역(111), 제2 능동 영역(112), 및 게이트 구조(141, 142)에 의해 획정되는 영역에 배치되도록 결정된다.
도 6에 예시된 레이아웃의 분포 및 형태는 예시를 목적으로 제공된다. 도 6의 레이아웃의 다양한 분포 및 형태는 본원에 있어서 고려되는 범위 내에 있다. 예컨대, 여러 실시형태에서, 도 6의 실시형태는 또한 게이트 비아(GV9) 없이 구성된다. 이러한 실시형태에서, 게이트 구조(142)는 플로팅 게이트로서 부동화되도록 구성된다. 게이트 비아(GV8)의 분포와, 플로팅 게이트로서의 게이트 구조(142)의 형태는 또한, 전술한 바와 같은 영역에 로컬 상호 접속부(LIC4)를 구현하기 위해 제2 가이드라인을 따른다. 도 5의 레이아웃을 이용하는 반도체 구조체(103)와 비교해 보면, 로컬 상호 접속부(LIC4)의 경우, 도 6의 반도체 구조체(104)에 필요한 커넥터가 더 적다. 몇몇 실시형태에서, "부동화"는 또한, 플로팅 전압을 갖는 것을 지칭하거나, 다른 비부동화 도체에 전기적으로 접속되어 있지 않은 것을 지칭한다.
몇몇 실시형태에서, 도 6의 로컬 상호 접속부(LIC4)를 배치하는지의 여부를 결정하기 위한 제3 가이드라인이 또한 제공된다. 몇몇 실시형태에서, 제3 가이드라인의 경우, 도 6의 소스/드레인 접점(130a~130d)이 표준 셀의 출력 드레인이면, 로컬 상호 접속부(LIC4)는 금지되거나 및/또는 배치되지 않는다. 몇몇 실시형태에서, 표준 셀은, 예컨대 인버터 셀, NAND 게이트 로직 셀, NOR 게이트 로직 셀, 또는 임의의 등가의 셀을 포함한다.
몇몇 기법에서는, 로컬 상호 접속부가 표준 셀의 출력 드레인 주위에 형성되는 경우, 출력 드레인의 기생 커패시턴스가 증가한다. 기생 커패시턴스가 증가됨으로써, 출력 드레인에의 액세스 속도가 감소된다. 게다가, 출력 드레인이 존재하는 경우, 출력 드레인에 연결되는 액세스 핀이 관련 기법들에서 요구되고, 이에 따라 로컬 상호 접속부를 갖는 전체 반도체 구조체의 크기가 증가된다. 이상의 설명에 기초하여, 제3 가이드라인에 따라, 도 6의 소스/드레인 접점(130a-130d) 중 적어도 하나가 표준 셀의 출력 드레인인 경우, 로컬 상호 접속부(LIC4)는 금지되거나 및/또는 배치되지 않는다.
도 7은 본원의 몇몇 실시형태에 따른 반도체 구조체의 레이아웃의 설계를 위한 방법(700)을 보여주는 흐름도이다. 예시를 위해, 방법(700)은 도 1a, 도 2a, 및 도 4a~도 6의 반도체 구조체의 레이아웃의 설계에 적용된다. 몇몇 실시형태에서, 방법(700)은 반도체 구조체의 레이아웃을 검증 및/또는 조절하는 데 적용된다.
몇몇 실시형태에서, 방법(700)은, 예컨대 집적 회로 설계용 소프트웨어를 구동하는 컴퓨터(도시 생략)를 이용하여 수행된다. 소프트웨어는 배치 및 라우팅의 기능을 갖는 회로 레이아웃 툴을 포함한다. 몇몇 실시형태에서, 컴퓨터는, 예컨대 앞서 설명한 바와 같이 반도체 구조체의 적어도 일부분에 의해 나타내어지는 표준 셀을 저장하기 위한 하드 드라이브를 비롯한 유형 저장 매체(도시 생략)를 포함한다. 몇몇 실시형태에서, 컴퓨터는, 유형 저장 매체로부터 표준 셀을 검색하고, 배치 작업에서 표준 셀과 관련된 레이아웃 및/또는 배치를 수행하는, 처리 유닛(도시 생략)을 포함한다.
도 7에서의 예시의 경우, 방법(700)은, 전술한 바와 같은 로컬 상호 접속부(LIC)가 반도체 구조체에 배치되는지의 여부를 결정하도록 수행된다. 따라서, 방법(700)은 반도체 구조체에 로컬 상호 접속부(LIC)가 없는 것에 기초하여 이하에서 설명된다. 방법(700)은 예시를 목적으로 제공된다. 예컨대, 로컬 상호 접속부(LIC)가 반도체 구조체에 배치된 경우에, 수행되는 방법(700)의 다양한 작업들은, 본원에 있어서 고려되는 범위 내에 있다.
작업 S701에서는, 반도체 구조의 레이아웃이, 예시를 위해, 전술한 바와 같이 컴퓨터에 입력된다. 도 1a에서의 예시의 경우, 반도체 구조체(101)의 레이아웃은, 로컬 상호 접속부(LIC)가 반도체 구조체(101)에 배치되는지의 여부를 결정하기 위해, 입력되어 검증된다.
작업 S702에서는, 제1 능동 영역 또는 제2 능동 영역 위에 배치되는 적어도 하나의 게이트 비아가 존재하는지의 여부가 결정된다. 도 1a에서의 예시의 경우, 제1 능동 영역(111) 또는 제2 능동 영역(112) 위에 배치되는 적어도 하나의 게이트 비아(GV0~GV7)가 존재하는지의 여부가 결정된다. 게이트 비아가 존재하지 않는 경우, 방법(700)의 작업이 종료되는데, 그 이유는 게이트 비아는 경우, 게이트 비아의 분포 및 형태에 관한 가이드라인을 결정하거나 따를 필요가 없기 때문이다. 한편, 게이트 비아가 존재하는 경우, 이어서 작업 S703이 수행된다.
작업 S703에서는, 반도체 구조체의 레이아웃이 전술한 바와 같은 제1 가이드라인과 제2 가이드라인 중 적어도 하나를 따르는지의 여부가 결정된다. 따른다면, 방법(700)의 작업이 종료되는데, 그 이유는 레이아웃이 제1 가이드라인과 제2 가이드라인 중 적어도 하나를 따르는 경우, 레이아웃의 조절 및/또는 재설계가 수행될 필요가 없기 때문이다. 한편, 따르지 않는다면, 이어서 작업 S704가 수행된다.
작업 S704에서, 레이아웃은, 전술한 바와 같은 적어도 하나의 로컬 상호 접속부를, 예컨대 예시를 위해 도 1a의 비능동 영역(113) 위에 추가함으로써 조절 및/또는 재설계된다. 로컬 상호 접속부에 의해, 서로 다른 능동 구역에 있는 소스/드레인 접점들이, 하이-레벨 접속부를 구현하지 않고서도, 비능동 구역을 가로질러 접속된다. 서로 다른 능동 구역에 있는 소스/드레인 접점들을 상호 접속하는 하이-레벨 커넥터를 구현할 필요가 없기 때문에, 반도체 구조체의 크기가 감소될 수 있다.
도 1a에서의 예시의 경우, 반도체 구조체(101)의 레이아웃이 제1 가이드라인을 따르면, 반도체 구조체(101)의 레이아웃은 로컬 상호 접속부(LIC)를 추가함으로써 조절 및/또는 재설계된다. 도 6에서의 다른 예시의 경우, 반도체 구조체(104)의 레이아웃이 제2 가이드라인을 따르면, 반도체 구조체(104)의 레이아웃은 로컬 상호 접속부(LIC4)를 추가함으로써 조절 및/또는 재설계된다.
몇몇 실시형태에서는, 작업 S703에서, 반도체 구조체의 레이아웃이 전술한 바와 같은 제2 가이드라인과 제3 가이드라인 양자 모두를 따르는지의 여부가 또한 결정된다. 따른다면, 방법(700)의 작업이 종료되는데, 그 이유는 전술한 바와 같이 레이아웃이 제2 가이드라인과 제3 가이드라인을 따르는 경우, 로컬 상호 접속부가 금지되거나 및/또는 배치되지 않기 때문이다. 따라서, 작업 S704가 수행될 필요가 없다.
몇몇 실시형태에서, 이하의 작업을 포함하는 방법이 개시된다. 게이트 구조는 반도체 구조체의 기판의 제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 배치된다. 제1 능동 영역과 제2 능동 영역은 비능동 영역에 의해 이격되어 있다. 접점은 제1 및 제2 능동 영역 위에 배치된다. 제1 능동 영역 또는 제2 능동 영역 위에 적어도 하나의 게이트 비아가 배치된다. 적어도 하나의 게이트 비아는 게이트 구조와 전기적으로 연결된다. 적어도 하나의 로컬 상호 접속부가 비능동 영역 위에 선택적으로 배치되어, 제1 능동 영역 위의 접점들 중 적어도 하나를 제2 능동 영역 위의 접점들 중 적어도 하나에 연결시킨다.
또한, 게이트 구조, 접점 및 적어도 하나의 상호 접속부를 포함하는 반도체 구조체가 개시된다. 게이트 구조는 제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 배치된다. 제1 능동 영역과 제2 능동 영역은 비능동 영역에 의해 이격되어 있다. 접점은 제1 능동 영역과 제2 능동 영역 위에 배치된다. 적어도 하나의 로컬 상호 접속부는, 게이트 구조들 중 인접한 2개의 게이트 구조 사이에서, 비능동 영역 위에 배치된다. 로컬 상호 접속부는, 제1 능동 영역에 있는 소스/드레인 접점들 중 제1의 소스/드레인 접점과, 제2 능동 영역에 있는 소스/드레인 접점들 중 제2의 소스/드레인 접점과 전기적으로 연결된다.
이하의 작업을 포함하는 방법이 또한 개시된다. 제1 가이드라인과 제2 가이드라인 중 적어도 하나를 따를 때에, 적어도 하나의 로컬 상호 접속부는 비능동 영역 위에 배치되어, 제1 능동 영역 위의 접점들 중 적어도 하나를, 제2 능동 영역 위의 접점들 중 적어도 하나에 연결하고, 제1 및 제2 능동 영역은 비능동 영역에 의해 이격되어 있다. 제1 가이드라인은, 제1 게이트 비아와 제2 게이트 비아가 제1 게이트 구조와 연결되는 것, 제3 게이트 비아와 제4 게이트 비아가 제2 게이트 구조와 연결되는 것, 제1, 제2, 제3, 또는 제4 게이트 비아 중 적어도 하나가 제1 능동 영역 또는 제2 능동 영역 위에 배치되는 것, 및 제1 게이트 비아와 제2 게이트 비아 사이의 제1 피치가 제3 게이트 비아와 제4 게이트 비아 사이의 제2 피치와 유사한 것을 나타낸다. 제2 가이드라인은, 게이트 구조들 중의 일 게이트 구조가 부동화되도록, 또는 고정 전압을 받아들이도록 구성되어 있다는 것을 나타낸다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 주목해야 할 필요가 있다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 방법으로서,
    반도체 구조체의 기판의 제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 게이트 구조들을 배치하는 단계로서, 상기 제1 및 제2 능동 영역은 상기 비능동 영역에 의해 이격되어 있는 것인 단계;
    상기 제1 및 제2 능동 영역 위에 접점을 배치하는 단계;
    상기 제1 능동 영역 또는 제2 능동 영역 위에 적어도 하나의 게이트 비아를 배치하는 단계로서, 상기 적어도 하나의 게이트 비아는 상기 게이트 구조들에 전기적으로 연결되는 것인 단계; 및
    상기 제1 능동 영역 위의 접점들 중 적어도 하나를, 상기 제2 능동 영역 위의 접점들 중 적어도 하나에 연결하도록, 적어도 하나의 로컬 상호 접속부를 상기 비능동 영역 위에 선택적으로 배치하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    제1 가이드라인을 따를 때에, 상기 적어도 하나의 로컬 상호 접속부를 제1 게이트 구조 또는 제2 게이트 구조에 인접하게 배치하는 것을 포함하고, 제1 가이드라인은, 제1 게이트 비아와 제2 게이트 비아가 제1 게이트 구조와 연결되는 것, 제3 게이트 비아와 제4 게이트 비아가 제2 게이트 구조와 연결되는 것, 제1, 제2, 제3, 또는 제4 게이트 비아 중 적어도 하나가 상기 제1 능동 영역 또는 상기 제2 능동 영역 위에 배치되는 것, 및 상기 제1 게이트 비아와 상기 제2 게이트 비아 사이의 제1 피치가 상기 제3 게이트 비아와 상기 제4 게이트 비아 사이의 제2 피치와 상사(相似) 관계인 것을 나타내는 것인 방법.
  3. 제2항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    상기 제1 능동 영역 위의 제1 접점을 상기 제2 능동 영역 위의 제2 접점에 연결하도록, 상기 적어도 하나의 로컬 상호 접속부를, 상기 게이트 구조들 중 인접한 2개의 게이트 구조들 사이에 배치하는 것을 포함하는 것인 방법.
  4. 제2항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    상기 제1 능동 영역, 상기 제2 능동 영역, 및 상기 게이트 구조들 중의 제1 게이트 구조와 제2 게이트 구조에 의해 획정되는 영역에, 하나의 로컬 상호 접속부를 배치하는 것을 포함하는 것인 방법.
  5. 제2항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    상기 제1 능동 영역과 상기 제2 능동 영역 위의 접점들의 제1 쌍을 서로 연결하도록, 제1 로컬 상호 접속부를, 상기 게이트 구조들 중 인접한 2개의 게이트 구조들 사이에 배치하는 것; 및
    상기 제1 능동 영역과 상기 제2 능동 영역 위의 접점들의 제2 쌍을 서로 연결하도록, 제2 로컬 상호 접속부를, 상기 게이트 구조들 중 인접한 2개의 게이트 구조들 사이에 배치하는 것을 포함하는 것인 방법.
  6. 제2항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    복수 개의 로컬 상호 접속부를, 상기 게이트 구조들 중 2개의 대응 게이트 구조들 사이에 각각 배치하는 것을 포함하고;
    상기 복수 개의 로컬 상호 접속부 각각은, 2개의 대응 게이트 구조들 사이에서, 상기 접점들 중 상기 제1 능동 영역과 상기 제2 능동 영역 위의 2개의 대응 접점들에 연결되는 것인 방법.
  7. 제1항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    상기 게이트 구조들 중의 일 게이트 구조가 부동화되도록 또는 고정 전압을 받아들이도록 구성되어 있다는 것을 나타내는 제2 가이드라인을 따를 때에, 상기 적어도 하나의 로컬 상호 접속부를 상기 일 게이트 구조에 인접하게 배치하는 것을 포함하는 것인 방법.
  8. 제1항에 있어서, 상기 적어도 하나의 로컬 상호 접속부를 선택적으로 배치하는 단계는,
    상기 제1 능동 영역과 상기 제2 능동 영역 위의 접점들 중 적어도 하나가 표준 셀의 출력 드레인이라는 것을 나타내는 가이드라인을 따를 때에, 로컬 상호 접속부를 상기 출력 드레인 주위에 배치하지 않는 것을 포함하는 것인 방법.
  9. 반도체 구조체로서:
    제1 능동 영역, 제2 능동 영역 및 비능동 영역 위에 배치되는 복수 개의 게이트 구조들로서, 상기 제1 능동 영역과 상기 제2 능동 영역은 상기 비능동 영역에 의해 이격되어 있는 것인 복수 개의 게이트 구조들;
    상기 제1 능동 영역과 상기 제2 능동 영역 위에 배치되는 복수 개의 접점; 및
    상기 게이트 구조들 중 인접한 2개의 게이트 구조들 사이에서, 상기 비능동 영역 위에 배치되는 적어도 하나의 로컬 상호 접속부
    를 포함하고, 상기 로컬 상호 접속부는, 상기 제1 능동 영역에 있는 소스/드레인 접점들 중 제1의 소스/드레인 접점과, 상기 제2 능동 영역에 있는 소스/드레인 접점들 중 제2의 소스/드레인 접점과 전기적으로 연결되는 것인 반도체 구조체.
  10. 반도체 구조체로서:
    복수 개의 게이트 구조들;
    복수 개의 제1 접점들;
    복수 개의 제2 접점들로서, 상기 제1 접점들과 제2 접점들은 비능동 영역에 의해 이격되어 있는 것인 복수 개의 제2 접점들;
    상기 제1 접점들과 상기 게이트 구조들의 아래에 배치되거나, 또는 상기 제2 접점들과 상기 게이트 구조들의 아래에 배치되는 복수 개의 핀(fin) 구조; 및
    상기 게이트 구조들 중 인접한 2개의 게이트 구조들 사이에서, 상기 비능동 영역 위에 배치되는 적어도 하나의 로컬 상호 접속부
    를 포함하고, 상기 로컬 상호 접속부는, 상기 제1 접점들 중 하나의 제1 접점 및 상기 제2 접점들 중 하나의 제2 접점과 전기적으로 연결되는 것인 반도체 구조체.
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