TW201742190A - 佈局方法以及半導體結構 - Google Patents

佈局方法以及半導體結構 Download PDF

Info

Publication number
TW201742190A
TW201742190A TW105126270A TW105126270A TW201742190A TW 201742190 A TW201742190 A TW 201742190A TW 105126270 A TW105126270 A TW 105126270A TW 105126270 A TW105126270 A TW 105126270A TW 201742190 A TW201742190 A TW 201742190A
Authority
TW
Taiwan
Prior art keywords
gate
connector
active block
block
contacts
Prior art date
Application number
TW105126270A
Other languages
English (en)
Other versions
TWI642141B (zh
Inventor
楊超源
陳志良
賴志明
曾健庭
陳順利
蕭錦濤
彭士瑋
陳俊光
劉如淦
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/159,692 external-priority patent/US10177133B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201742190A publication Critical patent/TW201742190A/zh
Application granted granted Critical
Publication of TWI642141B publication Critical patent/TWI642141B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種用以形成半導體結構的佈局方法包含下列步驟：在半導體結構之基板的第一主動區塊、第二主動區塊及非主動區塊上方佈置複數個閘極結構，非主動區塊用以分隔第一主動區塊及第二主動區塊；佈置複數個接點於第一主動區塊及第二主動區塊上；佈置至少一閘極連通器於第一主動區塊或第二主動區塊上，閘極連通器與閘極結構電性耦接；以及，選擇性地佈置區域連接器跨越非主動區塊，區域連接器用以將第一主動區塊上的至少一個接點耦接至第二主動區塊上的至少一個接點。

Description

佈局方法以及半導體結構
本案是有關於一種佈局方法，且特別是有關於一種半導體結構的佈局方法。
半導體積體電路產業快速成長，在積體電路的創新中，透過先進的製程可以製造出面積更小的元件，使得單位晶片面積內相互連接的元件數目快速成長。因此，上述製造尺寸縮小的演進更增加了處理與製造積體電路的複雜度。
根據本揭示文件之一實施例，揭示一種佈局方法，包含在一半導體結構之一基板的一第一主動區塊、一第二主動區塊及一非主動區塊上方佈置複數個閘極結構，其中該非主動區塊用以分隔該第一主動區塊及該第二主動區塊；佈置複數個接點於該第一主動區塊及該第二主動區塊上；佈置至少一閘極連通器於該第一主動區塊或該第二主動區塊上，其中該至少一閘極連通器與該複數個閘極結構電性耦接；以及，選擇性地佈置至少一區域連接器跨越該非主動區塊，該至少一區域連 接器用以將該第一主動區塊上該複數個接點至少一者耦接至該第二主動區塊上該複數個接點至少一者。
根據另一實施例，揭示一種半導體結構，包含複數個閘極結構、複數個接點以及至少一區域連接器。該複數個閘極結構設置於一第一主動區塊、一第二主動區塊以及一非主動區塊上方，其中該非主動區塊分隔該第一主動區塊及該第二主動區塊。該複數個接點設置於該第一主動區塊與該第二主動區塊上方。該至少一區域連接器設置跨越該非主動區塊，並位於該複數個閘極結構其中兩個相鄰的閘極結構之間，該至少一區域連接器將該第一主動區塊上該複數個接點的一第一接點電性耦接至該第二主動區塊上該複數個接點之一第二接點。
根據另一實施例，揭示一種半導體結構，包含複數個閘極結構、複數個第一接點、複數個第二接點、複數個鰭片結構以及至少一區域連接器。該複數個第一接點與該複數個第二接點被一非主動區塊分隔。該複數個鰭片結構設置於該複數個第一接點與該複數個閘極結構下，或者設置於該複數個第二接點與該複數個閘極結構下。至少一區域連接器設置跨越該非主動區塊，並位於該複數個閘極結構其中兩個相鄰的閘極結構之間，該至少一區域連接器將該複數個第一接點的其中一者電性耦接至該複數個第二接點其中一者。
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
101,102,103,104‧‧‧半導體結構
111‧‧‧第一主動區塊
112‧‧‧第二主動區塊
113‧‧‧非主動區塊
114‧‧‧基板
130‧‧‧源極/汲極接點
130A~130H‧‧‧源極/汲極接點
131‧‧‧源極/汲極區塊
132‧‧‧輕摻雜擴散區塊
134‧‧‧間隔物
140,141,142,143,144‧‧‧閘極結構
150‧‧‧層間介電層
151‧‧‧阻擋層
152‧‧‧間隔物
153‧‧‧閘極開口件
154‧‧‧接點保護層
160‧‧‧淺溝槽隔離層
161,162‧‧‧外延源極/汲極層
171,172,173,174‧‧‧連接器
181,182‧‧‧高層區域連接器
700‧‧‧方法
S701~S704‧‧‧步驟
LIC,LIC1,LIC2,LIC3,LIC4‧‧‧區域連接器
T1~T4‧‧‧電晶體
ND1‧‧‧節點
ND2‧‧‧節點
CPS‧‧‧交互耦合架構
CPO1,CPO2‧‧‧隔離間隔物
FIN1~FIN4‧‧‧鰭片結構
GV0~GV9‧‧‧閘極連通器
GP1‧‧‧間隙
SDV‧‧‧源極/汲極連通器
Pa,Pb‧‧‧間隙
A-A‧‧‧剖面線
B-B‧‧‧剖面線
以下詳細描述結合隨附圖式閱讀時，將有利於較佳地理解本揭示文件之態樣。應注意，根據說明上實務的 需求，圖式中各特徵並不一定按比例繪製。實際上，出於論述清晰之目的，可能任意增加或減小各特徵之尺寸。
第1A圖繪示根據本揭示文件一些實施例中一種半導體結構之佈局的示意性上視圖；第1B圖繪示第1A圖中的半導體結構沿著一剖面線的橫面側視圖；第2A圖繪示根據本揭示文件之一些實施例中半導體結構的示意佈局結構的上視圖；第2B圖繪示根據本揭示文件之一些實施例中第2A圖中的半導體結構沿著一剖面線的橫斷側視圖；第3圖繪示四個電晶體之間的交互耦合架構的示意圖；第4A圖至第4E圖各自為根據本揭示文件一些實施例中半導體結構的上視示意圖；第5圖繪示根據本揭示文件一些實施例中半導體結構的例示性佈局的上視示意圖；第6圖繪示根據本揭示文件一些實施例中半導體結構的例示性佈局的上視示意圖；以及第7圖繪示根據本揭示文件一些實施例中用以設計半導體結構之佈局的方法。
以下揭示內容提供許多不同實施例或實例，以便實施本發明之不同特徵。下文描述元件及排列之特定實例以簡化本發明。當然，該等實例僅為示例性且並不欲為限制性。舉 例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵使得第一特徵及特徵可不處於直接接觸的實施例。另外，本發明可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「較低」、「上方」、「較高」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
場效電晶體(Field effect transistor,FET)經常具有主動區塊(active region)以及設置於主動區塊上的閘極結構。場效電晶體中經常設置有導電構件，例如接點(contact)或連通器(via)等，舉例來說，導電構件可用以提供場效電晶體的其中一端點(例如源極、汲極或炸極端)至另一場效電晶體的端點之間的電性連接。當半導體製程技術持續精細化，製程上任何一點微小差異均可能是造成積體電路製造過程的重要挑戰。於2014年5月16日提出的美國專利申請文件(美國專利申請號US 14/280,196)提出了在半導體裝置的主動區塊上設置閘極連通器(gate via)的數種實施態樣。
請參閱第1A圖，其繪示根據本揭示文件一些實施例中一種半導體結構101之佈局的示意性上視圖。本揭示文件所討論的半導體結構101是作為例示性說明之用。
於一些實施例中，半導體結構101的至少一部份繪示於第1A圖當中，並且連同後續在第2A圖以及第4A圖至第6圖中將討論到的半導體結構是代表一個標準單元(standard cell)。於部分實施例中，標準單元是指預先設計好的單元，其先前已完成佈局設計且記載於資料庫所儲存的電路設計檔案庫當中。此外，於部分實施例中，標準單元是儲存於實體儲存媒體，例如儲存於硬碟當中。於積體電路的設計過程中，是由電路設計檔案庫中取得標準單元並由進行一置入操作。進行此置入操作，可以是透過電腦其執行積體電路設計的軟體。此軟體包含電路佈局工具，其具有置入操作以及佈線功能。
於一些實施例中，半導體結構101連同後續在第2A圖以及第4A圖至第6圖中將討論到的半導體結構設置於一半導體裝置中。於其他的一些實施例中，第1A圖所示的半導體結構101連同後續在第2A圖以及第4A圖至第6圖中將討論到的半導體結構是積體電路或其部分構件在製造過程的中間產物。於部分實施例中，此積體電路或其部分構件包含靜態隨機存取記憶體(static random access memory,SRAM)及/或其他邏輯電路、被動組件(例如電阻、電容、電感)、主動組件(例如P型場效電晶體、N型場效電晶體、金氧半場效電晶體、互補式場效電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶單元或上述之組合)。
如第1A圖所示，半導體結構101包含設置在基板(圖中未示)上的第一主動區塊111以及第二主動區塊112。第一主動區塊111以及第二主動區塊112被非主動區塊113分隔。於一些實施例中，基板是矽基板。於其他一些實施例中，基板包含另一元素半導體，例如鍺；包含一化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；包含一合金半導體，例如矽鍺、砷化鎵、鋁鎵砷、鋁鎵砷、砷化鎵、鎵銦磷及/或鎵銦砷磷半導體，或上述各種類半導體之組合。於其他再一些實施例中，基板是絕緣體上半導體架構(semiconductor on insulator,SOI)。上述提出的基板種類是作為例示性說明之目的。採用各種不同種類的基板均屬於本揭示文件所涵蓋的範圍。
於一些實施例中，第一主動區塊111及第二主動區塊112為相同類型，例如同為N型或同為P型。於其他一些實施例中，第一主動區塊111及第二主動區塊112為相異類型，例如其中一者為N型而另一者為P型。
如第1A圖中所示，半導體結構101更包含閘極結構140-144以及閘極連通器GV0-GV7。為了說明書的簡潔，第1A圖中繪示了閘極結構140-144以及閘極連通器GV0-GV7。不同數目的閘極結構及不同數目的閘極連通器均屬於本揭示文件涵蓋的範圍。
如第1A圖中所示的實施例中，閘極結構140-144佈置於第一主動區塊111、第二主動區塊112及非主動區塊113上。以圖所示，閘極結構140-144彼此平行並垂直延伸跨 設於第一主動區塊111、非主動區塊113及第二主動區塊112上。
如第1A圖所示，閘極連通器GV0-GV7相對應地佈置於閘極結構140-144上。於一些實施例中，閘極連通器GV0-GV7電性耦接相對應的閘極結構140-144。
於一些實施例中，閘極連通器GV0-GV7至少一者設置於第一主動區塊111、第二主動區塊112及/或非主動區塊113上。如第1A圖之實施例所示，閘極連通器GV0,GV1,GV7設置於非主動區塊113上；閘極連通器GV2,GV4,GV6設置於第一主動區塊111上；而閘極連通器GV3,GV5設置於第二主動區塊112上。
於一些實施例中，閘極結構140-144由金屬製成。於其他一些實施例中，閘極結構140-144由非金屬導電材料製成，例如導電聚合物材料或石墨烯材料。
於一些實施例中，閘極結構140,141,142,143,144的每一者各自包含界面層(圖中未示)以及設置於界面層上的多晶矽層/多晶層(圖中未示)。於一些實施例中，閘極結構140,141,142,143,144更包含設置於界面層及多晶矽層之間的閘極介電層(圖中未示)以及金屬閘極層(圖中未示)。於一些實施例中，閘極結構140,141,142,143,144在多晶矽層/多晶層的位置包含一或多個金屬層。於一些實施例中，界面層包含一介電材料例如二氧化矽或氮氧化矽，並可用化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)或其他適合的方式 製造而成。於一些實施例中，多晶矽層是透過適當的沉積製程加以製造，例如低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)和等離子增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)。於一些實施例中，閘極介電層使用高K值介電材料，例如氧化鉿、氧化鋁、鑭系氧化物、二氧化鈦、HfZrO、Ta2O3、HfSiO4、氧化鋯、ZrSiO2、上述之組成或其他適當材料，閘極介電層可由原子層沉積或其他適當方式製成。金屬閘極層包含p型作動金屬或是n型作動金屬，並可由化學氣相沉積、物理氣相沉積(physical vapor deposition,PVD)或其他適當製程製造，例示性的p型作動金屬包含TiN,TaN,Ru,Mo,Al,WN,ZrSi2,MoSi2,TaSi2,NiSi2,WN或其他適合的p型作動金屬或上述之組合。例示性的n型作動金屬包含Ti,Ag,TaAl,TaAlC,TiAlN,TaC,TaCN,TaSiN,Mn,Zr或其他適合的n型作動金屬或上述之組合。上述一或多個金屬層使用鋁、鎢、銅、鈷及/或其他適合的材料，並以化學氣相沉積、物理氣相沉積、塗佈或其他適當方式製成。上述製造及形成閘極結構140-144的材料只是例示性的說明。以各種不同的製造方式及材料形成閘極結構140-144均屬於本揭示文件之範疇。
如第1A圖所示，第一主動區塊111及第二主動區塊112相應的設置有多個源極/汲極接點(source/drain contact)130。於一些實施例中，如第1B圖所示這些源極/汲極接點130與閘極結構140-144之間分別藉由間隔物152及間隔物134進行隔離。如第1A圖所示，在兩個相鄰的閘極結構 140-144之間，在第一主動區塊111上佈置有一個源極/汲極接點130並在第二主動區塊112上佈置有另一個源極/汲極接點130。
於一些實施例中，半導體結構101更包含源極/汲極連通器SDV。源極/汲極連通器SDV電性耦接源極/汲極接點130。如第1A圖所示，源極/汲極連通器SDV相對應地設置於第一主動區塊111與第二主動區塊112上方。於一些實施例中，閘極連通器GV0-GV7與源極/汲極連通器SDV用以耦接至半導體結構101其他部分的連通器(圖中未示)。於一些實施例中，閘極連通器GV0-GV7及源極/汲極連通器SDV透過導電結構(圖中未示)連接至半導體結構101的其他層，例如金屬連接線層，藉以形成半導體裝置。
為了圖式的簡潔，在第1A圖中僅標示了一部分的源極/汲極連通器SDV，第1A圖中所示的圖案相似元件也代表源極/汲極連通器SDV。此外，上述討論的「源極/汲極」是代表可以作為源極或是汲極的一個區塊。
根據本揭示文件的一些實施例，第1B圖繪示第1A圖中的半導體結構101沿著A-A剖面線的橫面側視圖。對應於第1A圖的實施例，第1B圖中相類似的元件是採用相同的標號以利理解。
參照第1A圖及第1B圖，多個間隔物152是圍繞各閘極結構140-144形成。如第1B圖所示的橫斷面中，多個間隔物152圍繞閘極結構141-143，而多個間隔物134圍繞源極/汲極接點130。多個間隔物152及間隔物134是設置於閘極結構 141-143與相應的源極/汲極接點130之間。於一些實施例中，間隔物152包含介電材料，例如氧化矽、氮化矽、氮氧化矽及/或其組合。
於一些實施例中，如第1B圖所示，閘極結構141與143上設置有閘極開口件153，於一些實施例中，閘極開口件153是為了在閘極結構141-143上形成開口的中間產物。當閘極開口件153移除之後，閘極結構141-143便能露出。如第1B圖所示，閘極結構142原設有閘極開口件(在第1B圖中未示)，隨後閘極結構142上的閘極開口件經蝕刻而移除，用以容納閘極連通器GV2。於一些實施例中，閘極開口件153是由金屬製成，例如鋁、鎢、銅、鈷及/或其他適合的材料。於一些實施例中，閘極開口件153又被稱為自對準接點(self-aligned contact,SAC)，可經由自對準製造流程而形成。
第1A圖的半導體結構101佈局繪示了多個電晶體的多個閘極、源極與汲極的分佈。每一電晶體是由兩個源極/汲極接點130及上述兩源極/汲極接點130之間的一個相應的閘極結構(多個閘極結構140-144其中一者)所形成。
如第1B圖所示，多個源極/汲極區塊131形成於第一主動區塊111的相對應部分。多個源極/汲極接點130是設置於源極/汲極區塊131的上方。相對應地，也有源極/汲極區塊131形成於第二主動區塊112中，為了圖式說明的簡潔性並未在圖示中加以繪示。於一些實施例中，如第1B圖所示，輕摻雜擴散(lightly doped diffusion,LDD)區塊132形成於源極/汲極區塊131周圍，在第1B圖的第一主動區塊111上的相應位 置。
參照第1B圖，於一些實施例中，半導體結構101更包含源極/汲極接點130上的接點保護層154。接點保護層154形成用以保護源極/汲極接點130，以避免源極/汲極接點130在製造過程中意外耦接至第1B圖所繪示的閘極連通器GV2。於一些實施例中，接點保護層154包含介電材料。於一些實施例中，接點保護層154包含氧化鈦、氧化矽、氧氮化矽、氮化矽、上述材料之組合或其他適當之材料。
於一些實施例中，接點保護層154的厚度不同於閘極結構140-144至少一者的高度。如第1B圖所示，接點保護層154具有厚度H2，而閘極結構140-144具有高度H1。於一些實施例中，厚度H2至少為高度H1的0.2倍，以確保電性隔離功能。於一些實施例中，厚度H2不超過高度H1的1.7倍，以避免佔據過多空間，及/或避免因厚度H2形成高電容並增加電晶體的反應延遲時間。於一個可替代的實施例中，接點保護層154的厚度H2是閘極結構140-144之高度H1的0.2倍至1.7倍。於其他實施例中，厚度H2是高度H1的大約0.2倍至大約1.5倍。
如第1B圖所示，於一些實施例中，半導體結構101更包含層間介電(inter-layer dielectric,ILD)層150。閘極連通器GV2設置於層間介電層150的開口內。透過這樣的架構，閘極連通器GV2提供閘極結構142與半導體結構101的其他端點之間的連接性。於一些實施例中，層間介電層150包含介電材料，例如氧化矽、氮氧化矽、氮化矽及/或其他適當的介電 材料。
於一些實施例中，半導體結構101更包含阻擋層151。如第1B圖所示，阻擋層151形成於如上述討論可容納閘極連通器GV2之開口的側壁上。阻擋層151形成於閘極連通器GV2與層間介電層150之間，用以避免閘極連通器GV2的材料擴散至層間介電層150中。
於一些實施例中，在兩個相鄰的閘極結構140-144之間，在非主動區塊113上設置有一區域連接器(local interconnect)LIC。如第1A圖所示，區域連接器LIC設置於閘極結構142與閘極結構143之間。如第1A圖所示，區域連接器LIC電性耦接兩源極/汲極接點130之間，此兩源極/汲極接點130分別位於第一主動區塊111上與第二主動區塊112上相對應的兩側(一個源極/汲極接點130位於第一主動區塊111上，相應的另一個一個源極/汲極接點130位於第一主動區塊112上)。
於一些實施例中，區域連接器LIC是透過在垂直方向上延長相對應的源極/汲極接點130而形成。如第1A圖所示，第一主動區塊111上的源極/汲極接點130是沿著垂直方向延伸至第二主動區塊112，以形成跨越非主動區塊113的區域連接器LIC。替代性地，也可以是第二主動區塊112上的源極/汲極接點130是沿著垂直方向延伸至第一主動區塊111，以形成跨越非主動區塊113的區域連接器LIC。替代性地，也可以是第一主動區塊111與第二主動區塊112上的源極/汲極接點130朝彼此延伸並連接。
於一些實施例中，區域連接器LIC形成於第1A途中的間隙GP1以連接第一主動區塊111與第二主動區塊112上的源極/汲極接點130。如第1A圖所示，間隙GP1位於閘極結構142與閘極結構143之間並且位於非主動區塊113上方。閘極結構142與閘極結構143在非主動區塊113上方處並未設置任何閘極連通器，如此一來設置於間隙GP1的區域連接器LIC並不會與相鄰兩個閘極結構142與143上的任何閘極連通器過於接近。
第2A圖繪示根據本揭示文件之一些實施例中半導體結構102示意佈局結構的上視圖。第2B圖繪示根據本揭示文件之一些實施例中第2A圖中的半導體結構102沿著剖面線B-B的橫斷側視圖。對照於第1A圖與第1B圖的實施例，第2A圖及第2B圖中相似的元件採用相同的圖示標號以利理解。本揭示文件中的半導體結構102是作為例示性說明的用途。
相對於第1A圖中的半導體結構101，第2A圖所示的半導體結構102於一些實施例中更包含鰭片結構，例如鰭片結構FIN1,FIN2,FIN3及FIN4，而未包含第1A圖中的第一主動區塊111及第二主動區塊112。為了說明上的簡潔，第2A圖中繪示了鰭片結構FIN1,FIN2,FIN3及FIN4，而在半導體結構102設置不同數目的鰭片結構均屬於本揭示文件的範圍，並不以四個為限。
於一些實施例中，至少一鰭片結構FIN1,FIN2,FIN3,FIN4是由矽、矽鍺材料或相似的材料所形成。採用各種不同材料來形成鰭片結構FIN1,FIN2,FIN3,FIN4亦屬於 本揭示文件的範圍。
如第2A圖及第2B圖所示，閘極結構141下方的鰭片結構FIN2是由閘極結構140的位置延伸至閘極結構142的位置。閘極結構141與源極/汲極接點130A及130B是佈置以形成具有鰭片結構FIN2的鰭片型場效電晶體(Fin Field Effect Transistor,FinFET)。
如第2B圖所繪示，鰭片結構FIN2是設置於基板114上。淺溝槽隔離(Shallow Trench Isolation,STI)層160亦設置於基板114上並圍繞鰭片結構FIN2。外延源極/汲極層161設置於源極/汲極接點130A與鰭片結構FIN2之間。另一外延源極/汲極層162設置於源極/汲極接點130B與鰭片結構FIN2之間。
於一些實施例中，用以容納鰭片結構FIN2的區塊視為主動區塊。相對應的用以容納鰭片結構FIN1,FIN3及FIN4的區塊也視為主動區塊。如第2A圖所示，非主動區塊113位於未設置鰭片結構FIN1-FIN4的位置。於一些實施例中，如第2A圖所示，源極/汲極接點130,130A-130H並不會延伸跨越非主動區塊113。
如第2A圖所示，閘極結構142下方的鰭片結構FIN1是由閘極結構141的位置延伸至閘極結構143的位置。閘極結構142與源極/汲極接點130B及130F是佈置以形成具有鰭片結構FIN1的鰭片型場效電晶體。第2A圖中閘極結構141下方的鰭片結構FIN3是由閘極結構140的位置延伸至閘極結構142的位置。閘極結構141與源極/汲極接點130G及130H是佈 置以形成具有鰭片結構FIN3的鰭片型場效電晶體。第2A圖中閘極結構143下方的鰭片結構FIN4是由閘極結構142的位置延伸至閘極結構144的位置。閘極結構143與源極/汲極接點130D及130E是佈置以形成具有鰭片結構FIN4的鰭片型場效電晶體。
於一些實施例中，區域連接器LIC設置跨越第2A圖中的非主動區塊113。如第2A圖所示，區域連接器LIC佈置於閘極結構142及143之間以連接源極/汲極接點130F與源極/汲極接點130D。其中，源極/汲極接點130F與源極/汲極接點130D分別位於非主動區塊113的兩側。
依上述實施例所提到之半導體結構所設置的裝置，只適用於例示性說明，不同結構的裝置若依上述實施例所提到之半導體結構進行設置均屬於本揭示文件之範疇。舉例來說，上述實施例所揭露的半導體結構可以用來實作平面型場效電晶體(planar FETs)、三維立體裝置、多閘極裝置，例如雙閘極場效電晶體、鰭片型場效電晶體、三閘極場效電晶體、omega場效電晶體、環繞式閘極(Gate-All-Around,GAA)裝置、垂直環繞式閘極裝置或其他相似裝置。
於一些實施例中，在本揭示文件的下列段落中提出一些規則用以例示性說明如第1A圖的半導體結構101及/或如第2A圖的半導體結構102在何種條件下或在何處適合佈置或形成區域連接器LIC。
第3圖繪示四個電晶體T1,T2,T3,T4之間的交互耦合架構CPS的示意圖。於一些實施例中，第3圖所示的交 互耦合架構CPS用於一些電子電路上，例如多工器(multiplexer)、記憶體、解碼器或是其他具相等性的邏輯電路。如第3圖所示，電晶體T1及T2的源極/汲極接點耦接至節點ND1，電晶體T3及T4的源極/汲極接點耦接至節點ND2。於此實施例中，兩個節點ND1及ND2可以透過先前討論的區域連接器LIC彼此耦接。
為了設置上述交互耦合架構CPS，須決定是否佈置第1A圖及第2A圖所繪示的區域連接器LIC。於一些實施例中，提出第一規則以決定是否佈置區域連接器LIC。當第一規則符合時，則允許佈置第1A圖及第2A圖中的區域連接器LIC，以實現第3圖中的交互耦合架構CPS。關於第一規則的詳細內容在下列第4A圖至第4E圖的實施例中加以討論。
根據本揭示文件多個實施例，第4A圖至第4E圖各自為半導體結構的上視示意圖，分別對應於第1A圖之半導體結構101的部分。對照於第1A圖與第3圖的實施例，第4A圖至第4E圖中相似的元件採用相同的圖示標號以利理解。第4A圖至第4E圖所提出的實施例繪示了當第一規則滿足時佈置至少一區域連接器的各種實施例。
如第4A圖所示，閘極連通器GV2與GV4佈置於第一主動區塊111上，閘極連通器GV3與GV5佈置於第二主動區塊112上。閘極連通器GV2與GV3耦接至閘極結構142。閘極連通器GV4與GV5耦接至閘極結構143。區域連接器LIC1設置於如第4A圖所示由第一主動區塊111、第二主動區塊112、閘極結構142及閘極結構143所圍繞形成的區塊中。
如第4A圖所示，閘極連通器GV2-GV5彼此並未對齊。閘極連通器GV2與閘極連通器GV3之間具有間隙Pa。閘極連通器GV4與閘極連通器GV5之間具有間隙Pb。於一些實施例中，間隙Pa為間隙Pb的大約0.7倍至大約1.3倍，於一些實施例中，這表示間隙Pa大致上相等於間隙Pb。
關於第一規則，要符合第一規則需要達到有三個條件。當三個條件滿足時，則允許形成區域連接器LIC1。第一規則的第一個條件是至少有一個閘極連通器設置於非主動區塊113之外，如第4A圖所示，閘極連通器GV2-GV5均設置於非主動區塊113之外。第一規則的第二個條件是，在非主動區塊113正中央上預計設置區域連接器LIC1的位置附近，沒有任何閘極連通器，如第4A圖所示，閘極結構142/143上且位在非主動區塊113上方處沒有設置任何閘極連通器。第一規則的第三個條件是，區域連接器LIC1兩側之閘極結構上的閘極連通器之間的間距需大致相同，如第4A圖所示，極連通器GV2與閘極連通器GV3之間的間隙Pa大致上相同於閘極連通器GV4與閘極連通器GV5之間的間隙Pb。
上述閘極連通器GV2-GV5的分佈位置與間距Pa及Pb的關係於一些實施例中視為第一規則。當第一規則符合時，則判定可在上述提到的區塊中佈置第4A圖中所示的區域連接器LIC1，以連接第一主動區塊111與第二主動區塊112上相對應的兩個源極/汲極接點130。
於一些實施例中，佈置隔離間隔物CPO1以隔離通過不同閘極連通器的不同電子訊號。如第4A圖所示，隔離 間隔物CPO1設置於閘極結構142上並設置在閘極連通器GV2與GV3之間。藉由隔離間隔物CPO1通過閘極連通器GV2的電子訊號與通過閘極連通器GV3的另一電子訊號彼此可以隔離。
於一些實施例中，佈置另一隔離間隔物CPO2以隔離通過不同閘極連通器的不同電子訊號。舉例來說，隔離間隔物CPO2設置於閘極結構143上並設置在閘極連通器GV4與GV5之間。藉由隔離間隔物CPO2通過閘極連通器GV4的電子訊號與通過閘極連通器GV5的另一電子訊號彼此可以隔離。於一些實施例中，隔離間隔物CPO1與隔離間隔物CPO2至少一者是由介電材料製成。於一些實施例中，隔離間隔物CPO1與隔離間隔物CPO2為多晶矽切割層(poly cut layer)，其為半導體製程中的中間產物，在半導體電路的最終產品中並不一定存在。
如第4A圖所示之實施例形成一交互耦合架構CPS(對應到第3圖所示的交互耦合架構CPS)。於一些實施例中，第3圖所示包含四個電晶體T1-T4的交互耦合架構CPS，可以設置如第4A圖所示的佈局實例。於其他實施例中，第3圖所示包含四個電晶體T1-T4的交互耦合架構CPS亦可以設置如第4B圖至第4E圖所示的其他佈局實例。
在第4A圖所繪示的電晶體T1至T4的架構如下描述。電晶體T1包含兩個源極/汲極接點s 130、閘極架構142以及第一主動區塊111上的閘極連通器GV2。電晶體T2包含兩個源極/汲極接點s 130、閘極架構143以及第一主動區塊111上的閘極連通器GV4。電晶體T3包含兩個源極/汲極接點s 130、閘極架構142以及第二主動區塊112上的閘極連通器GV3。電晶體T4包含兩個源極/汲極接點s 130、閘極架構143以及第二主動區塊112上的閘極連通器GV5。如第4A圖所示，電晶體T1與電晶體T2共用一個源極/汲極接點130，其對應至第3圖的節點ND1；電晶體T3與電晶體T4共用一個源極/汲極接點130，其對應至第3圖的節點ND2。
第4A圖所示的區域連接器LIC1如前述佈置，藉以連接第3圖所繪示的節點ND1及ND2。第4A圖所示的隔離間隔物CPO1與隔離間隔物CPO2如前述佈置，藉以分隔電晶體T1與T3各自的閘極，以及分隔電晶體T2與T4各自的閘極。於一些實施例中，第4A圖中隔離間隔物CPO1、隔離間隔物CPO2與區域連接器LIC1整體的寬度WD可以在三倍多晶條寬(three contacted poly pitches,3-CPP)下完成交互耦合架構CPS。
如第4B圖所示之閘極連通器GV2-GV5的架構與間距Pa及Pb之間的關係，大致上相似於先前第4A圖所述的實施例。基於前述之討論，第一規則的條件亦符合。
對照於第4A圖及第4B圖的實施例，第4B圖的實施例中閘極連通器GV2-GV5的位置不同於第4A圖的實施例。對照兩圖，第4B圖中閘極連通器GV2與GV3的位置往第4B圖的上方偏移，閘極連通器GV4與GV5的位置往第4B圖的下方偏移，相對於原本在第4A圖所繪示的位置。
於第4B圖中，於一些實施例中閘極連通器GV2與GV3之間的間距Pa仍然相等於閘極連通器GV4與GV5之間 的間距Pb。或者，於另一些實施例中閘極連通器GV2與GV3之間的間距Pa是大致相等於閘極連通器GV4與GV5之間的間距Pb。
由於符合第一規則，允許佈置區域連接器LIC1於第一主動區塊111、第二主動區塊112、閘極結構142及143所形成的區塊中，以連接第一主動區塊111及第二主動區塊112上相對應的兩源極/汲極接點130。
如第4C圖所示之閘極連通器GV2-GV5的架構與間距Pa及Pb之間的關係，大致上相似於先前第4A圖所述的實施例。基於前述之討論，第一規則的條件亦符合。
對照於第4A圖及第4C圖的實施例，第4C圖的實施例中進一步設置有區域連接器LIC2，區域連接器LIC2位於如第4C圖所示之第一主動區塊111、第二主動區塊112、閘極結構141及142所形成之區塊，區域連接器LIC2用以連接第一主動區塊111及第二主動區塊112上相對應的兩源極/汲極接點130。
如第4D圖所示之閘極連通器GV2-GV5的架構與間距Pa及Pb之間的關係，大致上相似於先前第4C圖所述的實施例。基於前述之討論，第一規則的條件亦符合。
對照於第4C圖及第4D圖的實施例，第4D圖的實施例中未設置第4C圖中的區域連接器LIC2而是設置了區域連接器LIC3。區域連接器LIC3位於如第4D圖所示之第一主動區塊111、第二主動區塊112、閘極結構143及144所形成之區塊，區域連接器LIC3用以連接第一主動區塊111及第二主動 區塊112上相對應的兩源極/汲極接點130。
如第4E圖所示之閘極連通器GV2-GV5的架構與間距Pa及Pb之間的關係，大致上相似於先前第4D圖所述的實施例。基於前述之討論，第一規則的條件亦符合。
同時對照於第4C圖及第4D圖的實施例，第4E圖的實施例中同時設置了第4C圖中的區域連接器LIC2以及第4D圖中的區域連接器LIC3。
基於上述討論，第4A圖至第4E圖的實施例例示性展示了第一規則的實施態樣，其有關於如何佈置第3圖所示的交互耦合架構CPS。
第5圖繪示根據本揭示文件一些實施例中半導體結構103的例示性佈局的上視示意圖。對照於第1A圖的實施例，第5圖中相似的元件採用相同的圖示標號以利理解。
如第5圖所示，源極/汲極接點130a及130c佈置於第一主動區塊111上。源極/汲極接點130b及130d佈置於第二主動區塊112上。閘極結構141與142佈置於第一主動區塊111、第二主動區塊112及非主動區塊113上。閘極連通器GV8及GV9設置於第一主動區塊111上。
於第5圖中，第一主動區塊111上的源極/汲極接點130a及130c與第二主動區塊112上的源極/汲極接點130b及130d被非主動區塊113所分隔。於一些實施例中，源極/汲極接點130a透過連接器171連接至高層區域連接器181，而源極/汲極接點130b則透過連接器172連接至高層區域連接器181。如此一來，源極/汲極接點130a與130b兩者透過連接器 171、高層區域連接器181及連接器172而彼此耦接。於一些實施例中，高層區域連接器181可以設置在第一金屬層(metal one layer,M1 layer)。於一些實施例中，連接器171與172各自可為一個接點，這些接點設置在不同於第一金屬層的其他線路層。於一些實施例中，連接器171與172各自可為連通器，這些接點設置在不同於第一金屬層(metal one layer)的其他線路層，高層區域連接器181可以設置在第一金屬層。
如第5圖所示，於一些實施例中，源極/汲極接點130c透過連接器173耦接至高層區域連接器182，源極/汲極接點130d透過連接器174耦接至高層區域連接器182。如此一來，源極/汲極接點130c與130d兩者透過連接器173、高層區域連接器182及連接器174而彼此耦接。於一些實施例中，高層區域連接器182可以設置在第一金屬層(metal one layer,M1 layer)。於一些實施例中，連接器173與174各自可為一個接點，這些接點設置在不同於第一金屬層的其他線路層。
第6圖繪示根據本揭示文件一些實施例中半導體結構104的例示性佈局的上視示意圖。對照於第5圖的實施例，第6圖中相似的元件採用相同的圖示標號以利理解。於一些實施例中，提供第二規則以決定是否佈置如第6圖之實施例中所標示的區域連接器LIC4。第6圖繪示一些實施例中當第二規則符合時佈置區域連接器LIC4的示意圖。相較於第5圖之實施例，第6圖之實施例架構中有區域連接器LIC4，且不包含連接器173與174(參見第5圖)。
於一些實施例中，第6圖中的閘極連通器GV9及 閘極結構142用以接收一固定電壓，例如系統高電壓VDD、系統低電壓VSS、接地電壓GND或其他相似的固定電壓訊號。
如上述提出的閘極連通器GV9的位置，以及當閘極連通器GV9用以接收固定電壓時，便判定符合第二規則的條件，允許設置區域連接器LIC4來連接兩個源極/汲極接點130c與130d。透過第二規則符合的判定，將把區域連接器LIC4佈置於如第6圖所示由第一主動區塊111、第二主動區塊112、閘極結構141及142所形成之一區塊中。
第6圖所示的電路佈局分佈與設置只是作為例示性範例。不同於第6圖的分佈與設置亦屬於本揭示文件之範疇。舉例來說，於其他例子當中，第6圖的實施例可以適用於不存在閘極連通器GV9的情形。在此一例子中，閘極結構142的電位為浮動電位，也就是說閘極結構142為浮動閘極。依據閘極連通器GV8的分佈，以及當閘極結構142為浮動閘極時，也將判定符合第二規則的條件，允許設置區域連接器LIC4於前述的區塊內。藉由區域連接器LIC4的設置，第6圖中的半導體架構104只需要較少的連接器(相較於第5圖中的半導體架構103)便可完成源極/汲極接點130c與130d的耦接。於一些實施例中，上述「浮動」是指端點連接到非固定未受控制的浮動電壓，或是指，未連接到非浮動的導線。
於一些實施例中，更提供第三規則以判定是否設置如第6圖中的區域連接器LIC4。於一些實施例中，依照第三規則，若第6圖中源極/汲極接點130a-130d當中至少一者是標準單元的輸出汲極，則禁止設置(或是不建議佈置)區域連接 器LIC4。於一些實施例中，標準單元舉例來說包含反向器單元、NAND邏輯閘單元、NOR邏輯閘單元或其他相等性的電路/邏輯單元。
於一些情況下，當區域連接器形成在標準單元的輸出汲極附近時，輸出汲極的寄生電容會增加。由於增加的寄生電容，輸出汲極的存取速度會降低。此外，當附近存在輸出汲極時，輸出汲極需要連接到存取接腳(access pin)，若再增加區域連接器將使整體半導體結構尺寸變大。基於上述第三規則，當第6圖中源極/汲極接點130a-130d當中至少一者是標準單元的輸出汲極，則禁止設置(或是不建議佈置)區域連接器LIC4。
第7圖繪示根據本揭示文件一些實施例中用以設計半導體結構之佈局的方法700。如第7圖所示，方法700應用以設計第1A圖、第2A圖、第4A圖至第6圖所示的各種半導體結構。於一些實施例中，方法700用以驗證及/或調整的半導體結構之佈局。
於一些實施例中，方法700是透過例如電腦(圖中未示)加以實施，電腦用以執行設計積體電路的軟體，軟體包含電路佈局工具，其具有電路元件的置入操作(placement)以及佈線功能(routing)。於一些實施例中，電腦包含實體儲存媒體(圖中未示)，例如硬碟，以儲存標準單元其代表半導體結構中的至少一部份。於一些實施例中，電腦包含處理單元(圖中未示)，以取得實體儲存媒體中的標準單元，以及進行電路佈局及/或與標準單元有關的置入操作。
如第7圖所示，方法700用以決定是否在前述討論的半導體結構中佈置區域連接器LIC。因此，下列方法700的討論將先假設半導體結構中尚未佈置區域連接器LIC的情況。方法700的舉例只是作為例示性說明。具有不同的操作的方法700，例如當區域連接器LIC已預先存在於半導體結構亦屬於本揭示文件之範疇。
如操作S701，輸入一組半導體結構的佈局至先前討論之電腦中。如第1A圖所示，半導體結構101是輸入以進行驗證，用以決定是否允許將區域連接器LIC佈置於半導體結構101中。
於操作S702中，判斷是否有至少一閘極連通器設置於第一主動區塊或第二主動區塊上。如第1A圖所示，判斷第1A圖中的閘極連通器GV0-GV7是否存在至少一者是設置於第一主動區塊111或第二主動區塊112上。若不存在任何一個閘極連通器設置於第一主動區塊111或第二主動區塊112上，則方法700結束。因為，若沒有任何一個閘極連通器設置於第一主動區塊111或第二主動區塊112上，則不需要進一步判斷與閘極連通器之分佈及電位設定相關的規則是否符合。反之，若存在閘極連通器設置於第一主動區塊111或第二主動區塊112上，則進入操作S703。
於操作S703中，判定半導體結構的佈局是否符合先前討論的第一規則與第二規則中至少一者。若符合第一規則與第二規則中至少一者，則進入操作S704。若不符合第一規則與第二規則中任一者，則將不會進行佈局的調整或重新設 計。
於操作S704當中，佈局的調整及/或重新設計是指加入至少一個區域連接器。其中至少一個區域連接器跨越例如第1A圖所示的非主動區塊113。透過區域連接器，在不同的主動區塊上的多個源極/汲極接點可以跨過非主動區塊彼此連接，並不需要設置高層連接器。半導體結構的尺寸可以因此縮減，因為不再需要設置高層連接器來連接不同的主動區塊上的多個源極/汲極接點。
如第1A圖所示，若半導體結構101的佈局符合第一規則，則半導體結構101的佈局將調整或重新設計以加入區域連接器LIC。如第6圖所示，若半導體結構104的佈局符合第二規則，則半導體結構104的佈局將調整或重新設計以加入區域連接器LIC。
於一些實施例中，於操作S703當中，需要進一步考慮半導體結構是否同時符合第二規則與第三規則。若半導體結構同時符合第二規則與第三規則，方法700將結束，參照有關第三規則的實施例討論，當佈局同時符合第二規則與第三規則時，將禁止設置(或不建議佈置)區域連接器。因此，當同時符合第二規則與第三規則時，不需要進入操作S704。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本發明之精神 及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
101‧‧‧半導體結構
111‧‧‧第一主動區塊
112‧‧‧第二主動區塊
113‧‧‧非主動區塊
130‧‧‧源極/汲極接點
140,141,142,143,144‧‧‧閘極結構
LIC‧‧‧區域連接器
GV0~GV7‧‧‧閘極連通器
GP1‧‧‧間隙
SDV‧‧‧源極/汲極連通器
A-A‧‧‧剖面線

Claims (10)

  1. 一種佈局方法，包含：在一半導體結構之一基板的一第一主動區塊、一第二主動區塊及一非主動區塊上方佈置複數個閘極結構，其中該非主動區塊用以分隔該第一主動區塊及該第二主動區塊；佈置複數個接點於該第一主動區塊及該第二主動區塊上；佈置至少一閘極連通器於該第一主動區塊或該第二主動區塊上，其中該至少一閘極連通器與該複數個閘極結構電性耦接；以及選擇性地佈置至少一區域連接器跨越該非主動區塊，該至少一區域連接器用以將該第一主動區塊上該複數個接點至少一者耦接至該第二主動區塊上該複數個接點至少一者。
  2. 如請求項1所述之佈局方法，其中選擇性地佈置該至少一區域連接器之步驟包含：當一第一規則滿足時，佈置該至少一區域連接器於一第一閘極結構或一第二閘極結構附近，其中該第一規則為一第一閘極連通器與一第二閘極連通器耦接至該第一閘極結構，及一第三閘極連通器與一第四閘極連通器耦接至該第二閘極結構，並且該第一閘極連通器與第二閘極連通器之間的一第一間距相似於該第三閘極連通器與該第四閘極連通器之間的一第二間距。
  3. 如請求項2所述之佈局方法，其中佈置該至 少一區域連接器之步驟包含：佈置該至少一區域連接器於該複數個閘極結構其中兩個相鄰的閘極結構之間，並耦接該第一主動區塊上的一第一接點與該第二主動區塊上的一第二接點。
  4. 如請求項1所述之佈局方法，其中選擇性地佈置該至少一區域連接器之步驟包含：參考一第二規則其為該複數個閘極結構其中一閘極結構為浮接或者接收一固定電壓，而當該第二規則滿足時，佈置該至少一區域連接器鄰近於該閘極結構。
  5. 如請求項4所述之佈局方法，其中選擇性地佈置該至少一區域連接器之步驟包含：當該第二規則滿足時，更參考一第三規則其為該第一主動區塊與該第二主動區塊上的複數個接點至少一者是一標準單元的一輸出汲極，而當該第三規則滿足時，於該輸出汲極附近禁止或者不建議佈置該至少一區域連接器。
  6. 一種半導體結構，包含：複數個閘極結構設置於一第一主動區塊、一第二主動區塊以及一非主動區塊上方，其中該非主動區塊分隔該第一主動區塊及該第二主動區塊；複數個接點設置於該第一主動區塊與該第二主動區塊上方；以及至少一區域連接器設置跨越該非主動區塊，並位於該複數個閘極結構其中兩個相鄰的閘極結構之間，該至少一區域 連接器將該第一主動區塊上該複數個接點的一第一接點電性耦接至該第二主動區塊上該複數個接點之一第二接點。
  7. 如請求項6所述之半導體結構，其中該至少一區域連接器設置於該第一主動區塊、該第二主動區塊、該複數個閘極結構中一第一閘極結構以及該複數個閘極結構中一第二閘極結構所定義之一區塊中。
  8. 如請求項6所述之半導體結構，其中當該複數個閘極結構當中的一閘極結構為浮接或接收一固定電壓時，該至少一區域連接器設置鄰近該閘極結構。
  9. 如請求項6所述之半導體結構，其中當該第一主動區塊與該第二主動區塊上的複數個接點至少一者是一標準單元的一輸出汲極，於該輸出汲極附近禁止或者不建議佈置該至少一區域連接器。
  10. 一種半導體結構，包含：複數個閘極結構；複數個第一接點；複數個第二接點，該複數個第一接點與該複數個第二接點被一非主動區塊分隔；複數個鰭片結構，設置於該複數個第一接點與該複數個閘極結構下，或者設置於該複數個第二接點與該複數個閘極結構下；以及 至少一區域連接器設置跨越該非主動區塊，並位於該複數個閘極結構其中兩個相鄰的閘極結構之間，該至少一區域連接器將該複數個第一接點的其中一者電性耦接至該複數個第二接點其中一者。
TW105126270A 2016-05-19 2016-08-17 佈局方法以及半導體結構 TWI642141B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/159,692 2016-05-19
US15/159,692 US10177133B2 (en) 2014-05-16 2016-05-19 Semiconductor device including source/drain contact having height below gate stack

Publications (2)

Publication Number Publication Date
TW201742190A true TW201742190A (zh) 2017-12-01
TWI642141B TWI642141B (zh) 2018-11-21

Family

ID=60255178

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105126270A TWI642141B (zh) 2016-05-19 2016-08-17 佈局方法以及半導體結構

Country Status (4)

Country Link
KR (1) KR101893656B1 (zh)
CN (1) CN107403802B (zh)
DE (1) DE102016114779A1 (zh)
TW (1) TWI642141B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600866B2 (en) * 2018-02-01 2020-03-24 Qualcomm Incorporated Standard cell architecture for gate tie-off
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326B4 (de) 2019-04-12 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms
US11239339B2 (en) * 2019-04-29 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7496862B2 (en) * 2006-08-29 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for automatically modifying integrated circuit layout
TW201820190A (zh) * 2007-03-05 2018-06-01 美商泰拉創新股份有限公司 半導體晶片
US8138554B2 (en) * 2008-09-17 2012-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with local interconnects
GB2466313A (en) * 2008-12-22 2010-06-23 Cambridge Silicon Radio Ltd Radio Frequency CMOS Transistor
JP5478295B2 (ja) * 2010-02-19 2014-04-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US9105744B2 (en) * 2012-03-01 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having inactive fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
TWI488288B (zh) * 2012-11-07 2015-06-11 Inotera Memories Inc 半導體佈局結構
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9478636B2 (en) * 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US9418728B2 (en) * 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell

Also Published As

Publication number Publication date
KR101893656B1 (ko) 2018-10-04
CN107403802B (zh) 2020-05-22
DE102016114779A1 (de) 2017-11-23
CN107403802A (zh) 2017-11-28
KR20170131186A (ko) 2017-11-29
TWI642141B (zh) 2018-11-21

Similar Documents

Publication Publication Date Title
US11581300B2 (en) Semiconductor device including source/drain contact having height below gate stack
US10170421B2 (en) Logic semiconductor devices
KR102346409B1 (ko) 3차원 메모리 장치의 쓰루 어레이 컨택 구조
KR102244929B1 (ko) 3 차원 메모리 디바이스의 상호접속 구조
KR20160134445A (ko) 반도체 장치 및 그 제조 방법
TWI720452B (zh) 三維記憶體裝置及其形成方法
CN108063157B (zh) 半导体装置
TWI770233B (zh) 積體電路結構、設計其佈局的方法及用於單元佈局設計的庫
US20210043630A1 (en) Semiconductor apparatus having stacked devices and method of manufacture thereof
JP7451567B2 (ja) 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
JP7459136B2 (ja) 三次元メモリデバイス、および三次元メモリデバイスを形成するための方法
TWI742886B (zh) 在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法
TWI642141B (zh) 佈局方法以及半導體結構
KR20190053426A (ko) 반도체 소자
US11631672B2 (en) Semiconductor integrated circuit
US20210184038A1 (en) Semiconductor devices
TWI857560B (zh) 積體電路及其製造方法
US20240047459A1 (en) Integrated Standard Cell with Contact Structure
KR20240118537A (ko) 3d 적층 fet
JP2024073358A (ja) 半導体素子及びその製造方法
JP2024097310A (ja) 半導体素子及びその製造方法
KR20240109890A (ko) 반도체 소자 및 그의 제조 방법
CN118299378A (zh) 半导体装置及其制造方法