KR20160134445A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160134445A
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타펜 구오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

SRAM 셀은 제1 수직 풀-다운 트랜지스터 위에 적층된 제1 수직 풀-업 트랜지스터, 및 상제2 수직 풀-다운 트랜지스터 위에 적층된 제2 수직 풀-업 트랜지스터를 포함한다. 제1 수직 풀-업 트랜지스터 및 제2 수직 풀-다운 트랜지스터의 게이트들은 제1 비아에 의해 결합되는 반면에 제2 수직 풀-업 트랜지스터 및 제2 수직 풀-다운 트랜지스터의 게이트들은 제2 비아에 의해 결합된다. 제1 수직 풀-업 트랜지스터와 제2 수직 패스-레이트 트랜지스터의 게이트들은 제1 도전성 트레이스에 의해 결합되는 반면에 제2 수직 풀-업 트랜지스터 및 제2 수직 패스-게이트 트랜지스터의 게이트들은 제2 도전성 트레이스에 의해 결합된다. 상기 제2 수직 풀-업 트랜지스터의 게이트는 제3 비아에 의해 제2 도전성 트레이스에 결합되는 반면에 상기 제2 수직 풀-업 트랜지스터의 게이트는 제4 비아에 의해 제1 도전성 트레이스에 결합된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 산업은 최소 특징부 크기의 지속적인 감소에 의해 다양한 집적 회로의 집적 밀도를 계속해서 향상시키고 있으며, 이는 더 많은 전자 구성요소(예를 들어, 트랜지스터, 다이오드, 레지스터, 커패시터 등)가 주어진 영역에 집적될 수 있도록 한다.
또한, 정적 램덤 액세스 메모리(SRAM) 셀이 집적 회로에서 일반적으로 사용된다. SRAM 셀은 재생의 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. 집적 회로의 집적 밀도가 향상됨에 따라, SRAM 셀의 풋프린트(footprint)를 감소시키고, 결과적으로 SRAM 셀의 집적 밀도를 증가시키고자 하는(예를 들어, 단위 면적당 SRAM 셀의 수를 증가시키고자 하는) 요구가 증가하고 있다.
본원에 제시된 여러 가지 실시형태들에 따르면, 반도체 디바이스는, 제1 수직 소스, 상기 제1 수직 소스 위의 제1 수직 채널, 상기 제1 수직 채널 위의 제1 수직 드레인, 및 상기 제1 수직 채널 주위의 제1 게이트 전극을 포함하는 제1 풀-다운 트랜지스터를 포함할 수 있다. 또한, 상기 제1 수직 드레인 위의 제2 수직 드레인, 상기 제2 수직 드레인 위의 제2 수직 채널, 상기 제2 수직 채널 위의 제2 수직 소스, 및 상기 제2 수직 채널 주위의 제2 게이트 전극을 포함하는 제1 풀-업 트랜지스터가 포함된다. 반도체 디바이스는 또한, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 결합하는 제1 비아와, 상기 제1 수직 드레인과 상기 제2 수직 드레인 사이에 제1 부분을 가지는 제1 도전성 트레이스를 포함한다. 반도체 디바이스는 제3 수직 소스, 상기 제3 수직 소스 위의 제3 수직 채널, 상기 제3 수직 채널 위의 제3 수직 드레인, 및 상기 제3 수직 채널 주위의 제3 게이트 전극을 포함하는 제1 패스-게이트(pass-gate) 트랜지스터로서, 상기 제1 도전성 트레이스는 상기 제3 수직 드레인 위에 제2 부분을 가지는 것인 상기 제1 패스-게이트 트랜지스터뿐만 아니라, 제4 수직 소스, 상기 제4 수직 소스 위의 제4 수직 채널, 상기 제4 수직 채널 위의 제4 수직 드레인, 및 상기 제4 수직 채널 주위의 제4 게이트 전극을 포함하는 제2 풀-다운 트랜지스터를 더 포함한다. 반도체 디바이스는, 상기 제4 수직 드레인 위의 제5 수직 드레인, 상기 제5 수직 드레인 위의 제5 수직 채널, 상기 제5 수직 채널 위의 제5 수직 소스, 및 상기 제5 수직 채널 주위의 제5 게이트 전극을 포함하는 제2 풀-업 트랜지스터로서, 상기 제5 게이트 전극은 상기 제1 도전성 트레이스의 제2 부분 위로 연장되는 말단(distal) 부분을 가지는 것인 상기 제2 풀-업 트랜지스터뿐만 아니라, 제4 게이트 전극과 제5 게이트 전극을 결합하는 제2 비아를 더 포함한다. 또한, 반도체 디바이스는, 상기 제4 수직 드레인과 상기 제5 수직 드레인 사이에 제1 부분을 가지는 제2 도전성 트레이스와, 제6 수직 소스, 상기 제6 수직 소스 위의 제6 수직 채널, 상기 제6 수직 채널 위의 제6 수직 드레인, 및 상기 제6 수직 채널 주위의 제6 게이트 전극을 포함하는 제2 패스-게이트 트랜지스터로서, 상기 제2 도전성 트레이스는, 상기 제6 수직 드레인 위에 제2 부분을 가지며, 상기 제2 게이트 전극은 상기 제2 도전성 트레이스의 상기 제2 부분 위로 연장되는 말단 부분을 가지는 것인 상기 제2 패스-게이트 트랜지스터를 포함한다. 반도체 디바이스는 또한, 상기 제2 게이트 전극의 상기 말단 부분과 상기 제2 도전성 트레이스의 상기 제2 부분을 결합하는 제3 비아와, 상기 제5 게이트 전극의 상기 말단 부분과 상기 제1 도전성 트레이스의 상기 제2 부분을 결합하는 제4 비아를 포함한다.
본원에 제시된 여러 가지 실시형태들에 따르면, 반도체 디바이스는, 상기 반도체 디바이스의 제1 활성 레벨에서의 제1 수직 풀-다운 트랜지스터로서, 상기 제1 수직 풀-다운 트랜지스터는 상기 제1 활성 레벨에서 측방향으로 연장되는 제1 게이트 전극을 포함하는 것인 상기 제1 수직 풀-다운 트랜지스터와, 상기 제1 수직 풀-다운 트랜지스터 위에 적층된 제1 수직 풀-업 트랜지스터로서, 상기 제1 수직 풀-업 트랜지스터는 상기 반도체 디바이스의 제2 활성 레벨에 있으며, 상기 제2 활성 레벨에서 측방향으로 연장되는 제2 게이트 전극을 가지는 것인 상기 제1 수직 풀-업 트랜지스터와, 상기 제1 활성 레벨에서의 상기 제1 게이트 전극과 상기 제2 활성 레벨에서의 상기 제2 활성 전극을 결합하는 제1 비아와, 상기 제1 수직 풀-다운 트랜지스터와 상기 제1 수직 풀-업 트랜지스터 사이에 배치되는 제1 도전성 트레이스로서, 상기 제1 도전성 트레이스는 상기 제1 수직 풀-다운 트랜지스터 및 상기 제1 수직 풀-업 트랜지스터의 드레인 영역들을 서로 결합하는 것인 상기 제1 도전성 트레이스와, 상기 반도체 디바이스의 상기 제1 활성 레벨에서의 제2 수직 풀-다운 트랜지스터로서, 상기 제2 수직 풀-다운 트랜지스터는 상기 제1 활성 레벨에서 측방향으로 연장되는 제3 게이트 전극을 포함하는 것인 상기 제2 수직 풀-다운 트랜지스터와, 상기 제2 수직 풀-다운 트랜지스터 위에 적층된 제2 수직 풀-업 트랜지스터로서, 상기 제2 수직 풀-업 트랜지스터는 상기 반도체 디바이스의 상기 제2 활성 레벨에 있으며, 상기 제2 활성 레벨에서 측방향으로 연장되는 제4 게이트 전극을 가지는 것인 상기 제2 수직 풀-업 트랜지스터와, 상기 제1 활성 레벨에서의 상기 제3 게이트 전극과 상기 제2 활성 레벨에서의 상기 제4 게이트 전극을 결합하는 제2 비아와, 상기 제2 수직 풀-다운 트랜지스터와 상기 제2 수직 풀-업 트랜지스터 사이에 배치된 제2 도전성 트레이스로서, 상기 제2 도전성 트레이스는, 상기 제2 수직 풀-다운 트랜지스터와 상기 제2 수직 풀-업 트랜지스터의 드레인 영역들을 서로 결합하는 것인 상기 제2 도전성 트레이스와, 상기 반도체 디바이스의 상기 제2 활성 레벨에서의 제1 수직 패스-게이트 트랜지스터로서, 상기 제1 도전성 트레이스의 일부는 상기 제1 수직 패스-게이트 트랜지스터의 드레인 영역 위로 연장되며, 상기 드레인 영역과 접촉하는 것인 상기 제1 수직 패스-게이트 트랜지스터와, 상기 반도체 디바이스의 상기 제1 활성 레벨에서의 제2 수직 패스-게이트 트랜지스터로서, 상기 제2 도전성 트레이스의 일부는 상기 수직 패스-게이트 트랜지스터의 드레인 영역 위로 연장되며, 상기 드레인 영역과 접촉하는 것인 상기 제2 수직 패스-게이트 트랜지스터와, 상기 제2 수직 패스-게이트 트랜지스터의 상기 드레인 영역과 접촉하는 상기 제2 도전성 트레이스의 일부와 상기 제2 수직 패스-게이트 트랜지스터 위로 연장되는 상기 제2 게이트 전극의 일부를 상호접속하는 제3 비아와, 상기 제1 수직 패스-게이트 트랜지스터의 상기 드레인 영역과 접촉하는 상기 제1 도전성 트레이스의 일부와 상기 제1 수직 패스-게이트 트랜지스터 위로 연장되는 제4 게이트 전극의 일부를 상호접속하는 제4 비아를 포함할 수 있다.
본원에 제시된 여러 가지 실시형태들에 따르면, 반도체 제조 방법은, 제1 유전체 층에 의해 둘러싸인 제1 소스 영역, 상기 제1 소스 영역 위의 제1 채널 영역, 상기 제1 채널 영역 위에 있고 제2 유전체 층에 의해 둘러싸인 제1 드레인, 및 상기 제1 채널 영역 주위의 제1 게이트 전극 층을 포함하는 제1 수직 트랜지스터를 형성하는 단계로서, 상기 제1 게이트 전극 층은 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 것인 상기 제1 수직 트랜지스터를 형성하는 단계와, 상기 제1 유전체 층에 의해 둘러싸인 제2 소스 영역, 상기 제2 소스 영역 위의 제2 채널 영역, 상기 제2 채널 영역 위에 있고 상기 제2 유전체 층에 의해 둘러싸인 제2 드레인 영역, 및 상기 제2 채널 영역 주위의 제2 게이트 전극 층을 구비하는 제2 수직 트랜지스터를 형성하는 단계로서, 상기 제2 게이트 전극 층은 상기 제1 게이트 전극 층과는 상이하며 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 것인 상기 제2 수직 트랜지스터를 형성하는 단계와, 상기 제1 수직 트랜지스터 위에 제3 수직 트랜지스터를 형성하는 단계와, 상기 제2 수직 트랜지스터 위에 비아를 형성하는 단계로서, 상기 비아의 일부는 제4 수직 트랜지스터의 게이트 전극에 의해 둘러싸이는 것인 상기 비아를 형성하는 단계를 포함한다.
본 개시물의 양태는 첨부의 도면을 참조하여 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 실행에 따라, 다양한 특징부가 스케일대로 도시되어 있지 않음을 유의하라. 실제로, 다양한 특징부의 치수는 논의의 명확화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일 실시형태에 따른 정적 랜덤 액세스 메모리(SRAM)의 회로도를 도시한다.
도 2는 일 실시형태에 따른 SRAM의 3차원(3D) 레이아웃을 도시한다.
도 3 및 도 4는 일 실시형태에 따른 도 2에 도시된 SRAM의 오버레이된 탑-다운 도면(overlaid top-down view)을 도시한다.
도 5는 일 실시형태에 따른 수직 트랜지스터의 다양한 형상을 도시한다.
도 6 및 도 7은 일 실시형태에 따른 바로서 형성된 수직 트랜지스터를 갖는 SRAM의 오버레이된 탑-다운 도면을 도시한다.
도 8 내지 도 18은 일 실시형태에 따른 SRAM의 제조 방법의 단계의 일부를 도시하는 프로세스 흐름을 도시한다.
도 19 내지 도 30은 일 실시형태에 따른 수직 트랜지스터가 자가-정렬되는 SRAM 셀의 제조 방법의 단계의 일부를 도시하는 프로세스 흐름을 도시한다.
도 31은 일 실시형태에 따른 SRAM 셀의 2×2 어레이의 오버레이된 탑-다운 도면을 도시한다.
도 32 내지 도 35는 일 실시형태에 따른 도 31에 도시된 SRAM의 2×2 어레이의 제1 활성 레벨의 소스-레벨의 오버레이된 탑-다운 도면을 도시한다.
도 36은 일 실시형태에 따른 도 31에 도시된 SRAM 셀의 2×2 어레이의 제1 활성 레벨의 채널-레벨 및 드레인 레벨의 오버레이된 탑-다운 도면을 도시한다.
도 37은 일 실시형태에 따른 도 31에 도시된 SRAM 셀의 2×2 어레이의 트레이스(trace) 레벨의 오버레이된 탑-다운 도면을 도시한다.
도 38은 일 실시형태에 따른 도 31에 도시된 SRAM 셀의 2×2 어레이의 제2 활성 레벨의 채널-레벨 및 드레인 레벨의 오버레이된 탑-다운 도면을 도시한다.
도 39 및 도 40은 일 실시형태에 따른 도 31에 도시된 SRAM의 2×2 어레이의 제2 활성 레벨의 소스-레벨의 오버레이된 탑-다운 도면을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 실행하기 위한 많은 상이한 실시형태 또는 예를 제공한다. 구성요소 및 배치의 특정 예가 본 개시내용을 간략화하기 위해 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며 제한하고자 하는 것이 아니다. 예를 들어, 이하의 설명에서 제2 특징부에 걸친 또는 제2 특징부 위에의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시형태를 포함할 수 있으며, 또한 제1 및 제2 특징부가 간접적으로 접촉될 수 있도록 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시형태를 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순화 및 명확화를 위한 것이며 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 그 자체로 좌우하지 않는다.
또한, "밑에", "아래", "하측", "위에", 상측" 등과 같은 공간적으로 상대적인 용어는 본원에서 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위한 설명의 용이성을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 배향 이외에 사용 또는 동작 중의 장치의 상이한 배향을 포함하기 위한 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 본원에서 사용되는 공간적으로 상대적인 기술어는 그에 따라 마찬가지로 해석될 수 있다.
수직 트랜지스터를 포함하는 SRAM 셀과 같은 정적 랜덤 액세스 메모리(SRAM) 셀은 다양한 예시적인 실시형태에 따라 제공된다. 실시형태의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시형태 전체에서, 동일한 참조 번호는 동일한 요소를 지칭하기 위해 사용된다. 또한, 본원에서 논의되는 방법 실시형태는 특정 순서로 실행되는 것으로 논의될 수 있지만, 다른 방법 실시형태는 임의의 논리적인 순서로 실행될 수 있다.
도 1은 하나 이상의 실시형태에 따른 SRAM 셀(100)의 회로도를 나타낸다. SRAM 셀(100)은 풀-업(pull-up) 트랜지스터(PU1 및 PU2), 풀-다운(pull-down) 트랜지스터(PD1 및 PD2), 및 패스-게이트(pass-gate) 트랜지스터(PG1 및 PG2)를 포함하며, 이들은 SRAM 셀(100)의 기입부에 포함될 수 있다. 일부 실시형태에서, SRAM 셀(100)은 또한 풀-업 트랜지스터(PU1 및 PU2), 풀-다운 트랜지스터(PD1 및 PD2), 및 패스-게이트 트랜지스터(PG1 및 PG2)에 전기적으로 연결될 수 있는 판독부(도 1에 도시되지 않음)를 포함할 수 있다. 회로도에 도시된 바와 같이, 풀-업 트랜지스터(PU1 및 PU2)는 p 형 트랜지스터인 한편, 풀-다운 트랜지스터(PD1, PD2) 및 패스-게이트 트랜지스터는 n 형 트랜지스터이다.
도시된 바와 같이, 트랜지스터(PU1 및 PD1)는 제1 전력 전압(Vdd)과 제2 전력 전압(Vss)(예를 들어, 접지)과의 사이의 제1 인버터(INV1)를 형성한다. 풀-업 트랜지스터(PU1) 및 풀-다운 트랜지스터(PD1)의 드레인이 함께 연결되며, 풀-업 트랜지스터(PU1) 및 풀-다운 트랜지스터(PD1)의 게이트가 함께 연결된다. 트랜지스터(PU2 및 PD2)는 제1 전력 전압(Vdd)와 제2 전력 전압(Vss)과의 사이에 제2 인버터(INV2)를 형성한다. 풀-업 트랜지스터(PU2) 및 풀-다운 트랜지스터(PD2)의 드레인이 함께 연결되며, 풀-업 트랜지스터(PU2) 및 풀-다운 트랜지스터(PD2)의 게이트가 함께 연결된다. 풀-업 트랜지스터(PU1 및 PU2)의 소스는 제1 전력 전압(Vdd)에 연결되는 한편, 풀-다운 트랜지스터(PD1 및 PD2)의 소스는 제2 전력 전압(Vss)에 연결된다.
도 1에 도시된 바와 같이, 인버터(INV1 및 INV2)는 데이터 래치를 형성하도록 교차-연결된다. 예를 들어, 트랜지스터(PU1 및 PD1)의 게이트(함께 연결됨)는 추가로 트랜지스터(PU2 및 PD2)의 드레인에 연결된다. 마찬가지로, 트랜지스터(PU2 및 PD2)의 게이트(함께 연결됨)는 추가로 트랜지스터(PU1 및 PD1)의 드레인에 연결된다. 데이터 래치의 스토리지 노드(storage node)(N1)가 제1 패스-게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 연결되고, 스토리지 노드(N2)가 제2 패스-게이트 트랜지스터(PG2)를 통해 보충 비트 라인(BLB)에 연결된다. 스토리지 노드(N1 및 N2)는 반대 논리 레벨(고 논리 또는 저 논리)에서 개방되는 보충 노드이다. 제1 패스-게이트 트랜지스터(PG1) 및 제2 패스-게이트 트랜지스터(PG2)의 게이트는 기입 라인(WL)에 연결된다.
SRAM 셀(100)은 단일 SRAM 셀일 수 있다. SRAM 셀(100)에 포함되는 풀-업 트랜지스터(PU1 및 PU2), 풀-다운 트랜지스터(PD1 및 PD2), 및 패스-게이트 트랜지스터(PG1 및 PG2)는 SRAM 셀(100)의 풋프린트를 감소시키고, 결과적으로 복수의 이러한 SRAM 셀(100)의 집적 밀도를 증가시키기 위한 노력으로 수직 트랜지스터로서 형성될 수 있다. 수직 트랜지스터로서 형성된 트랜지스터(PU1, PU2, PD1, PD2, PG1, 및 PG2)를 갖는 SRAM 셀(100)의 예가 도2에 도시되어 있다.
도 2는 하나 이상의 실시형태에 따른 SRAM 셀(100)의 3차원(3D) 레이아웃을 도시한다. SRAM 셀(100)은, 소스 영역(102), 드레인 영역(106), 및 소스 영역(102)과 드레인 영역(106)과의 사이에 배치되는 채널 영역(도 2에 표시되지 않음; 도 9의 특징부(806b) 참조)을 포함하는 풀-다운 트랜지스터(PD1)(제1 풀-다운 트랜지스터(PD1)라 칭함)를 포함한다. 요소(102 및 106)는 각각 소스 영역 및 드레인 영역이라 칭하지만, 요소(102 및 106)의 각각은 소스/드레인 영역이라 칭할 수도 있다는 것을 유의하라. 제1 풀-다운 트랜지스터(PD1)는 제1 활성 레벨(L1)에 형성될 수 있다. 제1 풀-다운 트랜지스터(PD1)는 수직 트랜지스터일 수 있고, 따라서 제1 풀-다운 트랜지스터(PD1)의 소스 영역(102), 드레인 영역(106), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제1 풀-다운 트랜지스터(PD1)의 채널 영역은 소스 영역(102) 위에 형성될 수 있는 한편, 드레인 영역(106)은 채널 영역 위에 형성될 수 있다.
제1 풀-다운 트랜지스터(PD1)는 또한 제1 풀-다운 트랜지스터(PD1)의 채널 영역 주위에(예를 들어, 주위에 감싸진) 게이트 전극(104)(이하, 간결성을 위해 "게이트(104)"라 칭함)을 포함한다. 일례로서, 도 2에 도시된 바와 같이, 제1 풀-다운 트랜지스터(PD1)의 게이트(104)는 제1 풀-다운 트랜지스터(PD1)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(104)의 제2 부분은 제1 풀-다운 트랜지스터(PD1)의 채널 영역으로부터 멀어지게 연장된다. 제1 풀-다운 트랜지스터(PD1)의 게이트(104)는 TiN, TaN, TiAl, TaAl과 같은 금속-함유 재료, Ti-함유 재료, Ta-함유 재료, Al-함유 재료, W-함유 재료, TiSi, NiSi, PtSi, 규화물을 갖는 폴리실리콘, Cu-함유 재료, 내화 재료 등, 이들의 조합물, 또는 이들의 다층을 포함할 수 있다. 제1 풀-다운 트랜지스터(PD1)는 제1 풀-다운 트랜지스터(PD1)의 채널 영역과 게이트(104)와의 사이에 배치되는 유전체 재료(도 11과 관련한 아래의 설명 참조)를 포함할 수 있다.
일 실시형태에서, 제1 풀-다운 트랜지스터(PD1)는 접합형 트랜지스터일 수 있다. 예를 들어, 소스 영역(102) 및 드레인 영역(106)은 소스 영역(102) 및 드레인 영역(106)이 제1 도전성(예를 들어, n 형)을 가지게 하는 도펀트를 또한 포함하는 반도체 재료를 포함할 수 있다. 한편, 소스 영역(102)과 드레인 영역(106)과의 사이에 배치되는 채널은, 채널 영역이 제1 도전성과 상이한 제2 도전성(예를 들어, p 형)을 가지게 하는 도펀트를 포함하는 반도체 재료를 포함할 수 있다.
소스 영역(102), 채널 영역, 및 드레인 영역(106)은 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 조합물 등과 같은 임의의 적적한 반도체를 포함할 수 있다. 예를 들어, 일 실시형태에서, 소스 영역(102) 및 드레인 영역(106)의 각각은 도핑된 실리콘을 포함하는 한편, 채널 영역은 도핑되지 않은(또는 약하게 도핑된) 실리콘을 포함한다. 그러나, 다른 실시형태에서, 채널 영역은 도핑된 실리콘을 포함할 수 있는 한편, 소스 영역(102) 및 드레인 영역(106)은 도핑된 실리콘 게르마늄을 포함한다. 제1 풀-다운 트랜지스터(PD1)가 n 형 트랜지스터인 일 실시형태에서, 소스 영역(102) 및 드레인 영역(106)은 인 또는 비소와 같은 N 형 도펀트로 도핑될 수 있는 한편, 채널 영역은 붕소 또는 갈륨과 같은 P-타입 도펀트로 도핑될 수 있다.
일 실시형태에서, 소스 영역(102) 및 드레인 영역(106)의 도펀트 농도는 채널 영역의 도펀트 농도보다 더 클 수 있다. 예를 들어, 소스 영역(102) 및 드레인 영역(106)의 도펀트 농도는 약 1×1020 cm-3 내지 약 2×1021 cm- 3또는 그 이상의 범위일 수 있는 한편, 소스 영역(102)과 드레인 영역(106)과의 사이에 배치되는 채널 영역의 도펀트 농도는 약 1×1018 cm-3 미만일 수 있다.
다른 실시형태에서, 제1 풀-다운 트랜지스터(PD1)는 무접합형 트랜지스터일 수 있다. 이러한 예에서, 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106), 소스 영역(102), 및 채널 영역은 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 조합물 등과 같은 다결정질 반도체 재료를 포함할 수 있다. 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106), 소스 영역(102), 및 채널 영역의 다결정질 반도체 재료는 동일한 도전성(예를 들어, n 형)을 가질 수 있다.
SRAM 셀(100)은 소스 영역(108), 드레인 영역(112), 및 소스 영역(108)과 드레인 영역(112)과의 사이에 배치되는 채널 영역(도 2에 표시되어 있지 않음; 도 16과 관련하여 아래의 설명 참조)을 포함하는 풀-다운 트랜지스터(PU1)(제1 풀-업 트랜지스터(PU1)라 칭함)를 포함한다. 요소(108 및 112)는 각각 소스 영역 및 드레인 영역이라 칭하지만, 요소(108 및 112)의 각각은 또한 소스/드레인 영역이라 칭할 수 있다는 것을 유의하라. 제1 풀-업 트랜지스터(PU1)는 제1 활성 레벨(L1)과 상이한 제2 활성 레벨(L2)에 형성될 수 있다. 일례로서, 제2 활성 레벨(L2)은 제1 활성 레벨(L1) 위에 있을 수 있다. 결과적으로, 제1 풀-업 트랜지스터(PU1)는 제1 풀-다운 트랜지스터(PD1) 위에 형성될 수 있다. 일례로서, 제1 풀-업 트랜지스터(PU1)는 제1 풀-다운 트랜지스터(PD1)에 걸쳐 적층될 수 있다.
일부 실시형태에서, 제1 풀-업 트랜지스터(PU1)는 제1 풀-다운 트랜지스터(PD1)와 자가-정렬될 수 있다(예를 들어, 도 19 내지 도 30과 관련한 이하의 설명 참조). 그러나, 다른 실시형태에서, 제1 풀-업 트랜지스터(PU1)는 제1 풀-다운 트랜지스터(PD1)와 자가-정렬될 수 있다(예를 들어, 도 8 내지 도 18과 관련한 이하의 설명 참조). 제1 풀-업 트랜지스터(PU1)는 수직 트랜지스터일 수 있으며, 따라서 제1 풀-업 트랜지스터(PU1)의 소스 영역(108), 드레인 영역(112), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1)의 채널 영역은 드레인 영역(112) 위에 형성될 수 있는 한편, 소스 영역(108)은 제1 풀-업 트랜지스터(PU1)의 채널 영역 위에 형성될 수 있다. 또한, 도 2에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1)의 드레인 영역(112)은 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106) 위에 형성될 수 있다.
제1 풀-업 트랜지스터(PU1)는 또한 제1 풀-업 트랜지스터(PU1)의 채널 영역 주위에(예를 들어, 주위에 감싸이는) 게이트 전극(110)(이하, 간결성을 위해 "게이트(110)"라 칭함)을 포함한다. 일례로서, 도 2에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1)의 게이트(110)는, 제1 풀-업 트랜지스터(PU1)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(110)의 제2 부분은 제1 풀-업 트랜지스터(PU1)의 채널 영역으로부터 멀어지게 연장될 수 있다. 제1 풀-업 트랜지스터(PU1)의 게이트(110)는 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 제1 풀-업 트랜지스터(PU1)는 제1 풀-업 트랜지스터(PU1)의 게이트(110)와 채널 영역과의 사이에 배치되는 유전체 재료(도 16과 관련한 아래의 설명 참조)를 포함할 수 있다.
일부 실시형태에서, 제1 풀-업 트랜지스터(PU1)는 무접합형 트랜지스터일 수 있다. 이러한 예에서, 제1 풀-업 트랜지스터(PU1)의 드레인 영역(112), 소스 영역(108), 및 채널 영역은 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 조합물 등과 같은 다결정질 반도체 재료를 포함할 수 있다. 제1 풀-업 트랜지스터(PU1)의 드레인 영역(112), 소스 영역(108), 및 채널 영역의 다결정질 반도체 재료는 동일한 도전성(예를 들어, p 형)을 가질 수 있다.
도 1에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 드레인은 함께 연결된다. 이는 도 2 에 도시된 바와 같이 제1 풀-업 트랜지스터(PU1)의 드레인 영역(112)과 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106)과의 사이에 배치되는 제1 도전성 트레이스(114)에 의해 달성될 수 있다. 제1 도전성 트레이스(114)는 제1 활성 레벨(L1)과 제2 활성 레벨(L2)과의 사이에 배치될수 있다. 제1 도전성 트레이스(114)는 드레인 영역(106 및 112)의 각각과 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)할 수 있어, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 드레인을 함께 전기적으로 연결시킨다. 제1 도전성 트레이스(114)는 구리, 텅스텐, 이들의 조합물 등과 같은 적절한 도전성 재료를 포함할 수 있다. 대안적으로 또는 추가적으로, 제1 도전성 트레이스(114)는 코발트, 티타늄, 니켈, 팔라듐, 백금, 에르븀, 이들의 조합물 등의 규화물과 같은 규화물을 포함할 수 있다.
도 1에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 게이트는 함께 연결된다. 이는, 제1 풀-업 트랜지스터(PU1)의 게이트(110)(예를 들어, 게이트(110)의 제2 부분) 및 제1 풀-다운 트랜지스터(PD1)의 게이트(104)(예를 들어, 게이트(104)의 제2 부분)와 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)하여, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 게이트를 함께 전기적으로 연결시킬 수 있는 제1 비아(202)(도 2에서 점선(202)으로 도시됨)에 의해 달성될 수 있다. 일부 실시형태에서, 제1 비아(202)는 규화물을 포함할 수 있다(예를 들어, 제1 도전성 트레이스(114)와 유사한 재료를 포함). 다른 실시형태에서, 제1 비아(202)는 금속-함유 재료를 포함할 수 있다(예를 들어, 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함).
도 1에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 소스는 각각 제1 전력 전압(Vdd) 및 제2 전력 전압(Vss)에 연결될 수 있다. 결과적으로, 도 2에 도시된 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 소스 영역(108 및 102)은 각각 제1 전력 전압(Vdd) 및 제2 전력 전압(Vss)에 전기적으로 연결될 수 있다. 이는 금속 라인 및/또는 비아(도 2에 도시되어 있지 않음; 도 33, 도 39, 및 도 40과 관련하여 아래 설명 참조)의 사용에 의해 달성될 수 있다.
SRAM 셀(100)은, 소스 영역(116), 드레인 영역(120), 및 소스 영역(116)과 드레인 영역(120)과의 사이에 배치되는 채널 영역(도 2에 표시되지 않음; 도 9의 특징부(806b) 참조)을 포함하는 풀-다운 트랜지스터(PD2)(제2 풀-다운 트랜지스터(PD2) 참조)를 포함한다. 요소(116 및 120)는 각각 소스 영역 및 드레인 영역을 칭하지만, 요소(116 및 120)의 각각은 소스/드레인 영역을 칭할 수도 있다는 것을 유의하라. 제2 풀-다운 트랜지스터(PD2)는 제1 활성 레벨(L1)에 형성될 수 있다. 제2 풀-다운 트랜지스터(PD2)는 수직 트랜지스터일 수 있고, 따라서 제2 풀-다운 트랜지스터(PD2)의 소스 영역(116), 드레인 영역(120), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제2 풀-다운 트랜지스터(PD2)의 채널 영역은 소스 영역(116) 위에 형성될 수 있는 한편, 드레인 영역(120)은 제2 풀-다운 트랜지스터(PD2)의 채널 영역 위에 형성될 수 있다.
제2 풀-다운 트랜지스터(PD2)는 또한 제2 풀-다운 트랜지스터(PD2)의 채널 영역 주위에(예를 들어, 주위에 감싸이는) 게이트 전극(118)(이하, 간결성을 위해 "게이트(118)"라 칭함)을 포함할 수 있다. 일례로서, 도 2에 도시된 바와 같이, 제2 풀-다운 트랜지스터(PD2)의 게이트(118)는 제2 풀-다운 트랜지스터(PD2)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(118)의 제2 부분은 제2 풀-다운 트랜지스터(PD2)의 채널 영역으로부터 멀어지게 연장된다. 제2 풀-다운 트랜지스터(PD2)의 게이트(118)는 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 제2 풀-다운 트랜지스터(PD2)는 제2 풀-다운 트랜지스터(PD2)의 게이트(118)와 채널 영역과의 사이에 배치되는 유전체 재료(도 11과 관련하여 아래 설명 참조)를 포함할 수 있다.
일 실시형태에서, 제2 풀-다운 트랜지스터(PD2)는 (예를 들어, 제1 풀-다운 트랜지스터(PD1)와 관련하여 위에서 설명된 바와 같은 접합형 트랜지스터와 유사한) 접합형 트랜지스터일 수 있다. 다른 실시형태에서, 제2 풀-다운 트랜지스터(PD2)는 (예를 들어, 제1 풀-다운 트랜지스터(PD1)와 관련하여 위에서 설명한 무접합형 트랜지스터와 유사한) 무접합형 트랜지스터일 수 있다. 제2 풀-다운 트랜지스터(PD2)는 제1 풀-다운 트랜지스터(PD1)와 동일한 도전성(예를 들어, n 형)을 가질 수 있다. 제2 풀-다운 트랜지스터(PD2)의 소스 영역(116), 드레인 영역(120), 및 채널 영역은 각각 제1 풀-다운 트랜지스터(PD1)의 소스 영역(102), 드레인 영역(106), 및 채널 영역과 유사한 재료, 도펀트, 및/또는 도펀트 농도를 포함할 수 있다.
SRAM 셀(100)은 풀-업 트랜지스터(PU2)(제2 풀-업 트랜지스터(PU2)라 칭함)를 포함할 수 있다. 도 2에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2)는 제2 활성 레벨(L2)에 형성된다. 결과적으로, 제2 풀-업 트랜지스터(PU2)는 제2 풀-다운 트랜지스터(PD2) 위에 형성될 수 있다. 일례로서, 제2 풀-업 트랜지스터(PU2)는 제2 풀-다운 트랜지스터(PD2)에 걸쳐 적층될 수 있다. 일부 실시형태에서, 제2 풀-업 트랜지스터(PU2)는 제2 풀-다운 트랜지스터(PD2)와 자가-정렬될 수 있다(예를 들어, 도 19 내지 도 30과 관련하여 아래 설명 참조). 그러나, 다른 실시형태에서, 제2 풀-업 트랜지스터(PU2)는 제2 풀-다운 트랜지스터(PD2)와 자가-정렬되지 않을 수 있다(예를 들어, 도 8 내지 도 18과 관련한 아래 설명 참조).
제2 풀-업 트랜지스터(PU2)는 소스 영역(122), 드레인 영역(126), 및 소스 영역(122)과 드레인 영역(126)과의 사이에 배치되는 채널 영역(도 2에 표시되어 있지 않음; 도 16과 관련한 이하의 설명 참조)을 포함한다. 요소(122 및 126)는 각각 소스 영역 및 드레인 영역을 지칭하지만, 요소(122 및 126)의 각각은 소스/드레인 영역을 지칭할 수도 있다는 것에 유의한다. 제2 풀-업 트랜지스터(PU2)는 수직 트랜지스터일 수 있고, 따라서 제2 풀-업 트랜지스터(PU2)의 소스 영역(122), 드레인 영역(126), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2)의 채널 영역은 드레인 영역(126) 위에 형성될 수 있는 한편, 소스 영역(122)은 제2 풀-업 트랜지스터(PU2)의 채널 영역 위에 형성될 수 있다. 또한, 도 2에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2)의 드레인 영역(126)은 제2 풀-다운 트랜지스터(PD2)의 드레인 영역(120) 위에 형성될 수 있다.
제2 풀-업 트랜지스터(PU2)는 또한 제2 풀-업 트랜지스터(PU2)의 채널 영역 주위에(예를 들어, 주위에 감싸이는) 게이트 전극(124)(이하, 간결성을 위해 "게이트(124)"라 칭함)을 포함한다. 도 2에 도시된 바와 같이, 일례로서, 제2 풀-업 트랜지스터(PU2)의 게이트(124)는 제2 풀-업 트랜지스터(PU2)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(124)의 제2 부분은 제2 풀-업 트랜지스터(PU2)의 채널 영역으로부터 멀어지게 연장될 수 있다. 제 2 풀-업 트랜지스터(PU2)의 게이트(124)는 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 제2 풀-업 트랜지스터(PU2)는 제2 풀-업 트랜지스터(PU2)의 게이트(124)와 채널 영역과의 사이에 배치되는 유전체 재료(도 16과 관련한 이하의 설명 참조)를 포함할 수 있다.
일부 실시형태에서, 제2 풀-업 트랜지스터(PU2)는 (예를 들어, 제1 풀-업 트랜지스터(PU1)와 관련하여 위에서 설명된 무접합형 트랜지스터와 유사한) 무접합형 트랜지스터일 수 있다. 제2 풀-업 트랜지스터(PU2)는 제1 풀-업 트랜지스터(PU1)와 동일한 도전성(예를 들어, p 형)을 가질 수 있다. 제2 풀-업 트랜지스터(PU2)의 소스 영역(122), 드레인 영역(126), 및 채널 영역은 각각 제1 풀-업 트랜지스터(PU1)의 소스 영역(108), 드레인 영역(106), 및 채널 영역과 유사한 재료, 도펀트, 및/또는 도펀트 농도를 포함할 수 있다.
도 1에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 드레인은 함께 연결된다. 이는, 도 2에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2)의 드레인 영역(126)과 제2 풀-다운 트랜지스터(PD2)의 드레인 영역(120)과의 사이에 배치되는 제2 도전성 트레이스(128)에 의해 달성될 수 있다. 제2 도전성 트레이스(128)는 제1 활성 레벨(L1)과 제2 활성 레벨(L2)과의 사이에 배치될 수 있다. 제2 도전성 트레이스(128)는 드레인 영역(120 및 126)의 각각과 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)할 수 있어, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 드레인을 함께 전기적으로 연결시킨다. 제2 도전성 트레이스(128)는 제1 도전성 트레이스(114)와 유사한 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 게이트는 함께 연결된다. 이는, 제2 풀-업 트랜지스터(PU2)의 게이트(124)(예를 들어, 게이트(124)의 제2 부분) 및 제2 풀-다운 트랜지스터(PD2)의 게이트(118)(예를 들어, 게이트(118)의 제2 부분)와 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)하여, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 게이트를 전기적으로 함께 연결시킬 수 있는 제2 비아(204)(도2에 점선(204)으로 도시됨)에 의해 달성될 수 있다. 일부 실시형태에서, 제2 비아(204)는 제1 비아(202)와 유사한 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 소스는 각각 제1 전력 전압(Vdd) 및 제2 전력 전압(Vss)에 연결될 수 있다. 결과적으로, 도 2에 도시된 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 소스 영역(122 및 126)은 각각 제1 전력 전압(Vdd) 및 제2 전력 전압(Vss)에 전기적으로 연결될 수 있다. 이는 금속 라인 및/또는 비아(도 2에 도시되어 있지 않음; 도 33, 도 39, 및 도 40과 관련한 이하의 설명 참조)의 사용에 의해 달성될 수 있다.
SRAM 셀(100)은 제1 패스-게이트 트랜지스터(PG1) 및 제2 패스-게이트 트랜지스터(PG2)를 포함한다. 패스-게이트 트랜지스터(PG1 및 PG2)는 제1 풀-다운 트랜지스터(PD1) 및 제2 풀-다운 트랜지스터(PD2)와 동일한 활성 레벨에 형성될 수 있다. 도 2에 도시된 바와 같이, 제1 풀-다운 트랜지스터(PD1) 및 제2 풀-다운 트랜지스터(PD2)는 각각 제1 활성 레벨(L1)의 제1 활성 영역 및 제2 활성 영역에 형성될 수 있는 한편, 제1 패스-게이트 트랜지스터(PG1) 및 제2 패스-게이트 트랜지스터(PG2)는 각각 제1 활성 레벨(L1)의 제3 활성 영역 및 제4 활성 영역에 형성될 수 있다.
제1 패스-게이트 트랜지스터(PG1)는 소스 영역(130), 드레인 영역(134), 및 소스 영역(130)과 드레인 영역(134)과의 사이에 배치되는 채널 영역(도 2에 표시되지 않음; 도 9의 특징부(806b) 참조)을 포함한다. 요소(130 및 134)는 각각 소스 영역 및 드레인 영역을 지칭하지만, 요소(130 및 134)의 각각은 소스/드레인 영역을 지칭할 수도 있다는 것을 유의하라. 제1 패스-게이트 트랜지스터(PG1)는 수직 트랜지스터일 수 있으며, 따라서 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130), 드레인 영역(134), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제1 패스-게이트 트랜지스터(PG1)의 채널 영역은 소스 영역(130) 위에 형성될 수 있는 한편, 드레인 영역(134)은 제1 패스-게이트 트랜지스터(PG1)의 채널 영역 위에 형성될 수 있다. 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130), 드레인 영역(134), 및 채널 영역은 제2 풀-다운 트랜지스터(PD2)의 제1 풀-다운 트랜지스터(PD1)와 유사한 재료, 도펀트, 및/또는 도펀트 농도를 포함할 수 있다.
제1 패스-게이트 트랜지스터(PG1)는 또한 제1 패스-게이트 트랜지스터(PG1)의 채널 영역 주위에(예를 들어, 주위에 감싸지는) 게이트 전극(132)(이하, 간결성을 위해 "게이트(132)"라 칭함)을 포함한다. 도 2에 도시된 바와 같이, 일례로서, 제1 패스-게이트 트랜지스터(PG1)의 게이트(132)는 제1 패스-게이트 트랜지스터(PG1)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(132)의 제2 부분은 제1 패스-게이트 트랜지스터(PG1)의 채널 영역으로부터 멀어지게 연장될 수 있다. 제1 패스-게이트 트랜지스터(PG1)의 게이트(132)는 제1 풀-다운 트랜지스터(PG1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 제1 패스-게이트 트랜지스터(PG1)는 제1 패스-게이트 트랜지스터(PG1)의 게이트(132)와 채널 영역과의 사이에 배치되는 유전체 재료(도 11과 관련한 이하의 설명 참조)를 포함할 수 있다.
도 1에 도시된 바와 같이, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 게이트는 제1 패스-게이트 트랜지스터(PG1)의 게이트에 연결된다. 이는 도 2에 도시된 바와 같이 제1 도전성 트레이스(114)를 사용하여 달성될 수 있다. 예시적으로, 제1 도전성 트레이스(114)는 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 드레인(112 및 106) 사이에 배치되는 제1 부분을 가질 수 있다. 제1 도전성 트레이스(114)는 부가적으로 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)에 걸쳐 연장되는 제2 부분을 가질 수 있다. 제1 도전성 트레이스(114)의 제2 부분은 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)에 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)하여, 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)의 게이트를 제1 패스-게이트 트랜지스터(PG1)의 게이트에 전기적으로 연결시킬 수 있다.
도 1에 도시된 바와 같이, 제1 패스-게이트 트랜지스터(PG1)의 게이트는 기입 라인(WL)에 연결되는 한편, 제1 패스-게이트 트랜지스터(PG1)의 소스는 비트 라인(BL)에 연결된다. 예시적으로, 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130)은 금속 라인 및/또는 비아(도 2에 도시되어 있지 않음; 도 33 및 도 34와 관련한 이하의 설명 참조)의 사용에 의해 비트 라인(BL)에 전기적으로 연결될 수 있다. 또한, 제1 패스-게이트 트랜지스터(PG1)의 게이트(132)는 전기 도전성 층 및/또는 비아(도 2에 도시되어 있지 않음; 도 36과 관련한 이하의 설명 참조)의 사용에 의해 기입 라인(WL)에 전기적으로 연결될 수 있다.
제2 패스-게이트 트랜지스터(PG2)는 소스 영역(136), 드레인 영역(140), 및 소스 영역(136)과 드레인 영역(140)과의 사이에 배치되는 채널 영역(도 2에 표시되어 있지 않음; 도 9의 특징부(806b) 참조)을 포함한다. 요소(136 및 140)는 각각 소스 영역 및 드레인 영역을 지칭하지만, 요소(136 및 140)의 각각은 소스/드레인 영역을 지칭할 수도 있다는 것을 유의하라. 제2 패스-게이트 트랜지스터(PG2)는 수직 트랜지스터일 수 있으며, 따라서 제2 패스-게이트 트랜지스터(PG2)의 소스 영역(136), 드레인 영역(140), 및 채널 영역은 각각 수직 소스, 수직 드레인, 및 수직 채널일 수 있다. 도 2에 도시된 바와 같이, 제2 패스-게이트 트랜지스터(PG2)의 채널 영역은 소스 영역(136) 위에 형성될 수 있는 한편, 드레인 영역(140)은 제2 패스-게이트 트랜지스터(PG2)의 채널 영역 위에 형성될 수 있다. 제2 패스-게이트 트랜지스터(PG2)의 소스 영역(136), 드레인 영역(140), 및 채널 영역은 제1 풀-다운 트랜지스터(PD1) 또는 제2 풀-다운 트랜지스터(PD2)와 유사한 재료, 도펀트, 및/또는 도펀트 농도를 포함할 수 있다.
제2 패스-게이트 트랜지스터(PG2)는 또한 제2 패스-게이트 트랜지스터(PG2)의 채널 영역 주위에(예를 들어, 주위에 감싸이는) 게이트 전극(138)(이하, 간결성을 위해 "게이트(138)"라 칭함)을 포함한다. 도 2에 도시된 바와 같이, 일례로서, 제2 패스-게이트 트랜지스터(PG2)의 게이트(138)는 제2 패스-게이트 트랜지스터(PG2)의 채널 영역 주위에 감싸이는 제1 부분을 갖는 도전성 특징부로서 형성될 수 있는 한편, 게이트(138)의 제2 부분은 제2 패스-게이트 트랜지스터(PG2)의 채널 영역으로부터 멀어지게 연장될 수 있다. 제2 패스-게이트 트랜지스터(PG2)의 게이트(138)는 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 제2 패스-게이트 트랜지스터(PG2)는 제2 패스-게이트 트랜지스터(PG2)의 게이트(138)와 채널과의 사이에 배치되는 유전체 재료(도 11과 관련한 이하의 설명 참조)를 포함할 수 있다.
도 1에 도시된 바와 같이, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 게이트는 제2 패스-게이트 트랜지스터(PG2)의 게이트에 연결된다. 이는 도 2에 도시된 바와 같이 제2 도전성 트레이스(128)를 사용하여 달성될 수 있다. 예시적으로, 제2 도전성 트레이스(128)는 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 드레인(126 및 120) 사이에 배치되는 제1 부분을 가질 수 있다. 제2 도전성 트레이스(128)는 부가적으로 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)에 걸쳐 연장되는 제2 부분을 가질 수 있다. 제2 도전성 트레이스(128)의 제2 부분은 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)에 접촉(예를 들어, 물리적으로 및/또는 전기적으로 접촉)하여, 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)의 게이트를 제2 패스-게이트 트랜지스터(PG2)의 게이트에 전기적으로 연결시킬 수 있다.
도 1에 도시된 바와 같이, 제2 패스-게이트 트랜지스터(PG2)의 게이트는 기입 라인(WL)에 연결되는 한편, 제2 패스-게이트 트랜지스터(PG2)의 소스는 보충 비트 라인(BLB)에 연결된다. 예시적으로, 제2 패스-게이트 트랜지스터(PG2)의 소스 영역(136)은 금속 라인 및/또는 비아(도 2에 도시되지 않음; 도 33 및 도 34와 관련한 이하의 설명 참조)의 사용에 의해 보충 비트 라인(BL)에 전기적으로 연결될 수 있다. 또한, 제2 패스-게이트 트랜지스터(PG2)의 게이트(138)는 전기 도전성 층 및/또는 비아(도 2에 도시되지 않음)의 사용에 의해 기입 라인(WL)에 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 데이터 래치는 트랜지스터(PU1 및 PD1)의 게이트를 트랜지스터(PU2 및 PD2)의 드레인에 연결함으로써 형성된다. 이는 도 2에 도시된 바와 같이 제3 비아(206) 및 제2 도전성 트레이스(128)를 사용하여 달성될 수 있다. 예를 들어, 제1 풀-업 트랜지스터(PU1)의 게이트(110)의 제2 부분은 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)에 접촉하는 제2 도전성 트레이스(128)의 제2 부분에 걸쳐 더 연장될 수 있다. 제3 비아(206)는, 게이트(110)의 제2 부분과 제2 도전성 트레이스(128)의 제2 부분과의 사이에 위치될 수 있고 게이트(110) 및 제2 도전성 트레이스(128)를 서로 연결시킬 수 있으며, 이에 의해 트랜지스터(PU1 및 PD1)의 게이트를 트랜지스터(PU2 및 PD2)의 드레인에 연결시킨다. 제3 비아(206)는 제2 활성 레벨(L2)에 형성될 수 있으며 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 결과적으로, 풀-업 트랜지스터(PU1, PU2)의 게이트와 풀-다운 트랜지스터(PD1, PD2)의 게이트와의 사이에 접촉을 형성하기 위해 추가적인 비아 레벨이 사용될 수 있다. 일부 실시형태에서, 제3 비아(206)는 제2 패스-게이트 트랜지스터(PG2)와 자가-정렬될 수 있다(예를 들어, 도 19 내지 도 30과 관련한 이하의 설명 참조). 그러나, 다른 실시형태에서, 제3 비아(206)는 제2 패스-게이트 트랜지스터(PG2)와 자가-정렬되지 않을 수 있다(예를 들어, 도 8 내지 도 18과 관련한 이하의 설명 참조).
마찬가지로, 데이터 래치는 트랜지스터(PU2 및 PD2)의 게이트를 트랜지스터(PU1 및 PD1)의 드레인에 연결시킴으로써 형성된다. 이는 도 2에 도시된 바와 같이 제4 비아(208) 및 제1 도전성 트레이스(114)를 사용하여 달성될 수 있다. 예를 들어, 제2 풀-업 트랜지스터(PU2)의 게이트(124)의 제2 부분은 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)에 접촉하는 제1 도전성 트레이스(114)의 제2 부분에 걸쳐 더 연장될 수 있다. 제4 비아(208)는 게이트(124)의 제2 부분과 제1 도전성 트레이스(114)의 제2 부분과의 사이에 위치될 수 있고 게이트(124) 및 제1 도전성 트레이스(114)를 서로 연결시킬 수 있으며, 이에 의해 트랜지스터(PU2 및 PD2)의 게이트를 트랜지스터(PU1 및 PD1)의 드레인에 연결시킨다. 제4 비아(208)는 제2 활성 레벨(L2)에 형성될 수 있으며 제1 풀-다운 트랜지스터(PD1)의 게이트(104)와 유사한 재료를 포함할 수 있다. 결과적으로, 풀-업 트랜지스터(PU1, PU2)의 게이트와 풀-다운 트랜지스터(PD1, PD2)의 게이트와의 사이에 접촉을 형성하기 위해 추가적인 비아 레벨이 사용될 수 있다. 일부 실시형태에서, 제4 비아(208)는 제1 패스-게이트 트랜지스터(PG1)와 자가-정렬될 수 있다(예를 들어, 도 19 내지 도 30과 관련한 이하의 설명 참조). 그러나, 다른 실시형태에서, 제4 비아(208)는 제1 패스-게이트 트랜지스터(PG1)와 자가-정렬될 수 있다(예를 들어, 도 8 내지 도 18과 관련한 이하의 설명 참조).
도 3은 하나 이상의 실시형태에 따른 도 2에 도시된 SRAM 셀(100)의 제1 활성 레벨(L1), 제1 도전성 트레이스(114) 및 제2 도전성 트레이스(128)의 오버레이된 탑-다운 도면을 도시한다. 도 4는 하나 이상의 실시형태에 따른 도 2에 도시된 SRAM 셀(100)의 제2 활성 레벨(L2)의 오버레이된 탑-다운 도면을 도시한다. 도 3 도시된 바와 같이, 단일 SRAM 셀(100)은 약 2F의 제1 폭 및 약 2F의 제2 폭을 가지며, 여기서 F는 SRAM 셀(100)의 최소 인쇄가능 피치이다. 결과적으로, SRAM 셀(100)의 풋프린트는 약 4F2이다. 수직 트랜지스터를 갖는 현재의 단일 SRAM 셀 설계는 약 10F2의 풋프린트를 갖는다. 결과적으로, 도 2 내지 도 4에 도시된 레이아웃을 갖는 SRAM 셀(100)은 현재의 SRAM 셀 설계에 비해 감소된 풋프린트를 갖는다(예를 들어, 약 60%까지 감소됨). 결과적으로, 복수의 이러한 SRAM 셀(100)의 집적 밀도는 증가될 수 있다.
도 3에 도시된 바와 같이, 제1 비아(202)의 치수(DMV1)(예를 들어, 폭)는 실질적으로 제1 풀-다운 트랜지스터(PD1)의 게이트(104)의 치수(DMG1)(예를 들어, 폭)와 동일할 수 있다. 또한, 제2 비아(204)의 치수(DMV2)(예를 들어, 폭)는 실질적으로 게이트(118)의 치수(DMG2)(예를 들어, 폭)와 동일할 수 있다. 도 3 및 도 4는 또한 탑-다운 도면으로 제1 풀-다운 트랜지스터(PD1), 제2 풀-다운 트랜지스터(PD2), 제1 패스-게이트 트랜지스터(PG1), 및 제2 패스-게이트 트랜지스터(PG2)의 상대적인 위치를 도시한다. 이 트랜지스터들의 상대적인 위치는 또한 도 2에서 관찰될 수 있다. 예를 들어, 제1 패스-게이트 트랜지스터(PG1)는 제1 거리(예를 들어, 실질적으로 F와 동일한 거리)만큼 제1 방향을 따라(예를 들어, Y-방향을 따라) 제1 풀-다운 트랜지스터(PD1)로부터 측방향으로 분리될 수 있는 한편, 제2 패스-게이트 트랜지스터(PG2)는 실질적으로 제1 거리만큼 제1 방향에 실질적으로 수직인 제2 방향을 따라(예를 들어, X-방향을 따라) 제1 풀-다운 트랜지스터(PD1)로부터 측방향으로 분리될 수 있다. 또한, 제2 풀-다운 트랜지스터(PD2)는 실질적으로 제1 거리만큼 제2 방향을 따라(예를 들어, X-방향을 따라) 제1 패스-게이트 트랜지스터(PG1)로부터 측방향으로 분리될 수 있다. 또한, 제2 풀-다운 트랜지스터(PD2)는 실질적으로 제1 거리만큼 제1 방향을 따라(예를 들어, Y-방향을 따라) 제2 패스-게이트 트랜지스터(PG2)로부터 측방향으로 분리될 수 있다는 것에 준한다.
도 2 내지 도 4에 도시된 예에서, 수직 트랜지스터(PU1, PU2, PD1, PD2, PG1, 및 PG2)는 원형 단면을 갖는다. 결과적으로, 도 2 내지 도 4에 도시된 예에서, 수직 트랜지스터(PU1, PU2, PD1, PD2, PG1, 및 PG2)는 와이어(예를 들어, 나노와이어)로서 형성될 수 있다. 그러나, 다른 실시형태에서, 수직 트랜지스터(PU1, PU2, PD1, PD2, PG1, 및 PG2)는 다른 형상을 가질 수 있다. 도 5는, 하나 이상의 실시형태에 따라, 수직 트랜지스터(PU1, PU2, PD1, PD2, PG1, 및 PG2)가 가질 수 있는 형상의 예를 도시한다. 도 5에 도시된 바와 같이, 풀-업 트랜지스터(PU1 및 PU2), 풀-다운 트랜지스터(PD1 및 PD2), 및 패스-게이트 트랜지스터(PG1 및 PG2) 중 임의의 것은 타원(502), 바(504), 라운딩된(rounded) 정사각형(506), 정사각형(508), 직사각형(510), 삼각형(512), 또는 육각형(514)으로서 형성될 수 있다. 다른 형상이 또한 가능할 수 있다. 일례로서, SRAM 셀(100)의 모든 트랜지스터는 바(504)로서 형성될 수 있다. 이러한 실시형태에서, SRAM 셀(100)의 제1 활성 레벨(L1), 제1 도전성 트레이스(114) 및 제2 도전성 트레이스(128)의 오버레이된 탑-다운 도면은 도 6에 도시된 바와 같을 수 있다. 마찬가지로, 이러한 실시형태에서, SRAM 셀(100)의 제2 활성 레벨(L2)의 오버레이된 탑-다운 도면은 도 7에 도시된 바와 같을 수 있다.
도 8 내지 도 18은, 하나 이상의 실시예에 따라 SRAM 셀(100)을 제조하는 방법의 단계들 중 일부를 예시하는 프로세스 흐름을 도시한다. 도 8 내지 도 18에 도시한 프로세스 흐름은, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 실리사이드를 포함하는 일례를 도시하지만, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 다른 도전 재료들을 포함하는 다른 예들도 가능하다. 도 8은, 실리콘(Si); 실리콘-온-인슐레이터(SOI); 게르마늄(Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있고 반도체 웨이퍼일 수 있는 반도체 기판(82)을 도시한다. 반도체 기판(802)은, 벌크 반도체 기판, 반도체-온-인슐레이터(SOI) 기판, 다층 또는 구배 반도체 기판 등일 수 있다. 도 8은 또한 반도체 기판(802) 위에 형성된 제1 도핑 영역(804)을 도시한다. 제1 도핑 영역(804)은, 소스층(804a), 채널층(804b), 및 드레인층(804c)을 포함하는 다층 반도체 기판일 수 있다. 구체적인 실시예에서, 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c) 중 적어도 일부는, 제1 풀-다운 트랜지스터(PD1), 제2 풀-다운 트랜지스터(PD2), 제1 패스-게이트 트랜지스터(PG1), 및 제2 패스-게이트 트랜지스터(PG2)의 소스 영역들, 채널 영역들, 및 드레인 영역들을 형성하는 데 이용된다. 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c)은, 제1 풀-다운 트랜지스터(PD1)의 소스 영역(102), 채널 영역, 및 드레인 영역(106)과 유사한 재료, 도펀트, 및/또는 도펀트 농도를 각각 포함할 수 있다.
제1 도핑 영역(804)은, 반도체 기판(802)의 노출 영역을 성장 개시제로서 이용하는 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 에피택셜 성장 프로세스는 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 또는 이들의 조합일 수 있다. 다른 에피택셜 성장 프로세스들로 가능하다. 일 실시예에서는, 동일한 에피택셜 성장 프로세스를 이용하여 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c)의 각각을 형성할 수 있다. 그러나, 다른 일 실시예에서는, 서로 다른 에피택셜 성장 프로세스들을 이용하여 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c)을 형성할 수 있다.
일 실시예에서, 도펀트들은, 각 층이 성장할 때 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c)에 도입된다. 일례로, 소스층(804a)의 에피택셜 성장 프로세스 동안, 원하는 도펀트들을 포함하는 전구체들이, 소스층(804a)의 반도체 재료를 위한 전구체 반응물들과 함께 반응 용기 내로 제 자리에(in situ) 배치된다. 이처럼, 도펀트들은, 소스층(804a)이 성장하고 있는 동안 소스층(804a)에 원하는 도전성을 제공하도록 소스층(804a)의 반도체 재료 내에 도입되고 포함된다. 전술한 예는 소스층(804a)에 관한 것이지만, 마찬가지의 프로세스를 이용하여, 각 층이 성장할 때 채널층(804b)과 드레인층(804c)의 반도체 재료 내에 도펀트들을 도입할 수 있다.
대안으로, 다른 일 실시예에서, 도펀트들은, 각 층이 성장한 후에 제1 도핑 영역(804)의 소스층(804a), 채널층(804b), 및 드레인층(804c)의 반도체 재료 내에 도입될 수 있다. 일례로, 소스층(804a)의 반도체 재료는 도펀트 없이 성장할 수 있고, 주입 프로세스 또는 확산 프로세스 등의 도입 프로세스를 이용하여 소스층(804a)을 성장시킨 후 채널층(804b)이 성장시키기 전에 도펀트들을 소스층(804a)에 도입한다. 일단 도펀트들이 소스층(804a) 내에 도입되었다면, 어닐링 프로세스를 수행하여 도펀트들을 활성화할 수 있다. 그후, 채널층(804b)의 에피택셜 성장을 개시할 수 있다. 전술한 예는 소스층(804a)에 관한 것이지만, 마찬가지의 프로세스를 이용하여, 각 층이 성장한 후에 채널층(804b)과 드레인층(804c)의 반도체 재료 내에 도펀트들을 도입할 수 있다.
도 9를 참조해 보면, 제1 수직 구조(806)는, 예를 들어, 마스킹 및 에칭 프로세스를 이용하여 제1 도핑 영역(804)으로부터 형성되어 있다. 일례로, 패터닝된 마스크(도 9에는 도시하지 않음)가 제1 도핑 영역(804)의 일부 위에 형성될 수 있다. 패터닝된 마스크는, 제1 수직 구조(806)를 형성하도록, 적절한 에칭 프로세스, 예를 들어, 반응 이온 에칭(RIE) 등의 이방성 에칭을 이용하여 제1 도핑 영역(804)이 리세스될 때 마스크로서 사용될 수 있다. 그 후, 예를 들어, 박리 프로세스(예를 들어, 습식 박리 프로세스) 또는 애칭 프로세스(예를 들어, 플라즈마 애싱 프로세스)를 이용하여 패터닝된 마스크를 제거하여 도 9에 도시한 구성을 형성할 수 있다. 제1 수직 구조(806)는, (예를 들어, 도 5에 도시한 바와 같은) 원, 정사각형, 직사각형, 달걀형, 타원형 등의, 반도체 기판(802)의 상면과 평행한 평면에서의 단면을 가질 수 있다. 도 9의 예에서는, 일부 실시예들의 다양한 양태들을 명확하고도 간단하게 예시하도록 하나의 제1 수직 구조(806)만이 도시되어 있다. 그러나, 실제로는, 이러한 수직 구조가 복수 형성될 수 있다. 일례로, 4개의 수직 구조(806)를 형성할 수 있고, 그 4개의 수직 구조(806)를 이용하여 도 1과 도 2에 도시한 SRAM 셀(100)의 풀-다운 트랜지스터들(PD1, PD2)과 패스-게이트 트랜지스터들(PG1, PG2)을 제조할 수 있다.
제1 수직 구조(806)는, 소스 영역(806a), 소스 영역(806a) 위의 채널 영역(806b), 및 채널 영역(806a) 위의 드레인 영역(806c)을 포함한다. 전술한 바와 같이, 제1 수직 구조(806)를 이용하여 도 1과 도 2에 도시한 SRAM 셀(100)의 풀-다운 트랜지스터들(PD1, PD2)과 패스-게이트 트랜지스터들(PG1, PG2) 중 임의의 하나를 제조할 수 있다. 이처럼, 제1 수직 구조(806)의 소스 영역(806a)은 도 2에 도시한 소스 영역들(102, 116, 130, 136) 중 임의의 하나로서 식별될 수 있다. 마찬가지로, 제1 수직 구조(806)의 드레인 영역(806c)은 도 2에 도시한 드레인 영역들(106, 120, 134, 140) 중 임의의 하나로서 식별될 수 있다. 마찬가지 방식으로, 제1 수직 구조(806)의 채널 영역(806b)은, 도 2에 도시한 SRAM 셀(100)의 풀-다운 트랜지스터들(PD1, PD2)과 패스-게이트 트랜지스터들(PG1, PG2) 중 임의의 하나로서 식별될 수 있다.
도 10을 참조해 보면, 제1 유전층(808)은, 반도체 기판(802) 상에 및 제1 수직 구조(806)의 소스 영역(806a) 주위에 형성되어 있다. 일부 실시예들에서, 제1 유전층(808)은, 유동성 CVD(FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착) 및 어닐링 등의 후 경화에 의해 형성된 산화물이다. 다른 실시예들에서, 제1 유전층(808)은, CVD, PECVD 등, 또는 이들의 조합 등의 다른 증착 기술에 의해 형성될 수 있고, 실리콘 산화물, 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 보로포스포실리케이트 글래스(BPSG), 언도핑 실리케이트 글래스(USG), 질화물, 산질화물 등의 유전 재료일 수 있다.
일부 실시예들에서, 제1 유전층(808)은, 제1 수직 구조(806)의 상면뿐만 아니라 소스 영역(806a), 채널 영역(806b), 드레인 영역(806c)도 덮을 수 있다. 이러한 실시예에서는, 에치백 프로세스를 수행하여, 제1 유전층(80)에 의해 덮힌 소스 영역(806a)의 측벽들을 남겨 두면서 제1 수직 구조(806)의 상면으로부터 그리고 드레인 영역(806c)과 채널 영역(806b)의 측벽들로부터 제1 유전층(808)의 과다 부분들을 제거할 수 있다.
도 11을 참조해 보면, 제1 게이트 유전체(810)와 제1 게이트 전극층(812)이 형성되어 있다. 제1 게이트 유전체(810)는, 수직 채널 구조(72) 상에, 예를 들어, 제1 수직 구조(806)의 채널 영역(806b)의 측벽들 위에 등각 성막되어 있다. 일부 실시예들에 따르면, 제1 게이트 유전체(810)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예들에서, 제1 게이트 유전체(810)는 고 유전상수(high-k)의 유전 재료를 포함하고, 이러한 실시예들에서, 제1 게이트 유전체(810)는 약 7.0을 초과하는, 또는 약 10.0을 초과하는 k 값을 가질 수 있다. 고 유전상수의 유전 재료는, SiON, Si3N4, Ta2O5, Al2O3, Hf 산화물, Ta 산화물, Al 산화물, 희토류 금속 산화물 등, 및 이들의 조합을 포함할 수 있다. 제1 게이트 유전체(810)의 형성 방법은, 분자 빔 증착(MBD), ALD, PECVD 등, 또는 이들의 조합을 포함할 수 있다. 다음으로, 제1 게이트 전극층(812)은, 예를 들어, MBD, ALD, PECVD 등 중 하나 이상을 이용하여 제1 게이트 유전체(810) 위와 제1 유전층(808) 위에 증착된다. 제1 게이트 전극층(812)은, TiN, TaN, TiAl, TaAl, TaC 등의 금속-함유 재료, Ti-함유 재료, Ta-함유 재료, Al-함유 재료, W-함유 재료, TiSi, NiSi, PtSi, 실리사이드를 갖는 폴리실리콘, Cu-함유 재료, 내화 재료 등, 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 제1 게이트 전극층(812)은, 일례로, 도 2에 도시한 게이트들(104, 118, 132, 138) 중 임의의 하나로서 식별될 수 있다.
도 12를 참조해 보면, 제2 유전층(814)은 제1 게이트 유전체(810)와 제1 게이트 전극층(812) 상에 형성되어 있다. 제2 유전층(814)은, 또한, 제1 수직 구조(806)의 드레인 영역(806c) 주위에 형성되어 있다. 제2 유전층(814)은 제1 유전층(808)과 유사한 재료들을 포함할 수 있다. 제2 유전층(814)은 제1 유전층(808)과 유사한 프로세스들을 이용하여 형성될 수 있다. 제2 유전층(814)의 형성과 함께, SRAM 셀(100)의 제1 활성 레벨 L1의 적어도 일부가 형성될 수 있다.
도 13을 참조해 보면, 실리사이드층(816)은 제2 유전층(814)의 위뿐만 아니라 제1 수직 구조(806)의 드레인 영역(806c) 위에도 (예를 들어, MBD, ALD, PECVD 등 중 하나 이상을 이용하여) 형성될 수 있다. 실리사이드층(816)은 도 2에 도시한 제1 도전 트레이스(114) 또는 제2 도전 트레이스(128)로서 식별될 수 있다. 실리사이드층(816)은, 하나 이상의 적절한 금속층들의 블랭킷 증착 및 금속 또는 금속들이 기저의 노출된 반도체 재료(예를 들어, 실리콘)와 반응하는 급속 열적 어닐링(RTA) 등의 후속하는 어닐링 단계에 의해 형성될 수 있다. 이어서, 미반응 금속을, 예를 들어, 선택적 에칭 프로세스에 의해 제거할 수 있다.
도 14를 참조해 보면, 프로세스 흐름은, 실리사이드층(816) 위에 제3 유전층(818)을 형성하고, 제3 유전층(818) 위에 제2 게이트 전극층(820)을 형성하고, 제2 게이트 전극층(820) 위에 제4 유전층(822)을 형성하는 것으로 계속된다. 제3 유전층(818)과 제4 유전층(822)은 제1 유전층(808)과 유사한 재료들을 포함할 수 있다. 게다가, 제3 유전층(818)과 제4 유전층(822)은 제1 유전층(808)과 유사한 프로세스들을 이용하여 형성될 수 있다. 제2 게이트 전극층(820)은 제1 게이트 전극층(812)과 유사한 재료들을 포함할 수 있다. 게다가, 제2 게이트 전극층(820)은 제1 게이트 전극층(820)과 유사한 프로세스들을 이용하여 형성될 수 있다. 제3 유전층(818), 제2 게이트 전극층(820), 및 제4 유전층(822)은 SRAM 셀(100)의 제2 활성 레벨 L2를 정의할 수 있다. 또한, 제2 게이트 전극층(820)은, 각각 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)의 (도 2에 도시한) 게이트들(110 및/또는 124)을 형성하는 데 사용될 수 있다.
도 15를 참조해 보면, 개구(824)는, 실리사이드층(816)의 일부를 노출시키도록 제3 유전층(818), 제2 게이트 전극층(820), 및 제4 유전층(822)에 형성될 수 있다. 개구(824)는, 개구들이 형성되어 있는 패터닝된 마스크를 사용하는 리소그래픽 및 에칭 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 패터닝된 마스크의 개구들은 제1 수직 구조(806)와 실질적으로 정렬된다. 개구(824)는, 적절한 에칭 프로세스(예를 들어, RIE 등의 이방성 에칭)를 이용하여 형성될 수 있다. 개구(824) 형성에 이어서, 프로세스 흐름은 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 중 하나인지 또는 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인지 여부에 의존할 수 있다. 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 또는 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인 실시예에서, 제2 활성층 L2의 개구(824)는, 제1 풀-다운 트랜지스터(PD1) 또는 제2 풀-다운 트랜지스터(PD2) 위에 각각 제1 풀-업 트랜지스터(PU1) 또는 제2 풀-업 트랜지스터(PU2)를 형성하는 데 사용될 수 있다. 이러한 단계는, 제2 게이트 유전체(826)가 개구(824)의 측벽들 상에 형성되어 있는(예를 들어, 등각 형성되어 있는) 도 16에 도시되어 있다.
제2 게이트 유전체(826)는, 제1 게이트 유전체(810)와 유사한 재료들을 포함할 수 있고, 제1 게이트 유전체(810)와 유사한 프로세스들을 이용하여 형성될 수 있다. 또한, 제2 수직 구조(828)는 개구(824)를 충전하는 데 형성될 수 있다. 제2 수직 구조(828)는, 실리콘, 게르마늄, 실리콘 게르마늄, 이들의 조합 등의 다결정 반도체 재료를 포함할 수 있다. 결국, 제2 수직 구조(828)는 도 2에 도시한 제1 풀-업 트랜지스터(PU1) 및/또는 제2 풀-업 트랜지스터(PU2)로 식별될 수 있다. 제3 유전층(818)에 의해 둘러싸인 제2 수직 구조(828)의 일부는 도 2에 도시한 드레인 영역들(112, 126) 중 임의의 하나로 식별될 수 있다. 제2 게이트 전극층(820)에 의해 둘러싸인 제2 수직 구조(828)의 일부는 제1 풀-업 트랜지스터(PU1) 또는 제2 풀-업 트랜지스터(PU2)의 채널 영역들 중 임의의 하나로 식별될 수 있다. 게다가, 제4 유전층(822)에 의해 둘러싸인 제2 수직 구조(828)의 일부는 도 2에 도시한 소스 영역들(108, 122) 중 임의의 하나로 식별될 수 있다.
제2 수직 구조(828)는, 실리사이드층(816)의 노출된 영역들을 성장 개시제로서 이용하는 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 에피택셜 성장 프로세스는 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 또는 이들의 조합일 수 있다. 다른 에피택셜 성장 프로세스들도 가능하다. 일부 실시예들에서, 제2 수직 구조(828)는 개구(824)를 과충전(overfill)할 수 있다. 이러한 실시예에서, 평탄화 단계(예를 들어, 화학적 기계적 연마 단계)를 수행하여 개구(824) 밖에 있는 제2 수직 구조(828)의 일부들을 제거할 수 있다.
일 실시예에서, 도펀트들은, 제2 수직 구조(828)가 성장할 때 제2 수직 구조(828)의 재료 내에 도입된다. 일례로, 제2 수직 구조(828)의 에피택셜 성장 프로세스동안, 원하는 도펀트들을 포함하는 전구체들은, 제2 수직 구조(828)의 재료를 위한 전구체 반응물들과 함께 반응 용기 내의 제 위치에 배치된다. 이처럼, 도펀트들은, 제2 수직 구조(828)가 성장하고 있는 동안 제2 수직 구조(828)에 원하는 도전성(예를 들어, p형)을 제공하도록 제2 수직 구조(828)의 재료 내에 도입되고 포함된다. 대안으로, 다른 일 실시예에서, 도펀트들은, 제2 수직 구조(828)가 성장한 후에 제2 수직 구조(828)의 재료 내에 도입될 수 있다. 일례로, 제2 수직 구조(828)의 재료는 도펀트들 없이 성장할 수 있고, 주입 프로세스 또는 확산 프로세스 등의 도입 프로세스를 이용하여 제2 수직 구조(828)의 재료 내에 도펀트들을 도입한다.
다시 도 15를 참조해 보면, 개구(824) 형성에 이어서, 프로세스 흐름은, 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 중 하나인지 또는 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인지 여부에 의존할 수 있다. 제1 수직 구조(806)가 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인 실시예에서, 제2 활성층(L2)의 개구(824)는, 각각 제2 패스-게이트 트랜지스터(PG2) 또는 제1 패스-게이트 트랜지스터(PG1) 위에 제3 비아(206) 또는 제4 비아(208)를 형성하는 데 사용될 수 있다. 이러한 단계는, 개구(824)를 충전하도록 금속 특징부(830)가 형성될 수 있는 도 17에 도시되어 있다. 금속 특징부(830)는, 제1 게이트 전극층(812)과 유사한 재료들을 포함할 수 있고, 제1 게이트 전극층(812)과 유사한 프로세스들을 이용하여 형성될 수 있다. 후속하여, 일부 실시예들에서, 금속 특징부(830)는, 도 18에 도시한 바와 같이, 예를 들어, 금속 특징부(830)의 상면이 제2 게이트 전극층(820)의 상면과 실질적으로 동면으로 되도록 (예를 들어, RIE 등의 적절한 에칭 프로세스를 이용하여) 에칭백될 수 있다. 이어서, 금속 특징부(830)의 상면은 (도 18에는 도시하지 않은) 유전 재료에 의해 덮힐 수 있다.
전술한 예에서, 제1 수직 구조(806)의 첫 번째 것이 패스-게이트 트랜지스터들(PG1, PG2) 중 하나이고 제1 수직 구조(806)의 두 번째 것이 풀-다운 트랜지스터들(PD1, PD2) 중 하나인 경우, 금속 특징부(830)는 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(824)에 형성되는 한편, 제2 수직 구조(828)와 제2 게이트 유전체(826)는 풀-다운 트랜지스터(PD1 또는 PD2) 위의 개구(824)에 형성된다. 그러나, 다른 일 실시예에서, 제2 수직 구조(828)와 제2 게이트 유전체(826)는, 풀-다운 트랜지스터(PD1 또는 PD2) 위의 개구(824) 뿐만 아니라 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(824)에도 형성될 수 있다. 후속하여, 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 제2 수직 구조(828)와 제2 게이트 유전체(826)를 (예를 들어, 에칭 프로세스를 통해) 제거하여 실리사이드층(816)의 일부를 노출시킬 수 있고, 이에 따라 개구(824)를 재형성할 수 있다. 이어서, 예를 들어, 도 17과 도 18에 도시한 바와 같이, 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(824)를 도전 재료로 충전하여 금속 특징부(830)를 형성할 수 있다. 결국, 이러한 실시예에서, 패스-게이트 트랜지스터들(PG1, PG2) 위의 p 채널들은, 제2 수직 구조(828)(예를 들어, 폴리-Ge)와 제2 게이트 유전체(826)를 제거하고 개구를 금속으로 충전함으로써, 국부적 드레인-게이트 접촉부들로 변환될 수 있다.
도 8 내지 도 18에 도시한 프로세스 흐름은, 도 2에 도시한 SRAM 셀(100)의 풀-업 트랜지스터들(PU1, PU2), 풀-다운 트랜지스터들(PD1, PD2), 및 패스-게이트 트랜지스터들(PG1, PG2)을 제조하는 방법의 일례를 도시한다. 도 15에 관하여 전술한 바와 같이, 개구(824)는 패터닝된 마스크를 에칭 마스크로서 사용함으로써 형성될 수 있다. 개구(824)와 기저의 제1 수직 구조(806) 간의 정렬은, 패터닝된 마스크와 제1 수직 구조(806) 간의 정렬에 의존한다. 결국, 개구(824)에 형성된 금속 특징부(830)와 제2 수직 구조(828)는 제1 수직 구조(806)와 자기 정렬되지 않는다.
도 19 내지 도 30은, 하나 이상의 실시예에 따라 수직 트랜지스터들이 자기 정렬되는 SRAM 셀을 제조하는 방법의 단계들 중 일부를 예시하는 프로세스 흐름을 도시한다. 도 19 내지 도 30에 도시한 프로세스 흐름은, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 실리사이드를 포함하는 일례를 예시하지만, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 다른 도전 재료를 포함하는 다른 예들도 가능하다. 도 19를 참조해 보면, 제1 수직 구조(806)는 (예를 들어, 도 8과 도 9에 관하여 전술한 프로세스들을 이용하여) 반도체 기판(802) 위에 형성될 수 있다. 또한, 희생 수직 구조(902)는 제1 수직 구조(806) 위에 형성된다. 희생 수직 구조(902)는 제1 수직 구조(806)와 유사한 반도체 재료를 포함할 수 있다. 희생 수직 구조(902)는, 제1 수직 구조(806)의 드레인 영역(806c)의 노출된 영역들을 성장 개시제로서 이용하는 에피택셜 성장 프로세스를 이용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 에피택셜 성장 프로세스는, 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 또는 이들의 조합일 수 있다. 다른 에피택셜 성장 프로세스들도 가능하다. 제1 수직 구조(806)의 드레인 영역(806c)의 노출된 영역들을 성장 개시제로서 이용함으로써 희생 수직 구조(902)가 형성되므로, 희생 수직 구조(902)는 제1 수직 구조(806)와 실질적으로 동일한 측방 치수를 가질 수 있다.
도 20을 참조해 보면, 제1 유전층(808), 제1 게이트 유전체(810), 제1 게이트 전극층(812), 및 제2 유전층(814)은 제1 수직 구조(806)와 희생 수직 구조(902) 주위에 형성될 수 있다. 이 예에서, 제1 유전층(808)은 제1 수직 구조(806)의 소스 영역(806a) 주위에 형성될 수 있는 한편, 제1 게이트 유전체(810)와 제1 게이트 전극층(812)은 제1 수직 구조(806)의 채널 영역(806b) 주위에 형성될 수 있다. 제2 유전층(814)은, 제1 수직 구조(806)의 드레인 영역(806c) 주위에 형성될 수 있고 희생 수직 구조(902) 주위에도 형성될 수 있다. 제1 수직 구조(806)와 희생 수직 구조(902) 주위에 제1 유전층(808), 제1 게이트 유전체(810), 제1 게이트 전극층(812), 및 제2 유전층(814)을 형성하는 데 있어서 도 10 내지 도 12에 관하여 전술한 유사한 프로세스들을 이용할 수 있다.
도 21을 참조해 보면, (예를 들어, RIE 등의 적절한 에칭 프로세스를 이용하여) 제2 유전층(814)의 일부를 리세스하여 희생 수직 구조(902) 및 희생 수직 구조(902)에 근접한 드레인 영역(806c)의 일부를 노출시킬 수 있다. 이어서, 도 22에 도시한 바와 같이, 예를 들어, 실리사이드층(816)에 관하여 전술한 프로세스들을 이용하여, 제2 유전층(814)의 나머지 부분 위에 그리고 드레인 영역(806c)의 노출된 부분 주위에 실리사이드층(904)을 형성할 수 있다. 또한, 실리사이드층(904)은 드레인 영역(806c)에 근접한 희생 수직 구조(902)의 제1 부분(902a)을 둘러쌀 수 있다. 희생 수직 구조(902)는, 또한, 제1 부분(902a) 위의 제2 부분(902b), 제2 부분(902b) 위의 제3 부분(902c), 및 제3 부분(902c) 위의 제4 부분(902d)을 포함할 수 있다.
일부 실시예들에서, 실리사이드층(904)은, 희생 수직 구조(902)의 제4 부분(902d)의 상면 위에 형성될 수 있고, 희생 수직 구조(902)의 제1 부분(902a), 제2 부분(902b), 제3 부분(902c), 제4 부분(902d)의 측벽들 주위에 형성될 수 있다. 그 후, 실리사이드층(904)의 일부를 평탄화 및/또는 에칭하여 희생 수직 구조(902)의 제4 부분(902d)의 상면 및 희생 수직 구조(902)의 제2 부분(902b), 제3 부분(902c), 제4 부분(902d)의 측벽들을 노출시켜 도 22에 도시한 구조를 형성할 수 있다. 실리사이드층(904) 형성과 함께, SRAM 셀(100)의 제1 활성 레벨 L1이 정의되고, 후속 단계들에서 실리사이드층(904)을 가공하여 도 2에 도시한 제1 도전 트레이스(114) 또는 제2 도전 트레이스(128)를 형성할 수 있다.
도 23을 참조해 보면, 제3 유전층(818)은, 예를 들어, 도 14에 관하여 전술한 프로세스들 중 하나 이상을 이용하여, 실리사이드층(904) 위에 형성될 수 있고 희생 수직 구조(902)의 제2 부분 주위에 형성될 수 있다. 일부 실시예들에서, 제3 유전층(818)은, 희생 수직 구조(902)의 제4 부분(902d)의 상면 위에 형성될 수 있고 희생 수직 구조(902)의 제2 부분(902b), 제3 부분(902c), 제4 부분(902d)의 측벽들 주위에 형성될 수 있다. 그 후, 제3 유전층(818)의 일부를 평탄화 및/또는 에칭하여 희생 수직 구조(902)의 제4 부분(902d)의 상면 및 희생 수직 구조(902)의 제3 부분(902c)과 제4 부분(902d)의 측벽들을 노출시켜 도 23에 도시한 구조를 형성할 수 있다.
도 24를 참조해 보면, 프로세스 흐름은, 희생 수직 구조(902)의 제3 유전층(818) 위와 제3 부분(902c) 주위에 더미 게이트 유전체(906)를 형성하는 것으로 계속된다. 또한, 제2 게이트 전극층(820)은 제3 유전층(818) 위와 더미 게이트 유전체(906) 주위에 형성되어 있다. 더미 게이트 유전체(906)는, 제1 게이트 유전체(810)와 유사한 재료들을 포함할 수 있고, 제1 게이트 유전체(810)와 유사한 프로세스들을 이용하여 형성될 수 있다. 일부 실시예들에서, 더미 게이트 유전체(906)와 제2 게이트 전극층(820)는, 희생 수직 구조(902)의 제4 부분(902d)의 상면 위와 희생 수직 구조(902)의 제3 부분(902c)과 제4 부분(902d)의 측벽들 주위에 형성될 수 있다. 그 후, 더미 게이트 유전체(906)와 제2 게이트 전극층(820)의 일부를 평탄화 및/또는 에칭하여 희생 수직 구조(902)의 제4 부분(902d)의 상면 및 희생 수직 구조(902)의 제4 부분(902d)의 측벽들을 노출시켜 도 24에 도시한 구조를 형성할 수 있다.
도 25를 참조해 보면, 프로세스 흐름은, 더미 게이트 유전체(906)와 제2 게이트 전극층(820) 위에 제4 유전층(822)을 형성하는 것으로 계속된다. 제4 유전층(822)은, 또한, 희생 수직 구조(902)의 제4 부분(902d) 주위에 형성된다. 일부 실시예들에서, 제4 유전층(822)은, 희생 수직 구조(902)의 제4 부분(902d)의 상면 위와 측벽들 주위에 형성될 수 있다. 그 후, 제4 유전층(822)의 일부를 평탄화 및/또는 에칭하여 희생 수직 구조(902)의 제4 부분(902d)의 상면을 노출시켜 도 25에 도시한 구조를 형성할 수 있다. 도 25의 실시예에서, 희생 수직 구조(902)의 제4 부분(902d)과 제4 유전층(822)의 상면들은 실질적으로 동면으로 된다. 게다가, 제3 유전층(818), 제2 게이트 전극층(820), 및 제4 유전층(822)은 SRAM 셀(100)의 제2 활성 레벨 L2를 정의할 수 있다.
프로세스 흐름은, (예를 들어, 적절한 에칭 프로세스를 이용하여) 희생 수직 구조(902)를 제거하여 제1 수직 구조(806)의 상면을 노출시켜 개구(908)를 형성하는 도 26에 도시한 단계로 계속된다. 금속층(910)은, 또한, 개구(908)의 측벽들 상에 그리고 제4 유전층(822)의 상면 위에 형성된다(예를 들어, 등각 형성된다). 금속층(910)은, MBD, ALD, PECVD 중 하나 이상을 이용하여 형성될 수 있고, 실리사이드로 변환될 수 있는 적절한 금속(예를 들어, 코발트, 티타늄, 니켈, 팔라듐, 백금, 에르븀, 이들의 조합 등)을 포함할 수 있다. 금속층(910) 형성에 이어서, 금속 또는 금속들이 제1 수직 구조(806)의 기저의 노출된 반도체 재료(예를 들어, 드레인 영역(806c)의 실리콘)와 반응하는 급속 열적 어닐링(RTA) 등의 어닐링 단계를 금속층(910)이 거치게 하는 실리사이드화 프로세스를 수행할 수 있다. 이어서, 도 27에 도시한 바와 같이, 예를 들어, 선택적 에칭 프로세스에 의해 미반응 금속을 제거하여 제1 수직 구조(806)의 드레인 영역(806c) 위와 개구(908)의 바닥에 배치되는 실리사이드 영역(912)을 형성할 수 있다. 선택적 에칭 프로세스는 또한 더미 게이트 유전체(906)를 제거할 수 있고, 이에 따라 도 27에 도시한 바와 같이 제2 게이트 전극층(820)의 측벽들을 노출시킬 수 있다. 실리사이드층(904)은 실리사이드 영역(912)과 함께 도 2에 도시한 제1 도전 트레이스(114) 또는 제2 도전 트레이스(128)로 식별될 수 있다.
개구(908)의 바닥에 실리사이드 영역(912)을 형성하는 것에 이어서, 프로세스 흐름은 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 중 하나인지 또는 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인지 여부에 의존할 수 있다. 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 중 하나인 실시예에서, 제2 활성층(L2)의 개구(908)는, 제1 풀-다운 트랜지스터(PD1) 또는 제2 풀-다운 트랜지스터(PD2) 위에 각각 제1 풀-업 트랜지스터(PU1) 또는 제2 풀-업 트랜지스터(PU2)를 형성하는 데 사용될 수 있다. 이러한 단계는, 도 16에 관하여 전술한 프로세스들 중 하나 이상을 이용하여 개구(908)의 측벽들 상에 제2 게이트 유전체(826)가 형성되는(예를 들어, 등각 형성되는) 도 28에 도시되어 있다. 또한, 제2 수직 구조(828)는, 예를 들어, 도 16에 관하여 전술한 프로세스들 중 하나 이상을 이용하여 개구(908)를 충전하는 데 사용될 수 있다. 제2 수직 구조(828)는 도 2에 도시한 제1 풀-업 트랜지스터(PU1) 또는 제2 풀-업 트랜지스터(PU2)로 식별될 수 있다. 일부 실시예들에서, 제2 수직 구조(828) 형성에 이어서, 제2 수직 구조(828)로부터의 반도체 재료를 실리사이드 영역(912)과 반응시키거나 실리사이드 영역 내로 확산시킬 수 있는 어닐링 단계가 이어질 수 있다.
다시 도 27을 참조해 보면, 개구(908)의 바닥에 실리사이드 영역(912)을 형성하는 것에 이어서, 프로세스 흐름은, 제1 수직 구조(806)가 풀-다운 트랜지스터들(PD1, PD2) 중 하나인지 또는 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인지 여부에 의존할 수 있다. 제1 수직 구조(806)가 패스-게이트 트랜지스터들(PG1, PG2) 중 하나인 실시예에서, 제2 활성층(L2)의 개구(908)는, 제2 패스-게이트 트랜지스터(PG2) 또는 제1 패스-게이트 트랜지스터(PG1) 위에 각각 제3 비아(206) 또는 제4 비아(208)를 형성하는 데 사용될 수 있다. 이러한 단계는, 개구(824)를 충전하도록 금속 특징부(830)를 형성할 수 있는 도 29에 도시되어 있다. 금속 특징부(830)는, 제1 게이트 전극층(812)과 유사한 재료들을 포함할 수 있고, 제1 게이트 전극층(812)과 유사한 프로세스들을 이용하여 형성될 수 있다. 후속하여, 일부 실시예들에서, 금속 특징부(830)는, 도 30에 도시한 바와 같이, 예를 들어, 금속 특징부(830)의 상면이 제2 게이트 전극층(820)의 상면과 실질적으로 동면으로 되도록 (예를 들어, RIE 등의 적절한 에칭 프로세스를 이용하여) 에칭백될 수 있다. 이어서, 금속 특징부(830)의 상면은 (도 30에는 도시하지 않은) 유전 재료에 의해 덮힐 수 있다.
전술한 예에서, 제1 수직 구조(806)의 첫 번째 것이 패스-게이트 트랜지스터들(PG1, PG2) 중 하나이고 제1 수직 구조(806)의 두 번째 것이 풀-다운 트랜지스터들(PD1, PD2) 중 하나이면, 금속 특징부(830)는 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(908)에 형성되는 한편, 제2 수직 구조(828)와 제2 게이트 유전체(826)는 풀-다운 트랜지스터(PD1 또는 PD2) 위의 개구(908)에 형성된다. 그러나, 다른 일 실시예에서, 제2 수직 구조(828)와 제2 게이트 유전체(826)는, 풀-다운 트랜지스터(PD1 또는 PD2) 위의 개구(908) 뿐만 아니라 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(908)에도 형성될 수 있다. 후속하여, 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 제2 수직 구조(828)와 제2 게이트 유전체(826)를 (예를 들어, 에칭 프로세스를 통해) 제거하여 실리사이드 영역(912)을 노출시켜, 개구(908)를 재형성할 수 있다. 이어서, 패스-게이트 트랜지스터(PG1 또는 PG2) 위의 개구(908)를 도전 재료로 충전하여, 예를 들어, 도 29와 도 30에 도시한 바와 같은 금속 특징부(830)를 형성할 수 있다.
도 19 내지 도 30에 도시한 프로세스 흐름은, 도 2에 도시한 SRAM 셀(100)의 풀-업 트랜지스터들(PU1, PU2), 풀-다운 트랜지스터들(PD1, PD2), 및 패스-게이트 트랜지스터들(PG1, PG2)을 제조하는 방법의 일례를 도시한다. 도 19에 관하여 전술한 바와 같이 희생 수직 구조(902)는, 유전층들(808, 814, 818, 822), 게이트 전극층들(812, 820), 및 게이트 유전체들(810, 906)의 형성 전에 제1 수직 구조(806) 위에 형성될 수 있다. 게다가, 희생 수직 구조(902)는 SRAM 셀(100)의 제2 활성 레벨에 후속 형성되는 개구(908)의 위치를 정의한다. 결국, 금속 특징부(830)와 제2 수직 구조(828)는 제1 수직 구조(806)와 자기 정렬된다.
도 31은, 하나 이상의 실시예에 따른 RAM 셀들(100)의 2×2 어레이의 겹쳐진 탑다운 도이다. 더 큰 어레이가 가능하며, 일부 실시예들의 다양한 양태들을 명확하고도 간단히 예시하도록 2×2 어레이를 도시한다. 도 31에 도시한 어레이는, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 실리사이드를 포함하는 일례를 예시하지만, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 다른 도전 재료들을 포함하는 다른 예들도 가능하다. 어레이에 있어서, 각 SRAM 셀(100)은 셀들(100)이 인접해 있는 X 방향 또는 Y 방향 경계에 걸쳐 미러링되는 인접하는 셀(100)을 갖는다. 예를 들어, 셀(100-2)은 셀들(100-1과 100-2) 간의 X 방향 경계를 따른 셀(100-1)의 미러링된 버전이다. 마찬가지로, 셀(100-3)은 셀들(100-1과 100-3) 간의 Y 방향 경계를 따른 셀(100-1)의 미러링된 버전이다. 도 31에 도시한 2×2 어레이는 (예를 들어, 단면도로 볼 때) 원형 나노와이어 트랜지스터들을 예시한다. 그러나, 트랜지스터들의 단면 형상은 다른 임의의 형상일 수 있으며, 예를 들어, (도 5에 도시한 바와 같이) 막대형, 직사각형, 타원형일 수 있다. SRAM 셀들(100)의 각각은, SRAM 셀(100)의 풋프린트를 감소시키고 이에 따라 (도 31에 도시한 2×2 어레이 등의) 복수의 이러한 SRAM 셀들(100)의 집적 밀도를 증가시키고자 수직 트랜지스터들이 제1 활성 레벨 L1 및 제2 활성 레벨 L2에 형성되는 도 2에 도시한 3차원(3D) 레이아웃을 가질 수 있다.
이하에서는, 도 31에 도시한 SRAM 셀들(100)의 수직 적층된 트랜지스터들의 서로 다른 레벨들의 다양한 양태들을 설명한다. 도 32는, 도 31에 도시한 SRAM 셀들(100)의 2×2 어레이의 제1 활성 레벨 L1의 소스 레벨 S1의 겹쳐진 탑다운 도를 도시한다. 소스 레벨 S1(도 2 참조)은, 일례로, 풀-다운 트랜지스터들(PD1, PD2)과 패스-게이트 트랜지스터들(PG1, PG2)의 소스 영역들이 형성되는 제1 활성 레벨 L1의 레벨일 수 있다. 제1 활성 레벨 L1의 소스 레벨 S1은, 제1 n-웰(1002), 제2 n-웰(1004), 제3 n-웰(1006), 및 제4 n-웰(1008)을 포함할 수 있다. SRAM 셀들(100-1 내지 100-4)의 제2 패스-게이트 트랜지스터(PG2)의 소스 영역(136)은 제1 n-웰(1002), 제2 n-웰(1004), 제3 n-웰(1006), 및 제4 n-웰(1008)로부터 각각 연장될 수 있다.
또한, 어레이는, 다수의 셀들(100)에 걸쳐 연장될 수 있는 다양한 n-웰들을 포함할 수 있다. 예를 들어, 어레이는, 셀들(100-1, 100-2)에 걸쳐 Y 방향을 따라 연장되는 제5 n-웰(1010), 및 셀들(100-3, 100-4)에 걸쳐 Y 방향을 따라 연장되는 제6 n-웰(1012)을 포함할 수 있다. 셀들(100-1, 100-2)의 각각의 제2 풀-다운 트랜지스터(PD2)의 소스 영역(116)은 제5 n-웰(1010)로부터 연장될 수 있는 한편, 셀들(100-3, 100-4)의 각각의 제2 풀-다운 트랜지스터(PD2)의 소스 영역(116)은 제6 n-웰(1012)로부터 연장될 수 있다. 도 32에 도시한 실시예에서, 제1 n-웰(1002), 제2 n-웰(1004), 및 the 제5 n-웰(1010)은 정렬될 수 있다. 게다가, 일부 실시예들에서, 제3 n-웰(1006), 제4 n-웰(1008), 및 제6 n-웰(1012)은 도 32에 도시한 바와 같이 정렬될 수 있다.
어레이는, 셀들(100-1, 100-3)에 걸쳐 X 방향을 따라 연장되는 제7 n-웰(1014), 및 셀들(100-2, 100-4)에 걸쳐 X 방향을 따라 연장되는 제8 n-웰(1016)을 더 포함한다. 제7 n-웰(1014)은 제1 n-웰(1002)과 제3 n-웰(1006) 사이에 위치할 수 있는 한편, 제8 n-웰(1016)은 제2 n-웰(1004)과 제4 n-웰(1008) 사이에 위치할 수 있다. 셀들(100-1, 100-3)의 각각의 제1 풀-다운 트랜지스터(PD2)의 소스 영역(102)은 제7 n-웰(1014)로부터 연장될 수 있는 한편, 셀들(100-2, 100-4)의 각각의 제1 풀-다운 트랜지스터(PD1)의 소스 영역(102)은 제8 n-웰(1016)로부터 연장될 수 있다.
어레이는, 셀들(100-1, 100-3)에 걸쳐 X 방향을 따라 연장되는 제9 n-웰(1018), 및 셀들(100-2, 100-4)에 걸쳐 X 방향을 따라 연장되는 제10 n-웰(1020)을 더 포함한다. 제9 n-웰(1018)은 제5 n-웰(1010)과 제6 n-웰(1012) 사이에 위치할 수 있는 한편, 제10 n-웰(1020)도 제5 n-웰(1010)과 제6 n-웰(1012) 사이에 위치할 수 있다. 셀들(100-1, 100-3)의 각각의 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130)은 제9 n-웰(1018)로부터 연장될 수 있는 한편, 셀들(100-2, 100-4)의 각각의 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130)은 제10 n-웰(1020)로부터 연장될 수 있다.
도 2에 관하여 전술한 바와 같이, 풀-다운 트랜지스터들(PD1, PD2)의 소스 영역들(116, 102)은 제2 전력 전압 Vss에 결합될 수 있다. 도 33에 도시한 바와 같이, 이는, 제5 n-웰(1010), 제6 n-웰(1012), 제7 n-웰(1014), 및 제8 n-웰(1016)에 각각 결합될 수 있는 복수의 전력 비아(1022)를 사용함으로써 달성될 수 있다. 복수의 전력 비아(1022)는 (예를 들어, 도 2에 관하여 전술한 제1 비아(202)의 도전 재료와 유사한) 도전 재료를 포함할 수 있다. 복수의 전력 비아(1022)는, 제5 n-웰(1010), 제6 n-웰(1012), 제7 n-웰(1014), 및 제8 n-웰(1016)을, 풀-다운 트랜지스터들(PD1, PD2)의 소스 영역들(116, 102)에 제2 전력 전압 Vss를 공급하는 제2 전력 레일(1024)에 결합할 수 있다. 제2 전력 레일(1024)은, 도 2에 관하여 전술한 제1 비아(202)의 도전 재료와 유사한 도전 재료를 포함할 수 있고, 2×2 어레이의 금속화층에 형성될 수 있다.
도 2에 관하여 전술한 바와 같이, 제1 패스-게이트 트랜지스터(PG1)의 소스 영역(130)은 비트 라인(BL)에 전기적으로 결합될 수 있다. 도 34에 도시한 바와 같이, 이는 제9 n-웰(1018)과 제10 n-웰(1020)에 각각 결합될 수 있는 복수의 비트 라인 비아(1026)를 사용함으로써 달성될 수 있다. 복수의 비트 라인 비아(1026)는, (예를 들어, 도 2에 관하여 전술한 제1 비아(202)의 도전 재료와 유사한) 도전 재료를 포함할 수 있다. 비트 라인 비아들(1026)은, 제9 n-웰(1018)과 제10 n-웰(1020)을, 2×2 어레이의 금속화층에 형성될 수 있는 비트 라인(BL)에 결합할 수 있다. 비트 라인(BL)은 제2 전력 레일(1024)로부터의 다른 금속층에 형성될 수 있다.
도 2에 관하여 전술한 바와 같이, 제2 패스-게이트 트랜지스터(PG2)의 소스 영역(136)은 상보 비트 라인(BBL)에 전기적으로 결합될 수 있다. 도 35에 도시한 바와 같이, 이는, 제1 n-웰(1002), 제2 n-웰(1004), 제3 n-웰(1006), 제4 n-웰(1008)에 각각 결합될 수 있는 복수의 상보 비트 라인 비아(1028)를 사용함으로써 달성될 수 있다. 복수의 상보 비트 라인 비아(1028)는, (예를 들어, 도 2에 관하여 전술한 제1 비아(202)의 도전 재료와 유사한) 도전 재료를 포함할 수 있다. 상보 비트 라인 비아들(1028)은, 제1 n-웰(1002), 제2 n-웰(1004), 제3 n-웰(1006), 제4 n-웰(1008)을, 2×2 어레이의 금속화층에 형성될 수 있는 상보 비트 라인(BBL)에 결합할 수 있다. 상보 비트 라인(BBL)은, 비트 라인(BL)과 동일한 금속화층에 형성될 수 있다.
요약하자면, 도 32 내지 도 35는, 도 31에 도시한 SRAM 셀들(100)의 2×2 어레이의 제1 활성 레벨 L1의 소스 레벨 S1의 겹쳐진 탑다운 도를 도시한다. 도 36은, 도 31에 도시한 도시한 SRAM 셀들(100)의 2×2 어레이의 제1 활성 레벨 L1의 채널 레벨 C1과 드레인 레벨 D1의 겹쳐진 탑다운 도를 도시한다. 채널 레벨 C1과 드레인 레벨 D1(도 2 참조)은, 일례로, 풀-다운 트랜지스터들(PD1, PD2)과 패스-게이트 트랜지스터들(PG1, PG2)의 채널 영역들과 드레인 영역들이 형성되는 제1 활성 레벨 L1의 레벨일 수 있다.
도 36에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)이 제2 패스-게이트 트랜지스터(PG2)의 채널 영역 위에 형성될 수 있다. 이어서, 제2 패스-게이트 트랜지스터(PG2)의 채널 영역은 제2 패스-게이트 트랜지스터(PG2)의 게이트(138)에 의해 둘러싸일 수 있다. 도 36에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106)은 제1 풀-다운 트랜지스터(PD1)의 채널 영역 위에 형성될 수 있다. 이어서, 제1 풀-다운 트랜지스터(PD1)의 채널 영역은 제1 풀-다운 트랜지스터(PD1)의 게이트(104)에 의해 둘러싸일 수 있다. 도 36에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제2 풀-다운 트랜지스터(PD2)의 드레인 영역(120)은 제2 풀-다운 트랜지스터(PD2)의 채널 영역 위에 형성될 수 있다. 이어서, 제2 풀-다운 트랜지스터(PD2)의 채널 영역은 제2 풀-다운 트랜지스터(PD2)의 게이트(118)에 의해 둘러싸일 수 있다. 도 36에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)은 제1 패스-게이트 트랜지스터(PG1)의 채널 영역 위에 형성될 수 있다. 이어서, 제1 패스-게이트 트랜지스터(PG1)의 채널 영역은 제1 패스-게이트 트랜지스터(PG1)의 게이트(132)에 의해 둘러싸일 수 있다.
도 2에 관하여 전술한 바와 같이, 패스-게이트 트랜지스터들(PG1, PG2)의 게이트들은 기입 라인(WL)에 전기적으로 결합될 수 있다. 도 36에 도시한 바와 같이, 이는, 패스-게이트 트랜지스터들(PG1, PG2)의 게이트들(138, 1332)에 각각 결합될 수 있는 복수의 워드 라인 비아(1030)를 사용함으로써 달성될 수 있다. 복수의 워드 라인 비아(1030)는, (예를 들어, 도 2에 관하여 전술한 제1 비아(202)의 도전 재료와 유사한) 도전 재료를 포함할 수 있다. 워드 라인 비아들(1030)은, 패스-게이트 트랜지스터들(PG1, PG2)의 게이트들(138, 132)을, 2×2 어레이의 금속화층에 형성될 수 있는 워드 라인 WL에 결합할 수 있다. 도 2에 관하여 전술한 바와 같이, 풀-다운 트랜지스터들(PD1, PD2)의 게이트들은 제1 비아(202)와 제2 비아(204)를 사용하여 풀-업 트랜지스터들(PU1, PU2)의 게이트들에 결합될 수 있다. 도 36은, 또한, 셀들(100-1 내지 100-4)의 각각의 제1 비아(202)와 제2 비아(204)를 도시한다.
도 37은, 일 실시예에 따라 도 31에 도시한 SRAM 셀들(100)의 2×2 어레이의 트레이스 레벨 SL의 겹쳐진 탑다운 도를 도시한다. 트레이스 레벨 SL(도 2 참조)은, 일례로, 제1 도전 트레이스(114)와 제2 도전 트레이스(128)가 형성되는 레벨일 수 있다. 도 37에 도시한 바와 같이, 제1 도전 트레이스(114)는, 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106)과 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)을 둘러쌀 수 있고, 이에 따라 제1 풀-다운 트랜지스터(PD1)의 드레인 영역(106)과 제1 패스-게이트 트랜지스터(PG1)의 드레인 영역(134)을 서로 결합할 수 있다. 또한, 도 37에 도시한 바와 같이, 제2 도전 트레이스(128)는, 제2 풀-다운 트랜지스터(PD2)의 드레인 영역(120)과 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)을 둘러쌀 수 있고, 이에 따라 제2 풀-다운 트랜지스터(PD2)의 드레인 영역(120)과 제2 패스-게이트 트랜지스터(PG2)의 드레인 영역(140)을 서로 결합할 수 있다.
도 38은, 도 31에 도시한 SRAM 셀들(100)의 2×2 어레이의 제2 활성 레벨 L2의 드레인 레벨 D2와 채널 레벨 C2의 겹쳐진 탑다운 도를 도시한다. 드레인 레벨 D2와 채널 레벨 C2(도 2 참조)는, 일례로, 풀-업 트랜지스터들(PU1, PU2)의 채널 영역들과 드레인 영역들이 형성되는 제2 활성 레벨 L2의 레벨일 수 있다. 도 38에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제1 풀-업 트랜지스터(PU1)의 채널 영역(1032)은 제1 풀-업 트랜지스터(PU1)의 드레인 영역(112) 위에 형성될 수 있다. 이어서, 제1 풀-업 트랜지스터(PU1)의 채널 영역(1032)은 제1 풀-업 트랜지스터(PU1)의 게이트(110)에 의해 둘러싸일 수 있다. 도 38에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각마다, 제2 풀-업 트랜지스터(PU2)의 채널 영역(1034)은 제2 풀-업 트랜지스터(PU2)의 드레인 영역(126) 위에 형성될 수 있다. 이어서, 제2 풀-업 트랜지스터(PU2)의 채널 영역(1034)은 제2 풀-업 트랜지스터(PU2)의 게이트(124)에 의해 둘러싸일 수 있다. 도 2에 관하여 전술한 바와 같이, 트랜지스터들(PU2, PD2)의 게이트들은 제4 비아(208)를 사용하여 트랜지스터들(PU1, PD1)의 드레인들에 결합될 수 있는 한편, 트랜지스터들(PU1, PD1)의 게이트들은 제3 비아(206)를 사용하여 트랜지스터들(PU2, PD2)의 드레인들에 결합될 수 있다. 제3 비아(206)와 제4 비아(208)도 도 38에서 셀들(100-1 내지 100-4)의 각각마다 예시되어 있다. 도 2에 관하여 전술한 바와 같이, 풀-다운 트랜지스터들(PD1, PD2)의 게이트들은 제1 비아(202)와 제2 비아(204)를 사용하여 풀-업 트랜지스터들(PU1, PU2)의 게이트들에 결합될 수 있다. 또한, 도 38은 셀들(100-1 내지 100-4)의 각각마다 제1 비아(202)와 제2 비아(204)를 예시한다.
도 39는, 일 실시예에 따라 도 31에 도시한 SRAM 셀들(100)의 2×2 어레이의 제2 활성 레벨 L2의 소스 레벨 S2의 겹쳐진 탑다운 도를 도시한다. 소스 레벨 S2(도 2 참조)는, 일례로, 풀-업 트랜지스터들(PU1, PU2)의 소스 영역들이 형성되는 제2 활성 레벨 L2의 레벨일 수 있다. 도 39에 도시한 바와 같이, 셀들(100-1 내지 100-4)의 각각은, 제1 풀-업 트랜지스터(PU1)의 소스 영역(108)과 제2 풀-업 트랜지스터(PU2)의 소스 영역(122)을 포함한다. 도 2에 관하여 전술한 바와 같이, 풀-업 트랜지스터들(PU1, PU2)의 소스들(108, 122)은 제1 전력 전압 Vdd에 결합된다. 도 39에 도시한 바와 같이, 이는, 셀들(100-1 내지 100-4)의 각각의 소스들(108, 122) 주위에 제1 전력 레일(1036)을 형성함으로써 달성될 수 있다. 제1 전력 레일(1036)은, 제1 비아(202)의 도전 재료와 유사한 도전 재료를 포함할 수 있고, 제1 전력 전압 Vdd에 전기적으로 결합될 수 있다. 도 40은, 제1 전력 레일(1036)을 형성하는 데 사용되는 도전 재료의 양이 감소된 다른 일 실시예를 도시한다.
도 31 내지 도 40에 관하여 전술한 아키텍처는, SRAM 셀(100)의 풋프린트를 감소시킬 수 있고, 결국, (도 31에 도시한 2×2 어레이 등의) 복수의 이러한 SRAM 셀(100)의 집적 밀도를 증가시킬 수 있다. 예를 들어, 제1 비아(202), 제2 비아(204), 제3 비아(206), 및 제4 비아(208)는, 풀-업 트랜지스터들(PU1, PU2), 풀-다운 트랜지스터들(PD1, PD2), 및 패스-게이트 트랜지스터들(PG1, PG2)의 수직 상호 접속을 가능하게 하며, 이에 따라 SRAM 셀(100)의 풋프린트를 감소시킬 수 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 수직 소스, 상기 제1 수직 소스 위의 제1 수직 채널, 상기 제1 수직 채널 위의 제1 수직 드레인, 및 상기 제1 수직 채널 주위의 제1 게이트 전극을 포함하는 제1 풀-다운 트랜지스터와,
    상기 제1 수직 드레인 위의 제2 수직 드레인, 상기 제2 수직 드레인 위의 제2 수직 채널, 상기 제2 수직 채널 위의 제2 수직 소스, 및 상기 제2 수직 채널 주위의 제2 게이트 전극을 포함하는 제1 풀-업 트랜지스터와,
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 결합하는 제1 비아(via)와,
    상기 제1 수직 드레인과 상기 제2 수직 드레인 사이에 제1 부분을 가지는 제1 도전성 트레이스와,
    제3 수직 소스, 상기 제3 수직 소스 위의 제3 수직 채널, 상기 제3 수직 채널 위의 제3 수직 드레인, 및 상기 제3 수직 채널 주위의 제3 게이트 전극을 포함하는 제1 패스-게이트(pass-gate) 트랜지스터로서, 상기 제1 도전성 트레이스는 상기 제3 수직 드레인 위에 제2 부분을 가지는 것인 상기 제1 패스-게이트 트랜지스터와,
    제4 수직 소스, 상기 제4 수직 소스 위의 제4 수직 채널, 상기 제4 수직 채널 위의 제4 수직 드레인, 및 상기 제4 수직 채널 주위의 제4 게이트 전극을 포함하는 제2 풀-다운 트랜지스터와,
    상기 제4 수직 드레인 위의 제5 수직 드레인, 상기 제5 수직 드레인 위의 제5 수직 채널, 상기 제5 수직 채널 위의 제5 수직 소스, 및 상기 제5 수직 채널 주위의 제5 게이트 전극을 포함하는 제2 풀-업 트랜지스터로서, 상기 제5 게이트 전극은 상기 제1 도전성 트레이스의 제2 부분 위로 연장되는 말단(distal) 부분을 가지는 것인 상기 제2 풀-업 트랜지스터와,
    상기 제4 게이트 전극과 상기 제5 게이트 전극을 결합하는 제2 비아와,
    상기 제4 수직 드레인과 상기 제5 수직 드레인 사이에 제1 부분을 가지는 제2 도전성 트레이스와,
    제6 수직 소스, 상기 제6 수직 소스 위의 제6 수직 채널, 상기 제6 수직 채널 위의 제6 수직 드레인, 및 상기 제6 수직 채널 주위의 제6 게이트 전극을 포함하는 제2 패스-게이트 트랜지스터로서, 상기 제2 도전성 트레이스는, 상기 제6 수직 드레인 위에 제2 부분을 가지며, 상기 제2 게이트 전극은 상기 제2 도전성 트레이스의 상기 제2 부분 위로 연장되는 말단 부분을 가지는 것인 상기 제2 패스-게이트 트랜지스터와,
    상기 제2 게이트 전극의 상기 말단 부분과 상기 제2 도전성 트레이스의 상기 제2 부분을 결합하는 제3 비아와,
    상기 제5 게이트 전극의 상기 말단 부분과 상기 제1 도전성 트레이스의 상기 제2 부분을 결합하는 제4 비아를 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 패스-게이트 트랜지스터는, 제1 방향을 따라 제1 거리만큼 상기 제1 풀-다운 트랜지스터로부터 측방향으로 분리되며,
    상기 제2 패스-게이트 트랜지스터는 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 거리만큼 상기 제1 풀-다운 트랜지스터로부터 측방향으로 분리되며,
    상기 제2 풀-다운 트랜지스터는, 상기 제2 방향을 따라 상기 제1 거리만큼 상기 제1 패스-게이트 트랜지스터로부터 측방향으로 분리되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 풀-업 트랜지스터 또는 상기 제2 풀-업 트랜지스터 중 적어도 하나는, 무접합형(junctionless) 수직 트랜지스터를 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 도전성 트레이스 또는 상기 제2 도전성 트레이스 중 적어도 하나는 규화물(silicide)을 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제2 수직 드레인은 상기 제1 수직 드레인과 정렬되며, 상기 제5 수직 드레인은 상기 제4 수직 드레인과 정렬되는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 제3 게이트 전극 및 상기 제6 게이트 전극에 결합된 워드 라인을 더 포함하는 반도체 디바이스.
  7. 제1항에 있어서,
    제1 n-웰로서, 상기 제1 수직 소스는 상기 제1 n-웰로부터 연장되는 것인 상기 제1 n-웰과,
    상기 제1 n-웰로부터 제1 거리만큼 측방향으로 분리된 제2 n-웰로서, 상기 제3 수직 소스는 상기 제2 n-웰로부터 연장되는 것인 상기 제2 n-웰과,
    상기 제2 n-웰로부터 상기 제1 거리만큼 측방향으로 분리된 제3 n-웰로서, 상기 제4 수직 소소는 상기 제3 n-웰로부터 연장되는 것인 상기 제3 n-웰과,
    상기 제1 n-웰과 상기 제3 n-웰로부터 상기 제1 거리만큼 측방향으로 분리된 제4 n-웰로서, 상기 제6 수직 소스는 상기 제4 n-웰로부터 연장되는 것인 상기 제4 n-웰을 더 포함하는 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 n-웰에 결합된 제1 파워 비아와,
    상기 제3 n-웰에 결합된 제2 파워 비아를 더 포함하며,
    상기 제1 파워 비아 및 상기 제2 파워 비아는 파워 레일에 결합되는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    상기 반도체 디바이스의 제1 활성 레벨에서의 제1 수직 풀-다운 트랜지스터로서, 상기 제1 수직 풀-다운 트랜지스터는 상기 제1 활성 레벨에서 측방향으로 연장되는 제1 게이트 전극을 포함하는 것인 상기 제1 수직 풀-다운 트랜지스터와,
    상기 제1 수직 풀-다운 트랜지스터 위에 적층된 제1 수직 풀-업 트랜지스터로서, 상기 제1 수직 풀-업 트랜지스터는 상기 반도체 디바이스의 제2 활성 레벨에 있으며, 상기 제2 활성 레벨에서 측방향으로 연장되는 제2 게이트 전극을 가지는 것인 상기 제1 수직 풀-업 트랜지스터와,
    상기 제1 활성 레벨에서의 상기 제1 게이트 전극과 상기 제2 활성 레벨에서의 상기 제2 활성 전극을 결합하는 제1 비아와,
    상기 제1 수직 풀-다운 트랜지스터와 상기 제1 수직 풀-업 트랜지스터 사이에 배치되는 제1 도전성 트레이스로서, 상기 제1 도전성 트레이스는 상기 제1 수직 풀-다운 트랜지스터 및 상기 제1 수직 풀-업 트랜지스터의 드레인 영역들을 서로 결합하는 것인 상기 제1 도전성 트레이스와,
    상기 반도체 디바이스의 상기 제1 활성 레벨에서의 제2 수직 풀-다운 트랜지스터로서, 상기 제2 수직 풀-다운 트랜지스터는 상기 제1 활성 레벨에서 측방향으로 연장되는 제3 게이트 전극을 포함하는 것인 상기 제2 수직 풀-다운 트랜지스터와,
    상기 제2 수직 풀-다운 트랜지스터 위에 적층된 제2 수직 풀-업 트랜지스터로서, 상기 제2 수직 풀-업 트랜지스터는 상기 반도체 디바이스의 상기 제2 활성 레벨에 있으며, 상기 제2 활성 레벨에서 측방향으로 연장되는 제4 게이트 전극을 가지는 것인 상기 제2 수직 풀-업 트랜지스터와,
    상기 제1 활성 레벨에서의 상기 제3 게이트 전극과 상기 제2 활성 레벨에서의 상기 제4 게이트 전극을 결합하는 제2 비아와,
    상기 제2 수직 풀-다운 트랜지스터와 상기 제2 수직 풀-업 트랜지스터 사이에 배치된 제2 도전성 트레이스로서, 상기 제2 도전성 트레이스는, 상기 제2 수직 풀-다운 트랜지스터와 상기 제2 수직 풀-업 트랜지스터의 드레인 영역들을 서로 결합하는 것인 상기 제2 도전성 트레이스와,
    상기 반도체 디바이스의 상기 제1 활성 레벨에서의 제1 수직 패스-게이트 트랜지스터로서, 상기 제1 도전성 트레이스의 일부는 상기 제1 수직 패스-게이트 트랜지스터의 드레인 영역 위로 연장되며, 상기 드레인 영역과 접촉하는 것인 상기 제1 수직 패스-게이트 트랜지스터와,
    상기 반도체 디바이스의 상기 제1 활성 레벨에서의 제2 수직 패스-게이트 트랜지스터로서, 상기 제2 도전성 트레이스의 일부는 상기 제2 수직 패스-게이트 트랜지스터의 드레인 영역 위로 연장되며, 상기 드레인 영역과 접촉하는 것인 상기 제2 수직 패스-게이트 트랜지스터와,
    상기 제2 수직 패스-게이트 트랜지스터의 상기 드레인 영역과 접촉하는 상기 제2 도전성 트레이스의 일부와 상기 제2 수직 패스-게이트 트랜지스터 위로 연장되는 상기 제2 게이트 전극의 일부를 상호접속하는 제3 비아와,
    상기 제1 수직 패스-게이트 트랜지스터의 상기 드레인 영역과 접촉하는 상기 제1 도전성 트레이스의 일부와 상기 제1 수직 패스-게이트 트랜지스터 위로 연장되는 상기 제4 게이트 전극의 일부를 상호접속하는 제4 비아를 포함하는 반도체 디바이스
  10. 방법에 있어서,
    제1 유전체 층에 의해 둘러싸인 제1 소스 영역, 상기 제1 소스 영역 위의 제1 채널 영역, 상기 제1 채널 영역 위에 있고 제2 유전체 층에 의해 둘러싸인 제1 드레인, 및 상기 제1 채널 영역 주위의 제1 게이트 전극 층을 포함하는 제1 수직 트랜지스터를 형성하는 단계로서, 상기 제1 게이트 전극 층은 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 것인 상기 제1 수직 트랜지스터를 형성하는 단계와,
    상기 제1 유전체 층에 의해 둘러싸인 제2 소스 영역, 상기 제2 소스 영역 위의 제2 채널 영역, 상기 제2 채널 영역 위에 있고 상기 제2 유전체 층에 의해 둘러싸인 제2 드레인 영역, 및 상기 제2 채널 영역 주위의 제2 게이트 전극 층을 포함하는 제2 수직 트랜지스터를 형성하는 단계로서, 상기 제2 게이트 전극 층은 상기 제1 게이트 전극 층과는 상이하며 상기 제1 유전체 층과 상기 제2 유전체 층 사이에 배치되는 것인 상기 제2 수직 트랜지스터를 형성하는 단계와,
    상기 제1 수직 트랜지스터 위에 제3 수직 트랜지스터를 형성하는 단계와
    상기 제2 수직 트랜지스터 위에 비아를 형성하는 단계로서, 상기 비아의 일부는 제4 수직 트랜지스터의 게이트 전극에 의해 둘러싸이는 것인 상기 비아를 형성하는 단계를 포함하는 방법.
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