KR20220056071A - 전력 분배 네트워크 - Google Patents

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KR20220056071A
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캄-토우 시오
웨이-쳉 린
지안-팅 쳉
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로는, 제1 층에 배치되는 전력 레일의 제1 쌍 및 전력 레일의 제2 쌍, 제1 층 위의 제2 층에 배치되는 전도성 라인, 및 제2 층 위의 제3 층에 배치되는 제1 활성 영역을 포함한다. 제1 활성 영역은 전력 레일의 제1 쌍과 중첩하도록 배열된다. 제1 활성 영역은 전도성 라인 중 제1 라인 및 제1 비아 그룹을 통해 전력 레일의 제1 쌍에 커플링되고, 제1 활성 영역은 전도성 라인 중 적어도 하나의 제2 전도성 라인 및 제1 비아 그룹과는 상이한 제2 비아 그룹을 통해 전력 레일의 제2 쌍에 커플링된다.

Description

전력 분배 네트워크{POWER DISTRIBUTION NETWORK}
반도체 제조에서, 백엔드 오브 라인(back-end-of-line; BEOL)과 관련되는 임계 치수 때문에 집적 회로 스케일링이 제한될 수 있다. BEOL 스케일링은 현재의 반도체 제조 프로세스와 함께 느려졌다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다.
도 1a는, 다양한 실시형태에 따른, 집적 회로의 일부의 등가 회로이다.
도 1b는, 다양한 실시형태에 따른, 도 1a의 전력 게이트 회로(power gate circuit)의 등가 회로 부분의 트랜지스터 표현이다.
도 2a는, 다양한 실시형태에 따른, 집적 회로의 일부의 등가 회로이다.
도 2b는, 다양한 실시형태에 따른, 도 2a의 전력 게이트 회로의 등가 회로 부분의 트랜지스터 표현이다.
도 3a는, 다양한 실시형태에 따른, 도 1b의 집적 회로의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다.
도 3b 및 도 3c는, 다양한 실시형태에 따른, 도 3a의 집적 회로의 일부의 단면도이다.
도 4a는, 다양한 실시형태에 따른, 도 3a의 집적 회로의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다.
도 4b는, 다양한 실시형태에 따른, 도 4a의 집적 회로의 일부의 단면도이다.
도 5a는, 다양한 실시형태에 따른, 도 1b의 집적 회로의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다.
도 5b는, 다양한 실시형태에 따른, 도 4a의 집적 회로의 일부의 단면도이다.
도 6은, 다양한 실시형태에 따른, 도 5a의 집적 회로의 일부에 대응하는 개략적인 동작 다이어그램이다.
도 7은, 다양한 실시형태에 따른, 도 2b의 집적 회로의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다.
도 8은, 다양한 실시형태에 따른, 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 9는, 다양한 실시형태에 따른, 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 10은, 다양한 실시형태에 따른, 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 11은, 다양한 실시형태에 따른, 집적 회로를 동작시키는 방법의 플로우차트이다.
도 12는, 다양한 실시형태에 따른, 집적 회로를 제조하는 방법의 플로우차트이다.
도 13은, 다양한 실시형태에 따른, 집적 회로 디바이스 설계 시스템의 블록도이다.
도 14는, 다양한 실시형태에 따른, 집적 회로 제조 시스템 및 그와 관련되는 집적 회로 제조 플로우의 블록도이다.
하기의 개시는 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 명세서에서 사용되는 용어는 일반적으로 기술 분야에서 그리고 각각의 용어가 사용되는 특정한 문맥에서 그들의 일반적인 의미를 갖는다. 본원에서 논의되는 임의의 용어의 예를 비롯한, 본 명세서에서의 예의 사용은 단지 예시적인 것이며, 본 개시의 또는 임의의 예시화된 용어의 범위 및 의미를 어떤 식으로든 제한하는 것은 아니다. 마찬가지로, 본 개시는 본 명세서에서 주어지는 다양한 실시형태로 제한되지는 않는다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 본원에서 사용될 때, 용어 "및/또는"은 관련되어 열거된 아이템 중 하나 이상의 임의의 및 모든 조합을 포함한다.
본원에서 사용될 때, "대략", "약", "대략적으로" 또는 "실질적으로"는, 일반적으로, 주어진 값 또는 범위의 임의의 대략적인 값을 지칭할 것인데, 그것은 그것이 속하는 다양한 기술에 따라 변하며, 그 범위는, 그러한 수정 및 유사한 구조체 모두를 포괄하도록, 그것이 속하는 기술 분야의 숙련된 자에 의해 이해되는 최광의의 해석과 일치해야 한다. 몇몇 실시형태에서, 그것은, 일반적으로, 주어진 값 또는 범위의 20 퍼센트 이내, 바람직하게는 10 퍼센트 이내, 더욱 바람직하게는 5 퍼센트 이내를 의미할 것이다. 본원에서 주어지는 수치적 양은 근사치인데, 용어 "대략", "약", "대략적으로" 또는 "실질적으로"는, 명시적으로 언급되지 않는 경우 추론될 수도 있다는 것을 의미하거나, 또는 다른 근사값을 의미한다.
이제 도 1a에 대한 참조가 이루어진다. 도 1a는, 다양한 실시형태에 따른, 집적 회로(10)의 일부의 등가 회로이다. 도 1a에서 예시적으로 도시되는 바와 같이, 집적 회로(10)는 인버터(110-120) 및 P 타입 트랜지스터(M1)를 구비하는 전력 게이트 회로(100)를 포함한다. 전력 게이트 회로(100)는 집적 회로(10)에 대한 외부 전압, 즉 전압(TVDD)을 외부 전력 공급부로부터 수신하기 위해 외부 전력 공급부(도시되지 않음)에 연결되도록 구성된다. 신호(NSLEEPIN)에 응답하여, 전력 게이트 회로(100)는 집적 회로(10)에 포함되는 셀 회로(도시되지 않음)에 공급 전압, 즉 전압(VDD)을 출력하도록 구성된다. 몇몇 실시형태에서, 전력 게이트 회로(100)는 집적 회로(10)에서 헤더로 지칭된다.
예시를 위해, 인버터(110)는 신호(NSLEEPIN)을 반전시키도록 그리고 입력 신호(IN)를 인버터(120) 및 트랜지스터(M1)로 출력하도록 구성된다. 인버터(120)는 신호(IN)를 반전하여 신호(NSLEEPOUT)를 출력하도록 구성된다. 트랜지스터(M1)의 게이트에서 수신되는 입력 신호(IN)에 응답하여, 트랜지스터(M1)는 자신의 소스 단자에서 수신되는 외부 전압(TVDD)에 대응하는 전압(VDD)을 출력하도록 구성된다. 몇몇 실시형태에서, 신호(NSLEEPIN)는 로직 하이, 즉 로직 1을 가지며, 상응하여, 인버터(110)는, 로직 로우, 즉 로직 0을 갖는 입력 신호(IN)를 출력한다. 트랜지스터(M1)는 턴온되어 공급 전압(VDD)을 출력한다.
이제 도 1b에 대한 참조가 이루어진다. 도 1b는, 다양한 실시형태에 따른, 도 1a의 전력 게이트 회로(100)의 등가 회로 부분의 상세한 회로이다. 도 1b에서 예시적으로 도시되는 바와 같이, 인버터(110)는 P 타입 트랜지스터(M2) 및 N 타입 트랜지스터(M3)를 포함한다. 인버터(120)는 P 타입 트랜지스터(M4) 및 N 타입 트랜지스터(M5)를 포함한다. 트랜지스터(M2-M3)의 게이트들은 함께 커플링되어 신호(NSLEEPIN)를 수신한다. 트랜지스터(M2)의 제1 단자는 트랜지스터(M1)의 게이트에서 트랜지스터(M3)의 제1 단자에 커플링된다. 트랜지스터(M4-M6)의 게이트는 트랜지스터(M1)의 게이트에서 함께 커플링된다. 트랜지스터(M4)의 제1 단자는 트랜지스터(M5)의 제1 단자에 커플링되어 신호(NSLEEPOUT)를 출력한다.
이제 도 2a에 대한 참조가 이루어진다. 도 2a는, 다양한 실시형태에 따른, 집적 회로(10)의 일부의 등가 회로이다. 도 1a 및 도 1b의 실시형태와 관련하여, 도 2a에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 도 2a에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 상기 단락에서 이미 상세하게 논의되는 유사한 엘리먼트의 특정한 동작은 간결성을 위해 여기서는 생략된다.
예시를 위해, 집적 회로(10)는 전력 게이트 회로(200)를 포함한다. 도 1a의 전력 게이트 회로(100)와 비교하여, P 타입 트랜지스터(M1)를 갖는 대신, 전력 게이트 회로(200)는 N 타입 트랜지스터(M6)를 포함한다. 전력 게이트 회로(200)는, 집적 회로(10)에 대한 외부 전압, 즉 전압(TVSS)을 외부 전력 공급부로부터 수신하기 위해 외부 전력 공급부(도시되지 않음)에 연결되도록 구성된다. 신호(NSLEEPIN)에 응답하여, 전력 게이트 회로(200)는 집적 회로(10)에 포함되는 셀 회로(도시되지 않음)에 공급 전압, 즉 전압(VSS)을 출력하도록 구성된다. 몇몇 실시형태에서, 전력 게이트 회로(200)는 집적 회로(10)에서 푸터(footer)로 지칭된다.
이제 도 2b에 대한 참조가 이루어진다. 도 2b는, 다양한 실시형태에 따른, 도 2a의 전력 게이트 회로(200)의 등가 회로 부분의 상세한 회로이다. 도 1a 내지 도 2a의 실시형태와 관련하여, 도 2b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다.
예시를 위해, 트랜지스터(M6)의 게이트에서 수신되는 입력 신호(IN)에 응답하여, 트랜지스터(M6)는 자신의 소스 단자에서 수신되는 외부 전압(TVSS)에 대응하는 전압(VSS)을 출력하도록 구성된다. 몇몇 실시형태에서, 신호(NSLEEPIN)는 로직 로우, 즉 로직 0을 가지며, 상응하여, 인버터(110)는 로직 하이, 즉 로직 1을 갖는 입력 신호(IN)를 출력한다. 트랜지스터(M6)는 턴온되어 공급 전압(VSS)을 출력한다.
도 1a 내지 도 2b의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 전력 게이트 회로(100 및 200)는 인버터(110-120)를 포함하지 않으며 트랜지스터(M1 및 M6)만 각각 포함한다.
이제 도 3a에 대한 참조가 이루어진다. 도 3a는, 다양한 실시형태에 따른, 도 1b의 집적 회로(10)의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다.
예시를 위해, 도 3a에서 도시되는 바와 같이, 집적 회로(10)는, 기판 (도시되지 않음) 상에서, 전력 레일(201-202), 전도성 라인(301-303), 활성 영역(401-405), 전도성 세그먼트(501-510), 게이트(601-608), 및 비아(VD1-VD6 및 VM1-VM2)를 포함한다. 몇몇 실시형태에서, 전력 레일(201-202)은 제1 층에 배치된다. 전도성 라인(301-303)은 제1 층 위의 제2 층에 배치된다. 활성 영역(401-405)은 제2 층 위의 제3 층에 배치된다. 전도성 라인(501-510) 및 게이트(601-608)는 활성 영역 위에 배치된다. 비아(VM1-VM2)는 제1 층과 제2 층 사이에 배치된다. 비아(VD1-VD6)는 제2 층과 제3 층 사이에 배치된다.
도 1b 및 도 3a를 참조하면, 활성 영역(401-405)은 트랜지스터(M1-M5)의 형성 시에 구성된다. 전도성 세그먼트(501)는 트랜지스터(M4)의 제2 단자에 대응하고, 전도성 세그먼트(502)는 트랜지스터(M4-M5)의 제1 단자에 대응한다. 게이트(602)는 트랜지스터(M4-M5)의 게이트에 대응한다. 전도성 세그먼트(503)는 트랜지스터(M5)의 제2 단자에 대응한다. 전도성 세그먼트(504)는 트랜지스터(M3)의 제2 단자에 대응하고, 전도성 세그먼트(505)는 트랜지스터(M2-M3)의 제1 단자에 대응한다. 게이트(603)는 트랜지스터(M2-M3)의 게이트에 대응한다. 전도성 세그먼트(506)는 트랜지스터(M2)의 제2 단자에 대응한다. 전도성 세그먼트(507 및 509)는 함께 트랜지스터(M1)의 소스에 대응하고, 전도성 세그먼트(508 및 510)는 함께 트랜지스터(M1)의 드레인에 대응한다. 게이트(605-607)는 함께 트랜지스터(M1)의 게이트에 대응한다. 전도성 세그먼트(507 및 509)가 트랜지스터(M1)의 소스에 커플링되고, 전도성 세그먼트(508 및 510)가 트랜지스터(M1)의 드레인에 커플링되고, 그리고 게이트(605-607)이 함께 커플링되어 트랜지스터(M1)의 게이트를 형성하는 상태에서, 트랜지스터(M1)는, 몇몇 실시형태에 따르면, 이들 엘리먼트에 기초하여 병렬 구성으로 형성될 수 있다. 몇몇 실시형태에서, 게이트(601, 604, 및 608)는 더미 게이트(dummy gate)로 지칭되는데, 몇몇 실시형태에서 "더미" 게이트는 MOS 디바이스에 대한 게이트로서 전기적으로 연결되지 않는 것을 가리키며, 회로에서 아무런 기능을 가지지 않는다.
예시를 위해, 전력 레일(201-202)은 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 몇몇 실시형태에서, 전력 레일(202)은 외부 전압(TVDD)을 전력 게이트 회로(100)로 출력하고, 전력 레일(201)은 전력 게이트 회로(100)로부터 공급 전압(VDD)을 출력한다. 추가적인 세부 사항은 다음 단락에서 논의될 것이다. 몇몇 실시형태에서, 전력 레일(201-202)은 금속-마이너스-2(M-2) 층으로 지칭된다.
전도성 라인(301-303)은 x 방향으로 연장되고 y 방향으로 서로 분리되어 있다. 전도성 라인(302-303)은 x 방향으로 추가로 서로 분리되어 있다. 레이아웃 뷰에서, 전도성 라인(301-303)은 전력 레일(201-202)을 가로지른다. 몇몇 실시형태에서, 전도성 라인(303)은 전도성 라인(301)의 폭보다 더 짧은 폭을 갖는다. 몇몇 실시형태에서, 전도성 라인(301-303)은 금속-마이너스-1(M-1) 층으로 지칭된다.
활성 영역(401-405)은 x 방향으로 연장된다. 활성 영역(402-405)은 y 방향으로 서로 분리되어 있다. 활성 영역(401)은 전도성 라인(301 및 303)과 중첩한다. 활성 영역(402)은 전도성 라인(301)과 중첩한다. 활성 영역(403-404)은 전도성 라인(302)과 중첩한다. 몇몇 실시형태에서, 활성 영역(401)은 도 3a에서 도시되는 바와 같이 활성 영역(401a-401d)을 더 포함한다.
몇몇 실시형태에서, 활성 영역(401-402, 405)은 붕소, 인듐, 알루미늄, 갈륨, 또는 이들의 조합과 같은 P 타입 도펀트로 도핑된다. 활성 영역(403-404)은 인, 비소, 또는 이들의 조합과 같은 N 타입 도펀트로 도핑된다.
게이트(601-608)는 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 도 3a에서 도시되는 바와 같이, 게이트(602)는 활성 영역(402-403)을 가로지른다. 게이트(603)는 활성 영역(404-405)을 가로지른다. 게이트(605-607)는 활성 영역(401)을 가로지른다. 게이트(604)는 활성 영역(401)과 활성 영역(402-405) 사이에 배치된다.
몇몇 실시형태에서, 게이트(601-608)의 각각의 게이트는 계면 층(interfacial layer)(도시되지 않음) 및 계면 층 위의 폴리실리콘(또는 폴리) 층(도시되지 않음)을 포함한다. 몇몇 실시형태에서, 게이트(601-608)는 계면 층과 폴리 층 사이에 배치되는 게이트 유전체 층(도시되지 않음) 및 금속 게이트 층(도시되지 않음)을 더 포함한다. 몇몇 실시형태에서, 게이트(601-608)는 폴리 층 대신에 하나 이상의 금속 층을 포함한다. 다양한 실시형태에서, 계면 층은, 예를 들면, 실리콘 산화물(silicon oxide)(SiO2) 또는 실리콘 산질화물(silicon oxynitride)(SiON)을 포함하는 유전체 재료를 포함하고, 화학적 산화, 열 산화, 원자 층 퇴적(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD) 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 몇몇 실시형태에서, 폴리실리콘 층은, 예를 들면, 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)를 포함하는 적절한 퇴적 프로세스에 의해 형성된다. 몇몇 실시형태에서, 게이트 유전체 층은, 예를 들면, 하프늄 산화물(hafnium oxide)(HfO2), Al2O3, 란탄족 산화물(lanthanide oxide), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 재료를 포함하는 고유전율(high-k) 유전체 재료를 사용하고, 게이트 유전체 층은 ALD 및/또는 다른 적절한 방법에 의해 형성된다. 금속 게이트 층은 p 타입 일 함수 금속 또는 n 타입 일 함수 금속을 포함하고, CVD, PVD, 및/또는 다른 적절한 프로세스에 의해 퇴적된다. 예시적인 p 타입 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p 타입 일 함수 재료, 또는 이들의 조합을 포함한다. 예시적인 n 타입 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n 타입 일 함수 재료, 또는 이들의 조합을 포함한다. 하나 이상의 금속 층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 및/또는 다른 적절한 재료를 사용하고; CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성된다. 게이트(601-608)와 관련되는 형성 및/또는 재료는 예시의 목적을 위해 주어진다. 게이트(601-608)와 관련되는 다양한 형성 및/또는 재료는 본 개시의 고려되는 범위 내에 있다.
비아(VM1)는 전력 레일(202)을 전도성 라인(303)에 커플링한다. 비아(VM2)는 전력 레일(201)을 전도성 라인(301)에 커플링한다. 비아(VD1-VD2)는 전도성 라인(303)을 활성 영역(401)에 커플링한다. 비아(VD3-VD4)는 활성 영역(401)을 전도성 라인(301)에 커플링한다. 비아(VD5)는 활성 영역(403)을 전도성 라인(302)에 커플링하고, 비아(VD6)은 활성 영역(404)을 전도성 라인(302)에 커플링한다.
이제 도 3b 및 도 3c에 대한 참조가 이루어진다. 도 3b는, 다양한 실시형태에 따른, 라인 AA'를 따르는 도 3a의 집적 회로(10)의 일부의 단면도이고, 도 3c는, 다양한 실시형태에 따른, 라인 BB'를 따르는 도 3a의 집적 회로(10)의 일부의 단면도이다.
도 3b에서 도시되는 바와 같이, 전력 레일(202)은 비아(VM1), 전도성 라인(303), 비아(VD1)을 통해 활성 영역(401)에 커플링된다. 전도성 세그먼트(509)는 활성 영역(401)에 커플링되고 그것을 피복한다.
도 3c에서 도시되는 바와 같이, 전력 레일(202)은 전도성 라인(303)에 커플링된다. 전도성 세그먼트(508)는 활성 영역(401)에 커플링되고 그것을 피복한다. 활성 영역(401)은 비아(VD4)를 통해 전도성 라인(301)에 커플링된다.
도 3a 내지 도 3c의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 전력 게이트 회로(100)는 전도성 세그먼트(509-510), 게이트(606-608), 및 비아(VD1 및 VD3)를 포함하지 않는다. 몇몇 대안적인 실시형태에서, 집적 회로(10)는 전도성 라인(301)과 관련하여 구성되며 전도성 라인(302-303) 옆에 배치되는 다른 전도성 라인을 더 포함하고, 집적 회로(10)는 다른 전도성 라인과 전도성 세그먼트(508) 사이에서 커플링되는 비아를 또한 포함한다.
이제 도 4a에 대한 참조가 이루어진다. 도 4a는, 다양한 실시형태에 따른, 도 3a의 집적 회로(10)의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 3c의 실시형태와 관련하여, 도 4a에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다.
도 4a에서 도시되는 바와 같이, 집적 회로(10)는 전도성 트레이스(701-706), 전도성 패턴(801), 및 비아(VD7-VD12, VG1-VG5, 및 VM3-VM4)를 더 포함한다. 몇몇 실시형태에서, 전도성 트레이스(701-706)는 제3 층 위의 제4 층에 배치된다. 전도성 패턴(801)은 제4 층 위의 제5 층에 배치된다. 비아(VD7-VD12 및 VG1-VG5)는 제3 층과 제4 층 사이에 배치된다. 비아(VM3-VM4)는 제4 층과 제5 층 사이에 배치된다.
예시를 위해, 전도성 트레이스(701-706)는 x 방향으로 연장되고 서로 분리되어 있다. 몇몇 실시형태에서, 전도성 트레이스(701-706)는 금속-제로(M0) 층으로 지칭된다. 구체적으로, 전도성 트레이스(701)는 전도성 세그먼트(501-502, 507) 및 게이트(602)를 가로지른다. 전도성 트레이스(702)는 전도성 세그먼트(502, 507-510) 및 게이트(604-607)를 가로지른다. 전도성 트레이스(703)는 전도성 세그먼트(502, 507) 및 게이트(604)를 가로지른다. 전도성 트레이스(704)는 전도성 세그먼트(505, 507) 및 게이트(604)를 가로지른다. 전도성 트레이스(705)는 전도성 세그먼트(505) 및 게이트(603)를 가로지른다. 전도성 트레이스(706)는 전도성 세그먼트(505-507) 및 게이트(603-604)를 가로지른다.
전도성 패턴(801)은 y 방향으로 연장되고 전도성 트레이스(702-704)를 가로지른다.
비아(VG1)는 전도성 트레이스(705)를 게이트(603)에 커플링한다. 비아(VD7)는 전도성 세그먼트(505)를 전도성 트레이스(704)에 커플링한다. 비아(VM3)는 전도성 트레이스(704)를 전도성 패턴(801)에 커플링한다. 비아(VM4)는 전도성 패턴(801)을 전도성 트레이스(702)에 커플링한다. 비아(VG2-VG5)는 전도성 트레이스(702)를 게이트(605-607, 602)에 개별적으로 커플링한다.
전술한 구성에 기초하여, 몇몇 실시형태에서, 도 1a의 신호(NSLEEPIN)는 트레이스(705) 및 비아(VG1)을 통해 게이트(603)로 송신되고, 도 1a의 입력 신호(IN)는 전도성 세그먼트(505), 비아(VD7), 전도성 트레이스(704), 비아(VM3), 전도성 패턴(801), 비아(VM4), 전도성 트레이스(702), 및 비아(VG2-VG4)를 통해 게이트(605-607)로 출력된다. 따라서, 입력 신호(IN)에 응답하여 트랜지스터(M1)가 턴온되는 경우, 활성 영역(401a-401b) 사이의 전도성 채널, 활성 영역(401b-401c) 사이의 다른 전도성 채널, 및 활성 영역(401c-401d) 사이의 다른 전도성 채널이 생성된다. 예를 들면, 전력 레일(202)로부터 입력되는 전류의 일부는, 비아(VM1), 전도성 라인(303), 비아(VD2), 활성 영역(401a), 활성 영역(401a-401b) 사이의 전도성 채널, 활성 영역(401b), 비아(VD4), 전도성 라인(301), 및 비아(VM2)를 포함하는 경로를 통해 전력 레일(201)로 흐른다. 유사하게, 전류의 다른 부분은, 비아(VM1), 전도성 라인(303), 비아(VD1), 활성 영역(401c), 활성 영역(401b-401c) 사이의 다른 채널, 활성 영역(401b), 비아(VD4), 전도성 라인(301), 및 비아(VM2)를 포함하는 다른 경로를 통해 전력 레일(201)로 흐른다. 전류의 다른 부분은, 비아(VM1), 전도성 라인(303), 비아(VD1), 활성 영역(401c), 활성 영역(401c-401d) 사이의 전도성 채널, 활성 영역(401d), 비아(VD3), 전도성 라인(301), 및 비아(VM2)를 통해 전력 레일(201)로 흐른다. 다르게 말하면, 도 4a의 구성에 의해, 전력 레일(201)은 전력 레일(202)로부터 입력되는 외부 전압(TVDD)에 대응하는 공급 전압(VDD)을 추가로 출력한다.
계속해서 도 4a를 참조하면, 비아(VD7 및 VD8)는 전도성 세그먼트(501 및 507)를 전도성 트레이스(701)에 각각 커플링한다. 비아(VD11 및 VD12)는 전도성 세그먼트(506 및 507)를 전도성 트레이스(706)에 각각 커플링한다. 따라서, 몇몇 실시형태에서, 트랜지스터(M4)의 제2 단자에 대응하는 전도성 세그먼트(501) 및 트랜지스터(M4)의 제2 단자에 대응하는 전도성 세그먼트(506)는 외부 전압(TVDD)에 커플링된다.
비아(VD8)는 전도성 세그먼트(502)를 전도성 트레이스(703)에 커플링한다. 몇몇 실시형태에서, 도 1a의 신호(NSLEEPOUT)는 트랜지스터(M4-M5)의 제1 단자에 대응하는 전도성 세그먼트(502)로부터 출력된다.
몇몇 실시형태에서, 전도성 라인(302)은 전압, 즉 집적 회로(10)에 대한 VSS를 수신한다. 예시를 위해, 도 4a에서 도시되는 바와 같이, 트랜지스터(M3 및 M5)의 제2 단자에 대응하는 전도성 세그먼트(503-504)는 비아(VD5-VD6)을 통해 전도성 라인(302)에 커플링되어 전압(VSS)을 수신한다.
이제 도 4b에 대한 참조가 이루어진다. 도 4b는, 다양한 실시형태에 따른, 라인 CC'를 따르는 도 4a의 집적 회로(10)의 일부의 단면도이다. 예시를 위해, 전도성 트레이스(702)는 비아(VG3)를 통해 게이트(606)에 커플링된다. 게이트(606)는 활성 영역(401)을 피복한다.
몇몇 접근법에서, 전력 레일(201-202)에 대응하는 전력 레일은 회로, 예를 들면, 컴퓨팅을 위한 전력 게이트 회로(100) 및/또는 셀 회로 위의 층에 배치된다. 다르게 말하면, 전면 전력 분배 네트워크의 그들 전력 레일은 그들 접근법에서 전면 라우팅 리소스(front-side routing resource)를 점유하고, 집적 회로의 사이즈를 축소시키는 데 악영향을 야기한다.
본 개시의 구성에 따라, 전력 레일(201-202)은 전력 게이트 회로(100)(및/또는 컴퓨팅을 위한 회로) 아래에 배치되어 외부 전압을 입력하고 공급 전압을 출력한다. 따라서, 전력 레일(201-202)에 의해 구현되는 전력 분배 네트워크에서, 전면 라우팅 리소스가 최대화되고, 심지어 전력 레일에 의해 야기되는 전력 IR 강하 영향이 최소화된다.
도 4a 및 도 4b의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 전력 레일(201)과 관련하여 구성되는 다른 전력 레일은 전력 레일(202) 옆에 배치되고 전도성 라인(301)에 커플링된다. 다른 전력 레일은 전력 레일(201)과 함께 전압(VDD)을 출력한다.
이제 도 5a에 대한 참조가 이루어진다. 도 5a는, 다양한 실시형태에 따른, 도 1b의 집적 회로(10)의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 4b의 실시형태와 관련하여, 도 5a에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 도 5a에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 상기 단락에서 이미 상세하게 논의되는 유사한 엘리먼트의 특정한 동작은 간결성을 위해 여기서는 생략된다.
도 4a와 비교하여, 집적 회로(10)는, 전력 레일(203-204), 전도성 라인(304-305), 활성 영역(406-409), 전도성 세그먼트(511-515), 게이트(609-613), 및 비아(VD13-VD18, VG6-VG8, 및 VM5-VM8)를 더 포함한다. 몇몇 실시형태에서, 전력 레일(203-204)은, 예를 들면, 전력 레일(202 및 201)과 관련하여 각각 구성된다. 전력 레일(201 및 204)은 전력 레일의 쌍으로 지칭되고, 전력 레일(202-204)은 전력 레일의 다른 쌍으로 지칭된다. 전도성 라인(304-305)은, 예를 들면, 전도성 라인(302 및 305)과 관련하여 각각 구성된다. 활성 영역(406-409)은, 예를 들면, 활성 영역(402-405)과 관련하여 개별적으로 구성된다. 전도성 세그먼트(511-515)는, 예를 들면, 전도성 세그먼트(510)와 관련하여 구성된다. 게이트(609-613)는, 예를 들면, 게이트(608)와 관련하여 구성된다. 비아(VD13-VD16)는, 예를 들면, 비아(VD3)와 관련하여 구성된다. 비아(VD17-VD18)는, 예를 들면, 비아(VD2)와 관련하여 구성된다. 비아(VG6-VG8)는, 예를 들면, 비아(VG4)와 관련하여 구성된다. 비아(VM5-VM8)는, 예를 들면, 비아(VM1)와 관련하여 구성된다.
몇몇 실시형태에서, 전도성 세그먼트(511, 513)는 함께 트랜지스터(M1)의 소스에 대응하고, 전도성 세그먼트(510 및 512)는 함께 트랜지스터(M1)의 드레인에 대응한다. 게이트(608-610)는 함께 트랜지스터(M1)의 게이트에 대응한다. 몇몇 실시형태에서, 게이트(611-613)는 더미 게이트로 지칭된다.
예시를 위해, 전력 레일(203-204)은 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 몇몇 실시형태에서, 전력 레일(202-203)은 외부 전압(TVDD)을 전력 게이트 회로(100)에 출력하고, 전력 레일(201 및 204)은 전력 게이트 회로(100)로부터 공급 전압(VDD)을 출력한다. 몇몇 실시형태에서, 전력 레일(203-204)은 금속-마이너스-2(M-2) 층으로 지칭된다.
전도성 라인(302-304)은 동일한 행에서 배치된다. 전도성 라인(303)은 전력 레일(203)을 추가로 가로지르고 전도성 라인(304)은 전력 레일(204)을 가로지른다. 전도성 라인(305)은 전도성 라인(302-304) 옆에 배치되고 x 방향으로 연장된다. 전도성 라인(305)은 레이아웃 뷰에서 전력 레일(201-204)을 가로지른다. 몇몇 실시형태에서, 전도성 라인(304-305)은 금속-마이너스-1(M-1) 층으로 지칭된다.
도 3a와 비교하여, 활성 영역(401)은 도 5a에서 도시되는 바와 같이 활성 영역(401e-401g)을 더 포함한다.
예시를 위해, 활성 영역(406-409)은 x 방향으로 연장된다. 활성 영역(406-409)은 y 방향으로 서로 분리되어 있다. 활성 영역(406)은 전도성 라인(301)과 중첩한다. 활성 영역(407-408)은 전도성 라인(303-304)과 중첩한다. 활성 영역(409)은 전도성 라인(305)과 중첩한다.
몇몇 실시형태에서, 활성 영역(406 및 409)은 붕소, 인듐, 알루미늄, 갈륨, 또는 이들의 조합과 같은 P 타입 도펀트로 도핑된다. 활성 영역(407-408)은 인, 비소, 또는 이들의 조합과 같은 N 타입 도펀트로 도핑된다.
게이트(609-613)는 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 도 5a에서 도시되는 바와 같이, 게이트(608-610)는 활성 영역(401)을 가로지른다. 게이트(611)는 활성 영역(401)과 활성 영역(406-409) 사이에 배치된다. 게이트(612)는 활성 영역(406-409)을 가로지른다.
비아(VM5)는 전력 레일(203)을 전도성 라인(303)에 커플링한다. 비아(VM6)는 전력 레일(201)을 전도성 라인(305)에 커플링한다. 비아(VM7-VM8)는 전력 레일(204)을 전도성 라인(301 및 305)에 각각 커플링한다. 비아(VD13, VD14, 및 VD16)는 활성 영역(401)을 전도성 라인(305)에 커플링한다. 비아(VD15)는 활성 영역(401)을 전도성 라인(301)에 커플링한다. 비아(VD17-VD18)는 전도성 라인(303)을 활성 영역(401)에 커플링한다.
도 4a와 비교하여, 전도성 트레이스(702)는 비아(VG6-VG8)를 통해 게이트(608-610)에 추가로 커플링된다.
이제 도 5b에 대한 참조가 이루어진다. 도 5b는, 다양한 실시형태에 따른, 라인 BB'를 따르는 도 5a의 집적 회로(10)의 일부의 단면도이다. 도 3c와 비교하여, 비아(VD13)는 활성 영역(401)과 전도성 라인(405) 사이에 배치되고 커플링된다.
이제 도 6에 대한 참조가 이루어진다. 도 6은, 다양한 실시형태에 따른, 도 5a의 집적 회로(10)의 일부에 대응하는 개략적인 동작 다이어그램이다. 도 1a 내지 도 5b의 실시형태와 관련하여, 도 6에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 간략화를 위해, 금속-제로 층 및 금속-마이너스-1 층에 대응하는 금속 층, 및 몇몇 비아는 도 6에서 도시되지 않는다.
몇몇 실시형태에서, 트랜지스터(M1)가 입력 신호(IN)에 응답하여 턴온되는 경우, 활성 영역(401a-401b) 사이의 전도성 채널, 활성 영역(401c-401d) 사이의 다른 전도성 채널, 활성 영역(401d-401e) 사이의 여전히 다른 전도성 채널, 및 활성 영역(401f-401g) 사이의 다른 전도성 채널이 생성된다.
예시를 위해, 도 6에서의 화살표는 전력 게이트 회로(100)의 엘리먼트를 통해 흐르는 전류를 나타낸다. 몇몇 실시형태에서, 전력 레일(202)로부터 입력되는 전류의 일부는, 비아(VM1), 전도성 라인(303), 비아(VD2), 활성 영역(401a), 활성 영역(401a-401b) 사이의 전도성 채널, 활성 영역(401b), 비아(VD4 및 VD13), 전도성 라인(301 및 305), 및 비아(VM2 및 VM6)를 포함하는 경로를 통해 전력 레일(201)로 흐르고, 또한 전도성 라인(301 및 305) 및 비아(VM7-VM8)를 통해 전력 레일(204)로도 흐른다.
유사하게, 전력 레일(202)로부터 입력되는 전류의 다른 부분은, 비아(VM1), 전도성 라인(303), 비아(VD1), 활성 영역(401c), 활성 영역(401c-401d) 사이의 다른 채널, 활성 영역(401d), 비아(VD3 및 VD14), 전도성 라인(301 및 305), 비아(VM2 및 VM6)를 포함하는 다른 경로를 통해 전력 레일(201)로 흐르고, 또한 전도성 라인(301 및 305) 및 비아(VM7-VM8)를 통해 전력 레일(204)로도 흐른다.
전력 레일(203)로부터 입력되는 전류의 일부는, 비아(VM5), 전도성 라인(303), 비아(VD17), 활성 영역(401e), 활성 영역(401d-401e) 사이의 전도성 채널, 활성 영역(401d), 비아(VD3 및 VD14), 전도성 라인(301 및 305), 비아(VM2 및 VM6)를 통해 전력 레일(201)로 흐르고, 또한 전도성 라인(301 및 305) 및 비아(VM7-VM8)를 통해 전력 레일(204)로도 흐른다.
전력 레일(203)로부터 입력되는 전류의 다른 부분은, 비아(VM5), 전도성 라인(303), 비아(VD18), 활성 영역(401g), 활성 영역(401f-401g) 사이의 전도성 채널, 활성 영역(401f), 비아(VD15-VD16), 전도성 라인(301 및 305), 비아(VM2 및 VM6)를 통해 전력 레일(201)로 흐르고, 또한 전도성 라인(301 및 305) 및 비아(VM7-VM8)를 통해 전력 레일(204)로도 흐른다.
도 6의 전술한 구성에 기초하여, 전력 레일(201 및 204)의 쌍은 전력 레일(202-203)의 쌍으로부터 입력되는 외부 전압(TVDD)에 대응하는 공급 전압(VDD)을 출력한다.
도 6의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 활성 영역(401b-401c) 사이에서 전도성 채널이 생성되어 전력 레일(202)로부터 입력되는 전류를 송신한다. 활성 영역(401e-401f) 사이에서 다른 전도성 채널이 생성되어 전력 레일(203)로부터 입력되는 전류를 송신한다. 대안적인 실시형태에서, 활성 영역(406-409)은 전력 게이트 회로(100)에 포함되지 않는다.
이제 도 7에 대한 참조가 이루어진다. 도 7은, 다양한 실시형태에 따른, 도 2b의 집적 회로(10)의 일부에 대응하는 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 6의 실시형태와 관련하여, 도 7에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다.
도 5a와 비교하여, 활성 영역(401, 402, 405-406, 및 409)이 P 타입 도핑된 영역이고 활성 영역(403-404 및 407-408)이 N 타입 도핑된 영역인 대신, 집적 회로(10) 내의 전력 게이트 회로(200)의 활성 영역(401, 402, 405-406, 및 409)은 N 타입 도핑된 영역이고, 활성 영역(403-404, 및 407-408)은 P 타입 도핑된 영역이다.
몇몇 실시형태에서, 도 2b 및 도 7을 함께 참조하면, 활성 영역(401)은 트랜지스터(M6)의 형성 시에 구성되고, 활성 영역(402-405)은 트랜지스터(M5, M4, M2, M3)의 형성 시에 개별적으로 구성된다. 전도성 세그먼트(501)는 트랜지스터(M5)의 제2 단자에 대응하고, 전도성 세그먼트(502)는 트랜지스터(M4-M5)의 제1 단자에 대응한다. 게이트(602)는 트랜지스터(M4-M5)의 게이트에 대응한다. 전도성 세그먼트(503)는 트랜지스터(M4)의 제2 단자에 대응한다. 전도성 세그먼트(504)는 트랜지스터(M2)의 제2 단자에 대응하고, 전도성 세그먼트(505)는 트랜지스터(M2-M3)의 제1 단자에 대응한다. 게이트(603)는 트랜지스터(M2-M3)의 게이트에 대응한다. 전도성 세그먼트(506)는 트랜지스터(M3)의 제2 단자에 대응한다. 전도성 세그먼트(507, 509, 511, 및 513)는 함께 트랜지스터(M6)의 드레인에 대응하고, 전도성 세그먼트(508, 510, 및 512)는 함께 트랜지스터(M6)의 소스에 대응한다. 게이트(605-610)는 함께 트랜지스터(M6)의 게이트에 대응한다. 전도성 세그먼트(507, 509, 511, 및 513)가 트랜지스터(M6)의 드레인에 커플링되고, 전도성 세그먼트(508, 510, 및 512)가 트랜지스터(M6)의 소스에 커플링되고, 게이트(605-610)가 함께 커플링되어 트랜지스터(M6)의 게이트를 형성하는 상태에서, 트랜지스터(M6)는, 몇몇 실시형태에 따르면, 이들 엘리먼트에 기초하여 병렬 구성으로 형성될 수 있다. 몇몇 실시형태에서, 게이트(601, 604, 및 613)는 더미 게이트로 지칭된다.
전력 게이트 회로(200)의 구성은 도 5a의 전력 게이트 회로(100)와 유사하다. 더구나, 도 5a에서 도시되는 바와 같이 외부 전압(TVDD)을 입력하는 대신, 전력 레일(202-203)의 쌍은 외부 전압(TVSS)을 전력 게이트 회로(200)에 입력한다. 따라서, 입력 신호(IN)에 응답하여 트랜지스터(M6)가 턴온되는 경우, 전력 게이트 회로(200)는 전력 레일(202-203)의 쌍을 통해 외부 전압(TVSS)을 수신하고 전력 레일(201 및 204)의 쌍을 통해 공급 전압(VSS)을 출력한다.
몇몇 실시형태에서, 전도성 라인(302 및 304)이 집적 회로(10)에 대한 전압(VSS)을 수신하는 대신, 전도성 라인(302 및 304)은 전압, 즉, VDD를 수신하고, 상응하여, 트랜지스터(M2 및 M4)의 제2 단자에 대응하는 전도성 세그먼트(503-504)는 비아(VD5-VD6)를 통해 전도성 라인(302)에 커플링되어 전압(VDD)을 수신한다.
이제 도 8에 대한 참조가 이루어진다. 도 8은, 다양한 실시형태에 따른, 집적 회로(80)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 7의 실시형태와 관련하여, 도 8에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 도 8에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 상기 단락에서 이미 상세하게 논의되는 유사한 엘리먼트의 특정한 동작은 간결성을 위해 여기서는 생략된다.
도 8에서 예시적으로 도시되는 바와 같이, 집적 회로(80)는 전력 레일(211-218), 전도성 라인(311-315, 및 320-329) 및 전력 게이트 회로(100A-100D)를 포함한다. 전력 레일(211-218)은 제1 층에 배치되고, 예를 들면, 도 4a의 전력 레일(201-202)와 관련하여 구성된다. 전도성 라인(311-315)은 제1 층 위의 제2 층에 배치되고, 예를 들면, 도 4a의 전도성 라인(301)와 관련하여 구성된다. 전도성 라인(320-329)은 제2 층에 배치되고, 예를 들면, 도 4a의 전도성 라인(302-303)와 관련하여 구성된다. 전력 게이트 회로(100A-100D)는 제2 층 위의 제3 층에 배치되고, 예를 들면, 도 4a의 전력 게이트 회로(100)와 관련하여 구성된다. 비아는 제1 층과 제2 층 사이에 배치되고, 예를 들면, 도 4a의 비아(VM1)와 관련하여 구성된다. 간략화를 위해, 금속-제로 및 금속-마이너스-1 층에 대응하는 금속 층 및 대응하는 비아는 도 8에서 도시되지 않는다.
예시를 위해, 전력 레일(211-218)은 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 몇몇 실시형태에서, 전력 레일(212 및 217)은 외부 전압(TVDD)을 수신한다. 전력 레일(214-215)은 전압(VSS)을 수신한다. 전력 레일(211, 213, 216, 및 218)은 외부 전압(TVDD)에 대응하는 공급 전압(VDD)을 출력하도록 구성된다.
전도성 라인(311-315 및 320-329)은 x 방향으로 연장된다. 도 8에서 도시되는 바와 같이, 전도성 라인(320-324)은 동일한 행에 배치되고 전도성 라인(311-312) 사이에 개재된다. 전도성 라인(325-329)은 동일한 행에 배치되고 전도성 라인(314-315) 사이에 개재된다. 전도성 라인(311-315)은 전력 레일(211-218)을 가로지른다. 전도성 라인(320 및 325)은 전력 레일(211)과 중첩한다. 전도성 라인(321)은 전력 레일(211-213)과 중첩한다. 전도성 라인(322 및 327)은 전력 레일(213-216)과 중첩한다. 전도성 라인(323 및 328)은 전력 레일(217)과 중첩한다. 전도성 라인(324 및 329)은 전력 레일(218)과 중첩한다.
전도성 라인(311-312, 및 314-315)은 비아를 통해 전력 레일(211, 213, 216, 및 218)에 커플링된다. 전도성 라인(313, 322, 및 327)은 비아를 통해 전력 레일(214-215)에 커플링된다. 전도성 라인(321 및 326)은 비아를 통해 전력 레일(212)에 커플링되고, 전도성 라인(323 및 328)은 비아를 통해 전력 레일(217)에 커플링된다. 몇몇 실시형태에서, 전도성 라인(320, 324, 325, 및 329)은 전압(VSS)에 커플링된다.
전력 게이트 회로(100A)는 전도성 라인(321) 및 비아를 통해 전력 레일(212)에 커플링되고, 전도성 라인(311-312) 및 비아를 통해 전력 레일(211)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100A)는 전도성 라인(320)에 커플링된다. 유사하게, 전력 게이트 회로(100B)는 전도성 라인(326) 및 비아를 통해 전력 레일(212)에 커플링되고, 전도성 라인(314-315) 및 비아를 통해 전력 레일(211)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100B)는 전도성 라인(325)에 커플링된다. 전력 게이트 회로(100C)는 전도성 라인(323) 및 비아를 통해 전력 레일(217)에 커플링되고, 전도성 라인(311-312) 및 비아를 통해 전력 레일(216)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100C)는 전도성 라인(322)에 커플링된다. 전력 게이트 회로(100D)는 전도성 라인(328) 및 비아를 통해 전력 레일(217)에 커플링되고, 전도성 라인(314-315) 및 비아를 통해 전력 레일(216)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100D)는 전도성 라인(327)에 커플링된다.
몇몇 실시형태에서, 외부 전압을 갖는 전력 레일에 전력 게이트 회로를 커플링하는 전도성 라인, 즉 전도성 라인(321, 323, 326, 및 328)은, 공급 전압을 출력하는 전력 레일에 전력 게이트 회로를 커플링하는 전도성 라인, 즉, 전도성 라인(311-312, 및 314-315)보다 더 짧다.
도 8의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 외부 전압(TVDD)을 수신하는 전력 레일, 즉 전력 레일(212)의 수는 복수 개이고, 외부 전압을 수신하는 전력 레일과 전력 게이트 회로 사이에서 커플링되는 전도성 라인의 길이는 전력 레일의 수와 관련된다. 대안적인 실시형태에서, 전력 게이트 회로(100A)는 전력 레일(213)과 중첩한다. 대안적인 실시형태에서, 전력 게이트 회로(100C)는, 전력 레일(216)과 중첩하는 대신에, 전력 레일(218)과 중첩한다. 대안적인 실시형태에서, 전력 게이트 회로(100D)는 전도성 라인(315)에 커플링되지 않는다.
이제 도 9에 대한 참조가 이루어진다. 도 9는, 다양한 실시형태에 따른, 집적 회로(80)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 8의 실시형태와 관련하여, 도 9에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 도 9에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 상기 단락에서 이미 상세하게 논의되는 유사한 엘리먼트의 특정한 동작은 간결성을 위해 여기서는 생략된다.
도 8과 비교하여, 전력 게이트 회로(100A-100D) 대신, 집적 회로(80)는 제3 층에 전력 게이트 회로(200A-200D)를 포함한다. 몇몇 실시형태에서, 전력 게이트 회로(200A-200D)는, 예를 들면, 도 6의 전력 게이트 회로(200)와 관련하여 구성된다.
외부 전압(TVDD)을 수신하는 대신, 전력 레일(212, 217)은 외부 전압(TVSS)을 수신한다. 전력 레일(214-215)은 전압(VDD)을 수신한다. 전력 레일(211, 213, 216, 및 218)은 외부 전압(TVSS)에 대응하는 공급 전압(VSS)을 출력하도록 구성된다.
몇몇 실시형태에서, 전압(VSS)을 수신하는 대신, 전도성 라인(320, 324, 325, 및 329)은 전압(VDD)에 커플링된다.
전력 게이트 회로(200A-200D)의 구성은 도 8의 전력 게이트 회로(100A-100D)의 것과 유사하다. 따라서, 반복되는 설명은 여기서는 생략된다.
도 9의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 집적 회로(80)는 네 개 미만의 전력 게이트 회로를 포함한다.
이제 도 10에 대한 참조가 이루어진다. 도 10은, 다양한 실시형태에 따른, 집적 회로(80)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 9의 실시형태와 관련하여, 도 10에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 도 10에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 상기 단락에서 이미 상세하게 논의되는 유사한 엘리먼트의 특정한 동작은 간결성을 위해 여기서는 생략된다.
도 9와 비교하여, 전력 레일(212)이 외부 전압(TVSS)을 수신하는 대신, 도 10의 전력 레일(212)은 외부 전압(TVDD)을 수신한다.
더구나, 전도성 라인(312 및 315)을 갖는 대신, 집적 회로(80)는 전도성 라인(312a-312c 및 315a-315c)을 더 포함한다. 도 10에서 도시되는 바와 같이, 전도성 라인(320)은 전력 레일(211-216)을 추가로 가로지른다. 전도성 라인(312a)은 전력 레일(211)과 중첩하고, 전도성 라인(312b)은 전력 레일(212)을 가로지르고, 전도성 라인(312c)은 전도성 라인(213-218)과 중첩한다. 전도성 라인(325)은 전력 레일(211-216)을 가로지른다. 전도성 라인(315a)은 전력 레일(211)과 중첩하고, 전도성 라인(315b)은 전력 레일(212)을 가로지르고, 전도성 라인(315c)은 전력 레일(213-218)과 중첩한다.
예시를 위해, 전도성 라인(320)은 비아를 통해 전력 레일(214-215)에 커플링된다. 전도성 라인(312b)은 비아를 통해 전력 레일(212)에 커플링된다. 전도성 라인(312c)은 비아를 통해 전력 레일(216 및 218)에 커플링된다. 전도성 라인(325)은 비아를 통해 전력 레일(214-215)에 커플링된다. 전도성 라인(315b)은 비아를 통해 전력 레일(212)에 커플링된다. 전도성 라인(315c)은 비아를 통해 전력 레일(216 및 218)에 커플링된다. 몇몇 실시형태에서, 전도성 라인(324 및 329)은 전압(VDD)에 커플링되고, 전도성 라인(312a 및 315a)은 전압(VSS)에 커플링된다.
또한, 도 9와 비교하여, 전력 게이트 회로(200A-200B)를 갖는 대신, 집적 회로(80)는 도 8의 전력 게이트 회로(100A-100B)를 더 포함한다.
전력 게이트 회로(100A)는 전도성 라인(312b) 및 비아를 통해 전력 레일(212)에 커플링되고, 전도성 라인(320 및 313) 및 비아를 통해 전력 레일(214-215)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100A)는 전도성 라인(312a)에 커플링되거나, 또는 전력 게이트 회로(100A)는 전도성 라인(312c)과 중첩되고 그에 커플링되어 전력 게이트 회로(200C)로부터 전압(VSS)을 수신한다. 따라서, 전력 게이트 회로(100A)는 전력 레일(214-215)에 공급 전압(VDD)을 출력하도록 구성된다. 유사하게, 전력 게이트 회로(100B)는 전도성 라인(315b) 및 비아를 통해 전력 레일(212)에 커플링되고, 전도성 라인(325) 및 비아를 통해 전력 레일(214-215)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(100B)는 전도성 라인(315c)에 커플링되어 전력 게이트 회로(200D)로부터 전압(VSS)을 수신한다. 따라서, 전력 게이트 회로(100B)는 전력 레일(214-215)에 공급 전압(VDD)을 출력하도록 구성된다.
전력 게이트 회로(200C)는 전도성 라인(323) 및 비아를 통해 전력 레일(217)에 커플링되고, 전도성 라인(311, 312c) 및 비아를 통해 전력 레일(216 및 218)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(200C)는 전도성 라인(320)에 커플링되어 전압(VDD)을 수신한다. 따라서, 전력 게이트 회로(200C)는 전력 레일(216 및 218)에 공급 전압(VSS)을 출력하도록 구성된다. 유사하게, 전력 게이트 회로(200D)는 전도성 라인(328) 및 비아를 통해 전력 레일(217)에 커플링되고, 전도성 라인(314, 315c) 및 비아를 통해 전력 레일(218)에 커플링된다. 몇몇 실시형태에서, 전력 게이트 회로(200D)는 전도성 라인(325)과 중첩되고 그에 커플링되어 전압(VDD)을 수신한다. 따라서, 전력 게이트 회로(200D)는 전력 레일(218)에 공급 전압(VSS)을 출력하도록 구성된다.
도 10의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 전력 게이트 회로(200D)는 전력 레일(216)과 중첩되고 그에 커플링된다. 다양한 실시형태에서, 전력 게이트 회로(200C)는 전도성 라인(324)과 중첩되어 전압(VDD)을 수신한다.
이제 도 11에 대한 참조가 이루어진다. 도 11은, 다양한 실시형태에 따른, 집적 회로(10 또는 80)를 동작시키는 방법(1100)의 플로우차트이다. 방법(1100)의 추가적인 실시형태에 대해, 도 11에서 도시되는 프로세스 이전에, 동안, 그리고 이후에, 추가적인 동작이 제공될 수 있고, 하기에서 설명되는 동작 중 일부는 대체되거나 또는 제거될 수 있다는 것이 이해된다. 방법(1100)은 도 4a 및 도 8을 참조하여 하기에서 설명되는 동작(1110-1140)을 포함한다.
동작(1110)에서, 신호(NSLEEPIN)는 도 8의 각각의 전력 게이트 회로(100A-100D)의 제1 층에 있는 전도성 트레이스(801)에 의해 수신된다.
동작(1120)에서, 신호(NSLEEPIN)에 응답하여, 도 8의 전력 게이트 회로(100A-100D)의 각각에서의 인버터, 즉, 110은, 입력 신호(IN)를 생성하고 입력 신호(IN)를 제1 층 아래의 제2 층에 있는 트랜지스터(M1)로 송신한다. 몇몇 실시형태에서, 전력 게이트 회로(100A-100D)의 각각에서의 트랜지스터(M1)는 입력 신호(IN)에 응답하여 턴온된다.
동작(1130)에서, 전력 게이트 회로(100A-100D)의 각각의 트랜지스터(M1)가 턴온되면, 전력 게이트 회로(100A-100D)는, 제2 층 아래의 제3 층에 있는 전도성 라인(321, 323, 326, 및 328)을 통해 전력 레일(212 및 217)로부터 외부 전압(TVDD)을 수신한다.
동작(1140)에서, 외부 전압(TVDD)을 수신한 이후, 전력 게이트 회로(100A-100B)는 공급 전압(VDD)을 전도성 라인(311, 312, 314, 및 315)을 통해 전력 레일(211, 213, 216, 및 218)로 출력한다. 전력 게이트 회로(100C-100D)는 전도성 라인(311, 312, 314, 및 315)을 통해 전력 레일(211, 213, 216, 및 218)에 공급 전압(VDD)을 출력한다. 몇몇 실시형태에서, 전력 레일(211-218)은 제3 층 아래의 제4 층에 배치된다.
이제 도 12에 대한 참조가 이루어진다. 도 11은, 다양한 실시형태에 따른, 집적 회로(10 또는 80)를 제조하는 방법(1200)의 플로우차트이다. 방법(1200)의 추가적인 실시형태에 대해, 도 12에서 도시되는 프로세스 이전에, 동안, 그리고 이후에, 추가적인 동작이 제공될 수 있고, 하기에서 설명되는 동작 중 일부는 대체되거나 또는 제거될 수 있다는 것이 이해된다. 방법(1200)은 도 5a를 참조하여 하기에서 설명되는 동작(1210-1260)을 포함한다.
동작(1210)에서, 전력 레일(201-204)이 제1 층에 형성된다. 전력 레일(201-204)은 y 방향으로 연장되고 x 방향으로 서로 분리되어 있다. 몇몇 실시형태에서, 핀(도시되지 않음)에 의해 전력 레일(202-203) 아래에 배치되고 그에 커플링되는 전력 레일(202-203)은 외부 전압, 즉 TVDD 또는 TVSS에 커플링된다.
동작(1220)에서, 전도성 라인(301-305)은 제1 층 위의 제2 층에 형성된다. 전도성 라인(301-305)은 x 방향으로 연장된다. 도 5a에서 도시되는 실시형태에서, 전도성 라인(303)은 전력 레일(202-203)에 커플링되고, 전도성 라인(301 및 305)은 전력 레일(201 및 204)에 커플링된다.
동작(1230)에서, 전도성 세그먼트(501-513)는 제2 층 위의 제3 층에 있는 복수의 활성 영역(401-409) 위에 형성된다. 활성 영역(401)은 비아(VM1 및 VM5)를 통해 전도성 라인(303)에 커플링되고, 비아(VD3-VD4, 및 VD13-16)를 통해 전도성 라인(301 및 305)에 커플링된다.
동작(1240)에서, 게이트(602-612)는 활성 영역(401-109)을 가로지르도록 형성되고 전도성 세그먼트(501-515) 사이에 개재된다.
동작(1250)에서, 전도성 트레이스(701-706)는 제3 층 위의 제4 층에 형성된다. 전도성 트레이스(701-706)는 x 방향으로 연장된다.
동작(1260)에서, 전도성 패턴(801)은 제4 층 위의 제5 층에 형성된다. 전도성 패턴(801)은 y 방향으로 연장되고 두 개의 전도성 트레이스(702 및 704)에 커플링된다.
이제 도 13에 대한 참조가 이루어진다. 도 13는, 본 개시의 몇몇 실시형태에 따른, 집적 회로 레이아웃 설계를 설계하기 위한 전자 설계 자동화(electronic design automation; EDA) 시스템(1300)의 블록도이다. EDA 시스템(1300)은 도 11 및 도 12에서 개시되는 방법(1100-1200)의 하나 이상의 동작을 구현하도록 구성되고, 도 1a 내지 도 10과 연계하여 추가로 설명된다. 몇몇 실시형태에서, EDA 시스템(1300)은 APR 시스템을 포함한다.
몇몇 실시형태에서, EDA 시스템(1300)은 하드웨어 프로세서(1302) 및 비일시적 컴퓨터 판독 가능 저장 매체(1304)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(1304)는, 다른 것들 중에서도, 컴퓨터 프로그램 코드(명령어)(1306), 즉, 실행 가능 명령어의 세트를 사용하여 인코딩된다, 즉, 이를 포함한다. 하드웨어 프로세서(1302)에 의한 명령어(1306)의 실행은, 예를 들면, 방법(1200)의 일부 또는 모두를 구현하는 EDA 도구를 (적어도 부분적으로) 나타낸다.
프로세서(1302)는 버스(1308)를 통해 컴퓨터 판독 가능 저장 매체(1304)에 전기적으로 커플링된다. 프로세서(1302)는 또한 버스(1308)에 의해 I/O 인터페이스(1310) 및 제조 도구(1316)에 전기적으로 커플링된다. 네트워크 인터페이스(1313)는 또한 버스(1308)를 통해 프로세서(1302)에 전기적으로 연결된다. 네트워크 인터페이스(1313)는 네트워크(1314)에 연결되고, 그 결과, 프로세서(1302) 및 컴퓨터 판독 가능 저장 매체(1304)는 네트워크(1314)를 통해 외부 엘리먼트에 연결될 수 있다. 프로세서(1302)는, EDA 시스템(1300)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 데 사용 가능하게 하기 위해, 컴퓨터 판독 가능 저장 매체(1304)에 인코딩된 컴퓨터 프로그램 코드(1306)를 실행하도록 구성된다. 하나 이상의 실시형태에서, 프로세서(1302)는 중앙 프로세싱 유닛(central processing unit; CPU), 멀티 프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1304)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1304)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식(removable) 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 강성의 자기 디스크(rigid magnetic disk), 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1304)는 컴팩트 디스크 리드 온리 메모리(compact disk-read only memory; CD-ROM), 컴팩트 디스크 리드/라이트(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시형태에서, 저장 매체(1304)는 (그러한 실행이 (적어도 부분적으로) EDA 도구를 나타내는 경우) EDA 시스템(1300)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 데 사용 가능하게 하도록 구성되는 컴퓨터 프로그램 코드(1306)를 저장한다. 하나 이상의 실시형태에서, 저장 매체(1304)는 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시형태에서, 저장 매체(1304)는 본원에서 개시되는 바와 같은 그러한 표준 셀, 예를 들면, 도 1a 내지 도 10과 관련하여 상기에서 논의되는 다중 비트 플립플롭 회로(31-36, 41-42, 61-63, 71-72, 91-93, 및 101)에 대응하는 셀을 포함하는 표준 셀의 IC 레이아웃 다이어그램(1320)을 저장한다.
EDA 시스템(1300)은 I/O 인터페이스(1310)를 포함한다. I/O 인터페이스(1310)는 외부 회로부(circuitry)에 커플링된다. 하나 이상의 실시형태에서, I/O 인터페이스(1310)는 정보 및 커맨드를 프로세서(1302)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1300)은 프로세서(1302)에 커플링되는 네트워크 인터페이스(1313)를 또한 포함한다. 네트워크 인터페이스(1313)는 EDA 시스템(1300)이, 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(1314)와 통신하는 것을 허용한다. 네트워크 인터페이스(1313)는, BLUETOOTH(블루투스), WIFI(와이파이), WIMAX(와이맥스), GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET(이더넷), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 두 개 이상의 시스템(1300)에서 구현된다.
EDA 시스템(1300)은 프로세서(1302)에 커플링되는 제조 도구(1316)를 또한 포함한다. 제조 도구(1316)는, 프로세서(1302)에 의해 프로세싱되는 설계 파일에 따라, 집적 회로, 예를 들면, 도 1a 내지 도 10과 관련하여 상기에서 논의되는 집적 회로(10 및 80)를 제조하도록 구성된다.
EDA 시스템(1300)은 I/O 인터페이스(1310)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1310)를 통해 수신되는 정보는 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리, 및/또는 프로세서(1302)에 의한 프로세싱을 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1308)를 통해 프로세서(1302)로 전달된다. EDA 시스템(1300)은 I/O 인터페이스(1310)를 통해 UI에 관련되는 정보를 수신하도록 구성된다. 정보는 설계 명세(1322)로서 컴퓨터 판독 가능 매체(1304)에 저장된다.
몇몇 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 모두는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 모두는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 EDA 시스템(1300)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 표준 셀을 포함하는 레이아웃 다이어그램은 적절한 레이아웃 생성 도구를 사용하여 생성된다.
몇몇 실시형태에서, 프로세스는 비일시적 컴퓨터 판독 가능 기록 매체에 저장되는 프로그램의 함수로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는, 외부/착탈식 및/또는 내부/내장형 스토리지 또는 메모리 유닛, 예를 들면, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드와 같은 반도체 메모리, 및 등등 중 하나 이상을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 14는, 몇몇 실시형태에 따른, IC 제조 시스템(1400), 및 그와 관련되는 IC 제조 플로우의 블록도이다. 몇몇 실시형태에서, 레이아웃 다이어그램에 기초하여, 반도체 집적 회로의 층에서의 (A) 하나 이상의 반도체 마스크 또는 (B) 적어도 하나의 컴포넌트, 중 적어도 하나가 IC 제조 시스템(1400)을 사용하여 제조된다.
도 14에서, IC 제조 시스템(1400)은, IC 디바이스(1460)를 제조하는 것에 관련되는 설계, 개발, 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 제조사/제조 시설(fabricator; "팹(fab)")(1450)과 같은 엔티티를 포함한다. IC 제조 시스템(1400)의 엔티티는 통신 네트워크에 의해 연결된다. 몇몇 실시형태에서, 통신 네트워크는 단일의 네트워크이다. 몇몇 실시형태에서, 통신 네트워크는, 인트라넷 및 인터넷과 같은 여러 가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상으로 서비스를 제공하고 또/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 몇몇 실시형태에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1450) 중 두 개 이상이 단일의 엔티티에 의해 소유된다. 몇몇 실시형태에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1450) 중 두 개 이상이 공통 시설에서 공존하며 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1420)는 IC 설계 레이아웃 다이어그램(1422)을 생성한다. IC 설계 레이아웃 다이어그램(1422)은, IC 디바이스(1460), 예를 들면, 도 3a 내지 도 10과 관련하여 상기에서 논의되는 집적 회로(100 및 700)에 대해 설계되는 다양한 기하학적 형상의 패턴, 예를 들면, 도 3a 내지 도 10에서 묘사되는 IC 레이아웃 설계를 포함한다. 기하학적 패턴은, 제조될 IC 디바이스(1460)의 다양한 컴포넌트를 구성하는 금속, 산화물, 또는 반도체 층의 패턴에 대응한다. 다양한 층은 결합되어 다양한 IC 피쳐를 형성한다. 예를 들면, IC 설계 레이아웃 다이어그램(1422)의 일부는, 반도체 기판(예컨대 실리콘 웨이퍼) 및 반도체 기판 상에 배치되는 다양한 재료 층에 형성될 다양한 IC 피쳐, 예컨대 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 배선(interlayer interconnection)의 전도성 세그먼트 또는 비아를 포함한다. 설계 하우스(1420)는 IC 설계 레이아웃 다이어그램(1422)을 형성하기 위한 적절한 설계 프로시져를 구현한다. 설계 프로시져는, 로직 설계, 물리적 설계 또는 배치 및 배선(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1422)은 기하학적 패턴의 정보를 구비하는 하나 이상의 데이터 파일에서 제시된다. 예를 들면, IC 설계 레이아웃 다이어그램(1422)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1430)는 데이터 준비(data preparation; 1432) 및 마스크 제조(1444)를 포함한다. 마스크 하우스(1430)는, IC 설계 레이아웃 다이어그램(1422)에 따라 IC 디바이스(1460)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크(1445)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1422)을 사용한다. 마스크 하우스(1430)는 마스크 데이터 준비(mask data preparation; 1432)를 수행하는 데, 이 경우 IC 설계 레이아웃 다이어그램(1422)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1432)는 마스크 제조(1444)에 RDF를 제공한다. 마스크 제조(1444)는 마스크 노광기(mask writer)를 포함한다. 마스크 노광기는 RDF를, 마스크(레티클)(1445) 또는 반도체 웨이퍼(1453)와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃 다이어그램(1422)은, 마스크 노광기의 특정한 특성 및/또는 IC 팹(1450)의 요건을 준수하도록 마스크 데이터 준비(1432)에 의해 조작된다. 도 14에서, 데이터 준비(1432) 및 마스크 제조(1444)는 별개의 엘리먼트로서 예시된다. 몇몇 실시형태에서, 데이터 준비(1432) 및 마스크 제조(1444)는 집합적으로 마스크 데이터 준비로 칭해질 수 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1432)는, 회절, 간섭, 다른 프로세스 효과, 등등으로부터 발생할 수 있는 것들과 같은 이미지 에러를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1422)을 조정한다. 몇몇 실시형태에서, 데이터 준비(1432)는, 축외 조명(off-axis illumination), 서브 해상도 지원 피쳐(sub-resolution assist feature), 위상 시프팅 마스크, 다른 적절한 기술, 등등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques; RET)을 포함한다. 몇몇 실시형태에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
몇몇 실시형태에서, 데이터 준비(1432)는, 충분한 마진을 보장하기 위해, 반도체 제조 프로세스에서의 가변성을 고려하기 위해, 그리고 기타 등등을 위해, 소정의 기하학적 및/또는 연결성 제약을 포함하는 마스크 생성 규칙의 세트를 가지고 OPC의 프로세스를 거친 IC 설계 레이아웃 다이어그램(1422)을 체크하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함한다. 몇몇 실시형태에서, MRC는 마스크 제조(1444) 동안의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(1422)을 수정하는 데, 이것은 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행되는 수정의 일부를 되돌릴 수도 있다.
몇몇 실시형태에서, 데이터 준비(1432)는, IC 디바이스(1460)를 제조하기 위해 IC 팹(1450)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(1422)에 기초하여 이 프로세싱을 시뮬레이팅하여 IC 디바이스(1460)와 같은 시뮬레이팅되어 제조되는 디바이스(simulated manufactured device)를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련되는 파라미터, IC를 제조하기 위해 사용되는 툴과 관련되는 파라미터, 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오차 보강 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자, 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 몇몇 실시형태에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후, 시뮬레이팅된 디바이스가 형상에서 설계 규칙을 만족시킬 만큼 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1422)을 추가로 개선한다(refine).
마스크 데이터 준비(1432)의 상기 설명은 명확성의 목적을 위해 단순화되었다는 것이 이해되어야 한다. 몇몇 실시형태에서, 데이터 준비(1432)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1422)을 수정하기 위한 로직 오퍼레이션(logic operation; LOP)과 같은 추가적인 피쳐를 포함한다. 추가적으로, 데이터 준비(1432) 동안 IC 설계 레이아웃 다이어그램(1422)에 적용되는 프로세스는 여러 가지 상이한 순서로 실행될 수도 있다.
마스크 데이터 준비(1432) 이후 그리고 마스크 제조(1444) 동안, 수정된 IC 설계 레이아웃 다이어그램(1422)에 기초하여 마스크(1445) 또는 마스크(1445)의 그룹이 제조된다. 몇몇 실시형태에서, 마스크 제조(1444)는 IC 설계 레이아웃 다이어그램(1422)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 몇몇 실시형태에서, 수정된 IC 설계 레이아웃 다이어그램(1422)에 기초하여 마스크(포토마스크 또는 레티클)(1445) 상에 패턴을 형성하기 위해 전자 빔(electron-beam; e 빔) 또는 다수의 e 빔의 메커니즘이 사용된다. 마스크(1445)는 다양한 기술로 형성될 수 있다. 몇몇 실시형태에서, 마스크(1445)는 바이너리 기술을 사용하여 형성된다. 몇몇 실시형태에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들면, 포토레지스트)을 노광하기 위해 사용되는 방사선 빔, 예컨대 자외선(UV) 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 마스크(1445)의 바이너리 마스크 버전(binary mask version)은, 투명 기판(예를 들면, 용융된 석영) 및 바이너리 마스크의 불투명 영역에 코팅되는 불투명 재료(예를 들면, 크롬)를 포함한다. 다른 예에서, 마스크(1445)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1445)의 위상 시프트 마스크(phase shift mask; PSM) 버전에서, 위상 시프트 마스크 상에 형성되는 패턴의 다양한 피쳐는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교대하는 PSM일 수 있다. 마스크 제조(1444)에 의해 생성되는 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들면, 그러한 마스크(들)는, 반도체 웨이퍼(1453) 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(1453) 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1450)은 웨이퍼 제조(1452)를 포함한다. IC 팹(1450)은, 여러가지 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업장이다. 몇몇 실시형태에서, IC 팹(1450)은 반도체 파운드리(semiconductor foundry)이다. 예를 들면, 복수의 IC 제품의 프론트엔드 오브 라인(front-end-of-line: FEOL) 제조를 위한 제조 설비가 있을 수도 있고, 한편, 제2 제조 설비가 IC 제품의 배선 및 패키징을 위한 백엔드 오브 라인(back-end-of-line; BEOL) 제조를 제공할 수도 있고, 제3 제조 설비가 파운드리 비즈니스를 위한 다른 서비스를 제공할 수도 있다.
IC 팹(1450)은 IC 디바이스(1460)를 제조하기 위해 마스크 하우스(1430)에 의해 제조되는 마스크(들)(1445)를 사용한다. 따라서, IC 팹(1450)은 IC 디바이스(1460)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1422)을 적어도 간접적으로 사용한다. 몇몇 실시형태에서, 반도체 웨이퍼(1453)는 IC 디바이스(1460)를 형성하기 위해 마스크(들)(1445)를 사용하여 IC 팹(1450)에 의해 제조된다. 몇몇 실시형태에서, IC 제조는 IC 설계 레이아웃 다이어그램(1422)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1453)는 실리콘 기판 또는 재료 층이 상부에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1453)는 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 인터커넥트, 및 등등(후속 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
상기에서 논의되는 바와 같이, 본 개시의 집적 회로는 후면 전력 분배 네트워크 위에 배치되는 전력 게이트 회로를 포함한다. 전력 게이트 회로 아래에 배열되는 전력 레일을 통해 전압을 직접적으로 수신하고 출력하는 것에 의해, 집적 회로의 전면에 있는 금속 라우팅 리소스가 추가적인 연결을 위해 절약된다. 따라서 집적 회로 설계에 대한 실현 가능성이 만들어진다.
몇몇 실시형태에서, 제1 층에 배치되며 제1 방향으로 연장되는 전력 레일의 제1 쌍 및 전력 레일의 제2 쌍; 제1 층 위의 제2 층에 배치되는 다수의 전도성 라인 - 전도성 라인은 제1 방향과는 상이한 제2 방향으로 연장되고 전력 레일의 제1 및 제2 쌍을 가로지름 -; 제2 층 위의 제3 층에 배치되며 제2 방향으로 연장되는 제1 활성 영역 - 제1 활성 영역은 전력 레일의 제1 쌍과 중첩되도록 배열됨 -; 제1 활성 영역 위에 배치되는 제1 게이트; 및 제1 게이트 위에 배치되며 제1 게이트에 커플링되는 전도성 트레이스를 포함하는 집적 회로가 개시된다. 제1 활성 영역은 전도성 라인 중 제1 전도성 라인 및 제1 비아 그룹을 통해 전력 레일의 제1 쌍에 커플링되고, 제1 활성 영역은 전도성 라인 중 적어도 하나의 제2 전도성 라인 및 제1 비아 그룹과는 상이한 제2 비아 그룹을 통해 전력 레일의 제2 쌍에 커플링된다. 몇몇 실시형태에서, 제1 활성 영역 및 제1 게이트는 트랜지스터에 포함되도록 구성되고; 전도성 트레이스는 제1 게이트에 대한 입력 신호를 수신하도록 구성된다. 몇몇 실시형태에서, 집적 회로는, 제2 방향으로 연장되며 제1 방향으로 서로 분리되는 활성 영역의 제1 쌍 및 활성 영역의 제2 쌍 - 활성 영역의 제1 쌍 및 활성 영역의 제2 쌍은 전력 레일의 제2 쌍 위에 배치됨 -; 제1 방향으로 연장되는 제2 게이트 및 제3 게이트; 및 제1 방향으로 연장되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 더 포함하고, 제1 전도성 세그먼트 및 제2 게이트는 활성 영역의 제1 쌍을 가로지르고, 제2 전도성 세그먼트 및 제3 게이트는 활성 영역의 제2 쌍을 가로지른다. 몇몇 실시형태에서, 서로 인접한 활성 영역의 제1 쌍 중 하나와 활성 영역의 제2 쌍 중 하나는 제1 활성 영역의 전도성 타입과는 상이한 동일한 전도성 타입을 갖는다. 몇몇 실시형태에서, 전력 레일의 제2 쌍의 전력 레일은 전력 레일의 제1 쌍의 양 측 상에 배치된다. 몇몇 실시형태에서, 전도성 라인 중 제1 전도성 라인의 길이는 전도성 라인 중 적어도 하나의 제2 전도성 라인의 길이보다 더 짧은데, 제1 전도성 라인은 전도성 라인 중 적어도 하나의 제2 전도성 라인에 인접한다. 몇몇 실시형태에서, 제1 활성 영역은 제1 비아 그룹을 통해 전력 레일의 제1 쌍에 커플링되는 다수의 제1 활성 영역; 및 제2 비아 그룹을 통해 전력 레일의 제2 쌍에 커플링되는 다수의 제2 활성 영역을 포함한다. 몇몇 실시형태에서, 전도성 라인은, 제2 방향으로 전도성 라인 중 제1 전도성 라인과 정렬되고 그로부터 분리되는 제3 전도성 라인을 더 포함한다.
또한, 제1 트랜지스터 및 다수의 전도성 라인을 포함하는 집적 회로가 개시된다. 제1 트랜지스터는, 제1 활성 영역; 제1 층 내에 그리고 제1 활성 영역 위에 배치되는 다수의 제1 전도성 세그먼트 및 다수의 제2 전도성 세그먼트 - 제1 전도성 세그먼트는 제1 트랜지스터의 소스에 대응하고, 제2 전도성 세그먼트는 제1 트랜지스터의 드레인에 대응함 -; 및 제1 트랜지스터의 게이트에 대응하며, 제1 활성 영역 위에 배치되고 제1 전도성 세그먼트 중 하나와 제2 전도성 세그먼트 중 하나 사이에 개재되는 다수의 제1 게이트를 포함한다. 복수의 전도성 라인은 제1 활성 영역 아래의 제2 층에 배치되는데, 전도성 라인은 제1 전도성 라인 및 다수의 제2 전도성 라인을 포함한다. 제1 트랜지스터의 게이트에서 수신되는 입력 신호에 응답하여, 제1 트랜지스터의 소스는 제1 전도성 라인을 통해 외부 전압에 커플링되고, 제1 트랜지스터의 드레인은 제2 전도성 라인을 통해 제1 공급 전압에 커플링된다. 몇몇 실시형태에서, 집적 회로는 제2 층 아래의 제3 층에 배치되는 적어도 하나의 제1 전력 레일 및 적어도 하나의 제2 전력 레일을 더 포함하고; 적어도 하나의 제1 전력 레일은 제1 전도성 라인으로 외부 전압을 송신하고, 적어도 하나의 제2 전력 레일은 제2 전도성 라인으로부터 제1 공급 전압을 수신한다. 몇몇 실시형태에서, 제1 전도성 라인은 적어도 하나의 제1 전력 레일을 가로지르고, 제2 전도성 라인은 제1 전도성 라인 및 적어도 하나의 제2 전력 레일을 가로지른다. 몇몇 실시형태에서, 제1 활성 영역은 제1 전도성 라인을 통해 적어도 하나의 제1 전력 레일로부터 전류를 수신하도록 구성되고, 제2 전도성 라인을 통해 적어도 하나의 제2 전력 레일로 전류를 출력하도록 구성된다. 몇몇 실시형태에서, 집적 회로는, 제1 신호를 수신하기 위한 게이트를 구비하는 제2 트랜지스터 및 제3 트랜지스터를 포함하는 제1 인버터 - 제2 트랜지스터는 제2 전도성 라인 중 하나와 중첩하는 제2 활성 영역을 포함하고, 제3 트랜지스터는 제3 활성 영역을 포함함 - 및; 입력 신호를 수신하기 위한 게이트를 구비하는 제4 트랜지스터 및 제5 트랜지스터를 포함하는 제2 인버터 - 제4 트랜지스터는 제2 전도성 라인 중 다른 하나와 중첩하는 제4 활성 영역을 포함하고, 제5 트랜지스터는 제5 활성 영역을 포함함 - 를 더 포함한다. 몇몇 실시형태에서, 제1, 제2, 및 제4 활성 영역은 제1 전도성 타입을 가지며, 제3 및 제5 활성 영역은 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는다. 몇몇 실시형태에서, 전도성 라인은 제3 전도성 라인을 더 포함하고; 제3 및 제5 활성 영역은 제3 전도성 라인과 중첩하고, 제3 전도성 라인을 통해, 제1 공급 전압과는 상이한 제2 공급 전압에 커플링된다.
다음의 동작을 포함하는 방법이 또한 개시된다: 제1 층에 다수의 전력 레일 - 전력 레일은 제1 방향으로 연장되고 제2 방향으로 서로 분리됨 - 을 형성하는 것; 제1 층 위의 제2 층에 다수의 전도성 라인 - 전도성 라인은 제2 방향으로 연장됨 - 을 형성하는 것; 제2 층 위의 제3 층에 다수의 활성 영역을 형성하는 것; 제3 층 내의 다수의 활성 영역 위에 다수의 전도성 세그먼트를 형성하는 것 - 제1 활성 영역은 제1 전도성 라인 및 제2 전도성 라인에 커플링됨 -; 활성 영역 위에 배치되고 전도성 세그먼트 사이에 개재되는 다수의 게이트를 형성하는 것; 제3 층 위의 제4 층에 다수의 전도성 트레이스 - 전도성 트레이스는 제2 방향으로 연장됨 - 를 형성하는 것; 및 제4 층 위의 제5 층에 전도성 패턴 - 전도성 패턴은 전도성 트레이스에 커플링됨 - 을 형성하는 것. 몇몇 실시형태에서, 전도성 라인을 형성하는 것은 제1 전도성 라인을 전력 레일 중 제1 전력 레일에 커플링하는 것; 및 제2 전도성 라인을 전력 레일 중 제2 전력 레일에 커플링하는 것을 포함한다. 몇몇 실시형태에서, 제1 전력 레일은 외부 전압에 커플링되고, 제2 전력 레일은 제1 공급 전압에 커플링된다. 몇몇 실시형태에서, 제1 전도성 라인의 길이는 제2 전도성 라인보다 더 짧다. 몇몇 실시형태에서, 전력 레일을 형성하는 것은, 제1 외부 전압에 커플링되는 제1 전력 레일을 형성하는 것; 제1 공급 전압에 커플링되며 제1 전력 레일의 반대 측 상에 배치되는 전력 레일의 제1 쌍을 형성하는 것; 제2 외부 전압에 커플링되는 제2 전력 레일을 형성하는 것; 및 제2 공급 전압에 커플링되며 제1 전력 레일의 반대 측 상에 배치되는 전력 레일의 제2 쌍을 형성하는 것을 포함한다. 제1 외부 전압의 전압 레벨은 제2 외부 전압의 전압 레벨과는 상이하다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[부기]
1. 집적 회로로서,
제1 층에 배치되며 제1 방향으로 연장되는 전력 레일의 제1 쌍 및 전력 레일의 제2 쌍;
상기 제1 층 위의 제2 층에 배치되는 복수의 전도성 라인 - 상기 복수의 전도성 라인은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 상기 전력 레일의 제1 및 제2 쌍을 가로지름 -;
상기 제2 층 위의 제3 층에 배치되며 상기 제2 방향으로 연장되는 제1 활성 영역 - 상기 제1 활성 영역은 상기 전력 레일의 제1 쌍과 중첩되도록 배열됨 -;
상기 제1 활성 영역 위에 배치되는 제1 게이트; 및
상기 제1 게이트 위에 배치되며 상기 제1 게이트에 커플링되는 전도성 트레이스를 포함하고,
상기 제1 활성 영역은 상기 복수의 전도성 라인 중 제1 전도성 라인 및 제1 비아 그룹을 통해 상기 전력 레일의 제1 쌍에 커플링되고, 상기 제1 활성 영역은 상기 복수의 전도성 라인 중 적어도 하나의 제2 전도성 라인 및 상기 제1 비아 그룹과는 상이한 제2 비아 그룹을 통해 상기 전력 레일의 제2 쌍에 커플링되는, 집적 회로.
2. 제1항에 있어서,
상기 제1 활성 영역 및 상기 제1 게이트는 트랜지스터에 포함되도록 구성되고, 상기 전도성 트레이스는 상기 제1 게이트에 대한 입력 신호를 수신하도록 구성되는, 집적 회로.
3. 제1항에 있어서,
상기 제2 방향으로 연장되며 상기 제1 방향으로 서로 분리되는 활성 영역의 제1 쌍 및 활성 영역의 제2 쌍 - 상기 활성 영역의 제1 쌍 및 상기 활성 영역의 제2 쌍은 상기 전력 레일의 제2 쌍 위에 배치됨 -;
상기 제1 방향으로 연장되는 제2 게이트 및 제3 게이트; 및
상기 제1 방향으로 연장되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 더 포함하고,
상기 제1 전도성 세그먼트 및 상기 제2 게이트는 상기 활성 영역의 제1 쌍을 가로지르고, 상기 제2 전도성 세그먼트 및 상기 제3 게이트는 상기 활성 영역의 제2 쌍을 가로지르는, 집적 회로.
4. 제3항에 있어서,
서로 인접한 상기 활성 영역의 제1 쌍 중 하나와 상기 활성 영역의 제2 쌍 중 하나는 상기 제1 활성 영역의 전도성 타입과는 상이한 동일한 전도성 타입을 갖는, 집적 회로.
5. 제1항에 있어서,
상기 전력 레일의 제2 쌍의 전력 레일은 상기 전력 레일의 제1 쌍의 양 측 상에 배치되는, 집적 회로.
6. 제1항에 있어서,
상기 복수의 전도성 라인 중 상기 제1 전도성 라인의 길이는 상기 복수의 전도성 라인 중 상기 적어도 하나의 제2 전도성 라인의 길이보다 더 짧고,
상기 제1 전도성 라인은 상기 복수의 전도성 라인 중 상기 적어도 하나의 제2 전도성 라인에 인접한, 집적 회로.
7. 제1항에 있어서,
상기 제1 활성 영역은:
상기 제1 비아 그룹을 통해 상기 전력 레일의 제1 쌍에 커플링되는 복수의 제1 활성 영역; 및
상기 제2 비아 그룹을 통해 상기 전력 레일의 제2 쌍에 커플링되는 복수의 제2 활성 영역을 포함하는, 집적 회로.
8. 제1항에 있어서,
상기 복수의 전도성 라인은, 상기 제2 방향으로 상기 복수의 전도성 라인 중 상기 제1 전도성 라인과 정렬되고 상기 제1 전도성 라인으로부터 분리되는 제3 전도성 라인을 더 포함하는, 집적 회로.
9. 집적 회로로서,
제1 트랜지스터 - 상기 제1 트랜지스터는:
제1 활성 영역;
제1 층에 그리고 상기 제1 활성 영역 위에 배치되는 복수의 제1 전도성 세그먼트 및 복수의 제2 전도성 세그먼트 - 상기 복수의 제1 전도성 세그먼트는 상기 제1 트랜지스터의 소스에 대응하고, 상기 복수의 제2 전도성 세그먼트는 상기 제1 트랜지스터의 드레인에 대응함 -; 및
상기 제1 트랜지스터의 게이트에 대응하며, 상기 제1 활성 영역 위에 배치되고 상기 복수의 제1 전도성 세그먼트 중 하나와 상기 복수의 제2 전도성 세그먼트 중 하나 사이에 개재되는 복수의 제1 게이트
를 포함함 -; 및
상기 제1 활성 영역 아래의 제2 층에 배치되는 복수의 전도성 라인 - 상기 복수의 전도성 라인은 제1 전도성 라인 및 복수의 제2 전도성 라인을 포함함 - 을 포함하고;
상기 제1 트랜지스터의 게이트에서 수신되는 입력 신호에 응답하여, 상기 제1 트랜지스터의 소스는 상기 제1 전도성 라인을 통해 외부 전압에 커플링되고, 상기 제1 트랜지스터의 드레인은 상기 복수의 제2 전도성 라인을 통해 제1 공급 전압에 커플링되는, 집적 회로.
10. 제9항에 있어서,
상기 제2 층 아래의 제3 층에 배치되는 적어도 하나의 제1 전력 레일 및 적어도 하나의 제2 전력 레일을 더 포함하고,
상기 적어도 하나의 제1 전력 레일은 상기 외부 전압을 상기 제1 전도성 라인으로 송신하고, 상기 적어도 하나의 제2 전력 레일은 상기 복수의 제2 전도성 라인으로부터 상기 제1 공급 전압을 수신하는, 집적 회로.
11. 제10항에 있어서,
상기 제1 전도성 라인은 상기 적어도 하나의 제1 전력 레일을 가로지르고, 상기 복수의 제2 전도성 라인은 상기 제1 전도성 라인 및 상기 적어도 하나의 제2 전력 레일을 가로지르는, 집적 회로.
12. 제10항에 있어서,
상기 제1 활성 영역은 상기 제1 전도성 라인을 통해 상기 적어도 하나의 제1 전력 레일로부터 전류를 수신하도록 구성되고, 상기 복수의 제2 전도성 라인을 통해 상기 적어도 하나의 제2 전력 레일로 상기 전류를 출력하도록 구성되는, 집적 회로.
13. 제9항에 있어서,
제1 신호를 수신하기 위한 게이트를 구비하는 제2 트랜지스터 및 제3 트랜지스터를 포함하는 제1 인버터 - 상기 제2 트랜지스터는 상기 복수의 제2 전도성 라인 중 하나와 중첩하는 제2 활성 영역을 포함하고, 상기 제3 트랜지스터는 제3 활성 영역을 포함함 - 및;
상기 입력 신호를 수신하기 위한 게이트를 구비하는 제4 트랜지스터 및 제5 트랜지스터를 포함하는 제2 인버터 - 상기 제4 트랜지스터는 상기 복수의 제2 전도성 라인 중 다른 하나와 중첩하는 제4 활성 영역을 포함하고, 상기 제5 트랜지스터는 제5 활성 영역을 포함함 - 를 더 포함하는, 집적 회로.
14. 제13항에 있어서,
상기 제1, 제2, 및 제4 활성 영역은 제1 전도성 타입을 가지며, 상기 제3 및 제5 활성 영역은 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는, 집적 회로.
15. 제13항에 있어서,
상기 복수의 전도성 라인은 제3 전도성 라인을 더 포함하고;
상기 제3 및 제5 활성 영역은 상기 제3 전도성 라인과 중첩하고, 상기 제3 전도성 라인을 통해, 상기 제1 공급 전압과는 상이한 제2 공급 전압에 커플링되는, 집적 회로.
16. 방법으로서,
제1 층에 복수의 전력 레일 - 상기 복수의 전력 레일은 제1 방향으로 연장되고 제2 방향으로 서로 분리됨 - 을 형성하는 단계;
상기 제1 층 위의 제2 층에 복수의 전도성 라인 - 상기 복수의 전도성 라인은 제2 방향으로 연장됨 - 을 형성하는 단계;
상기 제2 층 위의 제3 층에 복수의 활성 영역을 형성하는 단계;
상기 제3 층 내의 상기 복수의 활성 영역 위에 복수의 전도성 세그먼트를 형성하는 단계 - 상기 복수의 활성 영역 중 제1 활성 영역은, 상기 복수의 전도성 라인 중 적어도 제1 전도성 라인 및 제2 전도성 라인에 커플링됨 -;
상기 복수의 활성 영역 위에 배치되고 상기 복수의 전도성 세그먼트 사이에 개재되는 복수의 게이트를 형성하는 단계;
상기 제3 층 위의 제4 층에 복수의 전도성 트레이스 - 상기 복수의 전도성 트레이스는 상기 제2 방향으로 연장됨 - 를 형성하는 단계; 및
상기 제4 층 위의 제5 층에 전도성 패턴 - 상기 전도성 패턴은 상기 복수의 전도성 트레이스에 커플링됨 - 을 형성하는 단계를 포함하는, 방법.
17. 제16항에 있어서,
상기 복수의 전도성 라인을 형성하는 단계는:
상기 제1 전도성 라인을, 상기 복수의 전력 레일 중 제1 전력 레일에 커플링하는 단계; 및
상기 제2 전도성 라인을, 상기 복수의 전력 레일 중 제2 전력 레일에 커플링하는 단계를 포함하는, 방법.
18. 제17항에 있어서,
상기 제1 전력 레일은 외부 전압에 커플링되고, 상기 제2 전력 레일은 공급 전압에 커플링되는, 방법.
19. 제17항에 있어서,
상기 제1 전도성 라인의 길이는 상기 제2 전도성 라인보다 더 짧은, 방법.
20. 제16항에 있어서,
상기 복수의 전력 레일을 형성하는 단계는:
제1 외부 전압에 커플링되는 제1 전력 레일을 형성하는 단계;
제1 공급 전압에 커플링되며 상기 제1 전력 레일의 반대 측 상에 배치되는 전력 레일의 제1 쌍을 형성하는 단계;
제2 외부 전압에 커플링되는 제2 전력 레일을 형성하는 단계; 및
제2 공급 전압에 커플링되며 상기 제1 전력 레일의 반대 측 상에 배치되는 전력 레일의 제2 쌍을 형성하는 단계를 포함하고, 상기 제1 외부 전압의 전압 레벨은 상기 제2 외부 전압의 전압 레벨과는 상이한, 방법.

Claims (10)

  1. 집적 회로로서,
    제1 층에 배치되며 제1 방향으로 연장되는 전력 레일의 제1 쌍 및 전력 레일의 제2 쌍;
    상기 제1 층 위의 제2 층에 배치되는 복수의 전도성 라인 - 상기 복수의 전도성 라인은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 상기 전력 레일의 제1 및 제2 쌍을 가로지름 -;
    상기 제2 층 위의 제3 층에 배치되며 상기 제2 방향으로 연장되는 제1 활성 영역 - 상기 제1 활성 영역은 상기 전력 레일의 제1 쌍과 중첩되도록 배열됨 -;
    상기 제1 활성 영역 위에 배치되는 제1 게이트; 및
    상기 제1 게이트 위에 배치되며 상기 제1 게이트에 커플링되는 전도성 트레이스를 포함하고,
    상기 제1 활성 영역은 상기 복수의 전도성 라인 중 제1 전도성 라인 및 제1 비아 그룹을 통해 상기 전력 레일의 제1 쌍에 커플링되고, 상기 제1 활성 영역은 상기 복수의 전도성 라인 중 적어도 하나의 제2 전도성 라인 및 상기 제1 비아 그룹과는 상이한 제2 비아 그룹을 통해 상기 전력 레일의 제2 쌍에 커플링되는, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 활성 영역 및 상기 제1 게이트는 트랜지스터에 포함되도록 구성되고, 상기 전도성 트레이스는 상기 제1 게이트에 대한 입력 신호를 수신하도록 구성되는, 집적 회로.
  3. 제1항에 있어서,
    상기 제2 방향으로 연장되며 상기 제1 방향으로 서로 분리되는 활성 영역의 제1 쌍 및 활성 영역의 제2 쌍 - 상기 활성 영역의 제1 쌍 및 상기 활성 영역의 제2 쌍은 상기 전력 레일의 제2 쌍 위에 배치됨 -;
    상기 제1 방향으로 연장되는 제2 게이트 및 제3 게이트; 및
    상기 제1 방향으로 연장되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트를 더 포함하고,
    상기 제1 전도성 세그먼트 및 상기 제2 게이트는 상기 활성 영역의 제1 쌍을 가로지르고, 상기 제2 전도성 세그먼트 및 상기 제3 게이트는 상기 활성 영역의 제2 쌍을 가로지르는, 집적 회로.
  4. 제3항에 있어서,
    서로 인접한 상기 활성 영역의 제1 쌍 중 하나와 상기 활성 영역의 제2 쌍 중 하나는 상기 제1 활성 영역의 전도성 타입과는 상이한 동일한 전도성 타입을 갖는, 집적 회로.
  5. 제1항에 있어서,
    상기 전력 레일의 제2 쌍의 전력 레일은 상기 전력 레일의 제1 쌍의 양 측 상에 배치되는, 집적 회로.
  6. 제1항에 있어서,
    상기 복수의 전도성 라인 중 상기 제1 전도성 라인의 길이는 상기 복수의 전도성 라인 중 상기 적어도 하나의 제2 전도성 라인의 길이보다 더 짧고,
    상기 제1 전도성 라인은 상기 복수의 전도성 라인 중 상기 적어도 하나의 제2 전도성 라인에 인접한, 집적 회로.
  7. 제1항에 있어서,
    상기 제1 활성 영역은:
    상기 제1 비아 그룹을 통해 상기 전력 레일의 제1 쌍에 커플링되는 복수의 제1 활성 영역; 및
    상기 제2 비아 그룹을 통해 상기 전력 레일의 제2 쌍에 커플링되는 복수의 제2 활성 영역을 포함하는, 집적 회로.
  8. 제1항에 있어서,
    상기 복수의 전도성 라인은, 상기 제2 방향으로 상기 복수의 전도성 라인 중 상기 제1 전도성 라인과 정렬되고 상기 제1 전도성 라인으로부터 분리되는 제3 전도성 라인을 더 포함하는, 집적 회로.
  9. 집적 회로로서,
    제1 트랜지스터 - 상기 제1 트랜지스터는:
    제1 활성 영역;
    제1 층에 그리고 상기 제1 활성 영역 위에 배치되는 복수의 제1 전도성 세그먼트 및 복수의 제2 전도성 세그먼트 - 상기 복수의 제1 전도성 세그먼트는 상기 제1 트랜지스터의 소스에 대응하고, 상기 복수의 제2 전도성 세그먼트는 상기 제1 트랜지스터의 드레인에 대응함 -; 및
    상기 제1 트랜지스터의 게이트에 대응하며, 상기 제1 활성 영역 위에 배치되고 상기 복수의 제1 전도성 세그먼트 중 하나와 상기 복수의 제2 전도성 세그먼트 중 하나 사이에 개재되는 복수의 제1 게이트
    를 포함함 -; 및
    상기 제1 활성 영역 아래의 제2 층에 배치되는 복수의 전도성 라인 - 상기 복수의 전도성 라인은 제1 전도성 라인 및 복수의 제2 전도성 라인을 포함함 - 을 포함하고;
    상기 제1 트랜지스터의 게이트에서 수신되는 입력 신호에 응답하여, 상기 제1 트랜지스터의 소스는 상기 제1 전도성 라인을 통해 외부 전압에 커플링되고, 상기 제1 트랜지스터의 드레인은 상기 복수의 제2 전도성 라인을 통해 제1 공급 전압에 커플링되는, 집적 회로.
  10. 방법으로서,
    제1 층에 복수의 전력 레일 - 상기 복수의 전력 레일은 제1 방향으로 연장되고 제2 방향으로 서로 분리됨 - 을 형성하는 단계;
    상기 제1 층 위의 제2 층에 복수의 전도성 라인 - 상기 복수의 전도성 라인은 제2 방향으로 연장됨 - 을 형성하는 단계;
    상기 제2 층 위의 제3 층에 복수의 활성 영역을 형성하는 단계;
    상기 제3 층 내의 상기 복수의 활성 영역 위에 복수의 전도성 세그먼트를 형성하는 단계 - 상기 복수의 활성 영역 중 제1 활성 영역은, 상기 복수의 전도성 라인 중 적어도 제1 전도성 라인 및 제2 전도성 라인에 커플링됨 -;
    상기 복수의 활성 영역 위에 배치되고 상기 복수의 전도성 세그먼트 사이에 개재되는 복수의 게이트를 형성하는 단계;
    상기 제3 층 위의 제4 층에 복수의 전도성 트레이스 - 상기 복수의 전도성 트레이스는 상기 제2 방향으로 연장됨 - 를 형성하는 단계; 및
    상기 제4 층 위의 제5 층에 전도성 패턴 - 상기 전도성 패턴은 상기 복수의 전도성 트레이스에 커플링됨 - 을 형성하는 단계를 포함하는, 방법.
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