KR20200008514A - 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

집적 회로는 제1 게이트, 제2 게이트, 제1 콘택트, 및 제1 절연층을 포함한다. 제1 게이트는 제1 방향으로 연장되고, 제1 레벨 상에 위치한다. 제2 게이트는 제1 방향으로 연장되고, 제1 레벨 상에 위치하며, 제1 방향과는 상이한 제2 방향으로 제1 게이트와 분리되어 있다. 제1 콘택트는 제2 방향으로 연장되고, 제1 게이트 및 제2 게이트와 오버랩하고, 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 적어도 제1 게이트에 결합된다. 제1 절연층은 제2 방향으로 연장되고, 제1 게이트 및 제2 게이트와 오버랩하며, 제2 게이트와 제1 콘택트 사이에 있다.

Description

집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING THE SAME}
본 출원은 2018년 7월 16일 월요일에 출원된 미국 가특허 출원 제62/698,762호의 우선권을 주장하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
집적 회로(Integrated Circuit; IC) 소형화의 최근의 추세에 따라 더 적은 전력을 소비하면서도 더 빠른 속도로 더 많은 기능을 제공하는 더 작은 디바이스들이 초래되었다. 이러한 소형화 공정은 또한 설계 및 제조 사양이 더 엄격해지고 신뢰성 과제를 초래시켰다. 다양한 전자 설계 자동화(electronic design automation; EDA) 툴들은 집적 회로에 대한 표준 셀 레이아웃 설계 및 제조 사양이 충족되도록 보장하면서 이러한 표준 셀 레이아웃 설계를 생성하고, 최적화하며 검증한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로의 회로도이다.
도 2a 내지 도 2c는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계의 도면들이다.
도 3은 일부 실시예들에 따른, 집적 회로의 도면의 사시도이다.
도 4는 일부 실시예들에 따른, 집적 회로의 회로도이다.
도 5는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계의 도면이다.
도 6a는 일부 실시예들에 따른, 집적 회로의 도면의 사시도이다.
도 6b와 도 6c는 일부 실시예들에 따른, 집적 회로의 확장된 부분의 단면도이다.
도 7은 일부 실시예들에 따른, 집적 회로의 회로도이다.
도 8은 일부 실시예들에 따른, 집적 회로의 레이아웃 설계의 도면이다.
도 9는 일부 실시예들에 따른, 집적 회로의 도면의 사시도이다.
도 10a는 일부 실시예들에 따른, 집적 회로의 회로도이다.
도 10b는 일부 실시예들에 따른, 집적 회로의 회로도이다.
도 11a 내지 도 11f는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계의 도면들이다.
도 11g는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계의 도면이다.
도 12a와 도 12b는 일부 실시예들에 따른, 집적 회로의 도면의 사시도이다.
도 12c와 도 12d는 일부 실시예들에 따른, 집적 회로의 도면의 사시도이다.
도 13은 일부 실시예들에 따른, 집적 회로를 제조하는 방법의 흐름도이다.
도 14는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 15는 일부 실시예들에 따른, IC 레이아웃 설계를 설계하는 시스템의 블록도이다.
도 16은 본 발명개시의 적어도 하나의 실시예에 따른, IC 제조 시스템, 및 이와 연관된 IC 제조 흐름의 블록도이다.
특허 또는 출원 파일에는 칼라로 작성된 도면들/사진들이 포함되어 있다. 칼라 도면(들)/사진(들)이 있는 본 특허의 사본은 요청시에 필요한 수수료를 납부하면 청에 의해 제공받을 것이다.
아래의 발명개시는 제공되는 본 발명내용의 특징들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 물질들, 값들, 단계들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 한 것은 아니다. 다른 컴포넌트들, 물질들, 값들, 단계들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 집적 회로는 제1 게이트, 제2 게이트, 제1 콘택트, 및 제1 절연층을 포함한다. 제1 게이트는 제1 방향으로 연장되고, 제1 레벨 상에 위치한다. 제2 게이트는 제1 방향으로 연장되고, 제1 레벨 상에 위치하며, 제1 방향과는 상이한 제2 방향으로 제1 게이트와 분리되어 있다.
제1 콘택트는 제2 방향으로 연장되고, 제1 레벨과는 상이한 제2 레벨 상에 위치된다. 제1 콘택트는 제1 게이트 및 제2 게이트와 오버랩(overlap)되고, 적어도 제1 게이트에 결합된다.
제1 절연층은 제2 방향으로 연장되고, 제1 게이트 및 제2 게이트와 오버랩된다. 일부 실시예들에서, 제1 절연층은 제2 게이트 위에 있고, 제1 콘택트 아래에 있으며, 이에 의해 제2 게이트를 제1 콘택트로부터 전기적으로 절연시킨다. 일부 실시예들에서, 제1 절연층을 제2 게이트 위에 위치시킴으로써, 제1 콘택트는 집적 회로를 위한 라우팅 리소스들을 상부 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공할 수 있다.
일부 실시예들에서, 집적 회로는 제1 활성 영역과 제2 활성 영역에 결합된 제2 콘택트를 더 포함한다. 일부 실시예들에서, 집적 회로는 제2 콘택트의 적어도 일부분과 오버랩되는 제3 콘택트, 및 제3 콘택트 아래에 있고 제2 콘택트의 일부분 위에 있는 제2 절연층을 더 포함한다.
일부 실시예들에서, 제2 절연층을 제2 콘택트의 일부분 위에 위치시킴으로써, 제3 콘택트는 집적 회로를 위한 라우팅 리소스들을 상부 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공할 수 있다.
일부 실시예들에서, 라우팅 리소스들을 상부 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 상부 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 상부 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로를 초래시킬 수 있다.
집적 회로
도 1은 일부 실시예들에 따른, 집적 회로(100)의 회로도이다. 일부 실시예들에서, 집적 회로(100)는 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 인버터 회로이다. CMOS 인버터 회로가 예시를 위해 사용되며, 다른 유형의 회로들이 본 발명개시의 범위 내에 있다.
집적 회로(100)는 N형 금속 산화물 반도체(NMOS) 트랜지스터(N1-1)에 결합된 P형 금속 산화물 반도체(PMOS) 트랜지스터(P1-1)를 포함한다.
PMOS 트랜지스터(P1-1)의 게이트 단자와 NMOS 트랜지스터(N1-1)의 게이트 단자는 서로 결합되고, 입력 노드(IN)로서 구성된다. PMOS 트랜지스터(P1-1)의 드레인 단자와 NMOS 트랜지스터(N1-1)의 드레인 단자는 서로 결합되고, 출력 노드(OUT)로서 구성된다. PMOS 트랜지스터(P1-1)의 소스 단자는 전압 공급원(VDD)에 결합된다. NMOS 트랜지스터(N1-1)의 소스 단자는 기준 전압 공급원(VSS)에 결합된다.
집적 회로의 레이아웃 설계
도 2a 내지 도 2c는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(200)의 도면들이다. 레이아웃 설계(200)는 도 1의 집적 회로(100)의 레이아웃도이다.
도 2a는 레이아웃 설계(200)의 도면이다. 설명의 편의를 위해, 도 2a의 라벨링된 엘리먼트들 중 일부는 도 2b와 도 2c에서 라벨표시되지 않았다. 일부 실시예들에서, 도 2a는 도 2b와 도 2c에서 도시되지 않은 추가적인 엘리먼트들을 포함한다.
도 2b와 도 2c는 도 2a의 레이아웃 설계(200)의 대응 부분(200B~200C)의 도면들이며, 설명의 편의를 위해 간략화되었다. 부분(200B)은 레이아웃 설계(200)의 활성(OD) 레벨, POLY1 레벨, 및 MD1 레벨의 도 2a의 레이아웃 설계(200)의 하나 이상의 피처를 포함한다. 부분(200C)은 레이아웃 설계(200)의 POLY1 레벨, MD2 레벨, VD 레벨, 및 M0 레벨의 도 2a의 레이아웃 설계(200)의 하나 이상의 피처를 포함한다. 레이아웃 설계(200)는 도 1의 집적 회로(100) 또는 도 3의 집적 회로(300)를 제조하는데 사용될 수 있다. 도 2a~도 2c 내지 도 15 각각에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 이에 따라 이에 대한 상세한 설명은 생략한다.
레이아웃 설계(200)는 제1 방향(X)으로 연장되는 활성 영역 레이아웃 패턴들(202a, 202b)("활성 영역 레이아웃 패턴들의 세트(202)"라고 통칭함)을 포함한다. 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴들(202a, 202b)은 제1 방향(X)과는 상이한 제2 방향(Y)으로 서로 분리되어 있다. 활성 영역 레이아웃 패턴들의 세트(202)는 집적 회로(300)의 대응하는 활성 영역들의 세트(302)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202a, 202b)은 집적 회로(300)의 활성 영역들의 세트(302)(도 3)의 대응하는 활성 영역들(302a, 302b)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 집적 회로(300)의 소스 또는 드레인 확산 영역들을 규정하는 산화물 확산(oxide diffusion; OD) 영역이라고 지칭된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202a)은 집적 회로(100)(도 1)의 NMOS 트랜지스터(N1-1)의 소스 및 드레인 영역들을 제조하는데 사용될 수 있고, 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202b)은 집적 회로(100)(도 1)의 PMOS 트랜지스터(P1-1)의 소스 및 드레인 영역들을 제조하는데 사용될 수 있다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 제1 레이아웃 레벨 상에 위치된다. 일부 실시예들에서, 제1 레이아웃 레벨은 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 또는 1200~1200')(도 3, 도 6a, 도 9, 도 12a 내지 도 12d) 중 하나 이상의 것의 활성 레벨 또는 OD 레벨에 대응한다.
레이아웃 설계(200)는 제2 방향(Y)으로 연장되는 적어도 게이트 레이아웃 패턴(204a, 204b, 또는 204c)("게이트 레이아웃 패턴들의 세트(204)"라고 통칭함)을 더 포함한다. 레이아웃 설계(200) 및 집적 회로(300)의 게이트 레이아웃 패턴들의 세트(204)는 2의 콘택트 폴리 피치(contact poly pitch; CPP)를 갖는다.
게이트 레이아웃 패턴들의 세트(204)의 레이아웃 패턴들 각각은 제1 피치(라벨표시되지 않음)만큼 제1 방향(X)으로 게이트 레이아웃 패턴들의 세트(204)의 인접한 레이아웃 패턴으로부터 분리된다. 게이트 레이아웃 패턴들의 세트(204)는 집적 회로(300)의 대응하는 게이트들의 세트(304)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204b)은 집적 회로(300)의 활성 영역들의 세트(302)(도 3)의 대응하는 게이트(304b)을 제조하는데 사용될 수 있다.
게이트 레이아웃 패턴들의 세트(204)는 제2 레이아웃 레벨의 제1 부분 상에 위치된다. 일부 실시예들에서, 제2 레이아웃 레벨의 제1 부분은 제1 레이아웃 레벨과는 상이하다. 일부 실시예들에서, 제2 레이아웃 레벨의 제1 부분은 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 도 12a 내지 도 12d) 중 하나 이상의 것의 POLY 층에 대응한다.
활성 영역 레이아웃 패턴들의 세트(202)는 게이트 레이아웃 패턴들의 세트(204) 아래에 있다. 게이트 레이아웃 패턴(204b)은 도 1의 PMOS 트랜지스터(P1-1)의 게이트 단자 및 NMOS 트랜지스터(N1-1)의 게이트 단자를 제조하는데 사용될 수 있다. 게이트 레이아웃 패턴들의 세트(204)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(204) 중 적어도 하나와 오버랩되는 하나 이상의 컷 피처 레이아웃 패턴들(도시되지 않음)은 간결성을 위해 레이아웃 설계(200)에서 도시되지 않는다. 일부 실시예들에서, 하나 이상의 컷 피처 레이아웃 패턴들(도시되지 않음)은 제조 동안, 예를 들어, 방법(1300)의 동작(1304) 동안(도 13) 제거된 게이트들의 세트(304, 604(도 6a), 904(도 9), 또는 1204(도 12a~12b))의 컷 영역을 식별한다. 일부 실시예들에서, 하나 이상의 컷 피처 레이아웃 패턴들(도시되지 않음)은 제2 레이아웃 레벨(POLY1) 상에 위치된다.
게이트 레이아웃 패턴들의 세트(204)에서의 다른 구성들 또는 패턴들의 수량이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 제2 방향(Y)으로 연장되는 적어도 금속 오버 확산 레이아웃 패턴(210a, 210b, 210c, 또는 210d)("금속 오버 확산 레이아웃 패턴들의 세트(210)"라고 통칭함)을 더 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(210)의 레이아웃 패턴들 중 적어도 하나는 활성 영역 레이아웃 패턴들의 세트(202)와 오버랩된다. 금속 오버 확산 레이아웃 패턴들의 세트(210)의 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 금속 오버 확산 레이아웃 패턴들의 세트(210)의 인접한 레이아웃 패턴으로부터 분리된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(210)는 제2 레이아웃 레벨의 제2 부분 상에 위치된다. 일부 실시예들에서, 제2 레이아웃 레벨의 제2 부분은 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 도 12a 내지 도 12d) 중 하나 이상의 것의 금속 오버 확산 1(MD1) 레벨에 대응한다. 일부 실시예들에서, 제2 레이아웃 레벨은 MD1 부분 및 POLY1 부분을 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(210)는 집적 회로(300)의 대응하는 콘택트들의 세트(310)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(210)의 금속 오버 확산 레이아웃 패턴들(210a, 210b, 210c, 210d)은 집적 회로(300)의 콘택트들의 세트(310)(도 3)의 대응하는 콘택트들(310a, 310b, 310c, 310d)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(210)의 각각의 레이아웃 패턴들은 규칙적인 레이아웃 패턴을 갖는다. 일부 실시예들에서, 규칙적인 레이아웃 패턴들은 서로에 대해 적어도 단일 방향으로 정렬되는 레이아웃 패턴들이다. 일부 실시예들에서, 규칙적인 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 정렬된 레이아웃 패턴들이다.
금속 오버 확산 레이아웃 패턴들의 세트(210)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 제2 방향(Y)으로 연장되는 적어도 금속 오버 확산 레이아웃 패턴(220a, 220b, 또는 220c)("금속 오버 확산 레이아웃 패턴들의 세트(220)"라고 통칭함)을 더 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(220)의 레이아웃 패턴들 중 적어도 하나는 활성 영역 레이아웃 패턴들의 세트(202) 중 적어도 하나 또는 금속 오버 확산 레이아웃 패턴들의 세트(210) 중 적어도 하나와 오버랩된다. 금속 오버 확산 레이아웃 패턴(220a)은 금속 오버 확산 레이아웃 패턴들(210a, 210c)과 오버랩된다. 금속 오버 확산 레이이웃 패턴(220b, 220c)은 대응하는 금속 오버 확산 레이아웃 패턴들(210b, 210d)과 오버랩된다.
금속 오버 확산 레이아웃 패턴들의 세트(220)의 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 금속 오버 확산 레이아웃 패턴들의 세트(220)의 인접한 레이아웃 패턴으로부터 분리된다. 금속 오버 확산 레이아웃 패턴들의 세트(220)는 제3 레이아웃 레벨 상에 위치된다. 일부 실시예들에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨과는 상이하다. 일부 실시예들에서, 제3 레이아웃 레벨은 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a 내지 도 12d) 중 하나 이상의 것의 금속 오버 확산 2(MD2) 레벨에 대응한다. 일부 실시예들에서, MD2 레벨은 MD1 레벨 또는 POLY1 레벨 위에 있다. 금속 오버 확산 레이아웃 패턴들의 세트(220)는 집적 회로(300)의 대응하는 콘택트들의 세트(320)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(220)의 금속 오버 확산 레이아웃 패턴들(220a, 220b, 220c)은 집적 회로(300)의 콘택트들의 세트(320)(도 3)의 대응하는 콘택트들(320a, 320b, 320c)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210a) 또는 금속 오버 확산 레이아웃 패턴(220a)의 일부는 도 1의 PMOS 트랜지스터(P1-1)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210c) 또는 금속 오버 확산 레이아웃 패턴(220a)의 일부는 도 1의 NMOS 트랜지스터(N1-1)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(210b)은 도 1의 PMOS 트랜지스터(P1-1)의 소스 단자를 제조하는데 사용될 수 있고, 금속 오버 확산 레이아웃 패턴(210d)은 도 1의 NMOS 트랜지스터(N1-1)의 소스 단자를 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들의 세트(220)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 제1 방향(X)으로 연장되는 적어도 도전성 피처 레이아웃 패턴(240a, 240b, 240c, 또는 240d)("도전성 피처 레이아웃 패턴들의 세트(240)"라고 통칭함)을 더 포함한다. 도전성 피처 레이아웃 패턴들의 세트(240)는 집적 회로(300)의 대응하는 도전성 구조물들의 세트(340)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(240)의 도전성 피처 레이아웃 패턴들(240a, 240b, 240c, 240d)은 집적 회로(300)의 도전성 피처들의 세트(340)(도 3)의 대응하는 도전성 피처들(340a, 340b(도시되지 않음), 340c(도시되지 않음), 340d(도시되지 않음))을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(240)는 적어도 금속 오버 확산 레이아웃 패턴들의 세트(210) 또는 금속 오버 확산 레이아웃 패턴들의 세트(220)와 오버랩된다. 도전성 피처 레이아웃 패턴들의 세트(240)는 제4 레이아웃 레벨 상에 위치된다. 일부 실시예들에서, 제4 레이아웃 레벨은 적어도 제1 레이아웃 레벨, 제2 레이아웃 레벨, 또는 제3 레이아웃 레벨과는 상이하다. 일부 실시예들에서, 제4 레이아웃 레벨은 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 도 12a 내지 도 12d) 중 하나 이상의 것의 금속 0(M0) 층에 대응한다. 다른 레이아웃 레벨들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴들의 세트(240)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 제1 방향(X)으로 연장되고 제4 레이아웃 레벨 상에 위치하는 하나 이상의 전력 레일 레이아웃 패턴들(242a 또는 242b)("전력 레일 레이아웃 패턴들의 세트(242)"라고 통칭함)을 더 포함한다. 전력 레일 레이아웃 패턴들의 세트(242)는 집적 회로(300)의 대응하는 전력 레일들의 세트(342)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(242)의 전력 레일 레이아웃 패턴들(242a, 242b)은 집적 회로(300)의 전력 레일들의 세트(342)(도 3)의 대응하는 전력 레일들(342a, 342b)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 전력 레일들의 세트(342)는 전압 공급원(VDD)의 제1 공급 전압 또는 기준 전압 공급원(VSS)의 제2 공급 전압을 집적 회로(300)와 같은 집적 회로에 제공하도록 구성된다. 일부 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(242)의 각각의 전력 레일 레이아웃 패턴은 레이아웃 설계(300)의 표준 셀의 대응하는 가장자리를 따라 위치된다. 전력 레일 레이아웃 패턴들의 세트(242)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 적어도 비아 레이아웃 패턴(250a, 250b, 또는 250c)("비아 레이아웃 패턴들의 세트(250)"라고 통칭함)을 더 포함한다. 비아 레이아웃 패턴들의 세트(250)는 대응하는 비아들의 세트(350)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(250)의 비아 레이아웃 패턴들(250a, 250b, 250c)은 집적 회로(300)의 비아들의 세트(350)(도 3)의 대응하는 비아들(350a, 350b, 350c)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(250)는 도전성 피처 레이아웃 패턴들의 세트(240) 또는 전력 레일 레이아웃 패턴들의 세트(242)와 금속 오버 확산 레이아웃 패턴들의 세트(220) 사이에 있다.
비아 레이아웃 패턴들의 세트(250)는 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 도 11), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a 내지 도 12d) 중 하나 이상의 것의 비아 오버 확산(via over diffusion; VD) 레벨 또는 톨 비아 오버 확산(tall via over diffusion; VDT) 레벨에 위치한다. 일부 실시예들에서, VD 레벨은 M0 레벨과 MD2 레벨 사이에 있다. 일부 실시예들에서, VDT 레벨은 M0 레벨과 MD1 레벨 사이에 있다. 일부 실시예들에서, MD2 레벨은 MD1 레벨 또는 POLY1 레벨 위에 있다. 일부 실시예들에서, VDT 레벨은 제4 레이아웃 레벨과 제2 레이아웃 레벨의 제2 부분(예를 들어, MD1) 사이에 있다. 일부 실시예들에서, VD 레벨은 제4 레이아웃 레벨과 제3 레이아웃 레벨(예를 들어, MD2) 사이에 있다. 다른 레이아웃 레벨들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들(250b, 250c)은 대응하는 전력 레일 레이아웃 패턴들(242a, 242b)과 대응하는 금속 오버 확산 레이아웃 패턴들(220b, 220c) 사이에 있다. 비아 레이아웃 패턴(250a)은 도전성 피처 레이아웃 패턴(240a)과 금속 오버 확산 레이아웃 패턴들(220a) 사이에 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(220)의 적어도 하나의 레이아웃 패턴은 레이아웃 설계(200)에 포함되지 않으며; 그러므로 금속 오버 확산 레이아웃 패턴들의 세트(220)의 제거된 레이아웃 패턴 위의, 비아 레이아웃 패턴들의 세트(250)의 대응하는 비아 레이아웃 패턴은 VDT 레벨에 위치한다. 비아 레이아웃 패턴들의 세트(250)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200, 500(도 5), 및 800(도 8))은 제2 방향(Y)으로 높이(H1)를 갖는다. 일부 실시예들에서, 레이아웃 설계(200, 500(도 5), 및 800(도 8))는 단일 높이 표준 셀이라고 지칭된다.
집적 회로
도 3은 일부 실시예들에 따른, 집적 회로(300)의 도면의 사시도이다.
집적 회로(300)는 레이아웃 설계(200)에 의해 제조된다. 집적 회로(300)는 집적 회로(100)의 일부분의 실시예이다.
집적 회로(300)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 구성들은 도 2a~도 2c의 레이아웃 설계(200)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 3에서 설명되지 않을 것이다.
집적 회로(300)는 활성 영역들의 세트(302), 게이트들의 세트(304), 콘택트들의 세트(310), 콘택트들의 세트(320), 도전성 피처들의 세트(340), 전력 레일들의 세트(342), 및 비아들의 세트(350)를 포함한다. 그러나, 설명의 용이화를 위해, 집적 회로(300)는 게이트들의 세트(304), 콘택트들의 세트(310), 콘택트들의 세트(320), 도전성 피처들의 세트(340), 전력 레일들의 세트(342), 또는 비아들의 세트(350) 내 구성원들 중 적어도 하나를 도시하지 않는다.
게이트들의 세트(304)의 게이트(304b)는 제2 방향(Y)으로 연장된다. 게이트들의 세트(304)의 게이트(304b)는 도 1의 PMOS 트랜지스터(P1-1)의 게이트 단자 및 NMOS 트랜지스터(N1-1)의 게이트 단자에 대응한다.
활성 영역들의 세트(302)는 활성 영역들(302a, 302b)을 포함한다. 활성 영역(302a)은 활성 영역(302a1) 및 활성 영역(302a2)을 포함한다. 활성 영역(302b)은 활성 영역(302b1) 및 활성 영역(302b2)을 포함한다.
일부 실시예들에서, 활성 영역(302a1)은 NMOS 트랜지스터(N1-1)의 드레인에 대응하고, 활성 영역(302a2)은 NMOS 트랜지스터(N1-1)의 소스에 대응하고, 활성 영역(302b1)은 PMOS 트랜지스터(N1-1)의 드레인에 대응하며, 활성 영역(302b2)은 PMOS 트랜지스터(P1-1)의 소스에 대응한다. 활성 영역들의 세트(302)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(310)의 콘택트들(310a, 310b, 310c, 310d)은 제2 방향(Y)으로 연장되고, 활성 영역들의 세트(302)의 대응하는 활성 영역들(302b1, 302b2, 302a1, 302a2)과 오버랩된다. 콘택트들의 세트(310)의 콘택트들(310a, 310b, 310c, 310d)은 활성 영역들의 세트(302)의 대응하는 활성 영역들(302b1, 302b2, 302a1, 302a2)에 전기적으로 결합된다.
콘택트들의 세트(320)의 콘택트(320b, 320c)는 제2 방향(Y)으로 연장되고, 콘택트들의 세트(310)의 대응하는 콘택트들(310b, 310d)과 오버랩된다. 콘택트들의 세트(320)의 콘택트들(320b, 320c)은 콘택트들의 세트(310)의 대응하는 콘택트들(310b, 310d)에 전기적으로 결합된다.
콘택트들의 세트(320)의 콘택트(320a)는 제2 방향(Y)으로 연장되고, 콘택트들의 세트(310)의 콘택트(310a) 및 콘택트(310c)와 오버랩되어, 콘택트들의 세트(310)의 콘택트(310a)와 콘택트(310c) 간에 전기적 연결을 제공한다. 일부 실시예들에서, 콘택트(320a) 또는 콘택트(320a)와 유사한 다른 콘택트들은, 이들 콘택트들이 MD1 레벨 내의 적어도 콘택트들의 쌍과 오버랩되거나 또는 그 위에서 연장되기 때문에, "MD 플라이어(flyer)" 부분들이라고 지칭된다.
일부 실시예들에서, 콘택트들의 세트(320, 620(도 6a~도 6b), 920(도 9)) 내의 적어도 하나의 콘택트는 하나 이상의 도전성 물질층을 포함한다. 일부 실시예들에서, 도전성 물질은 텅스텐, 코발트, 루테늄, 구리 등, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 활성 영역(302b2)(예를 들어, PMOS 트랜지스터(P1-1)의 소스)은 전압 공급원(VDD)에 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(302b2)은 콘택트들의 세트(310)의 콘택트(310b)에 전기적으로 결합되고, 콘택트들의 세트(310)의 콘택트(310b)는 콘택트들의 세트(320)의 콘택트(320b)에 전기적으로 결합되며, 콘택트들의 세트(320)의 콘택트(320b)는 비아(350b)에 의해 전력 레일(342a)에 전기적으로 결합된다. 일부 실시예들에서, 전력 레일(342a)은 전압 공급원(VDD)에 결합된다.
일부 실시예들에서, 활성 영역(302a2)(예를 들어, NMOS 트랜지스터(N1-1)의 소스)은 기준 전압 공급원(VSS)에 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(302a2)은 콘택트들의 세트(310)의 콘택트(310d)에 전기적으로 결합되고, 콘택트들의 세트(310)의 콘택트(310d)는 콘택트들의 세트(320)의 콘택트(320c)에 전기적으로 결합되며, 콘택트들의 세트(320)의 콘택트(320c)는 비아(350c)에 의해 전력 레일(342b)에 전기적으로 결합된다. 일부 실시예들에서, 전력 레일(342b)은 기준 전압 공급원(VSS)에 결합된다.
일부 실시예들에서, 콘택트들의 세트(320)의 콘택트(320a)는 트랜지스터(예를 들어, NMOS(N1-1))의 제1 부분(예를 들어, 드레인)과 다른 트랜지스터(예를 들어, PMOS(P1-1))의 제2 부분(예를 들어, 드레인) 간에 전기적 연결을 제공하도록 구성된다. 예를 들어, 일부 실시예들에서, 활성 영역(302a1)은 NMOS 트랜지스터(N1-1)의 드레인에 대응하고, 활성 영역(302b1)은 PMOS 트랜지스터(N1-1)의 드레인에 대응하며, 적어도 콘택트들의 세트(320)의 콘택트(320a)에 의해 서로 전기적으로 결합된다. 일부 실시예들에서, 활성 영역(302a1)은 콘택트들의 세트(310)의 콘택트(310c)에 전기적으로 결합되고, 콘택트들의 세트(310)의 콘택트(310c)는 콘택트들의 세트(320)의 콘택트(320a)에 전기적으로 결합되며, 콘택트들의 세트(320)의 콘택트(320a)는 콘택트들의 세트(310)의 콘택트(310a)에 전기적으로 결합되며, 콘택트들의 세트(310) 콘택트(310a)는 활성 영역(302b1)에 전기적으로 결합된다.
일부 실시예들에서, MD2 층 내의 콘택트들의 세트(320)의 콘택트(320a)를 사용하여 활성 영역들의 세트(302)의 활성 영역들(302a1, 302b1) 간에 전기적 연결을 제공함으로써, 다른 접근법보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(300)를 초래하는 추가적인 라우팅 리소스들을 위해 다른 금속화 레벨들(예를 들어, M0, M1 등)이 이용될 수 있다.
도전성 피처들의 세트(340)의 도전성 피처들(340a)은 비아(350a)에 의해 콘택트(320a)에 전기적으로 결합된다.
집적 회로
도 4는 일부 실시예들에 따른, 집적 회로(400)의 회로도이다. 일부 실시예들에서, 집적 회로(400)는 NAND 게이트이다. NAND 게이트가 예시를 위해 사용되며, 다른 유형의 회로들이 본 발명개시의 범위 내에 있다.
집적 회로(400)는 NMOS 트랜지스터들(N4-1, N4-2)에 결합된 PMOS 트랜지스터들(P4-1, P4-2)을 포함한다.
PMOS 트랜지스터(P4-1)의 게이트 단자와 NMOS 트랜지스터(N4-1)는 서로 결합되고, 입력 노드(IN1')로서 구성된다. PMOS 트랜지스터(P4-2)의 게이트 단자와 NMOS 트랜지스터(N4-2)는 서로 결합되고, 입력 노드(IN2')로서 구성된다.
PMOS 트랜지스터(P4-1)의 소스 단자와 PMOS 트랜지스터(P4-2)의 소스 단자는 전압 공급원(VDD)에 결합된다. NMOS 트랜지스터(N4-1)의 소스 단자는 기준 전압 공급원(VSS)에 결합된다. NMOS 트랜지스터(N4-2)의 소스 단자와 NMOS 트랜지스터(N4-1)의 드레인 단자는 서로 결합된다.
PMOS 트랜지스터(P4-1)의 드레인 단자, PMOS 트랜지스터(P4-2)의 드레인 단자, 및 NMOS 트랜지스터(N4-2)의 드레인 단자는 서로 결합되고, 출력 노드(OUT1)로서 구성된다.
집적 회로의 레이아웃 설계
도 5는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(500)의 도면이다.
레이아웃 설계(500)는 레이아웃 설계(200)(도 2a~도 2c)의 변형이다. 예를 들어, 레이아웃 설계(500)는 절연층 레이아웃 패턴(514a)이 금속 오버 확산 레이아웃 패턴(520a)과 금속 오버 확산 레이아웃 패턴(510b) 사이에 위치되는 예시를 나타낸다.
레이아웃 설계(500)는 도 4의 집적 회로(400) 또는 도 6a의 집적 회로(600)와 유사한 집적 회로를 제조하는데 사용될 수 있다.
레이아웃 설계(500)는 활성 영역 레이아웃 패턴들의 세트(202), 전력 레일 레이아웃 패턴들의 세트(242), 게이트 레이아웃 패턴들의 세트(504), 금속 오버 확산 레이아웃 패턴들의 세트(510), 절연층 레이아웃 패턴(514a)("절연층 레이아웃 패턴들의 세트(514)"라고 통칭함), 금속 오버 확산 레이아웃 패턴들의 세트(520), 도전성 피처 레이아웃 패턴들의 세트(540), 및 비아 레이아웃 패턴들의 세트(550, 560)를 포함한다.
도 2a~도 2c의 레이아웃 설계(200)와 비교하여, 레이아웃 설계(500)의 게이트 레이아웃 패턴들의 세트(504)는 게이트 레이아웃 패턴들의 세트(204)를 대체한다. 레이아웃 설계(500) 및 집적 회로(600)의 게이트 레이아웃 패턴들의 세트(504)는 3의 CPP를 갖는다. 게이트 레이아웃 패턴들의 세트(504)는 게이트 레이아웃 패턴들의 세트(204)와 유사하므로, 이에 따라, 유사한 상세한 설명은 생략한다. 게이트 레이아웃 패턴들의 세트(504)의 구성원들은 게이트 레이아웃 패턴들의 세트(204)의 대응하는 구성원들과 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
게이트 레이아웃 패턴들의 세트(504)는 적어도 게이트 레이아웃 패턴(204a, 504b, 504c, 또는 504d)을 포함한다. 게이트 레이아웃 패턴들의 세트(504)는 집적 회로(600)의 대응하는 게이트들의 세트(604)(도 6a)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(504)의 게이트 레이아웃 패턴들(504b, 504c)은 집적 회로(600)의 게이트들의 세트(604)(도 6a)의 대응하는 게이트들(304b, 604c)을 제조하는데 사용될 수 있다.
게이트 레이아웃 패턴(504c)은 게이트 레이아웃 패턴(204c)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 도 3의 게이트 레이아웃 패턴(204c)과 비교하여, 게이트 레이아웃 패턴(504c)은 레이아웃 설계(500)의 가장자리를 따라 위치하지 않는다. 게이트 레이아웃 패턴(504d)은 레이아웃 설계(500)의 가장자리를 따라 위치된다. 일부 실시예들에서, 적어도 레이아웃 설계(예를 들어, 레이아웃 설계(500))의 가장자리를 따라 위치된다는 것을 비롯한 이유들로 인해, 게이트 레이아웃 패턴(504d)의 피처들은 게이트 레이아웃 패턴(204c)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
게이트 레이아웃 패턴(504b)은 도 4의 PMOS 트랜지스터(P4-1)의 게이트 단자 및 NMOS 트랜지스터(N4-1)의 게이트 단자를 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(504c)은 도 4의 PMOS 트랜지스터(P4-2)의 게이트 단자 및 NMOS 트랜지스터(N4-2)의 게이트 단자를 제조하는데 사용될 수 있다. 게이트 레이아웃 패턴들의 세트(504)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
도 2a~도 2c의 레이아웃 설계(200)와 비교하여, 금속 오버 확산 레이아웃 패턴들의 세트(510)는 금속 오버 확산 레이아웃 패턴들의 세트(210)를 대체한다. 금속 오버 확산 레이아웃 패턴들의 세트(510)는 금속 오버 확산 레이아웃 패턴들의 세트(210)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략된다. 금속 오버 확산 레이아웃 패턴들의 세트(510)의 구성원들은 금속 오버 확산 레이아웃 패턴들의 세트(210)의 대응하는 구성원들과 유사하며, 이에 따라, 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(510)의 각각의 레이아웃 패턴들은 규칙적인 레이아웃 패턴을 갖는다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(510)의 각각의 레이아웃 패턴들은 서로 동일한 면적을 갖는다.
금속 오버 확산 레이아웃 패턴들의 세트(510)는 적어도 금속 오버 확산 레이아웃 패턴(210b, 210d, 510a, 510b, 510c, 또는 510d)을 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(510)는 집적 회로(600)의 대응하는 콘택트들의 세트(610)(도 6a)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(510)의 금속 오버 확산 레이아웃 패턴들(210b, 210d, 510a, 510b, 510c, 510d)은 집적 회로(600)의 콘택트들의 세트(610)(도 6a)의 대응하는 콘택트들(310b, 310d, 610a, 610b, 610c, 610d)을 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들(510a, 510b)은 도 2a~도 2c의 대응하는 금속 오버 확산 레이아웃 패턴들(210a, 210b)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(510c, 510d)은 제2 방향(Y)에 대해 대응하는 금속 오버 확산 레이아웃 패턴들(210b, 210d)의 거울상(mirror image)이며, 이에 따라 유사한 상세한 설명은 생략된다.
금속 오버 확산 레이아웃 패턴들의 세트(510)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
도 2a~도 2c의 레이아웃 설계(200)와 비교하여, 금속 오버 확산 레이아웃 패턴들의 세트(520)는 금속 오버 확산 레이아웃 패턴들의 세트(220)를 대체한다. 금속 오버 확산 레이아웃 패턴들의 세트(520)는 금속 오버 확산 레이아웃 패턴들의 세트(220)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략된다. 금속 오버 확산 레이아웃 패턴들의 세트(520)의 구성원들은 금속 오버 확산 레이아웃 패턴들의 세트(220)의 대응하는 구성원들과 유사하며, 이에 따라, 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(520)의 각각의 레이아웃 패턴들은 규칙적인 레이아웃 패턴을 갖는다.
금속 오버 확산 레이아웃 패턴들의 세트(520)는 적어도 금속 오버 확산 레이아웃 패턴(220b, 220c, 520a, 520b, 또는 520c)을 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(520)는 집적 회로(600)의 대응하는 콘택트들의 세트(620)(도 6a)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(520)의 금속 오버 확산 레이아웃 패턴들(220b, 220c, 520a, 520b, 520c)은 집적 회로(600)의 콘택트들의 세트(620)(도 6a)의 대응하는 콘택트들(320b, 320c, 620a, 620b, 620c)을 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들(520a)은 도 2a~도 2c의 대응하는 금속 오버 확산 레이아웃 패턴들(220a)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(520b)은 제2 방향(Y)으로 레이아웃 설계(500)의 중앙 부분에 대해 대응하는 금속 오버 확산 레이아웃 패턴(220b)의 거울상이며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(520c)은 활성 영역 레이아웃 패턴(202b)과 오버랩되고, 금속 오버 확산 레이아웃 패턴(510d) 위에 있다.
금속 오버 확산 레이아웃 패턴들의 세트(520)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210b) 또는 금속 오버 확산 레이아웃 패턴(220b)의 일부는 도 4의 PMOS 트랜지스터(P4-1)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510a) 또는 금속 오버 확산 레이아웃 패턴(520a)의 일부는 도 4의 PMOS 트랜지스터(P4-1)의 드레인 단자 또는 PMOS 트랜지스터(P4-2)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510c) 또는 금속 오버 확산 레이아웃 패턴(520b)의 일부는 도 4의 PMOS 트랜지스터(P4-2)의 소스 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210d) 또는 금속 오버 확산 레이아웃 패턴(220c)의 일부는 도 4의 NMOS 트랜지스터(N4-1)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510b) 또는 금속 오버 확산 레이아웃 패턴(520a)의 일부는 도 4의 NMOS 트랜지스터(N4-1)의 드레인 단자 또는 NMOS 트랜지스터(N4-2)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510d) 또는 금속 오버 확산 레이아웃 패턴(520c)의 일부는 도 4의 NMOS 트랜지스터(N4-2)의 드레인 단자를 제조하는데 사용될 수 있다.
절연층 레이아웃 패턴(514a)("절연층 레이아웃 패턴들의 세트(514)"라고 통칭함)은 제2 방향(Y)으로 연장된다. 절연층 레이아웃 패턴들의 세트(514)의 레이아웃 패턴들 중 적어도 하나는 활성 영역 레이아웃 패턴들의 세트(202)와 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)의 레이아웃 패턴들 중 적어도 하나는 금속 오버 확산 레이아웃 패턴들의 세트(510)의 레이아웃 패턴들 중 적어도 하나 위에 있다. 절연층 레이아웃 패턴들의 세트(514)의 절연층 레이아웃 패턴(514a)은 금속 오버 확산 레이아웃 패턴들의 세트(510)의 금속 오버 확산 레이아웃 패턴(510b) 위에 있다.
일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)의 레이아웃 패턴들 중 적어도 하나는 금속 오버 확산 레이아웃 패턴들의 세트(510)의 레이아웃 패턴들 중 적어도 하나와 오버랩된다.
일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)의 레이아웃 패턴들 중 적어도 하나는 금속 오버 확산 레이아웃 패턴들의 세트(520)의 레이아웃 패턴들 중 적어도 하나 아래에 있다. 절연층 레이아웃 패턴들의 세트(514)의 절연층 레이아웃 패턴(514a)은 금속 오버 확산 레이아웃 패턴들의 세트(520)의 금속 오버 확산 레이아웃 패턴(520a) 아래에 있다. 절연층 레이아웃 패턴(514a)은 금속 오버 확산 레이아웃 패턴(520a)과 금속 오버 확산 레이아웃 패턴(510b) 사이에 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(510)는 제2 레이아웃 레벨의 제2 부분과 제3 레이아웃 레벨 사이에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)는 MD2 부분과 MD1 부분 사이에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)는 게이트(POLY2) 부분(예를 들어, 도 12a~도 12b)과 POLY1 부분의 게이트 사이에 위치된다.
절연층 레이아웃 패턴들의 세트(514)는 집적 회로(600)의 절연층들의 세트(614)(도 6a)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)의 절연층 레이아웃 패턴들(514a)은 집적 회로(600)의 절연층들의 세트(614)(도 6a)의 대응하는 절연층(614a)을 제조하는데 사용될 수 있다.
절연층 레이아웃 패턴들의 세트(514)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(514)는 1보다 큰 개수의 레이아웃 패턴들을 포함하고, 절연층 레이아웃 패턴들의 세트(514)의 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 절연층 레이아웃 패턴들의 세트(514)의 다른 레이아웃 패턴들과 분리된다.
도 2a~도 2c의 레이아웃 설계(200)와 비교하여, 도전성 피처 레이아웃 패턴들의 세트(540)는 도전성 피처 레이아웃 패턴들의 세트(240)를 대체한다. 도전성 피처 레이아웃 패턴들의 세트(540)는 도전성 피처 레이아웃 패턴들의 세트(240)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다. 도전성 피처 레이아웃 패턴들의 세트(540)의 구성원들은 도전성 피처 레이아웃 패턴들의 세트(240)의 대응하는 구성원들과 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
도전성 피처 레이아웃 패턴들의 세트(540)는 적어도 도전성 피처 레이아웃 패턴들(240a, 240b, 240c, 또는 540d)을 포함한다. 도전성 피처 레이아웃 패턴(540d)은 도 2a~도 2c의 대응하는 도전성 피처 레이아웃 패턴(240d)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
도전성 피처 레이아웃 패턴들의 세트(540)는 집적 회로(600)의 대응하는 도전성 피처들의 세트(640)(도 6a)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(540)의 도전성 피처 레이아웃 패턴들(240a, 240b, 240c, 540d)은 집적 회로(600)의 도전성 피처들의 세트(640)(도 6a)의 대응하는 도전성 피처들(340a(도시되지 않음), 340b(도시되지 않음), 340c(도시되지 않음), 640d)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(540)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
도 2a~도 2c의 레이아웃 설계(200)와 비교하여, 비아 레이아웃 패턴들의 세트(550)는 비아 레이아웃 패턴들의 세트(250)를 대체한다. 비아 레이아웃 패턴들의 세트(550 또는 560)는 비아 레이아웃 패턴들의 세트(250)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다. 비아 레이아웃 패턴들의 세트(550 또는 560)의 구성원들은 비아 레이아웃 패턴들의 세트(250)의 대응하는 구성원들과 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
비아 레이아웃 패턴들의 세트(550)는 적어도 비아 레이아웃 패턴들(250b, 250c, 550a, 550b, 또는 550c)을 포함한다. 비아 레이아웃 패턴들의 세트(560)는 적어도 비아 레이아웃 패턴(560a)을 포함한다. 비아 레이아웃 패턴들의 세트(560)는 레이아웃 설계들(200, 500, 800, 1100A~1100G)(도 2a~도 2c, 도 5, 도 8, 또는 도 11) 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a 내지 도 12d) 중 하나 이상의 것의 톨 비아 오버 게이트(tall via over gate; VGT) 레벨에 위치한다. 일부 실시예들에서, VGT 레벨은 M0 레벨과 POLY1 레벨 사이에 있다. 일부 실시예들에서, VGT 레벨은 제4 레이아웃 레벨과 제2 레이아웃 레벨의 제1 부분(POLY1) 사이에 있다.
비아 레이아웃 패턴(550a)은 도전성 피처 레이아웃 패턴(540d)과 금속 오버 확산 레이아웃 패턴들(520a) 사이에 있다. 비아 레이아웃 패턴(550a)은 도전성 피처 레이아웃 패턴(540d)과 금속 오버 확산 레이아웃 패턴들(520c) 사이에 있다. 비아 레이아웃 패턴(550c)은 전력 레일 레이아웃 패턴(242a)과 금속 오버 확산 레이아웃 패턴들(520b) 사이에 있다. 비아 레이아웃 패턴(560a)은 도전성 피처 레이아웃 패턴(240b)과 게이트 레이아웃 패턴(504c) 사이에 있다.
비아 레이아웃 패턴들의 세트(550, 560)는 집적 회로(600)의 대응하는 비아들의 세트(650, 660)(도 6a)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(550)의 비아 레이아웃 패턴들(250b, 250c, 550a, 550b, 550c)은 집적 회로(600)의 비아들의 세트(650)(도 6a)의 대응하는 비아들(350b, 350c, 650a, 650b, 650c)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(560)의 비아 레이아웃 패턴(560a)은 집적 회로(600)의 비아들의 세트(660)(도 6a)의 대응하는 비아(660a)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(560)는 다른 구성원들(도시의 용이화를 위해 도시되지 않음)을 포함한다.
비아 레이아웃 패턴들의 세트(550 또는 560)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로
도 6a는 일부 실시예들에 따른, 집적 회로(600)의 도면의 사시도이다. 도 6b는 일부 실시예들에 따른, 평면 A-A'에 의해 횡단되어 바라본 집적 회로(600)의 확대된 부분(680)의 단면도이다. 도 6c는 일부 실시예들에 따른, 평면 B-B'에 의해 횡단되어 바라본 집적 회로(600)의 확대된 부분(690)의 단면도이다.
집적 회로(600)는 집적 회로(300)(도 3)의 변형이다. 예를 들어, 일부 실시예들에서, 집적 회로(600)는 콘택트들(610a, 610b, 620a)이 대응하는 콘택트들(310a, 310c, 320a)을 대체하고, 절연층(614a)이 콘택트(620a)과 콘택트(610b) 사이에 위치되어 콘택트들(620a, 610a)을 서로 전기적으로 절연시키는 예시를 나타낸다.
집적 회로(600)는 레이아웃 설계(500)에 의해 제조된다. 집적 회로(600)는 집적 회로(400)의 일부분의 실시예이다.
집적 회로(600)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 구성들은 도 5의 레이아웃 설계(500)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 6a에서 설명되지 않을 것이다.
집적 회로(600)는 기판(601), 활성 영역들의 세트(602), 게이트들의 세트(604), 콘택트들의 세트(610), 절연층들의 세트(614), 콘택트들의 세트(620), 도전성 피처들의 세트(640), 전력 레일들의 세트(342), 및 비아들의 세트(650, 660), 및 절연 영역(690)을 포함한다. 그러나, 설명의 용이화를 위해, 집적 회로(600)는 게이트들의 세트(604), 콘택트들의 세트(610), 콘택트들의 세트(620), 도전성 피처들의 세트(640), 전력 레일들의 세트(342), 또는 비아들의 세트(660) 또는 비아들의 세트(660) 내 구성원들 중 적어도 하나를 도시하지 않는다.
도 3의 집적 회로(300)와 비교하여, 활성 영역들의 세트(602)는 활성 영역들의 세트(302)를 대체하고, 게이트들의 세트(604)는 게이트들의 세트(304)를 대체하고, 콘택트들의 세트(610)는 콘택트들의 세트(310)를 대체하고, 콘택트들의 세트(620)는 콘택트들의 세트(320)를 대체하고, 도전성 피처들의 세트(640)는 도전성 피처들의 세트(340)를 대체하며, 비아들의 세트(650 또는 660)는 비아들의 세트(350)를 대체한다.
활성 영역들의 세트(602)는 활성 영역들의 세트(302)와 유사하고, 게이트들의 세트(604)는 게이트들의 세트(204)와 유사하고, 콘택트들의 세트(610)는 콘택트들의 세트(310)와 유사하고, 콘택트들의 세트(620)는 콘택트들의 세트(320)와 유사하고, 도전성 피처들의 세트(640)는 도전성 피처들의 세트(340)와 유사하며, 비아들의 세트(650 또는 660)는 비아들의 세트(350)와 유사하며, 이에 따라 유사한 상세한 설명은 생략한다.
게이트들의 세트(604)는 게이트(304a(도시되지 않음), 304b, 604c, 604d(도시되지 않음))를 포함한다. 게이트(604c)는 제2 방향(Y)으로 연장된다. 게이트들의 세트(604)의 게이트(304b)는 도 4의 PMOS 트랜지스터(P4-1)의 게이트 단자 및 NMOS 트랜지스터(N4-1)의 게이트 단자에 대응한다. 게이트들의 세트(604)의 게이트(604c)는 도 4의 PMOS 트랜지스터(P4-2)의 게이트 단자 및 NMOS 트랜지스터(N4-2)의 게이트 단자에 대응한다.
활성 영역들의 세트(602)는 기판(601) 내의 활성 영역들(302a1, 302a2, 302b1, 302b2) 및 활성 영역들(602a3, 602b3)을 포함한다. 일부 실시예들에서, 활성 영역(302a1)은 NMOS 트랜지스터(N4-1)의 드레인 또는 NMOS 트랜지스터(N4-2)의 소스에 대응한다. 일부 실시예들에서, 활성 영역(302b1)은 PMOS 트랜지스터(P4-1)의 드레인 또는 NMOS 트랜지스터(P4-2)의 드레인에 대응한다.
일부 실시예들에서, 활성 영역(302a2)은 NMOS 트랜지스터(N4-1)의 소스에 대응하고, 활성 영역(302b2)은 PMOS 트랜지스터(P4-1)의 소스에 대응하고, 활성 영역(602a3)은 NMOS 트랜지스터(N4-2)의 드레인에 대응하며, 활성 영역(602b3)은 PMOS 트랜지스터(P4-2)의 소스에 대응한다. 활성 영역들의 세트(602)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(610)는 콘택트들(310b, 310d, 610a, 610b, 610c, 610d)을 포함한다. 콘택트들의 세트(610)의 콘택트들(610a, 610b, 610c, 610d)은 제2 방향(Y)으로 연장되고, 활성 영역들의 세트(602)의 대응하는 활성 영역들(302b1, 302a1, 602b3, 602a3)과 오버랩된다. 콘택트들의 세트(610)의 콘택트들(610a, 610b, 610c, 610d)은 활성 영역들의 세트(602)의 대응하는 활성 영역들(302b1, 302a1, 602b3, 602a3)에 전기적으로 결합된다. 콘택트들의 세트(610)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
절연층들의 세트(614)는 절연층(614a)을 포함한다. 절연층들의 세트(614)는 제2 방향(Y)으로 연장된다. 절연층(614a)은 콘택트(610b) 위에 있다. 절연층(614a)은 콘택트들의 세트(620)의 콘택트(610b)와 콘택트(620a) 사이에 위치하고, 이에 의해 콘택트들(610b, 620a)을 서로 전기적으로 격리시킨다.
일부 실시예들에서, 절연층들의 세트(614)는 콘택트들의 세트(610) 중 콘택트(610b)와는 상이한 다른 콘택트들 위에 있으며, 절연층들의 세트(614)는 대응하는 하나 이상의 다른 콘택트를 다른 위에 있는 층들(예를 들어, MD2 층 내의 콘택트들)로부터 전기적으로 격리시킨다.
일부 실시예들에서, 절연층들의 세트(614)는 (도 12a 및 도 12b와 유사한) 게이트들의 세트(604)의 하나 이상의 게이트 위에 있고, 절연층들의 세트(614)는 대응하는 하나 이상의 게이트를 그 위에 있는 다른 층들(예를 들어, MD2 층 내의 콘택트들)로부터 전기적으로 격리시킨다.
일부 실시예들에서, 절연층들의 세트(614) 내의 적어도 하나의 절연층은 하나 이상의 유전체 물질층을 포함한다. 일부 실시예들에서, 유전체 물질은 SiOCN, SiO2, SiOC 등, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 절연층들의 세트(614, 914, 1214, 또는 1216)(도 9 및 도 12a~도 12b) 내의 적어도 하나의 절연층은 제3 방향(Z)으로 두께(TIL)를 갖고, 두께(TIL)는 약 0.05 TMD1 내지 약 0.15 TMD1의 범위에 이르며, 여기서 두께 TMD1은 MD1 금속화층 내의 하나 이상의 콘택트(610) 또는 콘택트들(310, 910, 1210, 또는 1212)(도 3, 도 9, 및 도 12a~도 12b), 또는 POLY1 층 내의 게이트들의 세트(304, 604, 904, 1204)(도 3, 6a~도 6c, 도 9, 및 도 12a~도 12b)에서의 하나 이상의 게이트의 제3 방향(Z)으로의 두께에 대응한다. 일부 경우들에서, 두께(TIL)가 0.05 TMD1 미만인 경우, 절연층(614a)은 대응하는 콘택트들을 서로 효과적으로 전기적으로 격리시키지 않아서 전기적 단락을 야기할 수 있다. 일부 경우들에서, 두께(TIL)가 0.15 TMD1보다 큰 경우, 절연층(614a)의 면적은 집적 회로(600)의 면적을 증가시키거나 또는 콘택트들(610b 또는 620a)의 면적을 감소시켜서, 수율에 영향을 미칠 수 있다.
절연층들의 세트(614)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
절연 영역(690)은 절연층(614)과 유사하며, 이에 따라 유사한 상세한 설명은 생략한다. 절연 영역(690)은 집적 회로(600) 내의 하나 이상의 엘리먼트를 서로 절연시키도록 구성된다. 절연 영역들(390, 690, 990, 1290)이 대응하는 집적 회로들(300, 600, 900, 1200A(1200B))에서 도시되어 있으며, 이에 따라 유사한 상세한 설명은 생략한다. 절연 영역(390, 690, 990, 1290)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(620)는 콘택트들(320b, 320c, 620a, 620b, 620c)을 포함한다. 콘택트들의 세트(620)의 콘택트들(620a, 620b, 620c)은 제2 방향(Y)으로 연장된다.
콘택트(620a)는 콘택트(610a)과 오버랩되고 이에 전기적으로 결합된다. 콘택트(620a)는 절연층(614a) 및 콘택트(610b)와 오버랩된다. 그러나, 절연층(614a)이 콘택트(610b)와 콘택트(620a) 사이에 위치되기 때문에 콘택트(620a)는 콘택트(610b)에 전기적으로 결합되지 않는다.
일부 실시예들에서, 콘택트(620a) 또는 콘택트(620a)와 유사한 다른 콘택트들은, 이들 콘택트들이 MD1 레벨 내의 적어도 콘택트들의 쌍과 오버랩되거나 또는 그 위에서 연장되기 때문에, "MD 플라이어" 부분들이라고 지칭된다.
일부 실시예들에서, 콘택트(620a)를 절연층(614a) 상에 배치하고 콘택트(610a)와 오버랩시킴으로써, 콘택트(620a)는, 제2 방향(Y)으로 연장되고 집적 회로(600)를 위한 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에 위치된 추가적인 라우팅 리소스들을 제공한다. 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(600)를 초래시킬 수 있다.
콘택트(620b)는 콘택트(610c)와 오버랩되어 콘택트(620b)와 콘택트(610c) 간에 전기적 연결을 제공한다. 콘택트(620c)는 콘택트(610d) 위에 있고 이와 전기적으로 결합된다. 콘택트들의 세트(620)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
도전성 피처들의 세트(640)는 도전성 피처들(340a(도시되지 않음), 340b(도시되지 않음), 340c(도시되지 않음), 및 640d)을 포함한다. 도전성 피처(640a)는 비아(650a)에 의해 콘택트(620a)에 전기적으로 결합되고 비아(650b)에 의해 콘택트(620c)에 전기적으로 결합된다. 도전성 피처들의 세트(640)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
비아들의 세트(650)는 비아들(350b, 350c, 650a, 650b, 650c)을 포함한다. 비아들의 세트(660)는 비아(660a)를 포함한다. 비아(650a)는 도전성 피처(640d)와 콘택트(620a) 사이에 있으며, 이에 의해 도전성 피처(640d)와 콘택트(620a) 간에 전기적 연결을 제공한다.
비아(650b)는 도전성 피처(640d)와 콘택트(620c) 사이에 있으며, 이에 의해 도전성 피처(640d)와 콘택트(620c) 간에 전기적 연결을 제공한다.
비아(650c)는 전력 레일(342a)과 콘택트(620b) 사이에 있으며, 이에 의해 전력 레일(342a)과 콘택트(620b) 간에 전기적 연결을 제공한다. 일부 실시예들에서, 비아들의 세트(650) 중 적어도 하나의 비아는 비아들의 세트(650) 내의 적어도 하나의 다른 비아와 제3 방향(Z)으로 동일한 높이를 갖는다.
비아(660a)는 도전성 피처(640b)와 게이트(604c) 사이에 있다. 비아(660a)는 게이트(604c)에 직접 결합된다. 비아(660a)는 도전성 피처(640b)와 게이트(604c) 간에 전기적 연결을 제공한다. 일부 실시예들에서, 비아들의 세트(660) 중 적어도 하나의 비아는 비아들의 세트(660) 내의 적어도 하나의 비아와 제3 방향(Z)으로 동일한 높이를 갖는다. 일부 실시예들에서, 비아(660a)는 위에 있는 콘택트(예를 들어, 레벨 내의 POLY2)없이 게이트(604c)에 직접 결합되고, 따라서 비아들의 세트(660) 중 적어도 하나의 비아의 높이(라벨표시되지 않음)는 비아들의 세트(650) 내의 적어도 하나의 비아의 제3 방향(Z)으로의 높이(라벨표시되지 않음)보다 크다.
일부 실시예들에서, 활성 영역(602b3)(예를 들어, PMOS 트랜지스터(P4-2)의 소스)은 전압 공급원(VDD)에 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(602b3)은 콘택트(610c)에 전기적으로 결합되고, 콘택트(610c)는 콘택트(620b)에 전기적으로 결합되고, 콘택트(620b)는 비아(350b)에 의해 전력 레일(342a)에 전기적으로 결합되며, 전력 레일(342a)은 전압 공급원(VDD)에 결합된다.
도 6a 내지 도 6c에서 도시된 바와 같이, 비아(650b)(VD 레벨에 위치됨)는 MD2 층에 위치된 콘택트(620c)에 직접 결합되고, 비아(660a)(VGT 레벨에 위치됨)는 게이트(604c)(POLY1 레벨에 위치됨)에 직접 결합된다. 일부 실시예들에서, VGT 레벨에 위치된 비아들의 세트(660)의 비아들 각각은 도 12a와 도 12b의 POLY2 층 내의 게이트를 사용하지 않고서 POLY1 층 내의 게이트들의 세트(604)의 대응하는 게이트에 직접 결합된다. 일부 실시예들에서, 도 3 및 도 9의 레이아웃 설계들(300, 900)은 비아들의 세트(660)의 비아(660a)에 대해 설명된 것과 유사한 비아를 포함하도록 수정될 수 있으며, 이는 본 발명개시의 범위 내에 있다. 비아들의 세트(650, 660)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 콘택트들의 세트(610), 절연층들의 세트(614), 콘택트들의 세트(620), 또는 도전성 피처들의 세트(640) 중 하나 이상은 집적 회로(600) 내의 활성 영역들의 세트(602)의 하나 이상의 활성 영역을 게이트들의 세트(604)의 하나 이상의 게이트와 전기적으로 결합시키기 위해, 도전성 피처(640d), 비아(650a), 콘택트(620a), 및 절연층(614a)과 유사한 방식으로 구성될 수 있다.
일부 실시예들에서, 적어도 콘택트(620a)는 트랜지스터(예를 들어, NMOS(N4-2))의 제1 부분(예를 들어, 드레인)과 트랜지스터들의 쌍(예를 들어, PMOS(P4-1 & PMOS 4-2))의 제2 부분(예를 들어, 드레인) 간에 전기적 연결을 제공하도록 구성된다. 예를 들어, 일부 실시예들에서, 활성 영역(602a3)은 NMOS 트랜지스터(N4-2)의 드레인에 대응하고, 활성 영역(302b1)은 PMOS 트랜지스터(P4-1)의 드레인 및 PMOS 트랜지스터(P4-2)의 드레인에 대응하며, 활성 영역(602a3)과 활성 영역(302b1)은 적어도 콘택트들의 세트(620)의 콘택트(620a)에 의해 서로 전기적으로 결합된다.
일부 실시예들에서, 활성 영역(602a3)은 콘택트(610d)에 전기적으로 결합되고, 콘택트(610d)는 콘택트(620c)에 전기적으로 결합되고, 콘택트(620c)는 비아(650b)에 전기적으로 결합되고, 비아(650b)는 도전성 피처(640d)에 전기적으로 결합되고, 도전성 피처(640d)는 비아(650a)에 전기적으로 결합되고, 비아(650a)는 콘택트(620a)에 전기적으로 결합되고, 콘택트(620a)는 콘택트(610a)에 전기적으로 결합되고, 콘택트(610a)는 활성 영역(302b1)에 전기적으로 결합된다.
일부 실시예들에서, 콘택트(610b) 상에 절연층(614a)을 위치시킴으로써, MD2층 내의 콘택트(620a)는 절연층(614a) 상에 위치될 수 있고 제2 방향(Y)으로 연장되어 콘택트(610a)와 오버랩됨으로써, 활성 영역들의 세트(602)의 활성 영역들(602a3, 302b1) 간에 전기적 연결을 제공하며, 집적 회로(600)를 위한 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공한다. 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(600)를 초래시킬 수 있다.
집적 회로
도 7은 일부 실시예들에 따른, 집적 회로(700)의 회로도이다. 일부 실시예들에서, 집적 회로(700)는 2-2 AND OR INVERT(AOI) 회로이다. 2-2 AOI 회로가 예시를 위해 사용되며, 다른 유형들의 AOI 회로들을 비롯한 다른 유형들의 회로들이 본 발명개시의 범위 내에 있다.
집적 회로(700)는 NMOS 트랜지스터들(N7-1, N7-2, N7-3, N7-4)에 결합된 PMOS 트랜지스터들(P7-1, P7-2, P7-3, P7-4)을 포함한다.
PMOS 트랜지스터(P7-1)의 게이트 단자와 NMOS 트랜지스터(N7-1)는 서로 결합되고, 입력 노드(IN1)로서 구성된다. PMOS 트랜지스터(P7-2)의 게이트 단자와 NMOS 트랜지스터(N7-2)는 서로 결합되고, 입력 노드(IN2)로서 구성된다. PMOS 트랜지스터(P7-3)의 게이트 단자와 NMOS 트랜지스터(N7-3)는 서로 결합되고, 입력 노드(IN3)로서 구성된다. PMOS 트랜지스터(P7-4)의 게이트 단자와 NMOS 트랜지스터(N7-4)는 서로 결합되고, 입력 노드(IN4)로서 구성된다.
PMOS 트랜지스터(P7-3)의 소스 단자와 PMOS 트랜지스터(P7-4)의 소스 단자는 전압 공급원(VDD)에 결합된다. NMOS 트랜지스터(N7-1)의 소스 단자와 NMOS 트랜지스터(N7-4)의 소스 단자는 각각 기준 전압 공급원(VSS)에 결합된다.
NMOS 트랜지스터(N7-2)의 소스 단자와 NMOS 트랜지스터(N7-1)의 드레인 단자는 서로 결합된다. NMOS 트랜지스터(N7-3)의 소스 단자와 NMOS 트랜지스터(N7-4)의 드레인 단자는 서로 결합된다.
PMOS 트랜지스터(P7-1)의 소스 단자, PMOS 트랜지스터(P7-2)의 소스 단자, PMOS 트랜지스터(P7-3)의 드레인 단자, 및 PMOS 트랜지스터(P7-4)의 드레인 단자는 서로 결합된다.
PMOS 트랜지스터(P7-1)의 드레인 단자, PMOS 트랜지스터(P7-2)의 드레인 단자, NMOS 트랜지스터(N7-2)의 드레인 단자, 및 NMOS 트랜지스터(N7-3)의 드레인 단자는 서로 결합되고, 출력 노드(OUT2)로서 구성된다.
집적 회로의 레이아웃 설계
도 8은 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(800)의 도면이다.
레이아웃 설계(800)는 레이아웃 설계(500)(도 5)의 변형이다.
레이아웃 설계(800)는 도 7의 집적 회로(700) 또는 도 9의 집적 회로(900)와 유사한 집적 회로를 제조하는데 사용될 수 있다.
레이아웃 설계(800)는 활성 영역 레이아웃 패턴들의 세트(202), 전력 레일 레이아웃 패턴들의 세트(242), 게이트 레이아웃 패턴들의 세트(804), 금속 오버 확산 레이아웃 패턴들의 세트(810), 절연층 레이아웃 패턴들의 세트(514), 금속 오버 확산 레이아웃 패턴들의 세트(820), 도전성 피처 레이아웃 패턴들의 세트(840), 및 비아 레이아웃 패턴들의 세트(850)를 포함한다.
일부 실시예들에서, 레이아웃 설계(800)는 도 5의 레이아웃 설계(500)의 일부분들과 유사한 영역(801)을 포함하고, 이에 따라 간략화를 위해 유사한 상세한 설명은 생략되고, 영역(801)에서 일부 유사한 엘리먼트들의 라벨표시가 또한 설명의 용이화를 위해 생략된다.
도 5의 레이아웃 설계(500)와 비교하여, 게이트 레이아웃 패턴들의 세트(804)는 게이트 레이아웃 패턴들의 세트(504)를 대체하고, 금속 오버 확산 레이아웃 패턴들의 세트(810)는 금속 오버 확산 레이아웃 패턴들의 세트(510)를 대체하고, 금속 오버 확산 레이아웃 패턴들의 세트(820)는 금속 오버 확산 레이아웃 패턴들의 세트(520)를 대체하고, 도전성 피처 레이아웃 패턴들의 세트(840)는 도전성 피처 레이아웃 패턴들의 세트(540)를 대체하며, 비아 레이아웃 패턴들의 세트(850)는 비아 레이아웃 패턴들의 세트(550)를 대체한다.
게이트 레이아웃 패턴들의 세트(804)는 게이트 레이아웃 패턴들의 세트(504)와 유사하고, 금속 오버 확산 레이아웃 패턴들의 세트(810)는 금속 오버 확산 레이아웃 패턴들의 세트(510)와 유사하고, 금속 오버 확산 레이아웃 패턴들의 세트(820)는 금속 오버 확산 레이아웃 패턴들의 세트(520)와 유사하고, 도전성 피처 레이아웃 패턴들의 세트(840)는 도전성 피처 레이아웃 패턴들의 세트(540)와 유사하고, 비아 레이아웃 패턴들의 세트(850)는 비아 레이아웃 패턴들의 세트(550)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
게이트 레이아웃 패턴들의 세트(804)는 게이트 레이아웃 패턴들의 세트(504), 및 게이트 레이아웃 패턴들(804e, 804f)을 포함한다. 레이아웃 설계(800) 및 집적 회로(900)의 게이트 레이아웃 패턴들의 세트(804)는 5의 CPP를 갖는다. 게이트 레이아웃 패턴들의 세트(804)는 집적 회로(900)의 대응하는 게이트들의 세트(904)(도 9)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(804)의 게이트 레이아웃 패턴들(504d, 804e)은 집적 회로(900)의 게이트들의 세트(904)(도 9)의 대응하는 게이트들(904d, 904e)을 제조하는데 사용될 수 있다.
도 5의 레이아웃 설계(500)과 비교하여, 도 8의 게이트 레이아웃 패턴(504d)은 레이아웃 설계(800)의 가장자리를 따라 위치되지 않는다. 게이트 레이아웃 패턴들(804e, 804f)은 게이트 레이아웃 패턴(504b 또는 504c)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 게이트 레이아웃 패턴(804f)은 레이아웃 설계(500)의 가장자리를 따라 위치된다. 일부 실시예들에서, 적어도 레이아웃 설계(예를 들어, 레이아웃 설계(800))의 가장자리를 따라 위치된다는 것을 비롯한 이유들로 인해, 게이트 레이아웃 패턴(804f)의 피처들은 게이트 레이아웃 패턴(204c(도 2a~도 2c) 또는 504d(도 5))과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 게이트 레이아웃 패턴(504b)은 도 7의 PMOS 트랜지스터(P7-1)의 게이트 단자 및 NMOS 트랜지스터(N7-1)의 게이트 단자를 제조하는데 사용되고, 게이트 레이아웃 패턴(504c)은 도 7의 PMOS 트랜지스터(P7-2)의 게이트 단자 및 NMOS 트랜지스터(N7-2)의 게이트 단자를 제조하는데 사용되고, 게이트 레이아웃 패턴(504d)은 도 7의 PMOS 트랜지스터(P7-3)의 게이트 단자 및 NMOS 트랜지스터(N7-3)의 게이트 단자를 제조하는데 사용되며, 게이트 레이아웃 패턴(804e)은 도 7의 PMOS 트랜지스터(P7-4)의 게이트 단자 및 NMOS 트랜지스터(N7-4)의 게이트 단자를 제조하는데 사용된다. 게이트 레이아웃 패턴들의 세트(804)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
금속 오버 확산 레이아웃 패턴들의 세트(810)는 금속 오버 확산 레이아웃 패턴들의 세트(510) 및 금속 오버 확산 레이아웃 패턴들(810a, 810b, 810c, 810d)을 포함한다. 금속 오버 확산 레이아웃 패턴들의 세트(810)는 집적 회로(900)의 대응하는 콘택트들의 세트(910)(도 9)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(810)의 금속 오버 확산 레이아웃 패턴들(810a, 810b, 810c, 810d)은 집적 회로(900)의 콘택트들의 세트(910)(도 9)의 대응하는 콘택트들(910a, 910b, 910c, 910d)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(810a, 810b, 810c, 810d)은 제2 방향(Y)으로 레이아웃 설계(800)의 중앙 부분에 대해 대응하는 금속 오버 확산 레이아웃 패턴들(510a, 510b, 210b, 210d)의 거울상이며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(810)의 각각의 레이아웃 패턴들은 규칙적인 레이아웃 패턴을 갖는다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(810)의 각각의 레이아웃 패턴들은 서로 동일한 면적을 갖는다.
금속 오버 확산 레이아웃 패턴들의 세트(810)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
금속 오버 확산 레이아웃 패턴들의 세트(820)는 적어도 금속 오버 확산 레이아웃 패턴(220c, 520a, 520c, 820a, 820b, 820c, 820d, 820e, 또는 820f)을 포함한다.
금속 오버 확산 레이아웃 패턴들의 세트(820)는 집적 회로(900)의 대응하는 콘택트들의 세트(920)(도 9)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(820)의 금속 오버 확산 레이아웃 패턴들(220c, 520a, 520c, 820a, 820b, 820c, 820d, 820e, 또는 820f)은 집적 회로(900)의 콘택트들의 세트(920)(도 9)의 대응하는 콘택트들(320c, 620a, 620c, 920a, 920b, 920c, 920d, 920e, 920f)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(820b, 820c) 중 하나 이상은 도 5의 대응하는 금속 오버 확산 레이아웃 패턴(520c)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(820a, 820d)은 도 5의 대응하는 금속 오버 확산 레이아웃 패턴들(520b, 220c)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(820a, 820c)은 활성 영역 레이아웃 패턴(202a)과 오버랩되고, 대응하는 금속 오버 확산 레이아웃 패턴들(810a, 810c) 위에 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(820b, 820d)은 활성 영역 레이아웃 패턴(202b)과 오버랩되고, 대응하는 금속 오버 확산 레이아웃 패턴들(810b, 810d) 위에 있다.
일부 실시예들에서, 금속 오버 확산 레이이웃 패턴들(820a, 820d)은 대응하는 금속 오버 확산 레이아웃 패턴들(810a, 810d)과 오버랩된다.
일부 실시예들에서, 금속 오버 확산 레이이웃 패턴들(820b, 820c)의 측부들은 대응하는 금속 오버 확산 레이아웃 패턴들(810b, 810c)의 측부들과 정렬된다.
금속 오버 확산 레이아웃 패턴들(820e, 820f)은 도 5의 대응하는 금속 오버 확산 레이아웃 패턴들(520b, 220b)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 금속 오버 확산 레이이웃 패턴들(820e, 820f)의 측부들은 대응하는 금속 오버 확산 레이아웃 패턴들(510c, 210b)의 측부들과 정렬된다.
금속 오버 확산 레이아웃 패턴들의 세트(820)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210b) 또는 금속 오버 확산 레이아웃 패턴(820f)의 일부는 도 7의 PMOS 트랜지스터(P7-1)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510a) 또는 금속 오버 확산 레이아웃 패턴(520a)의 일부는 도 7의 PMOS 트랜지스터(P7-1)의 드레인 단자 또는 PMOS 트랜지스터(P7-2)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510c) 또는 금속 오버 확산 레이아웃 패턴(820e)의 일부는 도 7의 PMOS 트랜지스터(P7-2)의 소스 단자 또는 PMOS 트랜지스터(P7-3)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(810a) 또는 금속 오버 확산 레이아웃 패턴(820a)의 일부는 도 7의 PMOS 트랜지스터(P7-3)의 소스 단자 또는 PMOS 트랜지스터(P7-4)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(810c) 또는 금속 오버 확산 레이아웃 패턴(820c)의 일부는 도 7의 PMOS 트랜지스터(P7-4)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(210d) 또는 금속 오버 확산 레이아웃 패턴(220c)의 일부는 도 7의 NMOS 트랜지스터(N7-1)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510b) 또는 금속 오버 확산 레이아웃 패턴(520a)의 일부는 도 7의 NMOS 트랜지스터(N7-1)의 드레인 단자 또는 NMOS 트랜지스터(N7-2)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(510d) 또는 금속 오버 확산 레이아웃 패턴(520c)의 일부는 도 7의 NMOS 트랜지스터(N7-2)의 드레인 단자 또는 NMOS 트랜지스터(N7-3)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(810b) 또는 금속 오버 확산 레이아웃 패턴(820b)의 일부는 도 7의 NMOS 트랜지스터(N7-3)의 소스 단자 또는 NMOS 트랜지스터(N7-4)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(810d) 또는 금속 오버 확산 레이아웃 패턴(820d)의 일부는 도 7의 NMOS 트랜지스터(N7-4)의 소스 단자를 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(840)는 적어도 도전성 피처 레이아웃 패턴들(840a, 240b, 240c, 또는 540d)을 포함한다. 도전성 피처 레이아웃 패턴(840a)은 도 2a~도 2c와 도 5의 대응하는 도전성 피처 레이아웃 패턴(240a)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
도전성 피처 레이아웃 패턴들의 세트(840)는 집적 회로(900)의 대응하는 도전성 피처들의 세트(940)(도 9)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(840)의 도전성 피처 레이아웃 패턴들(840a, 240b, 240c, 540d)은 집적 회로(900)의 도전성 피처들의 세트(940)(도 9)의 대응하는 도전성 피처들(940a, 340b(도시되지 않음), 340c(도시되지 않음), 640d)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(840)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(850)는 적어도 비아 레이아웃 패턴들(250c, 550a, 550b, 850a, 850b, 850c, 850d, 또는 850e)을 포함한다.
비아 레이아웃 패턴들의 세트(850)는 집적 회로(900)의 대응하는 비아들의 세트(950)(도 9)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(850)의 비아 레이아웃 패턴들(250c, 550a, 550b, 850a, 850b, 850c, 850d, 또는 850e)은 집적 회로(900)의 비아들의 세트(950)(도 9)의 대응하는 비아들(350c, 650a, 650b, 950a, 950b, 950c, 950d, 950e)을 제조하는데 사용될 수 있다.
비아 레이아웃 패턴들(850a, 850b)은 도 5의 대응하는 비아 레이아웃 패턴들(250b, 550c)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 비아 레이아웃 패턴들(850c, 850e)은 도 2a~도 2c와 도 5의 대응하는 비아 레이아웃 패턴들(250b, 250c)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 비아 레이아웃 패턴(850d)은 도 5의 대응하는 비아 레이아웃 패턴(550b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
비아 레이아웃 패턴(850a)은 도전성 피처 레이아웃 패턴(840a)과 금속 오버 확산 레이아웃 패턴들(820f) 사이에 있다. 비아 레이아웃 패턴(850b)은 도전성 피처 레이아웃 패턴(840a)과 금속 오버 확산 레이아웃 패턴(820e) 사이에 있다. 비아 레이아웃 패턴(850d)은 도전성 피처 레이아웃 패턴(840a)과 금속 오버 확산 레이아웃 패턴(820c) 사이에 있다.
비아 레이아웃 패턴(850c)은 전력 레일 레이아웃 패턴(242a)과 금속 오버 확산 레이아웃 패턴들(820a) 사이에 있다. 비아 레이아웃 패턴(850e)은 전력 레일 레이아웃 패턴(242b)과 금속 오버 확산 레이아웃 패턴들(820d) 사이에 있다.
비아 레이아웃 패턴들의 세트(850)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로
도 9는 일부 실시예들에 따른, 집적 회로(900)의 도면의 사시도이다.
집적 회로(900)는 집적 회로(600)(도 6a)의 변형이다. 예를 들어, 일부 실시예들에서, 집적 회로(900)는 집적 회로(600)의 일부분들과 결합된 영역(901)을 포함한다. 예를 들어, 일부 실시예들에서, 콘택트(920e)는 도 6a의 콘택트(620b)를 대체하고, 콘택트(920f)는 도 6a의 콘택트(320b)를 대체하고, 비아(950a)는 도 6a의 비아(650b)를 대체하고, 비아(950b)는 도 6a의 비아(650c)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
집적 회로(900)는 레이아웃 설계(800)에 의해 제조된다. 집적 회로(900)는 집적 회로(700)의 일부분의 실시예이다.
집적 회로(900)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 구성들은 도 8의 레이아웃 설계(800)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 9에서 설명되지 않을 것이다.
집적 회로(900)는 기판(도시되지 않음), 활성 영역들의 세트(902), 게이트들의 세트(904), 콘택트들의 세트(910), 절연층들의 세트(614), 콘택트들의 세트(920), 도전성 피처들의 세트(940), 전력 레일들의 세트(342), 및 비아들의 세트(950)를 포함한다. 그러나, 설명의 용이화를 위해, 집적 회로(900)는 게이트들의 세트(904), 콘택트들의 세트(910), 콘택트들의 세트(920), 도전성 피처들의 세트(940), 전력 레일들의 세트(342), 또는 비아들의 세트(950) 내 구성원들 중 적어도 하나를 도시하지 않는다.
도 6a의 집적 회로(600)와 비교하여, 활성 영역들의 세트(902)는 활성 영역들의 세트(602)를 대체하고, 게이트들의 세트(904)는 게이트들의 세트(604)를 대체하고, 콘택트들의 세트(910)는 콘택트들의 세트(610)를 대체하고, 콘택트들의 세트(920)는 콘택트들의 세트(620)를 대체하고, 도전성 피처들의 세트(940)는 도전성 피처들의 세트(640)를 대체하며, 비아들의 세트(950)는 비아들의 세트(650)를 대체한다.
활성 영역들의 세트(902)는 활성 영역들의 세트(602)와 유사하고, 게이트들의 세트(904)는 게이트들의 세트(604)와 유사하고, 콘택트들의 세트(910)는 콘택트들의 세트(610)와 유사하고, 콘택트들의 세트(920)는 콘택트들의 세트(620)와 유사하고, 도전성 피처들의 세트(940)는 도전성 피처들의 세트(640)와 유사하며, 비아들의 세트(950)는 비아들의 세트(650)와 유사하며, 이에 따라 유사한 상세한 설명은 생략한다.
게이트들의 세트(904)는 게이트(304a(도시되지 않음), 304b, 604c, 904d, 904e, 904f(도시되지 않음))를 포함한다. 게이트들(904d, 904e)은 게이트(304b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 게이트들의 세트(904)의 게이트(304b)는 도 7의 PMOS 트랜지스터(P7-1)의 게이트 단자 및 NMOS 트랜지스터(N7-1)의 게이트 단자에 대응한다. 게이트들의 세트(904)의 게이트(604c)는 도 7의 PMOS 트랜지스터(P7-2)의 게이트 단자 및 NMOS 트랜지스터(N7-2)의 게이트 단자에 대응한다. 게이트들의 세트(904)의 게이트(904d)는 도 7의 PMOS 트랜지스터(P7-3)의 게이트 단자 및 NMOS 트랜지스터(N7-3)의 게이트 단자에 대응한다. 게이트들의 세트(904)의 게이트(904d)는 도 7의 PMOS 트랜지스터(P7-4)의 게이트 단자 및 NMOS 트랜지스터(N7-4)의 게이트 단자에 대응한다.
활성 영역들의 세트(902)는 기판(도시되지 않음) 내의 활성 영역들(302a1, 302a2, 302b1, 302b2, 602a3, 602b3, 902a4(도시되지 않음), 902b4(도시되지 않음), 902a5, 902b5)을 포함한다.
일부 실시예들에서, 활성 영역(302a1)은 NMOS 트랜지스터(N7-1)의 드레인 또는 NMOS 트랜지스터(N7-2)의 소스에 대응한다. 일부 실시예들에서, 활성 영역(302b1)은 PMOS 트랜지스터(P7-1)의 드레인 또는 PMOS 트랜지스터(P7-2)의 드레인에 대응한다. 일부 실시예들에서, 활성 영역(302a2)은 NMOS 트랜지스터(N7-1)의 소스에 대응하며, 활성 영역(302b2)은 PMOS 트랜지스터(P7-1)의 소스에 대응한다. 일부 실시예들에서, 활성 영역(602a3)은 NMOS 트랜지스터(N7-2)의 드레인 또는 NMOS 트랜지스터(N7-3)의 드레인에 대응하고, 활성 영역(602b3)은 PMOS 트랜지스터(P7-2)의 소스 또는 PMOS 트랜지스터(P7-3)의 드레인에 대응한다. 일부 실시예들에서, 활성 영역(902a4)(라벨표시되지 않음)은 NMOS 트랜지스터(N7-3)의 소스 또는 NMOS 트랜지스터(N7-4)의 드레인에 대응하고, 활성 영역(902b4)(라벨표시되지 않음)은 PMOS 트랜지스터(P7-3)의 소스 또는 PMOS 트랜지스터(P7-4)의 소스에 대응한다. 일부 실시예들에서, 활성 영역(902a5)은 NMOS 트랜지스터(N7-4)의 소스에 대응하며, 활성 영역(902b5)은 PMOS 트랜지스터(P7-4)의 드레인에 대응한다. 활성 영역들의 세트(902)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(910)는 콘택트들의 세트(610) 및 콘택트들(910a, 910b, 910c, 910d)을 포함한다. 콘택트들의 세트(910)의 콘택트들(910a, 910b, 910c, 910d)은 제2 방향(Y)으로 연장되고, 활성 영역들의 세트(902)의 대응하는 활성 영역들(902b4(라벨표시되지 않음), 902a4(라벨표시되지 않음), 902b5, 902a5)과 오버랩된다. 콘택트들의 세트(910)의 콘택트들(910a, 910b, 910c, 910d)은 활성 영역들의 세트(902)의 대응하는 활성 영역들(902b4(라벨표시되지 않음), 902a4(라벨표시되지 않음), 902b5, 902a5)에 전기적으로 결합된다. 콘택트들의 세트(910)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(920)는 콘택트들(320c, 620a, 620c, 920a, 920b, 920c, 920d, 920e, 920f)을 포함한다. 콘택트(920e)는 도 6a의 콘택트(620b)를 대체하고, 콘택트(920f)는 도 6a의 콘택트(320b)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 적어도 콘택트들(920a, 920b, 920c, 또는 920d)는 콘택트(620c)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
콘택트들의 세트(920)의 콘택트들(920a, 920b, 920c, 920d)은 제2 방향(Y)으로 연장된다. 콘택트(920a)는 콘택트(910a)과 오버랩되고 이와 전기적으로 결합된다. 콘택트(920b)는 콘택트(910b) 위에 있고 이와 전기적으로 결합된다. 콘택트(920c)는 콘택트(910c) 위에 있고 이와 전기적으로 결합된다. 콘택트(920d)는 콘택트(910d)과 오버랩되고 이와 전기적으로 결합된다. 콘택트들의 세트(920)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
도전성 피처들의 세트(940)는 도전성 피처들(940a, 340b(도시되지 않음), 340c(도시되지 않음), 및 640d)을 포함한다. 도전성 피처(940a)는 도 6a의 도전성 피처(640a)(도시되지 않음)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 도전성 피처(940a)는 비아(950a)에 의해 콘택트(950f)에 전기적으로 결합되고, 비아(950b)에 의해 콘택트(920e)에 전기적으로 결합되며, 비아(950d)에 의해 콘택트(920c)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(940a)는 활성 영역들(302b2, 602b3, 902b5)을 함께 전기적으로 결합시킨다. 도전성 피처들의 세트(940)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
비아들의 세트(950)는 비아들(350c, 650a, 650b, 950a, 950b, 950c, 950d, 950e)을 포함한다.
비아(950a)는 도 6a의 비아(650b)를 대체하고, 비아(950b)는 도 6a의 비아(650c)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 비아(950a)는 도전성 피처(940a)와 콘택트(920f) 사이에 있다. 비아(950b)는 도전성 피처(940a)와 콘택트(920e) 사이에 있다. 비아(950d)는 도전성 피처(940a)와 콘택트(920c) 사이에 있다.
비아(950c)는 도 6a의 비아(650c)와 유사한 구성에 있으며, 이에 따라 유사한 상세한 설명은 생략된다. 비아(950e)는 도 3과 도 6a의 비아(350c)와 유사한 구성에 있으며, 이에 따라 유사한 상세한 설명은 생략된다. 비아(950c)는 전력 레일(342a)과 콘택트(920a) 사이에 있으며, 이에 의해 전력 레일(342a)과 콘택트(920a) 간에 전기적 연결을 제공한다. 비아(950e)는 전력 레일(342b)과 콘택트(920d) 사이에 있으며, 이에 의해 전력 레일(342b)과 콘택트(920d) 간에 전기적 연결을 제공한다.
일부 실시예들에서, 활성 영역(902b4)(예를 들어, PMOS 트랜지스터(P7-3 또는 P7-4)의 소스)은 전압 공급원(VDD)에 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(902b4)은 콘택트(910a)에 전기적으로 결합되고, 콘택트(910a)는 콘택트(920a)에 전기적으로 결합되고, 콘택트(920a)는 비아(950c)에 의해 전력 레일(342a)에 전기적으로 결합되며, 전력 레일(342a)은 전압 공급원(VDD)에 결합된다.
일부 실시예들에서, 활성 영역(902a5)(예를 들어, NMOS 트랜지스터(N7-4)의 소스)은 기준 전압 공급원(VSS)에 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(902a5)은 콘택트(910d)에 전기적으로 결합되고, 콘택트(910d)는 콘택트(920d)에 전기적으로 결합되고, 콘택트(920d)는 비아(950e)에 의해 전력 레일(342b)에 전기적으로 결합되며, 전력 레일(342b)은 기준 전압 공급원(VSS)에 결합된다.
일부 실시예들에서, 활성 영역(302b2)(예를 들어, PMOS 트랜지스터(P7-1)의 소스), 활성 영역(602b3)(예를 들어, PMOS 트랜지스터(P7-2)의 소스 또는 PMOS 트랜지스터(P7-3)의 드레인), 및 활성 영역(902b5)(예를 들어, PMOS 트랜지스터(P7-4)의 드레인)은 적어도 도전성 피처(940a)에 의해 서로 전기적으로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(302b2)은 콘택트(310b)에 전기적으로 결합되고, 콘택트(310b)는 콘택트(920f)에 전기적으로 결합되고, 콘택트(920f)는 도전성 피처(940a)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(940a)는 또한 비아(950b)에 의해 콘택트(920e)에 전기적으로 결합되고, 콘택트(920e)는 콘택트(610c)에 전기적으로 결합되고, 콘택트(610c)는 활성 영역(602b3)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(940a)는 또한 비아(950d)에 의해 콘택트(920c)에 전기적으로 결합되고, 콘택트(920c)는 콘택트(910c)에 전기적으로 결합되고, 콘택트(910c)는 활성 영역(902b5)에 전기적으로 결합된다.
일부 실시예들에서, 비아들의 세트(950) 중 적어도 하나의 비아는 비아들의 세트(950) 내의 적어도 하나의 다른 비아와 제3 방향(Z)으로 동일한 높이를 갖는다. 비아들의 세트(950)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(900)의 다양한 구성들이 본 발명개시의 범위 내에 있다. 일부 실시예들에서, 콘택트들의 세트(910), 절연층들의 세트(614), 콘택트들의 세트(920), 또는 도전성 피처들의 세트(940) 중 하나 이상은 집적 회로(900) 내의 활성 영역들의 세트(902)의 하나 이상의 활성 영역을 게이트들의 세트(904)의 하나 이상의 게이트와 전기적으로 결합시키기 위해, 도전성 피처(640d), 비아(650a), 콘택트(620a), 및 절연층(614a)과 유사한 방식으로 구성될 수 있다.
일부 실시예들에서, 콘택트(610b) 상에 절연층(614a)을 위치시킴으로써, MD2층 내의 콘택트(620a)는 절연층(614a) 상에 위치될 수 있고 제2 방향(Y)으로 연장되어 콘택트(610a)와 오버랩됨으로써, 활성 영역들의 세트(902)의 활성 영역들(602a3, 302b1) 간에 전기적 연결을 제공하며, 집적 회로(900)를 위한 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공한다. 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(900)를 초래시킬 수 있다.
집적 회로
도 10a는 일부 실시예들에 따른, 집적 회로(1000A)의 회로도이다.
일부 실시예들에서, 집적 회로(1000A)는 플립 플롭 회로이다. 집적 회로(1000A)는 적어도 제1 신호(D) 또는 제2 신호(SI)를 수신하도록 구성되고, 출력 신호(Q)를 출력하도록 구성된다. 일부 실시예들에서, 제1 신호(D)는 데이터 입력 신호이다. 일부 실시예들에서, 제2 신호(SI)는 스캔 입력 신호이다. 일부 실시예들에서, 출력 신호(Q)는 적어도 제1 신호(D) 또는 제2 신호(SI)의 저장된 상태이다. 플립 플롭 회로가 예시를 위해 사용되며, 다른 유형의 회로들이 본 발명개시의 범위 내에 있다.
집적 회로(1000A)는 멀티플렉서(1002), 래치(1004), 래치(1006), 출력 회로(1008), 인버터(I1), 인버터(I2), 및 인버터(1014)를 포함한다.
멀티플렉서(1002)는 제1 신호(D)를 수신하도록 구성된 제1 입력 단자, 제2 신호(SI)를 수신하도록 구성된 제2 입력 단자, 및 선택 신호(SE) 또는 반전된 선택 신호(SEB)를 수신하도록 구성된 제3 입력 단자를 포함한다. 멀티플렉서(1002)의 출력 단자는 노드(mx1)에서 래치(1004)의 입력 단자에 결합된다. 멀티플렉서(1002)는 멀티플렉싱된 신호(S1)를 래치(1004)에 출력하도록 구성된다. 일부 실시예들에서, 멀티플렉싱된 신호(S1)는 선택 신호(SE) 또는 반전된 선택 신호(SEB)에 응답하여, 제1 신호(D) 또는 제2 신호(SI)에 대응한다. 일부 실시예들에서, 멀티플렉서(1004)의 제3 입력 단자는 적어도 선택 신호(SE) 또는 반전된 선택 신호(SEB)를 수신하기 위해 인버터(1014)에 결합된다.
래치(1004)는 멀티플렉서(1002) 및 래치(1006)에 결합된다. 래치(1004)의 입력 단자는 멀티플렉서(1002)로부터 멀티플렉싱된 신호(S1)를 수신하도록 구성된다. 래치(1004)의 출력 단자는 노드(mx2)에서 래치(1006)의 입력 단자에 결합된다. 래치(1004)는 출력 단자에 의해 신호(S2)를 래치(1006)에 출력하도록 구성된다. 일부 실시예들에서, 신호(S2)는 신호(S1)의 래치된(latched) 버전이다. 일부 실시예들에서, 래치(1004)는 인버터(I1)에 결합되고, 신호(CLKB)를 수신하도록 구성된다. 일부 실시예들에서, 래치(1004)는 인버터(I2)에 결합되고, 신호(CLKBB)를 수신하도록 구성된다.
래치(1006)는 래치(1004) 및 출력 회로(1008)에 결합된다. 래치(1006)의 입력 단자는 래치(1004)로부터 신호(S2)를 수신하도록 구성된다. 래치(1006)의 출력 단자는 노드(mx4)에서 출력 회로(1008)의 입력 단자에 결합된다. 래치(1006)는 출력 단자에 의해 신호(S3)를 출력 회로(1008)에 출력하도록 구성된다. 일부 실시예들에서, 신호(S3)는 신호(S1 또는 S2)의 래치된 버전이다. 일부 실시예들에서, 래치(1006)는 인버터(I1)에 결합되고, 신호(CLKB)를 수신하도록 구성된다. 일부 실시예들에서, 래치(1006)는 인버터(I2)에 결합되고, 신호(CLKBB)를 수신하도록 구성된다.
출력 회로(1008)는 래치(1006)에 결합된다. 출력 회로(1008)의 입력 단자는 래치(1006)로부터 신호(S3)를 수신하도록 구성된다. 출력 회로(1008)의 출력 단자는 출력 신호(Q)를 출력하도록 구성된다. 일부 실시예들에서, 신호(S3)는 신호(S1 또는 S2)의 래치된 버전이다.
래치(1004)는 전송 게이트(TG2), NMOS 트랜지스터들(N10-1, N10-2), 및 PMOS 트랜지스터들(P10-1, P10-2)을 포함한다.
전송 게이트(TG2)는 노드(mx1)와 노드(mx2) 간에 결합된다. 전송 게이트(TG2)는 신호(S1), 신호(CLKB), 및 신호(CLKBB)를 수신하도록 구성된다. 전송 게이트(TG2)는 신호(S2)를 인버터(I3), PMOS 트랜지스터(P10-2), 및 NMOS 트랜지스터(N10-2)에 출력하도록 구성된다. 전송 게이트(TG2)는 함께 결합된 NMOS 트랜지스터(라벨표시되지 않음) 및 PMOS 트랜지스터(라벨표시되지 않음)를 포함한다.
PMOS 트랜지스터(P10-1)의 게이트 단자와 NMOS 트랜지스터(N10-1)의 게이트 단자는 함께 결합되고, 적어도 노드(mx3)에 더 결합된다.
PMOS 트랜지스터(P10-1)의 소스 단자는 전압 공급원(VDD)에 결합된다. PMOS 트랜지스터(P10-1)의 드레인 단자는 PMOS 트랜지스터(P10-2)의 소스 단자에 결합된다.
PMOS 트랜지스터(P10-2)의 게이트 단자는 신호(CLKB)를 수신하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(P10-2)의 게이트 단자는 인버터(I1)의 적어도 출력 단자에 결합된다. PMOS 트랜지스터(P10-2)의 드레인 단자와 NMOS 트랜지스터(N10-2)의 드레인 단자 각각은 서로 결합되고, 적어도 노드(mx2)에 더 결합된다.
NMOS 트랜지스터(N10-2)의 게이트 단자는 신호(CLKBB)를 수신하도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터(N10-2)의 게이트 단자는 인버터(I2)의 적어도 출력 단자에 결합된다.
NMOS 트랜지스터(N10-2)의 소스 단자는 NMOS 트랜지스터(N10-1)의 드레인 단자에 결합된다. NMOS 트랜지스터(N10-1)의 소스 단자는 기준 전압 공급원(VSS)에 결합된다.
래치(1006)는 인버터(I3), 전송 게이트(TG1), NMOS 트랜지스터들(N10-3, N10-4), 및 PMOS 트랜지스터들(P10-3, P10-4)을 포함한다.
인버터(I3)의 입력 단자는 적어도 노드(mx2)에 결합되고, 신호(S2)를 수신하도록 구성된다. 인버터(I3)의 출력 단자는 적어도 노드(mx3)에 결합되고, 적어도 PMOS 트랜지스터(P10-1)의 게이트 및 NMOS 트랜지스터(N10-1)의 게이트에 반전된 신호(라벨표시되지 않음)를 출력하도록 구성된다.
전송 게이트(TG1)는 노드(mx3)와 노드(mx4) 간에 결합된다. 전송 게이트(TG1)는 반전된 신호(라벨표시되지 않음), 신호(CLKB), 및 신호(CLKBB)를 수신하도록 구성된다. 전송 게이트(TG1)는 신호(S3)를 인버터(I4), PMOS 트랜지스터(P10-3), 및 NMOS 트랜지스터(N10-3)에 출력하도록 구성된다. 전송 게이트(TG1)는 함께 결합된 NMOS 트랜지스터(라벨표시되지 않음) 및 PMOS 트랜지스터(라벨표시되지 않음)를 포함한다.
PMOS 트랜지스터(P10-4)의 게이트 단자와 NMOS 트랜지스터(N4)의 게이트 단자는 함께 결합되고, 적어도 노드(mx5)에 더 결합된다.
PMOS 트랜지스터(P10-4)의 소스 단자는 전압 공급원(VDD)에 결합된다. PMOS 트랜지스터(P10-4)의 드레인 단자는 PMOS 트랜지스터(P10-3)의 소스 단자에 결합된다.
PMOS 트랜지스터(P10-3)의 게이트 단자는 신호(CLKBB)를 수신하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(P10-3)의 게이트 단자는 인버터(I2)의 적어도 출력 단자에 결합된다. PMOS 트랜지스터(P10-3)의 드레인 단자와 NMOS 트랜지스터(N10-3)의 드레인 단자 각각은 서로 결합되고, 적어도 노드(mx4)에 더 결합된다.
NMOS 트랜지스터(N10-3)의 게이트 단자는 신호(CLKB)를 수신하도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터(N10-3)의 게이트 단자는 인버터(I1)의 적어도 출력 단자에 결합된다.
NMOS 트랜지스터(N10-3)의 소스 단자는 NMOS 트랜지스터(N10-4)의 드레인 단자에 결합된다. NMOS 트랜지스터(N10-4)의 소스 단자는 기준 전압 공급원(VSS)에 결합된다.
출력 회로(1008)는 인버터(I5)에 결합된 인버터(I4)를 포함한다.
인버터(I4)의 입력 단자는 적어도 노드(mx4)에 결합되고, 신호(S3)를 수신하도록 구성된다. 인버터(I4)의 출력 단자는 적어도 인버터(I5)의 입력 단자, PMOS 트랜지스터(P10-4)의 게이트, NMOS 트랜지스터(N10-4)의 게이트 또는 노드(mx5)에 결합되고, 이들에 반전된 신호(라벨표시되지 않음)를 출력하도록 구성된다.
인버터(I5)의 입력 단자는 적어도 노드(mx5)에 결합되고, 인버터(I4)로부터 반전된 신호를 수신하도록 구성된다. 인버터(I5)의 출력 단자는 출력 신호(Q)를 출력하도록 구성된다.
인버터(I1)의 입력 단자는 신호(CP)를 수신하도록 구성된다. 인버터(I1)의 출력 단자는 신호(CLKB)를 인버터(I2)의 적어도 입력 단자에 출력하도록 구성된다. 일부 실시예들에서, 인버터(I1)의 출력 단자는 적어도 PMOS 트랜지스터(P10-2)의 게이트 단자, NMOS 트랜지스터(N10-3)의 게이트 단자, 전송 게이트(TG1)의 PMOS 트랜지스터의 게이트 단자, 또는 전송 게이트(TG2)의 NMOS 트랜지스터의 게이트 단자에 결합된다.
인버터(I2)의 입력 단자는 신호(CLKB)를 수신하도록 구성되고, 인버터(I2)의 출력 단자는 신호(CLKBB)를 출력하도록 구성된다. 일부 실시예들에서, 인버터(I2)의 출력 단자는 적어도 PMOS 트랜지스터(P10-3)의 게이트 단자, NMOS 트랜지스터(N10-2)의 게이트 단자, 전송 게이트(TG2)의 PMOS 트랜지스터의 게이트 단자, 또는 전송 게이트(TG1)의 NMOS 트랜지스터의 게이트 단자에 결합되고, 이들에 신호(CLKBB)를 출력한다.
인버터(1014)의 입력 단자는 선택 신호(SE)를 수신하도록 구성된다. 일부 실시예들에서, 인버터(1014)의 입력 단자는 멀티플렉서(1002)의 제3 입력 단자에 결합된다. 인버터(1014)의 출력 단자는 반전된 선택 신호(SEB)를 출력하도록 구성된다. 일부 실시예들에서, 인버터(1014)의 출력 단자는 멀티플렉서(1002)의 제3 입력 단자에 결합된다.
도 10b는 일부 실시예들에 따른, 집적 회로(1000B)의 회로도이다.
일부 실시예들에서, 집적 회로(1000B)는 도 10a의 집적 회로(1000A)의 일부분의 실시예이다.
예를 들어, 집적 회로(1000B)는 도 10a로부터의 래치(1004), 래치(1006), 인버터(I1), 및 인버터(I2)의 일부분들을 포함한다.
집적 회로(1000B)는 도 10a로부터의 전송 게이트들(TG1, TG2), NMOS 트랜지스터들(N10-1, N10-2, N10-3), PMOS 트랜지스터들(P10-1, P10-2, P10-3), 및 인버터들(I1, I2, I3)을 포함한다.
전송 게이트(TG1)는 PMOS 트랜지스터(P10-6) 및 NMOS 트랜지스터(N10-6)를 포함한다. 전송 게이트(TG2)는 PMOS 트랜지스터(P10-5) 및 NMOS 트랜지스터(N10-5)를 포함한다. 인버터(I1)는 PMOS 트랜지스터(P10-4) 및 NMOS 트랜지스터(N10-4)를 포함한다. 인버터(I2)는 PMOS 트랜지스터(P10-8) 및 NMOS 트랜지스터(N10-8)를 포함한다. 인버터(I3)는 PMOS 트랜지스터(P10-7) 및 NMOS 트랜지스터(N10-7)를 포함한다.
집적 회로의 레이아웃 설계
도 11a 내지 도 11f는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(1100A)의 도면들이다. 도 11g는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(1100G)의 도면이다. 레이아웃 설계(1100A 또는 1100G)는 도 10b의 집적 회로(1000B) 또는 도 10a의 집적 회로(1000A)의 일부분의 레이아웃도이다.
레이아웃 설계(1100A 또는 1100G)는 도 10b의 적어도 집적 회로(1000B) 또는 도 10a의 집적 회로(1000A)의 일부분과 유사한 집적 회로를 제조하는데 사용될 수 있다. 일부 실시예들에서, 레이아웃 설계(1100A)는 도 12a 및 도 12b의 집적 회로(1200)와 유사한 집적 회로를 제조하는데 사용될 수 있다. 일부 실시예들에서, 레이아웃 설계(1100G)는 도 12c 및 도 12d의 집적 회로(1200')와 유사한 집적 회로를 제조하는데 사용될 수 있다.
도 11a는 레이아웃 설계(1100A)의 도면이다. 설명의 편의를 위해, 도 11b 내지 도 11f의 라벨표시된 엘리먼트들 중 일부는 도 11a에서는 라벨표시되지 않았다. 일부 실시예들에서, 도 11b 내지 도 11f는 도 11a에서 도시되지 않은 추가적인 엘리먼트들을 포함한다. 도 11g는 레이아웃 설계(1100G)의 도면이다. 레이아웃 설계(1100G)는 레이아웃 설계(1100A)의 변형이며, 레이아웃 설계(1100A)의 일부 엘리먼트들을 포함하지 않는다. 설명의 편의를 위해, 도 11b 내지 도 11f의 라벨표시된 엘리먼트들 중 일부는 도 11g에서는 라벨표시되지 않았다. 일부 실시예들에서, 도 11b 내지 도 11f는 도 11g에서 도시되지 않은 추가적인 엘리먼트들을 포함한다.
도 11b 내지 도 11f는 도 11a의 레이아웃 설계(1100A)의 대응 부분(1100B~1100F)의 도면들이며, 설명의 편의를 위해 간략화되었다. 부분(1100B)은 레이아웃 설계(1100A)의 활성(OD) 레벨, POLY1 레벨, 및 MD1 레벨의 도 11a의 레이아웃 설계(1100A)의 하나 이상의 피처를 포함한다. 부분(1100C)은 레이아웃 설계(1100A)의 POLY1 레벨, MD1 레벨, POLY2 레벨, 및 MD2 레벨 간의 도 11a의 레이아웃 설계(1100A)의 하나 이상의 피처를 포함한다. 부분(1100D)은 레이아웃 설계(1100A)의 POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, 및 VD 레벨 간의 도 11a의 레이아웃 설계(1100A)의 하나 이상의 피처를 포함한다. 부분(1100E)은 레이아웃 설계(1100A)의 POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, VD 레벨, 및 M0 레벨 간의 도 11a의 레이아웃 설계(1100A)의 하나 이상의 피처를 포함한다. 부분(1100F)은 레이아웃 설계(1100A)의 POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, VD 레벨, 및 M0 레벨의 도 11a의 레이아웃 설계(1100A)의 하나 이상의 피처를 포함한다.
일부 실시예들에서, 레이아웃 설계(1100A)는 도 8의 레이아웃 설계(800)의 일부분들과 유사한 영역(1101a)을 포함하고, 이에 따라 간략화를 위해 유사한 상세한 설명은 생략되고, 영역(1101a)에서 일부 유사한 엘리먼트들의 라벨표시가 또한 설명의 용이화를 위해 생략된다.
레이아웃 설계(1100A)는 제2 방향(Y)으로 높이(H2)를 갖는다. 일부 실시예들에서, 높이(H2)는 적어도 레이아웃 설계(200, 500, 또는 800)(도 2a~도 2c, 도 5, 또는 도 8)의 높이(H1)와는 상이하다. 일부 실시예들에서, 높이(H2)는 높이(H1)의 2배와 동일하다. 일부 실시예들에서, 레이아웃 설계(1100)의 높이(H2)는 이중 높이 표준 셀이라고 지칭된다.
레이아웃 설계(1100A)는 활성 영역 레이아웃 패턴들의 세트(1102), 게이트 레이아웃 패턴들의 세트(1104), 금속 오버 확산 레이아웃 패턴들의 세트(1110, 1112), 절연층 레이아웃 패턴들의 세트(1114, 1116), 금속 오버 확산 레이아웃 패턴들의 세트(1120), 게이트 레이아웃 패턴들의 세트(1122), 전력 레일 레이아웃 패턴들의 세트(1142), 도전성 피처 레이아웃 패턴들의 세트(1140, 1144), 및 비아 레이아웃 패턴들의 세트(1150, 1160)를 포함한다.
레이아웃 설계(1100A)는 레이아웃 설계(800)(도 8)의 변형이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1100A)는 레이아웃 설계(800)의 엘리먼트들과 유사한 엘리먼트들을 포함하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 8의 레이아웃 설계(800)와 비교하여, 활성 영역 레이아웃 패턴들의 세트(1102)는 활성 영역들의 세트(902)를 대체하고, 게이트 레이아웃 패턴들의 세트(1104)는 게이트 레이아웃 패턴들의 세트(804)를 대체하고, 금속 오버 확산 레이아웃 패턴들의 세트(1110)는 금속 오버 확산 레이아웃 패턴들의 세트(810)를 대체하고, 절연층 레이아웃 패턴들의 세트(1114)는 절연층 레이아웃 패턴들의 세트(514)를 대체하고, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 금속 오버 확산 레이아웃 패턴들의 세트(820)를 대체하고, 도전성 피처 레이아웃 패턴들의 세트(1140)는 도전성 피처 레이아웃 패턴들의 세트(840)를 대체하며, 비아 레이아웃 패턴들의 세트(1150)는 비아 레이아웃 패턴들의 세트(850)를 대체한다.
활성 영역 레이아웃 패턴들의 세트(1102)는 활성 영역들의 세트(902)와 유사하고, 게이트 레이아웃 패턴들의 세트(1104 또는 1122)는 게이트 레이아웃 패턴들의 세트(804)와 유사하고, 금속 오버 확산 레이아웃 패턴들의 세트(1110)는 금속 오버 확산 레이아웃 패턴들의 세트(810)와 유사하고, 절연층 레이아웃 패턴들의 세트(1114 또는 1116)는 절연층 레이아웃 패턴들의 세트(514)와 유사하고, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 금속 오버 확산 레이아웃 패턴들의 세트(820)와 유사하고, 도전성 피처 레이아웃 패턴들의 세트(1140)는 도전성 피처 레이아웃 패턴들의 세트(840)와 유사하고, 비아 레이아웃 패턴들의 세트(1150 또는 1160)는 비아 레이아웃 패턴들의 세트(850)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 8의 레이아웃 설계(800)와 비교하여, 레이아웃 설계(1100A)는 금속 오버 확산 레이아웃 패턴들의 세트(1112), 절연층 레이아웃 패턴들의 세트(1116), 게이트 레이아웃 패턴들의 세트(1122), 도전성 피처 레이아웃 패턴들의 세트(1144), 및 비아 레이아웃 패턴들의 세트(1160)를 더 포함한다.
일부 실시예들에서, 영역(1101b)에서의 항목들은 영역(1101a)에서의 대응하는 항목들과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 예를 들어, 일부 실시예들에서, 영역(1101b)에서의 금속 오버 확산 레이아웃 패턴들의 세트(1112)는 영역(1101a)에서의 금속 오버 확산 레이아웃 패턴들의 세트(810)와 유사하며, 영역(1101b)에서의 도전성 피처 레이아웃 패턴들의 세트(1144)는 영역(1101a)에서의 도전성 피처 레이아웃 패턴들의 세트(1140)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
활성 영역 레이아웃 패턴들의 세트(1102)는 활성 영역 레이아웃 패턴들(202a, 202b, 1102a, 1102b)를 포함한다. 활성 영역 레이아웃 패턴들의 세트(1102)는 집적 회로(900)의 대응하는 활성 영역들의 세트(1202)(도 9)를 제조하는데 사용될 수 있다.
활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴들(1102a, 1102b)은 활성 영역 레이아웃 패턴들의 세트(1102)의 대응하는 활성 영역 레이아웃 패턴들(202a, 202b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴(1102a, 1102b)은 집적 회로(1200~1200')의 활성 영역들의 세트(1202)(도 12a 내지 도 12d)의 대응하는 활성 영역들(1202a, 1202b)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴(202a)은 집적 회로(1000B)(도 10b)의 영역(1001a)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용될 수 있고, 활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴(202b)은 집적 회로(1000B)(도 10b)의 영역(1001a)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용될 수 있고, 활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴(1102b)은 집적 회로(1000B)(도 10b)의 영역(1001b)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용될 수 있고, 활성 영역 레이아웃 패턴들의 세트(1102)의 활성 영역 레이아웃 패턴(1102a)은 집적 회로(1000B)(도 10b)의 영역(1001b)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용될 수 있다.
게이트 레이아웃 패턴들의 세트(1104)는 게이트 레이아웃 패턴들(1104a, 1104b, 1104c, 1104d, 1104e)을 포함한다. 레이아웃 설계(1100A) 및 집적 회로(1200~1200')의 게이트 레이아웃 패턴들의 세트(1104)는 20의 CPP를 갖는다. 예를 들어, 영역(1001a)은 10의 CPP를 갖고, 영역(1001b)은 10의 CPP를 가져서, 총 20의 CPP를 갖는 레이아웃 설계(1100A 또는 1100G)를 초래시킨다. 게이트 레이아웃 패턴들의 세트(1104)는 집적 회로(1200~1200')의 대응하는 게이트들의 세트(1204)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1104)의 게이트 레이아웃 패턴들(1104a, 1104b, 1104c, 1104d, 1104e)은 집적 회로(1200~1200')의 게이트들의 세트(1204)(도 12a 내지 도 12d)의 대응하는 게이트들(1204a, 1204b, 1204c(라벨표시되지 않음), 1204d, 1204e(도시되지 않음))을 제조하는데 사용될 수 있다. 게이트 레이아웃 패턴들(1104a, 1104b, 1104c, 1104d, 1104e)은 게이트 레이아웃 패턴들(504b, 504c, 504d, 804e, 804f)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 게이트 레이아웃 패턴(1104a)은 게이트 레이아웃 패턴들(1104a1, 1104a2, 1104a3)을 포함한다. 일부 실시예들에서, 게이트 레이아웃 패턴(1104b)은 게이트 레이아웃 패턴들(1104b1, 1104b2, 1104b3)을 포함한다. 일부 실시예들에서, 게이트 레이아웃 패턴(1104c)은 게이트 레이아웃 패턴들(1104c1, 1104c2)을 포함한다. 일부 실시예들에서, 게이트 레이아웃 패턴(1104d)은 게이트 레이아웃 패턴들(1104d1, 1104d2)을 포함한다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1104)의 게이트 레이아웃 패턴들(1104a1, 1104a2, 1104a3, 1104b1, 1104b2, 1104b3, 1104c1, 1104c2, 1104d1, 1104d2)은 집적 회로(1200A~1200D)의 게이트들의 세트(1204)의 대응하는 게이트들(1204a1, 1204a2, 1204a3, 1204b1, 1204b2, 1204b3, 1204c1, 1204c2, 1204d1, 1204d2)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 레이아웃 패턴(1100A)은 분리된 부분들을 각각 갖는 게이트 레이아웃 패턴들(1104a, 1104b, 1104c, 1104d, 1104e)을 도시하지만, 게이트 레이아웃 패턴들(1104a, 1104b, 1104c, 1104d, 1104e) 각각은 제2 방향(Y)으로 연속적이며, 불연속적인 부분은 집적 회로(1200~1200')(도 12a 내지 도 12d)의 게이트들의 세트(1204)의 제조 동안에 제거되는 게이트들의 세트(1204)의 대응 게이트 부분들을 식별하는 컷 폴리 레이아웃 패턴들(간략화를 위해 도시되지도 않고 설명되지도 않는다)을 나타낸다.
일부 실시예들에서, 게이트 레이아웃 패턴(1104a)은 도 10b의 PMOS 트랜지스터(P10-5), NMOS 트랜지스터(N10-5), NMOS 트랜지스터(N10-3), 및 PMOS 트랜지스터(P10-3)의 게이트 단자들을 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(1104b)은 도 10b의 PMOS 트랜지스터(P10-6), NMOS 트랜지스터(N10-6), NMOS 트랜지스터(N10-2), 및 PMOS 트랜지스터(P10-2)의 게이트 단자를 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(1104c)은 도 10b의 PMOS 트랜지스터(P10-7), NMOS 트랜지스터(N10-7), NMOS 트랜지스터(N10-1), 및 PMOS 트랜지스터(P10-1)의 게이트 단자들을 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(1104d)은 도 10b의 PMOS 트랜지스터(P10-4), NMOS 트랜지스터(N10-4), PMOS 트랜지스터(P10-8), 및 NMOS 트랜지스터(N10-8)의 게이트 단자들을 제조하는데 사용될 수 있다. 게이트 레이아웃 패턴들의 세트(1104)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
금속 오버 확산 레이아웃 패턴들의 세트(1110 또는 1112)는 집적 회로(1200~1200')의 대응하는 콘택트들의 세트(1210 또는 1212)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들의 세트(1110)는 금속 오버 확산 레이아웃 패턴들(1110a,...,1110i)을 포함한다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1110)의 금속 오버 확산 레이아웃 패턴들(1110a,...,1110i)은 집적 회로(1200~1200')의 콘택트들의 세트(1210)(도 12a 내지 도 12d)의 대응하는 콘택트들(1210a,...,1210i)을 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들의 세트(1112)는 금속 오버 확산 레이아웃 패턴들(1112a,...,1112h)을 포함한다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1112)의 금속 오버 확산 레이아웃 패턴들(1112a,...,1112h)은 집적 회로(1200~1200')의 콘택트들의 세트(1212)(도 12a 내지 도 12d)의 대응하는 콘택트들(1212a,...,1212h)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1110)의 적어도 하나의 금속 오버 확산 레이아웃 패턴(1110a,...,1110i) 또는 금속 오버 확산 레이아웃 패턴들의 세트(1112)의 적어도 하나의 금속 오버 확산 레이아웃 패턴(1112a,...,1112h)은 도 8의 금속 오버 확산 레이아웃 패턴들의 세트(810)의 적어도 하나의 대응하는 금속 오버 확산 레이아웃 패턴과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 8과 비교하여, 금속 오버 확산 레이아웃 패턴(1110a)은 활성 영역 레이아웃 패턴들(202a, 202b)을 가로질러 연장된다. 마찬가지로, 금속 오버 확산 레이아웃 패턴들(1112b, 1112e) 각각은 활성 영역 레이아웃 패턴들(1102a, 1102b)을 가로질러 연장된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1110)의 금속 오버 확산 레이아웃 패턴들(1110b,…,1110i)은 규칙적인 레이아웃 패턴을 갖는다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1112)의 금속 오버 확산 레이아웃 패턴들(1112b, 1112c, 1112d, 1112f, 1112g, 1112h)은 규칙적인 레이아웃 패턴을 갖는다.
금속 오버 확산 레이아웃 패턴들의 세트(1110, 1112)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
절연층 레이아웃 패턴들의 세트(1114)는 적어도 절연층 레이아웃 패턴(1114a, 1114b, 1114c, 또는 1114d)을 포함한다. 절연층 레이아웃 패턴들의 세트(1114)는 집적 회로(1200~1200')의 대응하는 절연층들의 세트(1214)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1114)의 절연층 레이아웃 패턴들(1114a, 1114b, 1114c, 1114d)은 집적 회로(1200~1200')의 절연층들의 세트(1214)(도 12a 내지 도 12d)의 대응하는 절연층들(1214a, 1214b, 1214c, 1214d)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 절연층 레이아웃 패턴(1114a, 1114b, 1114c, 또는 1114d)은 도 5 또는 도 8의 절연층 레이아웃 패턴들의 세트(514)의 절연층 레이아웃 패턴(514a)의 변형이며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1114a)은 금속 오버 확산 레이아웃 패턴(1112e)의 일부분 및 활성 영역 레이아웃 패턴(1102a)과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114a)은 금속 오버 확산 레이아웃 패턴(1120b)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114a)은 금속 오버 확산 레이아웃 패턴(1120b)의 일부분이 금속 오버 확산 레이아웃 패턴(1112e)의 일부분과 오버랩되는 곳에 위치된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1114b)은 금속 오버 확산 레이아웃 패턴들(1110d, 1110h) 및 활성 영역 레이아웃 패턴들(202a, 202b)과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114b)은 금속 오버 확산 레이아웃 패턴(1120f)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114b)은 금속 오버 확산 레이아웃 패턴(1120f)의 일부분이 금속 오버 확산 레이아웃 패턴들(1110d, 1110h)과 오버랩되는 곳에 위치된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1114c)은 금속 오버 확산 레이아웃 패턴(1112b)의 일부분 및 활성 영역 레이아웃 패턴(1102a)과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114c)은 금속 오버 확산 레이아웃 패턴(1120h)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114c)은 금속 오버 확산 레이아웃 패턴(1120h)의 일부분이 금속 오버 확산 레이아웃 패턴(1112b)의 일부분과 오버랩되는 곳에 위치된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1114d)은 금속 오버 확산 레이아웃 패턴들(1112a, 1112f, 1110a) 및 활성 영역 레이아웃 패턴들(202a, 1202a, 1202b)과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114d)은 금속 오버 확산 레이아웃 패턴(1120i)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1114d)은 금속 오버 확산 레이아웃 패턴(1120i)의 일부분이 금속 오버 확산 레이아웃 패턴들(1112a, 1112f, 1110a)과 오버랩되는 곳에 위치된다.
절연층 레이아웃 패턴들의 세트(1114)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
절연층 레이아웃 패턴들의 세트(1116)는 적어도 절연층 레이아웃 패턴(1116a, 또는 1116b)을 포함한다. 절연층 레이아웃 패턴들의 세트(1116)는 제2 방향(Y)으로 연장된다. 절연층 레이아웃 패턴들의 세트(1116)의 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 절연층 레이아웃 패턴들의 세트(1116)의 인접한 레이아웃 패턴으로부터 분리된다.
절연층 레이아웃 패턴들의 세트(1116)의 레이아웃 패턴들 중 적어도 하나는 게이트 레이아웃 패턴들의 세트(1104)와 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)의 레이아웃 패턴들 중 적어도 하나는 게이트 레이아웃 패턴들의 세트(1104) 및 활성 영역 레이아웃 패턴들의 세트(1102)와 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)의 레이아웃 패턴들 중 적어도 하나는 게이트 레이아웃 패턴들의 세트(1104)의 레이아웃 패턴들 중 적어도 하나 위에 있다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)의 레이아웃 패턴들 중 적어도 하나는 게이트 레이아웃 패턴들의 세트(1122)의 레이아웃 패턴들 중 적어도 하나 아래에 있다.
일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)는 제2 레이아웃 레벨의 제1 부분과 제3 레이아웃 레벨 사이에 위치된다. 일부 실시예들에서, 제3 레이아웃 레벨은 레이아웃 설계들(200, 500, 800, 1100A 또는 1100G)(도 2a~도 2c, 도 5, 도 8, 도 11a~도 11g), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a~도 12d) 중 하나 이상의 것의 POLY2 레벨에 대응한다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)는 POLY2 레벨과 POLY1 레벨 사이에 위치된다. 일부 실시예들에서, POLY2 레벨은 POLY1 레벨 또는 MD1 레벨 위에 있다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)는 POLY2 부분과 POLY1 부분 사이에 위치된다.
절연층 레이아웃 패턴들의 세트(1116)는 집적 회로(1200~1200')의 대응하는 절연층들의 세트(1216)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)의 절연층 레이아웃 패턴들(1116a, 1116b)은 집적 회로(1200~1200')의 절연층들의 세트(1216)(도 12a 내지 도 12d)의 대응하는 절연층들(1216a, 1216b)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 절연층 레이아웃 패턴들의 세트(1116)가 게이트 레이아웃 패턴들의 세트(1104) 위에 위치하고, 절연층 레이아웃 패턴들의 세트(1114)가 금속 오버 확산 레이아웃 패턴들의 세트(1110) 위에 위치하더라도, 절연층 레이아웃 패턴들의 세트(1116)의 절연층 레이아웃 패턴들 중 하나 이상은 도 5, 도 8, 또는 도 11의 절연층 레이아웃 패턴들의 세트(514 또는 1114)의 절연층 레이아웃 패턴들 중 하나 이상과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1116a)은 게이트 레이아웃 패턴(1104b)의 일부분(예를 들어, 게이트 레이아웃 패턴(1104b2))과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1116a)은 게이트 레이아웃 패턴(1122g)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1116a)은 게이트 레이아웃 패턴(1122g)의 일부분이 게이트 레이아웃 패턴(1104b2)과 오버랩되는 곳에 위치된다.
일부 실시예들에서, 절연층 레이아웃 패턴(1116b)은 게이트 레이아웃 패턴(1104a)의 일부분(예를 들어, 게이트 레이아웃 패턴(1104a2))과 오버랩된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1116b)은 게이트 레이아웃 패턴(1122h)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층 레이아웃 패턴(1116b)은 게이트 레이아웃 패턴(1122h)의 일부분이 게이트 레이아웃 패턴(1104a2)과 오버랩되는 곳에 위치된다.
절연층 레이아웃 패턴들의 세트(1116)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
금속 오버 확산 레이아웃 패턴들의 세트(1120)는 적어도 금속 오버 확산 레이아웃 패턴(1120a, 1120b,…,1120i, 또는 1120j)을 포함한다.
금속 오버 확산 레이아웃 패턴들의 세트(1120)는 집적 회로(1200~1200')의 대응하는 콘택트들의 세트(1220)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144) 아래에 있다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 금속 오버 확산 레이아웃 패턴들의 세트(1110, 1112) 또는 절연층 레이아웃 패턴들의 세트(1114) 위에 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)의 금속 오버 확산 레이아웃 패턴들(1120a, 1120b,...,1120j)은 집적 회로(1200~1200')의 콘택트들의 세트(1220)(도 12a 내지 도 12d)의 대응하는 콘택트들(1220a, 1220b,...,1220j)을 제조하는데 사용될 수 있다. 도 12a와 도 12b에서는 콘택트들의 세트(1220)의 콘택트들(1220b, 1220i)이 도시되어 있고, 콘택트들의 세트(1220) 내의 나머지 콘택트들은 설명의 편의를 위해 도시되지 않았다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트의 금속 오버 확산 레이아웃 패턴들(1120b, 1120f, 1120i) 또는 금속 오버 확산 레이아웃 패턴들(1120b, 1120f, 1120i)과 유사한 다른 레이아웃 패턴들을 "MD 플라이어 레이아웃 패턴들"이라고 칭하는데, 그 이유는 이들 레이아웃 패턴들은 적어도 MD1 레벨 내의 금속 오버 확산 레이아웃 패턴들의 쌍과 오버랩되거나 또는 그 위에서 연장되기 때문이다. 예를 들어, 금속 오버 확산 레이아웃 패턴(1120b)은 금속 오버 확산 레이아웃 패턴들(1110e, 1110i, 1112e)과 오버랩된다. 마찬가지로, 금속 오버 확산 레이아웃 패턴들의 세트(1120)의 금속 오버 확산 레이아웃 패턴(1120f)은 금속 오버 확산 레이아웃 패턴들(1110c, 1110g, 1112c, 1112g) 및 절연층 레이아웃 패턴(1114b)과 오버랩된다. 마찬가지로, 금속 오버 확산 레이아웃 패턴들의 세트(1120)의 금속 오버 확산 레이아웃 패턴(1120i)은 금속 오버 확산 레이아웃 패턴들(1110a, 1112a, 1112f)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 영역(1101a)과 영역(1101b) 간에 추가적인 라우팅 리소스들을 제공하도록 구성된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)는 레이아웃 설계(1100A)의 중앙 부분(라벨표시되지 않음)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120b, 1120i)은 레이아웃 설계(1100A)의 중앙 부분(라벨표시되지 않음)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120b, 1120i)은 영역(1101a)과 영역(1101b) 사이에서 연장된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)의 하나 이상의 금속 오버 확산 레이아웃 패턴들은 도 5 또는 도 8의 금속 오버 확산 레이아웃 패턴(220c, 520a, 820a, 820d)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(1120b)은 활성 영역 레이아웃 패턴들(202a, 202b, 1102a)과 오버랩되고, 금속 오버 확산 레이아웃 패턴들(1110e, 1110i, 1112e)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120b)의 일부분은 절연층 레이아웃 패턴(1114a)과 오버랩된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(1120i)은 활성 영역 레이아웃 패턴들(202b, 1102b, 1102a)과 오버랩되고, 금속 오버 확산 레이아웃 패턴들(1110a, 1112a, 1112f)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120i)의 일부분은 절연층 레이아웃 패턴(1114d)과 오버랩된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(1120f)은 활성 영역 레이아웃 패턴들(202a, 202b, 1102b, 1102a)과 오버랩되고, 금속 오버 확산 레이아웃 패턴들(1110c, 1110g, 1112c, 1112g)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120i)의 일부분은 절연층 레이아웃 패턴(1114b)과 오버랩된다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴(1120h)은 활성 영역 레이아웃 패턴들(202a, 202b, 1102a)과 오버랩되고, 금속 오버 확산 레이아웃 패턴들(1110b, 1110f, 1112b)과 오버랩된다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들(1120i)의 일부분은 절연층 레이아웃 패턴(1114c)과 오버랩된다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110i) 또는 금속 오버 확산 레이아웃 패턴(1120b)의 일부분은 도 10b의 PMOS 트랜지스터(P10-4)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110e) 또는 금속 오버 확산 레이아웃 패턴(1120b)의 일부분은 도 10b의 NMOS 트랜지스터(N10-4)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110h)은 도 10b의 PMOS 트랜지스터(P10-4)의 소스 단자 또는 PMOS 트랜지스터(P10-1)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110d)은 도 10b의 NMOS 트랜지스터(N10-4)의 소스 단자 또는 NMOS 트랜지스터(N10-1)의 소스 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110g)은 도 10b의 PMOS 트랜지스터(P10-2)의 소스 단자 또는 PMOS 트랜지스터(P10-1)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110c)은 도 10b의 NMOS 트랜지스터(N10-2)의 소스 단자 또는 NMOS 트랜지스터(N10-1)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110f)은 도 10b의 PMOS 트랜지스터(P10-2)의 드레인 단자 또는 PMOS 트랜지스터(P10-5)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110b)은 도 10b의 NMOS 트랜지스터(N10-2)의 드레인 단자 또는 NMOS 트랜지스터(N10-5)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1110a)은 도 10b의 PMOS 트랜지스터(P10-5)의 소스 단자 및 NMOS 트랜지스터(N10-5)의 소스 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112f)은 도 10b의 PMOS 트랜지스터(P10-3)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112a)은 도 10b의 NMOS 트랜지스터(N10-3)의 소스 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112b)은 적어도 도 10b의 PMOS 트랜지스터(P10-6)의 드레인 단자, PMOS 트랜지스터(P10-3)의 드레인 단자, NMOS 트랜지스터(N10-6)의 드레인 단자, 또는 NMOS 트랜지스터(N10-3)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112g)은 도 10b의 PMOS 트랜지스터(P10-6)의 소스 단자 또는 PMOS 트랜지스터(P10-7)의 소스 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112c)은 도 10b의 NMOS 트랜지스터(N10-6)의 소스 단자 또는 NMOS 트랜지스터(N10-7)의 소스 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112h)은 도 10b의 PMOS 트랜지스터(P10-8)의 드레인 단자 또는 PMOS 트랜지스터(P10-7)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112d)은 도 10b의 NMOS 트랜지스터(N10-8)의 드레인 단자 또는 NMOS 트랜지스터(N10-7)의 드레인 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴(1112e)은 도 10b의 PMOS 트랜지스터(P10-8)의 소스 단자 및 NMOS 트랜지스터(N10-8)의 소스 단자를 제조하는데 사용될 수 있다.
금속 오버 확산 레이아웃 패턴들의 세트(1120)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
게이트 레이아웃 패턴들의 세트(1122)는 제2 방향(Y)으로 연장된다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122) 중 적어도 하나는 게이트 레이아웃 패턴들의 세트(1104), 활성 영역 레이아웃 패턴들의 세트(1102), 또는 절연층 레이아웃 패턴들의 세트(1116)의 일부분과 오버랩된다. 게이트 레이아웃 패턴들의 세트(1122)의 레이아웃 패턴들은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 게이트 레이아웃 패턴들의 세트(1122)의 인접한 레이아웃 패턴으로부터 분리된다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)는 적어도 게이트 레이아웃 패턴들의 세트(1104) 또는 절연층 레이아웃 패턴들의 세트(1116) 상에 위치된다. 게이트 레이아웃 패턴들의 세트(1122)는 제3 레이아웃 레벨 상에 위치된다. 일부 실시예들에서, 제3 레이아웃 레벨은 레이아웃 설계들(200, 500, 800, 1100A 또는 1100G)(도 2a~도 2c, 도 5, 도 8, 도 11a~도 11g), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a~도 12d) 중 하나 이상의 것의 제2 폴리(POLY2) 레벨에 대응한다. 일부 실시예들에서, POLY2 레벨은 POLY1 레벨 또는 MD1 레벨 위에 있다. 일부 실시예들에서, 제3 레이아웃 레벨은 제2 레이아웃 레벨의 제1 부분(POLY1) 또는 제2 레이아웃 레벨의 제2 부분(MD1) 위에 있다. 일부 실시예들에서, POLY2 레벨은 MD2 레벨과 동일한 레벨 상에 있다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)는 도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144) 아래에 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)는 게이트 레이아웃 패턴들의 세트(1104) 또는 절연층 레이아웃 패턴들의 세트(1116) 위에 위치된다.
게이트 레이아웃 패턴들의 세트(1122)는 적어도 게이트 레이아웃 패턴(1122a, 1122b,…, 1122i, 또는 1122j)을 포함한다.
게이트 레이아웃 패턴들의 세트(1122)는 집적 회로(1200~1200')의 대응하는 게이트들의 세트(1222)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)의 게이트 레이아웃 패턴들(1122a, 1122b,…, 1122j)은 집적 회로(1200~1200')의 게이트들의 세트(1222)(도 12a 내지 도 12d)의 대응하는 게이트들(1222a, 1222b,…, 1222j)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트의 게이트 레이아웃 패턴들(1122g, 1122h) 또는 게이트 레이아웃 패턴들(1122g, 1122h)과 유사한 다른 레이아웃 패턴들을 "폴리 플라이어 레이아웃 패턴들"이라고 칭하는데, 그 이유는 이들 레이아웃 패턴들은 게이트 레이아웃 패턴들의 세트(1104)의 게이트 레이아웃 패턴의 적어도 일부분 및 절연층 레이아웃 패턴들의 세트(1116)의 절연층 레이아웃 패턴의 일부분과 오버랩되거나 또는 그 위에서 연장되기 때문이다. 예를 들어, 게이트 레이아웃 패턴(1122g)은 절연층 레이아웃 패턴(1116a) 및 게이트 레이아웃 패턴(1104b)의 일부분들(예를 들어, 게이트 레이아웃 패턴(1104b1) 및 게이트 레이아웃 패턴(1104b2)의 일부분들)과 오버랩된다. 마찬가지로, 게이트 레이아웃 패턴(1122h)은 절연층 레이아웃 패턴(1116b) 및 게이트 레이아웃 패턴(1104a)의 일부분들(예를 들어, 게이트 레이아웃 패턴(1104a2) 및 게이트 레이아웃 패턴(1104a3)의 일부분들)과 오버랩된다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)가 게이트 레이아웃 패턴들의 세트(1104) 위에 위치하고, 금속 오버 확산 레이아웃 패턴들의 세트(1120)가 금속 오버 확산 레이아웃 패턴들의 세트(1110) 위에 위치하더라도, 게이트 레이아웃 패턴들의 세트(1122)의 게이트 레이아웃 패턴들 중 하나 이상은 도 2a~도 2c, 도 5, 도 8, 또는 도 11a~도 11g의 금속 오버 확산 레이아웃 패턴들(220, 520, 820, 1120) 중 하나 이상과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 게이트 레이아웃 패턴(1122g)은 활성 영역 레이아웃 패턴들(202a, 202b)과 오버랩되고, 도전성 피처 레이아웃 패턴들의 세트(1140)와 오버랩된다. 일부 실시예들에서, 게이트 레이아웃 패턴(1122h)은 활성 영역 레이아웃 패턴들(1102a, 1102b)과 오버랩되고, 도전성 피처 레이아웃 패턴들의 세트(1144)와 오버랩된다.
일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122)를 게이트 레이아웃 패턴들의 세트(1104) 및 절연층 레이아웃 패턴들의 세트(1116)와 오버랩되도록 배치함으로써, 게이트 레이아웃 패턴들의 세트(1122)는 제2 방향(Y)으로 추가적인 라우팅 리소스들을 제공하고, 레이아웃 설계(1100)에서 상부 금속화층들(예를 들어, M0, M1 등) 아래에 위치된다. 라우팅 리소스들을 상부 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 상부 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 상부 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 레이아웃 설계(1100A 또는 1100G)를 초래시킬 수 있다.
게이트 레이아웃 패턴들의 세트(1122)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
전력 레일 레이아웃 패턴들의 세트(1142)는 집적 회로(1200~1200')의 대응하는 전력 레일들의 세트(1242)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 전력 레일들의 세트(1242)는 적어도 전력 레일 레이아웃 패턴(1142a, 1142b, 또는 1142c)을 포함한다.
도 8의 레이아웃 설계와 비교하여, 전력 레일 레이아웃 패턴들(1142a, 1142b)은 도 8의 전력 레일 레이아웃 패턴들의 세트(242)의 대응하는 전력 레일 레이아웃 패턴들(242a, 242b)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 마찬가지로, 전력 레일 레이아웃 패턴(1142c)은 도 8의 전력 레일 레이아웃 패턴들의 세트(242)의 전력 레일 레이아웃 패턴들(242b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
전력 레일 레이아웃 패턴(1142a)은 레이아웃 설계(1100A 또는 1100G)의 중간 부분을 가로질러 제1 방향(X)으로 연장된다. 전력 레일 레이아웃 패턴들(1142b, 1142c)은 레이아웃 설계(1100A 또는 1100G)의 대향 가장자리들을 따라 제1 방향(X)으로 연장된다.
일부 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(1142)의 전력 레일 레이아웃 패턴(1142a, 1142b, 1142c)은 집적 회로(1200~1200')의 전력 레일들의 세트(1242)(도 12a 내지 도 12d)의 대응하는 전력 레일들(1242a(도시되지 않음), 1242b(도시되지 않음), 1242c(도시되지 않음))을 제조하는데 사용될 수 있다.
전력 레일 레이아웃 패턴들의 세트(1142)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144)는 집적 회로(1200~1200')의 대응하는 도전성 피처들의 세트(1240 또는 1244)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(1140)는 적어도 도전성 피처 레이아웃 패턴들(1140a, 1140b, 1140c, 또는 1140d)을 포함한다. 도 8의 레이아웃 설계와 비교하여, 도전성 피처 레이아웃 패턴들(1140a, 1140b, 1140c, 1140d)은 도 8의 도전성 피처 레이아웃 패턴들의 세트(840)의 대응하는 도전성 피처 레이아웃 패턴들(840a, 840b 840c, 540d)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(1140)의 도전성 피처 레이아웃 패턴들(1140a, 1140b, 1140c, 1140d)은 집적 회로(1200~1200')의 도전성 피처들의 세트(1240)(도 12a 내지 도 12d)의 대응하는 도전성 피처들(1240a, 1240b(도시되지 않음), 1240c(도시되지 않음), 1240d)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(1144)는 적어도 도전성 피처 레이아웃 패턴들(1144a, 1144b, 1144c, 또는 1144d)을 포함한다. 도 8의 레이아웃 설계와 비교하여, 도전성 피처 레이아웃 패턴들(1144a, 1144b, 1144c, 1144d)은 도 8의 도전성 피처 레이아웃 패턴들의 세트(840)의 대응하는 도전성 피처 레이아웃 패턴들(840a, 840b 840c, 540d)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(1144)의 도전성 피처 레이아웃 패턴들(1144a, 1144b, 1144c, 1144d)은 집적 회로(1200~1200')의 도전성 피처들의 세트(1244)(도 12a 내지 도 12d)의 대응하는 도전성 피처들(1244a, 1244b(도시되지 않음), 1244c, 1244d(도시되지 않음))을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(1150)는 적어도 비아 레이아웃 패턴들(1150a,…, 1150l)을 포함한다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1150)는 VD 레벨에 위치된다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1150)의 적어도 하나의 비아 레이아웃 패턴은 VDT 레벨에 위치된다. 비아 레이아웃 패턴들의 세트(1150)는 집적 회로(1200~1200')의 대응하는 비아들의 세트(1250)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1150)는 도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144)와, 금속 오버 확산 레이아웃 패턴들의 세트(1110) 또는 금속 오버 확산 레이아웃 패턴들의 세트(1120) 사이에 있다.
일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1150)의 비아 레이아웃 패턴들(1150a,…, 1150l)은 집적 회로(1200~1200')의 비아들의 세트(1250)(도 12a 내지 도 12d)의 대응하는 비아들(1250a,…, 1250l)을 제조하는데 사용될 수 있다. 도 12a 내지 도 12d에서는 비아들의 세트(1250)의 비아들(1250a, 1250b, 1250c, 1250j, 1250k)이 도시되어 있고, 비아들의 세트(1250) 내의 나머지 비아들은 설명의 편의를 위해 도시되지 않았다.
도 8의 레이아웃 설계(800)와 비교하여, 비아 레이아웃 패턴들(1150e, 1150f)은 도 8의 대응하는 비아 레이아웃 패턴들(850c, 850e)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 도 8의 레이아웃 설계(800)와 비교하여, 비아 레이아웃 패턴(1150d)은 도 8의 비아 레이아웃 패턴(850e)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 8의 레이아웃 설계(800)와 비교하여, 비아 레이아웃 패턴들(1150a, 1150b, 1150c, 1150g,…, 1150l)은 적어도 도 8의 비아 레이아웃 패턴들(850a)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
비아 레이아웃 패턴(1150a)은 도전성 피처 레이아웃 패턴(1144a)과 금속 오버 확산 레이아웃 패턴(1120a) 사이에 있다. 비아 레이아웃 패턴(1150b)은 도전성 피처 레이아웃 패턴(1144c)과 금속 오버 확산 레이아웃 패턴(1120b) 사이에 있다. 비아 레이아웃 패턴(1150c)은 도전성 피처 레이아웃 패턴(1140d)과 금속 오버 확산 레이아웃 패턴(1120b) 사이에 있다. 비아 레이아웃 패턴(1150j)은 도전성 피처 레이아웃 패턴(1144a)과 금속 오버 확산 레이아웃 패턴(1120i) 사이에 있다. 비아 레이아웃 패턴(1150k)은 도전성 피처 레이아웃 패턴(1140a)과 금속 오버 확산 레이아웃 패턴(1120i) 사이에 있다. 비아 레이아웃 패턴들의 세트(1150) 내의 나머지 비아 레이아웃 패턴들 각각의 위치는 간략화를 위해 설명되지 않는다.
비아 레이아웃 패턴들의 세트(1150)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(1160)는 적어도 비아 레이아웃 패턴들(1160a,…, 1160j)을 포함한다. 비아 레이아웃 패턴들의 세트(1160)는 집적 회로(1200~1200')의 대응하는 비아들의 세트(1260)(도 12a 내지 도 12d)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1160)는 도전성 피처 레이아웃 패턴들의 세트(1140 또는 1144)와, 게이트 레이아웃 패턴들의 세트(1104) 또는 게이트 레이아웃 패턴들의 세트(1122) 사이에 있다.
비아 레이아웃 패턴들의 세트(1160)는 레이아웃 설계들(200, 500, 800, 1100A 또는 1100G)(도 2a~도 2c, 도 5, 도 8, 도 11a~도 11g), 또는 집적 회로(300, 600, 900, 1200~1200')(도 3, 도 6a, 도 9, 또는 도 12a 내지 도 12d) 중 하나 이상의 것의 비아 오버 게이트(via over gate; VG) 레벨 또는 톨 비아 오버 게이트(tall via over gate; VGT) 레벨에 위치한다. 일부 실시예들에서, VG 레벨은 M0 레벨과 POLY2 레벨 사이에 있다. 일부 실시예들에서, VGT 레벨은 M0 레벨과 POLY1 레벨 사이에 있다. 일부 실시예들에서, POLY2 레벨은 POLY1 레벨 또는 MD1 레벨 위에 있다. 일부 실시예들에서, VGT 레벨은 제4 레이아웃 레벨과 제2 레이아웃 레벨의 제1 부분(POLY1) 사이에 있다. 일부 실시예들에서, VG 레벨은 제4 레이아웃 레벨과 제3 레이아웃 레벨(POLY2) 사이에 있다. 다른 레이아웃 레벨들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1160)의 비아 레이아웃 패턴들(1160a,…, 1160j)은 집적 회로(1200~1200')의 비아들의 세트(1260)(도 12a 내지 도 12d)의 대응하는 비아들(1260a,…, 1260j)을 제조하는데 사용될 수 있다. 도 12a 내지 도 12d에서는 비아들의 세트(1260)의 비아들(1260a, 1260e, 1260f, 1260g, 1260h, 1260i, 1260j)이 도시되어 있고, 비아들의 세트(1260) 내의 나머지 비아들은 설명의 편의를 위해 도시되지 않는다.
비아 레이아웃 패턴(1160a)은 도전성 피처 레이아웃 패턴(1144c)과 게이트 레이아웃 패턴(1122d) 사이에 있다. 비아 레이아웃 패턴(1160e)은 도전성 피처 레이아웃 패턴(1144a)과 게이트 레이아웃 패턴(1122e) 사이에 있다. 비아 레이아웃 패턴(1160f)은 도전성 피처 레이아웃 패턴(1140a)과 게이트 레이아웃 패턴(1122f) 사이에 있다. 비아 레이아웃 패턴(1160g)은 도전성 피처 레이아웃 패턴(1144a)과 게이트 레이아웃 패턴(1122g) 사이에 있다. 비아 레이아웃 패턴(1160h)은 도전성 피처 레이아웃 패턴(1140a)과 게이트 레이아웃 패턴(1122h) 사이에 있다. 비아 레이아웃 패턴(1160i)은 도전성 피처 레이아웃 패턴(1144a)과 게이트 레이아웃 패턴(1122i) 사이에 있다. 비아 레이아웃 패턴(1160j)은 도전성 피처 레이아웃 패턴(1140d)과 게이트 레이아웃 패턴(1122j) 사이에 있다. 비아 레이아웃 패턴들의 세트(1160) 내의 나머지 비아 레이아웃 패턴들 각각의 위치는 간략화를 위해 설명되지 않는다.
비아 레이아웃 패턴들의 세트(1160)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
도 11g는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계(1100G)의 도면이다.
도 11g의 레이아웃 설계(1100G)는 레이아웃 설계(1100A)(도 11a~도 11f)의 변형이다. 도 11a 내지 도 11f의 레이아웃 설계(1100A)와 비교하여, 도 11g의 레이아웃 설계(1100G)는 VGT, VDT, VG, 또는 VD 레벨 상에 위치된 적어도 비아 레이아웃 패턴들을 포함한다.
도 11a 내지 도 11f의 레이아웃 설계(1100A)와 비교하여, 레이아웃 설계(1100G)의 금속 오버 확산 레이아웃 패턴들의 세트(1120')는 금속 오버 확산 레이아웃 패턴들의 세트(1120)를 대체하고, 레이아웃 설계(1100G)의 게이트 레이아웃 패턴들의 세트(1122')는 게이트 레이아웃 패턴들의 세트(1122)를 대체하고, 레이아웃 설계(1100G)의 비아 레이아웃 패턴들의 세트(1150')는 비아 레이아웃 패턴들의 세트(1150)를 대체하며, 레이아웃 설계(1100G)의 비아 레이아웃 패턴들의 세트(1160')는 비아 레이아웃 패턴들의 세트(1160)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 11a 내지 도 11f의 금속 오버 확산 레이아웃 패턴들의 세트(1120)와 비교하여, 금속 오버 확산 레이아웃 패턴들의 세트(1120')는 금속 오버 확산 레이아웃 패턴들(1120a, 1120c, 1120d, 1120e, 1120g, 1120j)을 포함하지 않는다. 일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(1120)의 금속 오버 확산 레이아웃 패턴들(1120b, 1120f, 1120h, 1120i)은 집적 회로(1200~1200')의 콘택트들의 세트(1220')(도 12a 내지 도 12d)의 대응하는 콘택트들(1220b, 1220f, 1220h, 1220i)을 제조하는데 사용될 수 있다. 금속 오버 확산 레이아웃 패턴들의 세트(1120')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
도 11a 내지 도 11f의 게이트 레이아웃 패턴들의 세트(1122)와 비교하여, 게이트 레이아웃 패턴들의 세트(1122')는 게이트 레이아웃 패턴들(1122a, 1122b, 1122c, 1122d, 1122e, 1122f, 1122i, 1122j)을 포함하지 않는다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(1122')의 게이트 레이아웃 패턴들(1122g, 1122h)은 집적 회로(1200~1200')의 게이트들의 세트(1222')(도 12a 내지 도 12d)의 대응하는 게이트들(1222g, 1222h)을 제조하는데 사용될 수 있다. 게이트 레이아웃 패턴들의 세트(1122')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(1150')는 적어도 비아 레이아웃 패턴들(1150a',…, 1150k, 또는 1150l)을 포함한다. 레이아웃 설계(1100A)와 비교하여, 비아 레이아웃 패턴(1150a')은 도 11a 내지 도 11f의 비아 레이아웃 패턴(1150a)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1150')의 비아 레이아웃 패턴들(1150a',…, 1150l)은 집적 회로(1200~1200')의 비아들의 세트(1250')(도 12a 내지 도 12d)의 대응하는 비아들(1250a',…, 1250l)을 제조하는데 사용될 수 있다.
비아 레이아웃 패턴(1150a')은 도전성 피처 레이아웃 패턴(1144a)과 금속 오버 확산 레이아웃 패턴(1112e) 사이에 있다. 일부 실시예들에서, 비아 레이아웃 패턴(1150a')은 VDT 레벨에 위치된다. 비아 레이아웃 패턴들의 세트(1150')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(1160')는 적어도 비아 레이아웃 패턴들(1160a', 1160b, …, 1160e', 1160f', 1160g, 1160h, 1160i', 또는 1160j')을 포함한다. 레이아웃 설계(1100A)와 비교하여, 비아 레이아웃 패턴들(1160a', 1160e', 1160f', 1160i', 1160j')은 도 11a 내지 도 11f의 대응하는 비아 레이아웃 패턴들(1160a, 1160e, 1160f, 1160i, 1160j)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(1160')의 비아 레이아웃 패턴들(160a', 1160b, …, 1160e', 1160f', 1160g, 1160h, 1160i', 또는 1160j')은 집적 회로(1200~1200')의 비아들의 세트(1260')(도 12a 내지 도 12d)의 대응하는 비아들(1260a', 1260b, …, 1260e', 1260f', 1260g, 1260h, 1260i', 또는 1260j')을 제조하는데 사용될 수 있다.
비아 레이아웃 패턴(1160a')은 도전성 피처 레이아웃 패턴(1244c)과 게이트 레이아웃 패턴(1104d2) 사이에 있다. 비아 레이아웃 패턴(1160e')은 도전성 피처 레이아웃 패턴(1144a)과 게이트 레이아웃 패턴(1104b3) 사이에 있다. 비아 레이아웃 패턴(1160f')은 도전성 피처 레이아웃 패턴(1144c)과 게이트 레이아웃 패턴(1104b2) 사이에 있다. 비아 레이아웃 패턴(1160i')은 도전성 피처 레이아웃 패턴(1140a)과 게이트 레이아웃 패턴(1104a2) 사이에 있다. 비아 레이아웃 패턴(1160j')은 도전성 피처 레이아웃 패턴(1140d)과 게이트 레이아웃 패턴(1104a1) 사이에 있다.
일부 실시예들에서, 적어도 비아 레이아웃 패턴들(1160a', 1160e', 1160f', 1160i', 또는 1160j')은 VGT 레벨에 위치된다. 비아 레이아웃 패턴들의 세트(1160')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 1120, 1120'), 절연층 레이아웃 패턴들의 세트(514, 1114, 또는 1116), 또는 게이트 레이아웃 패턴들의 세트(1122 또는 1122') 중 하나 이상을 사용함으로써, 레이아웃 설계들(200, 500, 800, 1100A, 1100G) 각각에 대해 추가적인 라우팅 리소스들이 제2 방향(Y)으로 제공되고 다른 금속화 레벨들(예컨대, M0, M1 등) 아래에 위치된다. 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어, 다른 접근법들보다 더 작은 면적을 갖는 레이아웃 설계들(200, 500, 800, 1100A, 1100G)를 초래시켜서 더 작은 면적을 갖는 표준 셀을 산출시킬 수 있다.
집적 회로
도 12a와 도 12b는 일부 실시예들에 따른, 집적 회로(1200)의 도면의 사시도이다. 도 12c와 도 12d는 일부 실시예들에 따른, 집적 회로(1200')의 도면의 사시도이다.
일부 실시예들에서, 도 12a와 도 12b의 집적 회로(1200)는 각각의 비아들(VG 또는 VD)이 제3 방향(Z)으로 동일한 높이를 갖는 실시예를 도시한다.
도 12c와 도 12d의 집적 회로(1200')는 집적 회로(1200)(도 12c와 도 12d)의 변형이다. 도 12a와 도 12b의 집적 회로(1200)와 비교하여, 도 12c와 도 12d의 집적 회로(1200')는 비아들(VG 또는 VD)와는 제3 방향(Z)으로 상이한 높이를 갖는 비아들(VGT 또는 VDT)을 포함한다.
도 12a와 도 12b는 집적 회로(1200)의 대응 부분(1200A~1200B)의 도면들이며, 설명의 편의를 위해 간략화되었다. 부분(1200A)은 활성(OD) 레벨, MD1 레벨, POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, VD 레벨, 및 M0 레벨의 집적 회로(1200)의 하나 이상의 피처를 포함한다.
부분(1200B)은 활성(OD) 레벨, MD1 레벨, POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, 및 VD 레벨의 집적 회로(1200)의 하나 이상의 피처를 포함한다. 달리 말하면, 부분(1200B)은 설명의 편의를 위해 M0 레벨을 보여주지 않는다.
집적 회로(1200)는 집적 회로(900)(도 9)의 변형이다. 예를 들어, 일부 실시예들에서, 집적 회로(1200)는 절연층(1216a, 1216b)이 대응하는 게이트(1204b2, 1204a2)와 대응하는 게이트(1222g, 1222h) 사이에 위치되어 대응하는 게이트(1222g, 1222h)로부터 대응하는 게이트(1204b2, 1204a2)를 전기적으로 절연시키는 예시를 나타낸다.
일부 실시예들에서, 집적 회로(1200)는 또한 절연층(1214a)이 콘택트(1212e)과 콘택트(1220b) 사이에 위치되어 콘택트(1212e)를 콘택트(1220b)로부터 전기적으로 절연시키는 예시를 나타낸다. 일부 실시예들에서, 집적 회로(1200)는 또한 절연층(1214b)이 콘택트들(1210c, 1210g)과 콘택트(1220f) 사이에 위치되어 콘택트(1220f)으로부터 콘택트들(1210c, 1210g)을 전기적으로 절연시키는 예시를 나타낸다. 일부 실시예들에서, 집적 회로(1200)는 또한 절연층(1214c)이 콘택트(1212b)와 콘택트(1220h) 사이에 위치되어 콘택트(1212b)를 콘택트(1220h)로부터 전기적으로 절연시키는 예시를 나타낸다. 일부 실시예들에서, 집적 회로(1200)는 또한 절연층(1214d)이 콘택트들(1210a, 1212a, 1212f)과 콘택트(1220i) 사이에 위치되어 콘택트들(1210a, 1212a, 1212f)을 콘택트(1220i)로부터 전기적으로 절연시키는 예시를 나타낸다.
집적 회로(1200)는 레이아웃 설계(1100A)에 의해 제조된다. 집적 회로(1200)는 집적 회로(1000A) 또는 집적 회로(1000B)의 일부분의 실시예이다. 집적 회로(1200')는 레이아웃 설계(1100G)에 의해 제조된다. 집적 회로(1200')는 집적 회로(1000A) 또는 집적 회로(1000B)의 일부분의 실시예이다.
집적 회로(1200 또는 1200')의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 구성들은 도 11a 내지 도 11g의 레이아웃 설계(1100A 또는 1100G)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 12a 내지 도 12d에서 설명되지 않을 것이다.
집적 회로(1200)는 기판(도시되지 않음), 활성 영역들의 세트(1202), 게이트들의 세트(1204), 콘택트들의 세트(1210, 1212), 절연층들의 세트(1214, 1216), 콘택트들의 세트(1220), 게이트들의 세트(1222), 전력 레일들의 세트(도시되지 않음), 도전성 피처들의 세트(1240, 1244), 및 비아들의 세트(1250, 1260)를 포함한다. 그러나, 설명의 용이화를 위해, 집적 회로(1200)는 게이트들의 세트(1204), 절연층들의 세트(1214, 1216), 콘택트들의 세트(1220), 게이트들의 세트(1222), 전력 레일들의 세트, 도전성 피처들의 세트(1240, 1244), 및 비아들의 세트(1250, 1260) 내의 구성원들 중 적어도 하나를 도시하지 않는다. 마찬가지로, 설명의 용이화를 위해, 집적 회로(1200)의 활성 영역들의 세트(1202) 또는 콘택트들의 세트(1210, 1212)의 적어도 하나의 구성원은 라벨표시되어 있지 않다.
도 9의 집적 회로(900)와 비교하여, 활성 영역들의 세트(1202)는 활성 영역들의 세트(902)를 대체하고, 게이트들의 세트(1204)는 게이트들의 세트(904)를 대체하고, 콘택트들의 세트(1210 또는 1212)는 콘택트들의 세트(910)를 대체하고, 절연층들의 세트(1214)는 절연층들의 세트(614)를 대체하고, 콘택트들의 세트(1220)는 콘택트들의 세트(920)를 대체하고, 도전성 피처들의 세트(1240 또는 1244)는 도전성 피처들의 세트(940)를 대체하며, 비아들의 세트(1250)는 비아들의 세트(950)를 대체한다.
활성 영역들의 세트(1202)는 활성 영역들의 세트(902)와 유사하고, 게이트들의 세트(1204)는 게이트들의 세트(904)와 유사하고, 콘택트들의 세트(1210 또는 1212)는 콘택트들의 세트(910)와 유사하고, 절연층들의 세트(1214)는 절연층들의 세트(614)와 유사하고, 콘택트들의 세트(1220)는 콘택트들의 세트(920)와 유사하고, 도전성 피처들의 세트(1240 또는 1244)는 도전성 피처들의 세트(940)와 유사하며, 비아들의 세트(1250)는 비아들의 세트(950)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 절연층들의 세트(1216)가 게이트들의 세트(1204) 위에 위치하고, 절연층들의 세트(1214)가 콘택트들의 세트(1210) 위에 위치하더라도, 절연층들의 세트(1216)의 절연층들 중 하나 이상은 도 6a, 도 9, 또는 도 12a 내지 도 12d의 절연층들의 세트(614 또는 1214)의 절연층들 중 하나 이상과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
게이트들의 세트(1204)는 게이트들(1204a, 1204b, 1204c, 1204d, 1204e(도시되지 않음))를 포함한다. 일부 실시예들에서, 게이트(1204a)는 게이트들(1204a1, 1204a2, 1204a3)을 포함한다. 일부 실시예들에서, 게이트(1204b)는 게이트들(1204b1, 1204b2, 1204b3)을 포함한다. 일부 실시예들에서, 게이트(1204c)는 게이트들(1204c1, 1204c2)을 포함한다. 일부 실시예들에서, 게이트(1204d)는 게이트들(1204d1, 1204d2)을 포함한다. 게이트들(1204a, 1204b, 1204c, 1204d)은 도 9의 대응하는 게이트들(304b, 604c, 904d, 904e)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 게이트(1204a)는 도 10b의 PMOS 트랜지스터(P10-5), NMOS 트랜지스터(N10-5), NMOS 트랜지스터(N10-3), 및 PMOS 트랜지스터(P10-3)의 게이트 단자들이고, 게이트(1204b)는 도 10b의 PMOS 트랜지스터(P10-6), NMOS 트랜지스터(P10-6), NMOS 트랜지스터(N10-2), 및 PMOS 트랜지스터(P10-2)의 게이트 단자들이고, 게이트(1204c)는 도 10b의 PMOS 트랜지스터(P10-7), NMOS 트랜지스터(N10-7), NMOS 트랜지스터(N10-1), 및 PMOS 트랜지스터(P10-1)의 게이트 단자들이며, 게이트(1204d)는 도 10b의 PMOS 트랜지스터(P10-4), NMOS 트랜지스터(N10-4), PMOS 트랜지스터(P10-8), 및 NMOS 트랜지스터(N10-8)의 게이트 단자들이다. 게이트들의 세트(1204)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
활성 영역들의 세트(1202)는 활성 영역들(1202a1, 1202b1, 1202a1', 1202b1', 1202a2, 1202b2, 1202a2', 1202b2', 1202a3, 1202b3, 1202a3', 1202b3', 1202a4, 1202b4, 1202a4', 1202b4', 1202a5, 1202b5, 1202a5', 1202b5')을 포함한다. 활성 영역들(1202a5, 1202b5, 1202a5', 1202b5')은 도 12a 내지 도 12b에서 라벨표시되어 있고, 활성 영역들의 세트(1202) 내의 나머지 활성 영역들은 설명의 편의를 위해 라벨표시되지 않는다.
일부 실시예들에서, 활성 영역(1202a5)은 도 10b의 PMOS 트랜지스터(P10-4)의 드레인이고, 활성 영역(1202b5)은 도 10b의 NMOS 트랜지스터(N10-4)의 드레인 단자이다.
일부 실시예들에서, 활성 영역(1202a4)은 도 10b의 PMOS 트랜지스터(P10-4)의 소스 단자 또는 PMOS 트랜지스터(P10-1)의 소스 단자이다. 일부 실시예들에서, 활성 영역(1202b4)은 도 10b의 NMOS 트랜지스터(N10-4)의 소스 단자 또는 NMOS 트랜지스터(N10-1)의 소스 단자이다.
일부 실시예들에서, 활성 영역(1202a3)은 도 10b의 PMOS 트랜지스터(P10-2)의 소스 단자 또는 PMOS 트랜지스터(P10-1)의 드레인 단자이다. 일부 실시예들에서, 활성 영역(1202b3)은 도 10b의 NMOS 트랜지스터(N10-2)의 소스 단자 또는 NMOS 트랜지스터(N10-1)의 드레인 단자이다.
일부 실시예들에서, 활성 영역(1202a2)은 도 10b의 PMOS 트랜지스터(P10-2)의 드레인 단자 또는 PMOS 트랜지스터(P10-5)의 드레인 단자이다. 일부 실시예들에서, 활성 영역(1202b2)은 도 10b의 NMOS 트랜지스터(N10-2)의 드레인 단자 또는 NMOS 트랜지스터(N10-5)의 드레인 단자이다.
일부 실시예들에서, 활성 영역(1202a1)은 도 10b의 PMOS 트랜지스터(P10-5)의 소스 단자이고, 활성 영역(1202b1)은 NMOS 트랜지스터(N10-5)의 소스 단자이다.
일부 실시예들에서, 활성 영역(1202a1')은 도 10b의 PMOS 트랜지스터(P10-3)의 소스 단자이다. 일부 실시예들에서, 활성 영역(1202b1')은 도 10b의 NMOS 트랜지스터(N10-3)의 소스 단자이다.
일부 실시예들에서, 활성 영역(1202a2')은 적어도 PMOS 트랜지스터(P10-6)의 드레인 단자 또는 PMOS 트랜지스터(P10-3)의 드레인 단자를 제조하는데 사용될 수 있다. 일부 실시예들에서, 활성 영역(1202b2')은 도 10b의 NMOS 트랜지스터(N10-6)의 드레인 단자 또는 NMOS 트랜지스터(N10-3)의 드레인 단자이다.
일부 실시예들에서, 활성 영역(1202a3')은 도 10b의 PMOS 트랜지스터(P10-6)의 소스 단자 또는 PMOS 트랜지스터(P10-7)의 소스 단자이다. 일부 실시예들에서, 활성 영역(1202b3')은 도 10b의 NMOS 트랜지스터(N10-6)의 소스 단자 또는 NMOS 트랜지스터(N10-7)의 소스 단자이다.
일부 실시예들에서, 활성 영역(1202a4')은 도 10b의 PMOS 트랜지스터(P10-8)의 드레인 단자 또는 PMOS 트랜지스터(P10-7)의 드레인 단자이다. 일부 실시예들에서, 활성 영역(1202b4')은 도 10b의 NMOS 트랜지스터(N10-8)의 드레인 단자 또는 NMOS 트랜지스터(N10-7)의 드레인 단자이다.
일부 실시예들에서, 활성 영역(1202a5')은 도 10b의 PMOS 트랜지스터(P10-8)의 소스 단자이고, 활성 영역(1202b5')은 NMOS 트랜지스터(N10-8)의 소스 단자이다.
활성 영역들의 세트(1202)에서의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(1210)는 적어도 콘택트들(1210a,…, 1210h, 또는 1210i)을 포함한다. 콘택트들의 세트(1212)는 적어도 콘택트들(1212a,…, 1212g, 또는 1212h)을 포함한다. 일부 실시예들에서, 콘택트들의 세트(1210)의 적어도 하나의 콘택트(1210a,…, 1210i) 또는 콘택트들의 세트(1212)의 적어도 하나의 콘택트(1212a,…, 1212h)는 도 9의 콘택트들의 세트(910)의 적어도 하나의 대응하는 콘택트과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
콘택트들의 세트(1210 또는 1212)는 활성 영역들의 세트(1202)와 오버랩되고, 이에 전기적으로 결합된다. 콘택트들(1210e, 1210i, 1212f, 1212a)은 대응하는 활성 영역들(1202a5, 1202b5, 1202a1', 1202b1')과 오버랩되고, 이에 전기적으로 결합된다. 콘택트들(1212e)은 각각의 활성 영역들(1202a5', 1202b5')과 오버랩되고, 이에 전기적으로 결합된다. 콘택트들(1210a)은 각각의 활성 영역들(1202a1, 1202b1)과 오버랩되고, 이에 전기적으로 결합된다.
활성 영역들의 세트(1202)의 대응하는 활성 영역들에 대한 나머지 콘택트들의 위치 또는 연결은 간략화를 위해 설명되지 않지만, 금속 오버 확산 레이아웃 패턴들의 세트(1110 또는 1112)와 유사한 대응 위치에 있다.
콘택트들의 세트(1210 또는 1212)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
절연층들의 세트(1214)는 적어도 절연층들(1214a, 1214b, 1214c, 또는 1214d)을 포함한다. 절연층들의 세트(1214)는 집적 회로(600 및 900)의 절연층들의 세트(614)(도 6a~도 6b, 및 도 9)와 유사하다. 도 12c와 도 12d에서는 설명의 편의를 위해 절연층들(1214b, 1214c)이 도시되어 있지 않지만, 도 12a와 도 12b의 집적 회로(1200)에서 도시된 것과 유사한 대응 위치에 있다.
일부 실시예들에서, 적어도 절연층(1214a, 1214b, 1214c, 또는 1214d)은 도 5 또는 도 8의 절연층들의 세트(514)의 절연층(514a)의 변형들이며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 절연층(1214a)은 콘택트(1212e)의 일부분 및 활성 영역(1202a5')과 오버랩된다. 일부 실시예들에서, 절연층(1214a)은 콘택트(1220b)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층(1214a)은 콘택트(1220b)의 일부분이 콘택트(1212e)의 일부분과 오버랩되는 곳에 위치된다.
일부 실시예들에서, 절연층(1214b)은 콘택트(1210c) 및 콘택트(1210g)의 일부분, 및 활성 영역들(1202a3, 1202b3)과 오버랩된다. 일부 실시예들에서, 절연층(1214b)은 콘택트(1220f)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층(1214b)은 콘택트(1220f)의 일부분이 콘택트(1210c) 및 콘택트(1210g)의 일부분과 오버랩되는 곳에 위치하여, 콘택트(1220f)로부터 콘택트들(1210c, 1210g)을 전기적으로 절연시킨다.
일부 실시예들에서, 절연층(1214c)은 콘택트(1212b)의 일부분 및 활성 영역(1202a2')과 오버랩된다. 일부 실시예들에서, 절연층(1214c)은 콘택트(1220h)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층(1214c)은 콘택트(1220h)의 일부분이 콘택트(1212b)의 일부분과 오버랩되는 곳에 위치하여, 콘택트(1220h)로부터 콘택트(1212b)를 전기적으로 절연시킨다.
일부 실시예들에서, 절연층(1214d)은 콘택트들(1212a, 1212f, 1210a) 및 활성 영역 레이아웃 패턴들(1202b1, 1202a1', 1202b1')과 오버랩된다. 일부 실시예들에서, 절연층(1214d)은 콘택트(1220i) 아래에 위치된다. 일부 실시예들에서, 절연층(1214d)은 콘택트(1220i)가 콘택트(1212a, 1212f, 1210a)와 오버랩되는 곳에 위치된다.
절연층 레이아웃 패턴들의 세트(1214)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
절연층들의 세트(1216)는 적어도 절연층들(1216a, 또는 1216b)을 포함한다. 절연층들의 세트(1216)는 제2 방향(Y)으로 연장된다. 절연층들의 세트(1216)는 게이트들의 세트(1204)와 게이트들의 세트(1222) 사이에 있다. 절연층들의 세트(1216)는 게이트들의 세트(1204) 위에 있으며, 이에 따라 게이트들의 세트(1204)를 위에 놓여 있는 층들(예를 들어, 게이트들의 세트(1222))로부터 전기적으로 격리시킨다.
일부 실시예들에서, 절연층들의 세트(1216)는 게이트들의 세트(1204) 중, 게이트(1204a2 또는 1204b2)와는 상이한 다른 게이트들 위에 있으며, 절연층들의 세트(1216)는 대응하는 하나 이상의 다른 게이트를 위에 놓여 있는 다른 층들(예를 들어, 게이트들의 세트(1222))로부터 전기적으로 격리시킨다.
일부 실시예들에서, 절연층들의 세트(1216)가 게이트들의 세트(1204) 위에 위치하고, 절연층들의 세트(1214)가 콘택트들의 세트(1210 또는 1212) 위에 위치하더라도, 절연층들의 세트(1216)의 절연층들 중 하나 이상은 도 6a, 도 9, 또는 도 12a 내지 도 12d의 절연층들의 세트(614 또는 1214)의 절연층들 중 하나 이상과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 적어도 절연층(1216a 또는 1216b)은 도 5 또는 도 8의 절연층들의 세트(514) 또는 절연층들의 세트(1214)의 절연층(514a)의 변형들이며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 절연층들의 세트(1216) 내의 적어도 하나의 절연층은 하나 이상의 유전체 물질층을 포함한다. 일부 실시예들에서, 유전체 물질은 SiOCN, SiO2, SiOC 등, 또는 이들의 조합을 포함한다.
일부 실시예들에서, 절연층들의 세트(1216) 내의 적어도 하나의 절연층은 제3 방향(Z)으로 약 0.05TP 내지 약 0.15TP의 범위의 두께(TIL')를 가지며, 여기서 두께 TP는 POLY1 층 내의 게이트들의 세트(304, 604, 904, 1204)(도 3, 도 6a, 도 9, 및 도 12a~도 12b)에서의 하나 이상의 게이트의 제3 방향(Z)으로의 두께에 대응한다. 일부 경우들에서, 두께(TIL')가 0.05TP 미만인 경우, 절연층(1216a 또는 1216b)은 콘택트를 대응하는 게이트로부터 효과적으로 전기적으로 격리시키지 않아서 전기 단락 회로를 초래할 수 있다. 일부 경우들에서, 두께(TIL')가 0.15TP보다 큰 경우, 절연층(1216a 또는 1216b)의 면적은 집적 회로(1200)의 면적을 증가시킬 수 있거나 또는 게이트들의 세트(1204) 내의 게이트들의 면적을 감소시켜서, 수율에 영향을 미칠 수 있다.
일부 실시예들에서, 절연층(1216a)은 게이트(1204b)의 일부분(예를 들어, 게이트 레이아웃 패턴(1204b2))과 오버랩된다. 일부 실시예들에서, 절연층(1216a)은 게이트(1222g)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층(1216a)은 게이트(1222g)의 일부분이 게이트(1204b2)와 오버랩되는 곳에 위치하여, 게이트(1204b2)로부터 게이트(1222g)를 전기적으로 격리시킨다.
일부 실시예들에서, 절연층(1216b)은 게이트(1204a)의 일부분(예를 들어, 게이트(1204a2))과 오버랩된다. 일부 실시예들에서, 절연층(1216b)은 게이트(1222h)의 일부분 아래에 위치된다. 일부 실시예들에서, 절연층(1216b)은 게이트(1222h)의 일부분이 게이트(1204a2)와 오버랩되는 곳에 위치하여, 게이트(1204a2)로부터 게이트(1222h)를 전기적으로 격리시킨다.
절연층 레이아웃 패턴들의 세트(1216)에서 다른 레이아웃 레벨들 또는 패턴의 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
콘택트들의 세트(1220)는 콘택트들(1220a,…, 1220i, 또는 1220j)을 포함한다. 일부 실시예들에서, 콘택트들(1220a,…, 1220j) 중 적어도 하나는 도 9의 콘택트들의 세트(920)의 콘택트(620a 또는 320c)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 콘택트들의 세트의 콘택트들(1220b, 1220f, 1220i) 또는 콘택트들(1220b, 1220f, 1220i)과 유사한 다른 콘택트들은, 이들 콘택트들이 MD1 레벨 내의 적어도 콘택트들의 쌍과 오버랩되거나 또는 그 위에서 연장되기 때문에, "MD 플라이어 부분들"이라고 지칭된다. 콘택트(1220b)는 콘택트들(1210e, 1210i, 1212e) 및 절연층(1214a)과 오버랩된다. 콘택트(1220b)는 콘택트들(1210e, 1210i)과 전기적으로 결합된다. 콘택트(1220b)는 절연층(1214a)에 의해 콘택트(1212e)로부터 전기적으로 절연된다.
콘택트(1220i)는 콘택트들(1210a, 1212a, 1212f) 및 절연층(1214d)과 오버랩된다. 콘택트(1220i)는 절연층(1214d)에 의해 콘택트들(1210a, 1212a, 1212f)로부터 전기적으로 절연된다. 콘택트들의 세트(1210 또는 1212)의 콘택트들에 대한 콘택트들의 세트(1220)의 나머지 콘택트들의 위치 또는 연결은 간략화를 위해 설명되지 않지만, 도 11a 내지 도 11g의 금속 오버 확산 레이아웃 패턴들의 세트(1120)와 유사한 대응 위치에 있다.
콘택트들의 세트(1220)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
게이트들의 세트(1222)는 게이트들(1222a,…, 1222i, 또는 1222j)을 포함한다. 일부 실시예들에서, 게이트들(1222a,…, 1222j) 중 적어도 하나는 도 9의 콘택트들의 세트(920)의 콘택트(620a 또는 320c)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 게이트들의 세트(1222) 내의 적어도 하나의 게이트 또는 콘택트들의 세트(1220)는 하나 이상의 도전성 물질층을 포함한다. 일부 실시예들에서, 도전성 물질은 텅스텐, 코발트, 루테늄, 구리 등, 또는 이들의 조합을 포함한다.
게이트들(1222a, 1222b, 1222c, 1222d, 1222e, 1222f, 1222i, 1222j)은 대응하는 게이트들(1204d2, 1204d1, 1204c2, 1204c1, 1204b3, 1204b2, 1204a2, 1204a1) 바로 위에 있고 이들과 전기적으로 결합된다.
게이트(1222h)는 게이트들(1204a2, 1204a3) 및 절연층(1216b)과 오버랩된다. 게이트(1222h)는 게이트(1204a3)와 전기적으로 결합된다. 게이트(1222h)는 절연층(1216b)에 의해 게이트(1204a2)로부터 전기적으로 절연된다.
게이트(1222g)는 게이트들(1204b1, 1204b2) 및 절연층(1216a)과 오버랩된다. 게이트(1222g)는 게이트(1204b1)와 전기적으로 결합된다. 게이트(1222g)는 절연층(1216a)에 의해 게이트(1204b2)로부터 전기적으로 절연된다.
일부 실시예들에서, 게이트(1222g 또는 1222h) 또는 게이트(1222g 또는 1222h)와 유사한 다른 게이트들을 "폴리 플라이어" 부분들 또는 게이트 부분들이라고 칭하는데, 그 이유는 이들 게이트들이 적어도 POLY1 레벨 내의 게이트들의 세트(1204)의 게이트의 일부분 및 절연층들의 세트(1216)의 절연층의 일부분과 오버랩되거나 또는 이들 위에서 연장되기 때문이다. 예를 들어, 게이트(1222g)는 절연층(1216a) 및 게이트(1204b)의 일부분들(예를 들어, 게이트(1204b1) 및 게이트(1204b2)의 일부분들)과 오버랩된다. 마찬가지로, 게이트(1222h)는 절연층(1216b) 및 게이트(1204a)의 일부분들(예를 들어, 게이트(1204a2) 및 게이트(1204a3)의 일부분들)과 오버랩된다. 게이트들의 세트(1204)의 게이트들에 대한 게이트들의 세트(1222)의 나머지 게이트들의 위치 또는 연결은 간략화를 위해 설명되지 않지만, 도 11a 내지 도 11g의 게이트 레이아웃 패턴들의 세트(1122)와 유사한 대응 위치에 있다.
일부 실시예들에서, 게이트들의 세트(1222)는 금속 콘택트들의 세트(320, 620, 920, 1220)(도 3, 도 6a~도 6b, 도 9, 및 도 12a~도 12b)와 동일한 공정에 의해 제조된다.
일부 실시예들에서, 게이트(1222g)를 절연층(1216a) 상에 배치하고 게이트들(1204b1, 1204b2)과 오버랩시킴으로써, 게이트(1222g)는, 제2 방향(Y)으로 연장되고 집적 회로(1200)를 위한 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에 위치된 추가적인 라우팅 리소스들을 제공한다. 일부 실시예들에서, 게이트(1222h)를 절연층(1216b) 상에 배치하고 게이트들(1204a2, 1204a3)과 오버랩시킴으로써, 게이트(1222h)는, 제2 방향(Y)으로 연장되고 집적 회로(1200)를 위한 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에 위치된 추가적인 라우팅 리소스들을 제공한다.
라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(1200)를 초래시킬 수 있다.
게이트들의 세트(1222)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
도전성 피처들의 세트(1240)는 적어도 도전성 피처들(1240a, 1240b(도시되지 않음), 1240c(도시되지 않음), 및 1240d)을 포함한다.
집적 회로(900)와 비교하여, 도전성 피처(1240a, 1240d)는 도 9의 대응하는 도전성 피처들(940a, 640d)을 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
도전성 피처(1240a)는 비아(1250k)에 의해 콘택트(1220i)에 전기적으로 결합되고, 비아(1260g)에 의해 콘택트(1222g)에 전기적으로 결합되며, 비아(1260i)와 게이트(1222i)에 의해 게이트(1204a2)에 전기적으로 결합된다.
도전성 피처(1240d)는 비아(1250c)에 의해 콘택트(1220b)에 전기적으로 결합되고, 비아(1260j)와 게이트(1222j)에 의해 게이트(1204a1)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(1240d)는 적어도 활성 영역(1202a5)을 게이트(1204a1)에 전기적으로 결합시킨다.
도전성 피처들의 세트(1240)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
도전성 피처들의 세트(1244)는 적어도 도전성 피처들(1244a, 1244b(도시되지 않음), 1244c, 1244d(도시되지 않음))을 포함한다.
집적 회로(900)와 비교하여, 적어도 도전성 피처(1244a 또는 1244c)는 도 9의 적어도 도전성 피처(940a 또는 640d)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다.
도전성 피처(1244a)는 비아(1250a)와 콘택트(1220a)에 의해 콘택트(1212e)에 전기적으로 결합되고, 비아(1250j)에 의해 콘택트(1220i)에 전기적으로 결합되며, 비아(1260e)와 게이트(1222e)에 의해 게이트(1204b3)에 전기적으로 결합된다.
도전성 피처(1244c)는 비아(1250b)에 의해 콘택트(1220b)에 전기적으로 결합되고, 비아(1260h)에 의해 게이트(1222h)에 전기적으로 결합되고, 비아(1260a)와 게이트(1222a)에 의해 게이트(1204d2)에 전기적으로 결합되며, 비아(1260f)와 게이트(1222f)에 의해 게이트(1204b2)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(1240d)는 적어도 게이트(1204b2)를 게이트(1204d2)에 전기적으로 결합시킨다.
도전성 피처들의 세트(1244)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
비아들의 세트(1250)는 적어도 비아들(1250a,…, 1250k, 또는 1250l)을 포함한다. 집적 회로(900)와 비교하여, 비아들(1250a, 1250b, 1250c, 1250j, 1250k)은 도 6a 또는 도 9의 적어도 비아(650a, 650b, 또는 950d)와 유사한 구성에 있으며, 이에 따라 유사한 상세한 설명은 생략된다.
비아(1250a)는 도전성 피처(1244a)와 콘택트(1220a) 사이에 있으며, 이에 의해 도전성 피처(1244a)와 콘택트(1220a) 간에 전기적 연결을 제공한다. 비아(1250b)는 도전성 피처(1244c)와 콘택트(1220b) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 콘택트(1220b) 간에 전기적 연결을 제공한다. 비아(1250c)는 도전성 피처(1240d)와 콘택트(1220b) 사이에 있으며, 이에 의해 도전성 피처(1240d)와 콘택트(1220b) 간에 전기적 연결을 제공한다. 비아(1250j)는 도전성 피처(1244a)와 콘택트(1220i) 사이에 있으며, 이에 의해 도전성 피처(1244a)와 콘택트(1220i) 간에 전기적 연결을 제공한다. 비아(1250k)는 도전성 피처(1240a)와 콘택트(1220i) 사이에 있으며, 이에 의해 도전성 피처(1240a)와 콘택트(1220i) 간에 전기적 연결을 제공한다. 콘택트들의 세트(1210, 1212, 또는 1220)의 적어도 콘택트에 대한 또는 도전성 피처들의 세트(1240 또는 1244)의 적어도 도전성 피처에 대한 비아들의 세트(1250)의 나머지 비아들의 위치 또는 연결은 간략화를 위해 설명되지 않지만, 도 11a 내지 도 11g의 비아 레이아웃 패턴들의 세트(1150)와 유사한 대응 위치에 있다. 일부 실시예들에서, 비아들의 세트(1250) 중 적어도 하나의 비아는 비아들의 세트(1250) 또는 비아들의 세트(1260) 내의 적어도 다른 비아와 제3 방향(Z)으로 동일한 높이를 갖는다.
비아들의 세트(1260)는 적어도 비아들(1260a,…, 1260k, 또는 1260l)을 포함한다. 비아들의 세트(1260)는 도전성 피처들의 세트(1240 또는 1244)와 게이트들의 세트(1222) 사이에 있다. 일부 실시예들에서, 비아들의 세트(1260)는 도전성 피처들의 세트(1240 또는 1244)와 게이트들의 세트(1222) 또는 게이트들의 세트(1204) 사이에 있다(도 12c~도 12d 참조). 집적 회로(900)와 비교하여, 비아들(1260a, 1260e, 1260f, 1260g, 1260h, 1260i, 1260j)은 도 6a 또는 도 9의 적어도 비아(650a, 650b, 또는 950d)의 변형들이며, 이에 따라 유사한 상세한 설명은 생략된다.
비아(1260a)는 도전성 피처(1244c)와 게이트(1222a) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 게이트(1204d2) 간에 전기적 연결을 제공한다. 비아(1260e)는 도전성 피처(1244a)와 게이트(1222e) 사이에 있으며, 이에 의해 도전성 피처(1244a)와 게이트(1204b3) 간에 전기적 연결을 제공한다. 비아(1260f)는 도전성 피처(1244c)와 게이트(1222f) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 게이트(1204b2) 간에 전기적 연결을 제공한다. 비아(1260g)는 도전성 피처(1240a)와 게이트(1222g) 사이에 있으며, 이에 의해 도전성 피처(1240a)와 게이트(1222g) 간에 전기적 연결을 제공한다. 비아(1260h)는 도전성 피처(1244c)와 게이트(1222h) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 게이트(1222h) 간에 전기적 연결을 제공한다. 비아(1260i)는 도전성 피처(1240a)와 게이트(1222i) 사이에 있으며, 이에 의해 도전성 피처(1240a)와 게이트(1204a2) 간에 전기적 연결을 제공한다. 비아(1260j)는 도전성 피처(1240d)와 게이트(1222j) 사이에 있으며, 이에 의해 도전성 피처(1240d)와 게이트(1204a1) 간에 전기적 연결을 제공한다. 게이트들의 세트(1204 또는 1222)의 적어도 게이트에 대한 또는 도전성 피처들의 세트(1240 또는 1244)의 적어도 도전성 피처에 대한 비아들의 세트(1260)의 나머지 비아들의 위치 또는 연결은 간략화를 위해 설명되지 않지만, 도 11a 내지 도 11g의 비아 레이아웃 패턴들의 세트(1160)와 유사한 대응 위치에 있다.
일부 실시예들에서, 비아들의 세트(1260) 중 적어도 하나의 비아는 비아들의 세트(1260 또는 1250) 내의 적어도 다른 비아와 제3 방향(Z)으로 동일한 높이를 갖는다. 일부 실시예들에서, 비아들의 세트(1250) 중 적어도 하나의 비아는 비아들의 세트(1260) 내의 적어도 하나의 비아와 제3 방향(Z)으로 동일한 높이를 갖는다.
비아들의 세트(1250 또는 1260)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 게이트들(1204a3, 1204b2, 1204d2, 1204a1) 및 활성 영역들(1202a5, 1202b5)은 적어도 콘택트(1220b), 도전성 피처(1240d), 도전성 피처(1244c), 또는 게이트(1222h)에 의해 서로 결합된다.
예를 들어, 일부 실시예들에서, 활성 영역(1202a5)은 콘택트(1210e)에 전기적으로 결합되고, 콘택트(1210e)는 콘택트(1220b)에 전기적으로 결합되고, 콘택트(1220b)는 콘택트(1210i)에 전기적으로 결합되며, 콘택트(1210i)는 활성 영역(1202b5)에 전기적으로 결합된다.
일부 실시예들에서, 집적 회로(1200)의 경우, 콘택트(1220b)는 비아(1250c)에 의해 도전성 피처(1240d)에 전기적으로 결합되고, 도전성 피처(1240d)는 게이트(1222j)에 전기적으로 결합되며, 게이트(1222j)는 비아(1260j)에 의해 게이트(1204a1)에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(1220b)는 비아(1250b)에 의해 도전성 피처(1244c)에 전기적으로 결합되지만, 절연층(1214a)에 의해 콘택트(1212e)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200)의 경우, 도전성 피처(1244c)는 또한 게이트(1222a)에 전기적으로 결합되고, 게이트(1222a)는 비아(1260a)에 의해 게이트(1204d2)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200)의 경우, 도전성 피처(1244c)는 또한 게이트(1222f)에 전기적으로 결합되고, 게이트(1222f)는 비아(1260f)에 의해 게이트(1204b2)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(1244c)는 또한 비아(1260h)에 의해 게이트(1222h)에 전기적으로 결합되지만, 절연층(1216b)에 의해 게이트(1204a2)로부터 전기적으로 격리된다. 일부 실시예들에서, 게이트(1222h)는 게이트(1204a3)에 전기적으로 결합된다. 이에 따라, 게이트들(1204a3, 1204b2, 1204d2, 1204a1) 및 활성 영역들(1202a5, 1202b5)은 서로 결합되며, 도 12c에서 후술되는 경로(1290)와 유사하다.
일부 실시예들에서, 게이트들(1204b3, 1204a2, 1204b1)과 활성 영역들(1202a5', 1202b5')은 적어도 도전성 피처(1244a), 콘택트(1220i), 도전성 피처(1240a) 또는 게이트(1222g)에 의해 서로 결합된다.
예를 들어, 집적 회로(1200)의 경우, 일부 실시예들에서, 활성 영역(1202a5')은 콘택트(1212e)에 전기적으로 결합되고, 콘택트(1212e)는 활성 영역(1202b5')에 전기적으로 결합되고, 절연층(1214a)에 의해 콘택트(1220b)으로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 경우, 콘택트(1212e)는 콘택트(1220a)에 전기적으로 결합되고, 콘택트(1220a)는 비아(1250a)에 의해 도전성 피처(1244a)에 전기적으로 결합되고, 도전성 피처(1244a)는 게이트(1222e)에 전기적으로 결합되며, 게이트(1222e)는 비아(1260e)에 의해 게이트(1204b3)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(1244a)는 비아(1250j)에 의해 콘택트(1220i)에 전기적으로 결합되지만, 절연층(1214d)에 의해 콘택트들(1212a, 1212f, 1210a)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 경우, 콘택트(1220i)는 또한 비아(1250k)에 의해 도전성 피처(1240a)에 전기적으로 결합되고, 도전성 피처(1240a)는 게이트(1222i)에 전기적으로 결합되며, 게이트(1222i)는 비아(1260i)에 의해 게이트(1204a2)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 피처(1240a)는 또한 비아(1260g)에 의해 게이트(1222g)에 전기적으로 결합되지만, 절연층(1216a)에 의해 게이트(1204b2)로부터 전기적으로 격리된다. 일부 실시예들에서, 게이트(1222g)는 또한 게이트(1204b1)에 전기적으로 결합된다. 이에 따라, 게이트들(1204a2, 1204b1, 1204b3) 및 활성 영역들(1202a5', 1202b5')은 서로 결합되며, 도 12d에서 후술되는 경로(1292)와 유사하다.
도 12c와 도 12d는 집적 회로(1200')의 대응 부분(1200C~1200D)의 도면들이며, 설명의 편의를 위해 간략화되었다. 집적 회로(1200')는 레이아웃 설계(1100G)에 의해 제조된다.
도 12c와 도 12d의 집적 회로(1200')는 집적 회로(1200)(도 12a와 도 12b)의 변형이다. 도 12a와 도 12b의 집적 회로(1200)와 비교하여, 도 12c와 도 12d의 집적 회로(1200')는 적어도 비아들(VG 또는 VD)와는 상이한 높이를 갖는 적어도 비아들(VGT 또는 VDT)을 포함한다.
부분(1200C)은 활성(OD) 레벨, MD1 레벨, POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, VD 레벨, 및 M0 레벨의 집적 회로(1200')의 하나 이상의 피처를 포함한다. 일부 실시예들에서, 도 12c의 부분(1200C)은 집적 회로(1200')(예를 들어, 집적 회로(1000A~1000B))에 제공되는 신호(CLKB)의 경로(1290)를 나타낸다. 경로(1290)는 경로(1290a) 및 경로(1290b)를 포함한다.
부분(1200D)은 활성(OD) 레벨, MD1 레벨, POLY1 레벨, POLY2 레벨, MD2 레벨, VG 레벨, 및 VD 레벨의 집적 회로(1200')의 하나 이상의 피처를 포함한다. 일부 실시예들에서, 도 12d의 부분(1200D)은 집적 회로(1200)(예를 들어, 집적 회로(1000A~1000B))에 제공되는 신호(CLKBB)의 경로(1292)를 나타낸다.
도 12c와 도 12d의 집적 회로(1200')는 집적 회로(1200)(도 12a와 도 12b)의 변형이다. 도 12a와 도 12b의 집적 회로(1200)와 비교하여, 집적 회로(1200')의 콘택트들의 세트(1220')는 콘택트들의 세트(1220)를 대체하고, 집적 회로(1200')의 게이트들의 세트(1222')는 게이트들의 세트(1222)를 대체하고, 집적 회로(1200')의 비아들의 세트(1250')는 비아들의 세트(1250)를 대체하고, 집적 회로(1200')의 비아들의 세트(1260')는 비아들의 세트(1260)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
도 12a와 도 12b의 콘택트들의 세트(1220)와 비교하여, 콘택트들의 세트(1220')는 콘택트들(1220a, 1220c, 1220d, 1220e, 1220g, 1220j)을 포함하지 않는다. 설명의 편의를 위해, 도 12c와 도 12d에서는 콘택트(1220f)가 도시되지 않으며, 도 12d에서는 콘택트(1220i)가 도시되지 않는다.
도 12a와 도 12b의 게이트들의 세트(1222)와 비교하여, 게이트들의 세트(1222')는 게이트들(1222a, 1222b, 1222c, 1222d, 1222e, 1222f, 1222i, 1222j)을 포함하지 않는다. 설명의 편의를 위해 도 12c에서는 게이트(1222g)가 도시되지 않는다.
비아들의 세트(1250')는 적어도 비아들(1250a',…, 1250k, 또는 1250l)을 포함한다. 집적 회로(1200)와 비교하여, 비아(1250a')는 도 12a와 도 12b의 비아(1250a)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다. 비아(1250a')는 도전성 피처(1244a)와 콘택트(1212e) 사이에 있으며, 이에 의해 도전성 피처(1244a)와 콘택트(1212e) 간에 전기적 연결을 제공한다. 일부 실시예들에서, 비아(1250a')는 VDT 레벨에 위치된다. 일부 실시예들에서, 비아(1250a')는 비아들의 세트(1250' 또는 1250)의 다른 비아보다 더 큰 높이를 제3 방향(Z)으로 갖는다. 비아들의 세트(1250')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 비아들의 세트(1250')의 다른 비아들은 비아(1250a')와 동일한 높이를 갖는다.
비아들의 세트(1260')는 적어도 비아들(1260a', 1260b, …, 1260e', 1260f', 1260g, 1260h, 1260i', 또는 1260j')을 포함한다. 집적 회로(1200)와 비교하여, 비아(1260a', 1260e', 1260f', 1260i', 1260j')는 도 12a와 도 12b의 대응하는 비아(1260a, 1260e, 1260f, 1260i, 1260j)를 대체하며, 이에 따라 유사한 상세한 설명은 생략된다.
비아(1260a')는 도전성 피처(1244c)와 게이트(1204d2) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 게이트(1204d2) 간에 전기적 연결을 제공한다. 비아(1260e')는 도전성 피처(1244a)와 게이트(1204b3) 사이에 있으며, 이에 의해 도전성 피처(1244a)와 게이트(1204b3) 간에 전기적 연결을 제공한다. 비아(1260f')는 도전성 피처(1244c)와 게이트(1204b2) 사이에 있으며, 이에 의해 도전성 피처(1244c)와 게이트(1204b2) 간에 전기적 연결을 제공한다. 비아(1260i')는 도전성 피처(1240a)와 게이트(1204a2) 사이에 있으며, 이에 의해 도전성 피처(1240a)와 게이트(1204a2) 간에 전기적 연결을 제공한다. 비아(1260j')는 도전성 피처(1240d)와 게이트(1204a1) 사이에 있으며, 이에 의해 도전성 피처(1240d)와 게이트(1204a1) 간에 전기적 연결을 제공한다.
일부 실시예들에서, 적어도 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j')는 VGT 레벨에 위치된다. 일부 실시예들에서, 적어도 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j')는 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j') 중 다른 것과 제3 방향(Z)으로 동일한 높이를 갖는다. 일부 실시예들에서, 적어도 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j')는 비아(1250a')와 제3 방향(Z)으로 동일한 높이를 갖는다. 일부 실시예들에서, 적어도 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j')는 비아들의 세트(1260' 또는 1260)의 다른 비아보다 더 큰 높이를 제3 방향(Z)으로 갖는다.
비아들의 세트(1260')의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 비아들의 세트(1260')의 다른 비아들은 적어도 비아(1260a', 1260e', 1260f', 1260i', 또는 1260j')와 동일한 높이를 갖는다.
적어도 집적 회로(1200A~1200B) 또는 레이아웃 설계(1100A, 1100G)의 다른 구성들 또는 배열들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 집적 회로(1200A~1200B)가 적어도 콘택트들의 세트(1220) 또는 절연층들의 세트(1214)를 포함하는 것으로서 설명되었지만, 일부 실시예들에서, 적어도 콘택트들의 세트(1220) 또는 절연층들의 세트(1214)는 생략된다. 예를 들어, 일부 실시예들에서, 레이아웃 설계들(1100A, 1100G)이 적어도 금속 오버 확산 레이아웃 패턴들의 세트(1120) 또는 절연층 레이아웃 패턴들의 세트(1114)를 포함하는 것으로서 설명되었지만, 일부 실시예들에서, 적어도 금속 오버 확산 레이아웃 패턴들의 세트(1120) 또는 절연층 레이아웃 패턴들의 세트(1114)는 생략된다.
일부 실시예들에서, 도 12c의 부분(1200C)은 집적 회로(1200')(예를 들어, 집적 회로(1000A~1000B))에 제공되는 신호(CLKB)의 경로(1190)를 나타낸다. 경로(1190)는 경로(1190a) 및 경로(1190b)를 포함한다. 일부 실시예들에서, 활성 영역(1202a5)(예를 들어, NMOS 트랜지스터(N10-4)의 소스), 활성 영역(1202b5)(예를 들어, PMOS 트랜지스터(P10-4)의 소스), 및 게이트(1204a1)(예를 들어, NMOS 트랜지스터(N10-5))는 경로(1190a)에 의해 서로 결합된다. 예를 들어, 일부 실시예들에서, 활성 영역(1202a5)(예를 들어, NMOS 트랜지스터(N10-4)의 소스), 활성 영역(1202b5)(예를 들어, PMOS 트랜지스터(P10-4)의 소스), 게이트(1204d2)(예를 들어, NMOS 트랜지스터(N10-8) 및 PMOS 트랜지스터(P10-8)), 게이트(1204b2)(예를 들어, NMOS 트랜지스터(N10-6) 및 PMOS 트랜지스터(P10-2)), 게이트(1204a3)(예를 들어, NMOS 트랜지스터(N10-3))는 경로(1190b)에 의해 서로 결합된다.
일부 실시예들에서, 게이트들(1204a3, 1204b2, 1204d2, 1204a1) 및 활성 영역들(1202a5, 1202b5)은 적어도 콘택트(1220b), 도전성 피처(1240d), 도전성 피처(1244c), 또는 게이트(1222h)에 의해 서로 결합된다. 예를 들어, 집적 회로(1200')의 부분(1200C)의 경우, 일부 실시예들에서, 활성 영역(1202a5)은 콘택트(1210e)에 전기적으로 결합되고, 콘택트(1210e)는 콘택트(1220b)에 전기적으로 결합되고, 콘택트(1220b)는 콘택트(1210i)에 전기적으로 결합되며, 콘택트(1210i)는 활성 영역(1202b5)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 콘택트(1220b)는 비아(1250c)에 의해 도전성 피처(1240d)에 전기적으로 결합되고, 도전성 피처(1240d)는 비아(1260j')에 의해 게이트(1204a1)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 콘택트(1220b)는 비아(1250b)에 의해 도전성 피처(1244c)에 전기적으로 결합되지만, 절연층(1214a)에 의해 콘택트(1212e)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 도전성 피처(1244c)는 또한 비아(1260a')에 의해 게이트(1204d2)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 도전성 피처(1244c)는 또한 비아(1260f')에 의해 게이트(1204b2)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 도전성 피처(1244c)는 또한 비아(1260h)에 의해 게이트(1222h)에 전기적으로 결합되지만, 절연층(1216b)에 의해 게이트(1204a2)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200C)의 경우, 게이트(1222h)는 게이트(1204a3)에 전기적으로 결합된다. 이에 따라, 게이트들(1204a3, 1204b2, 1204d2, 1204a1)과 활성 영역들(1202a5, 1202b5)은 서로 결합되고, 경로(1290)에 의해 신호(CLKB)를 수신하도록 구성된다.
일부 실시예들에서, 도 12d의 부분(1200D)은 집적 회로(1200')(예를 들어, 집적 회로(1000A~1000B))에 제공되는 신호(CLKBB)의 경로(1192)를 나타낸다. 일부 실시예들에서, 활성 영역(1202a5')(예를 들어, NMOS 트랜지스터(N10-8)의 소스), 활성 영역(1202b5')(예를 들어, PMOS 트랜지스터(P10-8)의 소스), 게이트(1204b3)(예를 들어, NMOS 트랜지스터(N10-6)), 게이트(1204a2)(예를 들어, PMOS 트랜지스터(P10-5)), 및 게이트(1204b1)(예를 들어, NMOS 트랜지스터(N10-2))는 경로(1192)에 의해 서로 결합된다.
일부 실시예들에서, 게이트들(1204b3, 1204a2, 1204b1)과 활성 영역들(1202a5', 1202b5')은 적어도 도전성 피처(1244a), 콘택트(1220i), 도전성 피처(1240a) 또는 게이트(1222g)에 의해 서로 결합된다. 예를 들어, 집적 회로(1200')의 부분(1200D)의 경우, 일부 실시예들에서, 활성 영역(1202a5')은 콘택트(1212e)에 전기적으로 결합되고, 콘택트(1212e)는 활성 영역(1202b5')에 전기적으로 결합되고, 절연층(1214a)에 의해 콘택트(1220b)으로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200D)의 경우, 콘택트(1212e)는 비아(1250a')에 의해 도전성 피처(1244a)에 전기적으로 결합되고, 도전성 피처(1244a)는 비아(1260e')에 의해 게이트(1204b3)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200D)의 경우, 도전성 피처(1244a)는 비아(1250j)에 의해 콘택트(1220i)에 전기적으로 결합되지만, 절연층(1214d)에 의해 콘택트들(1212a, 1212f, 1210a)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200D)의 경우, 콘택트(1220i)는 또한 비아(1250k)에 의해 도전성 피처(1240a)에 전기적으로 결합되고, 도전성 피처(1240a)는 비아(1260i')에 의해 게이트(1204a2)에 전기적으로 결합된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200D)의 경우, 도전성 피처(1240a)는 또한 비아(1260g)에 의해 게이트(1222g)에 전기적으로 결합되지만, 절연층(1216a)에 의해 게이트(1204b2)로부터 전기적으로 격리된다. 일부 실시예들에서, 집적 회로(1200')의 부분(1200D)의 경우, 게이트(1222g)는 또한 게이트(1204b1)에 전기적으로 결합된다. 이에 따라, 게이트들(1204a2, 1204b1, 1204b3)과 활성 영역들(1202a5', 1202b5')은 서로 결합되고, 경로(1292)에 의해 신호(CLKBB)를 수신하도록 구성된다.
집적 회로(1200 또는 1200')는 여러 트랜지스터들의 게이트들, 소스들, 및 드레인들 간의 연결들을 나타내지만, 집적 회로(1200 또는 1200')의 다른 구성들 또는 변형들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 적어도 하나의 트랜지스터의 게이트, 소스, 또는 드레인은 본 명세서에서 제공되는 설명에 일관되도록, 절연층들의 세트(1214, 1216), 절연층들의 세트(1216), 콘택트들의 세트(1220), 또는 게이트들의 세트(1222) 중 하나 이상의 사용에 의해 적어도 다른 트랜지스터 또는 동일한 트랜지스터의 적어도 게이트, 소스, 또는 드레인에 전기적으로 결합될 수 있다.
일부 실시예들에서, 게이트(1222g)를 절연층(1216a) 상에 위치시키고 게이트들(1204b1, 1204b2)과 오버랩시킴으로써, 또는 콘택트(1220i)를 절연층(1214d) 상에 위치시키고 콘택트들(1210a, 1212f, 1212a)과 오버랩시킴으로써, 게이트들(1204a2, 1204b1, 1204b3)과 활성 영역들(1202a5', 1202b5') 간에 전기적 연결을 제공하고, 제2 방향(Y)으로 연장되고 집적 회로(1200 또는 1200')에 대해 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에 위치된 추가적인 라우팅 리소스들을 제공한다.
일부 실시예들에서, 게이트(1222h)를 절연층(1216b) 상에 위치시키고 게이트들(1204a2, 1204a3)과 오버랩시킴으로써, 또는 콘택트(1220b)를 절연층(1214a) 상에 위치시키고 콘택트들(1210e, 1210i, 1212e)과 오버랩시킴으로써, 게이트들(1204a3, 1204b2, 1204d2, 1204a1)과 활성 영역들(1202a5, 1202b5) 간에 전기적 연결을 제공하고, 제2 방향(Y)으로 연장되고 집적 회로(1200 또는 1200')에 대해 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에 위치된 추가적인 라우팅 리소스들을 제공한다.
라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어 다른 접근법들보다 더 작은 면적 및 표준 셀을 갖는 집적 회로(1200 또는 1200')를 초래시킬 수 있다.
일부 실시예들에서, 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 1120, 1120'), 절연층 레이아웃 패턴들의 세트(514, 1114, 또는 1116), 또는 게이트 레이아웃 패턴들의 세트(1122 또는 1122') 중 하나 이상을 사용함으로써, 레이아웃 설계들(200, 500, 800, 1100A, 1100G) 각각에 대해 추가적인 라우팅 리소스들이 제2 방향(Y)으로 제공되고 다른 금속화 레벨들(예컨대, M0, M1 등) 아래에 위치된다. 라우팅 리소스들을 다른 금속화 레벨들(예를 들어, M0, M1 등) 아래에서 제공함으로써, 다른 금속화 레벨들(예를 들어, M0, M1 등)의 사용이 감소될 수 있거나 또는 다른 금속화 레벨들(예를 들어, M0, M1 등)이 추가적인 라우팅 리소스들로서 이용되어, 다른 접근법들보다 더 작은 면적을 갖는 레이아웃 설계들(200, 500, 800, 1100A, 1100G)를 초래시켜서 더 작은 면적을 갖는 표준 셀을 산출시킬 수 있다.
도 13은 일부 실시예들에 따른 집적 회로를 형성하거나 또는 제조하는 방법(1300)의 흐름도이다. 추가적인 동작들이 도 13에서 도시된 방법(1300) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 동작들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 방법(1300)은 집적 회로(100(도 1), 300(도 3), 400(도 4), 600(도 6a~도 6b), 700(도 7), 900(도 9), 1000A~1000B(도 10a~도 10b) 또는 1200~1200'(도 12a~도 12d))와 같은, 집적 회로들을 형성하는데 사용가능하다. 일부 실시예들에서, 방법(1300)은 레이아웃 설계(200(도 2a~도 2c), 500(도 5), 800(도 8), 1100A(도 11a) 또는 1100G(도 11g)) 중 하나 이상과 유사한 구조적 관계를 갖는 집적 회로들을 형성하는데 사용가능하다.
방법(1300)의 동작(1302)에서, 집적 회로의 레이아웃 설계가 생성된다. 동작(1302)은 레이아웃 설계를 생성하기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1502)(도 15))에 의해 수행된다. 일부 실시예들에서, 방법(1300)의 레이아웃 설계는 레이아웃 설계(200, 500, 800, 또는 1100A~1100G) 중 하나 이상을 포함한다. 일부 실시예들에서, 본 출원의 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 포맷으로 되어 있다.
방법(1300)의 동작(1304)에서, 집적 회로가 레이아웃 설계에 기초하여 제조된다. 일부 실시예들에서, 방법(1300)의 동작(1304)은 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제조하는 단계, 및 적어도 하나의 마스크에 기초하여 집적 회로를 제조하는 단계를 포함한다.
도 14는 일부 실시예들에 따른 집적 회로의 레이아웃 설계를 생성하는 방법(1400)의 흐름도이다. 추가적인 동작들이 도 14에서 도시된 방법(1400) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 방법(1400)은 방법(1300)의 동작(1302)의 실시예이다. 일부 실시예들에서, 방법(1400)은 집적 회로(예를 들어, 집적 회로( 100, 300, 400, 600, 700, 900, 1000A~1000B, 또는 1200~1200'))의 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G)의 하나 이상의 레이아웃 패턴을 생성하는데 사용될 수 있다.
방법(1400)의 동작(1402)에서, 활성 영역 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 활성 영역 레이아웃 패턴들의 세트는 활성 영역 레이아웃 패턴들의 세트(202 또는 1102)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1402)은 집적 회로의 제1 활성 영역을 제조하는 것에 대응하는 제1 활성 영역 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 집적 회로의 제2 활성 영역을 제조하는 것에 대응하는 제2 활성 영역 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1402)의 제1 활성 영역 레이아웃 패턴 또는 제2 활성 영역 레이아웃 패턴은 활성 영역 레이아웃 패턴들의 세트(202 또는 1102)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1402)의 제1 활성 영역 또는 제2 활성 영역은 활성 영역들의 세트(302, 602, 902, 또는 1202)의 하나 이상의 활성 영역의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1404)에서, 제1 게이트 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제1 게이트 레이아웃 패턴들의 세트는 게이트 레이아웃 패턴들의 세트(204, 504, 804, 1104, 또는 1122)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1404)은 제1 게이트를 제조하는 것에 대응하는 제1 게이트 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 제2 게이트를 제조하는 것에 대응하는 제2 게이트 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1404)의 제1 게이트 레이아웃 패턴 또는 제2 게이트 레이아웃 패턴은 게이트 레이아웃 패턴들의 세트(204, 504, 804, 1104, 또는 1122)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1404)의 제1 게이트 또는 제2 게이트는 게이트들의 세트(304, 604, 904, 1204, 또는 1222)의 하나 이상의 게이트의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1406)에서, 제1 콘택트 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제1 콘택트 레이아웃 패턴들의 세트는 금속 오버 확산 레이아웃 패턴들의 세트(210, 510, 810, 1110, 또는 1112) 또는 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 또는 1120)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1406)은 제1 콘택트를 제조하는 것에 대응하는 제1 콘택트 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 제2 콘택트를 제조하는 것에 대응하는 제2 콘택트 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1406)의 제1 콘택트 레이아웃 패턴 또는 제2 콘택트 레이아웃 패턴은 금속 오버 확산 레이아웃 패턴들의 세트(210, 510, 810, 1110, 또는 1112) 또는 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 또는 1120)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1406)의 제1 콘택트 또는 제2 콘택트는 콘택트들의 세트(310, 610, 910, 1210, 또는 1212) 또는 콘택트들의 세트(320, 620, 920, 또는 1220)의 하나 이상의 콘택트의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1408)에서, 제1 절연층 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제1 절연층 레이아웃 패턴들의 세트는 절연층 레이아웃 패턴들의 세트(514, 814, 1114, 또는 1116)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1408)은 제1 절연층을 제조하는 것에 대응하는 제1 절연층 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1408)의 제1 절연층 레이아웃 패턴은 절연층 레이아웃 패턴들의 세트(514, 814, 1114, 또는 1116)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1408)의 제1 절연층은 절연층들의 세트(614, 914, 1214, 또는 1216)의 하나 이상의 절연층의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1410)에서, 제2 콘택트 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제2 콘택트 레이아웃 패턴들의 세트는 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 1120, 또는 1120') 또는 금속 오버 확산 레이아웃 패턴들의 세트(210, 510, 810, 1110, 또는 1112)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1410)은 제3 콘택트를 제조하는 것에 대응하는 제3 콘택트 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 제4 콘택트를 제조하는 것에 대응하는 제4 콘택트 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1410)의 제3 또는 제4 콘택트 레이아웃 패턴은 금속 오버 확산 레이아웃 패턴들의 세트(220, 520, 820, 1120, 또는 1120') 또는 금속 오버 확산 레이아웃 패턴들의 세트(210, 510, 810, 1110, 또는 1112)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1410)의 제3 콘택트 또는 제4 콘택트는 콘택트들의 세트(320, 620, 920, 1220, 또는 1220) 또는 콘택트들의 세트(310, 610, 910, 1210, 또는 1212)의 하나 이상의 콘택트의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1412)에서, 제2 절연층 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제2 절연층 레이아웃 패턴들의 세트는 절연층 레이아웃 패턴들의 세트(514, 814, 1114, 또는 1116)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1412)은 제2 절연층을 제조하는 것에 대응하는 제2 절연층 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1412)의 제2 절연층 레이아웃 패턴은 절연층 레이아웃 패턴들의 세트(514, 814, 1114, 또는 1116)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1412)의 제2 절연층은 절연층들의 세트(614, 914, 1214, 또는 1216)의 하나 이상의 절연층의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1414)에서, 제2 게이트 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제2 게이트 레이아웃 패턴들의 세트는 게이트 레이아웃 패턴들의 세트(1122 또는 1122') 또는 게이트 레이아웃 패턴들의 세트(204, 504, 804, 또는 1104)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1414)은 제3 게이트를 제조하는 것에 대응하는 제3 게이트 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 제4 게이트를 제조하는 것에 대응하는 제4 게이트 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1414)의 제3 게이트 레이아웃 패턴 또는 제4 게이트 레이아웃 패턴은 게이트 레이아웃 패턴들의 세트(1122 또는 1122') 또는 게이트 레이아웃 패턴들의 세트(204, 504, 804, 또는 1104)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1414)의 제3 게이트 또는 제4 게이트는 게이트들의 세트(1222 또는 1222') 또는 게이트들의 세트(304, 604, 904, 또는 1204)의 하나 이상의 게이트의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1416)에서, 제1 도전성 피처 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 제1 도전성 피처 레이아웃 패턴들의 세트는 도전성 피처 레이아웃 패턴들의 세트(240, 540, 840, 1140, 또는 1144) 또는 전력 레일 레이아웃 패턴들의 세트(242)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1416)은 제1 도전성 구조물을 제조하는 것에 대응하는 제1 도전성 구조물 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1416)의 제1 도전성 구조물 레이아웃 패턴은 도전성 구조물 레이아웃 패턴들의 세트(240, 540, 840, 1140, 또는 1144) 또는 전력 레일 레이아웃 패턴들의 세트(242)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1416)의 제1 도전성 구조물은 도전성 구조물의 세트(340, 640, 940, 1240, 또는 1244) 또는 전력 레일들의 세트(342)의 하나 이상의 도전성 구조물의 적어도 일부분들을 포함한다.
방법(1400)의 동작(1418)에서, 비아 레이아웃 패턴들의 세트가 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1400)의 비아 레이아웃 패턴들의 세트는 비아 레이아웃 패턴들의 세트(250, 550, 850, 1150, 1150', 1160, 또는 1160')의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1418)은 제1 비아에 대응하는 제1 비아 레이아웃 패턴을 생성하거나 또는 배치하는 단계, 및 제2 비아에 대응하는 제2 비아 레이아웃 패턴을 생성하거나 또는 배치하는 단계를 포함한다. 일부 실시예들에서, 동작(1418)의 제1 또는 제2 비아 레이아웃 패턴은 비아 레이아웃 패턴들의 세트(250, 550, 560, 850, 1150, 1150', 1160, 또는 1160')의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 동작(1418)의 제1 또는 제2 비아는 비아들의 세트(350, 650, 660, 950, 1250, 1250', 1260, 또는 1260')의 하나 이상의 비아의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작들(1402, 1404, 1406, 1408, 1410, 1412, 1414, 1416, 또는 1418) 중 하나 이상은 수행되지 않는다. 방법(1300~1400)의 동작들 중 하나 이상은 집적 회로(100, 300, 400, 600, 700, 900, 1000A~1000B, 1200, 또는 1200')와 같은 집적 회로를 제조하기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스에 의해 수행된다. 일부 실시예들에서, 방법(1300~1400)의 하나 이상의 동작은 방법(1300~1400)의 상이한 하나 이상의 동작에서 사용된 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 일부 실시예들에서, 방법(1300~1400)의 상이한 하나 이상의 동작을 수행하는데 사용된 것과는 상이한 프로세싱 디바이스가 방법(1300~1400)의 하나 이상의 동작을 수행하는데 사용된다.
도 15는 일부 실시예들에 따른 IC 레이아웃 설계를 설계하고 제조하기 위한 시스템(1500)의 개략도이다. 일부 실시예들에서, 시스템(1500)은 본 명세서에서 설명된 하나 이상의 IC 레이아웃 설계를 생성하거나 또는 배치한다. 일부 실시예들에서, 시스템(1500)은 본 명세서에서 설명된 하나 이상의 IC 레이아웃 설계에 기초하여 하나 이상의 IC를 제조한다. 시스템(1500)은 하드웨어 프로세서(1502), 및 컴퓨터 프로그램 코드(1506), 즉 실행가능한 명령어들의 세트로 인코딩된, 즉 이를 저장한 컴퓨터 판독가능 비일시적 저장 매체(1504)를 포함한다. 컴퓨터 판독가능 저장 매체(1504)는 집적 회로를 생성하기 위한 제조 머신과 인터페이스하도록 구성된다. 프로세서(1502)는 버스(1508)에 의해 컴퓨터 판독가능 저장 매체(1504)에 전기적으로 결합된다. 프로세서(1502)는 또한 버스(1508)에 의해 I/O 인터페이스(1510)에 전기적으로 결합된다. 네트워크 인터페이스(1512)는 또한 버스(1508)에 의해 프로세서(1502)에 전기적으로 연결된다. 네트워크 인터페이스(1512)는 네트워크(1514)에 연결되어, 프로세서(1502) 및 컴퓨터 판독가능 저장 매체(1504)는 네트워크(1514)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(1502)는 시스템(1500)이 방법(1300 또는 1400)에서 설명된 동작들의 전부 또는 일부를 수행하는데 사용될 수 있게 하도록 하기 위해 컴퓨터 판독가능 저장 매체(1504)에 인코딩된 컴퓨터 프로그램 코드(1506)를 실행하도록 구성된다.
일부 실시예들에서, 프로세서(1502)는 중앙 프로세싱 유닛(CPU), 멀티 프로세서, 분산형 프로세싱 시스템, 응용 특정 집적 회로(ASIC), 및/또는 적절한 프로세싱 유닛이다.
일부 실시예들에서, 컴퓨터로 판독가능한 저장 매체(1504)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터로 판독가능한 저장 매체(1504)는 반도체 또는 고체상태 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크가 포함된다. 광학 디스크를 이용한 몇몇의 실시예들에서, 컴퓨터로 판독가능한 저장 매체(1504)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
일부 실시예들에서, 저장 매체(1504)는 시스템(1500)이 방법(1300 또는 1400)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1506)를 저장한다. 일부 실시예들에서, 저장 매체(1504)는 또한 방법(1300 또는 1400)을 수행하기 위해 필요한 정보뿐만이 아니라, 레이아웃 설계(1516) 및 사용자 인터페이스(1518) 및 제조 유닛(1520)과 같은, 방법(1300 또는 1400)의 수행 동안 생성된 정보, 및/또는 방법(1300 또는 1400)의 동작을 수행하기 위한 실행가능한 명령어들의 세트를 저장한다. 일부 실시예들에서, 레이아웃 설계(1516)는 레이아웃 설계(200, 500, 800, 1100A, 또는 1100G)의 하나 이상의 레이아웃 패턴을 포함한다.
일부 실시예들에서, 저장 매체(1504)는 제조 머신과 인터페이스하기 위한 명령어들(예를 들어, 컴퓨터 프로그램 코드(1506))을 저장한다. 명령어들(예를 들어, 컴퓨터 프로그램 코드(1506))은 프로세서(1502)가 제조 공정 동안 방법(1300 또는 1400)을 효과적으로 구현하기 위해 제조 머신에 의해 판독가능한 제조 명령어들을 생성하게 할 수 있다.
시스템(1500)은 I/O 인터페이스(1510)를 포함한다. I/O 인터페이스(1510)는 외부 회로에 결합된다. 일부 실시예들에서, I/O 인터페이스(1510)는 정보 및 커맨드를 프로세서(1502)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 방향 키를 포함한다.
시스템(1500)은 또한 프로세서(1502)에 결합된 네트워크 인터페이스(1512)를 포함한다. 네트워크 인터페이스(1512)는 시스템(1500)으로 하여금 네트워크(1514)와 통신할 수 있게 해주며, 이 네트워크(714)에는 하나 이상의 다른 컴퓨터 시스템들이 연결되어 있다. 네트워크 인터페이스(1512)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-13154와 같은 유선 네트워크 인터페이스들을 포함한다. 일부 실시예들에서, 방법(1300 또는 1400)은 둘 이상의 시스템(1500)에서 구현되고, 레이아웃 설계, 사용자 인터페이스, 및 제조 유닛과 같은 정보는 네트워크(1514)에 의해 상이한 시스템들(1500) 간에 교환된다.
시스템(1500)은 I/O 인터페이스(1512) 또는 네트워크 인터페이스(1512)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. IC(예를 들어, 집적 회로(100, 300, 400, 600, 700, 900, 1000A~1000B, 또는 1200~1200'))를 생산하기 위한 레이아웃 설계를 결정하기 위한 정보는 버스(1508)에 의해 프로세서(1502)에 전송된다. 그런 후, 레이아웃 설계는 레이아웃 설계(1516)로서 컴퓨터 판독가능 매체(1504)에 저장된다. 시스템(1500)은 I/O 인터페이스(1510) 또는 네트워크 인터페이스(1512)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1518)로서 컴퓨터 판독가능 매체(1504)에 저장된다. 시스템(1500)은 I/O 인터페이스(1510) 또는 네트워크 인터페이스(1512)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1520)으로서 컴퓨터 판독가능 매체(1504)에 저장된다. 일부 실시예들에서, 제조 유닛(1520)은 시스템(1500)에 의해 이용되는 제조 정보를 포함한다.
일부 실시예들에서, 방법(1300 또는 1400)은 프로세서에 의해 실행하기 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1300 또는 1400)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1300 또는 1400)은 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예들에서, 방법(1300 또는 1400)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1300 또는 1400)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, EDA 툴은 집적 회로 디바이스의 레이아웃 설계를 생성하는데 사용된다. 일부 실시예들에서, 레이아웃 설계는 컴퓨터 판독가능 비일시적 매체 상에 저장된다. 일부 실시예들에서, 레이아웃 설계는 CADENCE DESIGN SYSTEMS 회사로부터 입수가능한 VIRTUOSO®와 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시예들에서, 레이아웃 설계는 회로도 설계에 기초하여 생성된 넷리스트(netlist)에 기초하여 생성된다. 일부 실시예들에서, 방법(1300 또는 1400)은 시스템(1500)에 의해 생성된 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하기 위해 제조 디바이스에 의해 구현된다. 일부 실시예들에서, 시스템(1500)은 본 발명개시의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하는 제조 디바이스이다. 일부 실시예들에서, 도 15의 시스템(1500)은 다른 접근법들보다 더 작은 IC의 레이아웃 설계를 생성한다. 일부 실시예들에서, 도 15의 시스템(1500)은 다른 접근법들보다 더 작은 면적을 점유하는 IC(예컨대, 집적 회로(100, 300, 400, 600, 700, 900, 1000A~1000B, 또는 1200~1200'))의 레이아웃 설계를 생성한다.
도 16은 본 발명개시의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1600), 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 16에서, IC 제조 시스템(1600)은 설계, 개발, 및 제조 사이클들 및/또는 IC 디바이스(1660)의 제조와 관련된 서비스들에서 서로 상호작용하는, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 제조자/제작자(즉, 팹(fab))(1640)와 같은 엔티티들을 포함한다. 시스템(1600) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1640) 중 두 개 이상은 단일의 대형 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1620), 마스크 하우스(1630), 및 IC 팹(1640) 중 두 개 이상은 공통 시설에서 공존하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1620)는 IC 설계 레이아웃(1622)을 생성한다. IC 설계 레이아웃(1622)은 IC 디바이스(1660)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제작될 IC 디바이스(1660)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응한다. 다양한 층들이 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(1622)의 부분은 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될, 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 다양한 IC 피처를 포함한다. 설계 하우스(1620)는 IC 설계 레이아웃(1622)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃(1622)은 기하학적 패턴에 관한 정보를 갖는 하나 이상의 데이터 파일들에서 제공된다. 예를 들어, IC 설계 레이아웃(1622)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1630)는 데이터 준비(1632) 및 마스크 제조(1634)를 포함한다. 마스크 하우스(1630)는 IC 설계 레이아웃(1622)에 따라 IC 디바이스(1660)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크들을 제조하기 위해 IC 설계 레이아웃(1622)을 사용한다. 마스크 하우스(1630)는 마스크 데이터 준비(1632)를 수행하며, 여기서 IC 설계 레이아웃(1622)은 대표 데이터 파일(representative data file; RDF)로 변환된다. 마스크 데이터 준비(1632)는 마스크 제조(1634)에 RDF를 제공한다. 마스크 제조(1634)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은 마스크 기록기의 특정 특성 및/또는 IC 팹(1640)의 요건을 따르기 위해 마스크 데이터 준비(1632)에 의해 조작된다. 도 16에서, 마스크 데이터 준비(1632) 및 마스크 제조(1634)는 별개의 엘리먼트로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(1632) 및 마스크 제조(1634)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1632)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1622)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(1632)는 탈축 조명, 서브 해상도 지원 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(1632)는 반도체 제조 공정들에서의 가변성 등을 다루기 위해, 충분한 마진을 보장하도록 특정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성룰들의 세트와 함께 OPC에서 공정들을 거친 IC 설계 레이아웃을 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(1634) 동안의 제한을 보상하기 위해 IC 설계 레이아웃을 수정하는데, 이는 마스크 생성 룰들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1632)는 IC 디바이스(1660)를 제조하기 위해 IC 팹(1640)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 체크(lithography process checking; LPC)를 포함한다. LPC는 이 처리를 IC 설계 레이아웃(1622)에 기초하여 시뮬레이션하여 IC 디바이스(1660)와 같은 시뮬레이션된 제조된 디바이스를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 공정들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(DOF), 마스크 오차 강화 인자(MEEF), 다른 적절한 인자들 등, 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 설계 룰을 만족시키기에 충분히 형상적으로 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1622)을 추가적으로 정제시킨다.
마스크 데이터 준비(1632)의 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(1632)는 제조 룰들에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1632) 동안 IC 설계 레이아웃(1622)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1632) 후 그리고 마스크 제조(1634) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제조된다. 일부 실시예들에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 빔과 같은, 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역을 투과한다. 일 예시에서, 바이너리 마스크는 마스크의 불투명 영역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 다른 예시에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1634)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정에서, 및/또는 다른 적합한 공정들에서, 이러한 마스크(들)가 사용된다.
IC 팹(1640)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예들에서, IC 팹(1640)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1640)은 마스크 하우스(1630)에 의해 제조된 마스크(또는 마스크들)를 사용하여 IC 디바이스(1660)를 제조한다. 따라서, IC 팹(1640)은 IC 설계 레이아웃(1622)을 적어도 간접적으로 사용하여 IC 디바이스(1660)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(1642)는 마스크(또는 마스크들)를 사용하여 IC 디바이스(1660)를 형성하기 위해 IC 팹(1640)에 의해 제조된다. 반도체 웨이퍼(1642)는 실리콘 기판 또는 다른 적절한 기판을 포함하며, 이들 위에는 물질층들이 형성된다. 반도체 웨이퍼는 다양한 도핑 영역들, 유전체 피처들, 다중레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
시스템(1600)은 설계 하우스(1620), 마스크 하우스(1630), 또는 IC 팹(1640)을 개별적인 컴포넌트들 또는 엔티티들로서 갖는 것으로서 도시된다. 하지만, 설계 하우스(1620), 마스크 하우스(1630), 또는 IC 팹(1640) 중 하나 이상은 동일 컴포넌트 또는 엔티티의 일부인 것을 이해한다.
집적 회로(IC) 제조 시스템(예컨대, 도 16의 시스템(1600)), 및 이와 연관된 IC 제조 흐름에 관한 세부사항은, 예컨대, 2016년 2월 9일에 특허허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 특허 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 특허 공보 제20140040838호, 및 2007년 8월 21일에 특허허여된 미국 특허 제7,260,442호에서 발견되며, 이들 문헌들은 그 전체내용이 참조로서 본원에 병합된다.
본 설명의 일 양태는 집적 회로에 관한 것이다. 일부 실시예들에서, 집적 회로는 전술한 내용을 포함한다.
본 설명의 다른 양태는 집적 회로를 제조하는 방법에 관한 것이다. 방법은, 프로세서에 의해, 집적 회로의 레이아웃 설계를 생성하는 단계, 및 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는 전술한 내용을 포함한다.
본 설명의 또 다른 양태는 집적 회로를 제조하는 방법에 관한 것이다. 방법은, 프로세서에 의해, 집적 회로의 레이아웃 설계를 생성하는 단계, 및 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는 전술한 내용을 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 회로에 있어서,
제1 방향으로 연장되고, 제1 레벨 상에 위치한, 기판 내의 제1 활성 영역;
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제2 활성 영역;
상기 제1 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 상기 제1 활성 영역과 오버랩된 제1 콘택트;
상기 제2 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제2 활성 영역과 오버랩되며, 적어도 상기 제2 방향으로 상기 제1 콘택트로부터 분리되어 있는 제2 콘택트; 및
상기 제2 방향으로 연장되고, 상기 제1 콘택트 및 상기 제2 콘택트와 오버랩되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제1 활성 영역 및 상기 제1 콘택트에 결합된 제3 콘택트
를 포함하는 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 제3 콘택트는 또한 상기 제2 콘택트 및 상기 제2 활성 영역에 결합된 것인 집적 회로.
실시예 3. 실시예 2에 있어서, 상기 집적 회로는 인버터 회로의 일부인 것인 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치하며, 상기 제2 콘택트 및 상기 제3 콘택트와 오버랩된 제1 도전성 구조물;
상기 제3 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제3 콘택트를 상기 제1 도전성 구조물에 결합시키는 제1 비아; 및
상기 제2 방향으로 연장되며, 상기 제2 콘택트와 상기 제3 콘택트 사이에 있는 절연층을 더 포함하는 집적 회로.
실시예 5. 실시예 4에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제2 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제3 활성 영역;
상기 제1 방향으로 연장되고, 상기 제3 활성 영역과 상기 제2 활성 영역 사이에 있으며, 상기 제2 레벨 상에 위치한 제1 게이트;
상기 제3 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제3 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제2 콘택트로부터 분리되어 있는 제4 콘택트;
상기 제2 방향으로 연장되고, 상기 제4 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제3 활성 영역에 결합된 제5 콘택트; 및
상기 제5 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제5 콘택트를 상기 제1 도전성 구조물에 결합시키는 제2 비아를 더 포함하는 집적 회로.
실시예 6. 실시예 5에 있어서, 상기 집적 회로는 NAND 로직 게이트 회로의 일부인 것인 집적 회로.
실시예 7. 실시예 5에 있어서, 상기 제4 레벨은 상기 집적 회로의 금속 0(M0) 층인 것인 집적 회로.
실시예 8. 실시예 5에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 활성 영역으로부터 분리되어 있으며, 상기 제2 방향으로 상기 제3 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제4 활성 영역;
상기 제4 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제4 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제1 콘택트로부터 분리되어 있는 제6 콘택트;
상기 제2 방향으로 연장되고, 상기 제6 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제4 활성 영역에 결합된 제7 콘택트;
상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제6 콘택트 및 상기 제7 콘택트와 오버랩된 제2 도전성 구조물; 및
상기 제7 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제7 콘택트를 상기 제2 도전성 구조물에 결합시키는 제3 비아를 더 포함하는 집적 회로.
실시예 9. 실시예 8에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제5 활성 영역;
상기 제1 방향으로 연장되고, 상기 제1 활성 영역과 상기 제5 활성 영역 사이에 있으며, 상기 제2 레벨 상에 위치한 제2 게이트;
상기 제5 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제5 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제1 콘택트로부터 분리되어 있는 제8 콘택트;
상기 제2 방향으로 연장되고, 상기 제8 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제5 활성 영역에 결합된 제9 콘택트; 및
상기 제9 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제9 콘택트를 상기 제2 도전성 구조물에 결합시키는 제4 비아를 더 포함하는 집적 회로.
실시예 10. 실시예 9에 있어서, 상기 집적 회로는 AND OR INVERTER 로직 회로의 일부인 것인 집적 회로.
실시예 11. 집적 회로에 있어서,
제1 방향으로 연장되고, 제1 레벨 상에 위치한 제1 게이트;
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 게이트로부터 분리되어 있는 제2 게이트;
상기 제2 방향으로 연장되고, 상기 제1 게이트 및 상기 제2 게이트와 오버랩되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 적어도 상기 제1 게이트에 결합된 제1 게이트 부분; 및
상기 제2 방향으로 연장되고, 상기 제1 게이트 및 상기 제2 게이트와 오버랩되며, 상기 제2 게이트와 상기 제1 게이트 부분 사이에 있는 제1 절연층을 포함하는 집적 회로.
실시예 12. 실시예 11에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제2 게이트로부터 분리되어 있는 제3 게이트;
상기 제1 방향으로 연장되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제3 게이트 및 상기 제1 게이트 부분과 오버랩된 제1 도전성 구조물;
상기 제1 게이트 부분과 상기 제1 도전성 구조물 사이에 있고, 상기 제1 게이트 부분을 상기 제1 도전성 구조물에 결합시키는 제1 비아; 및
상기 제3 게이트와 상기 제1 도전성 구조물 사이에 있고, 상기 제3 게이트를 상기 제1 도전성 구조물에 결합시키는 제2 비아를 더 포함하는 집적 회로.
실시예 13. 실시예 12에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치한, 기판 내의 제1 활성 영역;
상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제2 활성 영역;
상기 제1 활성 영역 및 상기 제2 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제1 활성 영역 및 상기 제2 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제3 게이트로부터 분리되어 있는 제1 콘택트; 및
상기 제2 방향으로 연장되고, 적어도 상기 제1 콘택트의 일부분과 오버랩되며, 상기 제2 레벨 상에 위치한 제2 콘택트를 더 포함하는 집적 회로.
실시예 14. 실시예 13에 있어서,
상기 제2 방향으로 연장되며, 상기 제2 콘택트와 상기 제1 콘택트의 일부분 사이에 있는 제2 절연층; 및
상기 제2 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제2 콘택트를 상기 제1 도전성 구조물에 결합시키는 제3 비아를 더 포함하는 집적 회로.
실시예 15. 실시예 14에 있어서,
상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 활성 영역 및 상기 제2 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제3 활성 영역;
상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제3 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제4 활성 영역;
상기 제3 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제3 활성 영역과 오버랩되며, 상기 제2 방향으로 상기 제1 콘택트로부터 분리되어 있는 제3 콘택트; 및
상기 제4 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제4 활성 영역과 오버랩되며, 상기 제2 방향으로 상기 제1 콘택트 및 상기 제4 콘택트로부터 분리되어 있는 제4 콘택트를 더 포함하며,
상기 제2 콘택트는 또한 상기 제3 콘택트 및 상기 제4 콘택트와 오버랩되며, 상기 제3 콘택트 및 상기 제4 콘택트와 전기적으로 결합된 것인 집적 회로.
실시예 16. 실시예 15에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 게이트 및 상기 제2 게이트로부터 분리되어 있는 제4 게이트;
상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 도전성 구조물로부터 분리되어 있고, 상기 제3 레벨 상에 위치하며, 상기 제4 게이트 및 상기 제2 콘택트와 오버랩된 제2 도전성 구조물;
상기 제2 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제2 콘택트를 상기 제2 도전성 구조물에 결합시키는 제4 비아; 및
상기 제4 게이트와 상기 제2 도전성 구조물 사이에 있고, 상기 제4 게이트를 상기 제2 도전성 구조물에 결합시키는 제5 비아를 더 포함하는 집적 회로.
실시예 17. 집적 회로를 형성하는 방법에 있어서,
프로세서에 의해, 상기 집적 회로의 레이아웃 설계를 생성하는 단계; 및 상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계를 포함하고, 상기 레이아웃 설계를 생성하는 단계는,
상기 집적 회로의 제1 활성 영역을 제조하는 것에 대응하는, 제1 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은 제1 방향으로 연장되며, 제1 레벨 상에 위치함 -;
상기 집적 회로의 제2 활성 영역을 제조하는 것에 대응하는, 제2 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되어 있음 -;
제1 콘택트를 제조하는 것에 대응하는, 제1 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제1 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제1 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 상기 제1 콘택트는 상기 제1 활성 영역에 전기적으로 결합되어 있음 -;
제2 콘택트를 제조하는 것에 대응하는, 제2 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제2 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제2 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 콘택트 레이아웃 패턴으로부터 분리되어 있으며, 상기 제2 콘택트는 상기 제2 활성 영역에 전기적으로 결합되어 있음 -; 및
제3 콘택트를 제조하는 것에 대응하는, 제3 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제3 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제1 활성 영역 레이아웃 패턴 및 상기 제2 활성 영역 레이아웃 패턴과 오버랩되며, 상기 제3 콘택트는 적어도 상기 제1 콘택트에 전기적으로 결합되어 있음 -를 포함한 것인 집적 회로를 형성하는 방법.
실시예 18. 실시예 17에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
제1 절연층을 제조하는 것에 대응하는, 제1 절연층 레이아웃 패턴을 생성하는 단계를 포함하고, 상기 제1 절연층 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 콘택트 레이아웃 패턴과 상기 제3 콘택트 레이아웃 패턴 사이에 있으며, 상기 제1 절연층은 상기 제2 콘택트로부터 상기 제3 콘택트를 전기적으로 절연시키도록 구성된 것인 집적 회로를 형성하는 방법.
실시예 19. 실시예 17에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
제1 게이트를 제조하는 것에 대응하는, 제1 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제1 게이트 레이아웃 패턴은 상기 제1 방향으로 연장되며, 상기 제2 레벨 상에 위치함 -;
제2 게이트를 제조하는 것에 대응하는, 제2 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제2 게이트 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제2 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 게이트 레이아웃 패턴으로부터 분리되어 있음 -; 및
제1 게이트 부분을 제조하는 것에 대응하는, 제3 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제3 게이트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제1 게이트 레이아웃 패턴 및 상기 제2 게이트 레이아웃 패턴과 오버랩되고, 상기 제3 레벨 상에 위치하며, 상기 제1 방향으로 상기 제3 콘택트 레이아웃 패턴으로부터 분리되어 있으며, 상기 제1 게이트 부분은 적어도 상기 제1 게이트에 결합되어 있음 -를 포함한 것인 집적 회로를 형성하는 방법.
실시예 20. 실시예 17에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
제2 절연층을 제조하는 것에 대응하는, 제2 절연층 레이아웃 패턴을 생성하는 단계 - 상기 제2 절연층 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제3 게이트 레이아웃 패턴과 상기 제2 게이트 레이아웃 패턴 사이에 있으며, 상기 제2 절연층은 상기 제2 게이트로부터 상기 제1 게이트 부분을 전기적으로 절연시키도록 구성됨 -;
제1 도전성 구조물을 제조하는 것에 대응하는, 제1 도전성 구조물 레이아웃 패턴을 생성하는 단계 - 상기 제1 도전성 구조물 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치하며, 상기 제3 콘택트 레이아웃 패턴 및 상기 제3 게이트 레이아웃 패턴과 오버랩됨 -;
제1 비아를 제조하는 것에 대응하는, 제1 비아 레이아웃 패턴을 생성하는 단계 - 상기 제1 비아 레이아웃 패턴은 상기 제1 도전성 구조물 레이아웃 패턴과 상기 제3 콘택트 레이아웃 패턴 사이에 있으며, 상기 제1 비아는 상기 제3 콘택트를 상기 제1 도전성 구조물에 결합시킴 -; 및
제2 비아를 제조하는 것에 대응하는, 제2 비아 레이아웃 패턴을 생성하는 단계 - 상기 제2 비아 레이아웃 패턴은 상기 제1 도전성 구조물 레이아웃 패턴과 상기 제3 게이트 레이아웃 패턴 사이에 있으며, 상기 제2 비아는 상기 제1 게이트 부분을 상기 제1 도전성 구조물에 결합시킴 -을 포함한 것인 집적 회로를 형성하는 방법.

Claims (20)

  1. 집적 회로에 있어서,
    제1 방향으로 연장되고, 제1 레벨 상에 위치한, 기판 내의 제1 활성 영역;
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제2 활성 영역;
    상기 제1 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 상기 제1 활성 영역과 오버랩(overlap)된 제1 콘택트;
    상기 제2 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제2 활성 영역과 오버랩되며, 적어도 상기 제2 방향으로 상기 제1 콘택트로부터 분리되어 있는 제2 콘택트; 및
    상기 제2 방향으로 연장되고, 상기 제1 콘택트 및 상기 제2 콘택트와 오버랩되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제1 활성 영역 및 상기 제1 콘택트에 결합된 제3 콘택트
    를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 제3 콘택트는 또한 상기 제2 콘택트 및 상기 제2 활성 영역에 결합된 것인 집적 회로.
  3. 제2항에 있어서,
    상기 집적 회로는 인버터 회로의 일부인 것인 집적 회로.
  4. 제1항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치하며, 상기 제2 콘택트 및 상기 제3 콘택트와 오버랩된 제1 도전성 구조물;
    상기 제3 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제3 콘택트를 상기 제1 도전성 구조물에 결합시키는 제1 비아; 및
    상기 제2 방향으로 연장되며, 상기 제2 콘택트와 상기 제3 콘택트 사이에 있는 절연층
    을 더 포함하는 집적 회로.
  5. 제4항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제2 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제3 활성 영역;
    상기 제1 방향으로 연장되고, 상기 제3 활성 영역과 상기 제2 활성 영역 사이에 있으며, 상기 제2 레벨 상에 위치한 제1 게이트;
    상기 제3 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제3 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제2 콘택트로부터 분리되어 있는 제4 콘택트;
    상기 제2 방향으로 연장되고, 상기 제4 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제3 활성 영역에 결합된 제5 콘택트; 및
    상기 제5 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제5 콘택트를 상기 제1 도전성 구조물에 결합시키는 제2 비아
    를 더 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 집적 회로는 NAND 로직 게이트 회로의 일부인 것인 집적 회로.
  7. 제5항에 있어서,
    상기 제4 레벨은 상기 집적 회로의 금속 0(M0) 층인 것인 집적 회로.
  8. 제5항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 활성 영역으로부터 분리되어 있으며, 상기 제2 방향으로 상기 제3 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제4 활성 영역;
    상기 제4 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제4 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제1 콘택트로부터 분리되어 있는 제6 콘택트;
    상기 제2 방향으로 연장되고, 상기 제6 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제4 활성 영역에 결합된 제7 콘택트;
    상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제6 콘택트 및 상기 제7 콘택트와 오버랩된 제2 도전성 구조물; 및
    상기 제7 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제7 콘택트를 상기 제2 도전성 구조물에 결합시키는 제3 비아
    를 더 포함하는 집적 회로.
  9. 제8항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제5 활성 영역;
    상기 제1 방향으로 연장되고, 상기 제1 활성 영역과 상기 제5 활성 영역 사이에 있으며, 상기 제2 레벨 상에 위치한 제2 게이트;
    상기 제5 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제2 레벨 상에 위치하고, 상기 제5 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제1 콘택트로부터 분리되어 있는 제8 콘택트;
    상기 제2 방향으로 연장되고, 상기 제8 콘택트 위에 있고, 상기 제3 레벨 상에 위치하며, 상기 제5 활성 영역에 결합된 제9 콘택트; 및
    상기 제9 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제9 콘택트를 상기 제2 도전성 구조물에 결합시키는 제4 비아
    를 더 포함하는 집적 회로.
  10. 제9항에 있어서,
    상기 집적 회로는 AND OR INVERTER 로직 회로의 일부인 것인 집적 회로.
  11. 집적 회로에 있어서,
    제1 방향으로 연장되고, 제1 레벨 상에 위치한 제1 게이트;
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 게이트로부터 분리되어 있는 제2 게이트;
    상기 제2 방향으로 연장되고, 상기 제1 게이트 및 상기 제2 게이트와 오버랩되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 적어도 상기 제1 게이트에 결합된 제1 게이트 부분; 및
    상기 제2 방향으로 연장되고, 상기 제1 게이트 및 상기 제2 게이트와 오버랩되며, 상기 제2 게이트와 상기 제1 게이트 부분 사이에 있는 제1 절연층
    을 포함하는 집적 회로.
  12. 제11항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제2 게이트로부터 분리되어 있는 제3 게이트;
    상기 제1 방향으로 연장되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제3 게이트 및 상기 제1 게이트 부분과 오버랩된 제1 도전성 구조물;
    상기 제1 게이트 부분과 상기 제1 도전성 구조물 사이에 있고, 상기 제1 게이트 부분을 상기 제1 도전성 구조물에 결합시키는 제1 비아; 및
    상기 제3 게이트와 상기 제1 도전성 구조물 사이에 있고, 상기 제3 게이트를 상기 제1 도전성 구조물에 결합시키는 제2 비아
    를 더 포함하는 집적 회로.
  13. 제12항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치한, 기판 내의 제1 활성 영역;
    상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제1 활성 영역 및 상기 제2 활성 영역과 오버랩되며, 상기 제1 방향으로 상기 제3 게이트로부터 분리되어 있는 제1 콘택트; 및
    상기 제2 방향으로 연장되고, 적어도 상기 제1 콘택트의 일부분과 오버랩되며, 상기 제2 레벨 상에 위치한 제2 콘택트를 더 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 제2 방향으로 연장되며, 상기 제2 콘택트와 상기 제1 콘택트의 일부분 사이에 있는 제2 절연층; 및
    상기 제2 콘택트와 상기 제1 도전성 구조물 사이에 있고, 상기 제2 콘택트를 상기 제1 도전성 구조물에 결합시키는 제3 비아를 더 포함하는 집적 회로.
  15. 제14항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 활성 영역 및 상기 제2 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제3 활성 영역;
    상기 제1 방향으로 연장되고, 상기 제4 레벨 상에 위치하며, 상기 제2 방향으로 상기 제3 활성 영역으로부터 분리되어 있는, 상기 기판 내의 제4 활성 영역;
    상기 제3 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제3 활성 영역과 오버랩되며, 상기 제2 방향으로 상기 제1 콘택트로부터 분리되어 있는 제3 콘택트; 및
    상기 제4 활성 영역에 결합되고, 상기 제2 방향으로 연장되고, 상기 제1 레벨 상에 위치하고, 상기 제4 활성 영역과 오버랩되며, 상기 제2 방향으로 상기 제1 콘택트 및 상기 제4 콘택트로부터 분리되어 있는 제4 콘택트를 더 포함하며,
    상기 제2 콘택트는 또한 상기 제3 콘택트 및 상기 제4 콘택트와 오버랩되며, 상기 제3 콘택트 및 상기 제4 콘택트와 전기적으로 결합된 것인 집적 회로.
  16. 제15항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향으로 상기 제1 게이트 및 상기 제2 게이트로부터 분리되어 있는 제4 게이트;
    상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 도전성 구조물로부터 분리되어 있고, 상기 제3 레벨 상에 위치하며, 상기 제4 게이트 및 상기 제2 콘택트와 오버랩된 제2 도전성 구조물;
    상기 제2 콘택트와 상기 제2 도전성 구조물 사이에 있고, 상기 제2 콘택트를 상기 제2 도전성 구조물에 결합시키는 제4 비아; 및
    상기 제4 게이트와 상기 제2 도전성 구조물 사이에 있고, 상기 제4 게이트를 상기 제2 도전성 구조물에 결합시키는 제5 비아를 더 포함하는 집적 회로.
  17. 집적 회로를 형성하는 방법에 있어서,
    프로세서에 의해, 상기 집적 회로의 레이아웃 설계를 생성하는 단계; 및
    상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계
    를 포함하고,
    상기 레이아웃 설계를 생성하는 단계는,
    상기 집적 회로의 제1 활성 영역을 제조하는 것에 대응하는, 제1 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은 제1 방향으로 연장되며, 제1 레벨 상에 위치함 -;
    상기 집적 회로의 제2 활성 영역을 제조하는 것에 대응하는, 제2 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제1 레벨 상에 위치하며, 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되어 있음 -;
    제1 콘택트를 제조하는 것에 대응하는, 제1 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제1 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제1 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제1 레벨과는 상이한 제2 레벨 상에 위치하며, 상기 제1 콘택트는 상기 제1 활성 영역에 전기적으로 결합되어 있음 -;
    제2 콘택트를 제조하는 것에 대응하는, 제2 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제2 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제2 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 콘택트 레이아웃 패턴으로부터 분리되어 있으며, 상기 제2 콘택트는 상기 제2 활성 영역에 전기적으로 결합되어 있음 -; 및
    제3 콘택트를 제조하는 것에 대응하는, 제3 콘택트 레이아웃 패턴을 생성하는 단계 - 상기 제3 콘택트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 활성 영역 레이아웃 패턴과 오버랩되고, 상기 제1 레벨 및 상기 제2 레벨과는 상이한 제3 레벨 상에 위치하며, 상기 제1 활성 영역 레이아웃 패턴 및 상기 제2 활성 영역 레이아웃 패턴과 오버랩되며, 상기 제3 콘택트는 적어도 상기 제1 콘택트에 전기적으로 결합되어 있음 -
    를 포함한 것인 집적 회로를 형성하는 방법.
  18. 제17항에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
    제1 절연층을 제조하는 것에 대응하는, 제1 절연층 레이아웃 패턴을 생성하는 단계를 포함하고, 상기 제1 절연층 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제2 콘택트 레이아웃 패턴과 상기 제3 콘택트 레이아웃 패턴 사이에 있으며, 상기 제1 절연층은 상기 제2 콘택트로부터 상기 제3 콘택트를 전기적으로 절연시키도록 구성된 것인 집적 회로를 형성하는 방법.
  19. 제17항에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
    제1 게이트를 제조하는 것에 대응하는, 제1 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제1 게이트 레이아웃 패턴은 상기 제1 방향으로 연장되며, 상기 제2 레벨 상에 위치함 -;
    제2 게이트를 제조하는 것에 대응하는, 제2 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제2 게이트 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제2 레벨 상에 위치하며, 상기 제2 방향으로 상기 제1 게이트 레이아웃 패턴으로부터 분리되어 있음 -; 및
    제1 게이트 부분을 제조하는 것에 대응하는, 제3 게이트 레이아웃 패턴을 생성하는 단계 - 상기 제3 게이트 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제1 게이트 레이아웃 패턴 및 상기 제2 게이트 레이아웃 패턴과 오버랩되고, 상기 제3 레벨 상에 위치하며, 상기 제1 방향으로 상기 제3 콘택트 레이아웃 패턴으로부터 분리되어 있으며, 상기 제1 게이트 부분은 적어도 상기 제1 게이트에 결합되어 있음 -를 포함한 것인 집적 회로를 형성하는 방법.
  20. 제17항에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
    제2 절연층을 제조하는 것에 대응하는, 제2 절연층 레이아웃 패턴을 생성하는 단계 - 상기 제2 절연층 레이아웃 패턴은 상기 제2 방향으로 연장되고, 상기 제3 게이트 레이아웃 패턴과 상기 제2 게이트 레이아웃 패턴 사이에 있으며, 상기 제2 절연층은 상기 제2 게이트로부터 상기 제1 게이트 부분을 전기적으로 절연시키도록 구성됨 -;
    제1 도전성 구조물을 제조하는 것에 대응하는, 제1 도전성 구조물 레이아웃 패턴을 생성하는 단계 - 상기 제1 도전성 구조물 레이아웃 패턴은 상기 제1 방향으로 연장되고, 상기 제1 레벨, 상기 제2 레벨, 및 상기 제3 레벨과는 상이한 제4 레벨 상에 위치하며, 상기 제3 콘택트 레이아웃 패턴 및 상기 제3 게이트 레이아웃 패턴과 오버랩됨 -;
    제1 비아를 제조하는 것에 대응하는, 제1 비아 레이아웃 패턴을 생성하는 단계 - 상기 제1 비아 레이아웃 패턴은 상기 제1 도전성 구조물 레이아웃 패턴과 상기 제3 콘택트 레이아웃 패턴 사이에 있으며, 상기 제1 비아는 상기 제3 콘택트를 상기 제1 도전성 구조물에 결합시킴 -; 및
    제2 비아를 제조하는 것에 대응하는, 제2 비아 레이아웃 패턴을 생성하는 단계 - 상기 제2 비아 레이아웃 패턴은 상기 제1 도전성 구조물 레이아웃 패턴과 상기 제3 게이트 레이아웃 패턴 사이에 있으며, 상기 제2 비아는 상기 제1 게이트 부분을 상기 제1 도전성 구조물에 결합시킴 -을 포함한 것인 집적 회로를 형성하는 방법.
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