TW202006915A - 積體電路及其形成方法 - Google Patents

積體電路及其形成方法 Download PDF

Info

Publication number
TW202006915A
TW202006915A TW108124856A TW108124856A TW202006915A TW 202006915 A TW202006915 A TW 202006915A TW 108124856 A TW108124856 A TW 108124856A TW 108124856 A TW108124856 A TW 108124856A TW 202006915 A TW202006915 A TW 202006915A
Authority
TW
Taiwan
Prior art keywords
layout pattern
gate
contact
layout
integrated circuit
Prior art date
Application number
TW108124856A
Other languages
English (en)
Other versions
TWI707443B (zh
Inventor
彭士瑋
莊正吉
賴志明
曾健庭
林威呈
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006915A publication Critical patent/TW202006915A/zh
Application granted granted Critical
Publication of TWI707443B publication Critical patent/TWI707443B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明提供一種積體電路，包含第一閘極、第二閘極、第一觸點以及第一絕緣層。第一閘極在第一方向上延伸且位於第一層級上。第二閘極在第一方向上延伸，位於第一層級上，以及在不同於第一方向的第二方向上與第一閘極分離。第一觸點在第二方向上延伸，與第一閘極及第二閘極交疊，位於不同於第一層級的第二層級上，以及至少耦接至第一閘極。第一絕緣層在第二方向上延伸，與第一閘極及第二閘極交疊，以及處於第二閘極與第一觸點之間。

Description

積體電路及其形成方法
小型化積體電路（integrated circuit；IC）的新近趨勢已產生消耗較低功率但又以較高速度提供更多功能的較小裝置。小型化製程亦導致更嚴格的設計及製造規格以及可靠性挑戰。各種電子設計自動化（electronic design automation；EDA）工具產生、最佳化以及驗證用於積體電路的標準胞元佈局設計，同時確保滿足標準胞元佈局設計及製造規格。
以下揭露內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置或其類似者的具體實例以簡化本揭露內容。當然，此等僅為實例且並非限制。預期其他組件、材料、值、步驟、配置或其類似者。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例及/或組態之間的關係。
另外，為了易於描述，本文中可使用諸如「在...之下」、「下方」、「下部」、「上方」、「上部」以及其類似者的空間相對術語以描述一個元件或特徵與另一元件或特徵的關係，如圖式中所示。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，積體電路包含第一閘極、第二閘極、第一觸點以及第一絕緣層。所述第一閘極在第一方向上延伸且位於第一層級上。所述第二閘極在所述第一方向上延伸，位於所述第一層級上，以及在不同於所述第一方向的第二方向上與所述第一閘極分離。
所述第一觸點在第二方向上延伸且位於不同於所述第一層級的第二層級上。所述第一觸點與所述第一閘極及所述第二閘極交疊，並至少耦接至所述第一閘極。
所述第一絕緣層在第二方向上延伸並與所述第一閘極及所述第二閘極交疊。在一些實施例中，所述第一絕緣層在所述第二閘極上方並在所述第一觸點下方，由此使所述第二閘極與所述第一觸點電絕緣。在一些實施例中，藉由將所述第一絕緣層定位在所述第二閘極上方，所述第一觸點可為積體電路在上部金屬化層級（例如，M0、M1等等）下方提供佈線資源。
在一些實施例中，所述積體電路進一步包含耦接至第一主動區域及第二主動區域的第二觸點。在一些實施例中，所述積體電路進一步包含與所述第二觸點的至少一部分交疊的第三觸點及在所述第三觸點下方並在所述第二觸點的所述部分上方的第二絕緣層。
在一些實施例中，藉由將所述第二絕緣層定位在所述第二觸點的所述部分上方，所述第三觸點可為積體電路在上部金屬化層級（例如，M0、M1等等）下方提供佈線資源。
在一些實施例中，藉由在上部金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用上部金屬化層級（例如，M0、M1等等）或上部金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路。 積體電路
圖1是根據一些實施例的積體電路100的電路圖。在一些實施例中，積體電路100為互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）反相器電路。CMOS反相器電路用於說明，其他類型的電路在本揭露內容的範疇內。
積體電路100包含P型金屬氧化物半導體（P-type metal oxide semiconductor；PMOS）電晶體P1-1，其耦接至N型金屬氧化物半導體（N-type metal oxide semiconductor；NMOS）電晶體N1-1。
PMOS電晶體P1-1的閘極端子及NMOS電晶體N1-1的閘極端子耦接在一起，且經組態為輸入節點IN。PMOS電晶體P1-1的汲極端子與NMOS電晶體N1-1的汲極端子耦接在一起，且經組態為輸出節點OUT。PMOS電晶體P1-1的源極端子耦接至電壓供應器VDD。NMOS電晶體N1-1的源極端子耦接至參考電壓供應器VSS。 積體電路的佈局設計
圖2A至圖2C是根據一些實施例的積體電路的佈局設計200的圖。佈局設計200是圖1的積體電路100的佈局圖。
圖2A為佈局設計200的圖。為了易於說明，圖2A的經標記元件中的一些未標記於圖2B至圖2C中。在一些實施例中，圖2A至圖2C包含圖2A至圖2C中未展示的額外元件。
圖2B至圖2C為圖2A的佈局設計200的對應部分200B至對應部分200C的圖，為了易於說明而簡化。部分200B包含佈局設計200的主動（OD）層級、POLY1層級以及MD1層級的圖2A的佈局設計200的一或多個特徵。部分200C包含佈局設計200的POLY1層級、MD2層級、VD層級以及M0層級的圖2A的佈局設計200的一或多個特徵。佈局設計200可用於製造圖1的積體電路100或圖3的積體電路300。與圖2至圖15中的每一者中的彼等組件相同或類似於圖2至圖15中的每一者中的彼等組件的組件被給定相同參考編號，且其詳細描述因此省略。
佈局設計200包含在第一方向X上延伸的主動區域佈局圖案202a及主動區域佈局圖案202b （統稱為「主動區域佈局圖案集合202」）。主動區域佈局圖案集合202中的主動區域佈局圖案202a、主動區域佈局圖案202b在與第一方向X不同的第二方向Y上彼此分離。主動區域佈局圖案集合202可用於製造積體電路300的主動區域的對應集合302 （圖3）。在一些實施例中，主動區域佈局圖案集合202中的主動區域佈局圖案202a、主動區域佈局圖案202b可用於製造積體電路300的主動區域集合302 （圖3）的對應主動區域302a、主動區域302b。在一些實施例中，主動區域佈局圖案集合202被稱作氧化物擴散（oxide diffusion；OD）區域，其界定積體電路300的源極擴散區域或汲極擴散區域。在一些實施例中，主動區域佈局圖案集合202的主動區域佈局圖案202b可用於製造積體電路100 （圖1）的NMOS電晶體N1-1的源極區域及汲極區域且主動區域佈局圖案集合202的主動區域佈局圖案202b可用於製造PMOS電晶體P1-1的源極區域及汲極區域。在一些實施例中，主動區域佈局圖案集合202定位於第一佈局層級上。在一些實施例中，第一佈局層級對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100 （圖2、圖5、圖8、圖11）或積體電路300、積體電路600、積體電路900或積體電路1200至積體電路1200' （圖3、圖6、圖9、圖12A至圖12D）中的一或多者的主動層級或OD層級。
佈局設計200進一步至少包含在第二方向Y上延伸的閘極佈局圖案204a、閘極佈局圖案204b或閘極佈局圖案204c （統稱為「閘極佈局圖案集合204」）。佈局設計200及積體電路300的閘極佈局圖案集合204的觸點多晶矽間距（contact poly pitch；CPP）為2。
閘極佈局圖案集合204的佈局圖案中的每一者在第一方向X上與閘極佈局圖案集合204的鄰近佈局圖案分隔開第一間距（未標記）。閘極佈局圖案集合204可用於製造積體電路300的對應的閘極集合304 （圖3）。在一些實施例中，閘極佈局圖案集合204的閘極佈局圖案204b可用於製造積體電路300的主動區域集合302 （圖3）的對應閘極304b。
閘極佈局圖案集合204定位於第二佈局層級的第一部分上。在一些實施例中，第二佈局層級的所述第一部分不同於第一佈局層級。在一些實施例中，第二佈局層級的所述第一部分對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100 （圖2、圖5、圖8、圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9、圖12A至圖12D）中的一或多者的多晶矽層。
主動區域佈局圖案集合202在閘極佈局圖案集合204下方。閘極佈局圖案204b可用於製造圖1的PMOS電晶體P1-1的閘極端子及NMOS電晶體N1-1的閘極端子。閘極佈局圖案集合204中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
在一些實施例中，為簡潔起見，與閘極佈局圖案集合204中的至少一者交疊的一或多個切割特徵佈局圖案（未展示）在佈局設計200中未展示。在一些實施例中，所述一或多個切割特徵佈局圖案（未展示）識別在製造期間，例如在方法1300的操作1304 （圖13）期間移除的閘極集合304、閘極集合604 （圖6A）、閘極集合904 （圖9）或閘極集合1204 （圖12A至圖12B）的切割區域。在一些實施例中，一或多個切割特徵佈局圖案（未展示）定位於第二佈局層級（POLY1）上。
閘極佈局圖案集合204中圖案的其他組態或數量在本揭露內容的範疇內。
佈局設計200進一步至少包含在第二方向Y上延伸的擴散層上金屬（metal over diffusion）佈局圖案210a、擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210c或擴散層上金屬佈局圖案210d （統稱為「擴散層上金屬佈局圖案的集合210」）。擴散層上金屬佈局圖案的集合210的佈局圖案中的至少一者與主動區域佈局圖案集合202交疊。擴散層上金屬佈局圖案的集合210的佈局圖案在至少第一方向X或第二方向Y上與擴散層上金屬佈局圖案的集合210的鄰近佈局圖案分離。在一些實施例中，擴散層上金屬佈局圖案的集合210位於第二佈局層級的第二部分上。在一些實施例中，第二佈局層級的所述第二部分對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100 （圖2、圖5、圖8、圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9、圖12A至圖12D）中的一或多者的擴散層上金屬1 （metal over diffusion one；MD1）層級。在一些實施例中，第二佈局層級包含MD1部分及POLY1部分。擴散層上金屬佈局圖案的集合210可用於製造積體電路300的觸點的對應集合310 （圖3）。在一些實施例中，擴散層上金屬佈局圖案集合210的擴散層上金屬佈局圖案210a、擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210c、擴散層上金屬佈局圖案210d可用於製造積體電路300的觸點集合310 （圖3）的對應觸點310a、觸點310b、觸點310c、觸點310d。
在一些實施例中，擴散層上金屬佈局圖案集合210的佈局圖案中的每一者具有規則佈局圖案。在一些實施例中，規則佈局圖案為在至少單個方向上相對於彼此對準的佈局圖案。在一些實施例中，規則佈局圖案為在至少第一方向X或第二方向Y上對準的佈局圖案。
擴散層上金屬佈局圖案集合210中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
佈局設計200進一步至少包含在第二方向Y上延伸的擴散層上金屬佈局圖案220a、擴散層上金屬佈局圖案220b或擴散層上金屬佈局圖案220c （統稱為「擴散層上金屬佈局圖案集合220」）。擴散層上金屬佈局圖案集合220的佈局圖案中的至少一者與主動區域佈局圖案集合202中的至少一者或擴散層上金屬佈局圖案集合210中的至少一者交疊。擴散層上金屬佈局圖案220a與擴散層上金屬佈局圖案210a及擴散層上金屬佈局圖案210c交疊。擴散層上金屬佈局圖案220b、擴散層上金屬佈局圖案220c與對應擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210d交疊。
擴散層上金屬佈局圖案集合220的佈局圖案在至少第一方向X或第二方向Y上與擴散層上金屬佈局圖案集合220的鄰近佈局圖案分離。擴散層上金屬佈局圖案集合220位於第三佈局層級上。在一些實施例中，第三佈局層級與第一佈局層級及第二佈局層級不同。在一些實施例中，第三佈局層級對應於佈局設計200、佈局設計500、佈局設計800或佈局設計1100 （圖2、圖5、圖8或圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9或圖12A至圖12D）中的一或多者的擴散層上金屬2 （metal over diffusion two；MD2）層級。在一些實施例中，MD2層級在MD1層級或POLY1層級上方。擴散層上金屬佈局圖案集合220可用於製造積體電路300的觸點的對應集合320 （圖3）。在一些實施例中，擴散層上金屬佈局圖案集合220的擴散層上金屬佈局圖案220a、擴散層上金屬佈局圖案220b、擴散層上金屬佈局圖案220c可用於製造積體電路300的觸點集合320 （圖3）的對應觸點320a、觸點320b、觸點320c。
在一些實施例中，至少擴散層上金屬佈局圖案210a或擴散層上金屬佈局圖案220a的一部分可用於製造圖1的PMOS電晶體P1-1的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案210c或擴散層上金屬佈局圖案220a的一部分可用於製造圖1的NMOS電晶體N1-1的汲極端子。在一些實施例中，擴散層上金屬佈局圖案210b可用於製造圖1的PMOS電晶體P1-1的源極端子，且擴散層上金屬佈局圖案210d可用於製造圖1的NMOS電晶體N1-1的源極端子。
擴散層上金屬佈局圖案集合220中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
佈局設計200進一步至少包含在第一方向X上延伸的導電特徵佈局圖案240a、導電特徵佈局圖案240b、導電特徵佈局圖案240c或導電特徵佈局圖案240d （統稱為「導電特徵佈局圖案集合240」）。導電特徵佈局圖案集合240可用於製造積體電路300的導電結構的對應集合340 （圖3）。在一些實施例中，導電特徵佈局圖案集合240的導電特徵佈局圖案240a、導電特徵佈局圖案240b、導電特徵佈局圖案240c、導電特徵佈局圖案240d可用於製造積體電路300的導電特徵集合340 （圖3）的對應導電特徵340a、導電特徵340b （未展示）、導電特徵340c （未展示）、導電特徵340d （未展示）。
導電特徵佈局圖案集合240至少與擴散層上金屬佈局圖案集合210或擴散層上金屬佈局圖案集合220交疊。導電特徵佈局圖案集合240位於第四佈局層級上。在一些實施例中，第四佈局層級與至少第一佈局層級、第二佈局層級或第三佈局層級不同。在一些實施例中，第四佈局層級對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100 （圖2、圖5、圖8、圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9、圖12A至圖12D）中的一或多者的金屬0（metal zero；M0）層。其他佈局層級在本揭露內容的範疇內。導電特徵佈局圖案集合240中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
佈局設計200進一步包含在第一方向X上延伸且位於第四佈局層級上的一或多個電力軌佈局圖案242a或電力軌佈局圖案242b （統稱為「電力軌佈局圖案集合242」）。電力軌佈局圖案集合242可用於製造積體電路300的電力軌的對應集合342 （圖3）。在一些實施例中，電力軌佈局圖案集合242的電力軌佈局圖案242a、電力軌佈局圖案242b可用於製造積體電路300的電力軌集合342（圖3）的對應電力軌342a、電力軌342b。
在一些實施例中，電力軌集合342經組態以將電壓供應器VDD的第一供電電壓或參考電壓供應器VSS的第二供電電壓提供至積體電路，諸如積體電路300。在一些實施例中，電力軌佈局圖案集合242的每個電力軌佈局圖案沿著佈局設計300的標準胞元的對應邊緣定位。電力軌佈局圖案集合242中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
佈局設計200進一步至少包含通孔佈局圖案250a、通孔佈局圖案250b或通孔佈局圖案250c （統稱為「通孔佈局圖案集合250」）。通孔佈局圖案集合250可用於製造通孔的對應集合350 （圖3）。在一些實施例中，通孔佈局圖案集合250的通孔佈局圖案250a、通孔佈局圖案250b、通孔佈局圖案250c可用於製造積體電路300的通孔集合350 （圖3）的對應通孔350a、通孔350b、通孔350c。在一些實施例中，通孔佈局圖案集合250處於導電特徵佈局圖案集合240或電力軌佈局圖案集合242與擴散層上金屬佈局圖案集合220之間。
通孔佈局圖案集合250定位於佈局設計200、佈局設計500、佈局設計800或佈局設計1100 （圖2、圖5、圖8或圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9或圖12A至圖12D）中的一或多者的擴散層上通孔（via over diffusion；VD）層級或擴散層上高通孔（tall via over diffusion；VDT）層級處。在一些實施例中，VD層級處於M0層級與MD2層級之間。在一些實施例中，VDT層級處於M0層級與MD1層級之間。在一些實施例中，MD2層級在MD1層級或POLY1層級上方。在一些實施例中，VDT層級處於第四佈局層級與第二佈局層級（例如，MD1）的所述第二部分之間。在一些實施例中，VD層級處於第四佈局層級與第三佈局層級（例如，MD2）之間。其他佈局層級均在本揭露內容的範疇內。
通孔佈局圖案250b、通孔佈局圖案250c處於對應電力軌佈局圖案242a、電力軌佈局圖案242b與對應擴散層上金屬佈局圖案220b、擴散層上金屬佈局圖案220c之間。通孔佈局圖案250a處於導電特徵佈局圖案240a與擴散層上金屬佈局圖案220a之間。在一些實施例中，擴散層上金屬佈局圖案集合220的至少一個佈局圖案未包含於佈局設計200中；因此，通孔佈局圖案集合250的對應通孔佈局圖案（在擴散層上金屬佈局圖案集合220的經移除佈局圖案上）定位於VDT層級處。通孔佈局圖案集合250中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
佈局設計200、佈局設計500 （圖5）以及佈局設計800 （圖8）在第二方向Y上具有高度H1。在一些實施例中，佈局設計200、佈局設計500 （圖5）以及佈局設計800 （圖8）被稱為單個高度標準胞元（single height standard cell）。 積體電路
圖3是根據一些實施例的積體電路300的圖的透視圖。
積體電路300由佈局設計200製造。積體電路300為積體電路100的一部分的實施例。
包含積體電路300的對準、長度與寬度，以及組態的結構關係類似於圖2的佈局設計200的結構關係及組態，且為簡潔起見類似詳細描述在圖3中將不進行描述。
積體電路300包含主動區域集合302、閘極集合304、觸點集合310、觸點集合320、導電特徵集合340、軌道集合342以及通孔集合350。然而，為了易於說明，積體電路300並不展示閘極集合304、觸點集合310、觸點集合320、導電特徵集合340、電力軌集合342或通孔集合350中的成員中的至少一者。
閘極集合304的閘極304b在第二方向Y上延伸。閘極集合304的閘極304b對應於圖1的PMOS電晶體P1-1的閘極端子及NMOS電晶體N1-1的閘極端子。
主動區域集合302包含主動區域302a及主動區域302b。主動區域302a包含主動區域302a1及主動區域302a2。主動區域302b包含主動區域302b1及主動區域302b2。
在一些實施例中，主動區域302a1對應於NMOS電晶體N1-1的汲極，主動區域302a2對應於NMOS電晶體N1-1的源極，主動區域302b1對應於PMOS電晶體N1-1的汲極，以及主動區域302b2對應於PMOS電晶體P1-1的源極。主動區域集合302中的其他組態或配置在本揭露內容的範疇內。
觸點集合310的觸點310a、觸點310b、觸點310c、觸點310d在第二方向Y上延伸，且與主動區域集合302的對應主動區域302b1、主動區域302b2、主動區域302a1、主動區域302a2交疊。觸點集合310的觸點310a、觸點310b、觸點310c、觸點310d電耦接至主動區域集合302的對應主動區域302b1、主動區域302b2、主動區域302a1、主動區域302a2。
觸點集合320的觸點320b、觸點320c在第二方向Y上延伸，且與觸點集合310的對應觸點310b、觸點310d交疊。觸點集合320的觸點320b、觸點320c電耦接至觸點集合310的對應觸點310b、觸點310d。
觸點集合320的觸點320a在第二方向Y上延伸，且與觸點集合310的觸點310a及觸點310c交疊，由此提供觸點集合310的觸點310a與觸點310c之間的電連接。在一些實施例中，觸點320a或類似於觸點320a的其他觸點被稱為「MD浮接（MD flyer）」部分，由於此等觸點交疊或在MD1層級中的至少一對觸點上方延伸。
在一些實施例中，觸點集合320、觸點集合620 （圖6A至圖6B）、觸點集合920 （圖9）中的至少一個觸點包含一或多個導電材料層。在一些實施例中，所述導電材料包含鎢、鈷、釕、銅或其類似者或其組合。
在一些實施例中，主動區域302b2 （例如，PMOS電晶體P1-1的源極）電耦接至電壓供應器VDD。例如，在一些實施例中，主動區域302b2電耦接至觸點集合310的觸點310b，觸點集合310的觸點310b電耦接至觸點集合320的觸點320b，以及觸點集合320的觸點320b藉由通孔350b電耦接至電力軌342a。在一些實施例中，電力軌342a耦接至電壓供應器VDD。
在一些實施例中，主動區域302a2 （例如，NMOS電晶體N1-1的源極）電耦接至參考電壓供應器VSS。例如，在一些實施例中，主動區域302a2電耦接至觸點集合310的觸點310d，觸點集合310的觸點310d電耦接至觸點集合320的觸點320c，以及觸點集合320的觸點320c藉由通孔350c電耦接至電力軌342b。在一些實施例中，電力軌342b耦接至參考電壓供應器VSS。
在一些實施例中，觸點集合320的觸點320a經組態以提供電晶體（例如，NMOS N1-1）的第一部分（例如，汲極）與另一電晶體（例如，PMOS P1-1）的第二部分（例如，汲極）之間的電連接。例如，在一些實施例中，主動區域302a1對應於NMOS電晶體N1-1的汲極且主動區域302b1對應於PMOS電晶體N1-1的汲極，以及至少藉由觸點集合320的觸點320a電耦接在一起。在一些實施例中，主動區域302a1電耦接至觸點集合310的觸點310c，觸點集合310的觸點310c電耦接至觸點集合320的觸點320a，觸點集合320的觸點320a電耦接至觸點集合310的觸點310a，以及觸點集合310的觸點310a電耦接至主動區域302b1。
在一些實施例中，藉由在MD2層中使用觸點集合320的觸點320a在主動區域集合302的主動區域302a1與主動區域302b1之間提供電連接，其他金屬化層級（例如，M0、M1等等）可用於額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路300。
導電特徵集合340的導電特徵340a藉由通孔350a電耦接至觸點320a。 積體電路
圖4是根據一些實施例的積體電路400的電路圖。在一些實施例中，積體電路400為NAND閘。NAND閘用於說明，其他類型的電路在本揭露內容的範疇內。
積體電路400包含PMOS電晶體P4-1及PMOS電晶體P4-2，其耦接至NMOS電晶體N4-1及NMOS電晶體N4-2。
PMOS電晶體P4-1及NMOS電晶體N4-1的閘極端子耦接在一起，且經組態為輸入節點IN1'。PMOS電晶體P4-2及NMOS電晶體N4-2的閘極端子耦接在一起，且經組態為輸入節點IN2'。
PMOS電晶體P4-1的源極端子及PMOS電晶體P4-2的源極端子耦接至電壓供應器VDD。NMOS電晶體N4-1的源極端子耦接至參考電壓供應器VSS。NMOS電晶體N4-2的源極端子及NMOS電晶體N4-1的汲極端子彼此耦接。
PMOS電晶體P4-1的汲極端子、PMOS電晶體P4-2的汲極端子，以及NMOS電晶體N4-2的汲極端子彼此耦接，且經組態為輸出節點OUT1。 積體電路的佈局設計
圖5是根據一些實施例的積體電路的佈局設計500的圖。
佈局設計500是佈局設計200 （圖2）的變體。例如，佈局設計500說明絕緣層佈局圖案514a定位於擴散層上金屬佈局圖案520a與擴散層上金屬佈局圖案510b之間的實例。
佈局設計500可用於製造類似於圖4的積體電路400或圖6的積體電路600的積體電路。
佈局設計500包含主動區域佈局圖案集合202、軌道佈局圖案集合242、閘極佈局圖案集合504、擴散層上金屬佈局圖案集合510、絕緣層佈局圖案514a （統稱為「絕緣層佈局圖案集合514」）、擴散層上金屬佈局圖案集合520、導電特徵佈局圖案集合540，以及通孔佈局圖案集合550與通孔佈局圖案集合560。
相比於圖2的佈局設計200，佈局設計500的閘極佈局圖案集合504替代閘極佈局圖案集合204。佈局設計500及積體電路600的閘極佈局圖案集合504的CPP為3。閘極佈局圖案集合504類似於閘極佈局圖案集合204，且類似詳細描述因此省略。閘極佈局圖案集合504的成員類似於閘極佈局圖案集合204的對應成員，且類似詳細描述因此省略。
閘極佈局圖案集合504至少包含閘極佈局圖案204a、閘極佈局圖案504b、閘極佈局圖案504c或閘極佈局圖案504d。閘極佈局圖案集合504可用於製造積體電路600的對應的閘極集合604 （圖6）。在一些實施例中，閘極佈局圖案集合504的閘極佈局圖案504b、閘極佈局圖案504c可用於製造積體電路600的閘極集合604 （圖6）的對應閘極304b、閘極604c。
閘極佈局圖案504c替代閘極佈局圖案204c，且類似詳細描述因此省略。相比於圖3的閘極佈局圖案204c，閘極佈局圖案504c未沿著佈局設計500的邊緣定位。閘極佈局圖案504d沿著佈局設計500的邊緣定位。在一些實施例中，至少出於包含沿著佈局設計（例如，佈局設計500）的邊緣定位的原因，閘極佈局圖案504d的特徵類似於閘極佈局圖案204c，且類似詳細描述因此省略。
閘極佈局圖案504b可用於製造圖4的PMOS電晶體P4-1的閘極端子及NMOS電晶體N4-1的閘極端子，閘極佈局圖案504c可用於製造圖4的PMOS電晶體P4-2的閘極端子及NMOS電晶體N4-2的閘極端子。閘極佈局圖案集合504中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
相比於圖2的佈局設計200，擴散層上金屬佈局圖案集合510替代擴散層上金屬佈局圖案集合210。擴散層上金屬佈局圖案集合510類似於擴散層上金屬佈局圖案集合204，且類似詳細描述因此省略。擴散層上金屬佈局圖案集合510的成員類似於擴散層上金屬佈局圖案集合210的對應成員，且類似詳細描述因此省略。在一些實施例中，擴散層上金屬佈局圖案集合510的佈局圖案中的每一者具有規則佈局圖案。在一些實施例中，擴散層上金屬佈局圖案集合510的佈局圖案中的每一者彼此具有相同面積。
擴散層上金屬佈局圖案集合510至少包含擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210d、擴散層上金屬佈局圖案510a、擴散層上金屬佈局圖案510b、擴散層上金屬佈局圖案510c或擴散層上金屬佈局圖案510d。擴散層上金屬佈局圖案集合510可用於製造積體電路600的觸點的對應集合610 （圖6）。
在一些實施例中，擴散層上金屬佈局圖案集合510的擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210d、擴散層上金屬佈局圖案510a、擴散層上金屬佈局圖案510b、擴散層上金屬佈局圖案510c、擴散層上金屬佈局圖案510d可用於製造積體電路600的觸點集合610 （圖6）的對應觸點310b、觸點310d、觸點610a、觸點610b、觸點610c、觸點610d。
擴散層上金屬佈局圖案510a、擴散層上金屬佈局圖案510b替代圖2的對應擴散層上金屬佈局圖案210a、擴散層上金屬佈局圖案210b，且類似詳細描述因此省略。在一些實施例中，擴散層上金屬佈局圖案510c、擴散層上金屬佈局圖案510d為對應擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210d相對於第二方向Y的鏡像，且類似詳細描述因此省略。
擴散層上金屬佈局圖案集合510中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
相比於圖2的佈局設計200，擴散層上金屬佈局圖案集合520替代擴散層上金屬佈局圖案集合220。擴散層上金屬佈局圖案集合520類似於擴散層上金屬佈局圖案集合220，且類似詳細描述因此省略。擴散層上金屬佈局圖案集合520的成員類似於擴散層上金屬佈局圖案集合220的對應成員，且類似詳細描述因此省略。在一些實施例中，擴散層上金屬佈局圖案集合520的佈局圖案中的每一者具有規則佈局圖案。
擴散層上金屬佈局圖案集合520至少包含擴散層上金屬佈局圖案220b、擴散層上金屬佈局圖案220c、擴散層上金屬佈局圖案520a、擴散層上金屬佈局圖案520b或擴散層上金屬佈局圖案520c。擴散層上金屬佈局圖案集合520可用於製造積體電路600的觸點的對應集合620 （圖6）。
在一些實施例中，擴散層上金屬佈局圖案集合520的擴散層上金屬佈局圖案220b、擴散層上金屬佈局圖案220c、擴散層上金屬佈局圖案520a、擴散層上金屬佈局圖案520b、擴散層上金屬佈局圖案520c可用於製造積體電路600的觸點集合620 （圖6）的對應觸點320b、觸點320c、觸點620a、觸點620b、觸點620c。
擴散層上金屬佈局圖案520a替代圖2的對應擴散層上金屬佈局圖案220a，且類似詳細描述因此省略。
在一些實施例中，擴散層上金屬佈局圖案520b為對應擴散層上金屬佈局圖案220b相對於佈局設計500在第二方向Y上的中心部分的鏡像，且類似詳細描述因此省略。
在一些實施例中，擴散層上金屬佈局圖案520c與主動區域佈局圖案202b交疊且在擴散層上金屬佈局圖案510d上方。
擴散層上金屬佈局圖案集合520中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
在一些實施例中，至少擴散層上金屬佈局圖案210b或擴散層上金屬佈局圖案220b的一部分可用於製造圖4的PMOS電晶體P4-1的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510a或擴散層上金屬佈局圖案520a的一部分可用於製造圖4的PMOS電晶體P4-1的汲極端子或PMOS電晶體P4-2的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案510c或擴散層上金屬佈局圖案520b的一部分可用於製造圖4的PMOS電晶體P4-2的源極端子。
在一些實施例中，至少擴散層上金屬佈局圖案210d或擴散層上金屬佈局圖案220c的一部分可用於製造圖4的NMOS電晶體N4-1的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510b或擴散層上金屬佈局圖案520a的一部分可用於製造圖4的NMOS電晶體N4-1的汲極端子或NMOS電晶體N4-2的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510d或擴散層上金屬佈局圖案520c的一部分可用於製造圖4的NMOS電晶體N4-2的汲極端子。
絕緣層佈局圖案514a （統稱為「絕緣層佈局圖案集合514」）在第二方向Y上延伸。絕緣層佈局圖案集合514的佈局圖案中的至少一者與主動區域佈局圖案集合202交疊。在一些實施例中，絕緣層佈局圖案集合514的佈局圖案中的至少一者在擴散層上金屬佈局圖案集合510的佈局圖案中的至少一者上方。絕緣層佈局圖案集合514的絕緣層佈局圖案514a在擴散層上金屬佈局圖案集合510的擴散層上金屬佈局圖案510b上方。
在一些實施例中，絕緣層佈局圖案集合514的佈局圖案中的至少一者與擴散層上金屬佈局圖案集合510的佈局圖案中的至少一者交疊。
在一些實施例中，絕緣層佈局圖案集合514的佈局圖案中的至少一者在擴散層上金屬佈局圖案集合520的佈局圖案中的至少一者下方。絕緣層佈局圖案集合514的絕緣層佈局圖案514a在擴散層上金屬佈局圖案集合520的擴散層上金屬佈局圖案520a下方。絕緣層佈局圖案514a處於擴散層上金屬佈局圖案520a與擴散層上金屬佈局圖案510b之間。
在一些實施例中，擴散層上金屬佈局圖案集合510位於第二佈局層級的所述第二部分與第三佈局層級之間。在一些實施例中，絕緣層佈局圖案集合514位於MD2部分與MD1部分之間。在一些實施例中，絕緣層佈局圖案集合514位於閘極（POLY2）部分（例如，圖12A至圖12B）與POLY1部分的閘極之間。
絕緣層佈局圖案集合514可用於製造積體電路600的絕緣層集合614 （圖6）。在一些實施例中，絕緣層佈局圖案集合514的絕緣層佈局圖案514a可用於製造積體電路600的絕緣層集合614 （圖6）的對應絕緣層614a。
絕緣層佈局圖案集合514中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。例如，在一些實施例中，絕緣層佈局圖案集合514包含數目大於1的佈局圖案，且絕緣層佈局圖案集合514的佈局圖案在至少第一方向X或第二方向Y上與絕緣層佈局圖案集合514的其他佈局圖案分離。
相比於圖2的佈局設計200，導電特徵佈局圖案集合540替代導電特徵佈局圖案集合240。導電特徵佈局圖案集合540類似於導電特徵佈局圖案集合240，且類似詳細描述因此省略。導電特徵佈局圖案集合540的成員類似於導電特徵佈局圖案集合240的對應成員，且類似詳細描述因此省略。
導電特徵佈局圖案集合540至少包含導電特徵佈局圖案240a、導電特徵佈局圖案240b、導電特徵佈局圖案240c或導電特徵佈局圖案540d。導電特徵佈局圖案540d替代圖2的對應導電特徵佈局圖案240d，且類似詳細描述因此省略。
導電特徵佈局圖案集合540可用於製造積體電路600的導電特徵的對應集合640 （圖6）。在一些實施例中，導電特徵佈局圖案集合540的導電特徵佈局圖案240a、導電特徵佈局圖案240b、導電特徵佈局圖案240c、導電特徵佈局圖案540d可用於製造積體電路600的導電特徵集合640 （圖6）的對應導電特徵340a （未展示）、導電特徵340b （未展示）、導電特徵340c （未展示）、導電特徵640d。
導電特徵佈局圖案集合540中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
相比於圖2的佈局設計200，通孔佈局圖案集合550替代通孔佈局圖案集合250。通孔佈局圖案集合550或通孔佈局圖案集合560類似於通孔佈局圖案集合250，且類似詳細描述因此省略。通孔佈局圖案集合550或通孔佈局圖案集合560的成員類似於通孔佈局圖案集合250的對應成員，且類似詳細描述因此省略。
通孔佈局圖案集合550至少包含通孔佈局圖案250b、通孔佈局圖案250c、通孔佈局圖案550a、通孔佈局圖案550b或通孔佈局圖案550c。通孔佈局圖案集合560至少包含通孔佈局圖案560a。通孔佈局圖案集合560定位於佈局設計200、佈局設計500、佈局設計800或佈局設計1100 （圖2、圖5、圖8或圖11）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200'（圖3、圖6、圖9或圖12A至圖12D）中的一或多者的高閘極上通孔（tall via over gate；VGT）層級處。在一些實施例中，VGT層級處於M0層級與POLY1層級之間。在一些實施例中，VGT層級處於第四佈局層級與第二佈局層級（POLY1）的第一部分之間。
通孔佈局圖案550a處於導電特徵佈局圖案540d與擴散層上金屬佈局圖案520a之間。通孔佈局圖案550b處於導電特徵佈局圖案540d與擴散層上金屬佈局圖案520c之間。通孔佈局圖案550c處於電力軌佈局圖案242a與擴散層上金屬佈局圖案520b之間。通孔佈局圖案560a處於導電特徵佈局圖案240b與閘極佈局圖案504c之間。
通孔佈局圖案集合550、通孔佈局圖案集合560可用於製造積體電路600的通孔的對應集合650、通孔的對應集合660 （圖6）。在一些實施例中，通孔佈局圖案集合550的通孔佈局圖案250b、通孔佈局圖案250c、通孔佈局圖案550a、通孔佈局圖案550b、通孔佈局圖案550c可用於製造積體電路600的通孔集合650 （圖6）的對應通孔350b、通孔350c、通孔650a、通孔650b、通孔650c。在一些實施例中，通孔佈局圖案集合560的通孔佈局圖案560a可用於製造積體電路600的通孔集合660 （圖6）的對應通孔660a。在一些實施例中，通孔佈局圖案集合560包含其他成員（為了易於說明未展示）。
通孔佈局圖案集合550或通孔佈局圖案集合560中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。 積體電路
圖6A是根據一些實施例的積體電路600的圖的透視圖。圖6B是根據一些實施例的與平面A-A'相交的積體電路600的放大部分680的橫截面圖。圖6C是根據一些實施例的與平面B-B'相交的積體電路600的放大部分690的橫截面圖。
積體電路600是積體電路300 （圖3）的變體。例如，在一些實施例中，積體電路600說明以下實例：觸點610a、觸點610b以及觸點620a替代對應觸點310a、觸點310c以及觸點320a，且絕緣層614a定位於觸點620a與觸點610b之間，由此使觸點620a、觸點610a彼此電絕緣。
積體電路600由佈局設計500製造。積體電路600為積體電路400的一部分的實施例。
包含積體電路600的對準、長度與寬度，以及組態的結構關係類似於圖5的佈局設計500的結構關係及組態，且為簡潔起見類似詳細描述在圖6中將不進行描述。
積體電路600包含基底601、主動區域集合602、閘極集合604、觸點集合610、絕緣層集合614、觸點集合620、導電特徵集合640、電力軌集合342以及通孔集合650與通孔集合660，以及絕緣區域690。然而，為了易於說明，積體電路300並不展示閘極集合604、觸點集合610、觸點集合620、導電特徵集合640、電力軌集合342、通孔集合650或通孔集合660中的成員中的至少一者。
相比於圖3的積體電路300，主動區域集合602替代主動區域集合302，閘極集合604替代閘極集合304，觸點集合610替代觸點集合310，觸點集合620替代觸點集合320，導電特徵集合640替代導電特徵集合340，以及通孔集合650或通孔集合660替代通孔集合350。
主動區域集合602類似於主動區域集合302，閘極集合604類似於閘極集合204，觸點集合610類似於觸點集合310，觸點集合620類似於觸點集合320，導電特徵集合640類似於導電特徵集合340，以及通孔集合650或通孔集合660類似於通孔集合350，以及類似詳細描述因此省略。
閘極集合604包含閘極304a （未展示）、閘極304b、閘極604c以及閘極604d（未展示）。閘極604c在第二方向Y上延伸。閘極集合604的閘極304b對應於圖4的PMOS電晶體P4-1的閘極端子及NMOS電晶體N4-1的閘極端子。閘極集合604的閘極604c對應於圖4的PMOS電晶體P4-2的閘極端子及NMOS電晶體N4-2的閘極端子。
主動區域集合602包含基底601內的主動區域302a1、主動區域302a2、主動區域302b1以及主動區域302b2，以及主動區域602a3與主動區域602b3。在一些實施例中，主動區域302a1對應於NMOS電晶體N4-1的汲極或NMOS電晶體N4-2的源極。在一些實施例中，主動區域302b1對應於PMOS電晶體P4-1的汲極或PMOS電晶體P4-2的汲極。
在一些實施例中，主動區域302a2對應於NMOS電晶體N4-1的源極，主動區域302b2對應於PMOS電晶體N4-1的源極，主動區域602a3對應於NMOS電晶體N4-2的汲極，以及主動區域602b3對應於PMOS電晶體P4-2的源極。主動區域集合602中的其他組態或配置在本揭露內容的範疇內。
觸點集合610包含觸點310b、觸點310d、觸點610a、觸點610b、觸點610c以及觸點610d。觸點集合610的觸點610a、觸點610b、觸點610c、觸點610d在第二方向Y上延伸，且與主動區域集合602的對應主動區域302b1、主動區域302a1、主動區域602b3、主動區域602a3交疊。觸點集合610的觸點610a、觸點610b、觸點610c、觸點610d電耦接至主動區域集合602的對應主動區域302b1、主動區域302a1、主動區域602b3、主動區域602a3。觸點集合610的其他組態或配置在本揭露內容的範疇內。
絕緣層集合614包含絕緣層614a。絕緣層集合614在第二方向Y上延伸。絕緣層614a在觸點610b上方。絕緣層614a定位於觸點集合620的觸點610b與觸點620a之間，由此使觸點610b與觸點620a彼此電隔離。
在一些實施例中，絕緣層集合614在觸點集合610的不同於觸點610b的其他觸點上方，且絕緣層集合614使對應一或多個其他觸點與其他上覆層（例如，MD2層中的觸點）電隔離。
在一些實施例中，絕緣層集合614在閘極集合604 （類似於圖12A至圖12B）的一或多個閘極上方且絕緣層集合614使對應一或多個閘極與其他上覆層（例如，MD2層中的觸點）電隔離。
在一些實施例中，絕緣層集合614中的至少一個絕緣層包含一或多個介電材料層。在一些實施例中，介電材料包含SiOCN、SiO2 、SiOC，或其類似者或其組合。
在一些實施例中，絕緣層集合614、絕緣層集合914、絕緣層集合1214或絕緣層集合1216 （圖9與圖12A至圖12B）中的至少一個絕緣層在第三方向Z上具有在約0.05 TMD1 至約0.15 TMD1 範圍內的厚度TIL ，其中厚度TMD1 對應於MD1金屬化層中的一或多個觸點610或觸點310、觸點910、觸點1210或觸點1212 （圖3、圖9與圖12A至圖12B）或POLY1層中的閘極集合304、閘極集合604、閘極集合904、閘極集合1204 （圖3、圖6、圖9與圖12A至圖12B）中的一或多個閘極在第三方向Z上的厚度。在一些情況下，若厚度TIL 小於0.05 TMD1 ，則絕緣層614a實際上不可使對應觸點彼此電隔離，從而產生電短路電路。在一些情況下，若厚度TIL 大於0.15 TMD1 ，則絕緣層614a的面積可增大積體電路600的面積或減小觸點610b或觸點620a的面積，從而影響良率。
絕緣層集合614中的其他組態或配置在本揭露內容的範疇內。
絕緣區域690類似於絕緣層614，且類似詳細描述因此省略。絕緣區域690經組態以使積體電路600中的一或多個元件彼此絕緣。絕緣區域390、絕緣區域690、絕緣區域990、絕緣區域1290示於對應積體電路300、積體電路600、積體電路900、積體電路1200A （積體電路1200B）中，且類似詳細描述因此省略。絕緣區域390、絕緣區域690、絕緣區域990是絕緣區域1290中的其他組態或配置在本揭露內容的範疇內。
觸點集合620包含觸點320b、觸點320c、觸點620a、觸點620b以及觸點620c。觸點集合620的觸點620a、觸點620b、觸點620c在第二方向Y上延伸。
觸點620a與觸點610a交疊且電耦接至觸點610a。觸點620a與絕緣層614a及觸點610b交疊。然而，觸點620a未電耦接至觸點610b，由於絕緣層614a定位於觸點610b與觸點620a之間。
在一些實施例中，觸點620a或類似於觸點620a的其他觸點被稱為「MD浮接（MD flyer）」部分，由於此等觸點交疊或在MD1層級中的至少一對觸點上方延伸。
在一些實施例中，藉由將觸點620a定位在絕緣層614a上且與觸點610a交疊，觸點620a由此為積體電路600提供在第二方向Y上延伸且定位於其他金屬化層級（例如，M0、M1等等）下方的額外佈線資源。藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少其他金屬化層級（例如，M0、M1等等）的使用或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路600。
觸點620b與觸點610c交疊，由此提供觸點620b與觸點610c之間的電連接。觸點620c在觸點610d上方且與觸點610d電耦接。觸點集合620的其他組態或配置在本揭露內容的範疇內。
導電特徵集合640包含導電特徵340a （未展示）、導電特徵340b （未展示）、導電特徵340c （未展示）以及導電特徵640d。導電特徵640a藉由通孔650a電耦接至觸點620a且藉由通孔650b電耦接至觸點620c。導電特徵集合640的其他組態或配置在本揭露內容的範疇內。
通孔集合650包含通孔350b、通孔350c、通孔650a、通孔650b以及通孔650c。通孔集合660包含通孔660a。通孔650a處於導電特徵640d與觸點620a之間，且藉此提供導電特徵640d與觸點620a之間的電連接。
通孔650b處於導電特徵640d與觸點620c之間，且藉此提供導電特徵640d與觸點620c之間的電連接。
通孔650c處於電力軌342a與觸點620b之間，且藉此提供電力軌342a與觸點620b之間的電連接。在一些實施例中，通孔集合650的至少一個通孔在第三方向Z上具有與通孔集合650中的至少一個其他通孔相同的高度。
通孔660a處於導電特徵640b與閘極604c之間。通孔660a直接耦接至閘極604c。通孔660a提供導電特徵640b與閘極604c之間的電連接。在一些實施例中，通孔集合660的至少一個通孔在第三方向Z上具有與通孔集合660中的至少一個通孔相同的高度。在一些實施例中，通孔660a直接耦接至閘極604c而無需上覆觸點（例如，層級中的POLY2），且因此通孔集合660的至少一個通孔的高度（未標記）在第三方向Z上大於通孔集合650中的至少一個通孔的高度（未標記）。
在一些實施例中，主動區域602b3 （例如，PMOS電晶體P4-2的源極）電耦接至電壓供應器VDD。例如，在一些實施例中，主動區域602b3電耦接至觸點610c，觸點610c電耦接至觸點620b，觸點620b藉由通孔350b電耦接至電力軌342a，以及電力軌342a耦接至電壓供應器VDD。
如圖6A至圖6C中所示，通孔650b （位於VD層級中）直接耦接至定位在MD2層中的觸點620c，且通孔660a （位於VGT層級中）直接耦接至閘極604c （定位在POLY1層級中）。在一些實施例中，位於VGT層級中的通孔集合660的通孔中的每一者直接耦接至POLY1層中的閘極集合604的對應閘極而無需使用圖12A至圖12B的POLY2層中的閘極。在一些實施例中，圖3與圖9的佈局設計300及佈局設計900可經修改成包含類似於針對通孔集合660的通孔660a所描述的通孔，且在本揭露內容的範疇內。通孔集合650或通孔集合660的其他組態或配置在本揭露內容的範疇內。
在一些實施例中，觸點集合610、絕緣層集合614、觸點集合620或導電特徵集合640中的一或多者可以類似於導電特徵640d、通孔650a、觸點620a以及絕緣層614a的方式組態以便電耦接積體電路600中主動區域集合602的一或多個主動區域與閘極集合604的一或多個閘極。
在一些實施例中，至少觸點620a經組態以提供電晶體（例如，NMOS N4-2）的第一部分（例如，汲極）與一對電晶體（例如，PMOS P4-1與PMOS 4-2）的第二部分（例如，汲極）之間的電連接。例如，在一些實施例中，主動區域602a3對應於NMOS電晶體N4-2的汲極，且主動區域302b1對應於PMOS電晶體P4-1的汲極及PMOS電晶體P4-2的汲極，以及主動區域602a3與主動區域302b1藉由觸點集合620的至少觸點620a電耦接在一起。
在一些實施例中，主動區域602a3電耦接至觸點610d，觸點610d電耦接至觸點620c，觸點620c電耦接至通孔650b，通孔650b電耦接至導電特徵640d，導電特徵640d電耦接至通孔650a，通孔650a電耦接至觸點620a，觸點620a電耦接至觸點610a，以及觸點610a電耦接至主動區域302b1。
在一些實施例中，藉由將絕緣層614a定位在觸點610b上，MD2層中的觸點620a可定位於絕緣層614a上且在第二方向Y上延伸以與觸點610a交疊，由此提供主動區域集合602的主動區域602a3與主動區域302b1之間的電連接，且在其他金屬化層級（例如，M0、M1等等）下方為積體電路600提供佈線資源。藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路600。 積體電路
圖7是根據一些實施例的積體電路700的電路圖。在一些實施例中，積體電路700為2-2與或非（AND OR INVERT；AOI）電路。 2-2 AOI電路用於說明，包含其他類型的AOI電路的其他類型的電路在本揭露內容的範疇內。
積體電路700包含PMOS電晶體P7-1、PMOS電晶體P7-2、PMOS電晶體P7-3以及PMOS電晶體P7-4，其耦接至NMOS電晶體N7-1、NMOS電晶體N7-2、NMOS電晶體N7-3以及NMOS電晶體N7-4。
PMOS電晶體P7-1及NMOS電晶體N7-1的閘極端子耦接至一起，且經組態為輸入節點IN1。PMOS電晶體P7-2及NMOS電晶體N7-2的閘極端子耦接至一起，且經組態為輸入節點IN2。PMOS電晶體P7-3及NMOS電晶體N7-3的閘極端子耦接至一起，且經組態為輸入節點IN3。PMOS電晶體P7-4及NMOS電晶體N7-4的閘極端子耦接至一起，且經組態為輸入節點IN4。
PMOS電晶體P7-3的源極端子及PMOS電晶體P7-4的源極端子耦接至電壓供應器VDD。 NMOS電晶體N7-1的源極端子及NMOS電晶體N7-4的源極端子各自耦接至參考電壓供應器VSS。
NMOS電晶體N7-2的源極端子及NMOS電晶體N7-1的汲極端子彼此耦接。 NMOS電晶體N7-3的源極端子及NMOS電晶體N7-4的汲極端子彼此耦接。
PMOS電晶體P7-1的源極端子、PMOS電晶體P7-2的源極端子、PMOS電晶體P7-3的汲極端子以及PMOS電晶體P7-4的汲極端子彼此耦接。
PMOS電晶體P7-1的汲極端子、PMOS電晶體P7-2的汲極端子、NMOS電晶體N7-2的汲極端子以及NMOS電晶體N7-3的汲極端子彼此耦接，且經組態為輸出節點OUT2。 積體電路的佈局設計
圖8是根據一些實施例的積體電路的佈局設計800的圖。
佈局設計800為佈局設計500 （圖5）的變體。
佈局設計800可用於製造類似於圖7的積體電路700或圖9的積體電路900的積體電路。
佈局設計800包含主動區域佈局圖案集合202、軌道佈局圖案集合242、閘極佈局圖案集合804、擴散層上金屬佈局圖案集合810、絕緣層佈局圖案集合514、擴散層上金屬佈局圖案集合820、導電特徵佈局圖案集合840，以及通孔佈局圖案集合850。
在一些實施例中，佈局設計800包含類似於圖5的佈局設計500的部分的區域801，且為簡潔起見類似詳細描述因此省略，以及為了易於說明區域801中的一些類似元件的標記亦省略。
相比於圖5的佈局設計500，閘極佈局圖案集合804替代閘極佈局圖案集合504，擴散層上金屬佈局圖案集合810替代擴散層上金屬佈局圖案集合510，擴散層上金屬佈局圖案集合820替代擴散層上金屬佈局圖案集合520，導電特徵佈局圖案集合840替代導電特徵佈局圖案集合540，以及通孔佈局圖案集合850替代通孔佈局圖案集合550。
閘極佈局圖案集合804類似於閘極佈局圖案集合504，擴散層上金屬佈局圖案集合810類似於擴散層上金屬佈局圖案集合510，擴散層上金屬佈局圖案集合820類似於擴散層上金屬佈局圖案集合520，導電特徵佈局圖案集合840類似於導電特徵佈局圖案集合540，以及通孔佈局圖案集合850類似於通孔佈局圖案集合550，且類似詳細描述因此省略。
閘極佈局圖案集合804包含閘極佈局圖案集合504，以及閘極佈局圖案804e與閘極佈局圖案804f。佈局設計800及積體電路900的閘極佈局圖案集合804的CPP為5。閘極佈局圖案集合804可用於製造積體電路900的對應的閘極集合904 （圖9）。在一些實施例中，閘極佈局圖案集合804的閘極佈局圖案504d、閘極佈局圖案804e可用於製造積體電路900的閘極集合904 （圖9）的對應閘極904d、閘極904e。
相比於圖5的佈局設計500，圖8的閘極佈局圖案504d未沿著佈局設計800的邊緣定位。閘極佈局圖案804e、閘極佈局圖案804f類似於閘極佈局圖案504b或閘極佈局圖案504c，且類似詳細描述因此省略。閘極佈局圖案804f沿著佈局設計500的邊緣定位。在一些實施例中，至少出於包含沿著佈局設計（例如，佈局設計800）的邊緣定位的原因，閘極佈局圖案804f的特徵類似於閘極佈局圖案204c （圖2）或閘極佈局圖案504d （圖5），且類似詳細描述因此省略。
在一些實施例中，閘極佈局圖案504b可用於製造圖7的PMOS電晶體P7-1的閘極端子及NMOS電晶體N7-1的閘極端子，閘極佈局圖案504c可用於製造圖7的PMOS電晶體P7-2的閘極端子及NMOS電晶體N7-2的閘極端子，閘極佈局圖案504d可用於製造圖7的PMOS電晶體P7-3的閘極端子及NMOS電晶體N7-3的閘極端子，以及閘極佈局圖案804e可用於製造圖7的PMOS電晶體P7-4的閘極端子及NMOS電晶體N7-4的閘極端子。閘極佈局圖案集合804中的其他組態、其他佈局層級上的配置或圖案數量在本揭露內容的範疇內。
擴散層上金屬佈局圖案集合810包含擴散層上金屬佈局圖案集合510及擴散層上金屬佈局圖案810a、擴散層上金屬佈局圖案810b、擴散層上金屬佈局圖案810c以及擴散層上金屬佈局圖案810d。擴散層上金屬佈局圖案集合810可用於製造積體電路900的觸點的對應集合910 （圖9）。在一些實施例中，擴散層上金屬佈局圖案集合810的擴散層上金屬佈局圖案810a、擴散層上金屬佈局圖案810b、擴散層上金屬佈局圖案810c、擴散層上金屬佈局圖案810d可用於製造積體電路900的觸點集合910 （圖9）的對應觸點910a、觸點910b、觸點910c、觸點910d。
在一些實施例中，擴散層上金屬佈局圖案810a、擴散層上金屬佈局圖案810b、擴散層上金屬佈局圖案810c、擴散層上金屬佈局圖案810d為對應擴散層上金屬佈局圖案510a、擴散層上金屬佈局圖案510b、擴散層上金屬佈局圖案210b、擴散層上金屬佈局圖案210d相對於佈局設計800的中心部分在第二方向Y上的鏡像，且類似詳細描述因此省略。
在一些實施例中，擴散層上金屬佈局圖案集合810的佈局圖案中的每一者具有規則佈局圖案。在一些實施例中，擴散層上金屬佈局圖案集合810的佈局圖案中的每一者具有彼此相同的面積。
擴散層上金屬佈局圖案集合810中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
擴散層上金屬佈局圖案集合820至少包含擴散層上金屬佈局圖案220c、擴散層上金屬佈局圖案520a、擴散層上金屬佈局圖案520c、擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820b、擴散層上金屬佈局圖案820c、擴散層上金屬佈局圖案820d、擴散層上金屬佈局圖案820e或擴散層上金屬佈局圖案820f。
擴散層上金屬佈局圖案集合820可用於製造積體電路900的觸點的對應集合920 （圖9）。
在一些實施例中，擴散層上金屬佈局圖案集合820的擴散層上金屬佈局圖案220c、擴散層上金屬佈局圖案520a、擴散層上金屬佈局圖案520c、擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820b、擴散層上金屬佈局圖案820c、擴散層上金屬佈局圖案820d、擴散層上金屬佈局圖案820e或擴散層上金屬佈局圖案820f可用於製造積體電路900的觸點集合920 （圖9）的對應觸點320c、觸點620a、觸點620c、觸點920a、觸點920b、觸點920c、觸點920d、觸點920e、觸點920f。
在一些實施例中，擴散層上金屬佈局圖案820b、擴散層上金屬佈局圖案820c中的一或多者類似於圖5的擴散層上金屬佈局圖案520c，且類似詳細描述因此省略。在一些實施例中，擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820d類似於圖5的對應擴散層上金屬佈局圖案520b、擴散層上金屬佈局圖案220c，且類似詳細描述因此省略。
在一些實施例中，擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820c與主動區域佈局圖案202a交疊且在對應擴散層上金屬佈局圖案810a、擴散層上金屬佈局圖案810c上方。在一些實施例中，擴散層上金屬佈局圖案820b、擴散層上金屬佈局圖案820d與主動區域佈局圖案202b交疊且在對應擴散層上金屬佈局圖案810b、擴散層上金屬佈局圖案810d上方。
在一些實施例中，擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820d與對應擴散層上金屬佈局圖案810a、擴散層上金屬佈局圖案810d交疊。
在一些實施例中，擴散層上金屬佈局圖案820b、擴散層上金屬佈局圖案820c的各側與對應擴散層上金屬佈局圖案810b、擴散層上金屬佈局圖案810c的對應側對準。
擴散層上金屬佈局圖案820e、擴散層上金屬佈局圖案820f替代圖5的對應擴散層上金屬佈局圖案520b、擴散層上金屬佈局圖案220b，且類似詳細描述因此省略。在一些實施例中，擴散層上金屬佈局圖案820e、擴散層上金屬佈局圖案820f的各側與對應擴散層上金屬佈局圖案510c、擴散層上金屬佈局圖案210b的對應側對準。
擴散層上金屬佈局圖案集合820中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
在一些實施例中，至少擴散層上金屬佈局圖案210b或擴散層上金屬佈局圖案820f的一部分可用於製造圖7的PMOS電晶體P7-1的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510a或擴散層上金屬佈局圖案520a的一部分可用於製造圖7的PMOS電晶體P7-1的汲極端子或PMOS電晶體P7-2的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案510c或擴散層上金屬佈局圖案820e的一部分可用於製造圖7的PMOS電晶體P7-2的源極端子或PMOS電晶體P7-3的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案810a或擴散層上金屬佈局圖案820a的一部分可用於製造圖7的PMOS電晶體P7-3的源極端子或PMOS電晶體P7-4的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案810c或擴散層上金屬佈局圖案820c的一部分可用於製造圖7的PMOS電晶體P7-4的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案210d或擴散層上金屬佈局圖案220c的一部分可用於製造圖7的NMOS電晶體N7-1的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510b或擴散層上金屬佈局圖案520a的一部分可用於製造圖7的NMOS電晶體N7-1的汲極端子或NMOS電晶體N7-2的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案510d或擴散層上金屬佈局圖案520c的一部分可用於製造圖7的NMOS電晶體N7-2的汲極端子或NMOS電晶體N7-3的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案810b或擴散層上金屬佈局圖案820b的一部分可用於製造圖7的NMOS電晶體N7-3的源極端子或NMOS電晶體N7-4的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案810d或擴散層上金屬佈局圖案820d的一部分可用於製造圖7的NMOS電晶體N7-4的源極端子。
導電特徵佈局圖案集合840至少包含導電特徵佈局圖案840a、導電特徵佈局圖案240b、導電特徵佈局圖案240c或導電特徵佈局圖案540d。導電特徵佈局圖案840a替代圖2及圖5的對應導電特徵佈局圖案240a，且類似詳細描述因此省略。
導電特徵佈局圖案集合840可用於製造積體電路900的導電特徵的對應集合940 （圖9）。在一些實施例中，導電特徵佈局圖案集合840的導電特徵佈局圖案840a、導電特徵佈局圖案240b、導電特徵佈局圖案240c、導電特徵佈局圖案540d可用於製造積體電路900的導電特徵集合940 （圖9）的對應導電特徵940a、導電特徵340b （未展示）、導電特徵340c （未展示）、導電特徵640d。
導電特徵佈局圖案集合840中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
通孔佈局圖案集合850至少包含通孔佈局圖案250c、通孔佈局圖案550a、通孔佈局圖案550b、通孔佈局圖案850a、通孔佈局圖案850b、通孔佈局圖案850c、通孔佈局圖案850d或通孔佈局圖案850e。
通孔佈局圖案集合850可用於製造積體電路900的通孔的對應集合950 （圖9）。在一些實施例中，通孔佈局圖案集合850的通孔佈局圖案250c、通孔佈局圖案550a、通孔佈局圖案550b、通孔佈局圖案850a、通孔佈局圖案850b、通孔佈局圖案850c、通孔佈局圖案850d或通孔佈局圖案850e可用於製造積體電路900的通孔集合950 （圖9）的對應通孔350c、通孔650a、通孔650b、通孔950a、通孔950b、通孔950c、通孔950d、通孔950e。
通孔佈局圖案850a、通孔佈局圖案850b替代圖5的對應通孔佈局圖案250b、通孔佈局圖案550c，且類似詳細描述因此省略。在一些實施例中，通孔佈局圖案850c、通孔佈局圖案850e類似於圖2與圖5的對應通孔佈局圖案250b、通孔佈局圖案250c，且類似詳細描述因此省略。在一些實施例中，通孔佈局圖案850d類似於圖5的對應通孔佈局圖案550b，且類似詳細描述因此省略。
通孔佈局圖案850a處於導電特徵佈局圖案840a與擴散層上金屬佈局圖案820f之間。通孔佈局圖案850b處於導電特徵佈局圖案840a與擴散層上金屬佈局圖案820e之間。通孔佈局圖案850d處於導電特徵佈局圖案840a與擴散層上金屬佈局圖案820c之間。
通孔佈局圖案850c處於電力軌佈局圖案242a與擴散層上金屬佈局圖案820a之間。通孔佈局圖案850e處於電力軌佈局圖案242b與擴散層上金屬佈局圖案820d之間。
通孔佈局圖案集合850中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。 積體電路
圖9是根據一些實施例的積體電路900的圖的透視圖。
積體電路900為積體電路600 （圖6）的變體。例如，在一些實施例中，積體電路900包含與積體電路600的部分組合的區域901。例如，在一些實施例中，觸點920e替代圖6的觸點620b，觸點920f替代圖6的觸點320b，通孔950a替代圖6的通孔650b，以及通孔950b替代圖6的通孔650c，且類似詳細描述因此省略。
積體電路900由佈局設計800製造。積體電路900為積體電路700的一部分的實施例。
包含積體電路900的對準、長度與寬度，以及組態的結構關係類似於圖8的佈局設計800的結構關係及組態，且為簡潔起見類似詳細描述在圖9中將不進行描述。
積體電路900包含基底（未展示）、主動區域集合902、閘極集合904、觸點集合910、絕緣層集合614、觸點集合920、導電特徵集合940、電力軌集合342以及通孔集合950。然而，為了易於說明，積體電路900並不展示閘極集合904、觸點集合910、觸點集合920、導電特徵集合940、電力軌集合342或通孔集合950中的成員中的至少一者。
相比於圖6的積體電路600，主動區域集合902替代主動區域集合602，閘極集合904替代閘極集合604，觸點集合910替代觸點集合610，觸點集合920替代觸點集合620，導電特徵集合940替代導電特徵集合640，以及通孔集合950替代通孔集合650。
主動區域集合902類似於主動區域集合602，閘極集合904類似於閘極集合604，觸點集合910類似於觸點集合610，觸點集合920類似於觸點集合620，導電特徵集合940類似於導電特徵集合640，以及通孔集合950類似於通孔集合650，以及類似詳細描述因此省略。
閘極集合904包含閘極304a （未展示）、閘極304b、閘極604c、閘極904d、閘極904e以及閘極904f （未展示）。閘極904d、閘極904e類似於閘極304b，且類似詳細描述因此省略。閘極集合904的閘極304b對應於圖7的PMOS電晶體P7-1的閘極端子及NMOS電晶體N7-1的閘極端子。閘極集合904的閘極604c對應於圖7的PMOS電晶體P7-2的閘極端子及NMOS電晶體N7-2的閘極端子。閘極集合904的閘極904d對應於圖7的PMOS電晶體P7-3的閘極端子及NMOS電晶體N7-3的閘極端子。閘極集合904的閘極904d對應於圖7的PMOS電晶體P7-4的閘極端子及NMOS電晶體N7-4的閘極端子。
主動區域集合902包含基底（未展示）內的主動區域302a1、主動區域302a2、主動區域302b1、主動區域302b2、主動區域602a3、主動區域602b3、主動區域902a4 （未標記）、主動區域902b4 （未標記）、主動區域902a5以及主動區域902b5。
在一些實施例中，主動區域302a1對應於NMOS電晶體N7-1的汲極或NMOS電晶體N7-2的源極。在一些實施例中，主動區域302b1對應於PMOS電晶體P7-1的汲極或PMOS電晶體P7-2的汲極。在一些實施例中，主動區域302a2對應於NMOS電晶體N7-1的源極且主動區域302b2對應於PMOS電晶體P7-1的源極。在一些實施例中，主動區域602a3對應於NMOS電晶體N7-2的汲極或NMOS電晶體N7-3的汲極，且主動區域602b3對應於PMOS電晶體P7-2的源極或PMOS電晶體P7-3的汲極。在一些實施例中，主動區域902a4 （未標記）對應於NMOS電晶體N7-3的源極或NMOS電晶體N7-4的汲極，且主動區域902b4 （未標記）對應於PMOS電晶體P7-3的源極或PMOS電晶體P7-4的源極。在一些實施例中，主動區域902a5對應於NMOS電晶體N7-4的源極，且主動區域902b5對應於PMOS電晶體P7-4的汲極。主動區域集合902中的其他組態或配置在本揭露內容的範疇內。
觸點集合910包含觸點集合610以及觸點910a、觸點910b、觸點910c、觸點910d。觸點集合910的觸點910a、觸點910b、觸點910c、觸點910d在第二方向Y上延伸，且與主動區域集合902的對應主動區域902b4 （未標記）、主動區域902a4 （未標記）、主動區域902b5、主動區域902a5交疊。觸點集合910的觸點910a、觸點910b、觸點910c、觸點910d電耦接至主動區域集合902的對應主動區域902b4 （未標記）、主動區域902a4 （未標記）、主動區域902b5、主動區域902a5。觸點集合910的其他組態或配置在本揭露內容的範疇內。
觸點集合920包含觸點320c、觸點620a、觸點620c、觸點920a、觸點920b、觸點920c、觸點920d、觸點920e以及觸點920f。觸點920e替代圖6的觸點620b，且觸點920f替代圖6的觸點320b，以及類似詳細描述因此省略。在一些實施例中，至少觸點920a、觸點920b、觸點920c或觸點920d類似於觸點620c，且類似詳細描述因此省略。
觸點集合920的觸點920a、觸點920b、觸點920c以及觸點920d在第二方向Y上延伸。觸點920a與觸點910a交疊且與觸點910a電耦接。觸點920b在觸點910b上方且與觸點910b電耦接。觸點920c在觸點910c上方且與觸點910c電耦接。觸點920d與觸點910d交疊且與觸點910d電耦接。觸點集合920的其他組態或配置在本揭露內容的範疇內。
導電特徵集合940包含導電特徵940a、導電特徵340b （未展示）、導電特徵340c （未展示）以及導電特徵640d。導電特徵940a替代圖6的導電特徵640a （未展示），且類似詳細描述因此省略。導電特徵940a藉由通孔950a電耦接至觸點920f，藉由通孔950b電耦接至觸點920e，以及藉由通孔950d電耦接至觸點920c。在一些實施例中，導電特徵940a將主動區域302b2、主動區域602b3以及主動區域902b5電耦接在一起。導電特徵集合940的其他組態或配置在本揭露內容的範疇內。
通孔集合950包含通孔350c、通孔650a、通孔650b、通孔950a、通孔950b、通孔950c、通孔950d以及通孔950e。
通孔950a替代圖6的通孔650b，且通孔950b替代圖6的通孔650c，以及類似詳細描述因此省略。通孔950a處於導電特徵940a與觸點920f之間。通孔950b處於導電特徵940a與觸點920e之間。通孔950d處於導電特徵940a與觸點920c之間。
通孔950c與圖6的通孔650c呈類似組態，且類似詳細描述因此省略。通孔950e與圖3與圖6的通孔350c呈類似組態，且類似詳細描述因此省略。通孔950c處於電力軌342a與觸點920a之間，且藉此提供電力軌342a與觸點920a之間的電連接。通孔950e處於電力軌342b與觸點920d之間，且藉此提供電力軌342b與觸點920d之間的電連接。
在一些實施例中，主動區域（未標記） 902b4 （例如，PMOS電晶體P7-3或PMOS電晶體P7-4的源極）電耦接至電壓供應器VDD。例如，在一些實施例中，主動區域902b4 （未標記）電耦接至觸點910a，觸點910a電耦接至觸點920a，觸點920a藉由通孔950c電耦接至電力軌342a，以及電力軌342a耦接至電壓供應器VDD。
在一些實施例中，主動區域902a5 （例如，NMOS電晶體N7-4的源極）電耦接至參考電壓供應器VSS。例如，在一些實施例中，主動區域902a5電耦接至觸點910d，觸點910d電耦接至觸點920d，觸點920d藉由通孔950e電耦接至電力軌342b，以及電力軌342b耦接至參考電壓供應器VSS。
在一些實施例中，主動區域302b2 （例如，PMOS電晶體P7-1的源極）、主動區域602b3 （例如，PMOS電晶體P7-2的源極或PMOS電晶體P7-3的汲極）以及主動區域902b5 （例如，PMOS電晶體P7-4的汲極）至少藉由導電特徵940a彼此電耦接。例如，在一些實施例中，主動區域302b2電耦接至觸點310b，觸點310b電耦接至觸點920f，觸點920f電耦接至導電特徵940a。在一些實施例中，導電特徵940a亦藉由通孔950b電耦接至觸點920e，觸點920e電耦接至觸點610c，觸點610c電耦接至主動區域602b3。在一些實施例中，導電特徵940a亦藉由通孔950d電耦接至觸點920c，觸點920c電耦接至觸點910c，觸點910c電耦接至主動區域902b5。
在一些實施例中，通孔集合950的至少一個通孔在第三方向Z上具有與通孔集合950中的至少一個其他通孔相同的高度。通孔集合950的其他組態或配置在本揭露內容的範疇內。
積體電路900的其他組態或變體在本揭露內容的範疇內。在一些實施例中，觸點集合910、絕緣層集合614、觸點集合920或導電特徵集合940中的一或多者可以類似於導電特徵640d、通孔650a、觸點620a以及絕緣層614a的方式組態以便電耦接積體電路900中主動區域集合902的一或多個主動區域與閘極集合904的一或多個閘極。
在一些實施例中，藉由將絕緣層614a定位在觸點610b上，MD2層中的觸點620a可定位於絕緣層614a上且在第二方向Y上延伸以與觸點610a交疊，由此提供主動區域集合902的主動區域602a3與主動區域302b1之間的電連接，且在其他金屬化層級（例如，M0、M1等等）下方為積體電路900提供佈線資源。藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路900。 積體電路
圖10A是根據一些實施例的積體電路1000A的電路圖。
在一些實施例中，積體電路1000A為正反器（flip-flop）電路。積體電路1000A經組態以接收至少第一訊號D或第二訊號SI，且經組態以輸出輸出訊號Q。在一些實施例中，第一訊號D為資料輸入訊號。在一些實施例中，第二訊號SI為掃描輸入訊號。在一些實施例中，輸出訊號Q為至少第一訊號D或第二訊號SI的儲存狀態。正反器電路用於說明，其他類型的電路在本揭露內容的範疇內。
積體電路1000A包含多工器1002、鎖存器（latch） 1004、鎖存器1006、輸出電路1008、反相器I1、反相器I2以及反相器1014。
多工器1002包含經組態以接收第一訊號D的第一輸入端子、經組態以接收第二訊號SI的第二輸入端子，以及經組態以接收選擇訊號SE或反相選擇訊號SEB的第三輸入端子。多工器1002的輸出端子在節點mx1處耦接至鎖存器1004的輸入端子。多工器1002經組態以將經多工訊號S1輸出至鎖存器1004。在一些實施例中，回應於選擇訊號SE或反相選擇訊號SEB，經多工訊號S1對應於第一訊號D或第二訊號SI。在一些實施例中，多工器1004的第三輸入端子耦接至反相器1014以至少接收選擇訊號SE或反相選擇訊號SEB。
鎖存器1004耦接至多工器1002及鎖存器1006。鎖存器1004的輸入端子經組態以自多工器1002接收經多工訊號S1。鎖存器1004的輸出端子在節點mx2處耦接至鎖存器1006的輸入端子。鎖存器1004經組態以藉由輸出端子將訊號S2輸出至鎖存器1006。在一些實施例中，訊號S2為訊號S1的鎖存版本。在一些實施例中，鎖存器1004耦接至反相器I1，且經組態以接收訊號CLKB。在一些實施例中，鎖存器1004耦接至反相器I2，且經組態以接收訊號CLKBB。
鎖存器1006耦接至鎖存器1004及輸出電路1008。鎖存器1006的輸入端子經組態以自鎖存器1004接收訊號S2。鎖存器1006的輸出端子在節點mx4處耦接至輸出電路1008的輸入端子。鎖存器1006經組態以藉由輸出端子將訊號S3輸出至輸出電路1008。在一些實施例中，訊號S3為訊號S1或訊號S2的鎖存版本。在一些實施例中，鎖存器1006耦接至反相器I1，且經組態以接收訊號CLKB。在一些實施例中，鎖存器1006耦接至反相器I2，且經組態以接收訊號CLKBB。
輸出電路1008耦接至鎖存器1006。輸出電路1008的輸入端子經組態以自鎖存器1006接收訊號S3。輸出電路1008的輸出端子經組態以輸出輸出訊號Q。在一些實施例中，訊號S3為訊號S1或訊號S2的鎖存版本。
鎖存器1004包含傳輸閘（transmission gate） TG2、NMOS電晶體N10-1與NMOS電晶體N10-2，以及PMOS電晶體P10-1與PMOS電晶體P10-2。
傳輸閘TG2耦接在節點mx1與節點mx2之間。傳輸閘TG2經組態以接收訊號S1、訊號CLKB以及訊號CLKBB。傳輸閘TG2經組態以輸出訊號S2至反相器I3、PMOS電晶體P10-2以及NMOS電晶體N10-2。傳輸閘TG2包含耦接在一起的NMOS電晶體（未標記）與PMOS電晶體（未標記）。
PMOS電晶體P10-1的閘極端子與NMOS電晶體N10-1的閘極端子耦接在一起，且進一步至少耦接至節點mx3。
PMOS電晶體P10-1的源極端子耦接至電壓供應器VDD。PMOS電晶體P10-1的汲極端子耦接至PMOS電晶體P10-2的源極端子。
PMOS電晶體P10-2的閘極端子經組態以接收訊號CLKB。在一些實施例中，PMOS電晶體P10-2的閘極端子耦接至反相器I1的至少一輸出端子。PMOS電晶體P10-2的汲極端子及NMOS電晶體N10-2的汲極端子中的每一者彼此耦接，且進一步至少耦接至節點mx2。
NMOS電晶體N10-2的閘極端子經組態以接收訊號CLKBB。在一些實施例中，NMOS電晶體N10-2的閘極端子耦接至反相器I2的至少一輸出端子。
NMOS電晶體N10-2的源極端子耦接至NMOS電晶體N10-1的汲極端子。電晶體N10-1的源極端子耦接至參考電壓供應器VSS。
鎖存器1006包含反相器I3、傳輸閘TG1、NMOS電晶體N10-3與NMOS電晶體N10-4，以及PMOS電晶體P10-3與PMOS電晶體P10-4。
反相器I3的輸入端子至少耦接至節點mx2，且經組態以接收訊號S2。反相器I3的輸出端子至少耦接至節點mx3，且經組態以將反相訊號（未標記）輸出至至少PMOS電晶體P10-1的閘極及NMOS電晶體N10-1的閘極。
傳輸閘TG1耦接在節點mx3與節點mx4之間。傳輸閘TG1經組態以接收反相訊號（未標記）、訊號CLKB以及訊號CLKBB。傳輸閘TG1經組態以輸出訊號S3至反相器I4、PMOS電晶體P10-3以及NMOS電晶體N10-3。傳輸閘TG1包含耦接在一起的NMOS電晶體（未標記）與PMOS電晶體（未標記）。
PMOS電晶體P10-4的閘極端子與NMOS電晶體N4的閘極端子耦接在一起，且進一步至少耦接至節點mx5。
PMOS電晶體P10-4的源極端子耦接至電壓供應器VDD。PMOS電晶體P10-4的汲極端子耦接至PMOS電晶體P10-3的源極端子。
PMOS電晶體P10-3的閘極端子經組態以接收訊號CLKBB。在一些實施例中，PMOS電晶體P10-3的閘極端子耦接至反相器I2的至少一輸出端子。PMOS電晶體P10-3的汲極端子及NMOS電晶體N10-3的汲極端子中的每一者彼此耦接，且進一步至少耦接至節點mx4。
NMOS電晶體N10-3的閘極端子經組態以接收訊號CLKB。在一些實施例中，NMOS電晶體N10-3的閘極端子耦接至反相器I1的至少一輸出端子。
NMOS電晶體N10-3的源極端子耦接至NMOS電晶體N10-4的汲極端子。電晶體N10-4的源極端子耦接至參考電壓供應器VSS。
輸出電路1008包含耦接至反相器I5的反相器I4。
反相器I4的輸入端子至少耦接至節點mx4，且經組態以接收訊號S3。反相器I4的輸出端子耦接至且經組態以將反相訊號（未標記）輸出至反相器I5的至少一輸入端子、PMOS電晶體P10-4的閘極、NMOS電晶體N10-4的閘極或節點mx5。
反相器I5的輸入端子至少耦接至節點mx5，且經組態以自反相器I4接收反相訊號。反相器I5的輸出端子經組態以輸出輸出訊號Q。
反相器I1的輸入端子經組態以接收訊號CP。反相器I1的輸出端子經組態以將訊號CLKB輸出至反相器I2的至少一輸入端子。在一些實施例中，反相器I1的輸出端子至少耦接至PMOS電晶體P10-2的閘極端子、NMOS電晶體N10-3的閘極端子、傳輸閘TG1的PMOS電晶體的閘極端子或傳輸閘TG2的NMOS電晶體的閘極端子。
反相器I2的輸入端子經組態以接收訊號CLKB，且反相器I2的輸出端子經組態以輸出訊號CLKBB。在一些實施例中，反相器I2的輸出端子耦接至且將訊號CLKBB輸出至至少PMOS電晶體P10-3的閘極端子、NMOS電晶體N10-2的閘極端子、傳輸閘TG2的PMOS電晶體的閘極端子或傳輸閘TG1的NMOS電晶體的閘極端子。
反相器1014的輸入端子經組態以接收選擇訊號SE。在一些實施例中，反相器1014的輸入端子耦接至多工器1002的第三輸入端子。反相器1014的輸出端子經組態以輸出反相選擇訊號SEB。在一些實施例中，反相器1014的輸出端子耦接至多工器1002的第三輸入端子。
圖10B是根據一些實施例的積體電路1000B的電路圖。
在一些實施例中，積體電路1000B為圖10A的積體電路1000A的一部分的實施例。
例如，積體電路1000B包含來自圖10A的鎖存器1004、鎖存器1006、反相器I1以及反相器I2的部分。
積體電路1000B包含來自圖10A的傳輸閘TG1與傳輸閘TG2，NMOS電晶體N10-1、NMOS電晶體N10-2以及NMOS電晶體N10-3，PMOS電晶體P10-1、PMOS電晶體P10-2以及PMOS電晶體P10-3，以及反相器I1、反相器I2以及反相器I3。
傳輸閘TG1包含PMOS電晶體P10-6及NMOS電晶體P10-6。傳輸閘TG2包含PMOS電晶體P10-5及NMOS電晶體P10-5。反相器I1包含PMOS電晶體P10-4及NMOS電晶體P10-4。反相器I2包含PMOS電晶體P10-8及NMOS電晶體P10-8。反相器I3包含PMOS電晶體P10-7及NMOS電晶體P10-7。 積體電路的佈局設計
圖11A至圖11F是根據一些實施例的積體電路的佈局設計1100A的圖。圖11G是根據一些實施例的積體電路的佈局設計1100G的圖。佈局設計1100A或佈局設計1100G為圖10B的積體電路1000B或圖10A的積體電路1000A的一部分的佈局圖。
佈局設計1100A或1100G可用於製造至少類似於圖10B的積體電路1000B或圖10A的積體電路1000A的一部分的積體電路。在一些實施例中，佈局設計1100A可用於製造類似於圖12A至圖12B的積體電路1200的積體電路。在一些實施例中，佈局設計1100G可用於製造類似於圖12C至圖12D的積體電路1200'的積體電路。
圖11A為佈局設計1100A的圖。為了易於說明，圖11B至圖11F的經標記元件中的一些未標記於圖11A中。在一些實施例中，圖11A至圖11F包含圖11A至圖11F中未展示的額外元件。圖11G為佈局設計1100G的圖。佈局設計1100G為佈局設計1100A的變體，且並不包含佈局設計1100A的元件中的一些。為了易於說明，圖11B至圖11F的經標記元件中的一些未標記於圖11G中。在一些實施例中，圖11G包含在圖11G中未展示的額外元件。
圖11B至圖11F為圖11A的佈局設計1100A的對應部分1100B至對應部分1100F的圖，為了易於說明而簡化。部分1100B包含佈局設計1100A的主動（OD）層級、POLY1層級以及MD1層級的圖11A的佈局設計1100A的一或多個特徵。部分1100C包含佈局設計1100A的POLY1層級、MD1層級、POLY2層級以及MD2層級之間的圖11A的佈局設計1100A的一或多個特徵。部分1100D包含佈局設計1100A的POLY1層級、POLY2層級、MD2層級、VG層級以及VD層級之間的圖11A的佈局設計1100A的一或多個特徵。部分1100E包含佈局設計1100A的POLY1層級、POLY2層級、MD2層級、VG層級、VD層級以及M0層級之間的圖11A的佈局設計1100A的一或多個特徵。部分1100F包含佈局設計1100A的POLY1層級、POLY2層級、MD2層級、VG層級、VD層級以及M0層級的圖11A的佈局設計1100A的一或多個特徵。
在一些實施例中，佈局設計1100A包含類似於圖8的佈局設計800的部分的區域1101a，且為簡潔起見類似詳細描述因此省略，以及為了易於說明區域1101a中的一些類似元件的標記亦省略。
佈局設計1100A在第二方向Y上具有高度H2。在一些實施例中，高度H2不同於至少佈局設計200、佈局設計500或佈局設計800 （圖2、圖5或圖8）的高度H1。在一些實施例中，高度H2等於高度H1的兩倍。在一些實施例中，佈局設計1100的高度H2被稱作雙倍高度標準胞元（double height standard cell）。
佈局設計1100A包含主動區域佈局圖案集合1102、閘極佈局圖案集合1104、擴散層上金屬佈局圖案集合1110與擴散層上金屬佈局圖案集合1112、絕緣層佈局圖案集合1114與絕緣層佈局圖案集合1116、擴散層上金屬佈局圖案集合1120、閘極佈局圖案集合1122、軌道佈局圖案集合1142、導電特徵佈局圖案集合1140與導電特徵佈局圖案集合1144，以及通孔佈局圖案集合1150與通孔佈局圖案集合1160。
佈局設計1100A為佈局設計800 （圖8）的變體。例如，在一些實施例中，佈局設計1100A包含類似於佈局設計800中的元件的元件，且類似詳細描述因此省略。
相比於圖8的佈局設計800，主動區域佈局圖案集合1102替代主動區域佈局圖案集合902，閘極佈局圖案集合1104替代閘極佈局圖案集合804，擴散層上金屬佈局圖案集合1110替代擴散層上金屬佈局圖案集合810，絕緣層佈局圖案集合1114替代絕緣層佈局圖案集合514，擴散層上金屬佈局圖案集合1120替代擴散層上金屬佈局圖案集合820，導電特徵佈局圖案集合1140替代導電特徵佈局圖案集合840，以及通孔佈局圖案集合1150替代通孔佈局圖案集合850。
主動區域佈局圖案集合1102類似於主動區域佈局圖案集合902，閘極佈局圖案集合1104或閘極佈局圖案集合1122類似於閘極佈局圖案集合804，擴散層上金屬佈局圖案集合1110類似於擴散層上金屬佈局圖案集合810，絕緣層佈局圖案集合1114或絕緣層佈局圖案集合1116類似於絕緣層佈局圖案集合514，擴散層上金屬佈局圖案集合1120類似於擴散層上金屬佈局圖案集合820，導電特徵佈局圖案集合1140類似於導電特徵佈局圖案集合840，以及通孔佈局圖案集合1150或通孔佈局圖案集合1160類似於通孔佈局圖案集合850，以及類似詳細描述因此省略。
相比於圖8的佈局設計800，佈局設計1100A進一步包含擴散層上金屬佈局圖案集合1112、絕緣層佈局圖案集合1116、閘極佈局圖案集合1122、導電特徵佈局圖案集合1144，以及通孔佈局圖案集合1160。
在一些實施例中，區域1101b中的項目類似於區域1101a中的對應項目，且類似詳細描述因此省略。例如，在一些實施例中，區域1101b中的擴散層上金屬佈局圖案集合1112類似於區域1101a中的擴散層上金屬佈局圖案集合810，且區域1101b中的導電特徵佈局圖案集合1144類似於區域1101a中的導電特徵佈局圖案集合1140，以及類似詳細描述因此省略。
主動區域佈局圖案集合1102包含主動區域佈局圖案202a、主動區域佈局圖案202b、主動區域佈局圖案1102a以及主動區域佈局圖案1102b。主動區域佈局圖案集合1102可用於製造積體電路900的主動區域的對應集合1202 （圖9）。
主動區域佈局圖案集合1102的主動區域佈局圖案1102a、主動區域佈局圖案1102b類似於主動區域佈局圖案集合1102的對應主動區域佈局圖案202a、主動區域佈局圖案202b，且類似詳細描述因此省略。
在一些實施例中，主動區域佈局圖案集合1102的主動區域佈局圖案1102a、主動區域佈局圖案1102b可用於製造積體電路1200至積體電路1200'的主動區域集合1202 （圖12A至圖12D）的對應主動區域1202a、主動區域1202b。
在一些實施例中，主動區域佈局圖案集合1102的主動區域佈局圖案202a可用於製造積體電路1000B （圖10B）的區域1001a的PMOS電晶體的源極區域及汲極區域，主動區域佈局圖案集合1102的主動區域佈局圖案202b可用於製造積體電路1000B （圖10B）的區域1001a的NMOS電晶體的源極區域及汲極區域，主動區域佈局圖案集合1102的主動區域佈局圖案1102b可用於製造積體電路1000B （圖10B）的區域1001b的NMOS電晶體的源極區域及汲極區域，以及主動區域佈局圖案集合1102的主動區域佈局圖案1102a可用於製造積體電路1000B （圖10B）的區域1001b的PMOS電晶體的源極區域及汲極區域。
閘極佈局圖案集合1104包含閘極佈局圖案1104a、閘極佈局圖案1104b、閘極佈局圖案1104c、閘極佈局圖案1104d以及閘極佈局圖案1104e。佈局設計1100A及積體電路1200至積體電路1200'的閘極佈局圖案集合1104的CPP為20。例如，區域1001a的CPP為10且區域1001b的CPP為10，從而產生總CPP為20的佈局設計1100A或佈局設計1100G。閘極佈局圖案集合1104可用於製造積體電路1200至積體電路1200'的對應的閘極集合1204 （圖12A至圖12D）。在一些實施例中，閘極佈局圖案集合1104的閘極佈局圖案1104a、閘極佈局圖案1104b、閘極佈局圖案1104c、閘極佈局圖案1104d、閘極佈局圖案1104e可用於製造積體電路1200至1200'的閘極集合1204 （圖12A至圖12D）的對應閘極1204a、閘極1204b、閘極1204c （未標記）、閘極1204d、閘極1204e （未展示）。閘極佈局圖案1104a、閘極佈局圖案1104b、閘極佈局圖案1104c、閘極佈局圖案1104d、閘極佈局圖案1104e類似於閘極佈局圖案504b、閘極佈局圖案504c、閘極佈局圖案504d、閘極佈局圖案804e、閘極佈局圖案804f，且類似詳細描述因此省略。
在一些實施例中，閘極佈局圖案1104a包含閘極佈局圖案1104a1、閘極佈局圖案1104a2以及閘極佈局圖案1104a3。在一些實施例中，閘極佈局圖案1104b包含閘極佈局圖案1104b1、閘極佈局圖案1104b2以及閘極佈局圖案1104b3。在一些實施例中，閘極佈局圖案1104c包含閘極佈局圖案1104c1及閘極佈局圖案1104c2。在一些實施例中，閘極佈局圖案1104d包含閘極佈局圖案1104d1及閘極佈局圖案1104d2。
在一些實施例中，閘極佈局圖案集合1104的閘極佈局圖案1104a1、閘極佈局圖案1104a2、閘極佈局圖案1104a3、閘極佈局圖案1104b1、閘極佈局圖案1104b2、閘極佈局圖案1104b3、閘極佈局圖案1104c1、閘極佈局圖案1104c2、閘極佈局圖案1104d1以及閘極佈局圖案1104d2可用於製造積體電路1200A至積體電路1200D的閘極集合1204的對應閘極1204a1、閘極1204a2、閘極1204a3、閘極1204b1、閘極1204b2、閘極1204b3、閘極1204c1、閘極1204c2、閘極1204d1以及閘極1204d2。
在一些實施例中，儘管佈局設計1100A將閘極佈局圖案1104a、閘極佈局圖案1104b、閘極佈局圖案1104c、閘極佈局圖案1104d以及閘極佈局圖案1104e中的每一者展示為具有離散部分，但閘極佈局圖案1104a、閘極佈局圖案1104b、閘極佈局圖案1104c、閘極佈局圖案1104d以及閘極佈局圖案1104e中的每一者在第二方向Y上為連續的，且非連續部分表示切割多晶矽佈局圖案（為簡潔起見未展示或描述），其識別在積體電路1200至積體電路1200' （圖12A至圖12D）的閘極集合1204的製造期間移除的閘極集合1204的對應閘極部分。
在一些實施例中，閘極佈局圖案1104a可用以製造圖10B的PMOS電晶體P10-5、NMOS電晶體N10-5、NMOS電晶體N10-3以及PMOS電晶體P10-3的閘極端子，閘極佈局圖案1104b可用以製造圖10B的PMOS電晶體P10-6、NMOS電晶體P10-6、NMOS電晶體N10-2以及PMOS電晶體P10-2的閘極端子，閘極佈局圖案1104c可用以製造圖10B的PMOS電晶體P10-7、NMOS電晶體N10-7、NMOS電晶體N10-1以及PMOS電晶體P10-1的閘極端子，閘極佈局圖案1104d可用以製造圖10B的PMOS電晶體P10-4、NMOS電晶體N10-4、PMOS電晶體P10-8以及NMOS電晶體N10-8的閘極端子。閘極佈局圖案集合1104中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112可用以製造積體電路1200至積體電路1200'的觸點的對應集合1210或觸點的對應集合1212 （圖12A至圖12D）。
擴散層上金屬佈局圖案集合1110包含擴散層上金屬佈局圖案1110a、…、擴散層上金屬佈局圖案1110i。在一些實施例中，擴散層上金屬佈局圖案集合1110的擴散層上金屬佈局圖案1110a、…、擴散層上金屬佈局圖案1110i可用以製造積體電路1200至積體電路1200'的觸點集合1210 （圖12A至圖12D）的對應觸點1210a、…、觸點1210i。
擴散層上金屬佈局圖案集合1112包含擴散層上金屬佈局圖案1112a、…、擴散層上金屬佈局圖案1112h。
在一些實施例中，擴散層上金屬佈局圖案集合1112的擴散層上金屬佈局圖案1112a、…、擴散層上金屬佈局圖案1112h可用以製造積體電路1200至積體電路1200'的觸點集合1212 （圖12A至圖12D）的對應觸點1212a、…、觸點1212h。
在一些實施例中，擴散層上金屬佈局圖案集合1110的至少一個擴散層上金屬佈局圖案1110a、…、擴散層上金屬佈局圖案1110i或擴散層上金屬佈局圖案集合1112的至少一個擴散層上金屬佈局圖案1112a、…、擴散層上金屬佈局圖案1112h類似於圖8的擴散層上金屬佈局圖案集合810的至少一個對應擴散層上金屬佈局圖案，且類似詳細描述因此省略。
相比於圖8，擴散層上金屬佈局圖案1110a跨越主動區域佈局圖案202a及主動區域佈局圖案202b延伸。類似地，擴散層上金屬佈局圖案1112b及擴散層上金屬佈局圖案1112e中的每一者跨越主動區域佈局圖案1102a及主動區域佈局圖案1102b延伸。
在一些實施例中，擴散層上金屬佈局圖案集合1110的擴散層上金屬佈局圖案1110b、…、擴散層上金屬佈局圖案1110i具有規則佈局圖案。在一些實施例中，擴散層上金屬佈局圖案集合1112的擴散層上金屬佈局圖案1112b、擴散層上金屬佈局圖案1112c、擴散層上金屬佈局圖案1112d、擴散層上金屬佈局圖案1112f、擴散層上金屬佈局圖案1112g以及擴散層上金屬佈局圖案1112h具有規則佈局圖案。
擴散層上金屬佈局圖案集合1110及擴散層上金屬佈局圖案集合1112中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
絕緣層佈局圖案集合1114至少包含絕緣層佈局圖案1114a、絕緣層佈局圖案1114b、絕緣層佈局圖案1114c或絕緣層佈局圖案1114d。絕緣層佈局圖案集合1114可用以製造積體電路1200至積體電路1200'的絕緣層的對應集合1214 （圖12A至圖12D）。在一些實施例中，絕緣層佈局圖案集合1114的絕緣層佈局圖案1114a、絕緣層佈局圖案1114b、絕緣層佈局圖案1114c、絕緣層佈局圖案1114d可用以製造積體電路1200至積體電路1200'的絕緣層集合1214 （圖12A至圖12D）的對應絕緣層1214a、絕緣層1214b、絕緣層1214c、絕緣層1214d。
在一些實施例中，至少絕緣層佈局圖案1114a、絕緣層佈局圖案1114b、絕緣層佈局圖案1114c或絕緣層佈局圖案1114d為圖5或圖8的絕緣層佈局圖案集合514的絕緣層佈局圖案514a的變體，且類似詳細描述因此省略。
在一些實施例中，絕緣層佈局圖案1114a與擴散層上金屬佈局圖案1112e及主動區域佈局圖案1102a的一部分交疊。在一些實施例中，絕緣層佈局圖案1114a定位於擴散層上金屬佈局圖案1120b的一部分下方。在一些實施例中，絕緣層佈局圖案1114a定位於擴散層上金屬佈局圖案1120b的一部分與擴散層上金屬佈局圖案1112e的一部分交疊之處。
在一些實施例中，絕緣層佈局圖案1114b與擴散層上金屬佈局圖案1110d與擴散層上金屬佈局圖案1110h以及主動區域佈局圖案202a與主動區域佈局圖案202b交疊。在一些實施例中，絕緣層佈局圖案1114b定位於擴散層上金屬佈局圖案1120f的一部分下方。在一些實施例中，絕緣層佈局圖案1114b定位於擴散層上金屬佈局圖案1120f的一部分與擴散層上金屬佈局圖案1110d及擴散層上金屬佈局圖案1110h交疊之處。
在一些實施例中，絕緣層佈局圖案1114c與擴散層上金屬佈局圖案1112b及主動區域佈局圖案1102a的一部分交疊。在一些實施例中，絕緣層佈局圖案1114c定位於擴散層上金屬佈局圖案1120h的一部分下方。在一些實施例中，絕緣層佈局圖案1114c定位於擴散層上金屬佈局圖案1120h的一部分與擴散層上金屬佈局圖案1112b的一部分交疊之處。
在一些實施例中，絕緣層佈局圖案1114d與擴散層上金屬佈局圖案1112a、擴散層上金屬佈局圖案1112f以及擴散層上金屬佈局圖案1110a與主動區域佈局圖案202a、主動區域佈局圖案1202a以及主動區域佈局圖案1202b交疊。在一些實施例中，絕緣層佈局圖案1114d定位於擴散層上金屬佈局圖案1120i的一部分下方。在一些實施例中，絕緣層佈局圖案1114d定位於擴散層上金屬佈局圖案1120i的一部分與擴散層上金屬佈局圖案1112a、擴散層上金屬佈局圖案1112f以及擴散層上金屬佈局圖案1110a交疊之處。
絕緣層佈局圖案集合1114中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
絕緣層佈局圖案集合1116至少包含絕緣層佈局圖案1116a或絕緣層佈局圖案1116b。絕緣層佈局圖案集合1116在第二方向Y上延伸。絕緣層佈局圖案集合1116的佈局圖案在至少第一方向X或第二方向Y上與絕緣層佈局圖案集合1116的鄰近佈局圖案分離。
絕緣層佈局圖案集合1116的佈局圖案中的至少一者與閘極佈局圖案集合1104交疊。在一些實施例中，絕緣層佈局圖案集合1116的佈局圖案中的至少一者與閘極佈局圖案集合1104及主動區域佈局圖案集合1102交疊。在一些實施例中，絕緣層佈局圖案集合1116的佈局圖案中的至少一者在閘極佈局圖案集合1104的佈局圖案中的至少一者上方。在一些實施例中，絕緣層佈局圖案集合1116的佈局圖案中的至少一者在閘極佈局圖案集合1122的佈局圖案中的至少一者下方。
在一些實施例中，絕緣層佈局圖案集合1116位於第二佈局層級的第一部分與第三佈局層級之間。在一些實施例中，第三佈局層級對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G （圖2、圖5、圖8或圖11A至圖11G）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9或圖12A至圖12D）中的一或多者的POLY2層級。在一些實施例中，絕緣層佈局圖案集合1116位於POLY2層級與POLY1層級之間。在一些實施例中，POLY2層級在POLY1層級或MD1層級上方。在一些實施例中，絕緣層佈局圖案集合1116位於POLY2部分與POLY1部分之間。
絕緣層佈局圖案集合1116可用以製造積體電路1200至積體電路1200'的絕緣層的對應集合1216 （圖12A至圖12D）。在一些實施例中，絕緣層佈局圖案集合1116的絕緣層佈局圖案1116a、絕緣層佈局圖案1116b可用以製造積體電路1200至積體電路1200'的絕緣層集合1216 （圖12A至圖12D）的對應絕緣層1216a、絕緣層1216b。
在一些實施例中，即使絕緣層佈局圖案集合1116位於閘極佈局圖案集合1104上方，且絕緣層佈局圖案集合1114位於擴散層上金屬佈局圖案集合1110上方，絕緣層佈局圖案集合1116的絕緣層佈局圖案中的一或多者亦類似於圖5、圖8或圖11的絕緣層佈局圖案集合514或絕緣層佈局圖案集合1114的絕緣層佈局圖案中的一或多者，且類似詳細描述因此省略。
在一些實施例中，絕緣層佈局圖案1116a與閘極佈局圖案1104b的一部分（例如，閘極佈局圖案1104b2）交疊。在一些實施例中，絕緣層佈局圖案1116a定位於閘極佈局圖案1122g的一部分下方。在一些實施例中，絕緣層佈局圖案1116a位於閘極佈局圖案1122g的一部分與閘極佈局圖案1104b2交疊之處。
在一些實施例中，絕緣層佈局圖案1116b與閘極佈局圖案1104a的一部分（例如，閘極佈局圖案1104a2）交疊。在一些實施例中，絕緣層佈局圖案1116b定位於閘極佈局圖案1122h的一部分下方。在一些實施例中，絕緣層佈局圖案1116b位於閘極佈局圖案1122h的一部分與閘極佈局圖案1104a2交疊之處。
絕緣層佈局圖案集合1116中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
擴散層上金屬佈局圖案集合1120至少包含擴散層上金屬佈局圖案1120a、擴散層上金屬佈局圖案1120b、…、擴散層上金屬佈局圖案1120i或擴散層上金屬佈局圖案1120j。
擴散層上金屬佈局圖案集合1120可用以製造積體電路1200至積體電路1200'的觸點的對應集合1220 （圖12A至圖12D）。
在一些實施例中，擴散層上金屬佈局圖案集合1120在導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144下方。在一些實施例中，擴散層上金屬佈局圖案集合1120在擴散層上金屬佈局圖案集合1110或絕緣層佈局圖案集合1114上方。
在一些實施例中，擴散層上金屬佈局圖案集合1120的擴散層上金屬佈局圖案1120a、擴散層上金屬佈局圖案1120b、…、擴散層上金屬佈局圖案1120j可用以製造積體電路1200至積體電路1200'的觸點集合1220 （圖12A至圖12D）的對應觸點1220a、觸點1220b、…、觸點1220j。觸點集合1220的觸點1220b、觸點1220i示於圖12A至圖12B中，且為了易於說明未展示觸點集合1220中的剩餘觸點。在一些實施例中，擴散層上金屬佈局圖案集合的擴散層上金屬佈局圖案1120b、擴散層上金屬佈局圖案1120f以及擴散層上金屬佈局圖案1120i或類似於擴散層上金屬佈局圖案1120b、擴散層上金屬佈局圖案1120f以及擴散層上金屬佈局圖案1120i的其他佈局圖案被稱為「MD浮接佈局圖案（MD flyer layout patterns）」，由於此等佈局圖案交疊或在MD1層級中的至少一對擴散層上金屬佈局圖案上方延伸。例如，擴散層上金屬佈局圖案1120b與擴散層上金屬佈局圖案1110e、擴散層上金屬佈局圖案1110i以及擴散層上金屬佈局圖案1112e交疊。類似地，擴散層上金屬佈局圖案集合1120的擴散層上金屬佈局圖案1120f與擴散層上金屬佈局圖案1110c、擴散層上金屬佈局圖案1110g、擴散層上金屬佈局圖案1112c以及擴散層上金屬佈局圖案1112g，以及絕緣層佈局圖案1114b交疊。類似地，擴散層上金屬佈局圖案集合1120的擴散層上金屬佈局圖案1120i與擴散層上金屬佈局圖案1110a、擴散層上金屬佈局圖案1112a以及擴散層上金屬佈局圖案1112f交疊。在一些實施例中，擴散層上金屬佈局圖案集合1120經組態以在區域1101a與區域1101b之間提供額外佈線資源。在一些實施例中，擴散層上金屬佈局圖案集合1120與佈局設計1100A的中心部分（未標記）交疊。在一些實施例中，擴散層上金屬佈局圖案1120b及擴散層上金屬佈局圖案1120i與佈局設計1100A的中心部分（未標記）交疊。在一些實施例中，擴散層上金屬佈局圖案1120b及擴散層上金屬佈局圖案1120i在區域1101a與區域1101b之間延伸。
在一些實施例中，擴散層上金屬佈局圖案集合1120的擴散層上金屬佈局圖案中的一或多者類似於圖5或圖8的擴散層上金屬佈局圖案220c、擴散層上金屬佈局圖案520a、擴散層上金屬佈局圖案820a、擴散層上金屬佈局圖案820d，且類似詳細描述因此省略。
在一些實施例中，擴散層上金屬佈局圖案1120b與主動區域佈局圖案202a、主動區域佈局圖案202b以及主動區域佈局圖案1102a交疊且與擴散層上金屬佈局圖案1110e、擴散層上金屬佈局圖案1110i以及擴散層上金屬佈局圖案1112e交疊。在一些實施例中，擴散層上金屬佈局圖案1120b的一部分與絕緣層佈局圖案1114a交疊。
在一些實施例中，擴散層上金屬佈局圖案1120i與主動區域佈局圖案202b、主動區域佈局圖案1102b以及主動區域佈局圖案1102a交疊且與擴散層上金屬佈局圖案1110a、擴散層上金屬佈局圖案1112a以及擴散層上金屬佈局圖案1112f交疊。在一些實施例中，擴散層上金屬佈局圖案1120i的一部分與絕緣層佈局圖案1114d交疊。
在一些實施例中，擴散層上金屬佈局圖案1120f與主動區域佈局圖案202a、主動區域佈局圖案202b、主動區域佈局圖案1102b以及主動區域佈局圖案1102a交疊且與擴散層上金屬佈局圖案1110c、擴散層上金屬佈局圖案1110g、擴散層上金屬佈局圖案1112c以及擴散層上金屬佈局圖案1112g交疊。在一些實施例中，擴散層上金屬佈局圖案1120i的一部分與絕緣層佈局圖案1114b交疊。
在一些實施例中，擴散層上金屬佈局圖案1120h與主動區域佈局圖案202a、主動區域佈局圖案202b以及主動區域佈局圖案1102a交疊且與擴散層上金屬佈局圖案1110b、擴散層上金屬佈局圖案1110f以及擴散層上金屬佈局圖案1112b交疊。在一些實施例中，擴散層上金屬佈局圖案1120i的一部分與絕緣層佈局圖案1114c交疊。
在一些實施例中，至少擴散層上金屬佈局圖案1110i或擴散層上金屬佈局圖案1120b的一部分可用以製造圖10B的PMOS電晶體P10-4的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案1110e或擴散層上金屬佈局圖案1120b的一部分可用以製造圖10B的NMOS電晶體N10-4的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1110h可用以製造圖10B的PMOS電晶體P10-4的源極端子或PMOS電晶體P10-1的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案1110d可用以製造圖10B的NMOS電晶體N10-4的源極端子或NMOS電晶體N10-1的源極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1110g可用以製造圖10B的PMOS電晶體P10-2的源極端子或PMOS電晶體P10-1的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案1110c可用以製造圖10B的NMOS電晶體N10-2的源極端子或NMOS電晶體N10-1的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1110f可用以製造圖10B的PMOS電晶體P10-2的汲極端子或PMOS電晶體P10-5的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案1110b可用以製造圖10B的NMOS電晶體N10-2的汲極端子或NMOS電晶體N10-5的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1110a可用以製造圖10B的PMOS電晶體P10-5的源極端子及NMOS電晶體N10-5的源極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1112f可用以製造圖10B的PMOS電晶體P10-3的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案1112a可用以製造圖10B的NMOS電晶體N10-3的源極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1112b可用以製造至少圖10B的PMOS電晶體P10-6的汲極端子、PMOS電晶體P10-3的汲極端子、NMOS電晶體N10-6的汲極端子或NMOS電晶體N10-3的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1112g可用以製造圖10B的PMOS電晶體P10-6的源極端子或PMOS電晶體P10-7的源極端子。在一些實施例中，至少擴散層上金屬佈局圖案1112c可用以製造圖10B的NMOS電晶體N10-6的源極端子或NMOS電晶體N10-7的源極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1112h可用以製造圖10B的PMOS電晶體P10-8的汲極端子或PMOS電晶體P10-7的汲極端子。在一些實施例中，至少擴散層上金屬佈局圖案1112d可用以製造圖10B的NMOS電晶體N10-8的汲極端子或NMOS電晶體N10-7的汲極端子。
在一些實施例中，至少擴散層上金屬佈局圖案1112e可用以製造圖10B的PMOS電晶體P10-8的源極端子及NMOS電晶體N10-8的源極端子。
擴散層上金屬佈局圖案集合1120中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
閘極佈局圖案集合1122在第二方向Y上延伸。在一些實施例中，閘極佈局圖案集合1122中的至少一者與閘極佈局圖案集合1104、主動區域佈局圖案集合1102或絕緣層佈局圖案集合1116的一部分交疊。閘極佈局圖案集合1122的佈局圖案在至少第一方向X或第二方向Y上與閘極佈局圖案集合1122的鄰近佈局圖案分離。
在一些實施例中，閘極佈局圖案集合1122位於至少閘極佈局圖案集合1104或絕緣層佈局圖案集合1116上。閘極佈局圖案集合1122位於第三佈局層級上。在一些實施例中，第三佈局層級對應於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G （圖2、圖5、圖8或圖11A至圖11G）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9或圖12A至圖12D）中的一或多者的第二多晶矽（POLY2）層級。在一些實施例中，POLY2層級在POLY1層級或MD1層級上方。在一些實施例中，第三佈局層級在第二佈局層級的第一部分（POLY1）或第二佈局層級的第二部分（MD1）上方。在一些實施例中，POLY2層級與MD2層級在同一層級上。
在一些實施例中，閘極佈局圖案集合1122在導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144下方。在一些實施例中，閘極佈局圖案集合1122在閘極佈局圖案集合1104或絕緣層佈局圖案集合1116上方。
閘極佈局圖案集合1122至少包含閘極佈局圖案1122a、閘極佈局圖案1122b、…、閘極佈局圖案1122i或閘極佈局圖案1122j。
閘極佈局圖案集合1122可用以製造積體電路1200至積體電路1200'的對應的閘極集合1222 （圖12A至圖12D）。
在一些實施例中，閘極佈局圖案集合1122的閘極佈局圖案1122a、閘極佈局圖案1122b、…、閘極佈局圖案1122j可用以製造積體電路1200至積體電路1200'的閘極集合1222 （圖12A至圖12D）的對應閘極1222a、閘極1222b、…、閘極1222j。
在一些實施例中，閘極佈局圖案集合的閘極佈局圖案1122g及閘極佈局圖案1122h或類似於閘極佈局圖案1122g及閘極佈局圖案1122h的其他佈局圖案被稱為「多晶矽浮接佈局圖案（Poly flyer layout patterns）」，由於此等佈局圖案交疊或在閘極佈局圖案集合1104的閘極佈局圖案的至少一部分及絕緣層佈局圖案集合1116的絕緣層佈局圖案的一部分上方延伸。例如，閘極佈局圖案1122g與絕緣層佈局圖案1116a及閘極佈局圖案1104b的部分（例如，閘極佈局圖案1104b1及閘極佈局圖案1104b2的部分）交疊。類似地，閘極佈局圖案1122h與絕緣層佈局圖案1116b及閘極佈局圖案1104a的部分（例如，閘極佈局圖案1104a2及閘極佈局圖案1104a3的部分）交疊。
在一些實施例中，即使閘極佈局圖案集合1122位於閘極佈局圖案集合1104上方，且擴散層上金屬佈局圖案集合1120位於擴散層上金屬佈局圖案集合1110上方，閘極佈局圖案集合1122的閘極佈局圖案中的一或多者亦類似於圖2、圖5、圖8或圖11A至圖11G的擴散層上金屬佈局圖案220、擴散層上金屬佈局圖案520、擴散層上金屬佈局圖案820、擴散層上金屬佈局圖案1120中的一或多者，且類似詳細描述因此省略。
在一些實施例中，閘極佈局圖案1122g與主動區域佈局圖案202a及主動區域佈局圖案202b交疊，且與導電特徵佈局圖案集合1140交疊。在一些實施例中，閘極佈局圖案1122h與主動區域佈局圖案1102a及主動區域佈局圖案1102b交疊，且與導電特徵佈局圖案集合1144交疊。
在一些實施例中，藉由將閘極佈局圖案集合1122定位成與閘極佈局圖案集合1104及絕緣層佈局圖案集合1116交疊，閘極佈局圖案集合1122在佈局設計1100中提供在第二方向Y上且位於上部金屬化層（例如，M0、M1等等）下方的額外佈線資源。藉由在上部金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用上部金屬化層級（例如，M0、M1等等）或上部金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的佈局設計1100A或佈局設計1100G。
閘極佈局圖案集合1122中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
電力軌佈局圖案集合1142可用以製造積體電路1200至積體電路1200'的電力軌的對應集合1242 （圖12A至圖12D）。電力軌集合1242至少包含電力軌佈局圖案1142a、電力軌佈局圖案1142b或電力軌佈局圖案1142c。
相比於圖8的佈局設計，電力軌佈局圖案1142a、電力軌佈局圖案1142b替代圖8的電力軌佈局圖案集合242的對應電力軌佈局圖案242a、電力軌佈局圖案242b，且類似詳細描述因此省略。類似地，電力軌佈局圖案1142c類似於圖8的電力軌佈局圖案集合242的電力軌佈局圖案242b，且類似詳細描述因此省略。
電力軌佈局圖案1142a跨越佈局設計1100A或佈局設計1100G的中間部分在第一方向X上延伸。電力軌佈局圖案1142b及電力軌佈局圖案1142c沿著佈局設計1100A或佈局設計1100G的相對邊緣在第一方向X上延伸。
在一些實施例中，電力軌佈局圖案集合1142的電力軌佈局圖案1142a、電力軌佈局圖案1142b、電力軌佈局圖案1142c可用以製造積體電路1200至積體電路1200'的電力軌集合1242 （圖12A至圖12D）的對應電力軌1242a （未展示）、電力軌1242b （未展示）、電力軌1242c （未展示）。
軌道佈局圖案集合1142中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144可用以製造積體電路1200至積體電路1200'的導電特徵的對應集合1240或導電特徵的對應集合1244 （圖12A至圖12D）。
導電特徵佈局圖案集合1140至少包含導電特徵佈局圖案1140a、導電特徵佈局圖案1140b、導電特徵佈局圖案1140c或導電特徵佈局圖案1140d。相比於圖8的佈局設計，導電特徵佈局圖案1140a、導電特徵佈局圖案1140b、導電特徵佈局圖案1140c、導電特徵佈局圖案1140d替代圖8的導電特徵佈局圖案集合840的對應導電特徵佈局圖案840a、導電特徵佈局圖案840b、導電特徵佈局圖案840c、導電特徵佈局圖案540d，且類似詳細描述因此省略。
在一些實施例中，導電特徵佈局圖案集合1140的導電特徵佈局圖案1140a、導電特徵佈局圖案1140b、導電特徵佈局圖案1140c、導電特徵佈局圖案1140d可用以製造積體電路1200至積體電路1200'的導電特徵集合1240 （圖12A至圖12D）的對應導電特徵1240a、導電特徵1240b （未展示）、導電特徵1240c （未展示）、導電特徵1240d。
導電特徵佈局圖案集合1144至少包含導電特徵佈局圖案1144a、導電特徵佈局圖案1144b、導電特徵佈局圖案1144c或導電特徵佈局圖案1144d。相比於圖8的佈局設計，導電特徵佈局圖案1144a、導電特徵佈局圖案1144b、導電特徵佈局圖案1144c、導電特徵佈局圖案1144d替代圖8的導電特徵佈局圖案集合840的對應導電特徵佈局圖案840a、導電特徵佈局圖案840b、導電特徵佈局圖案840c、導電特徵佈局圖案540d，且類似詳細描述因此省略。
在一些實施例中，導電特徵佈局圖案集合1144的導電特徵佈局圖案1144a、導電特徵佈局圖案1144b、導電特徵佈局圖案1144c、導電特徵佈局圖案1144d可用以製造積體電路1200至積體電路1200'的導電特徵集合1244 （圖12A至圖12D）的對應導電特徵1244a、導電特徵1244b （未展示）、導電特徵1244c、導電特徵1244d （未展示）。
導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
通孔佈局圖案集合1150至少包含通孔佈局圖案1150a、…、通孔佈局圖案1150l。在一些實施例中，通孔佈局圖案集合1150定位在VD層級中。在一些實施例中，通孔佈局圖案集合1150的至少一個通孔佈局圖案定位在VDT層級中。通孔佈局圖案集合1150可用以製造積體電路1200至積體電路1200'的通孔的對應集合1250 （圖12A至圖12D）。在一些實施例中，通孔佈局圖案集合1150處於導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144與擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1120之間。
在一些實施例中，通孔佈局圖案集合1150的通孔佈局圖案1150a、…、通孔佈局圖案1150l可用以製造積體電路1200至積體電路1200'的通孔集合1250 （圖12A至圖12D）的對應通孔1250a、…、通孔1250l。通孔集合1250的通孔1250a、通孔1250b、通孔1250c、通孔1250j、通孔1250k示於圖12A至圖12D中，且為了易於說明未展示通孔集合1250中的剩餘通孔。
相比於圖8的佈局設計800，通孔佈局圖案1150e、通孔佈局圖案1150f替代圖8的對應通孔佈局圖案850c、通孔佈局圖案850e，且類似詳細描述因此省略。相比於圖8的佈局設計800，通孔佈局圖案1150d類似於圖8的通孔佈局圖案850e，且類似詳細描述因此省略。
相比於圖8的佈局設計800，通孔佈局圖案1150a、通孔佈局圖案1150b、通孔佈局圖案1150c、通孔佈局圖案1150g、…、通孔佈局圖案1150l類似於至少圖8的通孔佈局圖案850a，且類似詳細描述因此省略。
通孔佈局圖案1150a處於導電特徵佈局圖案1144a與擴散層上金屬佈局圖案1120a之間。通孔佈局圖案1150b處於導電特徵佈局圖案1144c與擴散層上金屬佈局圖案1120b之間。通孔佈局圖案1150c處於導電特徵佈局圖案1140d與擴散層上金屬佈局圖案1120b之間。通孔佈局圖案1150j處於導電特徵佈局圖案1144a與擴散層上金屬佈局圖案1120i之間。通孔佈局圖案1150k處於導電特徵佈局圖案1140a與擴散層上金屬佈局圖案1120i之間。為簡潔起見並不描述通孔佈局圖案集合1150中的剩餘通孔佈局圖案中的每一者的定位。
通孔佈局圖案集合1150中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
通孔佈局圖案集合1160至少包含通孔佈局圖案1160a、…、通孔佈局圖案1160j。通孔佈局圖案集合1160可用以製造積體電路1200至積體電路1200'的通孔的對應集合1260 （圖12A至圖12D）。在一些實施例中，通孔佈局圖案集合1160處於導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144與閘極佈局圖案集合1104或閘極佈局圖案集合1122之間。
通孔佈局圖案集合1160定位於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G （圖2、圖5、圖8或圖11A至圖11G）或積體電路300、積體電路600、積體電路900、積體電路1200至積體電路1200' （圖3、圖6、圖9或圖12A至圖12D）中的一或多者的閘極上通孔（via over gate；VG）層級或高閘極上通孔（tall via over gate；VGT）層級處。在一些實施例中，VG層級處於M0層級與POLY2層級之間。在一些實施例中，VGT層級處於M0層級與POLY1層級之間。在一些實施例中，POLY2層級在POLY1層級或MD1層級上方。在一些實施例中，VGT層級處於第四佈局層級與第二佈局層級（POLY1）的第一部分之間。在一些實施例中，VG層級處於第四佈局層級與第三佈局層級（POLY2）之間。其他佈局層級在本揭露內容的範疇內。
在一些實施例中，通孔佈局圖案集合1160的通孔佈局圖案1160a、…、通孔佈局圖案1160j可用以製造積體電路1200至積體電路1200'的通孔集合1260 （圖12A至圖12D）的對應通孔1260a、…、通孔1260j。通孔集合1260的通孔1260a、通孔1260e、通孔1260f、通孔1260g、通孔1260h、通孔1260i、通孔1260j示於圖12A至圖12D中，且為了易於說明未展示通孔集合1260中的剩餘通孔。
通孔佈局圖案1160a處於導電特徵佈局圖案1144c與閘極佈局圖案1122d之間。通孔佈局圖案1160e處於導電特徵佈局圖案1144a與閘極佈局圖案1122e之間。通孔佈局圖案1160f處於導電特徵佈局圖案1140a與閘極佈局圖案1122f之間。通孔佈局圖案1160g處於導電特徵佈局圖案1144a與閘極佈局圖案1122g之間。通孔佈局圖案1160h處於導電特徵佈局圖案1140a與閘極佈局圖案1122h之間。通孔佈局圖案1160i處於導電特徵佈局圖案1144a與閘極佈局圖案1122i之間。通孔佈局圖案1160j處於導電特徵佈局圖案1140d與閘極佈局圖案1122j之間。為簡潔起見並不描述通孔佈局圖案集合1160中的剩餘通孔佈局圖案中的每一者的定位。
通孔佈局圖案集合1160中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
圖11G是根據一些實施例的積體電路的佈局設計1100G的圖。
圖11G的佈局設計1100G為佈局設計1100A （圖11A至圖11F）的變體。相比於圖11A至圖11F的佈局設計1100A，圖11G的佈局設計1100G至少包含定位於VGT層級、VDT層級、VG層級或VD層級上的通孔佈局圖案。
相比於圖11A至圖11F的佈局設計1100A，佈局設計1100G的擴散層上金屬佈局圖案集合1120'替代擴散層上金屬佈局圖案集合1120，佈局設計1100G的閘極佈局圖案集合1122'替代閘極佈局圖案集合1122，佈局設計1100G的通孔佈局圖案集合1150'替代通孔佈局圖案集合1150，以及通孔佈局圖案集合1160'替代佈局設計1100G的通孔佈局圖案集合1160，以及類似詳細描述因此省略。
相比於圖11A至圖11F的擴散層上金屬佈局圖案集合1120，擴散層上金屬佈局圖案集合1120'並不包含擴散層上金屬佈局圖案1120a、擴散層上金屬佈局圖案1120c、擴散層上金屬佈局圖案1120d、擴散層上金屬佈局圖案1120e、擴散層上金屬佈局圖案1120g以及擴散層上金屬佈局圖案1120j。在一些實施例中，擴散層上金屬佈局集合1120的擴散層上金屬佈局圖案1120b、擴散層上金屬佈局圖案1120f、擴散層上金屬佈局圖案1120h、擴散層上金屬佈局圖案1120i可用以製造積體電路1200至積體電路1200'的觸點集合1220' （圖12A至圖12D）的對應觸點1220b、觸點1220f、觸點1220h、觸點1220i。擴散層上金屬佈局圖案集合1120'的其他組態或配置在本揭露內容的範疇內。
相比於圖11A至圖11F的閘極佈局圖案集合1122，閘極佈局圖案集合1122'並不包含閘極佈局圖案1122a、閘極佈局圖案1122b、閘極佈局圖案1122c、閘極佈局圖案1122d、閘極佈局圖案1122e、閘極佈局圖案1122f、閘極佈局圖案1122i以及閘極佈局圖案1122j。在一些實施例中，閘極佈局圖案集合1122'的閘極佈局圖案1122g、閘極佈局圖案1122h可用以製造積體電路1200至積體電路1200'的閘極集合1222' （圖12A至圖12D）的對應閘極1222g、閘極1222h。閘極佈局圖案集合1122'的其他組態或配置在本揭露內容的範疇內。
通孔佈局圖案集合1150'至少包含通孔佈局圖案1150a'、…、通孔佈局圖案1150k或通孔佈局圖案1150l。相比於佈局設計1100A，通孔佈局圖案1150a'替代圖11A至圖11F的通孔佈局圖案1150a，且類似詳細描述因此省略。在一些實施例中，通孔佈局圖案集合1150'的通孔佈局圖案1150a'、…、通孔佈局圖案1150l可用以製造積體電路1200至積體電路1200'的通孔集合1250' （圖12A至圖12D）的對應通孔1250a'、…、通孔1250l。
通孔佈局圖案1150a'處於導電特徵佈局圖案1144a與擴散層上金屬佈局圖案1112e之間。在一些實施例中，通孔佈局圖案1150a'定位於VDT層級處。通孔佈局圖案集合1150'的其他組態或配置在本揭露內容的範疇內。
通孔佈局圖案集合1160'至少包含通孔佈局圖案1160a'、通孔佈局圖案1160b、…、通孔佈局圖案1160e'、通孔佈局圖案1160f'、通孔佈局圖案1160g、通孔佈局圖案1160h、通孔佈局圖案1160i'或通孔佈局圖案1160j'。相比於佈局設計1100A，通孔佈局圖案1160a'、通孔佈局圖案1160e'、通孔佈局圖案1160f'、通孔佈局圖案1160i'、通孔佈局圖案1160j'替代圖11A至圖11F的對應通孔佈局圖案1160a、通孔佈局圖案1160e、通孔佈局圖案1160f、通孔佈局圖案1160i、通孔佈局圖案1160j，且類似詳細描述因此省略。在一些實施例中，通孔佈局圖案集合1160'的通孔佈局圖案1160a'、通孔佈局圖案1160b、…、通孔佈局圖案1160e'、通孔佈局圖案1160f'、通孔佈局圖案1160g、通孔佈局圖案1160h、通孔佈局圖案1160i'或通孔佈局圖案1160j'可用以製造積體電路1200至積體電路1200'的通孔集合1260' （圖12A至圖12D）的對應通孔1260a'、通孔1260b、…、通孔1260e'、通孔1260f'、通孔1260g、通孔1260h、通孔1260i'或通孔1260j'。
通孔佈局圖案1160a'處於導電特徵佈局圖案1244c與閘極佈局圖案1104d2之間。通孔佈局圖案1160e'處於導電特徵佈局圖案1144a與閘極佈局圖案1104b3之間。通孔佈局圖案1160f'處於導電特徵佈局圖案1144c與閘極佈局圖案1104b2之間。通孔佈局圖案1160i'處於導電特徵佈局圖案1140a與閘極佈局圖案1104a2之間。通孔佈局圖案1160j'處於導電特徵佈局圖案1140d與閘極佈局圖案1104a1之間。
在一些實施例中，至少通孔佈局圖案1160a'、通孔佈局圖案1160e'、通孔佈局圖案1160f'、通孔佈局圖案1160i'或通孔佈局圖案1160j'定位於VGT層級處。通孔佈局圖案集合1160'的其他組態或配置在本揭露內容的範疇內。
在一些實施例中，藉由使用擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820、擴散層上金屬佈局圖案集合1120以及擴散層上金屬佈局圖案集合1120'，絕緣佈局圖案集合514、絕緣佈局圖案集合1114或絕緣佈局圖案集合1116，或閘極佈局圖案集合1122或閘極佈局圖案集合1122'中的一或多者，為佈局設計200、佈局設計500、佈局設計800、佈局設計1100A以及佈局設計1100G中的每一者在第二方向Y上提供額外佈線資源且將其定位於其他金屬化層級（例如，M0、M1等等）下方。藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積的佈局設計200、佈局設計500、佈局設計800、佈局設計1100A以及佈局設計1100G （產生具有較小面積的標準胞元）。 積體電路
圖12A至圖12B是根據一些實施例的積體電路1200的圖的透視圖。圖12C至圖12D是根據一些實施例的積體電路1200'的圖的透視圖。
在一些實施例中，圖12A至圖12B的積體電路1200展示通孔VG或通孔VD中的每一者在第三方向Z上具有相同高度的實施例。
圖12C至圖12D的積體電路1200'為積體電路1200 （圖12A至圖12B）的變體。相比於圖12A至圖12B的積體電路1200，圖12C至圖12D的積體電路1200'包含在第三方向Z上與通孔VG或通孔VD具有不同高度的通孔VGT或通孔VDT。
圖12A至圖12B為積體電路1200的對應部分1200A至對應部分1200B的圖，為了易於說明而簡化。部分1200A包含主動（OD）層級、MD1層級、POLY1層級、POLY2層級、MD2層級、VG層級、VD層級以及M0層級的積體電路1200的一或多個特徵。
部分1200B包含主動（OD）層級、MD1層級、POLY1層級、POLY2層級、MD2層級、VG層級以及VD層級的積體電路1200的一或多個特徵。換言之，為了易於說明。部分1200B並不展示M0層級。
積體電路1200為積體電路900 （圖9）的變體。例如，在一些實施例中，積體電路1200說明絕緣層1216a、絕緣層1216b定位於對應閘極1204b2、閘極1204a2與對應閘極1222g、閘極1222h之間，由此使對應閘極1204b2、閘極1204a2與對應閘極1222g、閘極1222h電絕緣的實例。
在一些實施例中，積體電路1200亦說明絕緣層1214a定位於觸點1212e與觸點1220b之間，由此使觸點1212e與觸點1220b電絕緣的實例。在一些實施例中，積體電路1200亦說明絕緣層1214b定位於觸點1210c及觸點1210g與觸點1220f之間，由此使觸點1210c及觸點1210g與觸點1220f電絕緣的實例。在一些實施例中，積體電路1200亦說明絕緣層1214c定位於觸點1212b與觸點1220h之間，由此使觸點1212b與觸點1220h電絕緣的實例。在一些實施例中，積體電路1200亦說明絕緣層1214d定位於觸點1210a、觸點1212a、觸點1212f與觸點1220i之間，由此使觸點1210a、觸點1212a、觸點1212f與觸點1220i電絕緣的實例。
積體電路1200由佈局設計1100A製造。積體電路1200為積體電路1000A或積體電路1000B的一部分的實施例。積體電路1200'由佈局設計1100G製造。積體電路1200'為積體電路1000A或積體電路1000B的一部分的實施例。
包含積體電路1200或積體電路1200'的對準、長度與寬度，以及組態的結構關係類似於圖11A至圖11G的佈局設計1100A或佈局設計1100G的結構關係及組態，且為簡潔起見圖12A至圖12D中將不描述類似詳細描述。
積體電路1200包含基底（未展示）、主動區域集合1202、閘極集合1204、觸點集合1210及觸點集合1212、絕緣層集合1214及絕緣層集合1216、觸點集合1220、閘極集合1222、電力軌集合（未展示）、導電特徵集合1240及導電特徵集合1244，以及通孔集合1250及通孔集合1260。然而，為了易於說明，積體電路1200並不展示閘極集合1204、絕緣層集合1214及絕緣層集合1216、觸點集合1220、閘極集合1222、電力軌集合、導電特徵集合1240及導電特徵集合1244，以及通孔集合1250及通孔集合1260中的成員中的至少一者。類似地，為了易於說明，積體電路1200的主動區域集合1202或觸點集合1210及觸點集合1212的至少一個成員未經標記。
相比於圖9的積體電路900，主動區域集合1202替代主動區域集合902，閘極集合1204替代閘極集合904，觸點集合1210或觸點集合1212替代觸點集合1210，絕緣層集合1214替代絕緣層集合614，觸點集合1220替代觸點集合920，導電特徵集合1240或導電特徵集合1244替代導電特徵集合940，以及通孔集合1250替代通孔集合950。
主動區域集合1202類似於主動區域集合902，閘極集合1204類似於閘極集合904，觸點集合1210或觸點集合1212類似於觸點集合1210，絕緣層集合1214類似於絕緣層集合614，觸點集合1220類似於觸點集合920，導電特徵集合1240或導電特徵集合1244類似於導電特徵集合940，以及通孔集合1250類似於通孔集合950，且類似詳細描述因此省略。
在一些實施例中，即使絕緣層集合1216位於閘極集合1204上方，且絕緣層集合1214位於觸點集合1210上方，絕緣層集合1216的絕緣層中的一或多者亦類似於圖6、圖9或圖12的絕緣層集合614或絕緣層集合1214的絕緣層中的一或多者，且類似詳細描述因此省略。
閘極集合1204包含閘極1204a、閘極1204b、閘極1204c、閘極1204d以及閘極1204e （未展示）。在一些實施例中，閘極1204a包含閘極1204a1、閘極1204a2以及閘極1204a3。在一些實施例中，閘極1204b包含閘極1204b1、閘極1204b2以及閘極1204b3。在一些實施例中，閘極1204c包含閘極1204c1及閘極1204c2。在一些實施例中，閘極1204d包含閘極1204d1及閘極1204d2。閘極1204a、閘極1204b、閘極1204c、閘極1204d類似於圖9的對應閘極304b、閘極604c、閘極904d、閘極904e，且類似詳細描述因此省略。
在一些實施例中，閘極1204a為圖10B的PMOS電晶體P10-5、NMOS電晶體N10-5、NMOS電晶體N10-3以及PMOS電晶體P10-3的閘極端子，閘極1204b為圖10B的PMOS電晶體P10-6、NMOS電晶體P10-6、NMOS電晶體N10-2以及PMOS電晶體P10-2的閘極端子，閘極1204c為圖10B的PMOS電晶體P10-7、NMOS電晶體N10-7、NMOS電晶體N10-1以及PMOS電晶體P10-1的閘極端子，閘極1204d為圖10B的PMOS電晶體P10-4、NMOS電晶體N10-4、PMOS電晶體P10-8以及NMOS電晶體N10-8的閘極端子。閘極集合1204中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
主動區域集合1202包含主動區域1202a1、主動區域1202b1、主動區域1202a1'、主動區域1202b1'、主動區域1202a2、主動區域1202b2、主動區域1202a2'、主動區域1202b2'、主動區域1202a3、主動區域1202b3、主動區域1202a3'、主動區域1202b3'、主動區域1202a4、主動區域1202b4、主動區域1202a4'、主動區域1202b4'、主動區域1202a5、主動區域1202b5、主動區域1202a5'、主動區域1202b5'。主動區域1202a5、主動區域1202b5、主動區域1202a5'、主動區域1202b5'在圖12A至圖12B中經標記，且為了易於說明主動區域集合1202中的剩餘主動區域未經標記。
在一些實施例中，主動區域1202a5為圖10B的PMOS電晶體P10-4的汲極，且主動區域1202b5為圖10B的NMOS電晶體N10-4的汲極端子。
在一些實施例中，主動區域1202a4為圖10B的PMOS電晶體P10-4的源極端子或PMOS電晶體P10-1的源極端子。在一些實施例中，主動區域1202b4為圖10B的NMOS電晶體N10-4的源極端子或NMOS電晶體N10-1的源極端子。
在一些實施例中，主動區域1202a3為圖10B的PMOS電晶體P10-2的源極端子或PMOS電晶體P10-1的汲極端子。在一些實施例中，主動區域1202b3為圖10B的NMOS電晶體N10-2的源極端子或NMOS電晶體N10-1的汲極端子。
在一些實施例中，主動區域1202a2為圖10B的PMOS電晶體P10-2的汲極端子或PMOS電晶體P10-5的汲極端子。在一些實施例中，主動區域1202b2為圖10B的NMOS電晶體N10-2的汲極端子或NMOS電晶體N10-5的汲極端子。
在一些實施例中，主動區域1202a1為PMOS電晶體P10-5的源極端子，主動區域1202b1為圖10B的NMOS電晶體N10-5的源極端子。
在一些實施例中，主動區域1202a1'為圖10B的PMOS電晶體P10-3的源極端子。在一些實施例中，主動區域1202b1'為圖10B的NMOS電晶體N10-3的源極端子。
在一些實施例中，主動區域1202a2'可用以製造至少PMOS電晶體P10-6的汲極端子或PMOS電晶體P10-3的汲極端子。在一些實施例中，主動區域1202b2'為圖10B的NMOS電晶體N10-6的汲極端子或NMOS電晶體N10-3的汲極端子。
在一些實施例中，主動區域1202a3'為圖10B的PMOS電晶體P10-6的源極端子或PMOS電晶體P10-7的源極端子。在一些實施例中，主動區域1202b3'為圖10B的NMOS電晶體N10-6的源極端子或NMOS電晶體N10-7的源極端子。
在一些實施例中，主動區域1202a4'為圖10B的PMOS電晶體P10-8的汲極端子或PMOS電晶體P10-7的汲極端子。在一些實施例中，主動區域1202b4'為圖10B的NMOS電晶體N10-8的汲極端子或NMOS電晶體N10-7的汲極端子。
在一些實施例中，主動區域1202a5'為PMOS電晶體P10-8的源極端子，且主動區域1202b5'為圖10B的NMOS電晶體N10-8的源極端子。
主動區域集合1202中的其他組態或配置在本揭露內容的範疇內。
觸點集合1210至少包含觸點1210a、…、觸點1210h或觸點1210i。觸點集合1212至少包含觸點1212a、…、觸點1212g或觸點1212h。在一些實施例中，觸點集合1210的至少一個觸點1210a、…、觸點1210i或觸點集合1212的至少一個觸點1212a、…、觸點1212h類似於圖9的觸點集合910的至少一個對應觸點，且類似詳細描述因此省略。
觸點集合1210或觸點集合1212與主動區域集合1202交疊且電耦接至主動區域集合1202。觸點1210e、觸點1210i、觸點1212f、觸點1212a與對應主動區域1202a5、主動區域1202b5、主動區域1202a1'、主動區域1202b1'交疊且電耦接至所述對應主動區域。觸點1212e與主動區域1202a5'及主動區域1202b5'中的每一者交疊且電耦接至主動區域1202a5'及主動區域1202b5'中的每一者。觸點1210a與主動區域1202a1及主動區域1202b1中的每一者交疊且電耦接至主動區域1202a1及主動區域1202b1中的每一者。
為簡潔起見剩餘觸點相對於主動區域集合1202的對應主動區域的定位或連接未描述，但與擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112處於類似對應位置。
觸點集合1210或觸點集合1212的其他組態或配置在本揭露內容的範疇內。
絕緣層集合1214至少包含絕緣層1214a、絕緣層1214b、絕緣層1214c或絕緣層1214d。絕緣層集合1214類似於積體電路600與積體電路900的絕緣層集合614 （圖6A至圖6B與圖9）。為了易於說明，絕緣層1214b及絕緣層1214c未展示於圖12C至圖12D中，但與圖12A至圖12B的積體電路1200中所示的絕緣層處於類似對應位置。
在一些實施例中，至少絕緣層1214a、絕緣層1214b、絕緣層1214c或絕緣層1214d為圖5或圖8的絕緣層集合514的絕緣層514a的變體，且類似詳細描述因此省略。
在一些實施例中，絕緣層1214a與觸點1212e的一部分及主動區域1202a5'交疊。在一些實施例中，絕緣層1214a定位於觸點1220b的一部分下方。在一些實施例中，絕緣層1214a位於觸點1220b的一部分與觸點1212e的一部分交疊之處。
在一些實施例中，絕緣層1214b與觸點1210c及觸點1210g的一部分以及主動區域1202a3及主動區域1202b3交疊。在一些實施例中，絕緣層1214b定位於觸點1220f的一部分下方。在一些實施例中，絕緣層1214b位於觸點1220f的部分與觸點1210c及觸點1210g的一部分交疊之處，由此使觸點1210c及觸點1210g與觸點1220f電絕緣。
在一些實施例中，絕緣層1214c與觸點1212b的一部分及主動區域1202a2'交疊。在一些實施例中，絕緣層1214c定位於觸點1220h的一部分下方。在一些實施例中，絕緣層1214c位於觸點1220h的一部分與觸點1212b的一部分交疊之處，由此使觸點1212b與觸點1220h電絕緣。
在一些實施例中，絕緣層1214d與觸點1212a、觸點1212f以及觸點1210a，以及主動區域佈局圖案1202b1、主動區域佈局圖案1202a1'以及主動區域佈局圖案1202b1'交疊。在一些實施例中，絕緣層1214d定位於觸點1220i下方。在一些實施例中，絕緣層1214d位於觸點1220i與觸點1212a、觸點1212f以及觸點1210a交疊之處。
絕緣層佈局圖案集合1214中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
絕緣層集合1216至少包含絕緣層1216a或絕緣層1216b。絕緣層集合1216在第二方向Y上延伸。絕緣層集合1216處於閘極集合1204與閘極集合1222之間。絕緣層集合1216在閘極集合1204上方，由此使閘極集合1204與上覆層（例如，閘極集合1222）電隔離。
在一些實施例中，絕緣層集合1216在閘極集合1204的不同於閘極1204a2或閘極1204b2的其他閘極上方，且絕緣層集合1216使對應一或多個其他閘極與其他上覆層（例如，閘極集合1222）電隔離。
在一些實施例中，即使絕緣層集合1216位於閘極集合1204上方，且絕緣層集合1214位於觸點集合1210或觸點集合1212上方，絕緣層集合1216的絕緣層中的一或多者亦類似於圖6、圖9或圖12的絕緣層集合614或絕緣層集合1214的絕緣層中的一或多者，且類似詳細描述因此省略。在一些實施例中，至少絕緣層1216a或絕緣層1216b為圖5或圖8的絕緣層集合514的絕緣層514a或絕緣層集合1214的變體，且類似詳細描述因此省略。
在一些實施例中，絕緣層集合1216中的至少一個絕緣層包含一或多個介電材料層。在一些實施例中，介電材料包含SiOCN、SiO2 、SiOC，或其類似者或其組合。
在一些實施例中，絕緣層集合1216中的至少一個絕緣層在第三方向Z上具有在約0.05 TP 至約0.15 TP 範圍內的厚度TIL' ，其中厚度TP 對應於POLY1層中的閘極集合304、閘極集合604、閘極集合904、閘極集合1204 （圖3、圖6、圖9與圖12A至圖12B）中的一或多個閘極在第三方向Z上的厚度。在一些情況下，若厚度TIL' 小於0.05 TP ，則絕緣層1216a或絕緣層1216b實際上不可使觸點與對應閘極電隔離，從而產生電短路電路。在一些情況下，若厚度TIL' 大於0.15 TP ，則絕緣層1216a或絕緣層1216b的面積可增大所述積體電路1200的面積或減小閘極集合1204中的閘極的面積，從而影響良率。
在一些實施例中，絕緣層1216a與閘極1204b的一部分（例如，閘極佈局圖案1204b2）交疊。在一些實施例中，絕緣層1216a定位於閘極1222g的一部分下方。在一些實施例中，絕緣層1216a位於閘極1222g的一部分與閘極1204b2交疊之處，且藉此使閘極1222g與閘極1204b2電隔離。
在一些實施例中，絕緣層1216b與閘極1204a的一部分（例如，閘極1204a2）交疊。在一些實施例中，絕緣層1216b定位於閘極1222h的一部分下方。在一些實施例中，絕緣層1216b位於閘極1222h的一部分與閘極1204a2交疊之處，且藉此使閘極1222h與閘極1204a2電隔離。
絕緣層佈局圖案集合1216中的其他組態、其他佈局層級上的配置或圖案數量均在本揭露內容的範疇內。
觸點集合1220包含觸點1220a、…、觸點1220i或觸點1220j。在一些實施例中，觸點1220a、…、觸點1220j中的至少一者類似於圖9的觸點集合920的觸點620a或觸點320c，且類似詳細描述因此省略。
在一些實施例中，觸點集合的觸點1220b、觸點1220f以及觸點1220i或類似於觸點1220b、觸點1220f以及觸點1220i的其他觸點被稱為「MD浮接部分（MD flyer portions）」，由於此等觸點交疊或在MD1層級中的至少一對觸點上方延伸。觸點1220b與觸點1210e、觸點1210i以及觸點1212e，以及絕緣層1214a交疊。觸點1220b與觸點1210e及觸點1210i電耦接。觸點1220b藉由絕緣層1214a與觸點1212e電絕緣。
觸點1220i與觸點1210a、觸點1212a以及觸點1212f，以及絕緣層1214d交疊。觸點1220i藉由絕緣層1214d與觸點1210a、觸點1212a以及觸點1212f電絕緣。為簡潔起見觸點集合1220的剩餘觸點相對於觸點集合1210或觸點集合1212的觸點的定位或連接未描述，但與圖11A至圖11G的擴散層上金屬佈局圖案集合1120處於類似對應位置。
觸點集合1220的其他組態或配置在本揭露內容的範疇內。
閘極集合1222包含閘極1222a、…、閘極1222i或閘極1222j。在一些實施例中，閘極1222a、…、閘極1222j中的至少一者類似於圖9的觸點集合920的觸點620a或觸點320c，且類似詳細描述因此省略。
在一些實施例中，閘極集合1222中的至少一個閘極或觸點集合1220包含一或多個導電材料層。在一些實施例中，所述導電材料包含鎢、鈷、釕、銅或其類似者或其組合。
閘極1222a、閘極1222b、閘極1222c、閘極1222d、閘極1222e、閘極1222f、閘極1222i、閘極1222j直接在對應閘極1204d2、閘極1204d1、閘極1204c2、閘極1204c1、閘極1204b3、閘極1204b2、閘極1204a2、閘極1204a1上方且與所述對應閘極電耦接。
閘極1222h與閘極1204a2及閘極1204a3，以及絕緣層1216b交疊。閘極1222h與閘極1204a3電耦接。閘極1222h藉由絕緣層1216b與閘極1204a2電絕緣。
閘極1222g與閘極1204b1及閘極1204b2，以及絕緣層1216a交疊。閘極1222g與閘極1204b1電耦接。閘極1222g藉由絕緣層1216a與閘極1204b2電絕緣。
在一些實施例中，閘極1222g或閘極1222h或類似於閘極1222g或閘極1222h的其他閘極被稱為「多晶矽浮接（Poly flyer）」部分或閘極部分，由於此等閘極交疊或在POLY1層級中的閘極集合1204的閘極的至少一部分及絕緣層集合1216的絕緣層的一部分上方延伸。例如，閘極1222g與絕緣層1216a及閘極1204b的部分（例如，閘極1204b1及閘極1204b2的部分）交疊。類似地，閘極1222h與絕緣層1216b及閘極1204a的部分（例如，閘極1204a2及閘極1204a3的部分）交疊。為簡潔起見閘極集合1222的剩餘閘極相對於閘極集合1204的閘極的定位或連接未描述，但與圖11A至圖11G的閘極佈局圖案集合1122處於類似對應位置。
在一些實施例中，閘極集合1222與金屬觸點集合320、金屬觸點集合620、金屬觸點集合920以及金屬觸點集合1220 （圖3、圖6A至圖6B、圖9以及圖12A至圖12B）由相同製程製造。
在一些實施例中，藉由將閘極1222g定位於絕緣層1216a上且使閘極1204b1與閘極1204b2交疊，閘極1222g由此為積體電路1200提供在第二方向Y上延伸且定位於其他金屬化層級（例如，M0、M1等等）下方的額外佈線資源。在一些實施例中，藉由將閘極1222h定位於絕緣層1216b上且使閘極1204a2與閘極1204a3交疊，閘極1222h由此為積體電路1200提供在第二方向Y上延伸且定位於其他金屬化層級（例如，M0、M1等等）下方的額外佈線資源。
藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路1200。
觸點集合1222的其他組態或配置在本揭露內容的範疇內。
導電特徵集合1240至少包含導電特徵1240a、導電特徵1240b （未展示）、導電特徵1240c （未展示）、導電特徵1240d。
相比於積體電路900，導電特徵1240a、導電特徵1240d替代圖9的對應導電特徵940a、導電特徵640d，且類似詳細描述因此省略。
導電特徵1240a藉由通孔1250k電耦接至觸點1220i，藉由通孔1260g電耦接至閘極1222g，以及藉由通孔1260i及閘極1222i電耦接至閘極1204a2。
導電特徵1240d藉由通孔1250c電耦接至觸點1220b，且藉由通孔1260j及閘極1222j電耦接至閘極1204a1。在一些實施例中，導電特徵1240d將至少主動區域1202a5電耦接至閘極1204a1。
導電特徵集合1240的其他組態或配置在本揭露內容的範疇內。
導電特徵集合1244至少包含導電特徵1244a、導電特徵1244b （未展示）、導電特徵1244c、導電特徵1244d （未展示）。
相比於積體電路900，至少導電特徵1244a或導電特徵1244c類似於至少圖9的導電特徵940a或導電特徵640d，且類似詳細描述因此省略。
導電特徵1244a藉由通孔1250a及觸點1220a電耦接至觸點1212e，藉由通孔1250j電耦接至觸點1220i，以及藉由通孔1260e及閘極1222e電耦接至閘極1204b3。
導電特徵1244c藉由通孔1250b電耦接至觸點1220b，藉由通孔1260h電耦接至閘極1222h，藉由通孔1260a及閘極1222a電耦接至閘極1204d2，以及藉由通孔1260f及閘極1222f電耦接至閘極1204b2。在一些實施例中，導電特徵1240d將至少閘極1204b2電耦接至閘極1204d2。
導電特徵集合1244的其他組態或配置在本揭露內容的範疇內。
通孔集合1250至少包含通孔1250a、…、通孔1250k或通孔1250l。相比於積體電路900，通孔1250a、通孔1250b、通孔1250c、通孔1250j、通孔1250k與圖6或圖9的至少通孔650a、通孔650b或通孔950d呈類似組態，且類似詳細描述因此省略。
通孔1250a處於導電特徵1244a與觸點1220a之間，且藉此提供導電特徵1244a與觸點1220a之間的電連接。通孔1250b處於導電特徵1244c與觸點1220b之間，且藉此提供導電特徵1244c與觸點1220b之間的電連接。通孔1250c處於導電特徵1240d與觸點1220b之間，且藉此提供導電特徵1240d與觸點1220b之間的電連接。通孔1250j處於導電特徵1244a與觸點1220i之間，且藉此提供導電特徵1244a與觸點1220i之間的電連接。通孔1250k處於導電特徵1240a與觸點1220i之間，且藉此提供導電特徵1240a與觸點1220i之間的電連接。為簡潔起見通孔集合1250的剩餘通孔相對於至少觸點集合1210、觸點集合1212或觸點集合1220的觸點或相對於至少導電特徵集合1240或導電特徵集合1244的導電特徵的定位或連接未描述，但與圖11A至圖11G的通孔佈局圖案集合1150處於類似對應位置。在一些實施例中，通孔集合1250的至少一個通孔與通孔集合1250或通孔集合1260中的至少另一通孔在第三方向Z上具有相同高度。
通孔集合1260至少包含通孔1260a、…、通孔1260k或通孔1260l。通孔集合1260處於導電特徵集合1240或導電特徵集合1244與閘極集合1222之間。在一些實施例中，通孔集合1260處於導電特徵集合1240或導電特徵集合1244與閘極集合1222或閘極集合1204之間（參見圖12C至圖12D）。相比於積體電路900，通孔1260a、通孔1260e、通孔1260f、通孔1260g、通孔1260h、通孔1260i、通孔1260j為圖6或9的至少通孔650a、通孔650b或通孔950d的變體，且類似詳細描述因此省略。
通孔1260a處於導電特徵1244c與閘極1222a之間，且藉此提供導電特徵1244c與閘極1204d2之間的電連接。通孔1260e處於導電特徵1244a與閘極1222e之間，且藉此提供導電特徵1244a與閘極1204b3之間的電連接。通孔1260f處於導電特徵1244c與閘極1222f之間，且藉此提供導電特徵1244c與閘極1204b2之間的電連接。通孔1260g處於導電特徵1240a與閘極1222g之間，且藉此提供導電特徵1240a與閘極1222g之間的電連接。通孔1260h處於導電特徵1244c與閘極1222h之間，且藉此提供導電特徵1244c與閘極1222h之間的電連接。通孔1260i處於導電特徵1240a與閘極1222i之間，且藉此提供導電特徵1240a與閘極1204a2之間的電連接。通孔1260j處於導電特徵1240d與閘極1222j之間，且藉此提供導電特徵1240d與閘極1204a1之間的電連接。通孔集合1260的剩餘通孔相對於至少閘極集合1204或閘極集合1222的閘極或相對於至少導電特徵集合1240或導電特徵集合1244的導電特徵的定位或連接為簡潔起見未描述，但與圖11A至圖11G的通孔佈局圖案集合1160處於類似對應位置。
在一些實施例中，通孔集合1260的至少一個通孔與通孔集合1260或通孔集合1250中的至少另一通孔在第三方向Z上具有相同高度。在一些實施例中，通孔集合1250的至少一個通孔與通孔集合1260中的至少一個通孔在第三方向Z上具有相同高度。
通孔集合1250或通孔集合1260的其他組態或配置在本揭露內容的範疇內。
在一些實施例中，閘極1204a3、閘極1204b2、閘極1204d2、閘極1204a1以及主動區域1202a5及主動區域1202b5至少藉由觸點1220b、導電特徵1240d、導電特徵1244c或閘極1222h彼此耦接。
例如，在一些實施例中，主動區域1202a5電耦接至觸點1210e、觸點1210e電耦接至觸點1220b、觸點1220b電耦接至觸點1210i，以及觸點1210i電耦接至主動區域1202b5。
在一些實施例中，對於積體電路1200，觸點1220b藉由通孔1250c電耦接至導電特徵1240d，導電特徵1240d電耦接至閘極1222j，閘極1222j藉由通孔1260j電耦接至閘極1204a1。在一些實施例中，觸點1220b藉由通孔1250b電耦接至導電特徵1244c，但藉由絕緣層1214a與觸點1212e電隔離。在一些實施例中，對於積體電路1200，導電特徵1244c亦電耦接至閘極1222a，閘極1222a藉由通孔1260a電耦接至閘極1204d2。在一些實施例中，對於積體電路1200，導電特徵1244c亦電耦接至閘極1222f，閘極1222f藉由通孔1260f電耦接至閘極1204b2。在一些實施例中，導電特徵1244c亦藉由通孔1260h電耦接至閘極1222h，但藉由絕緣層1216b與閘極1204a2電隔離。在一些實施例中，閘極1222h電耦接至閘極1204a3。因此，閘極1204a3、閘極1204b2、閘極1204d2、閘極1204a1以及主動區域1202a5及主動區域1202b5彼此耦接，且類似於下文圖12C中所描述的路徑1290。
在一些實施例中，閘極1204b3、閘極1204a2以及閘極1204b1以及主動區域1202a5'及主動區域1202b5'至少藉由導電特徵1244a、觸點1220i、導電特徵1240a或閘極1222g彼此耦接。
例如，對於積體電路1200，在一些實施例中，主動區域1202a5'電耦接至觸點1212e，觸點1212e電耦接至主動區域1202b5'，且藉由絕緣層1214a與觸點1220b電隔離。在一些實施例中，對於積體電路1200'，觸點1212e電耦接至觸點1220a，觸點1220a藉由通孔1250a電耦接至導電特徵1244a，導電特徵1244a電耦接至閘極1222e，閘極1222e藉由通孔1260e電耦接至閘極1204b3。在一些實施例中，導電特徵1244a藉由通孔1250j電耦接至觸點1220i，但藉由絕緣層1214d與觸點1212a、觸點1212f以及觸點1210a電隔離。在一些實施例中，對於積體電路1200'，觸點1220i亦藉由通孔1250k電耦接至導電特徵1240a，且導電特徵1240a電耦接至閘極1222i，閘極1222i藉由通孔1260i電耦接至閘極1204a2。在一些實施例中，導電特徵1240a亦藉由通孔1260g電耦接至閘極1222g，但藉由絕緣層1216a與閘極1204b2電隔離。在一些實施例中，閘極1222g亦電耦接至閘極1204b1。因此，閘極1204a2、閘極1204b1、閘極1204b3以及主動區域1202a5'及主動區域1202b5'彼此耦接，且類似於下文圖12D中所描述的路徑1292。
圖12C至圖12D為積體電路1200'的對應部分1200C至對應部分1200D的圖，為了易於說明而簡化。積體電路1200'由佈局設計1100G製造。
圖12C至圖12D的積體電路1200'為積體電路1200 （圖12A至圖12B）的變體。相比於圖12A至圖12B的積體電路1200，圖12C至圖12D的積體電路1200'至少包含與至少通孔VG或通孔VD具有不同高度的通孔VGT或通孔VDT。
部分1200C包含主動（OD）層級、MD1層級、POLY1層級、POLY2層級、MD2層級、VG層級、VD層級以及M0層級的積體電路1200'的一或多個特徵。在一些實施例中，圖12C的部分1200C說明提供給積體電路1200' （例如，積體電路1000A至積體電路1000B）的訊號CLKB的路徑1290。路徑1290包含路徑1290a及路徑1290b。
部分1200D包含主動（OD）層級、MD1層級、POLY1層級、POLY2層級、MD2層級、VG層級以及VD層級的積體電路1200'的一或多個特徵。在一些實施例中，圖12D的部分1200D說明提供給積體電路1200 （例如，積體電路1000A至積體電路1000B）的訊號CLKBB的路徑1292。
圖12C至圖12D的積體電路1200'為積體電路1200 （圖12A至圖12B）的變體。相比於圖12A至圖12B的積體電路1200，積體電路1200'的觸點集合1220'替代觸點集合1220，閘極集合1222'替代積體電路1200'的閘極集合1222，積體電路1200'的通孔集合1250'替代通孔集合1250，以及通孔集合1260'替代積體電路1200'的通孔集合1260，以及類似詳細描述因此省略。
相比於圖12A至圖12B的觸點集合1220，觸點集合1220'並不包含觸點1220a、觸點1220c、觸點1220d、觸點1220e、觸點1220g以及觸點1220j。為了易於說明，觸點1220f未示於圖12C至圖12D中，且觸點1220i未示於圖12D中。
相比於圖12A至12B的閘極集合1222，閘極集合1222'並不包含閘極1222a、閘極1222b、閘極1222c、閘極1222d、閘極1222e、閘極1222f、閘極1222i以及閘極1222j。為了易於說明，閘極1222g未展示於圖12C中。
通孔集合1250'至少包含通孔1250a'、…、通孔1250k或通孔1250l。相比於積體電路1200，通孔1250a'替代圖12A至圖12B的通孔1250a，且類似詳細描述因此省略。通孔1250a'處於導電特徵1244a與觸點1212e之間，且藉此提供導電特徵1244a與觸點1212e之間的電連接。在一些實施例中，通孔1250a'定位於VDT層級處。在一些實施例中，通孔1250a'在第三方向Z上具有大於通孔集合1250'或通孔集合1250的另一通孔的高度。通孔集合1250'的其他組態或配置在本揭露內容的範疇內。例如，在一些實施例中，通孔集合1250'的其他通孔與通孔1250a'具有相同高度。
通孔集合1260'至少包含通孔1260a'、通孔1260b、…、通孔1260e'、通孔1260f'、通孔1260g、通孔1260h、通孔1260i'或通孔1260j'。相比於積體電路1200，通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'、通孔1260j'替代圖12A至圖12B的對應通孔1260a、通孔1260e、通孔1260f、通孔1260i、通孔1260j，且類似詳細描述因此省略。
通孔1260a'處於導電特徵1244c與閘極1204d2之間，且藉此提供導電特徵1244c與閘極1204d2之間的電連接。通孔1260e'處於導電特徵1244a與閘極1204b3之間，且藉此提供導電特徵1244a與閘極1204b3之間的電連接。通孔1260f'處於導電特徵1244c與閘極1204b2之間，且藉此提供導電特徵1244c與閘極1204b2之間的電連接。通孔1260i'處於導電特徵1240a與閘極1204a2之間，且藉此提供導電特徵1240a與閘極1204a2之間的電連接。通孔1260j'處於導電特徵1240d與閘極1204a1之間，且藉此提供導電特徵1240d與閘極1204a1之間的電連接。
在一些實施例中，至少通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'定位於VGT層級處。在一些實施例中，至少通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'與另一通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'在第三方向Z上具有相同高度。在一些實施例中，至少通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'與通孔1250a'在第三方向Z上具有相同高度。在一些實施例中，至少通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'在第三方向Z上具有大於通孔集合1260'或通孔集合1260的另一通孔的高度。
通孔集合1260'的其他組態或配置在本揭露內容的範疇內。例如，在一些實施例中，通孔集合1260'的其他通孔與至少通孔1260a'、通孔1260e'、通孔1260f'、通孔1260i'或通孔1260j'具有相同高度。
至少積體電路1200A至積體電路1200B或佈局設計1100A及佈局設計1100G的其他組態或配置在本揭露內容的範疇內。例如，在一些實施例中，已經藉由至少包含觸點集合1220或絕緣層集合1214來描述積體電路1200A至積體電路1200B，但在一些實施例中，至少省略觸點集合1220或絕緣層集合1214。例如，在一些實施例中，已經藉由至少包含擴散層上金屬佈局圖案集合1120或絕緣層佈局圖案集合1114來描述佈局設計1100A及佈局設計1100G，但在一些實施例中，至少省略擴散層上金屬佈局圖案集合1120或絕緣層佈局圖案集合1114。
在一些實施例中，圖12C的部分1200C說明提供給積體電路1200' （例如，積體電路1000A至積體電路1000B）的訊號CLKB的路徑1190。路徑1190包含路徑1190a及路徑1190b。在一些實施例中，主動區域1202a5 （例如，NMOS電晶體N10-4的源極）及主動區域1202b5 （例如，PMOS電晶體P10-4的源極）以及閘極1204a1 （例如，NMOS電晶體N10-5）藉由路徑1190a彼此耦接。例如，在一些實施例中，主動區域1202a5 （例如，NMOS電晶體N10-4的源極）及主動區域1202b5 （例如，PMOS電晶體P10-4的源極）、閘極1204d2 （例如，NMOS電晶體N10-8及PMOS電晶體P10-8）、閘極1204b2 （例如，PMOS電晶體N10-6及PMOS電晶體P10-2）、閘極1204a3 （例如，NMOS電晶體N10-3）藉由路徑1190b彼此耦接。
在一些實施例中，閘極1204a3、閘極1204b2、閘極1204d2、閘極1204a1與主動區域1202a5及主動區域1202b5至少藉由觸點1220b、導電特徵1240d、導電特徵1244c或閘極1222h彼此耦接。例如，對於積體電路1200'的部分1200C，在一些實施例中，主動區域1202a5電耦接至觸點1210e，觸點1210e電耦接至觸點1220b，觸點1220b電耦接至觸點1210i，以及觸點1210i電耦接至主動區域1202b5。在一些實施例中，對於積體電路1200'的部分1200C，觸點1220b藉由通孔1250c電耦接至導電特徵1240d，導電特徵1240d藉由通孔1260j'電耦接至閘極1204a1。在一些實施例中，對於積體電路1200'的部分1200C，觸點1220b藉由通孔1250b電耦接至導電特徵1244c，但藉由絕緣層1214a與觸點1212e電隔離。在一些實施例中，對於積體電路1200'的部分1200C，導電特徵1244c亦藉由通孔1260a'電耦接至閘極1204d2。在一些實施例中，對於積體電路1200'的部分1200C，導電特徵1244c亦藉由通孔1260f'電耦接至閘極1204b2。在一些實施例中，對於積體電路1200'的部分1200C，導電特徵1244c亦藉由通孔1260h電耦接至閘極1222h，但藉由絕緣層1216b與閘極1204a2電隔離。在一些實施例中，對於積體電路1200'的部分1200C，閘極1222h電耦接至閘極1204a3。因此，閘極1204a3、閘極1204b2、閘極1204d2、閘極1204a1以及主動區域1202a5及主動區域1202b5彼此耦接，且經組態以藉由路徑1290接收訊號CLKB。
在一些實施例中，圖12D的部分1200D說明提供給積體電路1200' （例如，積體電路1000A至積體電路1000B）的訊號CLKBB的路徑1192。在一些實施例中，主動區域1202a5' （例如，NMOS電晶體N10-8的源極）、主動區域1202b5' （例如，PMOS電晶體P10-8的源極）、閘極1204b3 （例如，NMOS電晶體N10-6）、閘極1204a2 （例如，PMOS電晶體P10-5）以及閘極1204b1 （例如，NMOS電晶體N10-2）藉由路徑1192彼此耦接。
在一些實施例中，閘極1204b3、閘極1204a2以及閘極1204b1以及主動區域1202a5'及主動區域1202b5'至少藉由導電特徵1244a、觸點1220i、導電特徵1240a或閘極1222g彼此耦接。例如，對於積體電路1200'的部分1200D，在一些實施例中，主動區域1202a5'電耦接至觸點1212e，觸點1212e電耦接至主動區域1202b5'，且藉由絕緣層1214a與觸點1220b電隔離。在一些實施例中，對於積體電路1200'的部分1200D，觸點1212e藉由通孔1250a'電耦接至導電特徵1244a，導電特徵1244a藉由通孔1260e'電耦接至閘極1204b3。在一些實施例中，對於積體電路1200'的部分1200D，導電特徵1244a藉由通孔1250j電耦接至觸點1220i，但藉由絕緣層1214d與觸點1212a、觸點1212f以及觸點1210a電隔離。在一些實施例中，對於積體電路1200'的部分1200D，觸點1220i亦藉由通孔1250k電耦接至導電特徵1240a。且導電特徵1240a藉由通孔1260i'電耦接至閘極1204a2。在一些實施例中，對於積體電路1200'的部分1200D，導電特徵1240a亦藉由通孔1260g電耦接至閘極1222g，但藉由絕緣層1216a與閘極1204b2電隔離。在一些實施例中，對於積體電路1200'的部分1200D，閘極1222g亦電耦接至閘極1204b1。因此，閘極1204a2、閘極1204b1、閘極1204b3以及主動區域1202a5'及主動區域1202b5'彼此耦接，且經組態以藉由路徑1292接收訊號CLKBB。
儘管積體電路1200或積體電路1200'說明若干電晶體的閘極、源極以及汲極之間的連接，但積體電路1200或積體電路1200'的其他組態或變體在本揭露內容的範疇內。例如，在一些實施例中，至少一個電晶體的閘極、源極或汲極可根據本文中所提供的描述藉由使用絕緣層集合1214、絕緣層集合1216、觸點集合1220或閘極集合1222中的一或多者至少電耦接至至少另一電晶體或同一電晶體的閘極、源極或汲極。
在一些實施例中，藉由將閘極1222g定位於絕緣層1216a上且使閘極1204b1與閘極1204b2交疊，或藉由將觸點1220i定位於絕緣層1214d上且使觸點1210a、觸點1212f以及觸點1212a交疊，由此提供閘極1204a2、閘極1204b1、閘極1204b3以及主動區域1202a5'及主動區域1202b5'之間的電連接，且藉此為積體電路1200或積體電路1200'提供在第二方向Y上延伸且定位於其他金屬化層級（例如，M0、M1等等）下方的額外佈線資源。
在一些實施例中，藉由將閘極1222h定位於絕緣層1216b上且使閘極1204a2與閘極1204a3交疊，或藉由將觸點1220b定位於絕緣層1214a上且使觸點1210e、觸點1210i以及觸點1212e交疊，由此提供閘極1204a3、閘極1204b2、閘極1204d2、閘極1204a1以及主動區域1202a5及主動區域1202b5之間的電連接，且藉此為積體電路1200或積體電路1200'提供在第二方向Y上延伸且定位於其他金屬化層級（例如，M0、M1等等）下方的額外佈線資源。
藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積及標準胞元的積體電路1200或積體電路1200'。
在一些實施例中，藉由使用擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820、擴散層上金屬佈局圖案集合1120以及擴散層上金屬佈局圖案集合1120'，絕緣佈局圖案集合514、絕緣佈局圖案集合1114或絕緣佈局圖案集合1116，或閘極佈局圖案集合1122或閘極佈局圖案集合1122'中的一或多者，為佈局設計200、佈局設計500、佈局設計800、佈局設計1100A以及佈局設計1100G中的每一者在第二方向Y上提供額外佈線資源且將其定位於其他金屬化層級（例如，M0、M1等等）下方。藉由在其他金屬化層級（例如，M0、M1等等）下方提供佈線資源，可減少使用其他金屬化層級（例如，M0、M1等等）或其他金屬化層級（例如，M0、M1等等）可用作額外佈線資源，從而產生相較於其他方法具有較小面積的佈局設計200、佈局設計500、佈局設計800、佈局設計1100A以及佈局設計1100G （產生具有較小面積的標準胞元）。
圖13為根據一些實施例的形成或製造積體電路的方法1300的流程圖。應理解，額外操作可在圖13中所描繪的方法1300之前、期間以及/或之後執行，且一些其他操作在本文中可僅簡單描述。在一些實施例中，方法1300可用以形成積體電路，諸如積體電路100 （圖1）、積體電路300 （圖3）、積體電路400 （圖4）、積體電路600 （圖6A至圖6B）、積體電路700 （圖7）、積體電路900 （圖9）、積體電路1000A至積體電路1000B （圖10A至圖10B）或積體電路1200至積體電路1200' （圖12A至圖12D）。在一些實施例中，方法1300可用以形成與佈局設計200 （圖2）、佈局設計500 （圖5）、佈局設計800 （圖8）、佈局設計1100A （圖1100A至圖1100F）或佈局設計1100G （圖11G）中的一或多者具有類似結構關係的積體電路。
在方法1300的操作1302中，產生積體電路的佈局設計。操作1302藉由處理裝置（例如，處理器1502 （圖15））執行，所述處理裝置經組態以執行用於產生佈局設計的指令。在一些實施例中，方法1300的佈局設計包含佈局設計200、佈局設計500、佈局設計800或佈局設計1100A至佈局設計1100G中的一或多者。在一些實施例中，本申請案的佈局設計呈圖形資料庫系統（graphic database system；GDSII）檔案格式。
在方法1300的操作1304中，基於佈局設計來製造積體電路。在一些實施例中，方法1300的操作1304包括基於佈局設計來製造至少一個罩幕，以及基於所述至少一個罩幕來製造積體電路。
圖14是根據一些實施例的產生積體電路的佈局設計的方法1400的流程圖。應理解，額外操作可在圖14中所描繪的方法1400之前、期間以及/或之後執行，且一些其他製程在本文中可僅簡單描述。在一些實施例中，方法1400為方法1300的操作1302的實施例。在一些實施例中，方法1400可用以產生積體電路（例如，積體電路100、積體電路300、積體電路400、積體電路600、積體電路700、積體電路900、積體電路1000A至積體電路1000B或積體電路1200至積體電路1200'）的佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G的一或多個佈局圖案。
在方法1400的操作1402中，將主動區域佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的主動區域佈局圖案集合包含主動區域佈局圖案集合202或主動區域佈局圖案集合1102的一或多個佈局圖案的至少部分。
在一些實施例中，操作1402包含產生或置放對應於製造所述積體電路的第一主動區域的第一主動區域佈局圖案，以及產生或置放對應於製造所述積體電路的第二主動區域的第二主動區域佈局圖案。在一些實施例中，操作1402的第一主動區域佈局圖案或第二主動區域佈局圖案包含主動區域佈局圖案集合202或主動區域佈局圖案集合1102的一或多個佈局圖案的至少部分。在一些實施例中，操作1402的第一主動區域或第二主動區域包含主動區域集合302、主動區域集合602、主動區域集合902或主動區域集合1202的一或多個主動區域的至少部分。
在方法1400的操作1404中，將第一閘極佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第一閘極佈局圖案集合包含閘極佈局圖案集合204、閘極佈局圖案集合504、閘極佈局圖案集合804、閘極佈局圖案集合1104或閘極佈局圖案集合1122的一或多個佈局圖案的至少部分。
在一些實施例中，操作1404包含至少產生或置放對應於製造第一閘極的第一閘極佈局圖案或產生或置放對應於製造第二閘極的第二閘極佈局圖案。在一些實施例中，操作1404的第一閘極佈局圖案或第二閘極佈局圖案包含閘極佈局圖案集合204、閘極佈局圖案集合504、閘極佈局圖案集合804、閘極佈局圖案集合1104或閘極佈局圖案集合1122的一或多個佈局圖案的至少部分。在一些實施例中，操作1404的第一閘極或第二閘極包含閘極集合304、閘極集合604、閘極集合904、閘極集合1204或閘極集合1222的一或多個閘極的至少部分。
在方法1400的操作1406中，將第一觸點佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第一觸點佈局圖案集合包含擴散層上金屬佈局圖案集合210、擴散層上金屬佈局圖案集合510、擴散層上金屬佈局圖案集合810、擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112或擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820或擴散層上金屬佈局圖案集合1120的一或多個佈局圖案的至少部分。
在一些實施例中，操作1406包含至少產生或置放對應於製造第一觸點的第一觸點佈局圖案或產生或置放對應於製造第二觸點的第二觸點佈局圖案。在一些實施例中，操作1406的第一觸點佈局圖案或第二觸點佈局圖案包含擴散層上金屬佈局圖案集合210、擴散層上金屬佈局圖案集合510、擴散層上金屬佈局圖案集合810、擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112或擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820或擴散層上金屬佈局圖案集合1120的一或多個佈局圖案的至少部分。在一些實施例中，操作1406的第一觸點或第二觸點包含觸點集合310、觸點集合610、觸點集合910、觸點集合1210或觸點集合1212或觸點集合320、觸點集合620、觸點集合920或觸點集合1220的一或多個觸點的至少部分。
在方法1400的操作1408中，將第一絕緣層佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第一絕緣層佈局圖案集合包含絕緣層佈局圖案集合514、絕緣層佈局圖案集合814、絕緣層佈局圖案集合1114或絕緣層佈局圖案集合1116的一或多個佈局圖案的至少部分。
在一些實施例中，操作1408包含產生或置放對應於製造第一絕緣層的第一絕緣層佈局圖案。在一些實施例中，操作1408的第一絕緣層佈局圖案包含絕緣層佈局圖案集合514、絕緣層佈局圖案集合814、絕緣層佈局圖案集合1114或絕緣層佈局圖案集合1116的一或多個佈局圖案的至少部分。在一些實施例中，操作1408的第一絕緣層包含絕緣層集合614、絕緣層集合914、絕緣層集合1214或絕緣層集合1216的一或多個絕緣層的至少部分。
在方法1400的操作1410中，將第二觸點佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第二觸點佈局圖案集合包含擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820、擴散層上金屬佈局圖案集合1120或擴散層上金屬佈局圖案集合1120'或擴散層上金屬佈局圖案集合210、擴散層上金屬佈局圖案集合510、擴散層上金屬佈局圖案集合810、擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112的一或多個佈局圖案的至少部分。
在一些實施例中，操作1410包含至少產生或置放對應於製造第三觸點的第三觸點佈局圖案或產生或置放對應於製造第四觸點的第四觸點佈局圖案。在一些實施例中，操作1410的第三觸點佈局圖案或第四觸點佈局圖案包含擴散層上金屬佈局圖案集合220、擴散層上金屬佈局圖案集合520、擴散層上金屬佈局圖案集合820、擴散層上金屬佈局圖案集合1120或擴散層上金屬佈局圖案集合1120'或擴散層上金屬佈局圖案集合210、擴散層上金屬佈局圖案集合510、擴散層上金屬佈局圖案集合810、擴散層上金屬佈局圖案集合1110或擴散層上金屬佈局圖案集合1112的一或多個佈局圖案的至少部分。在一些實施例中，操作1410的第三觸點或第四觸點包含觸點集合320、觸點集合620、觸點集合920、觸點集合1220或觸點集合1220'或觸點集合310、觸點集合610、觸點集合910、觸點集合1210或觸點集合1212的一或多個觸點的至少部分。
在方法1400的操作1412中，將第二絕緣層佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第二絕緣層佈局圖案集合包含絕緣層佈局圖案集合514、絕緣層佈局圖案集合814、絕緣層佈局圖案集合1114或絕緣層佈局圖案集合1116的一或多個佈局圖案的至少部分。
在一些實施例中，操作1412包含產生或置放對應於製造第二絕緣層的第二絕緣層佈局圖案。在一些實施例中，操作1412的第二絕緣層佈局圖案包含絕緣層佈局圖案集合514、絕緣層佈局圖案集合814、絕緣層佈局圖案集合1114或絕緣層佈局圖案集合1116的一或多個佈局圖案的至少部分。在一些實施例中，操作1412的第二絕緣層包含絕緣層集合614、絕緣層集合914、絕緣層集合1214或絕緣層集合1216的一或多個絕緣層的至少部分。
在方法1400的操作1414中，將第二閘極佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第二閘極佈局圖案集合包含閘極佈局圖案集合1122或閘極佈局圖案集合1122'或閘極佈局圖案集合204、閘極佈局圖案集合504、閘極佈局圖案集合804或閘極佈局圖案集合1104的一或多個佈局圖案的至少部分。
在一些實施例中，操作1414包含至少產生或置放對應於製造第三閘極的第三閘極佈局圖案或產生或置放對應於製造第四閘極的第四閘極佈局圖案。在一些實施例中，操作1414的第三閘極佈局圖案或第四閘極佈局圖案包含閘極佈局圖案集合1122或閘極佈局圖案集合1122'或閘極佈局圖案集合204、閘極佈局圖案集合504、閘極佈局圖案集合804或閘極佈局圖案集合1104的一或多個佈局圖案的至少部分。在一些實施例中，操作1414的第三閘極或第四閘極包含閘極集合1222或閘極集合1222'或閘極集合304、閘極集合604、閘極集合904或閘極集合1204的一或多個閘極的至少部分。
在方法1400的操作1416中，將第一導電特徵佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的第一導電特徵佈局圖案集合包含導電特徵佈局圖案集合240、導電特徵佈局圖案集合540、導電特徵佈局圖案集合840、導電特徵佈局圖案集合1140或導電特徵佈局圖案集合1144或電力軌佈局圖案集合242的一或多個佈局圖案的至少部分。
在一些實施例中，操作1416包含產生或置放對應於製造第一導電結構的第一導電結構佈局圖案。在一些實施例中，操作1416的第一導電結構佈局圖案包含導電結構佈局圖案集合240、導電結構佈局圖案集合540、導電結構佈局圖案集合840、導電結構佈局圖案集合1140或導電結構佈局圖案集合1144，或電力軌佈局圖案集合242的一或多個佈局圖案的至少部分。在一些實施例中，操作1416的第一導電結構包含導電結構集合340、導電結構集合640、導電結構集合940、導電結構集合1240或導電結構集合1244，或電力軌集合342的一或多個導電結構的至少部分。
在方法1400的操作1418中，將通孔佈局圖案集合產生或置於佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G上。在一些實施例中，方法1400的通孔佈局圖案集合包含通孔佈局圖案集合250、通孔佈局圖案集合550、通孔佈局圖案集合850、通孔佈局圖案集合1150、通孔佈局圖案集合1150'、通孔佈局圖案集合1160或通孔佈局圖案集合1160'的一或多個佈局圖案的至少部分。
在一些實施例中，操作1418包含產生或置放對應於第一通孔的通孔佈局圖案或產生或置放對應於第二通孔的第二通孔佈局圖案。在一些實施例中，操作1418的第一通孔佈局圖案或第二通孔佈局圖案包含通孔佈局圖案集合250、通孔佈局圖案集合550、通孔佈局圖案集合560、通孔佈局圖案集合850、通孔佈局圖案集合1150、通孔佈局圖案集合1150'、通孔佈局圖案集合1160或通孔佈局圖案集合1160'的一或多個佈局圖案的至少部分。在一些實施例中，操作1418的第一通孔或第二通孔包含通孔集合350、通孔集合650、通孔集合660、通孔集合950、通孔集合1250、通孔集合1250'、通孔集合1260或通孔集合1260'的一或多個通孔的至少部分。
在一些實施例中，不執行操作1402、操作1404、操作1406、操作1408、操作1410、操作1412、操作1414、操作1416或操作1418中的一或多者。方法1300至方法1400的操作中的一或多者藉由經組態以執行用於製造積體電路的指令的處理裝置執行，所述積體電路諸如積體電路積體電路100、積體電路300、積體電路400、積體電路600、積體電路700、積體電路900、積體電路1000A至積體電路1000B、積體電路1200或積體電路1200'。在一些實施例中，使用與方法1300至方法1400的一或多個不同操作中所使用的處理裝置相同的處理裝置來執行方法1300至方法1400的一或多個操作。在一些實施例中，與用於執行方法1300至方法1400的一或多個不同操作的處理裝置不同的處理裝置用於執行方法1300至方法1400的一或多個操作。
圖15為根據一些實施例的用於設計及製造IC佈局設計的系統1500的示意圖。在一些實施例中，系統1500產生或置放本文中所描述的一或多個IC佈局設計。在一些實施例中，系統1500基於本文中所描述的一或多個IC佈局設計來製造一或多個IC。系統1500包含硬體處理器1502及非暫時性電腦可讀儲存媒體1504，所述非暫時性電腦可讀儲存媒體編碼有（亦即，儲存）電腦程式碼1506，亦即可執行指令集。電腦可讀儲存媒體1504經組態以與用於生產積體電路的製造機器介接。處理器1502藉由匯流排1508電耦接至電腦可讀儲存媒體1504。處理器1502亦藉由匯流排1508電耦接至I/O介面1510。網路介面1512亦藉由匯流排1508電連接至處理器1502。網路介面1512連接至網路1514，使得處理器1502及電腦可讀儲存媒體1504能夠經由網路1514連接至外部元件。處理器1502經組態以執行電腦可讀儲存媒體1504中經編碼的電腦程式碼1506以便致使系統1500可用於執行如方法1300或方法1400中所描述的操作的一部分或全部。
在一些實施例中，處理器1502為中央處理單元（central processing unit；CPU）、多重處理器、分佈式處理系統、特殊應用積體電路（application specific integrated circuit；ASIC），以及/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體1504為電子、磁性、光學、電磁、紅外以及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1504包含半導體或固態記憶體、磁帶、抽取式電腦磁片、隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read-only memory；ROM）、硬磁碟以及/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體1504包含緊密光碟唯讀記憶體（compact disk-read only memory；CD-ROM）、緊密光碟讀取/寫入（compact disk-read/write；CD-R/W），以及/或數位視訊光碟（digital video disc；DVD）。
在一些實施例中，儲存媒體1504儲存經組態以致使系統1500執行方法1300或方法1400的電腦程式碼1506。在一些實施例中，儲存媒體1504亦儲存用於執行方法1300或方法1400所需的資訊以及在方法1300或方法1400的執行期間所產生的資訊，諸如佈局設計1516及使用者介面1518以及製造單元1520，及/或用以執行方法1300或方法1400的操作的可執行指令集。在一些實施例中，佈局設計1516包括佈局設計200、佈局設計500、佈局設計800、佈局設計1100A或佈局設計1100G的一或多個佈局圖案。
在一些實施例中，儲存媒體1504儲存用於與製造機器介接的指令（例如，電腦程式碼1506）。指令（例如，電腦程式碼1506）啟用處理器1502以產生可藉由製造機器讀取的製造指令，以在製造製程期間有效地實施方法1300或方法1400。
系統1500包含I/O介面1510。I/O介面1510耦接至外部電路系統。在一些實施例中，I/O介面1510包含用以將資訊及命令傳達至處理器1502的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊以及/或游標方向按鍵。
系統1500亦包含耦接至處理器1502的網路介面1512。網路介面1512允許系統1500與網路1514通信，一或多個其他電腦系統連接至所述網路。網路介面1512包含無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路、USB或IEEE-13154。在一些實施例中，方法1300或方法1400實施於兩個或多於兩個系統1500中，且藉由網路1514在不同系統1500之間交換諸如佈局設計、使用者介面以及製造單元的資訊。
系統1500經組態以經由I/O介面1510或網路介面1512接收與佈局設計相關的資訊。藉由匯流排1508將該資訊轉移至處理器1502以判定用於生產IC （例如，積體電路100、積體電路300、積體電路400、積體電路600、積體電路700、積體電路900、積體電路1000A至積體電路1000B或積體電路1200至積體電路1200'）的佈局設計。接著將佈局設計儲存於電腦可讀媒體1504中以作為佈局設計1516。系統1500經組態以經由I/O介面1510或網路介面1512接收與使用者介面相關的資訊。將該資訊儲存於電腦可讀媒體1504中以作為使用者介面1518。系統1500經組態以經由I/O介面1510或網路介面1512接收與製造單元相關的資訊。將該資訊儲存於電腦可讀媒體1504中以作為製造單元1520。在一些實施例中，製造單元1520包含系統1500所利用的製造資訊。
在一些實施例中，方法1300或方法1400實施為用於藉由處理器執行的獨立軟體應用程式。在一些實施例中，方法1300或方法1400實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，方法1300或方法1400實施為至軟體應用程式的外掛程式。在一些實施例中，方法1300或方法1400實施為軟體應用程式，所述軟體應用程式為EDA工具的一部分。在一些實施例中，方法1300或方法1400實施為由EDA工具使用的軟體應用程式。在一些實施例中，EDA工具用以產生積體電路裝置的佈局設計。在一些實施例中，佈局設計儲存於非暫時性電腦可讀媒體上。在一些實施例中，使用諸如可購自鏗騰電子科技有限公司（CADENCE DESIGN SYSTEMS, Inc.）的VIRTUOSO®或另一合適的佈局產生工具來產生佈局設計。在一些實施例中，佈局設計基於接線對照表來產生，所述接線對照表基於示意性設計來創建。在一些實施例中，方法1300或方法1400藉由製造裝置實施以使用基於由系統1500產生的一或多個佈局設計來製造的罩幕集合製造積體電路。在一些實施例中，系統1500為用以使用基於本揭露內容的一或多個佈局設計製造的罩幕集合來製造積體電路的製造裝置。在一些實施例中，圖15的系統1500產生小於其他方法的IC的佈局設計。在一些實施例中，圖15的系統1500產生相較於其他方法佔據較小面積的IC （例如，積體電路100、積體電路300、積體電路400、積體電路600、積體電路700、積體電路900、積體電路1000A至積體電路1000B或積體電路1200至積體電路1200'）的佈局設計。
圖16是根據本揭露內容的至少一個實施例的積體電路（IC）製造系統1600及與其相關聯的IC製造流程的方塊圖。
在圖16中，IC製造系統1600包含實體，諸如設計機構1620、罩幕室1630以及IC製造商/IC製造器（「製作廠」）1640，所述實體在與製造IC裝置1660相關的設計、開發以及製造循環及/或服務中彼此相互作用。系統1600中的實體藉由通信網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通信網路為多種不同網絡，諸如內部網路及網際網路。通信網路包含有線通信通道及/或無線通信通道。每一實體與其他實體中的一或多者相互作用且將服務提供至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，單個較大公司擁有設計機構1620、罩幕室1630以及IC製作廠1640中的兩個或多於兩個。在一些實施例中，設計機構1620、罩幕室1630以及IC製作廠1640中的兩個或多於兩個共存於公共設施中且使用公共資源。
設計機構（或設計小組） 1620產生IC設計佈局1622。IC設計佈局1622包含經設計用於IC裝置1660的各種幾何圖案。幾何圖案對應於構成待製造的IC裝置1660的各種組件的金屬層、氧化物層或半導體層的圖案。多個層組合而形成多個IC特徵。舉例而言，IC設計佈局1622的一部分包含待形成於半導體基底（諸如矽晶圓）以及安置於所述半導體基底上的多個材料層中的多個IC特徵，諸如主動區域、閘極電極、源極電極以及汲極電極、層間互連件的金屬線或通孔，以及接合墊的開口。設計機構1620實施適當設計程序以形成IC設計佈局1622。設計程序包含邏輯設計、實體設計或佈局及佈線中的一或多者。IC設計佈局1622呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局1622可以GDSII檔案格式或DFII檔案格式表現。
罩幕室1630包含資料準備1632及罩幕製作1634。罩幕室1630使用IC設計佈局1622製造一或多個罩幕以用於根據IC設計佈局1622製造IC裝置1660的多個層。罩幕室1630執行罩幕資料準備1632，其中將IC設計佈局1622轉譯成代表性資料檔案（「representative data file；RDF」）。罩幕資料準備1632將RDF提供至罩幕製作1634。罩幕製作1634包含罩幕寫入器。罩幕寫入器將RDF轉換為諸如罩幕（倍縮光罩）或半導體晶圓的基底上的影像。設計佈局由罩幕資料準備1632操控以符合罩幕寫入器的特定特性及/或IC製作廠1640的要求。在圖16中，罩幕資料準備1632及罩幕製作1634說明為獨立元件。在一些實施例中，罩幕資料準備1632及罩幕製作1634可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1632包含光學近接修正（optical proximity correction；OPC），所述光學近接修正使用微影增強技術以補償影像誤差，諸如可起因於繞射、干擾、其他製程效應以及其類似者的彼等影像誤差。OPC調整IC設計佈局1622。在一些實施例中，罩幕資料準備1632包含其他解析度增強技術（resolution enhancement technique；RET），諸如離軸照明、亞解析度輔助特徵、相移罩幕、其他合適的技術，以及其類似技術或其組合。在一些實施例中，亦使用反向微影技術（inverse lithography technology；ILT），其將OPC視為反向成像問題。
在一些實施例中，罩幕資料準備1632包含罩幕規則檢查器（mask rule checker；MRC），其檢查IC設計佈局，所述IC設計佈局在OPC中已在一組罩幕產生規則下經受處理，所述罩幕產生規則含有某些幾何及/或連接限制以確保充足裕度，從而考慮半導體製造製程的可變性及其類似者。在一些實施例中，MRC在罩幕製作1634期間修改IC設計佈局以補償侷限性，其可復原由OPC執行的修改的部分以便符合罩幕形成規則。
在一些實施例中，罩幕資料準備1632包含模擬將由IC製作廠1640實施以製造IC裝置1660的處理的微影製程檢查（lithography process checking；LPC）。LPC基於IC設計佈局1622模擬此處理以形成模擬製造裝置，諸如IC裝置1660。LPC模擬中的處理參數可包含與IC製造循環的各種製程相關聯的參數、與用以製造IC的工具相關聯的參數，以及/或製造製程的其他態樣。LPC考慮多個因素，諸如空間影像對比度、聚焦深度（「depth of focus；DOF」）、罩幕誤差增強因子（「mask error enhancement factor；MEEF」）、其他合適因素，以及其類似者或其組合。在一些實施例中，在模擬製造的裝置已藉由LPC產生之後，若模擬裝置在形狀上並不足夠緊密以滿足設計規則，則重複OPC及/或MRC以進一步優化IC設計佈局1622。
應理解，罩幕資料準備1632的以上描述已出於清晰目的而簡化。在一些實施例中，資料準備1632包含諸如邏輯操作（logic operation；LOP）的額外特徵以根據製造規則修改IC設計佈局。另外，在資料準備1632期間應用於IC設計佈局1622的製程可以各種不同次序執行。
在罩幕資料準備1632之後及在罩幕製作1634期間，基於經修改IC設計佈局製造罩幕或一組罩幕。在一些實施例中，電子束（e-beam）或多個e束的機構用以基於經修改IC設計佈局而在罩幕（光罩或倍縮光罩）上形成圖案。罩幕可以多種技術形成。在一些實施例中，罩幕使用二進位技術形成。在一些實施例中，罩幕圖案包含不透明區域及透明區域。用於曝光已塗佈在晶圓上的影像敏感材料層（例如光阻）的輻射束（諸如紫外輻射（ultraviolet；UV）束）被不透明區域阻擋且傳輸通過透明區域。在一個實例中，二進位罩幕包含透明基底（例如，熔融石英）及塗佈於罩幕的不透明區域中的不透明材料（例如，鉻）。在另一實例中，罩幕使用相移（phase shift）技術形成。在相移罩幕（phase shift mask；PSM）中，形成於罩幕上的圖案中的多個特徵經組態以具有恰當相位差，以提高解析度及成像品質。在各種實例中，相移罩幕可為衰減PSM或交錯PSM。藉由罩幕製作1634產生的（多個）罩幕用於各種製程。舉例而言，此（多個）罩幕用於離子植入製程以在半導體晶圓中形成多個摻雜區域，用於蝕刻製程以在半導體晶圓中形成多個蝕刻區域，以及/或用於其他合適製程。
IC製作廠1640為IC製造實體，其包含用以製造多種不同IC產物的一或多個製造設施。在一些實施例中，IC製作廠1640為半導體鑄造廠。舉例而言，可能存在用於多種IC產物的前端製造（前段製程（front-end-of-line；FEOL）製造）的製造設施，而第二製造設施可為IC產物的互連及封裝提供後端製造（後段製程（back-end-of-line；BEOL）製造），且第三製造設施可為鑄造廠實體提供其他服務。
IC製作廠1640使用由罩幕室1630製造的一或多個罩幕製作IC裝置1660。因此，IC製作廠1640至少間接使用IC設計佈局1622製造IC裝置1660。在一些實施例中，半導體晶圓1642由IC製作廠1640使用一或多個罩幕製作以形成IC裝置1660。半導體晶圓1642包含矽基底或其上形成有材料層的其他恰當基底。半導體晶圓更包含多個摻雜區域、介電特徵、多層互連件以及其類似者（形成於後續製造步驟處）中的一或多者。
系統1600展示為具有設計機構1620、罩幕室1630或IC製作廠1640作為獨立組件或實體。然而，應理解，設計機構1620、罩幕室1630或IC製作廠1640中的一或多者為同一組件或實體的部分。
關於積體電路（IC）製造系統（例如圖16的系統1600）及與其相關聯的IC製造流程的細節發現於例如以下各者中：2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公開的美國核准前公開案第20150278429號、2014年2月6日公開的美國核准前公開案第20100040838號，以及2007年8月21日授予的美國專利第7,260,442號，其中的每一者的全部內容特此以引用的方式併入本文中。
本說明書的一個態樣是關於一種積體電路。在一些實施例中，所述積體電路包含
本說明書的另一態樣是關於一種製造積體電路的方法。方法包含：藉由處理器產生積體電路的佈局設計；以及基於佈局設計製造積體電路。在一些實施例中，產生所述佈局設計包含
本說明書的又一態樣是關於一種製造積體電路的方法。方法包含：藉由處理器產生積體電路的佈局設計；以及基於佈局設計製造積體電路。在一些實施例中，產生所述佈局設計包含
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中進行改變、替代及更改。
100‧‧‧積體電路 200‧‧‧佈局設計 200B‧‧‧對應部分 200C‧‧‧對應部分 202‧‧‧主動區域佈局圖案集合 202a‧‧‧主動區域佈局圖案 202b‧‧‧主動區域佈局圖案 204‧‧‧閘極佈局圖案集合 204a‧‧‧閘極佈局圖案 204b‧‧‧閘極佈局圖案 204c‧‧‧閘極佈局圖案 210‧‧‧擴散層上金屬佈局圖案集合 210a‧‧‧擴散層上金屬佈局圖案 210b‧‧‧擴散層上金屬佈局圖案 210c‧‧‧擴散層上金屬佈局圖案 210d‧‧‧擴散層上金屬佈局圖案 220‧‧‧擴散層上金屬佈局圖案集合 220a‧‧‧擴散層上金屬佈局圖案 220b‧‧‧擴散層上金屬佈局圖案 220c‧‧‧擴散層上金屬佈局圖案 240‧‧‧導電特徵佈局圖案集合 240a‧‧‧導電特徵佈局圖案 240b‧‧‧導電特徵佈局圖案 240c‧‧‧導電特徵佈局圖案 240d‧‧‧導電特徵佈局圖案 242‧‧‧電力軌佈局圖案集合 242a‧‧‧電力軌佈局圖案 242b‧‧‧電力軌佈局圖案 250‧‧‧通孔佈局圖案集合 250a‧‧‧通孔佈局圖案 250b‧‧‧通孔佈局圖案 250c‧‧‧通孔佈局圖案 300‧‧‧積體電路 302a‧‧‧主動區域 302a1‧‧‧主動區域 302a2‧‧‧主動區域 302b‧‧‧主動區域 302b1‧‧‧主動區域 302b2‧‧‧主動區域 304‧‧‧閘極集合 304b‧‧‧閘極 310‧‧‧觸點集合 310a‧‧‧觸點 310b‧‧‧觸點 310c‧‧‧觸點 310d‧‧‧觸點 320‧‧‧觸點集合 320a‧‧‧觸點 320b‧‧‧觸點 320c‧‧‧觸點 340‧‧‧導電特徵集合 340a‧‧‧導電特徵 342‧‧‧電力軌集合 342a‧‧‧電力軌 342b‧‧‧電力軌 350‧‧‧通孔集合 350a‧‧‧通孔 350b‧‧‧通孔 350c‧‧‧通孔 390‧‧‧絕緣區域 400‧‧‧積體電路 500‧‧‧佈局設計 504‧‧‧閘極佈局圖案集合 504b‧‧‧閘極佈局圖案 504c‧‧‧閘極佈局圖案 504d‧‧‧閘極佈局圖案集合 510‧‧‧擴散層上金屬佈局圖案集合 510a‧‧‧擴散層上金屬佈局圖案 510b‧‧‧擴散層上金屬佈局圖案 510c‧‧‧擴散層上金屬佈局圖案 510d‧‧‧擴散層上金屬佈局圖案 514‧‧‧絕緣層佈局圖案集合 514a‧‧‧絕緣層佈局圖案 520‧‧‧擴散層上金屬佈局圖案集合 520a‧‧‧擴散層上金屬佈局圖案 520b‧‧‧擴散層上金屬佈局圖案 520c‧‧‧擴散層上金屬佈局圖案 540‧‧‧導電特徵佈局圖案集合 540d‧‧‧導電特徵佈局圖案 550‧‧‧通孔佈局圖案集合 550a‧‧‧通孔佈局圖案 550b‧‧‧通孔佈局圖案 550c‧‧‧通孔佈局圖案 600‧‧‧積體電路 601‧‧‧基底 602‧‧‧主動區域集合 602a3‧‧‧主動區域 602b3‧‧‧主動區域 604‧‧‧閘極集合 604c‧‧‧閘極 610‧‧‧觸點集合 610a‧‧‧觸點 610b‧‧‧觸點 610c‧‧‧觸點 610d‧‧‧觸點 614‧‧‧絕緣層集合 614a‧‧‧絕緣層 620‧‧‧觸點集合 620a‧‧‧觸點 620b‧‧‧觸點 620c‧‧‧觸點 640‧‧‧導電特徵集合 640b‧‧‧導電特徵 640d‧‧‧導電特徵 650‧‧‧通孔集合 650a‧‧‧通孔 650b‧‧‧通孔 650c‧‧‧通孔 660‧‧‧通孔集合 660a‧‧‧通孔 680‧‧‧放大部分 690‧‧‧絕緣區域 700‧‧‧積體電路 800‧‧‧佈局設計 801‧‧‧區域 804‧‧‧閘極佈局圖案集合 804e‧‧‧閘極佈局圖案 804f‧‧‧閘極佈局圖案 810‧‧‧擴散層上金屬佈局圖案集合 810a‧‧‧擴散層上金屬佈局圖案 810b‧‧‧擴散層上金屬佈局圖案 810c‧‧‧擴散層上金屬佈局圖案 810d‧‧‧擴散層上金屬佈局圖案 820‧‧‧擴散層上金屬佈局圖案集合 820a‧‧‧擴散層上金屬佈局圖案 820b‧‧‧擴散層上金屬佈局圖案 820c‧‧‧擴散層上金屬佈局圖案 820d‧‧‧擴散層上金屬佈局圖案 820e‧‧‧擴散層上金屬佈局圖案 820f‧‧‧擴散層上金屬佈局圖案 840‧‧‧導電特徵佈局圖案集合 840a‧‧‧導電特徵佈局圖案 850‧‧‧通孔佈局圖案集合 850a‧‧‧通孔佈局圖案 850b‧‧‧通孔佈局圖案 850c‧‧‧通孔佈局圖案 850d‧‧‧通孔佈局圖案 850e‧‧‧通孔佈局圖案 900‧‧‧積體電路 901‧‧‧區域 902‧‧‧主動區域集合 902a5‧‧‧主動區域 902b5‧‧‧主動區域 904‧‧‧閘極集合 904d‧‧‧閘極 904e‧‧‧閘極 910‧‧‧觸點集合 910a‧‧‧觸點 910b‧‧‧觸點 910c‧‧‧觸點 910d‧‧‧觸點 920‧‧‧觸點集合 920a‧‧‧觸點 920b‧‧‧觸點 920c‧‧‧觸點 920d‧‧‧觸點 920e‧‧‧觸點 920f‧‧‧觸點 940‧‧‧導電特徵集合 940a‧‧‧導電特徵 950‧‧‧通孔集合 950a‧‧‧通孔 950b‧‧‧通孔 950c‧‧‧通孔 950d‧‧‧通孔 950e‧‧‧通孔 990‧‧‧絕緣區域 1000A‧‧‧積體電路 1000B‧‧‧積體電路 1001a‧‧‧區域 1001b‧‧‧區域 1002‧‧‧多工器 1004‧‧‧鎖存器 1006‧‧‧鎖存器 1008‧‧‧輸出電路 1014‧‧‧反相器 1100‧‧‧佈局設計 1100A‧‧‧佈局設計 1100B‧‧‧佈局設計 1100C‧‧‧佈局設計 1100D‧‧‧佈局設計 1100E‧‧‧佈局設計 1100F‧‧‧佈局設計 1100G‧‧‧佈局設計 1101a‧‧‧區域 1101b‧‧‧區域 1102‧‧‧主動區域佈局圖案集合 1102a‧‧‧主動區域佈局圖案 1102b‧‧‧主動區域佈局圖案 1104‧‧‧閘極佈局圖案集合 1104a‧‧‧閘極佈局圖案 1104b‧‧‧閘極佈局圖案 1104c‧‧‧閘極佈局圖案 1104d‧‧‧閘極佈局圖案 1104e‧‧‧閘極佈局圖案 1104a1‧‧‧閘極佈局圖案 1104b1‧‧‧閘極佈局圖案 1104c1‧‧‧閘極佈局圖案 1104d1‧‧‧閘極佈局圖案 1104a2‧‧‧閘極佈局圖案 1104b2‧‧‧閘極佈局圖案 1104c2‧‧‧閘極佈局圖案 1104d2‧‧‧閘極佈局圖案 1104a3‧‧‧閘極佈局圖案 1104b3‧‧‧閘極佈局圖案 1110‧‧‧擴散層上金屬佈局圖案集合 1110a‧‧‧擴散層上金屬佈局圖案 1110b‧‧‧擴散層上金屬佈局圖案 1110c‧‧‧擴散層上金屬佈局圖案 1110d‧‧‧擴散層上金屬佈局圖案 1110e‧‧‧擴散層上金屬佈局圖案 1110f‧‧‧擴散層上金屬佈局圖案 1110g‧‧‧擴散層上金屬佈局圖案 1110h‧‧‧擴散層上金屬佈局圖案 1110i‧‧‧擴散層上金屬佈局圖案 1112‧‧‧擴散層上金屬佈局圖案集合 1112a‧‧‧擴散層上金屬佈局圖案 1112b‧‧‧擴散層上金屬佈局圖案 1112c‧‧‧擴散層上金屬佈局圖案 1112d‧‧‧擴散層上金屬佈局圖案 1112e‧‧‧擴散層上金屬佈局圖案 1112f‧‧‧擴散層上金屬佈局圖案 1112g‧‧‧擴散層上金屬佈局圖案 1112h‧‧‧擴散層上金屬佈局圖案 1114‧‧‧絕緣層佈局圖案集合 1114a‧‧‧絕緣層佈局圖案 1114b‧‧‧絕緣層佈局圖案 1114c‧‧‧絕緣層佈局圖案 1114d‧‧‧絕緣層佈局圖案 1116‧‧‧絕緣層佈局圖案集合 1116a‧‧‧絕緣層佈局圖案 1116b‧‧‧絕緣層佈局圖案 1120‧‧‧擴散層上金屬佈局圖案集合 1120a‧‧‧擴散層上金屬佈局圖案 1120b‧‧‧擴散層上金屬佈局圖案 1120c‧‧‧擴散層上金屬佈局圖案 1120d‧‧‧擴散層上金屬佈局圖案 1120e‧‧‧擴散層上金屬佈局圖案 1120f‧‧‧擴散層上金屬佈局圖案 1120g‧‧‧擴散層上金屬佈局圖案 1120h‧‧‧擴散層上金屬佈局圖案 1120i‧‧‧擴散層上金屬佈局圖案 1120j‧‧‧擴散層上金屬佈局圖案 1122‧‧‧閘極佈局圖案集合 1122a‧‧‧閘極佈局圖案 1122b‧‧‧閘極佈局圖案 1122c‧‧‧閘極佈局圖案 1122d‧‧‧閘極佈局圖案 1122e‧‧‧閘極佈局圖案 1122f‧‧‧閘極佈局圖案 1122g‧‧‧閘極佈局圖案 1122h‧‧‧閘極佈局圖案 1122i‧‧‧閘極佈局圖案 1122j‧‧‧閘極佈局圖案 1140‧‧‧導電特徵佈局圖案集合 1140a‧‧‧導電特徵佈局圖案 1140b‧‧‧導電特徵佈局圖案 1140c‧‧‧導電特徵佈局圖案 1140d‧‧‧導電特徵佈局圖案 1142‧‧‧電力軌佈局圖案集合 1142a‧‧‧電力軌佈局圖案 1142b‧‧‧電力軌佈局圖案 1142c‧‧‧電力軌佈局圖案 1144‧‧‧導電特徵佈局圖案集合 1144a‧‧‧導電特徵佈局圖案 1144b‧‧‧導電特徵佈局圖案 1144c‧‧‧導電特徵佈局圖案 1144d‧‧‧導電特徵佈局圖案 1150‧‧‧通孔佈局圖案集合 1150a‧‧‧通孔佈局圖案 1150b‧‧‧通孔佈局圖案 1150c‧‧‧通孔佈局圖案 1150d‧‧‧通孔佈局圖案 1150e‧‧‧通孔佈局圖案 1150f‧‧‧通孔佈局圖案 1150g‧‧‧通孔佈局圖案 1150h‧‧‧通孔佈局圖案 1150i‧‧‧通孔佈局圖案 1150j‧‧‧通孔佈局圖案 1150k‧‧‧通孔佈局圖案 1150l‧‧‧通孔佈局圖案 1150'‧‧‧通孔佈局圖案集合 1150a'‧‧‧通孔佈局圖案 1160‧‧‧通孔佈局圖案集合 1160a‧‧‧通孔佈局圖案 1160b‧‧‧通孔佈局圖案 1160c‧‧‧通孔佈局圖案 1160d‧‧‧通孔佈局圖案 1160e‧‧‧通孔佈局圖案 1160f‧‧‧通孔佈局圖案 1160g‧‧‧通孔佈局圖案 1160h‧‧‧通孔佈局圖案 1160i‧‧‧通孔佈局圖案 1160j‧‧‧通孔佈局圖案 1160'‧‧‧通孔佈局圖案 1160a'‧‧‧通孔佈局圖案 1160e'‧‧‧通孔佈局圖案 1160f'‧‧‧通孔佈局圖案 1160i'‧‧‧通孔佈局圖案 1160j'‧‧‧通孔佈局圖案 1190‧‧‧路徑 1190a‧‧‧路徑 1190b‧‧‧路徑 1192‧‧‧路徑 1200‧‧‧積體電路 1200'‧‧‧積體電路 1200A‧‧‧積體電路/部分 1200B‧‧‧積體電路/部分 1200C‧‧‧積體電路/部分 1200D‧‧‧積體電路/部分 1202‧‧‧主動區域集合 1202a1‧‧‧主動區域 1202a1'‧‧‧主動區域 1202a5‧‧‧主動區域 1202a5'‧‧‧主動區域 1202b1‧‧‧主動區域 1202b1'‧‧‧主動區域 1202b5‧‧‧主動區域 1202b5'‧‧‧主動區域 1204‧‧‧閘極集合 1204a‧‧‧閘極 1204b‧‧‧閘極 1204c‧‧‧閘極 1204d‧‧‧閘極 1204a1‧‧‧閘極 1204b1‧‧‧閘極 1204c1‧‧‧閘極 1204d1‧‧‧閘極 1204a2‧‧‧閘極 1204b2‧‧‧閘極 1204c2‧‧‧閘極 1204d2‧‧‧閘極 1204a3‧‧‧閘極 1204b3‧‧‧閘極 1210‧‧‧觸點集合 1210a‧‧‧觸點 1210e‧‧‧觸點 1210i‧‧‧觸點 1212‧‧‧觸點集合 1212a‧‧‧觸點 1212e‧‧‧觸點 1212f‧‧‧觸點 1214‧‧‧絕緣層集合 1214a‧‧‧絕緣層 1214c‧‧‧絕緣層 1214d‧‧‧絕緣層 1216‧‧‧絕緣層集合 1216a‧‧‧絕緣層 1216b‧‧‧絕緣層 1220‧‧‧觸點集合 1220a‧‧‧觸點 1220b‧‧‧觸點 1220c‧‧‧觸點 1220d‧‧‧觸點 1220e‧‧‧觸點 1220f‧‧‧觸點 1220g‧‧‧觸點 1220h‧‧‧觸點 1220i‧‧‧觸點 1220j‧‧‧觸點 1222‧‧‧閘極集合 1222a‧‧‧閘極 1222b‧‧‧閘極 1222c‧‧‧閘極 1222d‧‧‧閘極 1222e‧‧‧閘極 1222f‧‧‧閘極 1222g‧‧‧閘極 1222h‧‧‧閘極 1222i‧‧‧閘極 1222j‧‧‧閘極 1240‧‧‧導電特徵集合 1240a‧‧‧導電特徵 1240d‧‧‧導電特徵 1244‧‧‧導電特徵集合 1244a‧‧‧導電特徵 1244c‧‧‧導電特徵 1250‧‧‧通孔集合 1250a‧‧‧通孔 1250b‧‧‧通孔 1250c‧‧‧通孔 1250j‧‧‧通孔 1250k‧‧‧通孔 1250'‧‧‧通孔集合 1250a'‧‧‧通孔 1260‧‧‧通孔集合 1260a‧‧‧通孔 1260e‧‧‧通孔 1260f‧‧‧通孔 1260g‧‧‧通孔 1260h‧‧‧通孔 1260i‧‧‧通孔 1260j‧‧‧通孔 1260a'‧‧‧通孔 1260e'‧‧‧通孔 1260f'‧‧‧通孔 1260i'‧‧‧通孔 1260j'‧‧‧通孔 1290‧‧‧絕緣區域 1300‧‧‧方法 1302‧‧‧操作 1304‧‧‧操作 1400‧‧‧方法 1402‧‧‧操作 1404‧‧‧操作 1406‧‧‧操作 1408‧‧‧操作 1410‧‧‧操作 1412‧‧‧操作 1414‧‧‧操作 1416‧‧‧操作 1418‧‧‧操作 1500‧‧‧系統 1502‧‧‧硬體處理器 1504‧‧‧電腦可讀儲存媒體 1506‧‧‧電腦程式碼 1508‧‧‧匯流排 1510‧‧‧I/O介面 1512‧‧‧網路介面 1514‧‧‧網路 1516‧‧‧佈局設計 1518‧‧‧使用者介面 1600‧‧‧IC製造系統 1620‧‧‧設計機構 1622‧‧‧IC設計佈局 1630‧‧‧罩幕室 1632‧‧‧資料準備 1634‧‧‧罩幕製作 1640‧‧‧IC製造商/IC製造器/IC製作廠 1642‧‧‧半導體晶圓 1660‧‧‧IC裝置 P1-1‧‧‧PMOS電晶體 N1-1‧‧‧NMOS電晶體 P4-1‧‧‧PMOS電晶體 P4-2‧‧‧PMOS電晶體 N4-1‧‧‧NMOS電晶體 N4-2‧‧‧NMOS電晶體 P7-1‧‧‧PMOS電晶體 P7-2‧‧‧PMOS電晶體 P7-3‧‧‧PMOS電晶體 P7-4‧‧‧PMOS電晶體 N7-1‧‧‧NMOS電晶體 N7-2‧‧‧NMOS電晶體 N7-3‧‧‧NMOS電晶體 N7-4‧‧‧NMOS電晶體 P10-1‧‧‧PMOS電晶體 P10-2‧‧‧PMOS電晶體 P10-3‧‧‧PMOS電晶體 P10-4‧‧‧PMOS電晶體 P10-5‧‧‧PMOS電晶體 P10-6‧‧‧PMOS電晶體 P10-7‧‧‧PMOS電晶體 P10-8‧‧‧PMOS電晶體 N10-1‧‧‧NMOS電晶體 N10-2‧‧‧NMOS電晶體 N10-3‧‧‧NMOS電晶體 N10-4‧‧‧NMOS電晶體 N10-5‧‧‧NMOS電晶體 N10-6‧‧‧NMOS電晶體 N10-7‧‧‧NMOS電晶體 N10-8‧‧‧NMOS電晶體 I1‧‧‧反相器 I2‧‧‧反相器 I3‧‧‧反相器 TG1‧‧‧傳輸閘 TG2‧‧‧傳輸閘 mx1‧‧‧節點 mx2‧‧‧節點 mx3‧‧‧節點 mx4‧‧‧節點 mx5‧‧‧節點 VSS‧‧‧參考電壓供應器 VDD‧‧‧電壓供應器 IN‧‧‧輸入節點 IN1‧‧‧輸入節點 IN2‧‧‧輸入節點 IN3‧‧‧輸入節點 IN4‧‧‧輸入節點 IN1'‧‧‧輸入節點 IN2'‧‧‧輸入節點 OUT‧‧‧輸出節點 OUT1‧‧‧輸出節點 OUT2‧‧‧輸出節點 H1‧‧‧高度 H2‧‧‧高度 X、Y‧‧‧方向
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵之尺寸。 圖1是根據一些實施例的積體電路的電路圖。 圖2A至圖2C是根據一些實施例的積體電路的佈局設計圖。 圖3是根據一些實施例的積體電路圖的透視圖。 圖4是根據一些實施例的積體電路的電路圖。 圖5是根據一些實施例的積體電路的佈局設計圖。 圖6A是根據一些實施例的積體電路圖的透視圖。 圖6B是根據一些實施例的積體電路的放大部分的橫截面圖。 圖7是根據一些實施例的積體電路的電路圖。 圖8是根據一些實施例的積體電路的佈局設計圖。 圖9是根據一些實施例的積體電路圖的透視圖。 圖10A是根據一些實施例的積體電路的電路圖。 圖10B是根據一些實施例的積體電路的電路圖。 圖11A至圖11F是根據一些實施例的積體電路的佈局設計圖。 圖11G是根據一些實施例的積體電路的佈局設計圖。 圖12A至圖12B是根據一些實施例的積體電路圖的透視圖。 圖12C至圖12D是根據一些實施例的積體電路圖的透視圖。 圖13是根據一些實施例的製造積體電路的方法的流程圖。 圖14是根據一些實施例的產生積體電路的佈局設計的方法的流程圖。 圖15是根據一些實施例的設計IC佈局設計的系統的方塊圖。 圖16是根據本揭露內容的至少一個實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。 專利或申請案文件含有彩製圖式/像片。在申請且支付必要費用後，專利局將提供具有彩色圖式/像片的本專利的複本。
200‧‧‧佈局設計
202‧‧‧主動區域佈局圖案集合
202a‧‧‧主動區域佈局圖案
202b‧‧‧主動區域佈局圖案
204‧‧‧閘極佈局圖案集合
204a‧‧‧閘極佈局圖案
204b‧‧‧閘極佈局圖案
204c‧‧‧閘極佈局圖案
210‧‧‧擴散層上金屬佈局圖案集合
210a‧‧‧擴散層上金屬佈局圖案
210b‧‧‧擴散層上金屬佈局圖案
210c‧‧‧擴散層上金屬佈局圖案
210d‧‧‧擴散層上金屬佈局圖案
220‧‧‧擴散層上金屬佈局圖案集合
220a‧‧‧擴散層上金屬佈局圖案
220b‧‧‧擴散層上金屬佈局圖案
220c‧‧‧擴散層上金屬佈局圖案
240‧‧‧導電特徵佈局圖案集合
240a‧‧‧導電特徵佈局圖案
240b‧‧‧導電特徵佈局圖案
240c‧‧‧導電特徵佈局圖案
240d‧‧‧導電特徵佈局圖案
242‧‧‧電力軌佈局圖案集合
242a‧‧‧電力軌佈局圖案
242b‧‧‧電力軌佈局圖案
250‧‧‧通孔佈局圖案集合
250a‧‧‧通孔佈局圖案
250b‧‧‧通孔佈局圖案
250c‧‧‧通孔佈局圖案
VSS‧‧‧參考電壓供應器
VDD‧‧‧電壓供應器
H1‧‧‧高度
X、Y‧‧‧方向

Claims (20)

  1. 一種積體電路，包括： 基底中的第一主動區域，其在第一方向上延伸且位於第一層級上； 所述基底中的第二主動區域，其在所述第一方向上延伸，位於所述第一層級上，以及在不同於所述第一方向的第二方向上與所述第一主動區域分離； 第一觸點，其耦接至所述第一主動區域，在所述第二方向上延伸，位於不同於所述第一層級的第二層級上，以及與所述第一主動區域交疊； 第二觸點，其耦接至所述第二主動區域，在所述第二方向上延伸，位於所述第二層級上，與所述第二主動區域交疊，以及在至少所述第二方向上與所述第一觸點分離；以及 第三觸點，其在所述第二方向上延伸，與所述第一觸點及所述第二觸點交疊，位於不同於所述第一層級及所述第二層級的第三層級上，以及耦接至所述第一主動區域及所述第一觸點。
  2. 如申請專利範圍第1項所述的積體電路，其中所述第三觸點進一步耦接至所述第二觸點及所述第二主動區域。
  3. 如申請專利範圍第2項所述的積體電路，其中所述積體電路為反相器電路的部分。
  4. 如申請專利範圍第1項所述的積體電路，進一步包括： 第一導電結構，其在所述第一方向上延伸，位於不同於所述第一層級、所述第二層級以及所述第三層級的第四層級上，以及與所述第二觸點及所述第三觸點交疊； 第一通孔，其在所述第三觸點與所述第一導電結構之間，且所述第一通孔將所述第三觸點耦接至所述第一導電結構；以及 絕緣層，其在所述第二方向上延伸，且在所述第二觸點與所述第三觸點之間。
  5. 如申請專利範圍第4項所述的積體電路，進一步包括： 所述基底中的第三主動區域，其在所述第一方向上延伸，位於所述第一層級上，以及在所述第一方向上與所述第二主動區域分離； 第一閘極，其在所述第一方向上延伸，處於所述第三主動區域與所述第二主動區域之間，以及位於所述第二層級上； 第四觸點，其耦接至所述第三主動區域，在所述第二方向上延伸，位於所述第二層級上，與所述第三主動區域交疊，以及在所述第一方向上與所述第二觸點分離； 第五觸點，其在所述第二方向上延伸，在所述第四觸點上方，位於所述第三層級上，以及耦接至所述第三主動區域；以及 第二通孔，其在所述第五觸點與所述第一導電結構之間，且所述第二通孔將所述第五觸點耦接至所述第一導電結構。
  6. 如申請專利範圍第5項所述的積體電路，其中所述積體電路為NAND邏輯閘極電路的部分。
  7. 如申請專利範圍第5項所述的積體電路，其中所述第四層級為所述積體電路的金屬0（M0）層。
  8. 如申請專利範圍第5項所述的積體電路，進一步包括： 所述基底中的第四主動區域，其在所述第一方向上延伸，位於所述第一層級上，在所述第一方向上與所述第一主動區域分離，以及在所述第二方向上與所述第三主動區域分離； 第六觸點，其耦接至所述第四主動區域，在所述第二方向上延伸，位於所述第二層級上，與所述第四主動區域交疊，以及在所述第一方向上與所述第一觸點分離； 第七觸點，其在所述第二方向上延伸，在所述第六觸點上方，位於所述第三層級上，以及耦接至所述第四主動區域； 第二導電結構，其在所述第一方向上延伸，位於所述第四層級上，以及與所述第六觸點及所述第七觸點交疊；以及 第三通孔，其在所述第七觸點與所述第二導電結構之間，且所述第三通孔將所述第七觸點耦接至所述第二導電結構。
  9. 如申請專利範圍第8項所述的積體電路，進一步包括： 所述基底中的第五主動區域，其在所述第一方向上延伸，位於所述第一層級上，在所述第一方向上與所述第一主動區域分離； 第二閘極，其在所述第一方向上延伸，處於所述第一主動區域與所述第五主動區域之間，以及位於所述第二層級上； 第八觸點，其耦接至所述第五主動區域，在所述第二方向上延伸，位於所述第二層級上，與所述第五主動區域交疊，以及在所述第一方向上與所述第一觸點分離； 第九觸點，其在所述第二方向上延伸，在所述第八觸點上方，位於所述第三層級上，以及耦接至所述第五主動區域；以及 第四通孔，其處於所述第九觸點與所述第二導電結構之間，且所述第四通孔將所述第九觸點耦接至所述第二導電結構。
  10. 如申請專利範圍第9項所述的積體電路，其中所述積體電路為與或反相器邏輯電路的部分。
  11. 一種積體電路，包括： 第一閘極，其在第一方向上延伸，位於第一層級上； 第二閘極，其在所述第一方向上延伸，位於所述第一層級上，以及在不同於所述第一方向的第二方向上與所述第一閘極分離； 第一閘極部分，其在所述第二方向上延伸，與所述第一閘極及所述第二閘極交疊，位於不同於所述第一層級的第二層級上，以及至少耦接至所述第一閘極；以及 第一絕緣層，其在所述第二方向上延伸，與所述第一閘極及所述第二閘極交疊，以及處於所述第二閘極與所述第一閘極部分之間。
  12. 如申請專利範圍第11項所述的積體電路，進一步包括： 第三閘極，其在所述第一方向上延伸，位於所述第一層級上，以及在所述第一方向上與所述第二閘極分離； 第一導電結構，其在所述第一方向上延伸，位於不同於所述第一層級及所述第二層級的第三層級上，以及與所述第三閘極及所述第一閘極部分交疊； 第一通孔，其在所述第一閘極部分與所述第一導電結構之間，且所述第一通孔將所述第一閘極部分耦接至所述第一導電結構；以及 第二通孔，其在所述第三閘極與所述第一導電結構之間，且所述第二通孔將所述第三閘極耦接至所述第一導電結構。
  13. 如申請專利範圍第12項所述的積體電路，進一步包括： 基底中的第一主動區域，其在所述第一方向上延伸，位於不同於所述第一層級、所述第二層級以及所述第三層級的第四層級上； 所述基底中的第二主動區域，其在所述第一方向上延伸，位於所述第四層級上，以及在所述第二方向上與所述第一主動區域分離； 第一觸點，其耦接至所述第一主動區域及所述第二主動區域，在所述第二方向上延伸，位於所述第一層級上，以及與所述第一主動區域及所述第二主動區域交疊，以及在所述第一方向上與所述第三閘極分離；以及 第二觸點，其在所述第二方向上延伸，並與所述第一觸點的至少一部分交疊，位於所述第二層級上。
  14. 如申請專利範圍第13項所述的積體電路，進一步包括： 第二絕緣層，其在所述第二方向上延伸，並處於所述第二觸點與所述第一觸點的所述部分之間；以及 第三通孔，其在所述第二觸點與所述第一導電結構之間，且所述第三通孔將所述第二觸點耦接至所述第一導電結構。
  15. 如申請專利範圍第14項所述的積體電路，進一步包括： 所述基底中的第三主動區域，其在所述第一方向上延伸，位於所述第四層級上，以及在所述第二方向上與所述第一主動區域及所述第二主動區域分離； 所述基底中的第四主動區域，其在所述第一方向上延伸，位於所述第四層級上，以及在所述第二方向上與所述第三主動區域分離； 第三觸點，其耦接至所述第三主動區域，在所述第二方向上延伸，位於所述第一層級上，以及與所述第三主動區域交疊，以及在所述第二方向上與所述第一觸點分離；以及 第四觸點，其耦接至所述第四主動區域，在所述第二方向上延伸，位於所述第一層級上，以及與所述第四主動區域交疊，以及在所述第二方向上與所述第一觸點及所述第四觸點分離； 其中所述第二觸點進一步與所述第三觸點及所述第四觸點交疊，且與所述第四觸點中的所述第三觸點電耦接。
  16. 如申請專利範圍第15項所述的積體電路，進一步包括： 第四閘極，其在所述第一方向上延伸，位於所述第一層級上，以及在所述第一方向上與所述第一閘極及所述第二閘極分離； 第二導電結構，其在所述第一方向上延伸，在所述第二方向上與所述第一導電結構分離，位於所述第三層級上，以及與所述第四閘極及所述第二觸點交疊； 第四通孔，其處於所述第二觸點與所述第二導電結構之間，且所述第四通孔將所述第二觸點耦接至所述第二導電結構；以及 第五通孔，其處於所述第四閘極與所述第二導電結構之間，且所述第五通孔將所述第四閘極耦接至所述第二導電結構。
  17. 一種形成積體電路的方法，所述方法包括： 藉由處理器產生所述積體電路的佈局設計，其中所述產生所述佈局設計包括： 產生對應於製造所述積體電路的第一主動區域的第一主動區域佈局圖案，所述第一主動區域佈局圖案在第一方向上延伸且位於第一層級上； 產生對應於製造所述積體電路的第二主動區域的第二主動區域佈局圖案，所述第二主動區域佈局圖案在所述第一方向上延伸，位於所述第一層級上，以及在不同於所述第一方向的第二方向上與所述第一主動區域佈局圖案分離； 產生對應於製造第一觸點的第一觸點佈局圖案，所述第一觸點佈局圖案在所述第二方向上延伸，與所述第一主動區域佈局圖案交疊，位於不同於所述第一層級的第二層級上，以及所述第一觸點電耦接至所述第一主動區域； 產生對應於製造第二觸點的第二觸點佈局圖案，所述第二觸點佈局圖案在所述第二方向上延伸，與所述第二主動區域佈局圖案交疊，位於所述第二層級上，以及在所述第二方向上與所述第一觸點佈局圖案分離，以及所述第二觸點電耦接至所述第二主動區域；以及 產生對應於製造第三觸點的第三觸點佈局圖案，所述第三觸點佈局圖案在所述第二方向上延伸，與所述第二主動區域佈局圖案交疊，位於不同於所述第一層級及所述第二層級的第三層級上，以及與所述第一主動區域佈局圖案及所述第二主動區域佈局圖案交疊，以及所述第三觸點至少耦接至所述第一觸點；以及 基於所述佈局設計製造所述積體電路。
  18. 如申請專利範圍第17項所述的形成積體電路的方法，其中所述產生所述佈局設計包括： 產生對應於製造第一絕緣層的第一絕緣層佈局圖案，所述第一絕緣層佈局圖案在所述第二方向上延伸，並處於所述第二觸點佈局圖案與所述第三觸點佈局圖案之間，以及所述第一絕緣層經組態以使所述第三觸點與所述第二觸點電絕緣。
  19. 如申請專利範圍第17項所述的形成積體電路的方法，其中所述產生所述佈局設計包括： 產生對應於製造第一閘極的第一閘極佈局圖案，所述第一閘極佈局圖案在所述第一方向上延伸並位於所述第二層級上； 產生對應於製造第二閘極的第二閘極佈局圖案，所述第二閘極佈局圖案在所述第一方向上延伸，位於所述第二層級上，以及在所述第二方向上與所述第一閘極佈局圖案分離；以及 產生對應於製造第一閘極部分的第三閘極佈局圖案，所述第三閘極佈局圖案在所述第二方向上延伸，與所述第一閘極佈局圖案及所述第二閘極佈局圖案交疊，位於所述第三層級上，在所述第一方向上與所述第三觸點佈局圖案分離，以及所述第一閘極部分至少耦接至所述第一閘極。
  20. 如申請專利範圍第17項所述的形成積體電路的方法，其中所述產生所述佈局設計包括： 產生對應於製造第二絕緣層的第二絕緣層佈局圖案，所述第二絕緣層佈局圖案在所述第二方向上延伸並處於所述第三閘極佈局圖案與所述第二閘極佈局圖案之間，以及所述第二絕緣層經組態以使所述第一閘極部分與所述第二閘極電絕緣； 產生對應於製造第一導電結構的第一導電結構佈局圖案，所述第一導電結構佈局圖案在所述第一方向上延伸，位於不同於所述第一層級、所述第二層級以及所述第三層級的第四層級上，以及與所述第三觸點佈局圖案及所述第三閘極佈局圖案交疊； 產生對應於第一通孔的第一通孔佈局圖案，所述第一通孔佈局圖案處於所述第一導電結構佈局圖案與所述第三觸點佈局圖案之間，所述第一通孔將所述第三觸點耦接至所述第一導電結構；以及 產生對應於第二通孔的第二通孔佈局圖案，所述第二通孔佈局圖案處於所述第一導電結構佈局圖案與所述第三閘極佈局圖案之間，所述第二通孔將所述第一閘極部分耦接至所述第一導電結構。
TW108124856A 2018-07-16 2019-07-15 積體電路及其形成方法 TWI707443B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862698762P 2018-07-16 2018-07-16
US62/698,762 2018-07-16
US16/506,728 2019-07-09
US16/506,728 US10784869B2 (en) 2018-07-16 2019-07-09 Integrated circuit and method of manufacturing the same

Publications (2)

Publication Number Publication Date
TW202006915A true TW202006915A (zh) 2020-02-01
TWI707443B TWI707443B (zh) 2020-10-11

Family

ID=69139279

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108124856A TWI707443B (zh) 2018-07-16 2019-07-15 積體電路及其形成方法

Country Status (5)

Country Link
US (2) US10784869B2 (zh)
KR (1) KR102390710B1 (zh)
CN (1) CN110729289B (zh)
DE (1) DE102019118660A1 (zh)
TW (1) TWI707443B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785715B (zh) * 2020-08-31 2022-12-01 台灣積體電路製造股份有限公司 半導體元件及形成半導體元件之方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11048849B2 (en) 2018-10-31 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit and method of manufacturing the same
US11309247B2 (en) 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, and associated method and system
US11923369B2 (en) * 2020-04-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming the same
US11444073B2 (en) 2020-10-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Power distribution network

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3999723B2 (ja) 2003-10-08 2007-10-31 川崎重工業株式会社 基板保持装置
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8976573B2 (en) * 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9691750B2 (en) 2015-01-30 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method thereof
US9977854B2 (en) * 2016-07-12 2018-05-22 Ati Technologies Ulc Integrated circuit implementing standard cells with metal layer segments extending out of cell boundary
US10380315B2 (en) * 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10740531B2 (en) * 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785715B (zh) * 2020-08-31 2022-12-01 台灣積體電路製造股份有限公司 半導體元件及形成半導體元件之方法
US11637069B2 (en) 2020-08-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with V2V rail and methods of making same

Also Published As

Publication number Publication date
CN110729289B (zh) 2022-03-29
TWI707443B (zh) 2020-10-11
DE102019118660A1 (de) 2020-01-16
US11159164B2 (en) 2021-10-26
KR20200008514A (ko) 2020-01-28
KR102390710B1 (ko) 2022-04-27
US20210083668A1 (en) 2021-03-18
US20200021292A1 (en) 2020-01-16
CN110729289A (zh) 2020-01-24
US10784869B2 (en) 2020-09-22

Similar Documents

Publication Publication Date Title
TWI707443B (zh) 積體電路及其形成方法
US10878161B2 (en) Method and structure to reduce cell width in integrated circuits
US10867113B2 (en) Transmission gate structure, layout, methods, and system
KR102184037B1 (ko) 반도체 구조물, 디바이스 및 방법
US11727187B2 (en) Transmission gate manufacturing method
CN111834362A (zh) 集成电路和制造集成电路的方法
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
US20240143888A1 (en) Integrated circuit and method of forming the same
TWI753307B (zh) 半導體結構、半導體裝置及產生積體電路佈局圖的方法
TW202334955A (zh) 積體電路裝置及製造積體電路裝置的方法
TW202320176A (zh) 積體電路
TW202310337A (zh) 積體電路
CN219642839U (zh) 集成电路结构
CN219610436U (zh) 集成电路结构及集成电路装置
US20230359798A1 (en) Circuit arrangements having reduced dependency on layout environment
US20220310584A1 (en) Active zones with offset in semiconductor cell
CN114078808A (zh) 集成电路及其形成方法