CN110729289B - 集成电路和形成集成电路的方法 - Google Patents

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Abstract

集成电路包括第一栅极、第二栅极、第一接触件和第一绝缘层。第一栅极在第一方向上延伸并位于第一层级上。第二栅极在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一栅极分离。第一接触件在第二方向上延伸，与第一栅极和第二栅极重叠，位于与第一层级不同的第二层级上，并且至少耦合至第一栅极。第一绝缘层在第二方向上延伸，与第一栅极和第二栅极重叠，并且位于第二栅极和第一接触件之间。本发明的实施例还涉及形成集成电路的方法。

Description

集成电路和形成集成电路的方法
技术领域
本发明的实施例涉及集成电路和形成集成电路的方法。
背景技术
近来集成电路(IC)小型化的趋势已经产生更小的器件，其消耗更少的功率但在更高的速度下提供更多的功能。小型化工艺也导致更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
发明内容
本发明的实施例提供了一种集成电路，包括：第一有源区，位于衬底中，在第一方向上延伸，并且位于第一层级上；第二有源区，位于衬底中，在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区分离；第一接触件，耦合至所述第一有源区，在所述第二方向上延伸，位于与所述第一层级不同的第二层级上，并与所述第一有源区重叠；第二接触件，耦合至所述第二有源区，在所述第二方向上延伸，位于所述第二层级上，与所述第二有源区重叠，并且至少在所述第二方向上与所述第一接触件分离；以及第三接触件，在所述第二方向上延伸，与所述第一接触件和所述第二接触件重叠，位于与所述第一层级和所述第二层级不同的第三层级上，并且耦合至所述第一有源区和所述第一接触件。
本发明的另一实施例提供了一种集成电路，包括：第一栅极，在所述第一方向上延伸，位于所述第一层级上；第二栅极，在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一栅极分离；第一栅极部分，在所述第二方向上延伸，与所述第一栅极和所述第二栅极重叠，位于与所述第一层级不同的第二层级上，并且至少与所述第一栅极耦合；以及第一绝缘层，在所述第二方向上延伸，与所述第一栅极和所述第二栅极重叠，并位于所述第二栅极和部分所述第一栅极之间。
本发明的又一实施例提供了一种形成集成电路的方法，所述方法包括：由处理器生成集成电路的布局设计，其中，生成所述布局设计包括：生成对应于制造所述集成电路的第一有源区的第一有源区布局图案，所述第一有源区布局图案在第一方向上延伸，并位于第一层级上；生成对应于制造所述集成电路的第二有源区的第二有源区布局图案，所述第二有源区布局图案在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离；生成对应于制造所述第一接触件的第一接触件布局图案，所述第一接触件布局图案在所述第二方向上延伸，与所述第一有源区布局图案重叠，位于与所述第一层级不同的第二层级上，并且所述第一接触件电耦合至所述第一有源区；生成对应于制造所述第二接触件的第二接触件布局图案，所述第二接触件布局图案在所述第二方向上延伸，与所述第二有源区布局图案重叠，位于所述第二层级上，并且在所述第二方向上与所述第一接触件布局图案分离，并且所述第二接触件电耦合至所述第二有源区；以及生成对应于制造第三接触件的第三接触件布局图案，所述第三接触件布局图案在所述第二方向上延伸，与所述第二有源区布局图案重叠，位于与所述第一层级和所述第二层级不同的第三层级上，并且与所述第一有源区布局图案和所述第二有源区布局图案重叠，并且所述第三接触件至少耦合至所述第一接触件；以及基于所述布局设计制造所述集成电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成电路的电路图。
图2A至图2C是根据一些实施例的集成电路的布局设计的图。
图3是根据一些实施例的集成电路的图的立体图。
图4是根据一些实施例的集成电路的电路图。
图5是根据一些实施例的集成电路的布局设计的图。
图6A是根据一些实施例的集成电路的图的立体图。
图6B至图6C是根据一些实施例的集成电路的放大部分的截面图。
图7是根据一些实施例的集成电路的电路图。
图8是根据一些实施例的集成电路的布局设计的图。
图9是根据一些实施例的集成电路的图的立体图。
图10A是根据一些实施例的集成电路的电路图。
图10B是根据一些实施例的集成电路的电路图。
图11A至图11F是根据一些实施例的集成电路的布局设计的图。
图11G是根据一些实施例的集成电路的布局设计的图。
图12A至图12B是根据一些实施例的集成电路的图的立体图。
图12C至图12D是根据一些实施例的集成电路的图的立体图。
图13是根据一些实施例的制造集成电路的方法的流程图。
图14是根据一些实施例的生成集成电路的布局设计的方法的流程图。
图15是根据一些实施例的设计IC布局设计的系统的框图。
图16是根据本发明的至少一个实施例的IC制造系统以及与其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，集成电路包括第一栅极、第二栅极、第一接触件和第一绝缘层。第一栅极在第一方向上延伸并位于第一层级上。第二栅极在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一栅极分离。
第一接触件在第二方向上延伸并且位于与第一层级不同的第二层级上。第一接触件与第一栅极和第二栅极重叠，并且耦合至至少第一栅极。
第一绝缘层级在第二方向上延伸，并且与第一栅极和第二栅极重叠。在一些实施例中，第一绝缘层级位于第二栅极上方并且位于第一接触件下方，从而使第二栅极与第一接触件电绝缘。在一些实施例中，通过将第一绝缘层级定位在第二栅极上方，第一接触件可以在集成电路的上金属化层级(例如，M0、M1等)下方提供布线资源。
在一些实施例中，集成电路还包括耦合至第一有源区和第二有源区的第二接触件。在一些实施例中，集成电路还包括与第二接触件的至少部分重叠的第三接触件和位于第三接触件下方以及第二接触件的部分上方的第二绝缘层级。
在一些实施例中，通过将第二绝缘层级定位在第二接触件的部分上方，第三接触件可以在集成电路的上金属化层级(例如，M0、M1等)下方提供布线资源。
在一些实施例中，通过在上金属化层级(例如，M0、M1等)下方提供布线资源，可以减少上金属化层级(例如，M0、M1等)的使用或可以将上金属化层级(例如，M0、M1等)用作附加布线资源，从而产生的集成电路具有比其它方法更小的面积和标准单元。
图1是根据一些实施例的集成电路100的电路图。在一些实施例中，集成电路100是互补金属氧化物半导体(CMOS)反相器电路。CMOS反相器电路用于说明，其它类型的电路均在本发明的范围内。
集成电路100包括耦合至N型金属氧化物半导体(NMOS)晶体管N1-1的P型金属氧化物半导体(PMOS)晶体管P1-1。
PMOS晶体管P1-1的栅极端子和NMOS晶体管N1-1的栅极端子耦合在一起，并且被配置为输入节点IN。PMOS晶体管P1-1的漏极端子和NMOS晶体管N1-1的漏极端子耦合在一起，并且被配置为输出节点OUT。PMOS晶体管P1-1的源极端子耦合至电压源VDD。NMOS晶体管N1-1的源极端子耦合至参考电压源VSS。
集成电路的布局设计
图2A至图2C是根据一些实施例的集成电路的布局图200的图。布局图200是图1的集成电路100的布局图。
图2A是布局图200的图。为了便于说明，图2A中的一些标记的元件未在图2B至图2C中标记。在一些实施例中，图2A至图2C包括图2A至图2C中未示出的其它元件。
图2B至图2C是图2A的布局设计200的相应部分200B至200C的图，为了便于说明而简化。部分200B包括布局设计200的有源(OD)层级、POLY1层级和MD1层级的图2A的布局设计200的一个或多个部件。部分200C包括布局设计200的POLY1层级、MD2层级、VD层级和M0层级的图2A的布局设计200的一个或多个部件。布局设计200可用于制造图1的集成电路100或图3的集成电路300。与图2A至图15中的每个相同或相似的组件给出相同的参考标号，并且因此省略其详细描述。
布局图200包括在第一方向X上延伸的有源区布局图案202a和202b(统称为有源区布局图案组202)。有源区布局图案组202的有源区布局图案202a、202b在与第一方向X不同的第二方向Y上彼此分离。有源区布局图案组202可用于制造集成电路300的相应有源区组302(图3)。在一些实施例中，有源区布局图案组202的有源区布局图案202a、202b可用于制造集成电路300的有源区组302(图3)的相应有源区302a、302b。在一些实施例中，有源区布局图案组202被称为氧化物扩散(OD)区，其限定集成电路300的源极或漏极扩散区。在一些实施例中，有源区布局图案组202的有源区布局图案202b可用于制造NMOS晶体管N1-1的源极区和漏极区，并且有源区布局图案组202的有源区布局图案202b可用于制造集成电路100(图1)的PMOS晶体管P1-1的源极区和漏极区。在一些实施例中，有源区布局图案组202位于第一布局层级上。在一些实施例中，第一布局层级对应于布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900或1200至1200’(图3、图6A、图9、图12A至图12D)中的一个或多个的有源层级或OD层级。
布局设计200还包括在第二方向Y上延伸的至少栅极布局图案204a、204b或204c(统称为“栅极布局图案组204”)。布局设计200的栅极布局图案组204和集成电路300的接触多晶硅间距(CPP)为2。
栅极布局图案组204的每个布局图案在该第一方向X上与栅极布局图案组204的相邻布局图案分离第一间距(未标记)。栅极布局图案组204可用于制造集成电路300的相应的栅极组304(图3)。在一些实施例中，栅极布局图案组204的栅极布局图案204b可用于制造集成电路300的有源区组302(图3)的相应栅极304b。
栅极布局图案组204定位在第二布局层级的第一部分上。在一些实施例中，第二布局层级的第一部分与第一布局层级不同。在一些实施例中，第二布局层级的第一部分对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的POLY层级。
该有源区布局图案组202位于栅极布局图案组204下方。栅极布局图案204b可用于制造图1的PMOS晶体管P1-1的栅极端子和NMOS晶体管N1-1的栅极端子。栅极布局图案组204中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
在一些实施例中，为了简洁起见，布局设计200中未示出一个或多个切割部件布局图案(未示出)与至少一个栅极布局图案组204的重叠。在一些实施例中，一个或多个切割部件布局图案(未示出)标识在制造期间(例如方法1300(图13)的操作1304期间)去除的栅极组304、604(图6A)、904(图9)或1204(图12A至图12B)的切割区。在一些实施例中，一个或多个切割布局图案(未示出)定位在第二布局层级(POLY1)上。
栅极布局图案组204中图案的其它配置或数量均在本发明的范围内。
布局设计200还包括至少在第二方向Y上延伸的金属过扩散布局图案210a、210b、210c或210d(统称为“金属过扩散布局图案组210”)。金属过扩散布局图案组210的至少一个布局图案与有源区布局图案组202重叠。金属过扩散布局图案组210的布局图案在第一方向X或第二方向Y上与金属过扩散布局图案组210的相邻布局图案分离。在一些实施例中，金属过扩散布局图案组210位于第二布局层级的第二部分上。在一些实施例中，第二布局层级的第二部分对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的金属过扩散一(MD1)层级。在一些实施例中，第二布局层级包括MD1部分和POLY1部分。金属过扩散布局图案组210可用于制造集成电路300的相应接触件组310(图3)。在一些实施例中，金属过扩散布局图案组210的金属过扩散图案210a、210b、210c、210d可用于制造集成电路300的接触件组310(图3)的相应接触件310a、310b、310c、310d。
在一些实施例中，金属过扩散布局图案组210的每个布局图案均具有规则的布局图案。在一些实施例中，规则的布局图案是彼此相对在至少单个方向上对准的布局图案。在一些实施例中，规则的布局图案是至少在第一方向X或第二方向Y上对准的布局图案。
金属过扩散布局图案组210中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
布局设计200还包括至少在第二方向Y上延伸的金属过扩散布局图案220a、220b或220c(统称为“金属过扩散布局图案组220”)。金属过扩散布局图案组220的至少一个布局图案与有源区布局图案组202中的至少一个或金属过扩散布局图案组210中的至少一个重叠。金属过扩散布局图案220a与金属过扩散布局图案210a和210c重叠。金属过扩散布局图案220b、220c与相应的金属过扩散布局图案210b、210d重叠。
金属过扩散布局图案组220的布局图案在至少第一方向X或第二方向Y上与金属过扩散布局图案组220的相邻布局图案分离。金属过扩散布局图案组220位于第三布局层级上。在一些实施例中，第三布局层级与第一布局层级和第二布局层级不同。在一些实施例中，第三布局层级对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200-1200’(图3、图6A、图9、图12A至图12D)的金属过扩散二(MD2)层级。在一些实施例中，MD2层级在MD1层级或POLY1层级之上。金属过扩散布局图案组220可用于制造集成电路300的相应的接触件组320(图3)。在一些实施例中，金属过扩散布局图案组220的金属过扩散布局图案220a、220b、220c可用于制造集成电路300的接触件组320(图3)的相应接触件320a、320b、320c。
在一些实施例中，至少金属过扩散布局图案210a或金属过扩散布局图案220a的部分可用于制造图1的PMOS晶体管P1-1的漏极端子。在一些实施例中，至少金属过扩散布局图案210c或金属过扩散布局图案220a的部分可用于制造图1的NMOS晶体管N1-1的漏极端子。在一些实施例中，金属过扩散布局图案210b可用于制造图1的PMOS晶体管P1-1的源极端子，并且金属过扩散布局图案210d可用于制造图1的NMOS晶体管N1-1的源极端子。
金属过扩散布局图案组220中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
布局设计200还包括至少在第一方向X上延伸的导电部件布局图案240a、240b、240c或240d(统称为“导电部件布局图案组240”)。导电部件布局图案组240可用于制造集成电路300的相应导电结构组340(图3)。在一些实施例中，导电部件布局图案组240的导电部件布局图案240a、240b、240c、240d可用于制造集成电路300的导电部件组340(图3)的相应导电部件340a、340b(未示出)、340c(未示出)、340d(未示出)。
导电部件布局图案组240至少与金属过扩散布局图案组210或金属过扩散布局图案组220重叠。导电部件布局图案组240位于第四布局层级上。在一些实施例中，第四布局层级至少与第一布局层级、第二布局层级或第三布局层级不同。在一些实施例中，第四布局层级对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的金属零(M0)层。其它布局层级均在本发明的范围内。导电部件布局图案组240中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
布局设计200还包括在第一方向X上延伸并位于第四布局层级上的一个或多个电源轨布局图案242a或242b(统称为“电源轨布局图案组242”)。电源轨布局图案组242可用于制造集成电路300(图3)的相应电源轨组342。在一些实施例中，电源轨布局图案组242的电源轨布局图案242a、242b可用于制造集成电路300的电源轨组342(图3)的相应电源轨342a、342b。
在一些实施例中，电源轨组342被配置为向集成电路(诸如集成电路300)提供电压源VDD的第一电源电压或参考电压源VSS的第二电源电压。在一些实施例中，电源轨布局图案组242的每个电源轨布局图案沿着布局设计300的标准单元的相应边缘定位。电源轨布局图案组242中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
布局设计200还包括至少通孔布局图案250a、250b或250c(统称为“通孔布局图案组250”)。通孔布局图案组250可用于制造相应的通孔组350(图3)。在一些实施例中，通孔布局图案组250的通孔布局图案250a、250b、250c可用于制造集成电路300的通孔组350(图3)的相应通孔350a、350b、350c。在一些实施例中。通孔布局图案组250位于导电部件布局图案组240或电源轨布局图案组242与金属过扩散布局图案组220之间。
通孔布局图案组250定位在一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的通孔过扩散(VD)层级或高通孔过扩散(VDT)处。在一些实施例中，VD层级在M0层级和MD2层级之间。在一些实施例中，VDT层级在M0层级和MD1层级之间。在一些实施例中，MD2层级在MD1层级或POLY1层级之上。在一些实施例中，VDT层级在第四布局层级和第二布局层级的第二部分(例如，MD1)之间。在一些实施例中，VD层级在第四布局层级和第三布局层级(例如，MD2)之间。其它布局层级均在本发明的范围内。
通孔布局图案250b、250c位于相应的电源轨布局图案242a、242b和相应的金属过扩散布局图案220b、220c之间。通孔布局图案250a位于导电部件布局图案240a和金属过扩散布局图案220a之间。在一些实施例中，金属过扩散布局图案组220的至少一个布局图案不包括在布局设计200中；因此，通孔布局图案组250的相应通孔布局图案(位于金属过扩散布局图案组220的去除的布局图案上方)定位在VDT层级处。该通孔布局图案组250中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
布局设计200、500(图5)和800(图8)在第二方向Y上具有高度H1。在一些实施例中，布局设计200、500(图5)和800(图8)称为单高度标准单元。
集成电路
图3是根据一些实施例的集成电路300的图的立体图。
集成电路300由布局设计200制造。集成电路300是集成电路100的部分的实施例。
包括对准、长度和宽度的结构关系以及集成电路300的配置类似于图2A至图2C的布局设计200的结构关系和配置，为了简洁起见，在图3中将不再描述类似的详细描述。
集成电路300包括有源区组302、栅极组304、接触件组310、接触件组320、导电部件组340、导轨组342和通孔组350。然而，为了便于说明，集成电路300未示出栅极组304、接触件组310、接触件组320、导电部件组340、导轨组342和通孔组350中的至少一个构件。
栅极组304的栅极304b在第二方向Y上延伸。栅极组304的栅极304b对应于图1的PMOS晶体管P1-1的栅极端子和NMOS晶体管N1-1的栅极端子。
有源区组302包括有源区302a和302b。有源区302a包括有源区302a1和有源区302a2。有源区302b包括有源区302b1和有源区302b2。
在一些实施例中，有源区302a1对应于NMOS晶体管N1-1的漏极，有源区302a2对应于NMOS晶体管N1-1的源极，有源区302b1对应于PMOS晶体管N1-1的漏极，以及有源区302b2对应于PMOS晶体管P1-1的源极。有源区组302中的其它配置或布置均在本发明的范围内。
接触件组310的接触件310a、310b、310c、310d在第二方向Y上延伸，并与有源区组302的相应有源区302b1、302b2、302a1、302a2重叠。接触件组310的接触件310a、310b、310c310d电耦合至有源区组302的相应有源区302b1、302b2、302a1、302a2。
接触件组320的接触件320b、320c在第二方向Y上延伸，并与接触件组310的相应接触件310b、310d重叠。接触件组320的接触件320b、320c电耦合至接触件组310的相应接触件310b、310d。
接触件组320的接触件320a在第二方向Y上延伸，并且接触件组310的接触件310a和接触件310c重叠，从而在接触件组310的接触件310a和接触件310c之间提供电连接。在一些实施例中，接触件320a或类似于接触件320a的其它接触件被称为“MD飞翼”部分，因为这些接触件在MD1层级中的至少一对接触件上方重叠或延伸。
在一些实施例中，接触件组320、620(图6A至图6B)、920(图9)中的至少一个接触件包括一层或多层导电材料。在一些实施例中，导电材料包括钨、钴、钌、铜等或它们的组合。
在一些实施例中，有源区302b2(例如，PMOS晶体管P1-1的源极)电耦合至电压源VDD。例如，在一些实施例中，有源区302b2电耦合至接触件组310的接触件310b，接触件组310的接触件310b电耦合至接触件组320的接触件320b，并且接触件组320的接触件320b的部分通过通孔350b电耦合至电源轨342a。在一些实施例中，电源轨342a耦合至电压源VDD。
在一些实施例中，有源区302a2(例如，NMOS晶体管N1-1的源极)电耦合至参考电压源VSS。例如，在一些实施例中，有源区302a2电耦合至接触件组310的接触件310d，接触件组310的接触件310d电耦合至接触件组320的接触件320c，以及接触件组320的接触件320c通过通孔350c电耦合至电源轨342b。在一些实施例中，电源轨342b耦合至参考电压源VSS。
在一些实施例中，接触件组320的接触件320a被配置为在晶体管(例如，NMOS N1-1)的第一部分(例如，漏极)与另一晶体管(例如，PMOS P1-1)的第二部分(例如，漏极)之间提供电连接。例如，在一些实施例中，有源区302a1对应于NMOS晶体管N1-1的漏极，并且有源区302b1对应于PMOS晶体管N1-1的漏极，并且通过接触件组320的至少接触件320a电耦合在一起。在一些实施例中，有源区302a1电耦合至接触件组310的接触件310c，接触件组310的接触件310c电耦合至接触件组320的接触件320a，接触件组320的接触件320a电耦合至接触件组310的接触件310a，并且接触件组310的接触件310a电耦合至有源区302b1。
在一些实施例中，通过使用MD2层中的接触件组320的接触件320a提供有源区组302之间的有源区302a1和302b1之间的电连接，可以将其它金属层级(例如，M0、M1等)用作附加布线资源，使得集成电路300具有比其它方法更小的面积和标准单元。
导电部件组340的导电部件340a通过通孔350a电耦合至接触件320a。
集成电路
图4是根据一些实施例的集成电路400的电路图。在一些实施例中，集成电路400是NAND门。NAND门用于说明，其它类型的电路均在本发明的范围内。
集成电路400包括耦合至NMOS晶体管N4-1和N4-2的PMOS晶体管P4-1和P4-2。
PMOS晶体管P4-1和NMOS晶体管N4-1的栅极端子耦合在一起，并且被配置为输入节点IN1’。PMOS晶体管P4-2和NMOS晶体管N4-2的栅极端子耦合在一起，并配置为输入节点IN2’。
PMOS晶体管P4-1的源极端子和PMOS晶体管P4-2的源极端子耦合至电压源VDD。NMOS晶体管N4-1的源极端子耦合至参考电压源VSS。NMOS晶体管N4-2的源极端子和NMOS晶体管N4-1的漏极端子彼此耦合。
PMOS晶体管P4-1的漏极端子、PMOS晶体管P4-2的漏极端子和NMOS晶体管N4-2的漏极端子彼此耦合，并且被配置为输出节点OUT1。
集成电路的布局设计
图5是根据一些实施例的集成电路的布局设计500的图。
布局设计500是布局设计200(图2A至图2C)的变型。例如，布局设计500示出了绝缘层布局图案514a定位在金属过扩散布局图案520a和金属过扩散布局图案510b之间的实例。
布局设计500可用于制造类似于图4的集成电路400或图6A的集成电路600的集成电路。
布局设计500包括有源区布局图案组202、轨布局图案组242、栅极布局图案组504、金属过扩散布局图案组510、绝缘层布局图案514a(统称为被称为“绝缘层布局图案组514”)、金属过扩散布局图案组520、导电部件布局图案组540和通孔布局图案组550和560。
与图2A至图2C的布局设计200相比，布局设计500的栅极布局图案组504替换栅极布局图案组204。布局设计500和集成电路600的栅极布局图案组504具有CPP 3。栅极布局图案组504类似于栅极布局图案组204，并且因此省略了类似的详细描述。栅极布局图案组504的构件类似于栅极布局图案组204的相应构件，并且因此省略了类似的详细描述。
栅极布局图案组504包括至少栅极布局图案204a、504b、504c或504d。栅极布局图案组504可用于制造集成电路600的相应的栅极组604(图6A)。在一些实施例中，栅极布局图案组504的栅极布局图案504b、504c可用于制造集成电路600的栅极组604(图6A)的相应栅极304b、604c。
栅极布局图案504c替换栅极布局图案204c，并且因此省略了类似的详细描述。与图3的栅极布局图案204c相比，栅极布局图案504c不沿布局设计500的边缘定位。栅极布局图案504d沿布局设计500的边缘定位。在一些实施例中，包括沿布局设计(例如，布局设计500)的边缘定位的至少原因为，栅极布局图案504d的部件类似于栅极布局图案204c，并且因此省略了类似的详细描述。
栅极布局图案504b可用于制造图4的PMOS晶体管P4-1的栅极端子和NMOS晶体管N4-1的栅极端子，栅极布局图案504c可用于制造图4的PMOS晶体管P4-2的栅极端子和NMOS晶体管N4-2的栅极端子。栅极布局图案组504中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
与图2A至图2C的布局设计200相比，金属过扩散布局图案组510替换金属过扩散布局图案组210。金属过扩散布局图案组510类似于金属过扩散布局图案组204，并且因此省略了类似的详细描述。金属过扩散布局图案组510的构件类似于金属过扩散布局图案组210的相应构件，并且因此省略了类似的详细描述。在一些实施例中，金属过扩散布局图案组510的每个布局图案具有规则的布局图案。在一些实施例中，金属过扩散布局图案组510的每个布局图案具有彼此相同的面积。
金属过扩散布局图案组510至少包括金属过扩散布局图案210b、210d、510a、510b、510c或510d。金属过扩散布局图案组510可用于制造集成电路600的相应的接触件组610(图6A)。
在一些实施例中，金属过扩散布局图案组510的金属过扩散布局图案210b、210d、510a、510b、510c、510d可用于制造集成电路600的接触件组610(图6A)的相应的接触件310b、310d、610a、610b、610c、610d。
金属过扩散布局图案510a、510b替换图2A至图2C的相应金属过扩散布局图案210a、210b，并且因此省略了类似的详细描述。在一些实施例中，金属过扩散布局图案510c、510d是相应金属过扩散布局图案210b、210d的相对于第二方向Y的镜像，并且因此省略了类似的详细描述。
金属过扩散布局图案组510中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
与图2A至图2C的布局设计200相比，金属过扩散布局图案组520替换金属过扩散布局图案组220。金属过扩散布局图案组520类似于金属过扩散布局图案组220，并且因此省略了类似的详细描述。金属过扩散布局图案组520的构件类似于金属过扩散布局图案组220的相应构件，并且因此省略了类似的详细描述。在一些实施例中，金属过扩散布局图案组520的每个布局图案具有规则的布局图案。
金属过扩散布局图案组520包括至少金属过扩散布局图案220b、220c、520a、520b或520c。金属过扩散布局图案组520可用于制造集成电路600的相应的接触件组620(图6A)。
在一些实施例中，金属过扩散布局图案组520的金属过扩散布局图案220b、220c、520a、520b、520c可用于制造集成电路600的接触件组620(图6A)的相应接触件320b、320c、620a、620b、620c。
金属过扩散布局图案520a替换图2A至图2C中的相应金属过扩散布局图案220a，并且因此省略了类似的详细描述。
在一些实施例中，金属过扩散布局图案520b是相应的金属过扩散布局图案220b相对于布局设计500的中心部分在第二方向Y上的镜像，并且因此省略了类似的详细描述。
在一些实施例中，金属过扩散布局图案520c与有源区布局图案202b重叠并且位于金属过扩散布局图案510d上方。
金属过扩散布局图案组520中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
在一些实施例中，至少金属过扩散布局图案210b或部分金属过扩散布局图案220b可用于制造图4的PMOS晶体管P4-1的源极端子。在一些实施例中，至少金属过扩散布局图案510a或部分金属过扩散布局图案520a可用于制造图4的PMOS晶体管P4-1的漏极端子或PMOS晶体管P4-2的漏极端子。在一些实施例中，至少金属过扩散布局图案510c或部分金属过扩散布局图案520b可用于制造图4的PMOS晶体管P4-2的源极端子。
在一些实施例中，至少金属过扩散布局图案210d或部分金属过扩散布局图案220c可用于制造图4的NMOS晶体管N4-1的源极端子。在一些实施例中，至少金属过扩散布局图案510b或部分金属过扩散布局图案520a可用于制造图4的NMOS晶体管N4-1的漏极端子或NMOS晶体管N4-2的源极端子。在一些实施例中，至少金属过扩散布局图案510d或部分金属过扩散布局图案520c可用于制造图4的NMOS晶体管N4-2的漏极端子。
绝缘层布局图案514a(统称为“绝缘层布局图案组514”)在第二方向Y上延伸。绝缘层布局图案组514的至少一个布局图案与有源区布局图案组202重叠。在一些实施例中，绝缘层布局图案组514的至少一个布局图案位于金属过扩散布局图案组510的至少一个布局图案上方。绝缘层布局图案组514的绝缘层布局图案514a位于金属过扩散布局图案组510的金属过扩散布局图案510b上方。
在一些实施例中，绝缘层布局图案组514中的至少一个布局图案与金属过扩散布局图案组510的至少一个布局图案重叠。
在一些实施例中，绝缘层布局图案组514的至少一个布局图案位于金属过扩散布局图案组的至少一个布局图案下方。绝缘层布局图案组514的绝缘层布局图案514a位于金属过扩散布局图案组520的金属过扩散布局图案520a下方。绝缘层布局图案514a位于金属过扩散布局图案520a和金属过扩散布局图案510b之间。
在一些实施例中，金属过扩散布局图案组510位于第二布局层级的第二部分和第三布局层级之间。在一些实施例中，绝缘层布局图案组514位于MD2部分和MD1部分之间。在一些实施例中，绝缘层布局图案组514位于栅极(POLY2)部分(例如，图12A至图12B)和POLY1部分的栅极之间。
绝缘层布局图案组514可用于制造集成电路600的绝缘层组614(图6A)。在一些实施例中，绝缘层布局图案组514的绝缘层布局图案514a可用于制造集成电路600的绝缘层组614(图6A)的相应绝缘层614a。
绝缘层布局图案组514中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。例如，在一些实施例中，绝缘层布局图案组514包括大于1的多个布局图案，并且绝缘层布局图案组514的布局图案在至少第一方向X或第二方向Y上与绝缘层组的其它布局图案分离。
与图2A至图2C的布局设计200相比，导电部件布局图案组540替换导电部件布局图案组240。导电部件布局图案组540类似于导电部件布局图案组240，并且因此省略了类似的详细描述。导电部件布局图案组540的构件类似于导电部件布局图案组240的相应构件，并且因此省略了类似的详细描述。
导电部件布局图案组540至少包括导电部件布局图案240a、240b、240c或540d。导电部件布局图案540d替换图2A至图2C的相应导电部件布局图案240d，并且因此省略了类似的详细描述。
导电部件布局图案组540可用于制造集成电路600的相应的导电部件组640(图6A)。在一些实施例中，导电部件布局图案组540的导电部件布局图案240a、240b、240c、540d可用于制造集成电路600的导电部件组640(图6A)的相应导电部件340a(未示出)、340b(未示出)、340c(未示出)、640d。
导电部件布局图案组540中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
与图2A至图2C的布局设计200相比，通孔布局图案组550替换通孔布局图案组250。通孔布局图案组550或560类似于通孔布局图案组250，并且因此省略了类似的详细描述。通孔布局图案组550或560的构件类似于通孔布局图案组250的相应构件，并且因此省略了类似的详细描述。
通孔布局图案组550包括至少通孔布局图案250b、250c、550a、550b或550c。通孔布局图案组560包括至少通孔布局图案560a。通孔布局图案组560定位在一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的高通孔过栅极(VGT)处。在一些实施例中，VGT层级在M0层级和POLY1层级之间。在一些实施例中，VGT层级在第四布局层级和第二布局层级(POLY1)的第一部分之间。
通孔布局图案550a位于导电部件布局图案540d和金属过扩散布局图案520a之间。通孔布局图案550b位于导电部件布局图案540d和金属过扩散布局图案520c之间。通孔布局图案550c位于电源轨布局图案242a和金属过扩散布局图案520b之间。通孔布局图案560a位于导电部件布局图案240b和栅极布局图案504c之间。
通孔布局图案组550、560可用于制造集成电路600的相应通孔组650、660(图6A)。在一些实施例中，通孔布局图案组550的通孔布局图案250b、250c、550a、550b、550c可用于制造集成电路600的通孔组650(图6A)的相应通孔350b、350c、650a、650b、650c。在一些实施例中，通孔布局图案组560的通孔布局图案560a可用于制造集成电路600的通孔组660(图6A)中的相应通孔660a。在一些实施例中，通孔布局图案组560包括其它构件(为了便于说明而未示出)。
通孔布局图案组550、560中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
集成电路
图6A是根据一些实施例的集成电路600的立体图。图6B是根据一些实施例的与平面A-A’相交的集成电路600的放大部分680的截面图。图6C是根据一些实施例的与平面B-B’相交的集成电路600的放大部分690的截面图。
集成电路600是集成电路300(图3)的变型。例如，在一些实施例中，集成电路600示出了接触件610a、610b和620a替换相应的接触件310a、310c和320a的实例，并且绝缘层614a定位在接触件620a和接触件610b之间，从而使接触件620a、610b彼此电绝缘。
集成电路600由布局设计500制造。集成电路600是集成电路400的部分的实施例。
包括对准、长度和宽度的结构关系以及集成电路600的配置类似于图5的布局设计500的结构关系和配置，并且因此在图6A中将不再描述类似的详细描述。
集成电路600包括衬底601、有源区组602、栅极组604、接触件组610、绝缘层组614、接触件组620、导电部件组640、电源轨组342和通孔组650和660以及绝缘区690。然而，为了便于说明，集成电路300没有示出栅极组604、接触件组610、接触件组620、导电部件组640、电源轨组342和通孔组650或通孔组660中的至少一个构件。
与图3的集成电路300相比，有源区组602替换有源区组302，栅极组604替换栅极组304，接触件组610替换接触件组310，接触件组620替换接触件组320，导电部件组640替换导电部件组340，并且通孔组650或660替换通孔组350。
有源区组602类似于有源区组302，栅极组604类似于栅极组204，接触件组610类似于接触件组310，接触件组620类似于接触件组320，导电部件组640类似于导电部件组340，并且通孔组650或660类似于通孔组350，并且因此省略了类似的详细描述。
栅极组604包括栅极304a(未示出)、304b、604c和604d(未示出)。栅极604c在第二方向Y上延伸。栅极组604的栅极304b对应于图4的PMOS晶体管P4-1的栅极端子和NMOS晶体管N4-1的栅极端子。栅极组604的栅极604c对应于图4的PMOS晶体管P4-2的栅极端子和NMOS晶体管N4-2的栅极端子。
有源区组602包括衬底601内的有源区302a1、302a2、302b1和302b2以及有源区602a3和602b3。在一些实施例中，有源区302a1对应于NMOS晶体管N4-1的漏极或NMOS晶体管N4-2的源极。在一些实施例中，有源区302b1对应于PMOS晶体管P4-1的漏极或PMOS晶体管P4-2的漏极。
在一些实施例中，有源区302a2对应于NMOS晶体管N4-1的源极，有源区302b2对应于PMOS晶体管P4-1的源极，有源区602a3对应于NMOS晶体管N4-2的漏极，以及有源区602b3对应于PMOS晶体管P4-2的源极。有源区组602中的其它配置或布置均在本发明的范围内。
接触件组610包括接触件310b、310d、610a、610b、610c和610d。接触件组610的接触件610a、610b、610c、610d在第二方向Y上延伸，并与有源区组602的相应有源区302b1、302a1、602b3、602a3重叠。接触件组610的接触件610a、610b、610c、610d电耦合至有源区组602的相应有源区302b1、302a1、602b3、602a3。接触件组610的其它配置或布置均在本发明的范围内。
绝缘层组614包括绝缘层614a。绝缘层组614在第二方向Y上延伸。绝缘层614a位于接触件610b上方。绝缘层614a定位在接触件610b和接触件组620的接触件620a之间，从而将接触件610b和620a彼此电隔离。
在一些实施例中，绝缘层组614位于接触件组610的与接触件610b不同的其它接触件上方，并且绝缘层组614将相应的一个或多个其它接触件与其它上面的层(例如，MD2层中的接触件)电隔离。
在一些实施例中，绝缘层组614位于栅极组604(类似于图12A至图12B)的一个或多个栅极上方，并且绝缘层组614将相应的一个或多个栅极与其它上面的层(例如，MD2层中的接触件)电隔离。
在一些实施例中，绝缘层组614中的至少一个绝缘层包括一层或多层介电材料。在一些实施例中，介电材料包括SiOCN、SiO2、SiOC等或它们的组合。
在一些实施例中，绝缘层组614、914、1214或1216(图9和12A至图12B)中的至少一个绝缘层在第三方向Z上具有范围在从约0.05TMD1至约0.15TMD1的厚度TIL，其中，厚度TMD1对应于MD1金属化层中的一个或多个接触件610或接触件310、910、1210或1212(图3、9和12A至图12B)在第三方向Z上的厚度或POLY1层中的栅极组304、604、904、1204(图3、6、9和图12A至图12B)中的一个或多个栅极。在一些情况下，如果厚度TIL小于0.05TMD1，则绝缘层614a可能无法有效地将相应的接触件彼此电隔离，从而导致电短路。在一些情况下，如果厚度TIL大于0.15TMD1，则绝缘层614a的面积可以增加集成电路600的面积或减小接触件610b或620a的面积，从而影响良率。
绝缘层组614中的其它配置或布置均在本发明的范围内。
绝缘区690类似于绝缘层614，并且因此省略了类似的详细描述。绝缘区690被配置为使集成电路600中的一个或多个元件彼此绝缘。绝缘区390、690、990、1290在相应的集成电路300、600、900、1200A(1200B)中示出，并且因此省略了类似的详细描述。绝缘区390、690、990或1290中的其它配置或布置均在本发明的范围内。
接触件组620包括接触件320b、320c、620a、620b和620c。接触件组620的接触件620a、620b、620c在第二方向Y上延伸。
接触件620a与接触件610a重叠并电耦合至接触件610a。接触件620a与绝缘层614a和接触件610b重叠。然而，由于绝缘层614a定位在接触件610b和接触件620a之间，因此接触件620a不与接触件610b电耦合。
在一些实施例中，接触件620a或类似于接触件620a的其它接触件被称为“MD飞翼”部分，因为这些接触件在MD1层级中的至少一对接触件上方重叠或延伸。
在一些实施例中，通过将接触件620a定位在绝缘层614a和重叠接触件610a上，接触件620a从而提供在第二方向Y上延伸并定位在集成电路600的其它金属化层(例如，M0、M1等)下方的附加布线资源。通过在其它金属化层(例如，M0、M1等)下方提供布线资源，可以减少其它金属化层(例如，M0、M1等)的使用或可以将其它金属化层(例如，M0、M1等)用作附加布线资源，从而使集成电路600具有比其它方法更小的面积和标准单元。
接触件620b与接触件610c重叠，从而在接触件620b和接触件610c之间提供电连接。接触件620c位于接触件610d上方并且与接触件610d电耦合。接触件组620的其它配置或布置均在本发明的范围内。
导电部件组640包括导电部件340a(未示出)、340b(未示出)、340c(未示出)和640d。导电部件640a通过通孔650a电连接至接触件620a，并通过通孔650b电连接至接触件620c。导电部件组640的其它配置或布置均在本发明的范围内。
通孔组650包括通孔350b、350c、650a、650b和650c。通孔组660包括通孔660a。通孔650a位于导电部件640d和接触件620a之间，从而在导电部件640d和接触件620a之间提供电连接。
通孔650b位于导电部件640d和接触件620c之间，并且因此在导电部件640d和接触件620c之间提供电连接。
通孔650c位于电源轨342a和接触件620b之间，从而在电源轨342a和接触件620b之间提供电连接。在一些实施例中，通孔组650中的至少一个通孔在第三方向Z上具有与通孔组650中的至少一个其它通孔相同的高度。
通孔660a位于导电部件640b和栅极604c之间。通孔660a直接耦合至栅极604c。通孔660a在导电部件640b和栅极604c之间提供电连接。在一些实施例中，通孔组660中的至少一个通孔在第三方向Z上具有与通孔组660中的至少一个通孔相同的高度。在一些实施例中，通孔660a直接耦合至栅极604c而没有上面的接触件(例如，层级中的POLY2)，并且因此通孔组660的至少一个通孔的高度(未标记)大于通孔组650中的至少一个通孔在第三方向Z上的高度(未标记)。
在一些实施例中，有源区602b3(例如，PMOS晶体管P4-2的源极)电耦合至电压源VDD。例如，在一些实施例中，有源区602b3电耦合至接触件610c，接触件610c电耦合至接触件620b，接触件620b通过通孔350b电耦合至电源轨342a，并且电源轨342a耦合至电压源VDD。
如图6A至图6C所示，通孔650b(位于VD层级中)直接耦合至定位在MD2层中的接触件620c，并且通孔660a(位于VGT层级中)直接耦合至栅极604c(定位在POLY1层级中)。在一些实施例中，位于VGT层级中的通孔组660的每个通孔直接耦合至POLY1层中的栅极组604的相应栅极，而不使用图12A至图12B的POLY2层中的栅极。在一些实施例中，图3和图9的布局设计300和900可以修改为包括类似于针对通孔组660的通孔660a描述的通孔，并且这些通孔均在本发明的范围内。通孔组650或660的其它配置或布置均在本发明的范围内。
在一些实施例中，接触件组610、绝缘层组614、接触件组620或导电部件组640中的一个或多个可以以类似于导电部件640d、通孔650a接触件620a和绝缘层614a的方式配置，以将有源区组602的一个或多个有源区与集成电路600中的栅极组604的一个或多个栅极电耦合。
在一些实施例中，至少接触件620a被配置为在晶体管(例如，NMOS N4-2)的第一部分(例如，漏极)与晶体管对(例如，PMOS P4-1和PMOS 4-2)的第二部分之间提供电连接。例如，在一些实施例中，有源区602a3对应于NMOS晶体管N4-2的漏极，并且有源区302b1对应于PMOS晶体管P4-1的漏极和PMOS晶体管P4-2的漏极，并且有源区602a3和有源区302b1通过接触件组620的至少接触件620a电耦合在一起。
在一些实施例中，有源区602a3电耦合至接触件610d，接触件610d电耦合至接触件620c，接触件620c电耦合至通孔650b，通孔650b电耦合至导电部件640d，导电部件640d电耦合至通孔650a，通孔650a电耦合至接触件620a，接触件620a电耦合至接触件610a，并且接触件610a电耦合至有源区302b1。
在一些实施例中，通过将绝缘层614a定位在接触件610b上，MD2层中的接触件620a可以定位在绝缘层614a上并且在第二方向Y上延伸以与接触件610a重叠，从而在有源区组602的有源区602a3和302b1之间提供电连接并为集成电路600提供在其它金属化层级(例如，M0、M1等)下方的布线资源。通过在其它金属化层级(例如，M0、M1等)下方提供布线资源可以减少其它金属化层级(例如，M0、M1等)的使用，或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，从而使得集成电路600具有比其它方法更小的面积和标准单元。
集成电路
图7是根据一些实施例的集成电路700的电路图。在一些实施例中，集成电路700是2-2AND OR INVERT(AOI)电路。2-2AOI电路用于说明，包括其它类型的AOI电路的其它类型的电路也均在本发明的范围内。
集成电路700包括耦合至NMOS晶体管N7-1、N7-2、N7-3和N7-4的PMOS晶体管P7-1、P7-2、P7-3和P7-4。
PMOS晶体管P7-1和NMOS晶体管N7-1的栅极端子耦合在一起，并且被配置为输入节点IN1。PMOS晶体管P7-2和NMOS晶体管N7-2的栅极端子耦合在一起，并配置为输入节点IN2。PMOS晶体管P7-3和NMOS晶体管N7-3的栅极端子耦合在一起，并配置为输入节点IN3。PMOS晶体管P7-4和NMOS晶体管N7-4的栅极端子耦合在一起，并且被配置为输入节点IN4。
PMOS晶体管P7-3的源极端子和PMOS晶体管P7-4的源极端子耦合至电压源VDD。NMOS晶体管N7-1的源极端子和NMOS晶体管N7-4的源极端子均耦合至参考电压源VSS。
NMOS晶体管N7-2的源极端子和NMOS晶体管N7-1的漏极端子彼此耦合。NMOS晶体管N7-3的源极端子和NMOS晶体管N7-4的漏极端子彼此耦合。
PMOS晶体管P7-1的源极端子、PMOS晶体管P7-2的源极端子、PMOS晶体管P7-3的漏极端子和PMOS晶体管P7-4的漏极端子彼此耦合。
PMOS晶体管P7-1的漏极端子、PMOS晶体管P7-2的漏极端子、NMOS晶体管N7-2的漏极端子和NMOS晶体管N7-3的漏极端子彼此耦合，并且配置为输出节点OUT2。
集成电路的布局设计
图8是根据一些实施例的集成电路的布局设计800的图。
布局设计800是布局设计500(图5)的变型。
布局设计800可用于制造类似于图7的集成电路700或图9的集成电路900的集成电路。
布局设计800包括有源区布局图案组202、轨布局图案组242、栅极布局图案组804、金属过扩散布局图案组810、绝缘层布局图案组514、金属过扩散布局图案组820、导电部件布局图案组840和通孔布局图案组850。
在一些实施例中，布局设计800包括类似于图5的布局设计500的部分的区801并且因此，为了简洁起见，省略了类似的详细描述，并且为了便于说明，也省略了区801中的一些类似元件的标记。
与图5的布局设计500相比，栅极布局图案组804替换栅极布局图案组504，金属过扩散布局图案组810替换金属过扩散布局图案组510，金属过扩散布局图案组820替换金属过扩散布局图案组520，导电部件布局图案组840替换导电部件布局图案组540，并且通孔布局图案组850替换通孔布局图案组550。
栅极布局图案组804类似于栅极布局图案组504，金属过扩散布局图案组810类似于金属过扩散布局图案组510，金属过扩散布局图案组820类似于金属过扩散布局图案组520，导电部件布局图案组840类似于导电部件布局图案组540，并且通孔布局图案组850类似于通孔布局图案组550并且因此省略了类似的详细描述。
栅极布局图案组804包括栅极布局图案组504和栅极布局图案804e和804f。布局设计800和集成电路900的栅极布局图案组804具有CPP 5。栅极布局图案组804可用于制造集成电路900的相应的栅极组904(图9)。在一些实施例中，栅极布局图案组804的栅极布局图案504d、804e可用于制造集成电路900的栅极组904(图9)的相应栅极904d、904e。
与图5的布局设计500相比，图8的栅极布局图案504d不沿着布局设计800的边缘定位。布局图案804e、804f与栅极布局图案504b或504c类似，并且因此省略了类似的详细描述。栅极布局图案804f沿着布局设计500的边缘定位。在一些实施例中，包括沿着布局设计(例如，布局设计800)的边缘定位的至少原因为，栅极布局图案804f的部件类似于栅极布局图案204c(图2A至图2C)或504d(图5)，并且因此省略了类似的详细描述。
在一些实施例中，栅极布局图案504b可用于制造图7的PMOS晶体管P7-1的栅极端子和NMOS晶体管N7-1的栅极端子，栅极布局图案504c可用于制造图7的PMOS晶体管P7-2的栅极端子和NMOS晶体管N7-2的栅极端子，栅极布局图案504d可用于制造图7的PMOS晶体管P7-3的栅极端子和NMOS晶体管N7-3的栅极端子，栅极布局图案804e可用于制造图7的PMOS晶体管P7-4的栅极端子和NMOS晶体管N7-4的栅极端子。栅极布局图案组804中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
金属过扩散布局图案组810包括金属过扩散布局图案510和金属过扩散布局图案810a、810b、810c和810d。金属过扩散布局图案组810可用于制造集成电路900的相应的接触件组910(图9)。在一些实施例中，金属过扩散布局图案组810的金属过扩散布局图案810a、810b、810c、810d可用于制造集成电路900的接触件组910(图9)中的相应接触件910a、910b、910c、910d。
在一些实施例中，金属过扩散布局图案810a、810b、810c、810d是相应金属过扩散布局图案510a、510b、210b、210d的相对于第二方向上的布局设计800的中心部分的镜像，并且因此省略了类似的详细描述。
在一些实施例中，金属过扩散布局图案组810的每个布局图案具有规则的布局图案。在一些实施例中，金属过扩散布局图案组810的每个布局图案具有彼此相同的面积。
金属过扩散布局图案组810中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
金属过扩散布局图案组820包括至少金属过扩散布局图案220c、520a、520c、820a、820b、820c、820d、820e或820f。
金属过扩散布局图案组820可用于制造集成电路900的相应接触件组920(图9)。
在一些实施例中，金属过扩散布局图案组820的金属过扩散布局图案220c、520a、520c、820a、820b、820c、820d、820e或820f可用于制造集成电路900的接触件组920(图9)的相应接触件320c、620a、620c、920a、920b、920c、920d、920e、920f。
在一些实施例中，金属过扩散布局图案820b、820c中的一个或多个类似于图5的金属过扩散布局图案520c，并且因此省略了类似的详细描述。在一些实施例中，金属过扩散布局图案820a、820d类似于图5的相应金属过扩散布局图案520b、220c，并且因此省略了类似的详细描述。
在一些实施例中，金属过扩散布局图案820a、820c与有源区布局图案202a重叠并且位于相应的金属过扩散布局图案810a、810c上方。在一些实施例中，金属过扩散布局图案820b、820d与有源区布局图案202b重叠并且位于相应的金属过扩散布局图案810b、810d上方。
在一些实施例中，金属过扩散布局图案820a、820d与相应的金属过扩散布局图案810a、810d重叠。
在一些实施例中，金属过扩散布局图案820b、820c的侧面与相应的金属过扩散布局图案810b、810c的相应侧面对准。
金属过扩散布局图案820e、820f替换图5的金属过扩散布局图案520b、220b，并且因此，省略了类似的详细描述。在一些实施例中，金属过扩散布局图案820e、820f的侧面与相应的金属过扩散布局图案510c、210b的相应侧面对准。
金属过扩散布局图案组820中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
在一些实施例中，至少金属过扩散布局图案210b或部分金属过扩散布局图案820f可用于制造图7的PMOS晶体管P7-1的源极端子。在一些实施例中，至少金属过扩散布局图案510a或部分金属过扩散布局图案520a可用于制造图7的PMOS晶体管P7-1的漏极端子或PMOS晶体管P7-2的漏极端子。在一些实施例中，至少金属过扩散布局图案510c或部分金属过扩散布局图案820e可用于制造图7的PMOS晶体管P7-2的源极端子或PMOS晶体管P7-3的漏极端子。在一些实施例中，至少金属过扩散布局图案810a或部分金属过扩散布局图案820a可用于制造图7的PMOS晶体管P7-3的源极端子或PMOS晶体管P7-4的源极端子。在一些实施例中，至少金属过扩散布局图案810c或部分金属过扩散布局图案820c可用于制造图7的PMOS晶体管P7-4的漏极端子。
在一些实施例中，至少金属过扩散布局图案210d或部分金属过扩散布局图案220c可用于制造图7的NMOS晶体管N7-1的源极端子。在一些实施例中，至少金属过扩散布局图案510b或部分金属过扩散布局图案520a可用于制造图7的NMOS晶体管N7-1的漏极端子或NMOS晶体管N7-2的源极端子。在一些实施例中，至少金属过扩散布局图案510d或部分金属过扩散布局图案520c可用于制造图7的NMOS晶体管N7-2的漏极端子或NMOS晶体管N7-3的漏极端子。在一些实施例中，至少金属过扩散布局图案810b或部分金属过扩散布局图案820b可用于制造图7的NMOS晶体管N7-3的源极端子或NMOS晶体管N7-4的漏极端子。在一些实施例中，至少金属过扩散布局图案810d或部分金属过扩散布局图案820d可用于制造图7的NMOS晶体管N7-4的源极端子。
导电部件布局图案组840至少包括导电部件布局图案840a、240b、240c或540d。导电部件布局图案840a替换图2A至图2C和图5的相应导电部件布局图案240a，并且因此省略了类似的详细描述。
导电部件布局图案组840可用于制造集成电路900的相应导电部件组940(图9)。在一些实施例中，导电部件布局图案组840的导电部件布局图案840a、240b、240c、540d可用于制造集成电路900的导电部件组940(图9)的相应导电部件940a、340b(未示出)、340c(未示出)、640d。
导电部件布局图案组840中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
通孔布局图案组850至少包括通孔布局图案250c、550a、550b、850a、850b、850c、850d或850e。
通孔布局图案组850可用于制造集成电路900的相应通孔组950(图9)。在一些实施例中，通孔布局图案组850的通孔布局图案250c、550a、550b、850a、850b、850c、850d或850e可用于制造集成电路900的通孔组950(图9)的相应通孔350c、650a、650b、950a、950b、950c、950d、950e。
通过布局图案850a、850b替换图5的相应通孔布局图案250b、550c，并且因此省略了类似的详细描述。在一些实施例中，通孔布局图案850c、850e类似于图2A和图5的相应通孔布局图案250b、250c，并且因此省略了类似的详细描述。在一些实施例中，通孔布局图案850d类似于图5的相应通孔布局图案550b，并且因此省略了类似的详细描述。
通孔布局图案850a位于导电部件布局图案840a和金属过扩散布局图案820f之间。通孔布局图案850b位于导电部件布局图案840a和金属过扩散布局图案820e之间。通孔布局图案850d位于导电部件布局图案840a和金属过扩散布局图案820c之间。
通孔布局图案850c位于电源轨布局图案242a和金属过扩散布局图案820a之间。通孔布局图案850e位于电源轨布局图案242b和金属过扩散布局图案820d之间。
通孔布局图案组850中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
集成电路
图9是根据一些实施例的集成电路900的图的立体图。
集成电路900是集成电路600(图6A)的变型。例如，在一些实施例中，集成电路900包括与集成电路600的部分组合的区901。例如，在一些实施例中，接触件920e替换图6A的接触件620b，接触件920f替换图6A的接触件320b，通孔950a替换图6A的650b，并且通孔950b替换图6A中的650c，并且因此省略了类似的详细描述。
集成电路900由布局设计800制造。集成电路900是集成电路700的部分的实施例。
包括对准、长度和宽度的结构关系以及集成电路900的配置类似于图8的布局设计800的结构关系和配置，并且为简洁起见，在图9中将不再描述类似的详细描述。
集成电路900包括衬底(未示出)、有源区组902、栅极组904、接触件组910、绝缘层组614、接触件组920、导电部件组940、电源轨组342和通孔组950。然而，为了便于说明，集成电路900未示出栅极组904、接触件组910、接触件组920、导电部件组940、电源轨组342或通孔组950中的构件的至少一个。
与图6A的集成电路600相比，有源区组902替换有源区组602，栅极组904替换栅极组604，接触件组910替换接触件组610，接触件组920替换接触件组620，导电部件组940替换导电部件组640，并且通孔组950替换通孔组650。
有源区组902类似于有源区组602，栅极组904类似于栅极组604，接触件组910类似于接触件组610，接触件组920类似于接触件组620，导电部件组940类似于导电部件组640，并且通孔组950类似于通孔组650，并且因此，省略了类似的详细描述。
栅极组904包括栅极304a(未示出)、304b、604c、904d、904e和904f(未示出)。栅极904d、904e类似于栅极304b，并且因此省略了类似的详细描述。栅极组904的栅极304b对应于图7的PMOS晶体管P7-1的栅极端子和NMOS晶体管N7-1的栅极端子。栅极组904的栅极604c对应于图7的PMOS晶体管P7-2的栅极端子和NMOS晶体管N7-2的栅极端子。栅极组904的栅极904d对应于图7的PMOS晶体管P7-3的栅极端子和NMOS晶体管N7-3的栅极端子。栅极组904的栅极904d对应于图7的PMOS晶体管P7-4的栅极端子和NMOS晶体管N7-4的栅极端子。
有源区组902包括位于衬底内的有源区302a1、302a2、302b1、302b2、602a3、602b3、902a4(未标记)、902b4(未标记)、902a5和902b5(未标记)。
在一些实施例中，有源区302a1对应于NMOS晶体管N7-1的漏极或NMOS晶体管N7-2的源极。在一些实施例中，有源区302b1对应于PMOS晶体管P7-1的漏极或PMOS晶体管P7-2的漏极。在一些实施例中，有源区302a2对应于NMOS晶体管N7-1的源极，并且有源区302b2对应于PMOS晶体管P7-1的源极。在一些实施例中，有源区602a3对应于NMOS晶体管N7-2的漏极或NMOS晶体管N7-3的漏极，并且有源区602b3对应于PMOS晶体管P7-2的源极或PMOS晶体管P7-3的漏极。在一些实施例中，有源区902a4(未标记)对应于NMOS晶体管N7-3的源极或NMOS晶体管N7-4的漏极，并且有源区902b4(未标记)对应于PMOS晶体管P7-3的源极或PMOS晶体管P7-4的源极。在一些实施例中，有源区902a5对应于NMOS晶体管N7-4的源极，并且有源区902b5对应于PMOS晶体管P7-4的漏极。有源区组902中的其它配置或布置均在本发明的范围内
接触件组910包括接触件组610和接触件910a、910b、910c、910d。接触件组910的接触件910a、910b、910c、910d在第二方向Y上延伸，并与有源区组902的相应有源区902b4(未标记)、902a4(未标记)、902b5、902a5重叠。接触件组910的接触件910a、910b、910c、910d电耦合至有源区组902的相应有源区902b4(未标记)、902a4(未标记)、902b5、902a5。接触件组910的其它配置或布置均在本发明的范围内。
接触件组920包括接触件320c、620a、620c、920a、920b、920c、920d、920e和920f。接触件920e替换图6A的接触件620b，并且接触件920f替换图6A的接触件320b，并且因此省略了类似的详细描述。在一些实施例中，至少接触件920a、920b、920c或920d类似于接触件620c，并且因此省略了类似的详细描述。
接触件组920的接触件920a、920b、920c和920d在第二方向Y上延伸。接触件920a与接触件910a重叠并且电耦合。接触件920b位于接触件910b上方并且与接触件910b电耦合。接触件920c位于接触件910c上方并且与接触件910c电耦合。接触件920d与接触件910d重叠并且电耦合。接触件组920的其它配置或布置均在本发明的范围内。
导电部件组940包括导电部件940a、340b(未示出)、340c(未示出)和640d。导电部件940a替换图6A的导电部件640a(未示出)，并且因此省略了类似的详细描述。导电部件940a通过通孔950a电耦合至接触件920f，通过通孔950b电耦合至接触件920e，并通过通孔950d电耦合至接触件920c。在一些实施例中，导电部件940a将有源区302b2、602b3和902b5电耦合在一起。导电部件组940的其它配置或布置均在本发明的范围内。
通孔组950包括通孔350c、650a、650b、950a、950b、950c、950d和950e。
通孔950a替换图6A的通孔650b，并且通孔950b替换图6A的通孔650c，并且因此省略了类似的详细描述。通孔950a位于导电部件940a和接触件920f之间。通孔950b位于导电部件940a和接触件920e之间。通孔950d位于导电部件940a和接触件920c之间。
通孔950c具有与图6A的通孔650c类似的配置，并且因此省略了类似的详细描述。通孔950e具有与图3和图6A的通孔350c类似的配置，并且因此省略了类似的详细描述。通孔950c位于电源轨342a和接触件920a之间，并且因此在电源轨342a和接触件920a之间提供电连接。通孔950e位于电源轨342b和接触件920d之间，并且因此在电源轨342b和接触件920d之间提供电连接。
在一些实施例中，有源区(未标记)902b4(例如，PMOS晶体管P7-3或P7-4的源极)电耦合至电压源VDD。例如，在一些实施例中，有源区902b4(未标记)电耦合至接触件910a，接触件910a电耦合至接触件920a，接触件920a通过通孔950c电耦合至电源轨342a，并且电源轨342a耦合至电压源VDD。
在一些实施例中，有源区902a5(例如，NMOS晶体管N7-4的源极)电耦合至参考电压源VSS。例如，在一些实施例中，有源区902a5电耦合至接触件910d，接触件910d电耦合至接触件920d，接触件920d通过通孔950e电耦合至电源轨342b，并且电源轨342b耦合至参考电压源VSS。
在一些实施例中，有源区302b2(例如，PMOS晶体管P7-1的源极)、有源区602b3(例如，PMOS晶体管P7-2的源极或PMOS晶体管P7-3的漏极)和有源区902b5(例如，PMOS晶体管P7-4的漏极)通过至少导电部件940a彼此电耦合。例如，在一些实施例中，有源区302b2电耦合至接触件310b，接触件310b电耦合至接触件920f，接触件920f电耦合至导电部件940a。在一些实施例中，导电部件940a还通过通孔950b电耦合至接触件920e，接触件920e电耦合至接触件610c，接触件610c电耦合至有源区602b3。在一些实施例中，导电部件940a还通过通孔950d电耦合至接触件920c，接触件920c电耦合至接触件910c，接触件910c电耦合至有源区902b5。
在一些实施例中，通孔组950中的至少一个通孔在第三方向Z上具有与通孔组950中的至少一个其它通孔相同的高度。通孔组950的其它配置或布置均在本发明的范围内。
集成电路900的其它配置或变型均在本发明的范围内。在一些实施例中，接触件组910、绝缘层组614、接触件组920或导电部件组940中的一个或多个可以以类似于导电部件640d、通孔650a、接触件620a和绝缘层614a的方式配置，以用于将有源区组902中的一个或多个有源区与集成电路900中的栅极组904的一个或多个栅极电耦合。
在一些实施例中，通过将绝缘层614a定位在接触件610b上，MD2层中的接触件620a可以定位在绝缘层614a上并且在第二方向Y上延伸以与接触件610a重叠，从而在有源区组902的有源区602a3和302b1之间提供电连接，并且为集成电路900提供在其它金属化层(例如，M0，M1等)下方的布线资源。通过在其它金属化层(例如，M0，M1等)下方提供布线资源。可以减少其它金属化层级(例如，M0、M1等)的使用，或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，从而使得集成电路900具有比其它方法更小的面积和标准单元。
集成电路
图10A是根据一些实施例的集成电路1000A的电路图。
在一些实施例中，集成电路1000A是触发器电路。集成电路1000A被配置为接收至少第一信号D或第二信号SI，并且被配置为输出输出信号Q。在一些实施例中，第一信号D是数据输入信号。在一些实施例中，第二信号SI是扫描输入信号。在一些实施例中，输出信号Q是至少第一信号D或第二信号SI的存储状态。触发器电路用于说明，其它类型的电路均在本发明的范围内。
集成电路1000A包括多路复用器1002、锁存器1004、锁存器1006、输出电路1008、反相器I1、反相器I2和反相器1014。
多路复用器1002包括：第一输入端子，被配置为接收第一信号D；第二输入端子，被配置为接收第二信号SI；以及第三输入端子，被配置为接收选择信号SE或反相选择信号SEB。多路复用器1002的输出端子在节点mx1处耦合至锁存器1004的输入端子。多路复用器1002被配置为将多路复用信号S1输出到锁存器1004。在一些实施例中，多路复用信号S1对应于响应于选择信号SE或反相选择信号SEB的第一信号D或第二信号SI。在一些实施例中，多路复用器1004的第三输入端子耦合至反相器1014以至少接收选择信号SE或反相选择信号SEB。
锁存器1004耦合至多路复用器1002和锁存器1006。锁存器1004的输入端子被配置为从多路复用器1002接收多路复用信号S1。锁存器1004的输出端子在节点mx2处耦合至锁存器1006的输入端子。锁存器1004被配置为通过输出端子将信号S2输出到锁存器1006。在一些实施例中，信号S2是信号S1的锁存版本。在一些实施例中，锁存器1004耦合至反相器I1，并且被配置为接收信号CLKB。在一些实施例中，锁存器1004耦合至反相器I2，并且配置为接收信号CLKBB。
锁存器1006耦合至锁存器1004和输出电路1008。锁存器1006的输入端子被配置为从锁存器1004接收信号S2。锁存器1006的输出端子在节点mx4处耦合至输出电路1008的输入端子。锁存器1006被配置为通过输出端子将信号S3输出到输出电路1008。在一些实施例中，信号S3是信号S1或S2的锁存版本。在一些实施例中，锁存器1006耦合至反相器I1，并且配置为接收信号CLKB。在一些实施例中，锁存器1006耦合至反相器I2，并且配置为接收信号CLKBB。
输出电路1008耦合至锁存器1006。输出电路1008的输入端子被配置为从锁存器1006接收信号S3。输出电路1008的输出端子被配置为输出输出信号Q。在一些实施例中，信号S3是信号S1或S2的锁存版本。
锁存器1004包括传输门TG2、NMOS晶体管N10-1和N10-2以及PMOS晶体管P10-1和P10-2。
传输门TG2耦合在节点mx1和节点mx2之间。传输门TG2被配置为接收信号S1、信号CLKB和信号CLKBB。传输门TG2被配置为将信号S2输出到反相器I3、PMOS晶体管P10-2和NMOS晶体管N10-2。传输门TG2包括耦合在一起的NMOS晶体管(未标记)和PMOS晶体管(未标记)。
PMOS晶体管P10-1的栅极端子和NMOS晶体管N10-1的栅极端子耦合在一起，并进一步耦合至至少节点mx3。
PMOS晶体管P10-1的源极端子耦合至电压源VDD。PMOS晶体管P10-1的漏极端子耦合至PMOS晶体管P10-2的源极端子。
PMOS晶体管P10-2的栅极端子被配置为接收信号CLKB。在一些实施例中，PMOS晶体管P10-2的栅极端子至少耦合至反相器I1的输出端子。PMOS晶体管P10-2的漏极端子和NMOS晶体管N10-2的漏极端子中的每个彼此耦合，并进一步耦合至至少节点mx2。
NMOS晶体管N10-2的栅极端子被配置为接收信号CLKBB。在一些实施例中，NMOS晶体管N10-2的栅极端子至少耦合至反相器I2的输出端子。
NMOS晶体管N10-2的源极端子耦合至NMOS晶体管N10-1的漏极端子。晶体管N10-1的源极端子耦合至参考电压源VSS。
锁存器1006包括反相器I3，传输门TG1、NMOS晶体管N10-3和N10-4以及PMOS晶体管P10-3和P10-4。
反相器I3的输入端子至少耦合至节点mx2，并且被配置为接收信号S2。反相器I3的输出端子至少耦合至节点mx3，并且被配置为将反相信号(未标记)输出到至少PMOS晶体管P10-1的栅极和NMOS晶体管N10-1的栅极。
传输门TG1耦合在节点mx3和节点mx4之间。传输门TG1被配置为接收反相信号(未标记)、信号CLKB和信号CLKBB。传输门TG1被配置为将信号S3输出到反相器I4、PMOS晶体管P10-3和NMOS晶体管N10-3。传输门TG1包括耦合在一起的NMOS晶体管(未标记)和PMOS晶体管(未标记)。
PMOS晶体管P10-4的栅极端子和NMOS晶体管N4的栅极端子耦合在一起，并进一步耦合至至少节点mx5。
PMOS晶体管P10-4的源极端子耦合至电压源VDD。PMOS晶体管P10-4的漏极端子耦合至PMOS晶体管P10-3的源极端子。
PMOS晶体管P10-3的栅极端子被配置为接收信号CLKBB。在一些实施例中，PMOS晶体管P10-3的栅极端子至少耦合至反相器I2的输出端子。PMOS晶体管P10-3的漏极端子和NMOS晶体管N10-3的漏极端子中的每个彼此耦合，并进一步耦合至至少节点mx4。
NMOS晶体管N10-3的栅极端子被配置为接收信号CLKB。在一些实施例中，NMOS晶体管N10-3的栅极端子至少耦合至反相器I1的输出端子。
NMOS晶体管N10-3的源极端子耦合至NMOS晶体管N10-4的漏极端子。晶体管N10-4的源极端子耦合至参考电压源VSS。
输出电路1008包括耦合至反相器I5的反相器I4。
反相器I4的输入端子至少耦合至节点mx4，并且被配置为接收信号S3。反相器I4的输出端子耦合并配置为将反相信号(未标记)输出到反相器I5的至少一个输入端子、PMOS晶体管P10-4的栅极、NMOS晶体管N10-4的栅极或节点mx5。
反相器I5的输入端子至少耦合至节点mx5，并且被配置为从反相器I4接收反相信号。反相器I5的输出端子被配置为输出输出信号Q。
反相器I1的输入端子被配置为接收信号CP。反相器I1的输出端子被配置为将信号CLKB输出到反相器I2的至少一个输入端子。在一些实施例中，反相器I1的输出端至少耦合至PMOS晶体管P10-2的栅极端子、NMOS晶体管N10-3的栅极端子、传输门TG1的PMOS晶体管的栅极端子或传输门TG2的NMOS晶体管的栅极端子。
反相器I2的输入端子被配置为接收信号CLKB，并且反相器I2的输出端子被配置为输出信号CLKBB。在一些实施例中，反相器I2的输出端子耦合并将信号CLKBB输出到至少PMOS晶体管P10-3的栅极端子、NMOS晶体管N10-2的栅极端子、传输门TG2的PMOS晶体管的栅极端子或传输门TG1的NMOS晶体管的栅极端子。
反相器1014的输入端子被配置为接收选择信号SE。在一些实施例中，反相器1014的输入端子耦合至多路复用器1002的第三输入端子。反相器1014的输出端子被配置为输出反相选择信号SEB。在一些实施例中，反相器1014的输出端子耦合至多路复用器1002的第三输入端子。
图10B是根据一些实施例的集成电路1000B的电路图。
在一些实施例中，集成电路1000B是图10A的集成电路1000A的部分的实施例。
例如，集成电路1000B包括来自图10A的锁存器1004、锁存器1006、反相器I1和反相器I2的部分。
集成电路1000B包括来自图10A的传输门TG1和TG2、NMOS晶体管N10-1、N10-2和N10-3、PMOS晶体管P10-1、P10-2和P10-3，以及反相器I1、I2和I3。
传输门TG1包括PMOS晶体管P10-6和NMOS晶体管P10-6。传输门TG2包括PMOS晶体管P10-5和NMOS晶体管P10-5。反相器I1包括PMOS晶体管P10-4和NMOS晶体管P10-4。反相器I2包括PMOS晶体管P10-8和NMOS晶体管P10-8。反相器I3包括PMOS晶体管P10-7和NMOS晶体管P10-7。
集成电路的布局设计
图11A至图11F是根据一些实施例的集成电路的布局设计1100A的图。图11G是根据一些实施例的集成电路的布局设计1100G的图。布局设计1100A或1100G是图10B的集成电路1000B的布局图或图10A的集成电路1000A的部分。
布局设计1100A或1100G可用于制造类似于至少图10B的集成电路1000B或图10A的集成电路1000A的部分集成电路。在一些实施例中，布局设计1100A可用于制造类似于图12A至图12B的集成电路1200的集成电路。在一些实施例中，布局设计1100G可用于制造类似于图12C至图12D的集成电路1200’的集成电路。
图11A是布局设计1100A的图。为了便于说明，图11A中未标记图11B至图11F的一些标记的元件。在一些实施例中，图11A至图11F包括图11A至图11F中未示出的附加元件。图11G是布局设计1100G的图。布局设计1100G是布局设计1100A的变型，并且不包括布局设计1100A的一些元件。为了便于说明，图11G中未标记图11B至图11F的一些标记的元件。在一些实施例中，图11G包括图11G中未示出的附加元件。
图11B至图11F是图11A的布局设计1100A的相应部分1100B至1100F的图，为了便于说明而简化。部分1100B包括布局设计1100A的有源(OD)层级、POLY1层级和MD1层级的图11A的布局设计1100A的一个或多个部件。部分1100C包括布局设计1100A的POLY1层级、MD1层级、POLY2层级和MD2层级之间的图11A的布局设计1100A的一个或多个部件。部分1100D包括布局设计1100A的POLY1层级、POLY2层级、MD2层级、VG层级和VD层级之间的图11A的布局设计1100A的一个或多个部件。部分1100E包括布局设计1100A的POLY1层级、POLY2层级、MD2层级、VG层级、VD层级和M0层级之间的图11A的布局设计1100A的一个或多个部件。部分1100F包括布局设计1100A的POLY1层级、POLY2层级、MD2层级、VG层级、VD层级和M0层级之间的图11A的布局设计1100A的一个或多个部件。
在一些实施例中，布局设计1100A包括类似于图8的布局设计800的部分的区1101a，并且因此，为了简洁起见，省略了类似的详细描述，并且为了便于说明，也省略了区1101a中的一些类似元件的标记。
布局设计1100A在第二方向Y上具有高度H2。在一些实施例中，高度H2与至少布局设计200、500或800(图2A至图2C、图5或图8)的高度H1。在一些实施例中，高度H2等于高度H1的两倍。在一些实施例中，布局设计1100的高度H2被称为双高度标准单元。
布局设计1100A包括有源区布局图案组1102、栅极布局图案组1104、金属过扩散布局图案组1110和1112、绝缘层布局图案组1114和1116、金属过扩散布局图案组1120、栅极布局图案组1122、轨布局图案组1142、导电部件布局图案组1140和1144以及通孔布局图案组1150和1160。
布局设计1100A是布局设计800(图8)的变型。例如，在一些实施例中，布局设计1100A包括与布局设计800中的元件类似的元件，并且因此省略了类似的详细描述。
与图8的布局设计800相比，有源区布局图案组1102替换有源区布局图案组902，栅极布局图案组1104替换栅极组布局局图案804，金属过扩散布局图案组1110替换金属过扩散布局图案组810，绝缘层布局图案组1114替换绝缘层布局图案组514，金属过扩散布局图案组1120替换金属过扩散布局图案组820，导电部件布局图案组1140替换导电部件布局图案组840并且通孔布局图案组1150替换通孔布局图案组850。
有源区布局图案组1102类似于有源区布局图案组902，栅极布局图案组1104或1122类似于栅极布局图案组804，金属过扩散布局图案组1110类似于金属过扩散布局图案组810，绝缘层布局图案组1114或1116类似于绝缘层布局图案组514，金属过扩散布局图案组1120类似于金属过扩散布局图案820，导电部件布局图案组1140类似于导电部件布局图案组840，并且通孔布局图案组1150或1160类似于通孔布局图案组850，并且因此省略了类似的详细描述。
与图8的布局设计800相比，布局设计1100A还包括金属过扩散布局图案组1112、绝缘层布局图案组1116、栅极布局图案组1122、导电部件布局图案组1144以及通孔布局图案组1160。
在一些实施例中，区1101b中的项目类似于区1101a中的相应项目，并且因此省略了类似的详细描述。例如，在一些实施例中，区1101b中的金属过扩散布局图案组1112类似于区1101a中的金属过扩散布局图案组810，并且区1101b中的导电部件布局图案组1144类似于区1101a中的导电部件布局图案组集1140，并且因此省略了类似的详细描述。
有源区布局图案组1102包括有源区布局图案202a、202b、1102a和1102b。有源区布局图案组1102可用于制造集成电路900的相应有源区组1202(图9)。
有源区布局图案组1102的有源区布局图案1102a、1102b类似于有源区布局图案组1102的相应有源区布局图案202a、202b，并且因此省略了类似的详细描述。
在一些实施例中，有源区布局图案组1102的有源区布局图案1102a、1102b可用于制造集成电路1200至1200’的有源区组1202(图12A至图12D)中的相应有源区1202a、1202b。
在一些实施例中，有源区布局图案组1102的有源区布局图案202a可用于制造集成电路1000B(图10B)的区1001a的PMOS晶体管的源极和漏极区，有源区布局图案组1102的有源区布局图案202b可用于制造集成电路1000B(图10B)的区1001a的NMOS晶体管的源极和漏极区，有源区布局图案组1102的有源区布局图案1102b可用于制造集成电路1000B(图10B)的区1001b的NMOS晶体管的源极和漏极区，并且有源区布局图案组1102的有源区布局图案1102a可用于制造集成电路1000B(图10B)的区1001b的PMOS晶体管的源极和漏极区。
栅极布局图案组1104包括栅极布局图案1104a、1104b、1104c、1104d和1104e。布局设计1100A和集成电路1200至1200’的栅极布局图案组1104具有CPP 20。例如，区1001a具有CPP 10并且区1001b具有CPP 10，从而使得布局设计1100A或1100G具有CPP 20。栅极布局图案组1104可用于制造集成电路1200至1200’的相应的栅极组1204(图12A至图12D)。在一些实施例中，栅极布局图案组1104的栅极布局图案1104a、1104b、1104c、1104d、1104e可用于制造集成电路1200至1200’的栅极组1204(图12A至图12D)的相应栅极1204a、1204b、1204c(未标记)、1204d、1204e(未示出)。栅极布局图案1104a、1104b、1104c、1104d、1104e类似于栅极布局图案504b、504c、504d、804e、804f，并且因此省略了类似的详细描述。
在一些实施例中，栅极布局图案1104a包括栅极布局图案1104a1、1104a2和1104a3。在一些实施例中，栅极布局图案1104b包括栅极布局图案1104b1、1104b2和1104b3。在一些实施例中，栅极布局图案1104c包括栅极布局图案1104c1和1104c2。在一些实施例中，栅极布局图案1104d包括栅极布局图案1104d1和1104d2。
在一些实施例中，栅极布局图案组1104的栅极布局图案1104a1、1104a2、1104a3、1104b1、1104b2、1104b3、1104c1、1104c2、1104d1和1104d2可用于制造集成电路1200A至1200D的栅极组1204的相应栅极1204a1、1204a2、1204a3、1204b1、1204b2、1204b3、1204c1、1204c2、1204d1和1204d2。
在一些实施例中，虽然布局设计1100A将栅极布局图案1104a、1104b、1104c、1104d和1104e中的每个示出为具有离散部分，但是栅极布局图案1104a、1104b、1104c、1104d和1104e中的每个在第二方向Y上连续，并且不连续部分表示切割多晶硅布局图案(为简洁起见未示出或描述)，其识别在集成电路1200至1200’(图12A至图12D)的栅极组1204的制造期间去除的栅极组1204的相应栅极部分。
在一些实施例中，栅极布局图案1104a可用于制造图10B的PMOS晶体管P10-5、NMOS晶体管N10-5、NMOS晶体管N10-3和PMOS晶体管P10-3的栅极端子，栅极布局图案1104b可用于制造图10B的PMOS晶体管P10-6、NMOS晶体管P10-6、NMOS晶体管N10-2和PMOS晶体管P10-2的栅极端子，栅极布局图案1104c可用于制造图10B的PMOS晶体管P10-7、NMOS晶体管N10-7、NMOS晶体管N10-1和PMOS晶体管P10-1的栅极端子，栅极布局图案1104d可用于制造图10B的PMOS晶体管P10-4、NMOS晶体管N10-4、PMOS晶体管P10-8和NMOS晶体管N10-8的栅极端子。栅极布局图案组1104中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
金属过扩散布局图案组1110或1112可用于制造集成电路1200至1200’的相应接触件组1210或1212(图12A至图12D)。
金属过扩散布局图案组1110包括金属过扩散布局图案1110a、...、1110i。在一些实施例中，金属过扩散布局图案组1110的金属过扩散布局图案1110a、...、1110i可用于制造集成电路1200至1200’的接触件组1210(图12A至图12D)的相应接触件1210a、...、1210i。
金属过扩散布局图案组1112包括金属过扩散布局图案1112a、...、1112h。
在一些实施例中，金属过扩散布局图案组1112的金属过扩散布局图案1112a、...、1112h可用于制造集成电路1200至1200’的接触件组1212(图12A至图12D)的相应接触件1212a、...、1212h。
在一些实施例中，金属过扩散布局图案1110的至少一个金属过扩散布局图案1110a、...、1110i或金属金属过扩散布局图案组1112的至少一个金属过扩散布局图案1112a、...、1112h类似于图8的金属过扩散布局图案810的至少一个相应金属过扩散布局图案，并且因此省略了类似的详细描述。
与图8相比，金属过扩散布局图案1110a延伸横跨有源区布局图案202a和202b。类似地，金属过扩散布局图案1112b和1112e中的每个延伸跨越有源区布局图案1102a和1102b。
在一些实施例中，金属过扩散布局图案组1110的金属过扩散布局图案1110b、...、1110i具有规则的布局图案。在一些实施例中，金属过扩散布局图案组1112的金属过扩散布局图案1112b、1112c、1112d、1112f、1112g和1112h具有规则的布局图案。
金属过扩散布局图案组1110和1112中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
绝缘层布局图案组1114至少包括绝缘层布局图案1114a、1114b、1114c或1114d。绝缘层布局图案组1114可用于制造集成电路1200至1200’的相应绝缘层组1214(图12A至图12D)。在一些实施例中，绝缘层布局图案组1114的绝缘层布局图案1114a、1114b、1114c、1114d可用于制造集成电路1200至1200’的绝缘层组1214(图12A至图12D)的相应绝缘层1214a、1214b、1214c、1214d。
在一些实施例中，至少绝缘层布局图案1114a、1114b、1114c或1114d是图8的绝缘层布局图案组514的绝缘层布局图案514a的变型，并且因此省略了类似的详细描述。
在一些实施例中，绝缘层布局图案1114a与金属过扩散布局图案1112e和有源区布局图案1102a的部分重叠。在一些实施例中，绝缘层布局图案1114a位于金属过扩散布局图案1120b的部分下方。在一些实施例中，绝缘层布局图案1114a定位在金属过扩散布局图案1120b的部分与金属过扩散布局图案1112e的部分重叠的位置处。
在一些实施例中，绝缘层布局图案1114b与金属过扩散布局图案1110d和1110h和有源区布局图案202a和202b重叠。在一些实施例中，绝缘层布局图案1114b定位在金属过扩散布局图案1120f的部分下方。在一些实施例中，绝缘层布局图案1114b定位在金属过扩散布局图案1120f的部分与金属过扩散布局图案1110d和1110h的部分重叠的位置处。
在一些实施例中，绝缘层布局图案1114c与金属过扩散布局图案1112b和有源区布局图案1102a的部分重叠。在一些实施例中，绝缘层布局图案1114c定位在金属过扩散布局图案1120h的部分下方。在一些实施例中，绝缘层布局图案1114c定位在金属过扩散布局图案1120h的部分与金属过扩散布局图案1112b的部分重叠的位置处。
在一些实施例中，绝缘层布局图案1114d与金属过扩散布局图案1112a、1112f和1110a以及有源区布局图案202a、1202a和1202b重叠。在一些实施例中，绝缘层布局图案1114d定位在金属过扩散布局图案1120i的部分下方。在一些实施例中，绝缘层布局图案1114d定位在金属过扩散布局图案1120i的部分与金属过扩散布局图案1112a、1112f和1110a重叠的位置处。
绝缘层布局图案组1114中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
绝缘层布局图案组1116至少包括绝缘层布局图案1116a或1116b。绝缘层布局图案组1116在第二方向Y上延伸。绝缘层布局图案组1116的布局图案在至少第一方向X或第二个方向Y上与绝缘层布局图案组1116的相邻布局图案分离。
绝缘层布局图案组1116中的至少一个布局图案与栅极布局图案组1104重叠。在一些实施例中，绝缘层布局图案组1116中的至少一个布局图案与栅极布局图案组1104和有源区布局图案组1102重叠。在一些实施例中，绝缘层布局图案组1116中的至少一个布局图案位于栅极布局图案组1104中的至少一个布局图案上方。在一些实施例中，绝缘层布局图案组1116中的至少一个布局图案位于栅极布局图案组1122的至少一个布局图案下方。
在一些实施例中，绝缘层布局图案组1116位于第二布局层级的第一部分和第三布局层级之间。在一些实施例中，第三布局层级对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的POLY2层级。在一些实施例中，绝缘层布局图案组1116位于POLY2层级和POLY1层级之间。在一些实施例中，POLY2层级位于POLY1层级或MD1层级之上。在一些实施例中，绝缘层布局图案组1116位于POLY2部分和POLY1部分之间。
绝缘层布局图案组1116可用于制造集成电路1200至1200’的相应绝缘层组1216(图12A至图12D)。在一些实施例中，绝缘层布局图案组1116的绝缘层布局图案1116a、1116b可用于制造集成电路1200至1200’的绝缘层组1216(图12A至图12D)的相应绝缘层1216a、1216b。
在一些实施例中，即使绝缘层布局图案组1116定位在栅极布局图案组1104上方，并且绝缘层布局图案组1114定位在金属过扩散布局图案组1110上方，绝缘层布局图案组1116中的一个或多个绝缘层布局图案类似于图5、图8或图11C的绝缘层布局图案组514或1114的一个或多个绝缘层布局图案，并且因此省略了类似的详细描述。
在一些实施例中，绝缘层布局图案1116a与栅极布局图案1104b的部分(例如，栅极布局图案1104b2)重叠。在一些实施例中，绝缘层布局图案1116a定位在栅极布局图案1122g的部分下方。在一些实施例中，绝缘层布局图案1116a定位在栅极布局图案1122g的部分与栅极布局图案1104b2重叠的位置处。
在一些实施例中，绝缘层布局图案1116b与栅极布局图案1104a的部分(例如，栅极布局图案1104a2)重叠。在一些实施例中，绝缘层布局图案1116b位于栅极布局图案1122h的部分下方。在一些实施例中，绝缘层布局图案1116b定位在栅极布局图案1122h的部分与栅极布局图案1104a2重叠的位置处。
绝缘层布局图案组1116中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
金属过扩散布局图案组1120包括至少金属过扩散布局图案1120a、1120b、...、1120i或1120j。
金属过扩散布局图案组1120可用于制造集成电路1200至1200’的相应接触件组1220(图12A至图12D)。
在一些实施例中，金属过扩散布局图案组1120位于导电部件布局图案组1140或1144下方。在一些实施例中，金属过扩散布局图案组1120位于金属过扩散布局图案组1110或绝缘层布局图案组1114之上。
在一些实施例中，金属过扩散布局图案组1120的金属过扩散布局图案1120a、1120b、...、1120j可用于制造集成电路1200至1200’的接触件组1220的相应接触件1220a、1220b、...、1220j(图12A至图12D)。图12A至图12B中示出接触件组1220中的接触件1220b、1220i，并且为了便于说明，未示出接触件组1220中的其余接触件。在一些实施例中，金属过扩散布局图案组的金属过扩散布局图案1120b、1120f和1120i或类似于金属过扩散布局图案1120b、1120f和1120i的其它布局图案被称为“MD飞翼布局图案”，因为这些布局图案与MD1层级中的至少一对金属过扩散布局图案重叠或在MD1层级中的至少一对金属过扩散布局图案上方延伸。例如，金属过扩散布局图案1120b与金属过扩散布局图案1110e、1110i和1112e重叠。类似地，金属过扩散布局图案组1120的金属过扩散布局图案1120f与金属过扩散布局图案1110、1110g、1112c和1112g以及绝缘层布局图案1114b重叠。类似地，金属过扩散布局图案组1120的金属过扩散布局图案1120i与金属过扩散布局图案1110a、1112a和1112f重叠。在一些实施例中，金属过扩散布局图案组1120被配置为在区1101a和区1101b之间提供附加布线资源。在一些实施例中，金属过扩散布局图案组1120与布局设计1100A的中心部分(未标记)重叠。在一些实施例中，金属过扩散布局图案1120b和1120i与布局设计1100A的中心部分(未标记)重叠。在一些实施例中，金属过扩散布局图案1120b和1120i在区1101a和区1101b之间延伸。
在一些实施例中，金属过扩散布局图案组1120的一个或多个金属过扩散布局图案类似于图5和图8的金属过扩散布局图案220c、520a、820a、820d，并且因此省略了类似的详细描述。
在一些实施例中，金属过扩散布局图案1120b与有源区布局图案202a、202b和1102a重叠并且与金属过扩散布局图案1110e、1110i和1112e重叠。在一些实施例中，金属过扩散布局图案1120b的部分与绝缘层布局图案1114a重叠。
在一些实施例中，金属过扩散布局图案1120i与有源区布局图案202b、1102b和1102a重叠并且与金属过扩散布局图案1110a、1112a和1112f重叠。在一些实施例中，金属过扩散布局图案1120i的部分与绝缘层布局图案1114d重叠。
在一些实施例中，金属过扩散布局图案1120f与有源区布局图案202a、202b、1102b和1102a重叠，并且与金属过扩散布局图案1110c、1110g、1112c和1112g重叠。在一些实施例中，金属过扩散布局图案1120i的部分与绝缘层布局图案1114b重叠。
在一些实施例中，金属过扩散布局图案1120h与有源区布局图案202a、202b和1102a重叠并且与金属过扩散布局图案1110b、1110f和1112b重叠。在一些实施例中，金属过扩散布局图案1120i的部分与绝缘层布局图案1114c重叠。
在一些实施例中，至少金属过扩散布局图案1110i或部分金属过扩散布局图案1120b可用于制造图10B的PMOS晶体管P10-4的漏极端子。在一些实施例中，至少金属过扩散布局图案1110e或部分金属过扩散布局图案1120b可用于制造图10B的NMOS晶体管N10-4的漏极端子。
在一些实施例中，至少金属过扩散布局图案1110h可用于制造图10B的PMOS晶体管P10-4的源极端子或PMOS晶体管P10-1的源极端子。在一些实施例中，至少金属过扩散布局图案1110d可用于制造图10B的NMOS晶体管N10-4的源极端子或NMOS晶体管N10-1的源极端子。
在一些实施例中，至少金属过扩散布局图案1110g可用于制造图10B的PMOS晶体管P10-2的源极端子或PMOS晶体管P10-1的漏极端子。在一些实施例中，至少金属过扩散布局图案1110c可用于制造图10B的NMOS晶体管N10-2的源极端子或NMOS晶体管N10-1的漏极端子。
在一些实施例中，至少金属过扩散布局图案1110f可用于制造图10B的PMOS晶体管P10-2的漏极端子或PMOS晶体管P10-5的漏极端子。在一些实施例中，至少金属过扩散布局图案1110b可用于制造图10B的NMOS晶体管N10-2的漏极端子或NMOS晶体管N10-5的漏极端子。
在一些实施例中，至少金属过扩散布局图案1110a可用于制造图10B的PMOS晶体管P10-5的源极端子和NMOS晶体管N10-5的源极端子。
在一些实施例中，至少金属过扩散布局图案1112f可用于制造图10B的PMOS晶体管P10-3的源极端子。在一些实施例中，至少金属过扩散布局图案1112a可用于制造图10B的NMOS晶体管N10-3的源极端子。
在一些实施例中，至少金属过扩散布局图案1112b可用于制造图10B的PMOS晶体管P10-6的漏极端子、PMOS晶体管P10-3的漏极端子、NMOS晶体管N10-6的漏极端子或NMOS晶体管N10-3的漏极端子。
在一些实施例中，至少金属过扩散布局图案1112g可用于制造图10B的PMOS晶体管P10-6的源极端子或PMOS晶体管P10-7的源极端子。在一些实施例中，至少金属过扩散布局图案1112c可用于制造图10B的NMOS晶体管N10-6的源极端子或NMOS晶体管N10-7的源极端子。
在一些实施例中，至少金属过扩散布局图案1112h可用于制造图10B的PMOS晶体管P10-8的漏极端子或PMOS晶体管P10-7的漏极端子。在一些实施例中，至少金属过扩散布局图案1112d可用于制造图10B的NMOS晶体管N10-8的漏极端子或NMOS晶体管N10-7的漏极端子。
在一些实施例中，至少金属过扩散布局图案1112e可用于制造图10B的PMOS晶体管P10-8的源极端子和NMOS晶体管N10-8的源极端子。
金属过扩散布局图案组1120中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
栅极布局图案组1122在第二方向Y上延伸。在一些实施例中，栅极布局图案组1122中的至少一个与栅极布局图案组1104、有源区布局图案组1102或绝缘层布局图案组1116的部分重叠。栅极布局图案组1122的布局图案至少在第一方向X或第二方向Y上与栅极布局图案组1122的相邻布局图案分离。
在一些实施例中，栅极布局图案组1122位于至少栅极布局图案组1104或绝缘层布局图案组1116上。栅极布局图案组1122位于第三布局层级上。在一些实施例中，第三布局层级对应于一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的第二多晶硅(POLY2)层级。在一些实施例中，POLY2层级高于POLY1层级或MD1层级。在一些实施例中，第三布局层级在第二布局层级的第一部分(POLY1)或第二布局层级的第二部分(MD1)之上。在一些实施例中，POLY2层级与MD2层级处于相同层级。
在一些实施例中，栅极布局图案组1122位于导电部件布局图案组1140或1144下方。在一些实施例中，栅极布局图案组1122位于栅极布局图案组1104或绝缘层布局图案组1116之上。
栅极布局图案组1122至少包括栅极布局图案1122a、1122b、...、1122i或1122j。
栅极布局图案组1122可用于制造集成电路1200至1200’的相应栅极组1222(图12A至图12D)。
在一些实施例中，栅极布局图案组1122的栅极布局图案1122a、1122b、...、1122j可用于制造集成电路1200至1200’的相应栅极组1222(图12A至图12D)的相应栅极1222a、1222b、...、1222j。
在一些实施例中，栅极布局图案组的栅极布局图案1122g和1122h或类似于栅极布局图案1122g和1122h的其它布局图案被称为“多晶硅飞翼布局图案”，因为这些布局图案至少与栅极布局图案组1104的栅极布局图案的部分和绝缘层布局图案组1116的绝缘层布局图案的部分重叠并且在栅极布局图案组1104的栅极布局图案的部分和绝缘层布局图案组1116的绝缘层布局图案的部分上方延伸。例如，栅极布局图案1122g与绝缘层布局图案1116a和部分栅极布局图案1104b(例如，栅极布局图案1104b1和部分栅极布局图案1104b2)重叠。类似地，栅极布局图案1122h与绝缘层布局图案1116b和部分栅极布局图案1104a(例如，栅极布局图案1104a2和部分栅极布局图案1104a3)重叠。
在一些实施例中，即使栅极布局图案组1122位于栅极布局图案组1104上方，并且金属过扩散布局图案组1120也定位在金属过扩散布局图案组1110上方，栅极布局图案组1122中的一个或多个栅极布局图案类似于图2A、图5、图8或图11A至图11G中的金属过扩散布局图案220、520、820、1120中的一个或多个，并且因此省略了类似的详细描述。
在一些实施例中，栅极布局图案1122g与有源区布局图案202a和202b重叠，并且与导电部件布局图案组1140重叠。在一些实施例中，栅极布局图案1122h与有源区布局图案1102a和1102b重叠，并且与导电部件布局图案组1144重叠。
在一些实施例中，通过将栅极布局图案组1122定位成与栅极布局图案组1104和绝缘层布局图案组1116重叠，栅极布局图案组1122在第二方向上并且在布局设计1100中的上金属化层(例如，M0、M1等)下方提供附加布线资源。通过在上金属化层级(例如，M0，M1等)下方提供布线资源，可以减少上金属化层级(例如，M0、M1等)的使用，或可以将上金属化层级(例如，M0、M1等)用作附加布线资源，从而使得布局设计1100A或1100G具有比其它方法更小的面积和标准单元。
栅极布局图案组1122中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
电源轨布局图案组1142可用于制造集成电路1200至1200’的相应电源轨组1242(图12A至图12D)。电源轨组1242至少包括电源轨布局图案1142a、1142b或1142c。
与图8的布局设计相比，电源轨布局图案1142a、1142b替换图8的电源轨布局图案组242的相应电源轨布局图案242a、242b，并且因此省略了类似的详细描述。类似地，电源轨布局图案1142c类似于图8的电源轨布局图案242的电源轨布局图案242b，并且因此省略了类似的详细描述。
电源轨布局图案1142a在第一方向X上延伸横跨布局设计1100A或1100G的中间部分。电源轨布局图案1142b和1142c沿着布局设计1100A或1100G的相对边缘在第一方向X上延伸。
在一些实施例中，电源轨布局图案组1142的电源轨布局图案1142a、1142b、1142c可用于制造集成电路1200至1200’的电源轨组1242(图12A至图12D)的相应电源轨1242a(未示出)、1242b(未示出)、1242c(未示出)。
电源轨布局图案组1142中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
导电部件布局图案组1140或1144可用于制造集成电路1200至1200’的相应导电部件组1240或1244(图12A至图12D)。
导电部件布局图案组集1140至少包括导电部件布局图案1140a、1140b、1140c或1140d。与图8的布局设计相比，导电部件布局图案1140a、1140b、1140c、1140d替换图8的导电部件布局图案组840的相应导电部件布局图案840a、840b、840c、540d，并且因此省略了类似的详细描述。
在一些实施例中，导电部件布局图案组1140的导电部件布局图案1140a、1140b、1140c、1140d可用于制造集成电路1200至1200’的导电部件组1240(图12A至图12D)的相应导电部件1240a、1240b(未示出)、1240c(未示出)、1240d。
导电部件布局图案组1144至少包括导电部件布局图案1144a、1144b、1144c或1144d。与图8的布局设计相比，导电部件布局图案1144a、1144b、1144c、1144d替换图8的导电部件布局图案组840的相应导电部件布局图案840a、840b、840c、540d，并且因此省略了类似的详细描述。
在一些实施例中，导电部件布局图案组1144的导电部件布局图案1144a、1144b、1144c、1144d可用于制造集成电路1200至1200’的导电部件组1244(图12A至图12D)的相应导电部件1244a、1244b(未示出)、1244c、1244d(未示出)。
导电部件布局图案组1140或1144中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
通孔布局图案组1150至少包括通孔布局图案1150a、...、1150l。在一些实施例中，通孔布局图案组1150定位在VD层级中。在一些实施例中，通孔布局图案组1150的至少一个通孔布局图案定位在VDT层级中。通孔布局图案组1150可用于制造集成电路1200至1200’的相应通孔组1250(图12A至图12D)。在一些实施例中，通孔布局图案组1150位于导电部件布局图案组1140或1144与金属过扩散布局图案组1110或金属过扩散布局图案组1120之间。
在一些实施例中，通孔布局图案组1150的通孔布局图案1150a、...、1150l可用于制造集成电路1200至1200’的通孔组1250(图12A至图12D)的相应通孔1250a、...、1250l。图12A至图12D中示出了通孔组1250的通孔1250a、1250b、1250c、1250j、1250k，并且为了便于说明，未示出通孔组1250中的剩余通孔。
与图8的布局设计800相比，通孔布局图案1150e、1150f替换图8的相应通孔布局图案850c、850e，并且因此省略了类似的详细描述。与图8的布局设计800相比，通孔布局图案1150d类似于图8的通孔布局图案850e，并且因此省略了类似的详细描述。
与图8的布局设计800相比，通孔布局图案1150a、1150b、1150c、1150g、...、1150l至少类似于图8的布局图案850a，并且因此省略了类似的详细描述。
通孔布局图案1150a位于导电部件布局图案1144a和金属过扩散布局图案1120a之间。通孔布局图案1150b位于导电部件布局图案1144c和金属过扩散布局图案1120b之间。通孔布局图案1150c位于导电部件布局图案1140d和金属过扩散布局图案1120b之间。通孔布局图案1150j位于导电部件布局图案1144a和金属过扩散布局图案1120i之间。通孔布局图案1150k位于导电部件布局图案1140a和金属过扩散布局图案1120i之间。为简洁起见，未描述通孔布局图案组1150中的每个剩余通孔布局图案的定位。
通孔布局图案组1150中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
通孔布局图案组1160至少包括通孔布局图案1160a、...、1160j。通孔布局图案组1160可用于制造集成电路1200至1200’的相应通孔组1260(图12A至图12D)。在一些实施例中，通孔布局图案组1160位于导电部件布局图案组1140或1144与栅极布局图案组1104或栅极布局图案组1122之间。
通孔布局图案组1160定位在一个或多个布局设计200、500、800、1100A至1100G(图2A至图2C、图5、图8、图11A至图11G)或集成电路300、600、900、1200至1200’(图3、图6A、图9、图12A至图12D)的通孔过栅极(VG)层级或高通孔过栅极(VGT)处。在一些实施例中，VG层级位于M0层级和POLY2层级之间。在一些实施例中，VGT层级位于M0层级和POLY1层级之间。在一些实施例中，POLY2层级位于POLY1层级或MD1层级之上。在一些实施例中，VGT层级位于第四布局层级和第二布局层级(POLY1)的第一部分之间。在一些实施例中，VG层级在第四布局层级和第三布局层级(POLY2)之间。其它布局层级均在本发明的范围内。
在一些实施例中，通孔布局图案组1160的通孔布局图案1160a、...、1160j可用于制造集成电路1200至1200’的通孔组1260(图12A至图12D)的相应通孔1260a、...、1260j。图12A至图12D中示出了通孔组1260的通孔1260a、1260e、1260f、1260g、1260h、1260i、1260j，并且为了便于说明，未示出通孔组1260中的剩余通孔。
通孔布局图案1160a位于导电部件布局图案1144c和栅极布局图案1122d之间。通孔布局图案1160e位于导电部件布局图案1144a和栅极布局图案1122e之间。通孔布局图案1160f位于导电部件布局图案1140a和栅极布局图案1122f之间。通孔布局图案1160g位于导电部件布局图案1144a和栅极布局图案1122g之间。通孔布局图案1160h位于导电部件布局图案1140a和栅极布局图案1122h之间。通孔布局图案1160i位于导电部件布局图案1144a和栅极布局图案1122i之间。通孔布局图案1160j位于导电部件布局图案1140d和栅极布局图案1122j之间。为简洁起见，未描述通孔布局图案组1160中的每个剩余通孔布局图案的定位。
通孔布局图案组1160中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
图11G是根据一些实施例的集成电路的布局设计1100G的图。
图11G的布局设计1100G是布局设计1100A(图11A至图11F)的变型。与图11A至图11F的布局设计1100A相比，图11G的布局设计1100G至少包括定位在VGT、VDT、VG或VD层级上的通孔布局图案。
与图11A至图11F的布局设计1100A相比，布局设计1100G的金属过扩散布局图案组1120’替换金属过扩散布局图案组1120，布局设计1100G的栅极布局图案组1122’替换栅极布局图案组1122，布局设计1100G的通孔布局图案组1150’替换通孔布局图案组1150，并且通孔布局图案组1160’替换布局设计1100G的通孔布局图案组1160，并且因此省略了类似的详细描述。
与图11A至图11F的金属过扩散布局图案组1120相比，金属过扩散布局图案组1120’不包括金属过扩散布局图案1120a、1120c、1120d、1120e、1120g和1120j。在一些实施例中，金属过扩散布局图案组1120的金属过扩散布局图案1120b、1120f、1120h、1120i可用于制造集成电路1200至1200’的接触件组1220’(图12A至图12D)的相应接触件1220b、1220f、1220h、1220i(图12A至图12D)。金属过扩散布局图案组1120’的其它配置或布置均在本发明的范围内。
与图11A至图11F的栅极布局图案组1122相比，栅极布局图案组1122’不包括栅极布局图案1122a、1122b、1122c、1122d、1122e、1122f、1122i和1122j。在一些实施例中，栅极布局图案组1122’的栅极布局图案1122g、1122h可用于制造集成电路1200至1200’的栅极组1222’(图12A至图12D)的相应栅极1222g、1222h。栅极布局图案组1122’的其它配置或布置均在本发明的范围内。
通孔布局图案组1150’至少包括通孔布局图案1150a’、...、1150k或1150l。与布局设计1100A相比，通孔布局图案1150a’替换了图11A至图11F的通孔布局图案1150a，并且因此省略了类似的详细描述。在一些实施例中，通孔布局图案组1150’的通孔布局图案1150a’、...、11501可用于制造集成电路1200至1200’的通孔组1250’(图12A至图12D)的相应通孔1250a’、...、12501。
通孔布局图案1150a’位于导电部件布局图案1144a和金属过扩散布局图案1112e之间。在一些实施例中，通孔布局图案1150a’定位在VDT层级处。通孔布局图案组1150’的其它配置或布置均在本发明的范围内。
通孔布局图案组1160’至少包括通孔布局图案1160a’、1160b、...、1160e’、1160f’、1160g、1160h、1160i’或1160j’。与布局设计1100A相比，通孔布局图案1160a’、1160e’、1160f’、1160i’、1160j’替换图11A至图11F的相应通孔布局图案1160a、1160e、1160f、1160i、1160j，并且因此省略了类似的详细描述。在一些实施例中，通孔布局图案组1160’的通孔布局图案1160a’、1160b、......、1160e’、1160f’、1160g、1160h、1160i’或1160j’可用于制造集成电路1200至1200’的通孔组1260’(图12A至图12D)的相应通孔1260a’、1260b、......、1260e’、1260f’、1260g、1260h、1260i’或1260j’。
通孔布局图案1160a’位于导电部件布局图案1244c和栅极布局图案1104d2之间。通孔布局图案1160e’位于导电部件布局图案1144a和栅极布局图案1104b3之间。通孔布局图案1160f’位于导电部件布局图案1144c和栅极布局图案1104b2之间。通孔布局图案1160i’位于导电部件布局图案1140a和栅极布局图案1104a2之间。通孔布局图案1160j’位于导电部件布局图案1140d和栅极布局图案1104a1之间。
在一些实施例中，至少通孔布局图案1160a’、1160e’、1160f’、1160i’或1160j’定位在VGT层级处。通孔布局图案组1160’的其它配置或布置均在本发明的范围内。
在一些实施例中，通过使用金属过扩散布局图案组220、520、820、1120和1120’、绝缘布局图案组514、1114或1116或栅极布局图案组1122或1122’中的一个或多个，对于每个布局设计200、500、800、1100A和1100G，附加布线资源提供在第二方向Y上并且位于其它金属化层级(例如，M0、M1等)下方。通过在其它金属化层级(例如，M0、M1等)下方提供布线资源，可以减少其它金属化层级(例如，M0、M1等)的使用或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，从而使得布局设计200、500、800、1100A和1100G具有比其它方法更小的面积和标准单元。
集成电路
图12A至图12B是根据一些实施例的集成电路1200的图的立体图。图12C至图12D是根据一些实施例的集成电路1200’的立体图。
在一些实施例中，图12A至图12B的集成电路1200示出了每个通孔VG或VD在第三方向Z上具有相同的高度的实施例。
图12C至图12D的集成电路1200’是集成电路1200(图12A至图12B)的变型。与图12A至图12B的集成电路1200相比，图12C至图12D的集成电路1200’包括通孔VGT或VDT，其在第三方向Z上具有与通孔VG或VD不同的高度。
图12A至图12B是集成电路1200的相应部分1200A至1200B的示意图，为了便于说明而简化。部分1200A包括有源(OD)层级、MD1层级、POLY1层级、POLY2层级、MD2层级、VG层级、VD层级和M0层级的集成电路1200的一个或多个部件。
部分1200B包括有源(OD)层级、MD1层级、POLY1层级、POLY2层级、MD2层级、VG层级和VD层级的集成电路1200的一个或多个部件。换句话说，为了便于说明，部分1200B未示出M0层级。
集成电路1200是集成电路900(图9)的变型。例如，在一些实施例中，集成电路1200示出了绝缘层1216a、1216b定位在相应栅极1204b2、1204a2和相应栅极1222g、1222h之间，从而使相应栅极1204b2、1204a2与相应栅极1222g、1222h电绝缘的实例。
在一些实施例中，集成电路1200还示出了绝缘层1214a定位在接触件1212e和接触件1220b之间，从而使接触件1212e与接触件1220b电绝缘的实例。在一些实施例中，集成电路1200还示出了绝缘层1214b定位在接触件1210c和1210g与接触件1220f之间，从而使接触件1210c和1210g与接触件1220f电绝缘的实例。在一些实施例中，集成电路1200还示出了绝缘层1214c定位在接触件1212b和接触件1220h之间，从而使接触件1212b与接触件1220h电绝缘的实例。在一些实施例中，集成电路1200还示出了绝缘层1214d定位在接触件1210a、1212a、1212f和接触件1220i之间，从而使接触件1210a、1212a、1212f与接触件1220i电绝缘的实例。
集成电路1200由布局设计1100A制造。集成电路1200是集成电路1000A或集成电路1000B的部分的实施例。集成电路1200’由布局设计1100G制造。集成电路1200’是集成电路1000A或集成电路1000B的部分的实施例。
包括对准、长度和宽度的结构关系以及集成电路1200或1200’的配置类似于图11A至图11G的布局设计1100A或1100G的结构关系和配置，并且为简洁起见，图12A至图12D将不再描述类似的详细描述。
集成电路1200包括衬底(未示出)、有源区组1202、栅极组1204、接触件组1210和1212、绝缘层组1214和1216、接触件组1220、栅极组1222、电源轨组(未示出)、导电部件组1240和1244以及通孔组1250和1260。然而，为了便于说明，集成电路1200未示出栅极组1204、绝缘层组1214和1216、接触件组1220、栅极组1222、电源轨组、导电部件组1240和1244以及通孔组1250和1260中的至少一个构件。类似地，为了便于说明，未标记集成电路1200的有源区组1202或接触件组1210和1212中的至少一个构件。
与图9的集成电路900相比，有源区组1202替换有源区组902，栅极组1204替换栅极组904，接触件组1210或1212替换接触件组1210，绝缘层组1214替换绝缘层组614，接触件组1220替换接触件组920，导电部件组1240或1244替换导电部件组940，并且通孔组1250替换通孔组950。
有源区组1202类似于有源区组902，栅极组1204类似于栅极组904，接触件组1210或1212类似于接触件组1210，绝缘层组1214类似于绝缘层组614，接触件组1220类似于接触件组920，导电部件组1240或1244类似于导电部件组940，并且通孔组1250类似于通孔组950，并且因此省略了类似的详细描述。
在一些实施例中，即使绝缘层组1216定位在栅极组1204上方，并且绝缘层组1214定位在接触件组1210上方，绝缘层组1216中的一个或多个绝缘层类似于图6A、图9或图12A至图12B的绝缘层组614或1214的一个或多个绝缘层，并且因此省略了类似的详细描述。
栅极组1204包括栅极1204a、1204b、1204c、1204d和1204e(未示出)。在一些实施例中，栅极1204a包括栅极1204a1、1204a2和1204a3。在一些实施例中，栅极1204b包括栅极1204b1、1204b2和1204b3。在一些实施例中，栅极1204c包括栅极1204c1和1204c2。在一些实施例中，栅极1204d包括栅极1204d1和1204d2。栅极1204a、1204b、1204c、1204d类似于图9的相应栅极304b、604c、904d、904e，并且因此省略了类似的详细描述。
在一些实施例中，栅极1204a是图10B的PMOS晶体管P10-5、NMOS晶体管N10-5、NMOS晶体管N10-3和PMOS晶体管P10-3的栅极端子，栅极1204b是图10B的PMOS晶体管P10-6、NMOS晶体管P10-6、NMOS晶体管N10-2和PMOS晶体管P10-2的栅极端子，栅极1204c是图10B的PMOS晶体管P10-7、NMOS晶体管N10-7、NMOS晶体管N10-1和PMOS晶体管P10-1的栅极端子，栅极1204d是图10B的PMOS晶体管P10-4、NMOS晶体管N10-4、PMOS晶体管P10-8和NMOS晶体管N10-8的栅极端子。栅极组1204中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
有源区组1202包括有源区1202a1、1202b1、1202a1’、1202b1’、1202a2、1202b2、1202a2’、1202b2’、1202a3、1202b3、1202a3’、1202b3’、1202a4、1202b4、1202a4’、1202b4’、1202a5、1202b5、1202a5’、1202b5’。有源区1202a5、1202b5、1202a5’、1202b5’标记在图12A至图12B中，并且为了便于说明，未标记有源区组1202中的剩余有源区。
在一些实施例中，有源区1202a5是图10B的PMOS晶体管P10-4的漏极，并且有源区1202b5是图10B的NMOS晶体管N10-4的漏极端子。
在一些实施例中，有源区1202a4是图10B的PMOS晶体管P10-4的源极端子或PMOS晶体管P10-1的源极端子。在一些实施例中，有源区1202b4是图10B的NMOS晶体管N10-4的源极端子或NMOS晶体管N10-1的源极端子。
在一些实施例中，有源区1202a3是图10B的PMOS晶体管P10-2的源极端子或PMOS晶体管P10-1的漏极端子。在一些实施例中，有源区1202b3是图10B的NMOS晶体管N10-2的源极端子或NMOS晶体管N10-1的漏极端子。
在一些实施例中，有源区1202a2是图10B的PMOS晶体管P10-2的漏极端或PMOS晶体管P10-5的漏极端子。在一些实施例中，有源区1202b2是图10B的NMOS晶体管N10-2的漏极端子或NMOS晶体管N10-5的漏极端子。
在一些实施例中，有源区1202a1是PMOS晶体管P10-5的源极端子，有源区1202b1是图10B的NMOS晶体管N10-5的源极端子。
在一些实施例中，有源区1202a1’是图10B的PMOS晶体管P10-3的源极端子。在一些实施例中，有源区1202b1’是图10B的NMOS晶体管N10-3的源极端子。
在一些实施例中，有源区1202a2’可用于制造至少PMOS晶体管P10-6的漏极端子或PMOS晶体管P10-3的漏极端子。在一些实施例中，有源区1202b2’是图10B的NMOS晶体管N10-6的漏极端子或NMOS晶体管N10-3的漏极端子。
在一些实施例中，有源区1202a3’是图10B的PMOS晶体管P10-6的源极端子或PMOS晶体管P10-7的源极端子。在一些实施例中，有源区1202b3’是图10B的NMOS晶体管N10-6的源极端子或NMOS晶体管N10-7的源极端子。
在一些实施例中，有源区1202a4’是图10B的PMOS晶体管P10-8的漏极端子或PMOS晶体管P10-7的漏极端子。在一些实施例中，有源区1202b4’是图10B的NMOS晶体管N10-8的漏极端子或NMOS晶体管N10-7的漏极端子。
在一些实施例中，有源区1202a5’是PMOS晶体管P10-8的源极端子，并且有源区1202b5’是图10B的NMOS晶体管N10-8的源极端子。
有源区组1202中的其它配置或布置均在本发明的范围内。
接触件组1210至少包括接触件1210a、...、1210h或1210i。接触件组1212至少包括接触件1212a、...、1212g或1212h。在一些实施例中，接触件组1210的至少一个接触件1210a、...、1210i或接触件组1212的至少一个接触件1212a、...、1212h类似于图9的接触件组910的至少一个相应接触件，并且因此省略了类似的详细描述。
接触件组1210或1212与有源区组1202重叠并电耦合至有源区组1202。接触件1210e、1210i、1212f、1212a与相应的有源区1202a5、1202b5、1202a1’、1202b1’重叠并电耦合至相应的有源区1202a5、1202b5、1202a1’、1202b1’。接触件1212e与有源区1202a5’和1202b5’的每个重叠并电耦合至有源区1202a5’和1202b5’的每个。接触件1210a与有源区1202a1和1202b1的每个重叠并电耦合至有源区1202a1和1202b1的每个。
为简洁起见，未描述剩余接触件相对于有源区组1202的相应有源区的定位或连接，但是与金属过扩散布局图案组1110或1112的相应位置类似。
接触件组1210或1212的其它配置或布置均在本发明的范围内。
绝缘层组1214至少包括绝缘层1214a、1214b、1214c或1214d。绝缘层组1214类似于集成电路600和900的绝缘层组614(图6A至图6B和图9)。绝缘层1214b和1214c未在图12C至图12D中示出，但是为了便于说明，与图12A至图12B的集成电路1200中所示的相应位置类似。
在一些实施例中，至少绝缘层1214a、1214b、1214c或1214d是图5或图8的绝缘层组514的绝缘层514a的变型，并且因此省略了类似的详细描述。
在一些实施例中，绝缘层1214a与接触件1212e和有源区1202a5’的部分重叠。在一些实施例中，绝缘层1214a定位在接触件1220b的部分下方。在一些实施例中，绝缘层1214a定位在接触部分1220b的部分与接触件1212e的部分重叠的位置。
在一些实施例中，绝缘层1214b与接触件1210c和接触件1210g以及有源区1202a3和1202b3的部分重叠。在一些实施例中，绝缘层1214b定位在接触件1220f的部分下方。在一些实施例中，绝缘层1214b定位在接触件1220f的部分与接触件1210c和接触件1210g的部分重叠的位置，从而使接触件1210c和1210g与接触件1220f电绝缘。
在一些实施例中，绝缘层1214c与接触件1212b和有源区1202a2’的部分重叠。在一些实施例中，绝缘层1214c定位在接触件1220h的部分下方。在一些实施例中，绝缘层1214c定位在接触件1220h的部分与接触件1212b的部分重叠的位置，从而使接触件1212b与接触件1220h电绝缘。
在一些实施例中，绝缘层1214d与接触件1212a、1212f和1210a以及有源区布局图案1202b1、1202a1’和1202b1’重叠。在一些实施例中，绝缘层1214d定位在接触件1220i下方。在一些实施例中，绝缘层1214d定位在接触件1220i与接触件1212a、1212f和1210a重叠的位置。
绝缘层布局图案组1214中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
绝缘层组1216至少包括绝缘层1216a或1216b。绝缘层组1216在第二方向Y上延伸。绝缘层组1216位于栅极组1204和栅极组1222之间。绝缘层组1216位于栅极组1204上方，从而使栅极组1204与上面的层(栅极组1222)电绝缘。
在一些实施例中，绝缘层组1216位于栅极组1204的与栅极1204a2或1204b2不同的其它栅极上方，并且绝缘层组1216将相应的一个或多个其它栅极与其它上面的层(例如，栅极组1222)电隔离。
在一些实施例中，即使绝缘层组1216定位在栅极组1204上方，并且绝缘层组1214定位在接触件组1210或1212上方，绝缘层组1216的一个或多个绝缘层类似于图6A、图9或图12A至图12B的绝缘层组614或1214中的一个或多个绝缘层，并且因此省略了类似的详细描述。在一些实施例中，至少绝缘层1216a或1216b是图5或图8的绝缘层组514或绝缘层组1214的变型，并且因此省略了类似的详细描述。
在一些实施例中，绝缘层组1216中的至少一个绝缘层包括一层或多层介电材料。在一些实施例中，介电材料包括SiOCN、SiO2、SiOC等或它们的组合。
在一些实施例中，绝缘层组1216中的至少一个绝缘层在第三方向Z上具有范围在从约0.05TP至约0.15TP的厚度TIL’，其中，厚度TP对应于POLY1层中的栅极组304、604、904、1204(图3、图6A、图9和图12A至图12B)的一个或多个栅极在第三方向Z上的厚度。在一些情况下，如果厚度TIL’小于0.05TP，则绝缘层1216a或1216b可能无法有效地将接触件与相应的栅极电隔离，从而导致电短路。在一些情况下，如果厚度TIL’大于0.15TP，则绝缘层1216a或1216b的面积可以增加集成电路1200的面积或减小栅极组1204中的栅极面积，从而影响良率。
在一些实施例中，绝缘层1216a与栅极1204b的部分(例如，栅极布局图案1204b2)重叠。在一些实施例中，绝缘层1216a定位在栅极1222g的部分下方。在一些实施例中，绝缘层1216a定位在栅极1222g的部分与栅极1204b2重叠的位置，从而将栅极1222g与栅极1204b2电隔离。
在一些实施例中，绝缘层1216b与栅极1204a的部分(例如，栅极1204a2)重叠。在一些实施例中，绝缘层1216b定位在栅极1222h的部分下方。在一些实施例中，绝缘层1216b定位在栅极1222h的部分与栅极1204a2重叠的位置，从而将栅极1222h与栅极1204a2电隔离。
绝缘层布局图案组1216中的图案的其它配置、其它布局层级上的布置或数量均在本发明的范围内。
接触件组1220包括接触件1220a、...、1220i或1220j。在一些实施例中，接触件1220a、...、1220j中的至少一个类似于图9的接触件组920的接触件620a或320c，并且因此省略了类似的详细描述。
在一些实施例中，接触件组的接触件1220b、1220f和1220i或类似于接触件1220b、1220f和1220i的其它接触件被称为“MD飞翼部分”，因为这些接触件与MD1层级中的至少一对接触件重叠或在MD1层级中的至少一对接触件上方延伸。接触件1220b与接触件1210e、1210i和1212e以及绝缘层1214a重叠。接触件1220b与接触件1210e和1210i电耦合。接触件1220b通过绝缘层1214a与接触件1212e电绝缘。
接触件1220i与接触件1210a、1212a和1212f以及绝缘层1214d重叠。接触件1220i通过绝缘层1214d与接触件1210a、1212a和1212f电绝缘。接触件组1220的其余接触件相对于接触件组1210或1212的接触件的定位或连接为了简洁而不进行描述，并且位于与图11A至图11G中的金属过扩散布局图案组1120类似的相应位置。
接触件组1220的其它配置或布置均在本发明的范围内。
栅极组1222包括栅极1222a、...、1222i或1222j。在一些实施例中，栅极1222a、...、1222j中的至少一个类似于图9的接触件组920的接触件620a或320c，并且因此省略了类似的详细描述。
在一些实施例中，栅极组1222中的至少一个栅极或接触件组1220包括一层或多层导电材料。在一些实施例中，导电材料包括钨、钴、钌、铜等或它们的组合。
栅极1222a、1222b、1222c、1222d、1222e、1222f、1222i、1222j位于相应栅极1204d2、1204d1、1204c2、1204c1、1204b3、1204b2、1204a2、1204a1正上方，并且与相应栅极1204d2、1204d1、1204c2、1204c1、1204b3、1204b2、1204a2、1204a1电耦合。
栅极1222h与栅极1204a2和1204a3以及绝缘层1216b重叠。栅极1222h与栅极1204a3电耦合。栅极1222h通过绝缘层1216b与栅极1204a2电绝缘。
栅极1222g与栅极1204b1和1204b2以及绝缘层1216a重叠。栅极1222g与栅极1204b1电耦合。栅极1222g通过绝缘层1216a与栅极1204b2电绝缘。
在一些实施例中，栅极1222g或1222h或类似于栅极1222g或1222h的其它栅极被称为“多晶硅飞翼”部分或栅极部分，因为这些栅极与POLY1层中的栅极组1204的至少部分和绝缘层组1216的绝缘层的部分重叠或在栅极组1204的至少部分和绝缘层组1216的绝缘层的部分上方延伸。例如，栅极1222g与绝缘层1216a和部分栅极1204b(例如，栅极1204b1和部分栅极1204b2)重叠。类似地，栅极1222h与绝缘层1216b和部分栅极1204a(例如，栅极1204a2和部分栅极1204a3)重叠。为了简洁起见，栅极组1222的剩余栅极相对于栅极组1204的栅极的定位或连接没有进行描述，但是位于图11A至图11G的栅极布局图案组1122类似的相应位置。
在一些实施例中，栅极组1222通过与金属接触件组320、620、920和1220(图3、图6A至图6B、图9和图12A至图12B)相同的工艺制造。
在一些实施例中，通过将栅极1222g定位在绝缘层1216a上并且与栅极1204b1和1204b2重叠，栅极1222g由此提供在第二方向Y上延伸并且定位在其它金属化层(例如，M0、M1等)下方的附加布线资源。在一些实施例中，通过将栅极1222h定位在绝缘层1216b上并且与栅极1204a2和1204a3重叠，栅极1222h由此为集成电路1200提供在第二方向Y上延伸并且定位在其它金属化层级(例如，M0、M1等)下方的附加布线资源。
通过在其它金属化层(例如，M0，M1等)下方提供布线资源。可以减少其它金属化层级(例如，M0、M1等)的使用，或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，从而使得集成电路1200具有比其它方法更小的面积和标准单元。
栅极组1222的其它配置或布置均在本发明的范围内。
导电部件组1240至少包括导电部件1240a、1240b(未示出)、1240c(未示出)、1240d。
与集成电路900相比，导电部件1240a、1240d替换图9的相应导电部件940a、640d，并且因此省略了类似的详细描述。
导电部件1240a通过通孔1250k电耦合至接触件1220i，通过通孔1260g电耦合至栅极1222g，并且通过通孔1260i和栅极1222i电耦合至栅极1204a2。
导电部件1240d通过通孔1250c电耦合至接触件1220b，并且通过通孔1260j和栅极1222j电耦合至栅极1204a1。在一些实施例中，导电部件1240d将至少有源区1202a5电耦合至栅极1204a1。
导电部件组1240的其它配置或布置均在本发明的范围内。
导电部件组1244至少包括导电部件1244a、1244b(未示出)、1244c、1244d(未示出)。
与集成电路900相比，至少导电部件1244a或1244c类似于图9的至少导电部件940a或640d，并且因此省略了类似的详细描述。
导电部件1244a通过通孔1250a和接触件1220a电耦合至接触件1212e，通过通孔1250j电耦合至接触件1220i，并且通过通孔1260e和栅极1222e电耦合至栅极1204b3。
导电部件1244c通过通孔1250b电耦合至接触件1220b，通过通孔1260h电耦合至栅极1222h，通过通孔1260a和栅极1222a电耦合至栅极1204d2，并通过通孔1260f和栅极1222f电耦合至栅极1204b。在一些实施例中，导电部件1240d将至少栅极1204b2电耦合至栅极1204d2。
导电部件组1244的其它配置或布置均在本发明的范围内。
通孔组1250至少包括通孔1250a、...、1250k或1250l。与集成电路900相比，通孔1250a、1250b、1250c、1250j、1250k具有与图6A和图9的至少通孔650a、650b或950d类似的配置，并且因此省略了类似的详细描述。
通孔1250a位于导电部件1244a和接触件1220a之间，并且因此在导电部件1244a和接触件1220a之间提供电连接。通孔1250b位于导电部件1244c和接触件1220b之间，并且因此在导电部件1244c和接触件1220b之间提供电连接。通孔1250c位于导电部件1240d和接触件1220b之间，并且因此在导电部件1240d和接触件1220b之间提供电连接。通孔1250j位于导电部件1244a和接触件1220i之间，并且因此在导电部件1244a和接触件1220i之间提供电连接。通孔1250k位于导电部件1240a和接触件1220i之间，并且因此在导电部件1240a和接触件1220i之间提供电连接。通孔组1250的剩余通孔相对于接触件组1210、1212或1220的至少一个接触件或相对于导电部件组1240或1244的至少一个导电部件的定位或连接为简洁起见未进行描述，但是与图11A至图11G的通孔布局图案组1150类似的相应位置。在一些实施例中，通孔组1250中的至少一个通孔在第三方向Z上具有与通孔组1250或通孔组1260中的至少另一通孔相同的高度。
通孔组1260至少包括通孔1260a、...、1260k或1260l。通孔组1260位于导电部件组1240或1244与栅极组1222之间。在一些实施例中，通孔组1260位于导电部件组1240或1244与栅极组1222或栅极组1204(见图12C至图12D)之间。与集成电路900相比，通孔1260a、1260e、1260f、1260g、1260h、1260i、1260j是图6A或图9的至少通孔650a、650b或950d的变型，并且因此省略了类似的详细描述。
通孔1260a位于导电部件1244c和栅极1222a之间，并且因此在导电部件1244c和栅极1204d2之间提供电连接。通孔1260e位于导电部件1244a和栅极1222e之间，并且因此在导电部件1244a和栅极1204b3之间提供电连接。通孔1260f位于导电部件1244c和栅极1222f之间，并且因此在导电部件1244c和栅极1204b2之间提供电连接。通孔1260g位于导电部件1240a和栅极1222g之间，并且因此在导电部件1240a和栅极1222g之间提供电连接。通孔1260h位于导电部件1244c和栅极1222h之间，并且因此在导电部件1244c和栅极1222h之间提供电连接。通孔1260i位于导电部件1240a和栅极1222i之间，并且因此在导电部件1240a和栅极1204a2之间提供电连接。通孔1260j位于导电部件1240d和栅极1222j之间，并且因此在导电部件1240d和栅极1204a1之间提供电连接。通孔组1260的剩余通孔相对于栅极组1204或1222的至少一个栅极或者相对于导电部件组1240或1244的至少一个导电部件的定位或连接为了简洁起见不进行描述，但是位于与图11A至图11G的通孔布局图案组1160类似的相应位置。
在一些实施例中，通孔组1260中的至少一个通孔在第三方向Z上具有与通孔组1260或1250中的至少另一通孔相同的高度。在一些实施例中，通孔组1250的至少一个通孔在第三方向Z上具有与通孔组1260中的至少一个通孔相同的高度。
通孔组1250或1260的其它配置或布置均在本发明的范围内。
在一些实施例中，栅极1204a3、1204b2、1204d2、1204a1和有源区1202a5和1202b5通过至少接触件1220b、导电部件1240d、导电部件1244c或栅极1222h彼此耦合。
例如，在一些实施例中，有源区1202a5电耦合至接触件1210e，接触件1210e电耦合至接触件1220b，接触件1220b电耦合至接触件1210i，并且接触件1210i电耦合至有源区1202b5。
在一些实施例中，对于集成电路1200，接触件1220b通过通孔1250c电耦合至导电部件1240d，导电部件1240d电耦合至栅极1222j，栅极1222j通过通孔1260j电耦合至栅极1204a1。在一些实施例中，接触件1220b通过通孔1250b电耦合至导电部件1244c，但通过绝缘层1214a与接触件1212e电隔离。在一些实施例中，对于集成电路1200，导电部件1244c也电耦合至栅极1222a，栅极1222a通过通孔1260a电耦合至栅极1204d2。在一些实施例中，对于集成电路1200，导电部件1244c也电耦合至栅极1222f，栅极1222f通过通孔1260f电耦合至栅极1204b2。在一些实施例中，导电部件1244c还通过通孔1260h电耦合至栅极1222h，但是通过绝缘层1216b与栅极1204a2电隔离。在一些实施例中，栅极1222h电耦合至栅极1204a3。因此，栅极1204a3、1204b2、1204d2、1204a1和有源区1202a5和1202b5彼此耦合，并且类似于下面在图12C中描述的路径1290。
在一些实施例中，栅极1204b3、1204a2和1204b1以及有源区1202a5’和1202b5’通过至少导电部件1244a、接触件1220i、导电部件1240a或栅极1222g彼此耦合。
例如，对于集成电路1200，在一些实施例中，有源区1202a5’电耦合至接触件1212e，接触件1212e电耦合至有源区1202b5’，通过绝缘层1214a与接触件1220b电隔离。在一些实施例中，对于集成电路1200’，接触件1212e电耦合至接触件1220a，接触件1220a通过通孔1250a电耦合至导电部件1244a，导电部件1244a电耦合至栅极1222e，栅极1222e通过通孔1260e电耦合至栅极1204b3。在一些实施例中，导电部件1244a通过通孔1250j电耦合至接触件1220i，但是通过绝缘层1214d与接触件1212a、1212f和1210a电隔离。在一些实施例中，对于集成电路1200’，接触件1220i还通过通孔1250k电耦合至导电部件1240a，并且导电部件1240a电耦合至栅极1222i，栅极1222i通过通孔1260i电耦合至栅极1204a2。在一些实施例中，导电部件1240a还通过通孔1260g电耦合至栅极1222g，但是通过绝缘层1216a与栅极1204b2电隔离。在一些实施例中，栅极1222g还电耦合至栅极1204b1。因此，栅极1204a2、1204b1、1204b3和有源区1202a5’和1202b5’彼此耦合，并且类似于下面在图12D中描述的路径1292。
图12C至图12D是集成电路1200’的相应部分1200C至1200D的图，为了便于说明而简化。集成电路1200’由布局设计1100G制造。
图12C至图12D的集成电路1200’是集成电路1200(图12A至图12B)的变型。与图12A至图12B的集成电路1200相比，图12C至图12D的集成电路1200’至少包括与至少通孔VG或VD具有不同高度的通孔VGT或VDT。
部分1200C包括有源(OD)层级、MD1层级、POLY1层级、POLY2层级、MD2层级、VG层级、VD层级和M0层级的集成电路1200’的一个或多个部件。在一些实施例中，图12C的部分1200C包括示出了提供给集成电路1200’(例如，集成电路1000A至1000B)的信号CLKB的路径1290。路径1290包括路径1290a和路径1290b。
部分1200D包括有源(OD)层级、MD1层级、POLY1层级、POLY2层级、MD2层级、VG层级和VD层级的集成电路1200’的一个或多个部件。在一些实施例中，图12D的部分1200D示出了提供给集成电路1200(例如，集成电路1000A至1000B)的信号CLKBB的路径1292。
图12C至图12D的集成电路1200’是集成电路1200(图12A至图12B)的变型。与图12A至图12B的集成电路1200相比，集成电路1200’的接触件组1220’替换接触件组1220，栅极组1222’替换集成电路1200’的栅极组1222，集成电路1200’的通孔组1250’替换通孔组1250，并且通孔组1260’替换集成电路1200’的通孔组1260，并且因此省略了类似的详细描述。
与图12A至图12B的接触件组1220相比，接触件组1220’不包括接触件1220a、1220c、1220d、1220e、1220g和1220j。为了便于说明，接触件1220f未在图12C至图12D中示出，并且接触件1200i未在图12D中示出。
与图12A至图12B的栅极组1222相比，栅极组1222’不包括栅极1222a、1222b、1222c、1222d、1222e、1222f、1222i和1222j。为了便于说明，栅极1222g未在图12C中示出。
通孔组1250’至少包括通孔1250a’、...、1250k或1250l。与集成电路1200相比，通孔1250a’替换图12A至图12B的通孔1250a，并且因此省略了类似的详细描述。通孔1250a’位于导电部件1244a和接触件1212e之间，并且因此在导电部件1244a和接触件1212e之间提供电连接。在一些实施例中，通孔1250a’定位在VDT层级。在一些实施例中，通孔1250a’在第三方向Z上的高度大于通孔组1250’或1250中的另一通孔的高度。通孔组1250’的其它配置或布置均在本发明的范围内。例如，在一些实施例中，通孔组1250’的其它通孔具有与通孔1250a’相同的高度。
通孔组1260’至少包括通孔1260a’、1260b、......、1260e’、1260f’、1260g、1260h、1260i’或1260j’。与集成电路1200相比，通孔1260a’、1260e’、1260f’、1260i’、1260j’替换图12A至图12B的相应通孔1260a、1260e、1260f、1260i、1260j，并且因此省略了类似的详细描述。
通孔1260a’位于导电部件1244c和栅极1204d2之间，并且因此在导电部件1244c和栅极1204d2之间提供电连接。通孔1260e’位于导电部件1244a和栅极1204b3之间，并且因此在导电部件1244a和栅极1204b3之间提供电连接。通孔1260f’位于导电部件1244c和栅极1204b2之间，并且因此在导电部件1244c和栅极1204b2之间提供电连接。通孔1260i’位于导电部件1240a和栅极1204a2之间，并且因此在导电部件1240a和栅极1204a2之间提供电连接。通孔1260j’位于导电部件1240d和栅极1204a1之间，并且因此在导电部件1240d和栅极1204a1之间提供电连接。
在一些实施例中，至少通孔1260a’、1260e’、1260f’、1260i’或1260j’定位在VGT层级。在一些实施例中，至少通孔1260a’、1260e’、1260f’、1260i’或1260j’在第三方向Z上与通孔1260a’、1260e’、1260f’、1260i’或1260j’中的另一个具有相同的高度。在一些实施例中，至少通孔1260a’、1260e’、1260f’、1260i’或1260j’在第三方向Z上与通孔1250a’具有相同的高度。在一些实施例中，至少通孔1260a’、1260e’、1260f’、1260i’或1260j’在第三方向Z上的高度大于通孔组1260’或1260中的另一通孔的高度。
通孔组1260’的其它配置或布置均在本发明的范围内。例如，在一些实施例中，通孔组1260’的其它通孔与至少通孔1260a’、1260e’、1260f’、1260i’或1260j’具有相同的高度。
至少集成电路1200A至1200B或布局设计1100A和1100G的其它配置或布置均在本发明的范围内。例如，在一些实施例中，已经通过包括至少接触件组1220或绝缘层组1214描述了集成电路1200A至1200B，但是在一些实施例中，至少省略了接触件组1220或绝缘层组1214。例如，在一些实施例中，已经通过包括至少金属过扩散布局图案组1120或绝缘层布局图案组1114来描述布局设计1100A和1100G，但是在一些实施例中，省略至少金属过扩散布局图案组1120或绝缘层布局图案组1114。
在一些实施例中，图12C的部分1200C示出了提供给集成电路1200’(例如，集成电路1000A至1000B)的信号CLKB的路径1190。路径1190包括路径1190a和路径1190b。在一些实施例中，有源区1202a5(例如，NMOS晶体管N10-4的源极)和有源区1202b5(例如，PMOS晶体管P10-4的源极)和栅极1204a1(例如，NMOS晶体管N10-5)通过路径1190a彼此耦合。例如，在一些实施例中，有源区1202a5(例如，NMOS晶体管N10-4的源极)和有源区1202b5(例如，PMOS晶体管P10-4的源极)、栅极1204d2(例如，NMOS晶体管N10-8和PMOS晶体管P10-8)、栅极1204b2(例如，PMOS晶体管N10-6和PMOS晶体管P10-2)、栅极1204a3(例如，NMOS晶体管N10-3)通过路径1190b彼此耦合。
在一些实施例中，栅极1204a3、1204b2、1204d2、1204a1和有源区1202a5和1202b5通过至少接触件1220b、导电部件1240d、导电部件1244c或栅极1222h彼此耦合。例如，对于集成电路1200’的部分1200C，在一些实施例中，有源区1202a5电耦合至接触件1210e，接触件1210e电耦合至接触件1220b，接触件1220b电耦合至接触件1210i，并且接触件1210i电耦合至有源区1202b5。在一些实施例中，对于集成电路1200’的部分1200C，接触件1220b通过通孔1250c电耦合至导电部件1240d，导电部件1240d通过通孔1260j’电耦合至栅极1204a1。在一些实施例中，对于集成电路1200’的部分1200C，接触件1220b通过通孔1250b电耦合至导电部件1244c，但是通过绝缘层1214a与接触件1212e电隔离。在一些实施例中，对于集成电路1200’的部分1200C，导电部件1244c还通过通孔1260a’电耦合至栅极1204d2。在一些实施例中，对于集成电路1200’的部分1200C，导电部件1244c还通过通孔1260f’电耦合至栅极1204b2。在一些实施例中，对于集成电路1200’的部分1200C，导电部件1244c还通过通孔1260h电耦合至栅极1222h，但是通过绝缘层1216b与栅极1204a2电隔离。在一些实施例中，对于集成电路1200’的部分1200C，栅极1222h电耦合至栅极1204a3。因此，栅极1204a3、1204b2、1204d2、1204a1和有源区1202a5和1202b5彼此耦合，并被配置为通过路径1290接收信号CLKB。
在一些实施例中，图12D的部分1200D示出了提供给集成电路1200’(例如，集成电路1000A至1000B)的信号CLKBB的路径1192。在一些实施例中，有源区1202a5’(例如，NMOS晶体管N10-8的源极)、有源区1202b5’(例如，PMOS晶体管P10-8的源极)、栅极1204b3(例如，NMOS晶体管N10-6)、栅极1204a2(例如，PMOS晶体管P10-5)和栅极1204b1(例如，NMOS晶体管N10-2)通过路径1192彼此耦合。
在一些实施例中，栅极1204b3、1204a2和1204b1以及有源区1202a5’和1202b5’通过至少导电部件1244a、接触件1220i、导电部件1240a或栅极1222g彼此耦合。例如，对于集成电路1200’的部分1200D，在一些实施例中，有源区1202a5’电耦合至接触件1212e，接触件1212e电耦合至有源区1202b5’，通过绝缘层1214a与接触件1220b电隔离。在一些实施例中，对于集成电路1200’的部分1200D，接触件1212e通过通孔1250a’电耦合至导电部件1244a，导电部件1244a通过通孔1260e’电耦合至栅极1204b3。在一些实施例中，对于集成电路1200’的部分1200D，导电部件1244a通过通孔1250j电耦合至接触件1220i，但是通过绝缘层1214d与接触件1212a、1212f和1210a电隔离。在一些实施例中，对于集成电路1200’的部分1200D，接触件1220i还通过通孔1250k电耦合至导电部件1240a，并且导电部件1240a通过通孔1260i’电耦合至栅极1204a2。在一些实施例中，对于集成电路1200’的部分1200D，导电部件1240a还通过通孔1260g电耦合至栅极1222g，但是通过绝缘层1216a与栅极1204b2电隔离。在一些实施例中，对于集成电路1200’的部分1200D，栅极1222g也电耦合至栅极1204b1。因此，栅极1204a2、1204b1、1204b3和有源区1202a5’和1202b5’彼此耦合，并被配置为通过路径1292接收信号CLKBB。
虽然集成电路1200或1200’示出了若干晶体管的栅极、源极和漏极之间的连接，但集成电路1200或1200’的其它配置或变型也在本发明的范围内。例如，在一些实施例中，通过使用与本文提供的描述一致的绝缘层组1214、绝缘层组1216、接触件组1220或栅极组1222中的一个或多个，至少一个晶体管的栅极、源极或漏极可以至少电耦合至至少另一晶体管或相同晶体管的栅极、源极或漏极。
在一些实施例中，通过将栅极1222g定位在绝缘层1216a上并且与栅极1204b1和1204b2重叠，或通过将接触件1220i定位在绝缘层1214d上并且与接触件1210a，1212f和1212a重叠，从而在栅极1204a2、1204b1、1204b3和有源区1202a5’和1202b5’之间提供电连接，并且因此提供在第二方向Y上延伸并定位在集成电路1200或1200’的其它金属化层级(例如，M0、M1等)下方的附加布线资源。
在一些实施例中，通过将栅极1222h定位在绝缘层1216b上并且与栅极1204a2和1204a3重叠，或通过将接触件1220b定位在绝缘层1214a上并且与接触件1210e、1210i和1212e重叠，从而在栅极1204a3、1204b2、1204d2、1204a1和1204a5以及有源区1202a5和1202b5之间提供电连接，从而提供在第二方向Y上延伸并定位在集成电路1200或1200’的其它金属化层级(例如，M0、M1等)下方的附加布线资源。
通过在其它金属化层级(例如，M0、M1等)下方提供布线资源，可以减少其它金属化层级(例如，M0、M1等)的使用或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，使得集成电路1200或1200’具有比其它方法更小的面积和标准单元。
在一些实施例中，通过使用金属过扩散布局图案组220、520、820、1120和1120’、绝缘布局图案组514、1114或1116或栅极布局图案组1122或1122’中的一个或多个，对于每个布局设计200、500、800、1100A和1100G，提供在第二方向Y并且定位在其它金属化层级(例如，M0、M1等)下方的附加布线资源。通过在其它金属化层级(例如，M0、M1等)下方提供布线资源，可以减少其它金属化层级(例如，M0、M1等)的使用或可以将其它金属化层级(例如，M0、M1等)用作附加布线资源，使得布局设计200、500、800、1100A和1100G具有较小的面积，从而产生具有比其它方法更小的面积的标准单元。
图13是根据一些实施例的形成或制造集成电路的方法1300的流程图。应当理解，可以在图13中描绘的方法1300之前、期间和/或之后实施额外的操作，并且此处仅简要描述一些其它操作。在一些实施例中，方法1300可用于形成集成电路，诸如集成电路100(图1)、300(图3)、400(图4)、600(图6A至图6B)、700(图7)、900(图9)、1000A至1000B(图10A至图10B)或1200至1200’(图12A至图12D)。在一些实施例中，方法1300可用于形成具有与布局设计200(图2A至图2C)、500(图5)、800(图8)、1100A(图11A至图11F)或1100G(图11G)中的一个或多个类似的结构关系的集成电路。
在方法1300的操作1302中，生成集成电路的布局设计。操作1302由处理器件(例如，处理器1502(图15))实施，处理器件被配置为执行用于生成布局设计的指令。在一些实施例中，方法1300的布局设计包括布局设计200、500、800或1100A至1100G中的一个或多个。在一些实施例中，本申请的布局设计是图形数据库系统(GDSII)文件格式。
在方法1300的操作1304中，基于布局设计制造集成电路。在一些实施例中，方法1300的操作1304包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造集成电路。
图14是根据一些实施例的生成集成电路的布局设计的方法1400的流程图。应当理解，应当理解，可以在图14中描绘的方法1400之前、期间和/或之后实施额外的操作，并且此处仅简要描述一些其它工艺。在一些实施例中，方法1400是方法1300的操作1302的实施例。在一些实施例中，方法1400可用于生成集成电路(例如，集成电路100、300、400、600、700、900、1000A至1000B或1200至1200’)的布局设计200、500、800、1100A或1100G的一个或多个布局图案。
在方法1400的操作1402中，生成有源区布局图案组或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的有源区布局图案组包括有源区布局图案组202或1102的一个或多个布局图案的至少部分。
在一些实施例中，操作1402包括生成或放置对应于制造集成电路的第一有源区的第一有源区布局图案，以及生成或放置对应于制造集成电路的第二有源区的第二有源区布局图。在一些实施例中，操作1402的第一有源区布局图案或第二有源区布局图案包括有源区布局图案组202或1102中的一个或多个布局图案的至少部分。在一些实施例中，操作1402的第一有源区或第二有源区包括有源区组302、602、902或1202中的一个或多个有源区的至少部分。
在方法1400的操作1404中，生成第栅极布局图案组或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的第栅极布局图案组包括栅极布局图案组204、504、804、1104或1122的一个或多个布局图案的至少部分。
在一些实施例中，操作1404包括至少生成或放置对应于制造第一栅极的第一栅极布局图案或生成或放置对应于制造第二栅极的第二栅极布局图案。在一些实施例中，操作1404的第一栅极布局图案或第二栅极布局图案包括栅极布局图案组204、504、804、1104或1122的一个或多个布局图案的至少部分。在一些实施例中，操作1404的第一栅极或第二栅极包括栅极组304、604、904、1204或1222中的一个或多个栅极的至少部分。
在方法1400的操作1406中，生成第一组接触件布局图案或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的第一组接触件布局图案包括金属过扩散布局图案组210、510、810、1110或1112或金属过扩散布局图案组220、520、820或1120的一个或多个布局图案的至少部分。
在一些实施例中，操作1406包括至少生成或放置对应于制造第一接触件的第一接触件布局图案或生成或放置对应于制造第二接触件的第二接触件布局图案。在一些实施例中，操作1406的第一接触件布局图案或第二接触件布局图案包括金属过扩散布局图案组210、510、810、1110或1112或金属过扩散金属图案组220、520、820或1120的一个或多个布局图案的至少部分。在一些实施例中，操作1406的第一接触件或第二接触件包括接触件组310、610、910、1210或1212或接触件组320、620、920或1220中的一个或多个接触件的至少部分。
在方法1400的操作1408中，生成第绝缘层布局图案组或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的第绝缘层布局图案组包括绝缘层布局图案组514、814、1114或1116中的一个或多个布局图案的至少部分。
在一些实施例中，操作1408包括生成或放置对应于制造第一绝缘层的第一绝缘层布局图案。在一些实施例中，操作1408的第一绝缘层布局图案包括绝缘层布局图案组514、814、1114或1116中的一个或多个布局图案的至少部分。在一些实施例中，操作1408的第一绝缘层包括绝缘层组614、914、1214或1216中的一个或多个绝缘层的至少部分。
在方法1400的操作1410中，生成第二组接触件布局图案或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的第二组接触件布局图案包括金属过扩散布局图案组220、520、820、1120或1120’或金属过扩散布局图案组210、510、810、1110或1112的一个或多个布局图案的至少部分。
在一些实施例中，操作1410包括至少生成或放置对应于制造第三接触件的第三接触件布局图案或生成或放置对应于制造第四接触件的第四接触件布局图案。在一些实施例中，操作1410的第三或第四接触件布局图案包括金属过扩散布局图案组220、520、820、1120或1120’或金属过扩散布局图案组210、510、810、1110或1112的一个或多个布局图案的至少部分。在一些实施例中，操作1410的第三或第四接触件包括接触件组320、620、920、1220或1220’或接触件组310、610、910、1210或1212的一个或多个接触件的至少部分。
在方法1400的操作1412中，在布局设计200、500、800、1100A或1100G上生成或放置第二组绝缘层布局图案。在一些实施例中，方法1400的第二组绝缘层布局图案包括绝缘层布局图案组514、814、1114或1116的一个或多个布局图案的至少部分。
在一些实施例中，操作1412包括生成或放置对应于制造第二绝缘层的第二绝缘层布局图案。在一些实施例中，操作1412的第二绝缘层布局图案包括绝缘层布局图案组514、814、1114或1116中的一个或多个布局图案的至少部分。在一些实施例中，操作1412的第二绝缘层包括绝缘层组614、914、1214或1216的一个或多个绝缘层的至少部分。
在方法1400的操作1414中，生成第二组栅极布局图案或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的第二组栅极布局图案包括栅极布局图案组1122或1122’或栅极布局图案组204、504、804或1104中的一个或多个布局图案的至少部分。
在一些实施例中，操作1414包括至少生成或放置对应于制造第三栅极的第三栅极布局图案或生成或放置对应于制造第四栅极的第四栅极布局图案。在一些实施例中，操作1414的第三栅极布局图案或第四栅极布局图案包括栅极布局图案组1122或1122’或栅极布局图案组204、504、804的一个或多个布局图案的至少部分。在一些实施例中，操作1414的第三栅极或第四栅极包括栅极组1222或1222’或栅极组304、604、904或1204中的一个或多个栅极的至少部分。
在方法1400的操作1416中，在布局设计200、500、800、1100A或1100G上生成或放置第导电部件布局图案组。在一些实施例中，方法1400的第导电部件布局图案组包括导电部件布局图案组240、540、840、1140或1144或电源轨布局图案组242中的一个或多个布局图案的至少部分。
在一些实施例中，操作1416包括生成或放置对应于制造第一导电结构的第一导电结构布局图案。在一些实施例中，操作1416的第一导电结构布局图案包括导电结构布局图案组240、540、840、1140或1144或电源轨布局图案组242的一个或多个布局图案的至少部分。在一些实施例中，操作1416的第一导电结构包括导电结构组340、640、940、1240或1244或电源轨组342中的一个或多个导电结构的至少部分。
在方法1400的操作1418中，生成通孔布局图案组或将其放置在布局设计200、500、800、1100A或1100G上。在一些实施例中，方法1400的通孔布局图案组包括通孔布局图案组250、550、850、1150、1150’、1160或1160’中的一个或多个布局图案的至少部分。
在一些实施例中，操作1418包括生成或放置对应于第一通孔的通孔布局图案或生成或放置对应于第二通孔的第二通孔布局图案。在一些实施例中，操作1418的第一或第二通孔布局图案包括通孔布局图案组250、550、560、850、1150、1150’、1160或1160’中的一个或多个布局图案的至少部分。在一些实施例中，操作1418的第一或第二通孔包括通孔组350、650、660、950、1250、1250’、1260或1260’中的一个或多个通孔的至少部分。
在一些实施例中，不实施操作1402、1404、1406、1408、1410、1412、1414、1416或1418中的一个或多个。方法1300至1400的一个或多个操作由工艺器件实施，该工艺器件被配置为执行用于制造集成电路的指令，诸如集成电路100、300、400、600、700、900、1000A至1000B、1200或1200’。在一些实施例中，使用与方法1300至1400的不同的一个或多个操作中使用的工艺器件相同的工艺器件来实施方法1300至1400的一个或多个操作。在一些实施例中，使用不同的工艺器件来实施方法1300至1400的一个或多个操作，以用于实施方法1300至1400的不同的一个或多个操作。
图15是根据一些实施例的用于设计和制造IC布局设计的系统1500的示意图。在一些实施例中，系统1500生成或放置本文描述的一个或多个IC布局设计。在一些实施例中，系统1500基于本文描述的一个或多个IC布局设计制造一个或多个IC。系统1500包括硬件处理器1502和非暂时性计算机可读存储介质1504，存储介质1504编码有，即存储计算机程序代码1506，即，一组可执行指令。计算机可读存储介质1504被配置用于与制造机器接口以生产集成电路。处理器1502经由总线1508电耦合至计算机可读存储介质1504。处理器1502还通过总线1508电耦合至I/O接口1510。网络接口1512还经由总线1508电连接至处理器1502。网络接口1512连接至网络1514，使得处理器1502和计算机可读存储介质1504能够经由网络1514连接至外部元件。处理器1502被配置为执行编码在计算机可读存储介质1504中的计算机程序代码1506，以使系统1500可用于执行方法1300或1400所描述的操作的部分或全部。
在一些实施例中，处理器1502是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1504是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1504包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘，以及/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1504包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质1504存储计算机程序代码1506，其被配置为使系统1500实施方法1300或1400。在一些实施例中，存储介质1504还存储对于实施方法1300或1400所需要的信息以及在方法1300或1400的实施期间产生的信息，例如布局设计1516和用户界面1518和制造单元1520，和/或实施方法1300或1400的操作的一组执行指令。在一些实施例中，布局设计1516包括布局设计200、500、800、1100A或1100G的一个或多个布局图案。
在一些实施例中，存储介质1504存储用于与制造机器接口的指令(例如，计算机程序代码1506)。指令(例如，计算机程序代码1506)使处理器1502能够生成制造机器可读的制造指令，以在制造过程期间有效地实现方法1300或1400。
EDA系统1500包括I/O接口1510。I/O接口1510耦合至外部电路。在一些实施例中，I/O接口1510包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏、和/或光标方向键，以用于将信息和命令传送到处理器1502。
EDA系统1500还包括耦合至处理器1502的网络接口1512。网络接口1512允许系统1500与网络1514通信，其中，一个或多个其它计算机系统连接至网络1514。网络接口1512包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-13154。在一些实施例中，在两个或更多个系统1500中实现方法1300或1400，并且通过网络1514在不同系统1500之间交换诸如布局设计、用户界面和制造单元的信息。
系统1500被配置为通过I/O接口1510或网络接口1512接收与布局设计有关的信息。该信息通过总线1508传送到处理器1502，以确定用于产生IC(例如，集成电路100、300、400、600、700、1500、1000A至1000B或1200至1200’)的布局设计。然后将布局设计存储在计算机可读介质1504中作为布局设计1516。系统1500被配置为通过I/O接口1510或网络接口1512接收与用户界面有关的信息。该信息作为用户界面1512存储在计算机可读介质1504中。系统1500被配置为通过I/O接口1510或网络接口1512接收与制造单元有关的信息。该信息作为制造单元1520存储在计算机可读介质1504中。在一些实施例中，制造单元1520包括系统1500使用的制造信息。
在一些实施例中，方法1300或1400实现为用于由处理器执行的独立软件应用程序。在一些实施例中，方法1300或1400实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，方法1300或1400实现为软件应用程序的插件。在一些实施例中，方法1300或1400实现为作为EDA工具的一部分的软件应用程序。在一些实施例中，方法1300或1400实现为EDA工具使用的软件应用程序。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可用的
Figure GDA0003436326720000761
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成布局设计。在一些实施例中，基于创建的网表(基于原理图设计)生成布局设计。在一些实施例中，方法1300或1400由制造器件实施，以使用基于由系统1500生成的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，系统1500是制造器件以使用基于本发明的一个或多个布局设计制造的一组掩模制造集成电路。在一些实施例中，图15的系统1500生成的IC的布局设计比其它方法小。在一些实施例中，图15的系统1500生成IC(例如，集成电路100、300、400、600、700、900、1000A至1000B或1200至1200’)的布局设计，其占据的面积小于其它方法。
图16是根据本发明的至少一个实施例的集成电路(IC)制造系统1600以及与其相关的IC制造流程的框图。
在图16中，IC制造系统1600包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1620、掩模室1630和IC制造者/制造商(“制造厂”)1640，或者与制造IC器件1660有关的服务。系统1600中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1620、掩模室1630、和IC制造厂1640中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1620、掩模室1630、和IC制造厂1640中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1620生成IC设计布局1622。IC设计布局1622包括为IC器件1660设计的各种几何图案。几何图案对应于构成要制造的IC器件1660的各种组件的金属、氧化物或半导体层的图案。各层结合形成各种IC部件。例如，IC设计布局1622的部分包括形成在半导体衬底中(例如硅晶圆)的各种IC部件，例如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各种材料层。设计室1620实现适当的设计过程以形成IC设计布局1622。设计过程包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局1622呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1622。
掩模室1630包括数据准备1632和掩模制造1634。掩模室1630使用IC设计布局1622来制造一个或多个掩模，以用于根据IC设计布局1622制造IC器件1660的各个层。掩模室1630执行掩模数据准备1632，其中IC设计布局1622被转换为代表性数据文件(“RDF”)。掩模数据准备1632向掩模制造1634提供RDF。掩模制造1634包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。掩模数据准备1632操纵设计布局以符合掩模写入器的特定特性和/或IC制造1640的要求。在图16中，掩模数据准备1632和掩模制造1634被示为单独的元件。在一些实施例中，掩模数据准备1632和掩模制造1634可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1632包括光学邻近校正(OPC)，其使用光刻增强技术来补偿例如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局1622。在一些实施例中，掩模数据准备1632包括进一步的分辨率增强技术(RET)，例如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或其组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据制备1632包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图1622，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1634期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据制备1632包括光刻工艺检查(LPC)，其模拟将由IC制造厂1640实施的处理以制造IC器件1660。LPC基于IC设计布局1622模拟该处理以创建诸如IC器件1660的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局1622。
应当理解，为了简明，已经简化了掩模数据制备1632的上述描述。在一些实施例中，数据制备1632包括诸如逻辑操作(LOP)的附加特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据制备1632期间应用于IC设计布局1622的工艺。
在掩模数据制备1632之后并且在掩模制造1634期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或掩模版)上形成图案。可以采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1634所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其它合适的工艺中。
IC制造厂1640是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂1640是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂1640使用由掩模室1630制造的掩模(或多个掩模)来制造IC器件1660。因此，IC制造厂1640至少间接地使用IC设计布局图1622来制造IC器件1660。在一些实施例中，使用掩模(或多个掩模)由IC制造厂1640制造半导体晶圆1652以形成IC器件1660。半导体晶圆1652包括具有形成在其上的材料层的硅衬底或其它适当的衬底。半导体晶圆1652还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
系统1600被示为具有设计室1620、掩模屋1630或IC制造厂1640作为单独的组件或实体。然而，应当理解，设计室1620、掩模室1630或IC制造厂1640中的一个或多个是相同组件或实体的一部分。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图16的系统1600)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年16月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
本说明书的一个方面涉及集成电路。在一些实施例中，集成电路包括：第一有源区，位于衬底中，在第一方向上延伸，并且位于第一层级上；第二有源区，位于衬底中，在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一有源区分离；第一接触件，耦合至第一有源区，在第二方向上延伸，位于与第一层级不同的第二层级上，并与第一有源区重叠；第二接触件，耦合至第二有源区，在第二方向上延伸，位于第二层级上，与第二有源区重叠，并且至少在第二方向上与第一接触件分离；以及第三接触件，在第二方向上延伸，与第一接触件和第二接触件重叠，位于与第一层级和第二层级不同的第三层级上，并且耦合至第一有源区和第一接触件。
在一些实施例中，第三接触件进一步耦合至第二接触件和第二有源区。
在一些实施例中，集成电路是反相器电路的一部分。
在一些实施例中，集成电路还包括：第一导电结构，在第一方向上延伸，位于与第一层级、第二层级和第三层级不同的第四层级上，并与第二接触件和第三接触件重叠；第一通孔，位于第三接触件和第一导电结构之间，并且第一通孔将第三接触件耦合至第一导电结构；以及绝缘层，在第二方向上延伸，并位于第二接触件和第三接触件之间。
在一些实施例中，集成电路还包括：第三有源区，位于衬底中，在第一方向上延伸，位于第一层级上，并在第一方向上与第二有源区分离；第一栅极，在第二方向上延伸，位于第三有源区和第二有源区之间，并且位于第二层级上；第四接触件，耦合至第三有源区，在第二方向上延伸，位于第二层级上，与第三有源区重叠，并在第一方向上与第二接触件分离；第五接触件，在第二方向上延伸，位于第四接触件上方，位于第三层级上，并且耦合至第三有源区；以及第二通孔，位于第五接触件和第一导电结构之间，并且第二通孔将第五接触件耦合至第一导电结构。
在一些实施例中，集成电路是NAND逻辑门电路的一部分。
在一些实施例中，第四层级是集成电路的金属零(M0)层。
在一些实施例中，集成电路还包括：第四有源区，位于衬底中，在第一方向上延伸，位于第一层级上，在第一方向与第一有源区分离，并在第二方向上与第三有源区分离；第六接触件，耦合至第四有源区，在第二方向上延伸，位于第二层级上，与第四有源区重叠，并在第一方向上与第一接触件分离；第七接触件，在第二方向上延伸，位于第六接触件上方，位于第三层级上，并耦合至第四有源区；第二导电结构，在第一方向上延伸，位于第四层级上，并与第六接触件和第七接触件重叠；以及第三通孔，位于第七接触件和第二导电结构之间，并且第三通孔将第七接触件耦合至第二导电结构。
在一些实施例中，集成电路还包括：第五有源区，位于衬底中，在第一方向上延伸，位于第一层级上，在第一方向上与第一有源区分离；第二栅极，在第二方向上延伸，位于第一有源区和第五有源区之间，并且位于第二层级上；第八接触件，耦合至第五有源区，在第二方向上延伸，位于第二层级上，与第五有源区重叠，并在第一方向上与第一接触件分离；第九接触件，在第二方向上延伸，位于第八接触件上方，位于第三层级上，并耦合至第五有源区；以及第四通孔，位于第九接触件和第二导电结构之间，并且第四通孔将第九接触件耦合至第二导电结构。
在一些实施例中，集成电路是AND OR INVERTER逻辑电路的一部分。
本发明的另一方面涉及一种集成电路，包括：第一栅极，在第二方向上延伸，位于第一层级上；第二栅极，在第二方向上延伸，位于第一层级上，并且在第二方向上与第一栅极分离；第一栅极部分，在第二方向上延伸，与第一栅极和第二栅极重叠，位于与第一层级不同的第二层级上，并且至少与第一栅极耦合；以及第一绝缘层，在第二方向上延伸，与第一栅极部分和第二栅极重叠，并位于第二栅极和第一栅极部分之间。
在一些实施例中，集成电路还包括：第三栅极，在第二方向上延伸，位于第一层级上，并在第一方向上与第二栅极分离；第一导电结构，在第一方向上延伸，位于与第一层级和第二层级不同的第三层级上，并与第三栅极和部分第一栅极重叠；第一通孔，位于部分第一栅极和第一导电结构之间，并且第一通孔将部分第一栅极耦合至第一导电结构；以及第二通孔，位于第三栅极和第一导电结构之间，并且第二通孔将第三栅极耦合至第一导电结构。
在一些实施例中，集成电路还包括：第一有源区，位于衬底中，在第一方向上延伸，位于与第一层级、第二层级和第三层级不同的第四层级上；第二有源区，位于衬底中，在第一方向上延伸，位于第四层级上，并且在第二方向上与第一有源区分离；第一接触件，耦合至第一有源区和第二有源区，在第二方向上延伸，位于第一层级上，并且与第一有源区和第二有源区重叠，并且在第一方向上与第三栅极分离；以及第二接触件，在第二方向上延伸，并且与第一接触件的至少部分重叠，位于第二层级上。
在一些实施例中，集成电路还包括：第二绝缘层，在第二方向上延伸，并且位于第二接触件和第一接触件的部分之间；以及第三通孔，位于第二接触件与第一导电结构之间，并且第三通孔将第二接触件耦合至第一导电结构。
在一些实施例中，集成电路还包括：第三有源区，位于衬底中，在第一方向上延伸，位于第四层级上，并在第二方向上与第一有源区和第二有源区分离；第四有源区，位于衬底中，在第一方向上延伸，位于第四层级上，并在第二方向上与第三有源区分离；第三接触件，耦合至第三有源区，在第二方向上延伸，位于第一层级上，并且与第三有源区重叠，并在第二方向上与第一接触件分离；以及第四接触件，耦合至第四有源区，在第二方向上延伸，位于第一层级上，并与第四有源区重叠，并且在第二方向上与第一接触件和第四接触件分离；其中，第二接触件进一步与第三接触件和第四接触件重叠，并且与第四接触件和第三接触件电耦合。
在一些实施例中，集成电路还包括：第四栅极，在第二方向上延伸，位于第一层级上，并在第一方向上与第一栅极和第二栅极分离；第二导电结构，在第一方向上延伸，并且在第二方向上与第一导电结构分离，位于第三层级上，并且与第四栅极和第二接触件重叠；第四通孔，位于第二接触件与第二导电结构之间，并且第四通孔将第二接触件耦合至第二导电结构；以及第五通孔，位于第四栅极和第二导电结构之间，并且第五通孔将第四栅极耦合至第二导电结构。
本说明书的又一方面涉及一种制造集成电路的方法。该方法包括由处理器生成集成电路的布局设计，以及基于布局设计制造集成电路。在一些实施例中，生成布局设计包括生成对应于制造集成电路的第一有源区的第一有源区布局图案，第一有源区布局图案在第一方向上延伸，并位于第一层级上；生成对应于制造集成电路的第二有源区的第二有源区布局图案，第二有源区布局图案在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一有源区布局图案分离；生成对应于制造第一接触件的第一接触件布局图案，第一接触件布局图案在第二方向上延伸，与第一有源区布局图案重叠，位于与第一层级不同的第二层级上，并且第一接触件电耦合至第一有源区；生成对应于制造第二接触件的第二接触件布局图案，第二接触件布局图案在第二方向上延伸，与第二有源区布局图案重叠，位于第二层级上，并且在第二方向上与第一接触件布局图案分离，并且第二接触件电耦合至第二有源区；以及生成对应于制造第三接触件的第三接触件布局图案，第三接触件布局图案在第二方向上延伸，与第二有源区布局图案重叠，位于与第一层级和第二层级不同的第三层级上，并且与第一有源区布局图案和第二有源区布局图案重叠，并且第三接触件至少耦合至第一接触件。
在一些实施例中，生成布局设计包括：生成对应于制造第一绝缘层的第一绝缘层布局图案，第一绝缘层布局图案在第二方向上延伸，并且位于第二接触件布局图案和第三接触件布局图案之间，并且第一绝缘层被配置为将第三接触件与第二接触件电绝缘。
在一些实施例中，生成布局设计包括：生成对应于制造第一栅极的第一栅极布局图案，第一栅极布局图案在第二方向上延伸，并位于第二层级上；生成对应于制造第二栅极的第二栅极布局图案，第二栅极布局图案在第二方向上延伸，位于第二层级上，并且在第二方向上与第一栅极布局图案分离；以及生成对应于制造第一栅极的部分的第三栅极布局图案，第三栅极布局图案在第二方向上延伸，与第一栅极布局图案和第二栅极布局图案重叠，位于第三层级上，在第一方向上与第三接触件布局图案分离，并且第一栅极的部分至少耦合至第一栅极。
在一些实施例中，生成布局设计包括：生成对应于制造第二绝缘层的第二绝缘层布局图案，第二绝缘层布局图案在第二方向上延伸，并且位于第三栅极布局图案和第二栅极布局图案之间，并且第二绝缘层被配置为使第一栅极的部分与第二栅极电绝缘；生成对应于制造第一导电结构的第一导电结构布局图案，第一导电结构布局图案在第一方向上延伸，位于与第一层级、第二层级和第三层级不同的第四层级上，并与第三接触件布局图案和第三栅极布局图案重叠；生成对应于第一通孔的第一通孔布局图案，第一通孔布局图案位于第一导电结构布局图案和第三接触件布局图案之间，第一通孔将第三接触件耦合至第一导电结构；以及生成对应于第二通孔的第二通孔布局图案，第二通孔布局图案位于第一导电结构布局图案和第三栅极布局图案之间，第二通孔将第一栅极的部分耦合至第一导电结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一有源区，位于衬底中，在第一方向上延伸，并且位于第一层级上；
第二有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区分离；
第一接触件，耦合至所述第一有源区，在所述第二方向上延伸，位于与所述第一层级不同的第二层级上，并与所述第一有源区重叠；
第二接触件，耦合至所述第二有源区，在所述第二方向上延伸，位于所述第二层级上，与所述第二有源区重叠，并且至少在所述第二方向上与所述第一接触件分离；
第三接触件，在所述第二方向上延伸，与所述第一接触件和所述第二接触件重叠，位于与所述第一层级和所述第二层级不同的第三层级上，并且耦合至所述第一有源区和所述第一接触件；
第一导电结构，在所述第一方向上延伸，位于与所述第一层级、所述第二层级和所述第三层级不同的第四层级上，并与所述第二接触件和所述第三接触件重叠；
第一通孔，位于所述第三接触件和所述第一导电结构之间，并且所述第一通孔将所述第三接触件耦合至所述第一导电结构；以及
绝缘层，在所述第二方向上延伸，并位于所述第二接触件和所述第三接触件之间。
2.根据权利要求1所述的集成电路，其中，所述第三接触件进一步耦合至所述第二接触件和所述第二有源区。
3.根据权利要求2所述的集成电路，其中，所述集成电路是反相器电路的一部分。
4.根据权利要求1所述的集成电路，其中，所述第一有源区和所述第二有源区用于限定所述集成电路的源极或漏极扩散区。
5.根据权利要求4所述的集成电路，还包括：
第三有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第一层级上，并在所述第一方向上与所述第二有源区分离；
第一栅极，在所述第二方向上延伸，位于所述第三有源区和所述第二有源区之间，并且位于第二层级上；
第四接触件，耦合至所述第三有源区，在所述第二方向上延伸，位于所述第二层级上，与所述第三有源区重叠，并在所述第一方向上与所述第二接触件分离；
第五接触件，在所述第二方向上延伸，位于所述第四接触件上方，位于所述第三层级上，并且耦合至所述第三有源区；以及
第二通孔，位于所述第五接触件和所述第一导电结构之间，并且所述第二通孔将所述第五接触件耦合至所述第一导电结构。
6.根据权利要求5所述的集成电路，其中，所述集成电路是NAND逻辑门电路的一部分。
7.根据权利要求5所述的集成电路，其中，所述第四层级是所述集成电路的金属零(M0)层。
8.根据权利要求5所述的集成电路，还包括：
第四有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第一层级上，在所述第一方向与所述第一有源区分离，并在所述第二方向上与所述第三有源区分离；
第六接触件，耦合至所述第四有源区，在所述第二方向上延伸，位于所述第二层级上，与所述第四有源区重叠，并在所述第一方向上与所述第一接触件分离；
第七接触件，在所述第二方向上延伸，位于所述第六接触件上方，位于所述第三层级上，并耦合至所述第四有源区；
第二导电结构，在所述第一方向上延伸，位于所述第四层级上，并与所述第六接触件和所述第七接触件重叠；以及
第三通孔，位于所述第七接触件和所述第二导电结构之间，并且所述第三通孔将所述第七接触件耦合至所述第二导电结构。
9.根据权利要求8所述的集成电路，还包括：
第五有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第一层级上，在所述第一方向上与所述第一有源区分离；
第二栅极，在所述第二方向上延伸，位于所述第一有源区和所述第五有源区之间，并且位于所述第二层级上；
第八接触件，耦合至所述第五有源区，在所述第二方向上延伸，位于所述第二层级上，与所述第五有源区重叠，并在所述第一方向上与所述第一接触件分离；
第九接触件，在所述第二方向上延伸，位于所述第八接触件上方，位于所述第三层级上，并耦合至所述第五有源区；以及
第四通孔，位于所述第九接触件和所述第二导电结构之间，并且所述第四通孔将所述第九接触件耦合至所述第二导电结构。
10.根据权利要求9所述的集成电路，其中，所述集成电路是AND OR INVERTER逻辑电路的一部分。
11.一种集成电路，包括：
第一栅极，在第二方向上延伸，位于所述第一层级上；
第二栅极，在所述第二方向上延伸，位于所述第一层级上，并且在所述第二方向上与所述第一栅极分离；
第一栅极部分，在所述第二方向上延伸，与所述第一栅极和所述第二栅极重叠，位于与所述第一层级不同的第二层级上，并且至少与所述第一栅极耦合；以及
第一绝缘层，在所述第二方向上延伸，与所述第一栅极部分和所述第二栅极重叠，并位于所述第二栅极和所述第一栅极部分之间。
12.根据权利要求11所述的集成电路，还包括：
第三栅极，在所述第二方向上延伸，位于所述第一层级上，并在所述第一方向上与所述第二栅极分离；
第一导电结构，在所述第一方向上延伸，位于与所述第一层级和所述第二层级不同的第三层级上，并与所述第三栅极和所述第一栅极部分重叠；
第一通孔，位于所述第一栅极部分和所述第一导电结构之间，并且所述第一通孔将所述第一栅极部分耦合至所述第一导电结构；以及
第二通孔，位于所述第三栅极和所述第一导电结构之间，并且所述第二通孔将所述第三栅极耦合至所述第一导电结构。
13.根据权利要求12所述的集成电路，还包括：
第一有源区，位于衬底中，在所述第一方向上延伸，位于与所述第一层级、所述第二层级和所述第三层级不同的第四层级上；
第二有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第四层级上，并且在所述第二方向上与所述第一有源区分离；
第一接触件，耦合至所述第一有源区和所述第二有源区，在所述第二方向上延伸，位于所述第一层级上，并且与所述第一有源区和所述第二有源区重叠，并且在所述第一方向上与所述第三栅极分离；以及
第二接触件，在所述第二方向上延伸，并且与所述第一接触件的至少部分重叠，位于所述第二层级上。
14.根据权利要求13所述的集成电路，还包括：
第二绝缘层，在所述第二方向上延伸，并且位于所述第二接触件和所述第一接触件的部分之间；以及
第三通孔，位于所述第二接触件与所述第一导电结构之间，并且所述第三通孔将所述第二接触件耦合至所述第一导电结构。
15.根据权利要求14所述的集成电路，还包括：
第三有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第四层级上，并在所述第二方向上与所述第一有源区和所述第二有源区分离；
第四有源区，位于所述衬底中，在所述第一方向上延伸，位于所述第四层级上，并在所述第二方向上与所述第三有源区分离；
第三接触件，耦合至所述第三有源区，在所述第二方向上延伸，位于所述第一层级上，并且与所述第三有源区重叠，并在所述第二方向上与所述第一接触件分离；以及
第四接触件，耦合至所述第四有源区，在所述第二方向上延伸，位于所述第一层级上，并与所述第四有源区重叠，并且在所述第二方向上与所述第一接触件和所述第四接触件分离；
其中，所述第二接触件进一步与所述第三接触件和所述第四接触件重叠，并且与所述第四接触件和所述第三接触件电耦合。
16.根据权利要求15所述的集成电路，还包括：
第四栅极，在所述第二方向上延伸，位于所述第一层级上，并在所述第一方向上与所述第一栅极和所述第二栅极分离；
第二导电结构，在所述第一方向上延伸，并且在所述第二方向上与所述第一导电结构分离，位于所述第三层级上，并且与所述第四栅极和所述第二接触件重叠；
第四通孔，位于所述第二接触件与所述第二导电结构之间，并且所述第四通孔将所述第二接触件耦合至所述第二导电结构；以及
第五通孔，位于所述第四栅极和所述第二导电结构之间，并且所述第五通孔将所述第四栅极耦合至所述第二导电结构。
17.一种形成集成电路的方法，所述方法包括：
由处理器生成集成电路的布局设计，其中，生成所述布局设计包括：
生成对应于制造所述集成电路的第一有源区的第一有源区布局图案，所述第一有源区布局图案在第一方向上延伸，并位于第一层级上；
生成对应于制造所述集成电路的第二有源区的第二有源区布局图案，所述第二有源区布局图案在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区布局图案分离；
生成对应于制造所述第一接触件的第一接触件布局图案，所述第一接触件布局图案在所述第二方向上延伸，与所述第一有源区布局图案重叠，位于与所述第一层级不同的第二层级上，并且所述第一接触件电耦合至所述第一有源区；
生成对应于制造所述第二接触件的第二接触件布局图案，所述第二接触件布局图案在所述第二方向上延伸，与所述第二有源区布局图案重叠，位于所述第二层级上，并且在所述第二方向上与所述第一接触件布局图案分离，并且所述第二接触件电耦合至所述第二有源区；以及
生成对应于制造第三接触件的第三接触件布局图案，所述第三接触件布局图案在所述第二方向上延伸，位于与所述第一层级和所述第二层级不同的第三层级上，并且与所述第一有源区布局图案和所述第二有源区布局图案重叠，并且所述第三接触件至少耦合至所述第一接触件；
生成对应于制造第一绝缘层的第一绝缘层布局图案，所述第一绝缘层布局图案在所述第二方向上延伸，并且位于所述第二接触件布局图案和所述第三接触件布局图案之间，并且所述第一绝缘层被配置为将所述第三接触件与所述第二接触件电绝缘；
生成对应于制造第一导电结构的第一导电结构布局图案，所述第一导电结构布局图案在所述第一方向上延伸，位于与所述第一层级、第二层级和第三层级不同的第四层级上，并与所述第三接触件布局图案重叠；和
生成对应于所述第一通孔的第一通孔布局图案，所述第一通孔布局图案位于所述第一导电结构布局图案和所述第三接触件布局图案之间，所述第一通孔将所述第三接触件耦合至所述第一导电结构；以及
基于所述布局设计制造所述集成电路。
18.根据权利要求17所述的方法，其中，所述第一有源区和所述第二有源区用于限定所述集成电路的源极或漏极扩散区。
19.根据权利要求18所述的方法，其中，生成所述布局设计包括：
生成对应于制造第一栅极的第一栅极布局图案，所述第一栅极布局图案在所述第二方向上延伸，并位于所述第二层级上；
生成对应于制造所述第二栅极的第二栅极布局图案，所述第二栅极布局图案在所述第二方向上延伸，位于所述第二层级上，并且在所述第二方向上与所述第一栅极布局图案分离；以及
生成对应于制造第一栅极部分的第三栅极布局图案，所述第三栅极布局图案在所述第二方向上延伸，与所述第一栅极布局图案和所述第二栅极布局图案重叠，位于所述第三层级上，在所述第一方向上与所述第三接触件布局图案分离，并且所述第一栅极部分至少耦合至所述第一栅极。
20.根据权利要求19所述的方法，其中，生成所述布局设计包括：
生成对应于制造第二绝缘层的第二绝缘层布局图案，所述第二绝缘层布局图案在所述第二方向上延伸，并且位于所述第三栅极布局图案和所述第二栅极布局图案之间，并且所述第二绝缘层被配置为使所述第一栅极部分与所述第二栅极电绝缘；
以及
生成对应于所述第二通孔的第二通孔布局图案，所述第二通孔布局图案位于所述第一导电结构布局图案和所述第三栅极布局图案之间，所述第二通孔将所述第一栅极部分耦合至所述第一导电结构，
其中，所述第一导电结构还与所述第三栅极布局图案重叠。
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