CN113471189A - 集成电路元件 - Google Patents

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CN113471189A CN202110126917.6A CN202110126917A CN113471189A CN 113471189 A CN113471189 A CN 113471189A CN 202110126917 A CN202110126917 A CN 202110126917A CN 113471189 A CN113471189 A CN 113471189A
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黄乾燿
林文傑
陈国基
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成电路元件包括在第一方向及与第一方向横向的第二方向上间隔布置的多个TAP单元。多个TAP单元包括至少一个第一TAP单元。第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。第一中间区包括植入在第一类型的第一阱区中的第一类型的第一掺杂剂。将第一端部区布置在第二方向上的第一中间区的相对侧上。第一端部区中的每一者包括植入在第一阱区中的第二类型的第二掺杂剂，此第二类型不同于第一类型。

Description

集成电路元件
技术领域
本揭示文件的实施例是关于一种集成电路，特别是关于一种具有分接单元(TAPcell)的集成电路、其形成方法及系统。
背景技术
集成电路(integrated circuit，IC)通常包括在IC布局图中表示的多个半导体元件。IC布局图为阶层式的，并包括根据半导体元件的设计规范执行高阶功能的模块。此些模块经常由单元组合构造，其中每一者表示配置以执行特定功能的一个或多个半导体结构。具有预设计布局图的单元，有时称为标准单元，被储存在标准单元库(以下为简单起见称为“库”或“单元库”)中并可由多种工具存取，工具诸如电子设计自动化(electronic designautomation，EDA)工具，以产生、最佳化及检验IC的设计。
发明内容
根据本揭示的一个实施例，提供了一种集成电路元件。集成电路元件包括多个TAP单元。TAP单元间隔布置在第一方向及与第一方向横向的第二方向上。TAP单元包括至少一个第一TAP单元，且第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。第一中间区包括植入在第一类型的第一阱区中的第一类型的第一掺杂剂。第一端部区布置在第二方向上的第一中间区的相对侧上。第一端部区中的每一者包括植入在第一阱区中的第二类型的第二掺杂剂。第二类型不同于第一类型。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的一些实施例的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或减小。
图1A为根据一些实施例的IC布局图的示意图；
图1B为根据一些实施例的IC布局图中阱区的示意图；
图1C为根据一些实施例的类似于图1A的示意图，且图示IC布局图的进一步特征；
图1D及图1E为根据一些实施例的不同类型的TAP单元的示意图；
图2为根据一些实施例的IC布局图的部分的示意性放大图；
图3为根据一些实施例的IC布局图的示意图；
图4为根据一些实施例的与IC元件的示意性电路图组合的示意剖面图；
图5A为根据一些实施例的产生IC布局图的方法的流程图；
图5B为根据一些实施例的制造IC元件的方法的流程图；
图6为根据一些实施例的具有鳍特征的示例晶体管的透视图；
图7为根据一些实施例的EDA系统的方块图；
图8为根据一些实施例的IC制造系统及与其关联的IC制造流程的方块图。
【符号说明】
30n:部分
100:IC布局图
111:第一TAP单元
112:第一TAP单元
113:第一TAP单元
114:第一TAP单元
115:中间区
116:中间区
121:第二TAP单元
122:第二TAP单元
123:第二TAP单元
124:第二TAP单元
125:第二TAP单元
126:第二TAP单元
131:第一阱区
132:第一阱区
133:第一阱区
134:第一阱区
136:第一连接阱区
137:第一连接阱区
138:第一连接阱区
139:第一连接阱区
131’:掺杂阱区
132’:掺杂阱区
133’:掺杂阱区
134’:掺杂阱区
141:第二阱区
142:第二阱区
143:第二阱区
144:第二阱区
145:第二阱区
141’:掺杂阱区
142’:掺杂阱区
143’:掺杂阱区
144’:掺杂阱区
145’:掺杂阱区
146:第二连接阱区
147:第二连接阱区
148:第二连接阱区
149:第二连接阱区
150:第二连接阱区
151:第二连接阱区
161:第一端部区
162:第一端部区
163:第一中间区
164:区
165:区
171:第二端部区
172:第二端部区
173:第二中间区
174:区
175:区
183:PTAP
191:PMOS区
192:PMOS区
193:NMOS区
194:NMOS区
230:主动区
240:栅极区
300:IC布局图
301:部分
302:部分
400:IC元件
451:基板
452:P型主动区
453:P型主动区
454:栅极区
455:N型主动区
456:N型主动区
457:栅极区
458:隔离区
500A:方法
500B:方法
505:操作
515:操作
525:操作
535:操作
545:操作
555:操作
600:电路元件
602:基板
604:鳍
606:栅极介电质
608:栅电极
610:源极区
612:漏极区
700:电子设计自动化(EDA)系统
702:硬件处理器
704:非短暂计算机可读储存媒体
706:计算机程序代码
707:标准单元库
708:总线
710:I/O接口
712:网络接口
714:网络
742:使用者界面
800:集成电路(IC)制造系统
820:设计室
822:IC设计布局图
830:光罩室
832:数据准备
844:光罩制造
845:光罩
850:IC制造商/制造者(fabricator；fab)
853:半导体晶圆
860:IC元件
X’-X:方向
Y’-Y:方向
Y1→Y2:箭头
X:方向
Y:方向
Z:方向
A:单元高度
B:单元高度
C:单元高度
DXn:距离
DXn’:距离
DYn:距离
DYn’:距离
DXp:距离
DXp’:距离
DYp:距离
DYp’:距离
w:高度
d:距离
VDD:电源电压
VSS:电源电压
Q1(PNP):寄生晶体管
Q2(NPN):寄生晶体管
RNW:电阻器
RPsub:电阻器
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实现所提供标的的不同特征。下文描述部件、材料、值、步骤、操作、材料、布置、或类似项的特定实例，以简化本揭示案的一些实施例。当然，此等实例仅为实例且不意欲为限制性。考虑其他部件、值、操作、材料、布置、或类似项。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案的一些实施例在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，并且本身不指示所论述各实施例及/或配置之间的关系。
另外，空间相对术语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的定向外，空间相对术语意图是包含元件在使用或操作中的不同定向。设备可为不同朝向(旋转90度或在其他的方向)及可因此同样地解释在此使用的空间相对的描述词。
阱分接单元(well tap cell)，本文中称为“TAP单元”，是在掺杂阱中界定区的标准单元，在此区中此掺杂阱耦接至偏压，诸如电源电压。TAP单元被包含在IC布局图中，以改善根据IC布局图制造的IC的闩锁抗扰性(latch-up immunity)。
在按比例缩小半导体元件的当前趋势下，在用于制造IC的IC布局图中放置TAP单元会增加一个或多个考虑，包括但不限于由于减小的微影蚀刻临界尺寸(criticaldimension，CD)而导致的制程瓶颈，及混合的通道效应。为解决一个或多个此种考虑，在根据一些实施例的IC布局图中，将不同类型的TAP单元在两个横向方向上以交错方式布置，且/或每个TAP单元经配置以具有双倍单元高度(double cell height)。因而，在至少一个实施例中，完成一个或多个效应是可能的，包括但不限于松绑制程约束，在减小阱分接区中增大闩锁抗扰性，减小阱分接电阻，及提高分接电流收集效率。
图1A为根据一些实施例的IC元件的IC布局图100的示意图。
IC布局图100包括在第一方向上及第二方向上间隔布置的多个TAP单元。第一方向例如X’-X方向。第二方向例如Y’-Y方向，横向于X’-X方向。多个TAP单元包括至少一个第一TAP单元。例如，多个TAP单元包括第一类型的多个第一TAP单元111-114。多个TAP单元进一步包括至少一个第二TAP单元。例如，多个TAP单元包括不同于第一类型的第二类型的多个第二TAP单元121-126。将第一TAP单元111-114布置在沿X’-X方向延伸的多个第一行中及沿Y’-Y方向延伸的多个第一列中。类似地，将第二TAP单元121-126布置在沿X’-X方向延伸的多个第二行中及沿Y’-Y方向延伸的多个第二列中。在图1A中示例配置中，存在两个第一行及两个第一列的第一TAP单元111-114，且存在两个第二行及三个第二列的第二TAP单元121-126。将第一列的第一TAP单元111-114及第二列的第二TAP单元121-126沿X’-X方向交替布置。例如，将包括第一TAP单元111、113的第一列在X’-X方向上布置在两个第二列的第二TAP单元之间，亦即包括第二TAP单元121、124的第二列与包括第二TAP单元122、125的另一第二列之间。类似地，将包括第二TAP单元122、125的第二列在X’-X方向上布置在两个第一列的第一TAP单元之间，亦即包括第一TAP单元111、113的第一列与包括第一TAP单元112、114的另一第一列之间。第一行中的第一TAP单元在X’-X方向上部分地交叠对应第二行中的第二TAP单元。例如，第一行中的第一TAP单元111、112在X’-X方向上部分地交叠对应第二行中的第二TAP单元121、122、123。上文关于图1A描述的配置是一实例，且其他配置在各种实施例的范畴内。例如，一些实施例包括在每一第一行或第二行，或者在每一第一列或第二列中的不同数量的第一或第二TAP单元。
IC布局图100进一步包括多个阱区。图1B为根据一些实施例的IC布局图100中阱区的示意图。
IC布局图100的阱区包括第一类型的第一阱区131-134，及第二类型的第二阱区141-145。第一阱区131-134及第二阱区141-145在X’-X方向上延伸，且在Y’-Y方向上交替布置。图1B的阱区由对应掺杂剂掺杂并变成对应掺杂阱区，此等对应掺杂阱区在图1A由相同元件符号指示但具有符号“’”。例如，图1B中阱区131对应于图1A中的掺杂阱区131’。为简单起见，掺杂阱区131’-134’及141’-145’在下文也分别称为阱区131-134及141-145。
IC布局图100进一步包括第一类型的多个第一连接阱区及第二类型的多个第二连接阱区。在图1B中的示例配置中，示例第一连接阱区经指示为136-139及示例第二连接阱区经指示为146-151。每个第一连接阱区在Y’-Y方向上，在一对相邻第一阱区之间并横跨第二阱区延伸。例如，第一连接阱区136或138在Y’-Y方向上，在相邻第一阱区131、132之间并横跨第二阱区142延伸。在至少一个实施例中，每个第一连接阱区(例如，第一连接阱区136或138)与对应相邻第一阱区(例如，第一阱区131、132)是连续的。每个第二连接阱区在Y’-Y方向上，在一对相邻第二阱区之间并横跨第一阱区延伸。例如，第二连接阱区146、148或150在Y’-Y方向上，在相邻第二阱区141、142并横跨第一阱区131延伸。在至少一个实施例中，每个第二连接阱区(例如，第二连接阱区146、148或150)与对应相邻第二阱区(例如，第二阱区141、142)是连续的。
参看图1A及图1B两者，将IC布局图100的每个TAP单元对应于第一或第二连接阱区放置。例如，图1B图示分别对应于第一连接阱区136及第二连接阱区146放置的第一TAP单元112及第二TAP单元122的边界。如图1A图示，第一TAP单元112包括在Y’-Y方向上全部连续布置的两个第一端部区161、162及第一中间区163。将第一中间区163放置在对应于第一TAP单元112的第一连接阱区136(图1B)中。将第一端部区161、162布置在Y’-Y方向上的第一中间区163的相对侧上，并分别放置在由第一连接阱区136连接的第一阱区131、132的区164、165(图1B)中。因而且如图1A图示，在Y’-Y方向上，第一TAP单元112自一个第一阱区131至相邻第一阱区132横跨第二阱区142延伸。类似地放置及/或配置其他第一TAP单元。如图1A图示，第二TAP单元122包括在Y’-Y方向上全部连续布置的两个第二端部区171、172及第二中间区173。将第二中间区173放置在对应于第二TAP单元122的第二连接阱区146(图1B)中。将第二端部区171、172布置在Y’-Y方向上的第二中间区173的相对侧上，并分别放置在由第二连接阱区146连接的第二阱区141、142的区174、175(图1B)中。因而且如图1A图示，在Y’-Y方向上，第二TAP单元122自一个第二阱区141至相邻第二阱区142横跨第一阱区131延伸。类似地放置及/或配置其他第二TAP单元。
如本文注明，第一行中的第一TAP单元与对应第二行中的第二TAP单元交叠。例如，如图1A图示，在X’-X方向上第一TAP单元112的第一端部区中的一者，亦即第一端部区161交叠第二TAP单元122的第二中间区173。第一TAP单元112的另一第一端部区162在X’-X方向上并不交叠第二TAP单元122的第二中间区173或任意其他部分。第二TAP单元122的第二端部区中的一者，亦即第二端部区172在X’-X方向上交叠第一TAP单元112的第一中间区163。第二TAP单元122的另一第二端部区171在X’-X方向上并不交叠第一TAP单元112的第一中间区163或任意其他部分。
在图1A至图1E中示例配置中，第一类型为N型及第二类型为P型。换言之，第一阱区131-134及第一连接阱区136-139为N型阱区(以下为“N阱”)，第二阱区141-145及第二连接阱区146-151为P型阱区(以下为“P阱”)，第一TAP单元111-114为N型TAP单元(以下为“NTAP单元”)，及第二TAP单元121-126为P型TAP单元(以下为“PTAP单元”)。N阱为包括N型掺杂剂的区，而P阱为包括P型掺杂剂的区。在附图中，N阱经标记为“NW”或“N阱”或由阱型“N”标记，P阱经标记为“PW”或“P阱”或由阱型“P”标记，N型掺杂剂经标记为“NP”及P型掺杂剂经标记为“PP”。
NTAP为N阱中的区，但具有比N阱本身更高浓度的N型掺杂剂。例如，第一TAP单元112的第一中间区163包括NTAP(以下称为“NTAP 163”)，其中N型掺杂剂的浓度比第一连接阱区136的浓度更高，第一连接阱区136为N阱且其中形成NTAP 163。如本文描述，除NTAP163外，第一TAP单元112进一步包括第一端部区161、162，其经配置以分别收集自第一阱区131及132至NTAP 163的漏电流(或主体电流)。类似地放置及/或配置其他NTAP单元。PTAP单元为P阱中的区，但具有比P阱本身更高浓度的P型掺杂剂。例如，第二TAP单元122的第二中间区173包括PTAP(以下称为“PTAP 173”)，其中P型掺杂剂的浓度比第二连接阱区146的浓度更高，第二连接阱区146为P阱且其中形成PTAP 173。如本文描述，除PTAP 173外，第二TAP单元122进一步包括第二端部区171、172，其经配置以分别收集自第二阱区141及142至PTAP173的主体电流。类似地放置及/或配置其他PTAP单元。
在N阱中，将具有P型掺杂剂的P型主动区布置成形成一个或多个电路元件。在P阱中，将具有N型掺杂剂的N型主动区布置成形成一个或多个电路元件。电路元件的实例包括但不限于晶体管及二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistors；MOSFET)、互补金属氧化物半导体(complementarymetal oxide semiconductor；CMOS)晶体管、双极接面晶体管(bipolar junction transistors；BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(PFET/NFET等)、FinFET、具有提高的源极/漏极的平面MOS晶体管、或类似者。例如，在N阱131-134中，将P型主动区布置成界定用于形成PMOS晶体管的P通道金属氧化物半导体(P-channel metal-oxide semiconductor；PMOS)区。在P阱141-145中，将N型主动区布置成界定用于形成NMOS晶体管的N通道金属氧化物半导体(N-channel metal-oxidesemiconductor；NMOS)区。在附图中，用于形成NMOS晶体管的NMOS区由MOS型“N”指示，而用于形成PMOS晶体管的PMOS区由MOS型“P”指示。
具有预设计布局图的单元自单元库读取并放置在IC布局图100中，使得单元的NMOS晶体管或元件布置在NMOS区中，而单元的PMOS晶体管或元件布置在PMOS区中。NTAP、PTAP、N型主动区及P型主动区有时常称为氧化物定义(oxide-definition；OD)区，且在图2中由标签“OD”示意性图示。
IC布局图100进一步包括栅极区(未示于图1A中，但本文关于图2描述)。栅极区包括导电材料，诸如多晶硅，且在图2中由标签“多晶硅(Poly)”示意性图示。栅极区的其他导电材料(诸如金属)在各种实施例的范畴内。栅极区在Y’-Y方向上横跨OD区延伸或被延长。Y’-Y方向在本文中亦称为多晶硅方向。在一些实施例中，每个OD区具有在其中布置的一个或多个鳍特征。此种鳍特征在X’-X方向上延伸或被延长，且在Y’-Y方向上彼此间隔开。X’-X方向在本文中亦称为鳍方向。鳍特征的实例是关于图6描述。IC元件对应于根据一些实施例的IC布局图100的部分的示例性剖面图是关于图4描述。IC布局图100的此部分在图1A及图1B中由箭头Y1→Y2指示，此部分分别在TAP单元111及124的中间区115及116之间延伸。
图1C为根据一些实施例的类似于图1A的示意图，且图示IC布局图100的进一步特征。在至少一个实施例中，元件单元为除了TAP单元外的单元。单元的单元高度为单元在多晶硅方向上的尺寸。元件单元的单元高度称为元件单元高度。如本文描述，将来自单元库的元件单元放置在IC布局图100中，使得元件单元的NMOS晶体管或元件布置在NMOS区中，而元件单元的PMOS晶体管或元件布置在PMOS区中。例如，在Y’-Y方向上具有元件单元高度A的元件单元包括布置在P阱141中的NMOS晶体管或元件，及布置在N阱131的一半中的PMOS晶体管或元件。在Y’-Y方向上具有元件单元高度B的元件单元包括布置在N阱131的另一半中的PMOS晶体管或元件，及布置在P阱142的一半中的NMOS晶体管或元件。在Y’-Y方向上具有元件单元高度C的元件单元包括布置在P阱142的另一半中的NMOS晶体管或元件，及布置在N阱132的一半中的PMOS晶体管或元件。在Y’-Y方向上具有元件单元高度D的元件单元包括布置在N阱132的另一半中的PMOS晶体管或元件，及布置在P阱143的一半中的NMOS晶体管或元件。在至少一个实施例中，元件单元高度A-D中的至少一者不同于元件单元高度A-D中的至少另一者。在至少一个实施例中，所有元件单元高度A-D为相同的。元件单元高度A-D取决于一个或多个因素，包括但不限于制造制程约束、电路系统设计或类似者。在至少一个实施例中，元件单元高度A-D中的每一者为自0.025μm至0.300μm，其在一些特定先进制造制程节点中是有利的。
在Y’-Y方向上，每个TAP单元具有双倍单元高度，亦即单元高度为元件单元高度的两倍。例如，NTAP单元112、114具有(B+C)的单元高度，PTAP单元122、125具有(A+B)的单元高度。在至少一个实施例中，TAP单元的单元高度为自0.05μm至0.600μm。
对于每个NTAP，DXn为X方向上的元件至TAP最大距离，DXn’为X’方向上的元件至TAP最大距离，DYn为Y方向上的元件至TAP最大距离，及DYn’为Y’方向上的元件至TAP最大距离。例如，对于NTAP 163，DXn为在X方向上自NTAP 163的中点或中心至PTAP单元123中的相邻PTAP的距离，DXn’为在X’方向上自NTAP 163的中点或中心至PTAP单元122中的相邻PTAP的距离，DYn为在Y方向上自NTAP 163至相邻P阱141的距离，及DYn’为在Y’方向上自NTAP163至相邻P阱143的距离。在至少一个实施例中，DXn不同于DXn’及/或DYn不同于DYn’。在至少一个实施例中，DXn与DXn’相同及/或DYn与DYn’相同。当DXn与DXn’相同及/或DYn与DYn’相同时，均匀的闩锁抗扰性分别在X’-X方向及Y’-Y方向上可实现。
对于每个PTAP，DXp为X方向上的元件至TAP最大距离，DXp’为X’方向上的元件至TAP最大距离，DYp为Y方向上的元件至TAP最大距离，及DYp’为Y’方向上的元件至TAP最大距离。例如，对于PTAP单元125中的PTAP 183，DXp为在X方向上自PTAP 183的中点或中心至NTAP单元114中的相邻NTAP的距离，DXp’为在X’方向上自PTAP 183的中点或中心至NTAP单元113中的相邻NTAP的距离，DYp为在Y方向上自PTAP 183至相邻N阱132的距离，及DYp’为在Y’方向上自PTAP 183至相邻N阱134的距离。在至少一个实施例中，DXp不同于DXp’及/或DYp不同于DYp’。在至少一个实施例中，DXp与DXp’相同及/或DYp与DYp’相同。当DXp与DXp'相同及/或DYp与DYp'相同时，均匀的闩锁抗扰性分别在X’-X方向及Y’-Y方向上可实现。
在一些实施例中，DXn、DXn’、DXp、DXp’中的至少一者为自1μm至300μm。在其中DXn、DXn’、DXp、DXp’中的一或更多者小于1μm的一些情况下，由TAP单元占据的晶片区非常大，且显著减少具有其他功能的单元的剩余晶片区。在其中DXn、DXn’、DXp、DXp’中的一或更多者大于300μm的一些情况下，存在增大的闩锁风险。
在一些实施例中，相邻PTAP或NTAP之间的在X’-X方向上的TAP至TAP距离分别为(DXn+DXn’)或(DXp+DXp’)，且为自2μm至600μm。在一些实施例中，DYn＝(A+B)/2，DYn’＝(C+D)/2，DYp＝(A+D)/2，及DYp’＝(B+C)/2。在一些实施例中，DYn、DYn’、DYp、DYp’中的至少一者为自0.025μm至0.300μm。在其中DYn、DYn’、DYp、DYp’中的一或更多者小于0.025μm的一些情况下，由TAP单元占据的晶片区非常大，且显著减少具有其他功能的单元的剩余晶片区。在其中DYn、DYn’、DYp、DYp’中的一或更多者大于0.300μm的一些情况下，存在增大的闩锁风险。
在一些实施例中，每个NTAP经配置以从由(DXn*DYn+DXn’*DYn+DXn*DYn’+DXn’*DYn’)定义的区收集主体电流。这些区为由图1C中191、192指示的PMOS区，对应于四行主体电流。所收集主体电流由JNbody*(DXn*DYn+DXn’*DYn+DXn*DYn’+DXn’*DYn’)定义，其中JNbody为每P阱布局区的元件主体电流密度。在一些实施例中，每个PTAP经配置以从由(DXp*DYp+DXp’*DYp+DXp*DYp’+DXp’*DYp’)定义的区收集主体电流。这些区为由图1C中193、194指示的NMOS区，对应于四行主体电流。所收集主体电流由JPbody*(DXp*DYp+DXp’*DYp+DXp*DYp’+DXp’*DYp’)定义，其中JPbody为每N阱布局区的元件主体电流密度。
在其中所有DXn、DXn’、DXp、DXp’等于DX的简化配置中，所有DYn、DYn’、DYp、DYp’等于DY，及JNbody及JPbody两者等于Jbody，对应于IC布局图100的IC元件的LUP抗扰性指数由以下关系式决定：
V＝V(DX,DY)+4*Jbody(DX*DY)*R(DH)
其中：
V为由电压降表示的LUP抗扰性指数，此电压降由IC元件中的主体电流Jbody导致，
V(DX,DY)是在点(DX,DY)，例如图1C中的点197处的电压电位，其分别为X方向及Y方向上距离TAP(例如，NTAP 163)的距离DX及DY，及
R(DH)为具有双倍单元高度的TAP单元(例如，TAP单元111-114及121-126中的任一者)的TAP电阻。
电压降V越低，IC元件的LUP抗扰性越佳。
其他方法使用具有单个单元高度，亦即单元高度等于元件单元高度(例如，图1C中的任意单个A、或B、或C或D)的TAP单元。在此种其他方法中，根据一些实施例，具有单个单元高度的TAP单元的TAP电阻R(SH)大于四倍的具有双倍单元高度的TAP单元的TAP电阻R(DH)。换言之，R(SH)>4*R(DH)。在至少一个实施例中，R(SH)至少十倍大于R(DH)。根据一些实施例的TAP电阻减小的解释是关于图2提供的。由于具有双倍单元高度的TAP单元中的TAP电阻的显著减小，相比于另一些方法，根据一些实施例的IC元件的LUP抗扰性指数V减小。换言之，根据一些实施例的IC元件的LUP抗扰性得到改善。
此外，如本文所述，根据一些实施例的TAP单元经配置以从对应于四行主体电流的区收集主体电流，如图1C中的NTAP单元112的PMOS区191、192例证。因而，在至少一个实施例中，相比于其他方法，从更广区中收集主体电流是可能的，这进而减少所期望LUP抗扰性需要的阱分接区，同时增加用于其他功能性的其他单元及/或元件的区。
图1D为根据一些实施例的第一TAP单元112的示意图，第一TAP单元112为NTAP单元。如本文描述，NTAP单元112包括在Y’-Y方向上连续布置的两个第一端部区161、162及第一中间区163。第一中间区163包括第一类型(例如，N型)的掺杂剂。第一端部区161、162布置在Y’-Y方向上的第一中间区163的相对侧上，且包含第二类型(例如，P型)掺杂剂。NTAP单元112的区161-163的N型及P型掺杂剂全部植入在连续的N阱中，连续的N阱分别包括第一连接阱区136及第一阱区131、132的区164、165。第一中间区163经配置为NTAP以将第一连接阱区136耦接至第一电源电压，例如VDD，如关于图3描述。第一端部区161、162具有分别耦接至第一连接阱区136的第一阱区131、132的区164、165，且经配置以收集分别自第一阱区131及132至第一中间区163中NTAP的主体电流。在Y’-Y方向上，NTAP单元112的高度为(B+C)，亦即元件单元高度的两倍。具有NTAP的第一中间区163的高度为NTAP单元112的高度的一半，亦即(B+C)/2。
图1E为根据一些实施例的第二TAP单元122的示意图，第二TAP单元122为PTAP单元。如本文描述，PTAP单元122包括在Y’-Y方向上连续布置的两个第二端部区171、172及第二中间区173。第二中间区173包括第二类型(例如，P型)的掺杂剂。第二端部区171、172布置在Y’-Y方向上的第二中间区173的相对侧上，且包含第一类型(例如，N型)的掺杂剂。PTAP单元122的区171-173的N型及P型掺杂剂全部植入在连续的P阱中，连续的P阱分别包括第二连接阱区146及第二阱区141、142的区174、175。第二中间区173经配置为PTAP以将第二连接阱区146耦接至第二电源电压，例如VSS，如关于图3描述。第二端部区171、172具有分别耦接至第二连接阱区146的第二阱区141、142的区174、175，且经配置以收集分别自第二阱区141及142至第二中间区173中PTAP的主体电流。在Y’-Y方向上，PTAP单元122的高度为(A+B)，亦即元件单元高度的两倍。具有PTAP的第二中间区173的高度为PTAP单元122的高度的一半，亦即(A+B)/2。
图2为根据一些实施例的IC布局图的部分的示意性放大图。具体地，图2为IC布局图100的PTAP单元125的示意性放大图。PTAP单元125包括PTAP 183，PTAP 183包括形成于第二连接阱区147上方的主动区230及栅极区240。第二连接阱区147为连续延伸进P阱143、144中的P阱。PTAP 183在X’-X方向上在同一行中形成为N阱133。主动区及栅极区亦存在于N阱132、133、134及P阱143、144的一或更多者中，但为了简单起见并未示于图2中。
PTAP单元125具有双倍单元高度，且因此，相比于针对具有单个单元高度的TAP单元的其他方法，PTAP 183中的主动区230在Y’-Y方向上亦具有更大宽度或高度W。更大高度W增加主动区230中鳍的数量，其增大与栅极区240的接触区、减小TAP电阻及改善LUP抗扰性，如关于图1C描述。在至少一个实施例中，当每TAP的鳍的数量增加，每鳍的TAP电阻减小，这在没有电流拥塞效应的情况下提供了改善的TAP鳍数量线性。
相比于针对具有单个单元高度的TAP单元的其他方法，双倍单元高度的PTAP单元125亦延伸PTAP 183的阱外壳。PTAP 183的阱外壳在图2中经指示为自主动区230至Y方向上最近N阱132(或至Y’方向上最近N阱134)的距离d，且在其他方法中大于对应阱外壳。在至少一个实施例中，延伸的阱外壳有助于通过抑制轮廓掺杂效应而进一步减小TAP电阻。
在图2中示例配置中，PTAP 183的主动区230在X’-X方向上的长度L大于Y’-Y方向上的高度W。PTAP 183在X’-X方向上延长的形状增加了PTAP 183在Y’-Y方向上所收集的主体电流量。相比于主体电流收集是不均匀的且主要发生在X’-X方向上的其他方法，在至少一个实施例中由阱分接器收集的主体电流可经配置为通过在Y方向上增加主体电流收集而在X’-X方向及Y’-Y方向两者上是均匀的。因而，在一个或多个实施例中提高了主体电流收集效率。
如本文描述，用于TAP单元放置的一些其他方法遭遇一些潜在问题。例如，在第一方法中，横跨P阱与N阱之间的边界以半单元高度布置来放置TAP单元。此种半单元高度布置面对制造困难，尤其在低于100nm的CD处。相反，一些实施例中的TAP单元被装入各别阱区内且由延伸的阱外壳包围，因此避免了与半单元高度布置关联的制造困难。对于另一实例，在所述第一方法及不同的第二方法中，由于紧密布置的NTAP与PTAP之间的植入不连续性而担忧混合通道效应。对于混合通道效应的这种担忧可通过其中以彼此间隔的方式布置相邻NTAP及PTAP的一个或多个的实施例而排除，如关于图1A至图1C描述。在一些实施例中，实现一个或多个效应是可能的，包括但不限于：尤其在先进制造制程节点处松绑制程约束、提高闩锁抗扰性、减少由TAP单元占据的区，及增加可放置除了TAP单元外的标准单元的区。在一实例中，将由TAP单元占据的区在至少一个实施例中减少至其他方法中观察到的区的约45％，同时提高LUP抗扰性约50％。
图3为根据一些实施例的IC布局图300的示意图。IC布局图300包括在X’-X方向及Y’-Y方向上以规律间隔布置的多个部分301、301、...30n。以类似方式将TAP单元放置在部分301、301、...30n中的每一者中。例如，在部分301、301、...30n的每一者中，在至少一个实施例中关于图1A至图1E及图2描述地放置TAP单元。其他TAP单元放置在各种实施例的范畴内。因而，以规律间隔且以重复图案将TAP单元放置在IC布局图300上，以确保IC布局图300上的期望LUP抗扰性。在一些实施例中，关于图1A至图1E及图2描述的一个或多个优点或效应在IC布局图300中可实现。
图4为根据一些实施例的IC元件400的示意性剖面图。图4的剖面图亦与IC元件400的示意性电路图组合。在一些实施例中，IC元件400对应于由图1A及图1B中箭头Y1→Y2指示的IC布局图100的部分。IC元件400包括基板451，在基板451上形成TAP单元、阱区、主动区、栅极区、鳍特征。例如，IC元件400包括在基板451上的N阱，N阱包括与连接阱区138连接的阱区132，如图1B中最佳所示。IC元件400进一步包括在基板451上的P阱，P阱包括与连接阱区149连接的阱区143，如图1B中最佳所示。P型主动区452、453形成于N阱的阱区132上方。栅极区454形成于P型主动区452、453上方，且与P型主动区452、453一起界定对应于图1A中掺杂阱区132’中晶体管的PMOS。对应于图1A中TAP单元111的中间区的NTAP 115形成于N阱的连接阱区138上方。N型主动区455、456形成于P阱的阱区143上方。栅极区457形成于N型主动区455、456上方，且与N型主动区455、456一起界定对应于图1A中掺杂阱区143’中晶体管的NMOS。对应于图1A中TAP单元124的中间区的PTAP 116形成于P阱的连接阱区149上方。IC元件400进一步包括在相邻P阱与N阱之间的多个隔离区458。PMOS的P型主动区452耦接至第一电源电压VDD。NMOS的N型主动区456耦接至第二电源电压VSS，其在至少一个实施例中接地。基板451为P型基板。在至少一个实施例中，IC元件400形成于N型基板上而不是P型基板451上。
图4中IC元件400的示意性电路图示出寄生晶体管Q1及Q2。寄生晶体管Q1为由P型主动区452、N阱区132及P型基板451形成的PNP晶体管。寄生晶体管Q2为由N阱区132、P阱区143、及N型主动区456形成的NPN晶体管。在缺乏NTAP 115及/或PTAP 116的情况下，存在一个问题，亦即在IC元件400的P型基板451、P阱及N阱中的一或更多者中的主体电流足以导致寄生晶体管Q1及Q2两者开启，并产生自VDD通过所开启寄生晶体管Q1及Q2至VSS的电流路径。VDD与VSS之间的这种电流路径为不利地影响IC元件400的效能的闩锁位置。
耦接至VDD的NTAP 115及耦接至VSS的PTAP 116的提供减小了闩锁位置的可能性并提高了IC元件400的LUP抗扰性。在图4中IC元件400的示意性电路图中，电阻器RNW表示IC元件400的NTAP(由NTAP 115表示)与寄生晶体管Q1的基座之间的TAP单元电阻，而电阻器RPsub表示IC元件400的PTAP(由PTAP 116表示)与寄生晶体管Q2的基座之间的TAP单元电阻。电阻器RNW及RPsub的电阻越小，分别打开寄生晶体管Q1及Q2的可能性越低，则IC元件400的LUP抗扰性越好。电阻器RNW的电阻取决于IC元件400的NTAP的配置及/或布置。电阻器RPsub的电阻取决于IC元件400的PTAP的配置及/或布置。通过如本文所述配置及/或布置NTAP及/或PTAP，在至少一个实施例中可能利用本文所述的一个或多个其他效应在减小的TAP区中提高IC元件400的LUP抗扰性。
图5A为根据一些实施例的用于IC布局图中的TAP单元放置的方法500A的流程图。在至少一个实施例中，方法500A由如本文所述的处理器完全或部分地执行，以产生对应于IC布局图100的IC布局图。
在操作505中，在IC布局图中，在多个第一列及多个第一行中放置第一类型的多个第一TAP单元。例如，如关于图1A至图1C描述，在IC布局图100中将多个第一TAP单元111-114放置成两列及两行。第一TAP单元111-114具有第一类型，例如N型。
在操作515中，在IC布局图中，在多个第二列及多个第二行中放置第二类型的多个第二TAP单元。例如，如关于图1A至图1C描述，在IC布局图100中将多个第二TAP单元121-126放置成三列及两行。第二TAP单元121-126具有不同于第一类型的第二类型，例如P型。第一行的第一TAP单元111-114及第二行的第二TAP单元121-126在第一方向，例如X’-X方向上延伸。第一列的第一TAP单元111-114及第二列的第二TAP单元121-126在X’-X方向上交替布置并彼此间隔开，且在横向于X’-X方向的第二方向，例如Y’-Y方向上延伸。在每个第一行中的第一TAP单元(例如，111、112)在X’-X方向上交叠在对应第二行中的第二TAP单元，例如121、122、123。
在至少一个实施例中，例如在IC制造流程的放置及布局操作中，操作505及操作515同时发生。在一个或多个实施例中，第一TAP单元及/或第二TAP单元为储存在一个或多个单元库中及从一个或多个单元库中读取的标准单元。在一些实施例中，执行操作505及操作515以在IC布局图上以规律间隔及重复图案放置TAP单元，如关于图3描述。
图5B为根据一些实施例的制造IC元件的方法500B的流程图。在至少一个实施例中，基于由方法500A产生的IC布局图100，根据制造方法500B制造IC元件。
在操作525，在基板上方形成第一阱区、第二阱区、第一连接阱区、及第二连接阱区。例如，在关于图4描述的基板451上形成第一阱区131-134、第二阱区141-145、第一连接阱区136-139、及第二连接阱区146-151，如关于图1B描述。在至少一个实施例中，同时形成第一阱区131-134及第一连接阱区136-139，这些为N阱。在至少一个实施例中，同时形成第二阱区141-145及第二连接阱区146-151，这些为P阱。
在一些实施例中，基板为半导体材料(例如，硅、掺杂硅、砷化镓、或另一半导体材料)。在一些实施例中，基板为P型掺杂基板。在一些实施例中，基板为N型掺杂基板。在一些实施例中，基板为除了半导体材料外的刚性晶体材料(例如，金钢石、蓝宝石、氧化铝(Al2O3)、或类似者)，在此基板上制造IC。在一些实施例中，添加N型及P型掺杂剂至基板以分别形成N阱及P阱。在一些实施例中，通过例如离子植入工具将掺杂剂添加至基板。在一些实施例中，隔离结构，诸如关于图4描述的隔离区458，形成于相邻P阱与N阱之间，这是通过以下步骤实现：利用干式或电浆蚀刻制程在基板中蚀刻沟槽，接着用介电质，例如氧化硅或旋涂玻璃填充沟槽。
在操作535中，第一TAP单元及第二TAP单元形成于第一阱区、第二阱区、第一连接阱区、及第二连接阱区于上方。例如，第一TAP单元111-114(其为NTAP单元)形成于第一阱区131-134及第一连接阱区136-139(其为N阱)上方，如关于图1A描述。第二TAP单元121-126(其为PTAP单元)形成于第二阱区141-145及第二连接阱区146-151(其为P阱)上方，如关于图1A描述。因而，第一TAP单元111-114及第二TAP单元121-126沿Y’-Y方向在交替列中布置，且在X’-X方向上彼此交叠，如关于图1A描述。
在操作545，在第一阱区及第二阱区上方形成主动区。在至少一个实施例中，在未由TAP单元占据的部分中，P型主动区形成于N阱上方。例如，在未由NTAP 115占据的部分中，P型主动区452、453形成于N阱132上方，如关于图4描述。在至少一个实施例中，在未由TAP单元占据的部分中，N型主动区形成于P阱上方。例如，在未由PTAP 116占据的部分中，N型主动区455、456形成于P阱143上方，如关于图4描述。
在一些实施例中，例如通过离子植入一起形成TAP单元及主动区。例如，如图1A图示，第一TAP单元112的中间区163包括N型掺杂剂，并与N型主动区在同一离子植入制程中一起形成，N型主动区亦包括N型掺杂剂。另一方面，第一TAP单元112的端部区161、162包括P型掺杂剂，并与P型主动区在同一离子植入制程中一起形成，P型主动区亦包括P型掺杂剂。对于另一实例，第二TAP单元122的中间区173包括P型掺杂剂，并与P型主动区一起形成，P型主动区亦包括P型掺杂剂。另一方面，第二TAP单元122的端部区171、172包括N型掺杂剂，并与包括N型掺杂剂的N型主动区一起形成。
在操作555，在主动区上方形成栅极区。例如，栅极区454形成于P型主动区452、453上方以界定PMOS，及栅极区457形成于N型主动区455、456上方以界定NMOS，如关于图4描述。在一些实施例中，栅极氧化物沉积于主动区上方，接着导电栅电极沉积于栅极氧化物上方以形成栅极区。栅极氧化物的示例材料包括HfO2、ZrO2、或类似者。栅电极的示例材料包括多晶硅、金属或类似者。
在一些实施例中，方法500B进一步包括形成到TAP单元、主动区及栅极区的接触的步骤。例如，在形成栅极区之后，层间介电质(interlayer dielectric；ILD)层沉积于基板上方。接着在对应于TAP单元、主动区及栅极区的部分中蚀刻ILD层，所蚀刻部分充满导电材料(诸如金属)以形成导电通孔。另一金属层沉积于通孔上方并经图案化以界定到TAP单元、主动区及栅极区的互连。在至少一个实施例中，重复多次所述制程以形成由多个通孔层连接的不同金属层，以在正在制造的IC内界定各种连接及/或界定具有超出IC元件的其他装备的外部连接。
所述方法包括示例性操作，但它们不一定按示出的顺序执行。根据本揭示案的一些实施例的精神和范围，可视情况可对操作骤进行添加、替换、改变顺序、及/或去除。组合不同特征及/或不同实施例的实施例在本揭示案的一些实施例的范畴内，且在检查本揭示案的一些实施例后对于熟悉本领域者而言是显而易见的。
图6为根据一些实施例的具有鳍特征的示例电路元件600的透视图。在图6中示例配置中，电路元件600为鳍式场效晶体管(fin field-effect transistor；FINFET)。FINFET600包括基板602、在Z方向上自基板602延伸的至少一个鳍特征(或鳍)604、沿鳍604的表面的栅极介电质606、及于栅极介电质606上方的栅电极608。源极区610及漏极区612设置在鳍604的相对侧上的基板602上方。鳍604、源极区610及漏极区612属于主动区(或OD区)，其在一个或多个实施例中对应于关于图1A至图4描述的任何主动区。在至少一个实施例中，栅电极608对应于关于图1A至图4描述的任何栅极区。主动区中鳍特征的所述配置为实例。其他配置在各种实施例的范畴内。
在一些实施例中，上文论述的一些或所有方法是通过IC布局图产生系统来执行。在一些实施例中，IC布局图产生系统可用作下文论述的IC制造系统的设计室的部分。
图7为根据一些实施例的电子设计自动化(EDA)系统700的方块图。
在一些实施例中，EDA系统700包括APR系统。根据一个或多个实施例中，设计布局图的本文所述方法表示电线路径布置，例如，根据一些实施例可使用EDA系统700实施。
在一些实施例中，EDA系统700为通用计算元件，包括硬件处理器702及非短暂计算机可读储存媒体704。储存媒体(即，记忆体)704使用计算机程序代码706编码，亦即储存计算机程序代码706，计算机程序代码706即为可执行指令组。硬件处理器702执行指令706表示(至少部分地)EDA工具，其根据一个或多个(以下，提及的制程及/或方法)实施例本文所述方法的部分或全部。
处理器702经由总线708电耦接至计算机可读储存媒体704。处理器702亦经由总线708电耦接至I/O(输入/输出)接口710。网络接口712亦经由总线708电连接至处理器702。网络接口712连接至网络714，以便处理器702及计算机可读储存媒体704能够经由网络714连接至外部元件。处理器702经配置以执行在计算机可读储存媒体704中编码的计算机程序代码706，以致使系统700对于执行所述制程及/或方法的部分或全部是有用的。在一个或多个实施例中，处理器702为中央处理器(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；ASIC)、及/或适当处理单元。
在一个或多个实施例中，计算机可读储存媒体704为电子、磁性的、光学的、电磁的、红外线及/或半导体系统(或设备或元件)。例如，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可移动计算机磁片、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、刚性磁盘及/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存媒体704包括只读光盘记忆体(compact disk read only memory；CD-ROM)、读/写光盘(compact disk-read/write；CD-R/W)、及/或数字视讯光盘(digitalvideo disc；DVD)。
在一个或多个实施例中，储存媒体704储存计算机程序代码706，此计算机程序代码706经配置以致使系统700(其中此种执行表示(至少部分地)EDA工具)对于执行所述制程及/或方法的部分或全部是有用的。在一个或多个实施例中，储存媒体704亦储存促进执行所述制程及/或方法的部分或全部的信息。在一个或多个实施例中，储存媒体704储存包括如本文揭示的此种标准单元的标准单元库707。
EDA系统700包括I/O接口710。I/O接口710耦接至外部电路系统。在一个或多个实施例中，I/O接口710包括键盘、键板、鼠标、轨迹球、轨迹板、触控屏幕、及/或游标方向键以用于与处理器702交换信息及命令。
EDA系统700亦包括耦接至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接至此网络。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实施所述制程及/或方法的部分或全部。
系统700经配置以经由I/O接口710接收信息。经由I/O接口710接收的信息包括指令、数据、设计规则、标准单元库、及/或用于通过处理器702处理的其他参数的一或多者。信息经由总线708传递至处理器702。EDA系统700经配置以经由I/O接口710接收有关UI的信息。信息作为使用者界面(user interface；UI)742储存在计算机可读媒体704中。
在一些实施例中，所述制程及/或方法的部分或全部实施为通过处理器执行的独立软件应用。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用，此软件应用为附加软件应用的部分。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用的外挂程序。在一些实施例中，所述制程及/或方法的至少一个实施为一软件应用，此软件应用为EDA工具的部分。在一些实施例中，所述制程及/或方法的部分或全部实施为由EDA系统700使用的软件应用。在一些实施例中，包括标准单元的布局图使用诸如
Figure BDA0002924393090000231
的工具或另一适当布局产生工具产生，
Figure BDA0002924393090000232
可从CADENCEDESIGN SYSTEMS公司购得。
在一些实施例中，制程作为在非暂态计算机可读取媒体中储存的程序的函数实现。非短暂计算机可读取记录媒体的实例包括但不限制于，外部的/可移动的及/或内部的/植入的储存器或记忆体单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、记忆体卡等的半导体记忆体的一或多者。
图8为根据一些实施例的集成电路(IC)制造系统800及与其关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统800制造一或多个半导体光罩(A)或半导体集成电路层中的至少一个元件(B)的至少一者。
在图8中，IC制造系统800包括实体，诸如设计室820、光罩室830及IC制造商/制造者(fabricator；“fab”)850，其与制造IC元件860相关的设计、发展及制造循环及/或服务彼此相互作用。系统800中的实体由通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每个实体与一或多个其他实体相互作用并且提供服务至一或多个其他实体及/或从一或多个其他实体接收服务。在一些实施例中，设计室820、光罩室830及ICfab 850的两个或更多个由单个更大公司所拥有。在一些实施例中，设计室820、光罩室830及IC fab 850的两个或更多个共存于公用设施中且使用公共资源。
设计室(或设计组)820产生IC设计布局图822。IC设计布局图822包括为IC元件860设计的各种几何图案。几何图案对应于组成待制造的IC元件860的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。例如，IC设计布局图822的部分包括各种IC特征，诸如主动区、栅电极、源极及漏极、层间互连的金属线或通孔、及用于接合垫的开口，此等IC特征形成于半导体基板(诸如硅晶圆)中及各种材料层(设置于此半导体基板上)中。设计室820实施适合的设计程序以形成IC设计布局图822。设计程序包括逻辑设计、实体设计及/或布局与布局的一或更多者。IC设计布局图822存在于具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以GDSII文件格式或DFII文件格式表示。
光罩室830包括数据准备832及光罩制造844。光罩室830使用IC设计布局图822制造一或多个光罩845，光罩845待用于根据IC设计布局图822制造IC元件860的各种层。光罩室830执行光罩数据准备832，其中IC设计布局图822转换成代表性数据文件(representative data file；“RDF”)。光罩数据准备832提供RDF至光罩制造844。光罩制造844包括光罩写入器。光罩写入器将RDF转换成一基板上的影像，基板诸如光罩(主光罩)845或半导体晶圆853。设计布局图822由光罩数据准备832操纵以符合光罩写入器的特定特性及/或IC fab 850的必要条件。在图8中，光罩数据准备832及光罩制造844图示为分离元件。在一些实施例中，光罩数据准备832及光罩制造844可统一称为光罩数据准备。
在一些实施例中，光罩数据准备832包括光学邻近校正(optical proximitycorrection；OPC)，其使用光刻增强技术以补偿像差，诸如可能由绕射、干涉、其他制程效应等引起的像差。OPC调整IC设计布局图822。在一些实施例中，光罩数据准备832包括另外解析度增强技术(resolution enhancement techniques；RET)，诸如离轴照明、亚解析度辅助特征、相变光罩、其他适合技术等或其组合。在一些实施例中，亦使用反相微影技术(inverse lithography technology；ILT)，其将OPC处理为逆像问题。
在一些实施例中，光罩数据准备832包括光罩规则检查器(mask rule checker；mRC)，其利用一组光罩产生规则检查已经在OPC中经受制程的IC设计布局图822，此等规则包括某些几何及/或连接性限制以确保充足余量，以解决半导体制造制程中的变化性等等。在一些实施例中，MRC修改IC设计布局图822以补偿光罩制造844期间的限制，其可取消由OPC执行的修改的部分以满足光罩产生规则。
在一些实施例中，光罩数据准备832包括光刻过程检查(lithography processchecking；LPC)，其模拟将由IC fab 850实施的处理以制造IC元件860。LPC基于IC设计布局图822模拟此过程以创造模拟制造元件，诸如IC元件860。LPC模拟中的处理参数可包括与IC制造周期的各种制程关联的参数、与用于制造IC的工具关联的参数、及/或制造制程的其他态样。LPC考虑了各种因素，诸如空间成像对比、焦深(depth of focus；“DOF”)、光罩错误改进因素(mask error enhancement factor；“MEEF”)、其他适当因素等或其组合。在一些实施例中，在由LPC已经创造模拟制造的元件后，若模拟元件不足够接近形状以满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图822。
应理解，为了简明的目的，光罩数据准备832的以上描述已经简化。在一些实施例中，数据准备832包括诸如逻辑操作(logic operation；LOP)的附加特征以根据制造规则更改IC设计布局图822。另外，在数据准备832期间应用于IC设计布局图822的制程可以各种不同顺序执行。
在光罩数据准备832之后及光罩制造844期间，基于修改的IC设计布局图822制造光罩845或光罩组845。在一些实施例中，光罩制造844包括基于IC设计布局图822执行一或更多次微影曝光。在一些实施例中，使用电子束(electron-beam；e-beam)或多个电子束的机构以基于修改的IC设计布局图822在光罩(光罩或主光罩)845上形成图案。光罩845可以各种技术形成。在一些实施例中，使用二元技术形成光罩845。在一些实施例中，光罩图案包括暗区及透明区。用于曝光已经涂覆在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束，诸如紫外线(UV)束，由暗区阻断及透射穿过透明区。在一个实例中，光罩845的二元光罩版本包括透明基板(例如，熔凝石英)、及涂覆在二元光罩的暗区中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成光罩845。在光罩845的相转移光罩(phase shiftmask；PSM)版本中，形成于相转移光罩上的图案中的各种特征，经配置以具有适当的相位差以提高解析度及成像品质。在各种实例中，相转移光罩可为衰减PSM或交替PSM。由光罩制造844产生的光罩用于各种制程中。例如，此种光罩用于离子注入制程中以在半导体晶圆853中形成各种掺杂区，用于蚀刻制程中以在半导体晶圆853中形成各种蚀刻区，及/或用于其他适当制程中。
IC fab 850为IC制造公司，包括用于制造各种不同IC产品的一或多个制造设施。在一些实施例中，IC Fab 850为半导体制造厂。例如，可能存在用于多个IC产品的前端制造(前段(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可为IC产品的互连及包装提供后端制造(后段(back-end-of-line；BEOL)制造)时，且第三制造设施可为制造公司提供其他服务。
IC Fab 850包括配置以在半导体晶圆853执行各种制造操作使得根据光罩(例如，光罩845)制造IC元件860的制造工具852。在各种实施例中，制造工具852包括以下各项的一或更多者：晶圆步进器、离子植入器、光刻胶涂布器、制程腔室，例如CVD腔室或LPCVD熔炉、CMP系统、电浆蚀刻系统、晶圆清洗系统，或能够执行如本文论述的一个或多个制造制程的其他制造设备。
IC fab 850使用由光罩室830制造的光罩845制造IC元件860。因而，IC fab 850至少间接地使用IC设计布局图822制造IC元件860。在一些实施例中，半导体晶圆853通过ICfab 850使用光罩845形成IC元件860来制造。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822而执行一或多个微影曝光。半导体晶圆853包括硅基板或具有形成于其上的材料层的其他适合基板。半导体晶圆853进一步包括各种掺杂区、介电质特征、多级互连等(在后续制造步骤中形成)的一或更多者。
关于集成电路(IC)制造系统(例如，图8的系统800)的细节及与其关联的IC制造流程在以下档中找到：例如，2016年2月9日授权的美国专利第9,256,709号；2015年10月1日公开的美国预授权公开案第20150278429号；2014年2月6日公开的美国预授权公开案第20140040838号；及2007年8月21日授权的美国专利第7,260,442号，以上各者的内容以引用方式整个并入本文中。
在一些实施例中，集成电路(IC)元件包括在第一方向及与第一方向横向的第二方向上间隔布置的多个TAP单元。多个TAP单元包括至少一个第一TAP单元。第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。第一中间区包括植入在第一类型的第一阱区中的第一类型的第一掺杂剂。将第一端部区布置在第二方向上的第一中间区的相对侧上。第一端部区中的每一者包括植入在第一阱区中的第二类型的第二掺杂剂，此第二类型不同于第一类型。
在一些实施例中，TAP单元进一步包括至少一个第二TAP单元。第二TAP单元包括在第二方向上连续布置的两个第二端部区及一第二中间区。第二中间区包括植入在第二类型的一第二阱区中的第二掺杂剂。第二端部区布置在第二方向上的第二中间区的相对侧上，此些第二端部区中的每一者包括植入在第二阱区中的第一掺杂剂。
在一些实施例中，IC元件包括以下各项的至少一个：第一中间区在第二方向上的高度为第一TAP单元在第二方向上的高度的一半，或第二中间区在第二方向上的高度为第二TAP单元在第二方向上的高度的一半。
在一些实施例中，第一TAP单元或第二TAP单元中的至少一者在第二方向上的高度为一元件单元高度的两倍。
在一些实施例中，元件单元高度为自0.025μm至0.300μm。第一TAP单元或第二TAP单元中的至少一者在第二方向上的高度为自0.05μm至0.600μm。
在一些实施例中，第一TAP单元的此些第一端部区中的一者在第一方向上交叠第二TAP单元的第二中间区。第二TAP单元的此些第二端部区中的一者在第一方向上交叠第一TAP单元的第一中间区。
在一些实施例中，第一TAP单元的此些第一端部区中的另一者在第一方向上并不交叠第二TAP单元的第二中间区。第二TAP单元的此些第二端部区中的另一者在第一方向上并不交叠第一TAP单元的第一中间区。
在一些实施例中，至少一个第一TAP单元包括布置在沿第二方向延伸的多个第一列中的多个第一TAP单元。至少一个第二TAP单元包括布置在沿第二方向延伸的多个第二列中的多个第二TAP单元。此些第一列及此些第二列在第一方向上交替布置。
在一些实施例中，在第一方向上自此些第一TAP单元中的第一TAP单元至此些第二TAP单元中的相邻第二TAP单元的第一最大元件至TAP距离，或者自此些第二TAP单元中的第二TAP单元至此些第一TAP单元中的相邻第一TAP单元的第一最大元件至TAP距离，为自1μm至300μm。在第二方向上自此些第一TAP单元中的第一TAP单元的第一中间区至第二类型的相邻阱区的第二最大元件至TAP距离，或者自此些第二TAP单元中的第二TAP单元的第二中间区至第一类型的相邻阱区的第二最大元件至TAP距离，为自0.025μm至0.300μm。
在一些实施例中，将此些第一TAP单元中的每一者沿第一方向上布置在此些第二TAP单元中的两个相邻第二TAP单元之间，并且每个第一TAP单元的第一阱区连续延伸至此些两个相邻第二TAP单元之间的第一类型的阱区中。将此些第二TAP单元中的每一者沿第一方向上布置在此些第一TAP单元中的两个相邻第一TAP单元之间，并且每个第二TAP单元的第二阱区连续延伸至此些两个相邻第一TAP单元之间的第二类型的一阱区中。
在一些实施例中，在此些两个相邻第一TAP单元之间的第二类型的阱区包括第一类型的第一晶体管，并且每个第二TAP单元经配置以在此些两个相邻第一TAP单元之间的第二类型的阱区中收集此些第一晶体管的主体电流。在此些两个相邻第二TAP单元之间的第一类型的阱区包括第二类型的第二晶体管，并且每个第一TAP单元经配置以在此些两个相邻第二TAP单元之间的第一类型的阱区中收集此些第二晶体管的主体电流。
在一些实施例中，用于制造IC元件的方法包括以下步骤：在基板上方，在多个第一列及多个第一行中形成第一类型的多个第一TAP单元；及在基板上方，在多个第二列及多个第二行中形成第二类型的多个第二TAP单元。第二类型不同于第一类型。多个第一行及多个第二行在第一方向上延伸。多个第一行及多个第二行在第一方向上交替布置并彼此间隔开，并且在与第一方向横向的第二方向上延伸。在第一方向上，多个第一行中的每个第一行中的第一TAP单元部分地交叠多个第二行中的对应第二行中的第二TAP单元。
在一些实施例中，方法进一步包括以下步骤：在形成此些第一TAP单元的步骤及形成此些第二TAP单元的步骤的前，在基板上方，形成第一类型的多个第一阱区及第二类型的多个第二阱区。此些第一阱区及此些第二阱区在第一方向上延伸并在第二方向上交替布置。在形成此些第一TAP单元的步骤中，将此些第一TAP单元中的每个第一TAP单元形成为在第二方向上，自此些第一阱区中的一个第一阱区至此些第一阱区中的相邻第一阱区横跨此些第二阱区中的第二阱区延伸。在形成此些第二TAP单元的步骤中，将此些第二TAP单元中的每个第二TAP单元形成为在第二方向上，自此些第二阱区中的一个第二阱区至此些第二阱区中的相邻第二阱区横跨此些第一阱区中的第一阱区延伸。
在一些实施例中，方法进一步包括以下步骤：在形成此些第一TAP单元的步骤及形成此些第二TAP单元的步骤之前，在基板上方，形成第一类型的多个第一阱区及第二类型的多个第二阱区；以及在基板上方，形成第一类型的多个第一连接阱区及第二类型的多个第二连接阱区。此些第一阱区及此些些第二阱区在第一方向上延伸并在第二方向上交替布置。在第二方向上，此些第一连接阱区中的每个第一连接阱区在此些第一阱区中的对相邻第一阱区之间并横跨此些第二阱区中的第二阱区延伸。在第二方向上，此些第二连接阱区中的每个第二连接阱区在此些第二阱区中的对相邻第二阱区之间并横跨此些第一阱区中的第一阱区延伸。
在一些实施例中，在形成此些第一TAP单元的步骤中，此些第一TAP单元中的每个第一TAP单元形成于此些第一连接阱区中的第一连接阱区上方。在形成此些第二TAP单元的步骤中，此些第二TAP单元中的每个第二TAP单元形成于此些第二连接阱区中的第二连接阱区上方。
在一些实施例中，每个第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。此些第一端部区布置在第二方向上的第一中间区的相对侧上，并分别形成于此些相邻第一阱区上方，对应于每个第一TAP单元的第一连接阱区在此些相邻第一阱区之间延伸。第一中间区形成于对应于每个第一TAP单元的第一连接阱区上方。每个第二TAP单元包括在第二方向上连续布置的两个第二端部区及第二中间区。此些第二端部区布置在第二方向上的第二中间区的相对侧上，并分别形成于此些相邻第二阱区上方，对应于每个第二TAP单元的第二连接阱区在此些相邻第二阱区之间延伸。第二中间区形成于对应于每个第二TAP单元的第二连接阱区上方。
在一些实施例中，在第一方向上，此些第一TAP单元中的第一TAP单元的此些第一端部区中的一者交叠此些第二TAP单元中的第二TAP单元的第二中间区。第二TAP单元的此些第二端部区中的一者交叠第一TAP单元的第一中间区。
在一些实施例中，第一TAP单元的此些第一端部区中的另一者在第一方向上并不交叠第二TAP单元的第二中间区。第二TAP单元的此些第二端部区中的另一者在第一方向上并不交叠第一TAP单元的第一中间区。
在一些实施例中，用于制造IC元件的系统包括处理器，此处理器经配置以通过以下步骤在集成电路(IC)布局图中执行TAP单元放置：放置第一类型的多个第一阱区及不同于第一类型的第二类型的多个第二阱区，放置第一类型的多个第一连接阱区，及放置多个第一TAP单元。多个第一阱区及多个第二阱区在第一方向上延伸并在与第一方向横向的第二方向上交替布置。在第二方向上，多个第一连接阱区中的每个第一连接阱区在多个第一阱区中自一对相邻第一阱区之间并横跨多个第二阱区中的第二阱区延伸。将多个第一TAP单元中的每个第一TAP单元对应于多个第一连接阱区中的第一连接阱区放置。
在一些实施例中，处理器经配置以进一步通过以下步骤执行TAP单元放置：放置第二类型的多个第二连接阱区，其中在第二方向上，此些第二连接阱区中的每个第二连接阱区在此些第二阱区中的对相邻第二阱区之间并横跨此些第一阱区中的第一阱区延伸；以及放置多个第二TAP单元，其中将此些第二TAP单元中的每个第二TAP单元对应于此些第二连接阱区中的第二连接阱区放置。
上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的一些实施例的态样。熟悉此项技术者应了解，可轻易使用本揭示案的一些实施例作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的一些实施例的精神及范畴，且可在不脱离本揭示案的一些实施例的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种集成电路元件，其特征在于，包括：
多个TAP单元，间隔布置在一第一方向及与该第一方向横向的一第二方向上，
其中所述多个TAP单元包括至少一个第一TAP单元，且
该第一TAP单元包括在该第二方向上连续布置的两个第一端部区及一第一中间区，
其中该第一中间区包括植入在一第一类型的一第一阱区中的该第一类型的一第一掺杂剂，且
所述两个第一端部区布置在该第二方向上的该第一中间区的相对侧上，所述两个第一端部区中的每一者包括植入在该第一阱区中的一第二类型的一第二掺杂剂，该第二类型不同于该第一类型。
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