CN114078808A - 集成电路及其形成方法 - Google Patents

集成电路及其形成方法 Download PDF

Info

Publication number
CN114078808A
CN114078808A CN202110194374.1A CN202110194374A CN114078808A CN 114078808 A CN114078808 A CN 114078808A CN 202110194374 A CN202110194374 A CN 202110194374A CN 114078808 A CN114078808 A CN 114078808A
Authority
CN
China
Prior art keywords
conductive
layer
pair
active region
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110194374.1A
Other languages
English (en)
Inventor
萧锦涛
曾健庭
林威呈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114078808A publication Critical patent/CN114078808A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11861—Substrate and well contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11866—Gate electrode terminals or contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11887—Three levels of metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种集成电路，包括布置在第一层中的第一对电源轨和第二对电源轨；布置在该第一层上方的第二层中的导电线；以及布置在该第二层上方的第三层中的第一有源区。第一有源区设置为与该第一对电源轨重叠。第一有源区通过导电线中的第一线和第一组通孔耦合到第一对电源轨，并且该第一有源区通过导电线中的至少一条第二线和不同于该第一组通孔的第二组通孔耦合到第二对电源轨。本发明的实施例还涉及形成集成电路的方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
在半导体制造中，由于后道工序(BEOL)相关的临界尺寸，可以限制集成电路缩放。BEOL缩放与当前半导体制造工艺一同减缓。
发明内容
根据本发明实施例的一个方面，提供了一种集成电路，包括：第一对电源轨和第二对电源轨，布置在第一层中并在第一方向上延伸；多条导电线，布置在第一层上方的第二层中，其中，多条导电线在不同于第一方向的第二方向上延伸并跨过第一对电源轨和第二对电源轨；第一有源区，布置在第二层上方的第三层中并在第二方向上延伸，其中，第一有源区设置为与第一对电源轨重叠；第一栅极，布置在第一有源区上方；以及导电迹线，布置在第一栅极上方并耦合到第一栅极，其中，第一有源区通过多条导电线中的第一线和第一组通孔耦合到第一对电源轨，并且第一有源区通过多条导电线中的至少一条第二导电线和不同于第一组通孔的第二组通孔耦合到第二对电源轨。
根据本发明实施例的另一个方面，提供了一种集成电路，包括：第一晶体管，包括：第一有源区；多个第一导电部和多个第二导电部，布置在第一层中并在于第一有源区的上方，其中，多个第一导电部对应于第一晶体管的源极，并且多个第二导电部对应于第一晶体管的漏极；以及多个第一栅极，对应于第一晶体管的栅极，在第一有源区上方并穿插在多个第一导电部中的一个与多个第二导电部中的一个之间；以及多条导电线，布置在第一有源区下方的第二层中，其中，多条导电线包括第一导电线和多条第二导电线；其中，响应于在第一晶体管的栅极处接收的输入信号，第一晶体管的源极通过第一导电线耦合到外部电压，并且第一晶体管的漏极通过多条第二导电线耦合到第一电源电压。
根据本发明实施例的又一个方面，提供了一种形成集成电路的方法，包括：在第一层中形成多个电源轨，其中，多个电源轨在第一方向上延伸并在第二方向上相互分离；在第一层上方的第二层中形成多条导电线，其中，多条导电线在第二方向上延伸；在第二层上方的第三层中形成多个有源区；在第三层中的多个有源区上方形成多个导电部，其中，多个有源区的第一有源区耦合到多条导电线中的至少第一导电线和第二导电线；在多个有源区上方形成多个栅极，栅极穿插在多个导电部之间；在第三层上方的第四层中形成多条导电迹线，其中，多条导电迹线在第二方向上延伸；以及在第四层上方的第五层中形成导电图案，其中，导电图案耦合到多条导电迹线。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。
图1A是根据各个实施例的集成电路的一部分的等效电路。
图1B是根据各个实施例的对图1A的电源栅极电路的等效电路部分的晶体管的表示。
图2A是根据各个实施例的集成电路的一部分的等效电路。
图2B是根据各个实施例的对图2A的电源栅极电路的等效电路部分的晶体管的表示。
图3A是根据各个实施例的图1B的集成电路的一部分对应的平面图的布局图。
图3B-图3C是根据各个实施例的图3A中的集成电路的一部分的截面图。
图4A是根据各个实施例的图3A的集成电路的一部分对应的平面图的布局图。
图4B是根据各个实施例的图4A中的集成电路的一部分的截面图。
图5A是根据各个实施例的图1B的集成电路的一部分对应的平面图的布局图。
图5B是根据各个实施例的图4A中的集成电路的一部分的截面图。
图6是根据各个实施例的图5A的集成电路的一部分对应的工作示意图。
图7是根据各个实施例的图2B的集成电路的一部分对应的平面图的布局图。
图8是根据各个实施例的集成电路的一部分的平面图的布局图。
图9是根据各个实施例的集成电路的一部分的平面图的布局图。
图10是根据各个实施例的集成电路的一部分的平面图的布局图。
图11是根据各个实施例的操作集成电路的方法的流程图。
图12是根据各个实施例的制造集成电路的方法的流程图。
图13是根据各个实施例的集成电路器件设计系统的框图。
图14是根据各个实施例的集成电路制造系统及与其相关集成电路制造流程的框图。
具体实施方式
以下公开提供了多种不同的实施例或实例，用于实现所提供的主题的不同部件。以下将描述元件和布置的具体实例，以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字符。这样的重复是为了简单和清楚的目的，其本身不对讨论的各个实施例和/或配置之间的关系进行指示。
本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明书中使用的示例，包含本文所讨论的任何术语的示例，仅是说明性的，决不是限制本发明或任何示例性术语的范围和意义。同样，本发明并不限于本说明书中给出的各种实施例。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。本文所使用的术语“和/或”包含一个或多个所列相关项目的任意以及所有组合。
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指的是一个给定值或范围的任意近似值，在该给定值或范围内，任意近似值根据其所属的各个领域而变化，并且其范围适用本领域技术人员理解的最广泛的解释，以包含所有这种修改及类似结构。在一些实施例中，给定值或范围通常应在20％内，优选地在10％内，更优选地在5％内。本文给出的数值量是近似量，这意味着，如果没有明确说明，可以推断出术语“大约”、“约”、“大概”或“大致”，或意味着其他近似值。
现参考图1A。根据各个实施例，图1A是集成电路10的一部分的等效电路。如图1A示例性地示出，集成电路10包括具有反相器110-120和P型晶体管M1的电源栅极电路100。电源栅极电路100被配置为与外部电源(未示出)相连以为集成电路10接收来自外部电源的外部电压，即，电压TVDD。响应于信号NSLEEPIN，电源栅极电路100被配置为输出电源电压(即，电压VDD)到包括在集成电路10中的单元电路(未示出)。在一些实施例中，电源栅极电路100在集成电路10中也称为插接件。
为了进行说明，反相器110被配置为将信号NSLEEPIN反相并将输入信号IN输出到反相器120和晶体管M1。反相器120被配置为反相器信号IN以输出信号NSLEEPOUT。为了响应在晶体管M1的栅极接收的输入信号IN，晶体管M1被配置为输出响应在晶体管源极端接收的外部信号TVDD的电压VDD。在一些实施例中，信号NSLEEPIN具有高逻辑(即，逻辑1)，并且相应地，反相器110输出具有低逻辑(即，逻辑0)的输入信号IN。晶体管M1导通并输出电源电压VDD。
现参考图1B。根据各个实施例，图1B是图1A的电源栅极电路100的等效电路部分的详细电路。如图1B示例性地示出，反相器110包括P型晶体管M2和N型晶体管M3。反相器120包括P型晶体管M4和N型晶体管M5。晶体管M2-M3的栅极耦合在一起以接收信号NSLEEPIN。晶体管M2的第一端耦合到晶体管M1的栅极处的晶体管M3的第一端。晶体管M4-M6的栅极在晶体管M1的栅极处耦合在一起。晶体管M4的第一端耦合到晶体管M5的第一端以输出信号NSLEEPOUT。
现参考图2A。根据各个实施例，图2A是集成电路10的一部分的等效电路。相对于图1A-图1B的实施例，为了便于理解，为图2A中的相似元件指定相同的参考数字。简洁起见，除非需要介绍图2A所示元件的协同关系，在此省略了上文已详细讨论的类似元件的具体操作。
为了进行说明，集成电路10包括电源栅极电路200。与图1A的电源栅极电路100相比，电源栅极电路200包括N型晶体管M6而非P型晶体管M1。电源栅极电路200被配置为耦合到外部电源(未示出)以为集成电路10从外部电源接收外部电压，即，电压TVSS。为了响应信号NSLEEPIN，电源栅极电路200被配置为输出电源电压(即，电压VSS)到包括在集成电路10的单元电路(未示出)。在一些实施例中，电源栅极电路200被称为集成电路10的页脚。
现参考图2B。根据各个实施例，图2B是图2A的电源栅极电路200的等效电路部分的详细电路。相对于图1A-图2A的实施例，为了便于理解，为图2B中的相似元件指定相同的参考数字。
为了进行说明，响应于在晶体管M6的栅极接收的输入信号IN，晶体管M6被配置为输出响应在晶体管源极端接收的外部信号TVSS的电压VSS。在一些实施例中，信号NSLEEPIN具有低逻辑(即，逻辑0)，并且相应地，反相器110输出具有高逻辑(即，逻辑1)的输入信号IN。晶体管M6导通并输出电源电压VSS。
为了说明的目的，给出了图1A-图2B的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，电源栅极电路100和200不包括反相器110-120且仅分别包括晶体管M1和M6。
现参考图3A。根据各个实施例，图3A是图1B的集成电路10的一部分对应的平面图的布局图。
为了进行说明，如图3A所示，集成电路10包括电源轨201-202、导电线301-303、有源区401-405、导电部501-510、栅极601-608以及衬底(未示出)上的通孔VD1-VD6和VM1-VM2。在一些实施例中，电源轨201-202布置在第一层中。导电线301-303布置在第一层上方的第二层中。有源区401-405布置在第二层上方的第三层中。导电部501-510和栅极601-608布置在有源区上方。通孔VM1-VM2布置在第一层和第二层之间。通孔VD1-VD6布置在第二层和第三层之间。
参考图1B和图3A，在晶体管M1-M5的形成中，配置有源区401-405。导电部501对应于晶体管M4的第二端，导电部502对应于晶体管M4-M5的第一端。栅极602对应于晶体管M4-M5的栅极。导电部503对应于晶体管M5的第二端。导电部504对应于晶体管M3的第二端，导电部505对应于晶体管M2-M3的第一端。栅极603对应于晶体管M2-M3的栅极。导电部506对应于晶体管M2的第二端。导电部507和509一起对应于晶体管M1的源极，导电部508和510一起对应于晶体管M1的漏极。栅极605-607一起对应于晶体管M1的栅极。根据一些实施例，由于导电部507和509耦合到晶体管M1的源极，导电部508和510耦合到晶体管M1的漏极以及栅极605-607耦合在一起形成晶体管M1的栅极，晶体管M1形成在基于这些元件的并行结构中。在一些实施例中，栅极601、604和608被称为伪栅极。其中，在一些实施例中，“伪”栅极被称为未电连的MOS器件用栅极，这些栅极在电路中不起作用。
为了进行说明，电源轨201-202在y方向上延伸并在x方向上相互分离。在一些实施例中，电源轨202输出外部电压TVDD到电源栅极电路100，电源轨201从电源栅极电路100输出电源电压VDD。以下段落将进行详细讨论。在一些实施例中，电源轨201-202被称为金属-2(M-2)层。
导电线301-303在x方向上延伸并在y方向上相互分离。导电线302-303进一步在x方向上相互分离。在布局图中，导电线301-303跨过电源轨201-202。在一些实施例中，导电线303的宽度小于导电线301的宽度。在一些实施例中，导电线301-303被称为金属-1(M-1)层。
有源区401-405在x方向上延伸。有源区402-405在y方向上相互分离。有源区401与导电线301和303重叠。有源区402与导电线301重叠。有源区403-404与导电线302重叠。在一些实施例中，有源区401还包括如图3A所示的有源区401a-401d。
在一些实施例中，有源区401-402和405掺入P型掺杂剂诸如硼、铟、铝、镓或其组合。有源区403-404掺入N型掺杂剂诸如磷、砷或其组合。
栅极601-608在y方向上延伸并在x方向上相互分离。如图3A所示，栅极602跨过有源区402-403。栅极603跨过有源区404-405。栅极605-607跨过有源区401。栅极604布置在有源区401和有源区402-405之间。
在一些实施例中，栅极601-608之中的每个包括界面层(未示出)和界面层上方的多晶硅(或多)层(未示出)。在一些实施例中，栅极601-608还包括布置在界面层和多层之间的栅极介电层(未示出)和金属栅极层(未示出)。在一些实施例中，栅极601-608包括一个或多个代替多层的金属层。在各个实施例中，界面层包括介电材料，该介电材料包括，例如，氧化硅(SiO2)或氧氮化硅(SiON)，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。在一些实施例中，多晶硅层通过合适的沉积工艺形成，沉积工艺包括，例如，低压化学气相沉积(LPCVD)和等离子体增强CVD(PECVD)。在一些实施例中，栅极介电层使用高k介电材料，该高k介电材料包括，例如，氧化铪(HfO2)、Al2O3、镧系氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2及其组合或其他材料，栅极介电层通过ALD和/或其他合适的方法形成。金属栅极层包括p型功函数金属或n型功函数金属，并由CVD、PVD和/或其他合适的工艺形成。实例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或其组合。实例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TaAlN、TaC、TaSiN、Mn、Zr、其他合适的n型功函数材料或其组合。一个或多个金属层使用铝(Al)、钨(W)、铜(Cu)、钴(Co)和/或其他合适的材料，并由CVD、PVD、电镀和/或其他合适的工艺形成。为了说明的目的，给出了栅极601-608相关的形态和/或材料。栅极601-608相关的各个形态和/或材料在本发明的考虑范围内。
通孔VM1将电源轨202耦合到导电线303。通孔VM2将电源轨201耦合到导电线301。通孔VD1-VD2将导电线303耦合到有源区401。通孔VD3-VD4将有源区401耦合到导电线301。通孔VD5将有源区403耦合到导电线302，通孔VD6将有源区404耦合到导电线302。
现参考图3B-图3C。根据各个实施例，图3B是图3A中沿线AA’的集成电路10的一部分的截面图，图3C是图3A中沿线BB’的集成电路10的一部分的截面图。
如图3B所示，电源轨202通过通孔VM1耦合到有源区401、导电线303和通孔VD1。导电部509耦合到有源区401并覆盖有源区401。
如图3C所示，电源轨202耦合到导电线303。导电部508耦合到有源区401并覆盖有源区401。有源区401通过通孔VD4耦合到导电线301。
为了说明的目的，给出了图3A-图3C的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，电源栅极电路100不包括导电部509-510、栅极606-608和通孔VD1和VD3。在一些可选实施例中，集成电路10包括相对于导电线301配置并紧靠导电线302-303布置的其他导电线，集成电路10还包括耦合到其他导电线和导电部508之间的通孔。
现参考图4A。根据各个实施例，图4A是图3A的集成电路10的一部分对应的平面图的布局图。相对于图1A-图3C的实施例，为了便于理解，为图4A中的相似元件指定相同的参考数字。
如图4A所示，集成电路10还包括导电迹线701-706、导电图案801和通孔VD7-VD12、VG1-VG5和VM3-VM4。在一些实施例中，导电迹线701-706布置在第三层上方的第四层中。导电图案801布置在第四层上方的第五层中。通孔VD7-VD12和VG1-VG5布置在第三层和第四层之间。通孔VM3-VM4布置在第四层和第五层之间。
为了进行说明，导电迹线701-706在x方向上延伸并相互分离。在一些实施例中，导电迹线701-706也称为金属-0(M0)层。特别地，导电迹线701跨过导电部501-502和507以及栅极602。导电迹线702跨过导电部502和507-510以及栅极604-607。导电迹线703跨过导电部502和507以及栅极604。导电迹线704跨过导电部505和507以及栅极604。导电迹线705跨过导电部505和以及栅极603。导电迹线706跨过导电部505-507和栅极603-604。
导电图案801在y方向上延伸并跨过导电迹线702-704。
通孔VG1将导电迹线705耦合到栅极603。通孔VD7将导电部505耦合到导电迹线704。通孔VM3将导电迹线704耦合到导电图案801。通孔VM4将导电图案801耦合到导电迹线702。通孔VG2-VG5将导电迹线702分别耦合到栅极605-607和602。
基于上述配置，在一些实施例中，图1A的信号NSLEEPIN通过迹线705和通孔VG1传输到栅极603，图1A的输入信号IN通过导电部505、通孔VD7、导电迹线704、通孔VM3、导电图案801、通孔VM4、导电迹线702和通孔VG2-VG4输出到栅极605-607。相应地，当导通晶体管M1响应输入信号IN时，建立了有源区401a-401b之间的导电沟道、有源区401b-401c之间的导电沟道和有源区401c-401d之间的其他导电沟道。举例来说，从电源轨202输入的电流的一部分通过路径流到电源轨201，该路径包括通孔VM1、导电线303、通孔VD2、有源区401a、有源区401a-401b之间导电沟道、有源区401b、通孔VD4、导电线301和通孔VM2。相似地，电流的另一部分通过其他路径流到电源轨201，该路径包括通孔VM1、导电线303、通孔VD1、有源区401c、有源区401b-401c之间其他导电沟道、有源区401b、通孔VD4、导电线301和通孔VM2。电流的其他部分通过通孔VM1、导电线303、通孔VD1、有源区401c、有源区401c-401d之间导电沟道、有源区401d、通孔VD3、导电线301和通孔VM2流到电源轨201。换言之，通过图4A的配置，电源轨201进一步输出对应于从电源轨202输入的外部电压TVDD的电源电压VDD。
继续参考图4A，通孔VD7和VD8将导电部501和507分别耦合到导电迹线701。通孔VD11和VD12将导电部506和507分别耦合到导电迹线706。相应地，在一些实施例中，与晶体管M4的第二端对应的导电部501和与晶体管M4的第二端对应的导电部506耦合到外部电压TVDD。
通孔VD8将导电部502耦合到导电迹线703。在一些实施例中，图1A的信号NSLEEPOUT从与晶体管M4-M5的第一端对应的导电部502输出。
在一些实施例中，导电线302为集成电路10接收电压，即，VSS。为了进行说明，如图4A所示，对应于晶体管M3和M5的第二端，导电部503-504通过通孔VD5-VD6耦合到导电线302以接收电压VSS。
现参考图4B。根据各个实施例，图4B是图4A中沿线CC’的集成电路10的一部分的截面图。为了进行说明，导电迹线702通过通孔VG3耦合到栅极606。栅极606覆盖有源区401。
在一些方法中，与电源轨201-202对应的电源轨布置在电路例如，电源栅极电路100和/或计算用电路上方的层中。换言之，在这些方法中，前侧配电网络的这些电源轨占用前侧布线资源并对缩小集成电路的尺寸造成负面影响。
根据本发明的配置，导电轨201-202布置在电源栅极电路100(和/或计算用电路)下方以输入外部电压和输出电源电压。相应地，在电源轨201-202实现的配电网络中，前侧布线资源最大化，电源轨引起的电力IR压降影响最小化。
为了说明的目的，给出了图4A-图4B的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，相对于电源轨201配置的其他电源轨紧靠电源轨202布置并耦合到导电线301。其他电源轨沿电源轨201输出电压VDD。
现参考图5A。根据各个实施例，图5A是图1B的集成电路10的一部分对应的平面图的布局图。相对于图1A-图4B的实施例，为了便于理解，为图5A中的相似元件指定相同的参考数字。简洁起见，除非需要介绍图5A所示元件的协同关系，在此省略了上文已详细讨论的类似元件的具体操作。
相对于图4A，集成电路10还包括电源轨203-204、导电线304-305、有源区406-409、导电部511-515、栅极609-613和通孔VD13-VD18、VG6-VG8和VM5-VM8。在一些实施例中，例如，电源轨203-204分别相对于电源轨202和201配置。电源轨201和204也称为一对电源轨，电源轨202-204也称为另一对电源轨。例如，导电线304-305分别相对于导电线302和305配置。例如，有源区406-409分别相对于有源区402-405配置。例如，导电部511-515分别相对于导电部510配置。例如，栅极609-613相对于栅极608配置。例如，通孔VD13-VD16相对于通孔VD3配置。例如，通孔VD17-VD18相对于通孔VD2配置。例如，通孔VD6-VD8相对于通孔VD4配置。例如，通孔VM5-VM8相对于通孔VM1配置。
在一些实施例中，导电段511和513一起对应于晶体管M1的源极，导电部510和512一起对应于晶体管M1的漏极。栅极608-610一起对应于晶体管M1的栅极。在一些实施例中，栅极611-613也称为伪栅极。
为了进行说明，电源轨203-204在y方向上延伸并在x方向上相互分离。在一些实施例中，电源轨202-203输出外部电压TVDD到电源栅极电路100，电源轨201和204从电源栅极电路100输出电源电压VDD。在一些实施例中，电源轨203-204被称为金属-2(M-2)层。
导电线302-304布置在同一行。导电线303进一步跨过电源轨203，导电线304跨过电源轨204。导电线305紧靠导电线302-304布置并在x方向上延伸。在布局图中，导电线305跨过电源轨201-204。在一些实施例中，导电线304-305被称为金属-1(M-1)层。
相对于图3A，有源区401还包括如图5A所示的有源区401e-401g。
为了进行说明，有源区406-409在x方向上延伸。有源区406-409在y方向上相互分离。有源区406与导电线301重叠。有源区407-408与导电线303-304重叠。有源区409与导电线305重叠。
在一些实施例中，有源区406和409掺入P型掺杂剂诸如硼、铟、铝、镓或其组合。有源区407-408掺入N型掺杂剂诸如磷、砷或其组合。
栅极609-613在y方向上延伸并在x方向上相互分离。如图5A所示，栅极608-610跨过有源区401。栅极611布置在有源区401和有源区406-409之间。栅极612跨过有源区406-409。
通孔VM5将电源轨203耦合到导电线303。通孔VM6将电源轨201耦合到导电线305。通孔VM7-VM8将电源轨204分别耦合到导电线301和305。通孔VD13、VD14和VD16将有源区401耦合到导电线305。通孔VD15将有源区401耦合到导电线301。通孔VD17-VD18将导电线303耦合到有源区401。
相对于图4A，导电迹线702还通过通孔VG6-VG8耦合到栅极608-610。
现参考图5B。根据各个实施例，图5B是图5A中沿线BB’的集成电路10的一部分的截面图。相对于图3C，通孔VD13布置并耦合在有源区401和导电线405之间。
现参考图6。根据各个实施例，图6是图5A的集成电路10的一部分对应的工作示意图。相对于图1A-图5B的实施例，为了便于理解，为图6中的相似元件指定相同的参考数字。简洁起见，图6中未示出与金属-0层和金属-1层相对应的金属层和一些通孔。
在一些实施例中，当导通晶体管M1响应输入信号IN时，建立了有源区401a-401b之间的导电沟道、有源区401c-401d之间的其他导电沟道、有源区401d-401e之间的其他导电沟道和有源区401f-401g之间的其他导电沟道。
为了进行说明，图6中的箭头表示电源栅极电路100中流经元件的电流。在一些实施例中，从电源轨202输入的电流的一部分通过路径流到电源轨201，该路径包括通孔VM1、导电线303、通孔VD2、有源区401a、有源区401a-401b之间导电沟道、有源区401b、通孔VD4和VD13、导电线301和305和通孔VM2和VM6，电流还通过导电线301和305及通孔VM7-VM8流到电源轨204。
相似地，电源轨202输入的电流的其他部分通过其他路径流到电源轨201，路径包括通孔VM1、导电线303、通孔VD1、有源区401c、有源区401c-401d之间导电沟道、有源区401d、通孔VD3和VD14、导电线301和305和通孔VM2和VM6，电流还通过导电线301和305及通孔VM7-VM8流到电源轨204。
电源轨203输入的电流的部分通过通孔VM5、导电线303、通孔VD17、有源区401e、有源区401d-401e之间导电沟道、有源区401d、通孔VD3和VD14、导电线301和305和通孔VM2和VM6流到电源轨201，电流还通过导电线301和305及通孔VM7-VM8流到电源轨204。
电源轨203输入的电流的其他部分通过通孔VM5、导电线303、通孔VD18、有源区401g、有源区401f-401g之间导电沟道、有源区401f、通孔VD15和VD16、导电线301和305和通孔VM2和VM6流到电源轨201，电流还通过导电线301和305及通孔VM7-VM8流到电源轨204。
基于图6的上述配置，电源轨201和204输出对应于从一对电源轨202-203输入的外部电压TVDD的电源电压VDD。
为了说明的目的，给出了图6的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，创建有源区401b-401c之间的导电沟道以传输从电源轨202输入的电流。创建有源区401e-401f之间的另一导电沟道以传输从电源轨203输入的电流。在可选的实施例中，有源区406-409未包括在电源栅极电路100中。
现参考图7。根据各个实施例，图7是图2B的集成电路10的一部分对应的平面图的布局图。相对于图1A-图6的实施例，为了便于理解，为图7中的相似元件指定相同的参考数字。
相对于图5A，集成电路10中的电源栅极电路200的有源区401、402、405-406和409是N型掺杂区，有源区403-404和407-408是P型掺杂区，而有源区401、402、405-406和409是P型掺杂区，有源区403-404和407-408是N型掺杂区。
在一些实施例中，同时参照图2B和图7，在晶体管M6的形成中，配置有源区401,分别在形成晶体管M5、M4、M2和M3中，配置有源区402-405。导电部501对应于晶体管M5的第二端，导电部502对应于晶体管M4-M5的第一端。栅极602对应于晶体管M4-M5的栅极。导电部503对应于晶体管M4的第二端。导电部504对应于晶体管M2的第二端，导电部505对应于晶体管M2-M3的第一端。栅极603对应于晶体管M2-M3的栅极。导电部506对应于晶体管M3的第二端。导电部507、509、511和513同时对应于晶体管M6的漏极，导电部508、510和512同时对应于晶体管M6的源极。栅极605-610对应于晶体管M6的栅极。根据一些实施例，由于导电部507、509、511和513耦合到晶体管M6的漏极，导电部508、510和512耦合到晶体管M6的源极，栅极605-610耦合在一起以形成晶体管M6的栅极，晶体管M6形成在基于这些元件的并行结构中。在一些实施例中，栅极601、604和613被称为伪栅极。
电源栅极电路200的配置与图5A的电源栅极电路100相似。另外，电源轨对202-203将外部电压TVSS而非图5A所示的外部电压TVDD输入到电源栅极电路200。相应地，当导通晶体管M6响应输入信号IN时，电源栅极电路200通过电源轨对202-203接收外部电压TVSS并通过电源轨对201和204输出电源电压VSS。
在一些实施例中，导电线302和304而非接收集成电路10用电压VSS的导电线302和304接收电压(即，VDD)，相应地，对应于晶体管M2和M4的第二端，导电部503-504通过通孔VD5-VD6耦合到导电线302以接收电压VDD。
现参考图8。根据各个实施例，图8是集成电路80的一部分对应的平面图的布局图。相对于图1A-图7的实施例，为了便于理解，为图8中的相似元件指定相同的参考数字。简洁起见，除非需要介绍图8所示元件的协同关系，在此省略了上文已详细讨论的类似元件的具体操作。
如图8示例性地示出，集成电路80包括电源轨211-218、导电线311-315和320-329以及电源栅极电路100A-100D。电源轨211-218布置在第一层中并相对于，例如，图4A的电源轨201-202配置。导电线311-315布置在第一层上方的第二层中并相对于，例如，图4A的导电线301配置。导电线320-329布置在第二层中并相对于，例如，图4A的导电线302-303配置。电源栅极电路100A-100D布置在第二层上方的第三层中并相对于，例如，图4A的电源栅极电路100进行配置。通孔布置在第一和第二层之间，并相对于，例如，图4A的通孔VM1配置。简洁起见，图8中未示出与金属-0层和金属-1层相对应的金属层和相对应的通孔。
为了进行说明，电源轨211-218在y方向上延伸并在x方向上相互分离。在一些实施例中，电源轨212和217接收外部电压TVDD。电源轨214-215接收电压VSS。电源轨211、213、216和218被配置为输出与外部电压TVDD对应的电源电压VDD。
导电线311-315和320-329在x方向上延伸。如图8所示，导电线320-324 布置在同一行并穿插在导电线311-312之间。导电线325-329布置在同一行并穿插在导电线314-315之间。导电线311-315跨过电源轨211-218。导电线320和325与电源轨211重叠。导电线321与电源轨211-213重叠。导电线322和327与电源轨213-216重叠。导电线323和328与电源轨217重叠。导电线324和329与电源轨218重叠。
导电线311-312和314-315通过通孔耦合到电源轨211、213、216和218。导电线313、322和327通过通孔耦合到电源轨214-215。导电线321和326通过通孔耦合到电源轨212，导电线323和328通过通孔耦合到电源轨217。在一些实施例中，导电线320、324、325和329耦合到电压VSS。
电源栅极电路100A通过导电线321和通孔耦合到电源轨212并通过导电线311-312和通孔耦合到电源轨211。在一些实施例中，电源栅极电路100A耦合到导电线320。相似地，电源栅极电路100B通过导电线326和通孔耦合到电源轨212并通过导电线314-315和通孔耦合到电源轨211。在一些实施例中，电源栅极电路100B耦合到导电线325。电源栅极电路100C通过导电线323和通孔耦合到电源轨217并通过导电线311-312和通孔耦合到电源轨216。在一些实施例中，电源栅极电路100C耦合到导电线322。T电源栅极电路100D通过导电线328和通孔耦合到电源轨217并通过导电线314-315和通孔耦合到电源轨216。在一些实施例中，电源栅极电路100D耦合到导电线327。
在一些实施例中，将电源栅极电路耦合到具有外部电压的电源轨的导电线(即，导电线321、323、326和328)比将电源栅极电路耦合到输出电源电压的电源轨的导电线(即，导电线311-312和314-315)短。
为了说明的目的，给出了图8的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，接收外部电压TVDD的电源轨(即，电源轨212)的数量大于1，耦合到电源栅极电路和接收外部电压的电源轨之间的导电线的长度与电源轨的数量相关。在可选的实施例中，电源栅极电路100与电源213重叠。在可选的实施例中，电源栅极电路100C与电源轨218而非电源轨216重叠。在可选的实施例中，电源栅极电路100D未耦合到导电线315。
现参考图9。根据各个实施例，图9是集成电路80的一部分对应的平面图的布局图。相对于图1A-图8的实施例，为了便于理解，为图9中的相似元件指定相同的参考数字。简洁起见，除非需要介绍图9所示元件的协同关系，在此省略了上文已详细讨论的类似元件的具体操作。
相对于图8，集成电路80而非电源栅极电路100A-100D包括第三层中的电源栅极电路200A-200D。在一些实施例中，例如，电源栅极电路200A-200D被配置为相对于图6的电源栅极电路200。
电源轨212和217接收外部电压TVSS而非外部电压TVDD。电源轨214-215接收电压VDD。电源轨211、213、216和218被配置为输出与外部电压TVSS对应的电源电压VSS。
在一些实施例中，导电线320、324、325和329耦合到电源VDD而非接收电压VSS。
电源栅极电路200A-200D的配置与图8的电源栅极电路100A-100D的配置相似。因此，在此省略了重复说明。
为了说明的目的，给出了图9的配置。各个实施例均在本发明的考虑范围内。例如，集成电路80包括不到四个电源栅极电路。
现参考图10。根据各个实施例，图10是集成电路80的一部分对应的平面图的布局图。相对于图1A-图9的实施例，为了便于理解，为图10中的相似元件指定相同的参考数字。简洁起见，除非需要介绍图10所示元件的协同关系，在此省略了上文已详细讨论的类似元件的具体操作。
相对于图9，图10的电源轨212接收外部电压TVDD，而非接收外部电压TVSS的电源轨212。
另外，集成电路80还包括导电线312a-312c和315a-315c而不具有导电线312和315。如图10所示，导电线320还跨过电源轨211-216。导电线321a与电源轨211重叠，导电线312b跨过电源轨212，导电线312c与导电线213-218重叠。导电线325跨过电源轨211-216。导电线315a与电源轨211重叠，导电线315b跨过电源轨212，导电线315c与导电线213-218重叠。
为了说明的目的，导电线320通过通孔耦合到电源轨214-215。导电线312b通过通孔耦合到电源轨212。导电线312c通过通孔耦合到电源轨216和218。导电线325通过通孔耦合到电源轨214-215。导电线315c通过通孔耦合到电源轨212。导电线315c通过通孔耦合到电源轨216和218。在一些实施例中，导电线324和329耦合到电压VDD，导电线312a和315a耦合到电压VSS。
另外，相对于图9，集成电路80还包括图8的电源栅极电路100A-100B而不具有电源栅极电路200A-200B。
电源栅极电路100A通过导电线312b和通孔耦合到电源轨212并通过导电线320和313和通孔耦合到电源轨214-215。在一些实施例中，电源栅极电路100A耦合到导电线312a或电源栅极电路100A与导电线312c重叠并耦合到导电线312c以接收来自电源栅极电路200C的电压VSS。相应地，电源栅极电路100A被配置为将电源电压VDD输出到电源轨214-215。相似地，电源栅极电路100B通过导电线315b和通孔耦合到电源轨212并通过导电线325和通孔耦合到电源轨214-215。在一些实施例中，电源栅极电路100B耦合到导电线315c以接收来自电源栅极电路200D的电压VSS。相应地，电源栅极电路100B被配置为将电源电压VDD输出到电源轨214-215。
电源栅极电路200C通过导电线323和通孔耦合到电源轨217并通过导电线311和312c和通孔耦合到电源轨216和218。在一些实施例中，电源栅极电路200C耦合到导电线320以接收电压VDD。相应地，电源栅极电路200C被配置为将电源电压VSS输出到电源轨216和218。相似地，电源栅极电路200D通过导电线328和通孔耦合到电源轨217并通过导电线314和315c和通孔耦合到电源轨218。在一些实施例中，电源栅极电路200D与导电线325重叠并耦合到导电线325以接收电压VDD。相应地，电源栅极电路200D被配置为将电源电压VSS输出到电源轨218。
为了说明的目的，给出了图10的配置。各个实施例均在本发明的考虑范围内。例如，在一些实施例中，电源栅极电路200D与电源轨216重叠并耦合到电源轨216。在各个实施例中，电源栅极电路200C与导电线324重叠以接收电压VDD。
现参考图11。根据各个实施例，图11是操作集成电路10或80的方法1100的流程图。应当理解的是，可以在如图11所示的工艺之前、期间和之后提供附加操作，并且对于方法1100的附加实施例而言，以下描述的一些操作可以替换或删除。方法1100包括以下图4A和图8所述操作1110-1140。
在操作1110中，信号NSLEEPIN通过图8的电源栅极电路100A-100D中的每个的第一层中的导电迹线801接收。
在操作1120中，响应于信号NSLEEPIN，图8的电源栅极电路100A-100D中的每个的反相器(即，110)生成输入信号IN并将输入信号IN传输到第一层下方的第二层中的晶体管M1。在一些实施例中，电源栅极电路100A-100D中的每个的晶体管M1导通以响应输入信号IN。
在操作1130中，当电源栅极电路100A-100D中的每个的晶体管M1导通时，电源栅极电路100A-100D通过第二层下方的第三层中的导电线321、323、326和328接收来自电源轨212和217的外部电压TVDD。
在操作1140中，在接收外部电压TVDD后，电源栅极电路100A-100D将电源电压VDD通过导电线311、312、314和315输出到电源轨211、213、216和218。电源栅极电路100C-100D将电源电压VDD通过导电线311、312、314和315输出到电源轨211、213、216和218。在一些实施例中，电源轨211-218布置在第三层下方的第四层中。
现参考图12。根据各个实施例，图11是制造集成电路10或80的方法1200的流程图。应当理解的是，可以在如图12所示的工艺之前、期间和之后提供附加操作，并且对于方法1200的附加实施例而言，以下描述的一些操作可以替换或删除。方法1200包括以下图5A所述操作1210-1260。
在操作1210中，电源轨201-204形成在第一层中。电源轨201-204在y方向上延伸并在x方向上相互分离。在一些实施例中，电源轨202-203耦合到外部电压(即，TVDD或TVSS)，TVDD或TVSS通过引脚(未示出)布置在电源轨202-203下方并与耦合到电源轨202-203。
在操作1220中，导电线301-305形成在第一层上方的第二层中。导电线301-305在x方向上延伸。在如图5A所述的实施例中，导电线303耦合到电源轨202-203，导电线301和305耦合到电源轨201和204。
在操作1230中，导电部501-513形成在第二层上方的第三层中的多个有源区401-409的上方。有源区401通过通孔VM1和VM5耦合到导电线303并通过通孔VD3-VD4和VD13-16耦合到导电线301和305。
在操作1240中，栅极602-612跨过有源区401-109形成并穿插在导电部501-515之间。
在操作1250中，导电迹线701-706形成在第三层上方的第四层中。导电迹线701-706在x方向上延伸。
在操作1260中，导电图案801形成在第四层上方的第五层中。导电图案801在y方向上延伸并耦合到导电迹线702和704。
现参考图13。根据本发明的一些实施例，图13是设计集成电路布局设计的电子设计自动化(EDA)系统1300的框图。EDA系统1300被配置为执行图11-图12公开的方法1100-1200的一个或多个操作，并进一步结合图1A-图10进行解释。在一些实施例中，EDA系统1300包括APR系统。
在一些实施例中，EDA系统1300是通用计算设备，其包括硬件处理器1302和非易失性计算机可读存储介质1304。存储介质1304，除了其它用处之外，通过，即，存储，计算机程序代码(指令)1306，即，一组可执行的指令进行编码。通过软件处理器1302执行指令1306表示(至少部分)EDA工具，例如，EDA工具执行方法1200的一部分或全部。
处理器1302通过总线1308电耦合至计算机可读存储介质1304。处理器1302还通过总线1308电耦合至输入/输出(I/O)界面1310和制备工具1316。网络界面1313也通过总线1308电联接至处理器1302。网络界面1313耦合到网络1314，使得处理器1302和计算机可读的存储介质1304可以通过网络1314耦合到外部元件。处理器1302被配置为执行计算机可读存储介质1304中编码的计算机程序代码1306，以使电子设计自动化系统1300可用于所描述的工艺和/或方法的一部分或全部。在一个或者多个实施例中，处理器1302为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或者多个实施例中，计算机可读存储媒介1304是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介1304包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，计算机可读存储媒介1304包含光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储计算机程序代码1306的存储媒介1304被配置为引起电子设计自动化系统1300(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的一部分或者全部。在一个或多个实施例中，存储媒介1304也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储介质1304存储标准单元的IC布局图1320，标准单元包括本文所述的标准单元，例如，与图1A-图10所述的多位触发器电路31-36、41-42、61-63、71-72、91-93和101对应的单元。
EDA系统1300包括I/O界面1310。I/O界面1310耦合到外部电路。在一个或者多个实施例中，I/O界面1310包含键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器1302的光标方向键。
EDA系统1300还包含联接到处理器1302上的网络界面1313。网络界面1313允许EDA系统1300与与一个或多个其他电脑系统连接的网络1314连通。网络界面1313包括无线网界面，例如蓝牙、无线局域网(WIFI)、接入控制(WIMAX)、通用分组无线业务(GPRS)或移动通信(WCDMA)或有限网络界面，诸如以太网、通用串行总线(USB)或电子电气工程师协会-1364(IEEE-1364)。在一个或多个实施例中，所述工艺和/或方法的一部分或全部在两个或多个系统1300中实现。
电子设计自动化系统1300还包括耦合至处理器1302上的制造工具1316。根据处理器1302处理的设计文件，制造工具1316被配置为制造集成电路，例如，图1A-图10所示的集成电路10和80。
EDA系统1300被配置为通过I/O界面1310接收信息。通过I/O界面1310接收的信息包括指令、数据、设计规则、标准单元库和/或处理器1302处理的其他参数中的一个或多个。信息通过总线1308被转移到处理器1302。电子设计自动化系统1300被配置为接收与通过I/O出界面1310的用户界面(UI)有关的信息。该信息作为设计规约1322存储在计算机可读介质1304中。
在一些实施例中，所述工艺和/或方法的一部分或全部通过处理器作为执行单独的软件应用实现。在一些实施例中，所述工艺和/或方法的一部分或全部作为软件应用实现，该软件应用为附加软件应用的一部分。在一些实施例中，所述工艺和/或方法的一部分或全部作为软件应用的插件实现。在一些实施例中，至少一个所述工艺和/或方法作为软件应用实现，该软件应用为EDA工具的一部分。在一些实施例中，所述工艺和/或方法的一部分或全部作为软件应用实现，EDA系统1300使用该软件应用。在一些实施例中，使用合适的布置生成工具生成包括标准单元的布局图。
在一些实施例中，处理器作为存储在非瞬时计算机可读记录介质的程序的功能。非瞬时计算机可读记录介质的实例包括但不限于：外部/可移除和/或内部/内置存储或记忆单元，例如，光盘(诸如DVD)，磁盘(诸如硬盘)，半导体存储器(诸如ROM、RAM和记忆卡等)中的一者或多者。
根据一些实施例，图14是IC制造系统1400及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用IC制造系统1400来制造以下两个中的至少一个：(A)一个或多个半导体掩模，或(B)半导体集成电路层中的至少一个元件。
在图14中，制造系统1400包括实体，例如，设计室1420、掩模室1430以及IC制造商/制造者(“fab”)1450，它们在制造IC器件1460相关的设计、开发和制造周期和/或服务上交互。通过通信网络连接IC制造系统1400的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室1420、掩模室1430以及IC fab 1450的两个或多个由一个独立实体所有。在一些实施例中，设计室1420、掩模室1430和IC fab 1450中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计组)1420生成IC设计布局图1422。IC设计布局图1422包括各个集合图案，例如，图3A-图10所示的IC器件1460，例如图3A-图10所示集成电路100和700，设计用IC布局设计。几何图案对应于构成待制造的IC器件1460的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图1422的一部分包括待形成在半导体衬底(诸如，硅晶圆)上的各种IC部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部或通孔以及被布置在半导体衬底上的各种金属层。设计室1420执行合适的设计工序以形成IC设计布局图1422。设计工序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1422存在于具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1422可以版图数据(GDSII)文件格式或DFII文件格式表达。
掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422制造一个或多个掩模1445，用于根据IC设计布局图1422制造IC器件1460的各种层。掩模室1430执行掩模数据准备1432，其中，IC设计布局图1422被翻译成代表数据文件(“RDF”)。掩模数据准备1432向掩模制造1444提供RDF。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(中间掩模)1445或半导体晶圆1453。由掩模数据准备1432操作IC设计布局图1422以遵守掩模写入器的特定性能和/或IC fab 1450的需求。在图14中，数据准备1432和掩模制造1444描述成独立元件。在一些实施例中，数据准备1432和掩模制造1444能够共同称为掩模数据准备。
在一些实施例中，数据准备1432包括光学邻近修正(OPC)，OPC使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。OPC调整IC设计布局图1422。在一些实施例中，数据准备1432还包括分辨率提高技术(RET)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ILT)，ILT将OPC视为反成像问题。
在一些实施例中，数据准备1432包括掩模规则检查器(MRC)，其检查已经经历了OPC中的工艺的具有一组掩模生成规则的IC设计布局图1422，该组掩模生成规则包含一定几何约束和/或连接约束以确保足够的空间，考虑半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1422以弥补掩模制造1444器件的限制，为了满足掩模创造规则，这可能解除OPC执行的部分修改。
在一些实施例中，数据准备1432包括光刻工艺检查(LPC)，光刻工艺检查(LPC)模拟将由IC fab 1450实施以制备IC器件1460的处理。光刻工艺检查基于IC设计布局图1422模拟该处理以创建模拟制造的器件，诸如，IC器件1460。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关联的参数，与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。光刻工艺检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等等或其组合。在一些实施例中，已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以进一步细化集成电路设计布局图1422。
应当理解的是，为了简要目的，已简化了数据准备1432的前述描述。在一些实施例中，数据准备1432包括附加部件，诸如逻辑运算(LOP)，以根据制造规则来修改IC设计布局图1422。此外，可以各种不同的顺序执行在数据准备1432期间应用到IC设计布局图1422上的工艺。
在数据准备1432之后和掩模制备1444期间，基于IC设计布局图1422制备一个掩模1445或一组掩模1445。在一些实施例中，掩模制造1444包括基于IC设计布局图1422执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改后的IC设计布局图1422在掩模(光掩模或中间掩模)1445上形成图案。可在各种技术中形成掩模1445。在一些实施例中，使用二进制化技术形成掩模1445。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(UV)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个实例中，掩模1445的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个实例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，PSM上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造1444生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆1453中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆1453中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。
IC fab 1450包括晶圆制备1452。IC fab 1450为IC制造业务，IC制造业务包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC fab 1450为半导体代工厂。例如，可以有用于多个IC产品的前端制造(前道工序(FEOL)制造)的制造设施，同时第二制造设施可提供用于IC产品互连和封装的后端制造(后道工序(BEOL)制造)，并且第三制造设施可提供用于代工厂业务的其他服务。
IC fab 1450使用掩模室1430制造的一个或多个掩模1445以制造IC器件1460。因此，IC fab 1450至少间接使用IC设计布局图1422以制备IC器件1460。在一些实施例中，使用掩模1445，通过IC fab 1450制造半导体晶圆1453以形成IC器件1460。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1422执行一个或多个光刻曝光。半导体晶圆1453包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆1453还包括各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)中的一个或多个。
如上文所讨论的，本发明的集成电路包括布置在后侧配电网络上方的电源栅极电路。直接通过设置在电源栅极电路下方的电源轨接收和输出电压，节约了集成电路前侧的金属布线资源用于后面的连接。相应地，集成电路设计成为可能。
在一些实施例中，公开了集成电路，该集成电路包括第一对电源轨和第二对电源轨，布置在第一层中并在第一方向上延伸；多个导电线，布置在第一层上方的第二层中，导电线在与第一方向不同的第二方向上延伸并跨越第一和第二对电源轨；第一有源区，布置在第二层上方的第三层中并在第二方向上延伸，第一有源区设置与第一对电源轨重叠；第一栅极，布置在第一有源区上方；以及导电迹线，布置在第一栅极上方并与第一栅极耦合。第一有源区通过导电线中的第一导电线和第一组通孔耦合到第一对电源轨，第一有源区通过导电线中的至少一第三导电线和不同于第一组通孔的第二组通孔耦合到第二对电源轨。在一些实施例中，第一有源区和第一栅极被配置为包括在晶体管中，导电迹线被配置为接收用于第一栅极的输入信号。在一些实施例中，集成电路还包括第一对有源区和第二对有源区，在第二方向上延伸并在第一方向上相互分离，其中，第一对有源区和第二对有源区布置在第二对电源轨上方；第二栅极和第三栅极，在第一方向上延伸；以及第一导电部和第二导电部，其中，第一导电部和第二栅极跨过第一对有源区，第二导电部和第三栅极跨过第二对有源区。在一些实施例中，彼此相邻的第一对有源区中的一个和第二对有源区中的一个具有不同于所述第一有源区的导电类型的相同的导电类型。在一些实施例中，第二对电源轨的电源轨布置在第一对电源轨的相对侧。在一些实施例中，导电线中的第一导电线的长度小于导电线中至少一条第二导电线的长度，其中，第一导电线与导电线中至少一条第二导电线相邻。在一些实施例中，第一有源区包括多个通过第一组通孔耦合到第一对电源轨的第一有源区以及多个通过第二组通孔耦合到第二对电源轨的第二有源区。在一些实施例中，导电线还包括在第二方向上与导电线中的第一导电线对齐并分离的第三导电线。
还公开了包括第一晶体管和多个导电线的集成电路。第一晶体管包括第一有源区；多个第一导电部和多个第二导电部，布置在第一层中并位于第一有源区的上方，其中，第一导电部对应于第一晶体管的源极，第二导电部对应于第一晶体管的漏极；以及多个第一栅极，对应于第一晶体管的栅极，位于第一有源区上方并穿插在一个第一导电部和一个第二导电部之间。多条导电线布置在第一有源区下方的第二层中，导电线包括第一导电线和多条第二导电线。响应于第一晶体管的栅极接收的输入信号，第一晶体管的源极通过第一导电线耦合到外部电压，第一晶体管的漏极通过第二导电线耦合到第一电源电压。在一些实施例中，集成电路还包括至少一个第一电源轨和至少一个第二电源轨，布置在第二层下方的第三层中，其中，至少一个第一电源轨将外部电压传输到第一导电线，至少一个第二电源轨接收来自第二导电线的第一电源电压。在一些实施例中，第一导电线跨过至少一个第一电源轨，第二导电线跨过第一导电线和至少一个第二电源轨。在一些实施例中，第一有源区被配置为通过第一导电线接收来自至少一个第一电源轨的电流，并被配置为通过第二导电线将电流输出到至少一个第二电源轨。在一些实施例中，集成电路还包括第一反相器，其包括第二晶体管和第三晶体管，第二晶体管和第三晶体管具有栅极以接收第一信号，第二晶体管包括与第二导电线重叠的第二有源区，第三晶体管包括第三有源区；第二反相器，其包括第四晶体管和第五晶体管，第四晶体管和第五晶体管具有栅极以接收输入信号，第一晶体管包括与第二导电线的另一个重叠的第四有源区，第五晶体管包括第五有源区。在一些实施例中，第一、第二和第四有源区具有第一导电类型，第三和第五有源区具有不同于第一导电类型的第二导电类型。在一些实施例中，导电线还包括第三导电线，其中，第三和第五有源区与第三导电线重叠并通过第三导电线与不同于第一电源电压的第二电源电压耦合。
还公开了一种方法，该方法包括以下操作：在第一层中形成多个电源轨，电源轨在第一方向上延伸并在第二方向上相互分离；在第一层上方的第二层中形成多个导电线，导电线在第二方向上延伸；在第二层上方的第三层中形成多个有源区；在第三层的多个有源区上方形成多个导电部，第一有源区耦合到第一导电线和第二导电线；在有源区上方形成多个栅极，栅极穿插在导电部之间；在第三层上方的第四层中形成多条导电迹线，导电迹线在第二方向上延伸；以及在第四层上方的第五层中形成导电图案，导电图案耦合到导电迹线。在一些实施例中，形成导电线包括将第一导电线耦合到电源轨中的第一电源轨并将第二导电线耦合到电源轨中的第二电源轨。在一些实施例中，第一电源轨耦合到外部电压，第二电源轨耦合到第一电源电压。在一些实施例中，第一导电线的长度小于第二导电线的长度。在一些实施例中，形成电源轨包括形成耦合到第一外部电压的第一电源轨；形成耦合到第一电源电压并布置在第一电源轨的相对侧的第一对电源轨；形成耦合到第二外部电压的第二电源轨；以及形成耦合到第二电源电压并布置在第一电源轨的相对侧的第二对电源轨。第一外部电压的电压电平不同于第二外部电压的电压电平。
以上内容描述了几个实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行各种变化、取代以及改变。

Claims (10)

1.一种集成电路，包括：
第一对电源轨和第二对电源轨，布置在第一层中并在第一方向上延伸；
多条导电线，布置在所述第一层上方的第二层中，其中，所述多条导电线在不同于所述第一方向的第二方向上延伸并跨过所述第一对电源轨和所述第二对电源轨；
第一有源区，布置在所述第二层上方的第三层中并在所述第二方向上延伸，其中，所述第一有源区设置为与所述第一对电源轨重叠；
第一栅极，布置在所述第一有源区上方；以及
导电迹线，布置在所述第一栅极上方并耦合到所述第一栅极，
其中，所述第一有源区通过所述多条导电线中的第一线和第一组通孔耦合到所述第一对电源轨，并且所述第一有源区通过所述多条导电线中的至少一条第二导电线和不同于所述第一组通孔的第二组通孔耦合到所述第二对电源轨。
2.根据权利要求1所述的集成电路，其中，所述第一有源区和所述第一栅极被配置为包括在晶体管中，并且其中，所述导电迹线被配置为接收用于所述第一栅极的输入信号。
3.根据权利要求1所述的集成电路，还包括：
第一对有源区和第二对有源区，在所述第二方向上延伸并在所述第一方向上相互分离，其中，所述第一对有源区和所述第二对有源区布置在所述第二对电源轨上方；
第二栅极和第三栅极，在所述第一方向上延伸；以及
第一导电部和第二导电部，在所述第一方向上延伸，
其中，所述第一导电部和所述第二栅极跨过所述第一对有源区，并且所述第二导电部和所述第三栅极跨过所述第二对有源区。
4.根据权利要求3所述的集成电路，其中，彼此相邻的所述第一对有源区中的一个和所述第二对有源区中的一个具有不同于所述第一有源区的导电类型的相同的导电类型。
5.根据权利要求1所述的集成电路，其中，所述第二对电源轨的电源轨布置在所述第一对电源轨的相对侧。
6.根据权利要求1所述的集成电路，其中，所述多条导电线中的所述第一线的长度小于所述多条导电线中至少一条第二线的长度，
其中，所述第一线与所述多条导电线中的所述至少一条第二线相邻。
7.根据权利要求1所述的集成电路，其中，所述第一有源区包括：
多个第一有源区，通过所述第一组通孔耦合到所述第一对电源轨；以及
多个第二有源区，通过所述第二组通孔耦合到所述第二对电源轨。
8.根据权利要求1所述的集成电路，其中，所述多条导电线还包括在所述第二方向上与所述多条导电线中的所述第一线对齐并分离的第三导电线。
9.一种集成电路，包括：
第一晶体管，包括：
第一有源区；
多个第一导电部和多个第二导电部，布置在第一层中并在所述于第一有源区的上方，其中，所述多个第一导电部对应于所述第一晶体管的源极，并且所述多个第二导电部对应于所述第一晶体管的漏极；
以及多个第一栅极，对应于所述第一晶体管的栅极，在所述第一有源区上方并穿插在所述多个第一导电部中的一个与所述多个第二导电部中的一个之间；以及
多条导电线，布置在所述第一有源区下方的第二层中，其中，所述多条导电线包括第一导电线和多条第二导电线；
其中，响应于在所述第一晶体管的所述栅极处接收的输入信号，所述第一晶体管的所述源极通过所述第一导电线耦合到外部电压，并且所述第一晶体管的所述漏极通过所述多条第二导电线耦合到第一电源电压。
10.一种形成集成电路的方法，包括：
在第一层中形成多个电源轨，其中，所述多个电源轨在第一方向上延伸并在第二方向上相互分离；
在所述第一层上方的第二层中形成多条导电线，其中，所述多条导电线在所述第二方向上延伸；
在所述第二层上方的第三层中形成多个有源区；
在所述第三层中的所述多个有源区上方形成多个导电部，其中，所述多个有源区的第一有源区耦合到所述多条导电线中的至少第一导电线和第二导电线；
在所述多个有源区上方形成多个栅极，所述栅极穿插在所述多个导电部之间；
在所述第三层上方的第四层中形成多条导电迹线，其中，所述多条导电迹线在所述第二方向上延伸；以及
在所述第四层上方的第五层中形成导电图案，其中，所述导电图案耦合到所述多条导电迹线。
CN202110194374.1A 2020-10-27 2021-02-20 集成电路及其形成方法 Pending CN114078808A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/081,807 2020-10-27
US17/081,807 US11444073B2 (en) 2020-10-27 2020-10-27 Power distribution network

Publications (1)

Publication Number Publication Date
CN114078808A true CN114078808A (zh) 2022-02-22

Family

ID=80282968

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110194374.1A Pending CN114078808A (zh) 2020-10-27 2021-02-20 集成电路及其形成方法

Country Status (5)

Country Link
US (2) US11444073B2 (zh)
KR (1) KR102486684B1 (zh)
CN (1) CN114078808A (zh)
DE (1) DE102020129832B4 (zh)
TW (1) TWI784405B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4820542B2 (ja) 2004-09-30 2011-11-24 パナソニック株式会社 半導体集積回路
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US8859416B2 (en) * 2012-04-24 2014-10-14 GlobalFoundries, Inc. Software and method for via spacing in a semiconductor device
TWI459567B (zh) 2012-06-08 2014-11-01 Au Optronics Corp 主動元件、驅動電路結構以及顯示面板
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10672708B2 (en) * 2015-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Standard-cell layout structure with horn power and smart metal cut
US9911697B2 (en) 2016-05-02 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Power strap structure for high performance and low current density
CN106206670B (zh) 2016-08-31 2019-06-07 深圳市华星光电技术有限公司 Amoled显示装置及其阵列基板
US10784869B2 (en) * 2018-07-16 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same
US11935825B2 (en) 2018-09-28 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure, method, layout, and system
US20200266169A1 (en) 2019-02-19 2020-08-20 Tokyo Electron Limited Replacement buried power rail in backside power delivery
US11296070B2 (en) 2020-06-12 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit with backside power rail and backside interconnect

Also Published As

Publication number Publication date
KR102486684B1 (ko) 2023-01-09
US11984443B2 (en) 2024-05-14
US20220130817A1 (en) 2022-04-28
DE102020129832A1 (de) 2022-04-28
DE102020129832B4 (de) 2024-01-04
US11444073B2 (en) 2022-09-13
US20220392885A1 (en) 2022-12-08
TWI784405B (zh) 2022-11-21
TW202217992A (zh) 2022-05-01
KR20220056071A (ko) 2022-05-04

Similar Documents

Publication Publication Date Title
US11138360B2 (en) Semiconductor device with filler cell region, method of generating layout diagram and system for same
US10970451B2 (en) Integrated circuit layout method, device, and system
US11830869B2 (en) Integrated circuit
US10489548B2 (en) Integrated circuit and method for manufacturing the same
US11159164B2 (en) Integrated circuit and method of manufacturing the same
US20220246599A1 (en) Integrated circuit device and method
US20210294957A1 (en) Method for manufacturing a cell having pins and semiconductor device based on same
CN110970415A (zh) 半导体元件的布局
US20240014203A1 (en) Integrated circuit
US20230261003A1 (en) Integrated circuit device and method
US20200135869A1 (en) Integrated circuit layouts with source and drain contacts of different widths
CN114078808A (zh) 集成电路及其形成方法
US20230067734A1 (en) Integrated circuit device, method and system
US11651133B2 (en) Integrated circuit and method of forming same
US20220375920A1 (en) Integrated circuit device
TWI753464B (zh) 半導體、積體電路元件及其製造方法
US20190341389A1 (en) Semiconductor device including trimmed-gates
US11995388B2 (en) Integrated circuit and method of forming same
US11843382B2 (en) Level shifter circuit and method of operating the same
TWI766686B (zh) 半導體裝置及積體電路的形成方法
US20230387011A1 (en) First metal structure, layout, and method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination