TWI766686B - 半導體裝置及積體電路的形成方法 - Google Patents

半導體裝置及積體電路的形成方法 Download PDF

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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Abstract

揭示一種半導體結構，其包括第一導電線及第一電力軌以及配置在第一導電線與第一電力軌之間的第一電晶體結構。第一導電線與第一電力軌在第一方向上彼此分離。第一電晶體結構包括：第一主動區，藉由第一通孔耦接至第一導電線；第二主動區，藉由第二通孔耦接至第一電力軌；以及第一閘極結構，插置於第一主動區與第二主動區之間，且用以接收第一控制信號。第一電晶體結構響應於第一控制信號而在第一導電線與第一電力軌之間傳輸信號。

Description

半導體裝置及積體電路的形成方法
本案是關於一種半導體裝置及一種積體電路的形成方法，特別是指一種具有電晶體結構連結正面金屬線與背面金屬線的半導體裝置及積體電路的形成方法。
積體電路已廣泛用於各種應用中。對更快的處理速度、更低的功耗及更小的尺寸的需求正在增長。包括數位單元及類比單元的各種單元經設計用於製造積體電路。對於類比單元，由於幾何尺寸小，耦接於積體電路中的主動裝置與電力軌之間的金屬佈線的電阻很大。
本案的一實施例是關於一種半導體裝置，包括第一導電線及第一電力軌以及配置在第一導電線與第一電力軌之間第一電晶體結構。第一導電線與第一電力軌在作為半導體裝置的一佈局的一法線方向的第一方向上彼此分離。第一電晶體結構包括：第一主動區，藉由第一通孔耦接至第一導電線；第二主動區，藉由第二通孔耦接至第一電力 軌；以及第一閘極結構，插置於第一主動區與第二主動區之間，且用以接收第一控制信號。第一電晶體結構用以響應於第一控制信號而在第一導電線與第一電力軌之間傳輸一信號。
本案的另一實施例是關於一種半導體裝置，包括至少一個第一單元及至少一個第二單元。至少一個第一單元包括在第一層中具有第一導電類型的第一主動區域、在第一層下方的第二層中的第一電力軌及耦接於第一主動區域與第一電力軌之間的第一通孔。至少一個第二單元鄰接至少一個第一單元的第一側。至少一個第二單元包括在第一層中具有不同於第一導電類型的第二導電類型的第二主動區域、在第二層中的第二電力軌及耦接於第二主動區域與第二電力軌之間的第二通孔。至少一個第二單元為至少一個第一單元在一鏡線上的一鏡像。
本案的另一實施例是關於一種積體電路的形成方法，方法包含以下步驟：識別一積體電路中的第一節點與第二節點之間的一連接組態；以及響應於連接組態指示第一節點用以自第二節點接收一供應電壓，產生積體電路的一佈局設計。產生積體電路的佈局設計包括以下操作：在積體電路的一正面的第一層中產生沿著第一方向延伸的第一導電線，第一導電線用以耦接至第一節點；以及在積體電路的一背面在第一層下方的第二層中產生沿著第一方向延伸的一電力軌，電力軌用以耦接至第二節點；在第一層與第二層之間的第三層中產生沿著第一方向延伸的一主動 區域；產生耦接於主動區域的第一區與第一導電線之間的第一通孔，且產生耦接於主動區域的第二區與第一導電線之間的第二通孔；產生耦接於主動區域的第一區與電力軌之間的第三通孔，且產生耦接於主動區域的第二區與電力軌之間的第四通孔。
100:半導體裝置
111:電力軌
112:電力軌
120:主動區域
121:主動區
122:主動區
131:閘極結構
132:閘極結構
132a:通道區
132b:間隔物層
132c:金屬閘極層
132d:內部間隔物材料層
133:閘極結構
141:導電線
142:導電線
143:導電線
144:導電線
145:導電線
146:導電線
147:導電線
151:導電區段
152:導電區段
200:半導體裝置
300:半導體裝置
400:積體電路
500:半導體裝置
511:電力軌
511a:電力軌
511b:電力軌
520:主動區域
521:主動區
531:閘極條帶
541:導電線
541a:導電線
541b:導電線
542:導電線
551:導電區段
600:半導體裝置
700:半導體裝置
900:半導體裝置
910:鏡線
921:主動區域
922:主動區域
1000:半導體裝置
1001:導電線
1002:導電線
1003:導電線
1004:導電線
1005:導電線
1006:導電線
1007:導電線
1008:導電線
1009:導電線
1010:導電線
1011:導電線
1012:導電線
1013:導電線
1100:半導體裝置
1200:半導體裝置
1300A:方法
1300B:方法
1301:操作
1302:操作
1303:操作
1304:操作
1305:操作
1310:操作
1320:操作
1321:操作
1322:操作
1323:操作
1324:操作
1325:操作
1400:電子設計自動化(EDA)系統
1402:(硬體)處理器
1404:(非暫時性電腦可讀)儲存媒體
1406:電腦程式碼(指令)
1408:匯流排
1410:I/O介面
1412:網路介面
1414:網路
1416:製造工具
1420:IC佈局圖
1422:設計規範
1500:IC製造系統
1520:設計室
1522:IC設計佈局圖
1530:遮罩室
1532:(遮罩)資料準備
1544:遮罩製造
1545:遮罩
1550:(IC製造商/製造者)晶圓廠
1552:晶圓製造
1553:(半導體)晶圓
1560:IC裝置
CELL1:單元
CELL2:單元
CELL3:單元
CELL4:單元
CS:控制信號
N1:N型電晶體
N2:N型電晶體
nd1:節點
nd2:節點
nd3:節點
nd4:節點
OS:輸出信號
P1:P型電晶體
P2:P型電晶體
Path1:第一路徑
Path2:第二路徑
R1:電阻單元
R2:電阻單元
R3:電阻單元
R4:電阻單元
R5:電阻單元
R6:電阻單元
S1:控制信號
S2:控制信號
S3:控制信號
S4:控制信號
T1:開關
T2:開關
T3:電流鏡單元
Ts:電晶體
Tr:電晶體
V1:電壓端子
V2:電壓端子
VB1:通孔
VB2:通孔
VB3:通孔
VB4:通孔
VD1:通孔
VD2:通孔
VD3:通孔
VD4:通孔
VG1:通孔
VG2:通孔
VS:信號
AA',BB',CC',DD',EE',FF':線
當與附圖一起閱讀時，根據以下詳細描述可最佳地理解本案的一實施例的態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了論述的清楚起見，可任意地增大或減小各種特徵的尺寸。
第1A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第1B圖為根據本案一實施例的沿著線AA'的第1A圖中的半導體裝置的一部分的橫截面圖。
第1C圖為根據本案一實施例的對應於第1A圖至第1B圖的半導體裝置的一部分的等效電路。
第2A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第2B圖為根據本案一實施例的沿著線BB'的第2A圖中的半導體裝置的一部分的橫截面圖。
第2C圖為根據本案一實施例的對應於第2A圖至第2B圖的半導體裝置的一部分的等效電路。
第3A圖為根據本案一實施例的半導體裝置的平面圖中的 佈局圖。
第3B圖為根據本案一實施例的沿著線CC'的第3A圖中的半導體裝置的一部分的橫截面圖。
第3C圖為根據本案一實施例的對應於第3A圖至第3B圖的半導體裝置的一部分的等效電路。
第4圖為根據本案一實施例的積體電路的示意圖。
第5A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第5B圖為根據本案一實施例的沿著線DD'的第5A圖中的半導體裝置的一部分的橫截面圖。
第6A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第6B圖為根據本案一實施例的沿著線EE'的第6A圖中的半導體裝置的一部分的橫截面圖。
第6C圖根據本案一實施例的對應於第6A圖至第6B圖的半導體裝置的一部分的等效電路。
第7A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第7B圖為根據本案一實施例的沿著線FF'的第7A圖中的半導體裝置的一部分的橫截面圖。
第7C圖為根據本案一實施例的對應於第7A圖至第7B圖的半導體裝置的一部分的等效電路。
第8A圖為根據本案一實施例的對應於第6A圖至第6B圖的半導體裝置的一部分的另一等效電路。
第8B圖為根據本案一實施例的對應於第7A圖至第7B圖的半導體裝置的一部分的另一等效電路。
第9A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第9B圖為根據本案一實施例的對應於第9A圖的半導體裝置的一部分的等效電路。
第10A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第10B圖為根據本案一實施例的對應於第10A圖的半導體裝置的一部分的等效電路。
第11圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第12A圖為根據本案一實施例的半導體裝置的平面圖中的佈局圖。
第12B圖為根據本案一實施例的對應於第12A圖的半導體裝置的一部分的等效電路。
第13A圖為根據本案的一些實施例的形成積體電路的方法的流程圖。
第13B圖為根據本案的一些實施例的製造半導體裝置的方法的流程圖。
第14圖為根據本案的一些實施例的用於設計積體電路佈局設計的系統的方塊圖。
第15圖為根據一些實施例的積體電路製造系統及與其相關聯的積體電路製造流程的方塊圖。
以下揭示內容提供用於實施所提供的主題的不同特徵的許多不同的實施例或實例。下文描述組件及配置的特定實例以簡化本案的一實施例。當然，此等僅為實例，而無意於進行限制。舉例而言，在下文的描述中，在第二特徵之上或上的第一特徵的形成可包括其中第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本案可在各個實例中重複參考數位及/或字母。該重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
在本說明書中使用的術語通常在此項技術中及在使用每一術語的特定上下文中具有其普通含義。在本說明書中使用實例，包括本文論述的任何術語的實例，僅為說明性的，且絕不限制本案的一實施例或任何所例示術語的範圍及含義。同樣，本案不限於本說明書中給出的各種實施例。
此外，為了便於描述，在本文中可使用諸如「在...下方」、「下方」、「下部」、「上方」、「上部」等空間相對術語，以便於描述一個元件或特徵與另一(些)元件或特徵的關係。除了在圖中描繪的定向之外，空間相對術語亦意圖涵蓋裝置在使用或操作中的不同定向。設備可 以其他方式定向(旋轉90度或以其他定向)，且本文中使用的空間相對描述語可同樣地相應地解釋。如本文中所使用，術語「及/或」包括相關聯所列項目中的一或多者的任何及所有組合。
如本文中所使用，「大約」、「約」、「大致」或「實質上」應通常指給定值或範圍的任何近似值，其中其取決於其所涉及的各種領域及熟習其所涉及的此項技術者所理解的最廣泛解釋的範圍而變化，以涵蓋所有此類修改及類似結構。在一些實施例中，其通常意謂在給定值或範圍的20%以內、較佳地在10%以內，且更佳5%以內。本文中給出的數值為近似的，意謂若無明確說明，則可推斷出術語「大約」、「約」、「大致」或「實質上」，或者意謂其他近似值。
在類比電路的一些佈局設計中，拾取區定位於單元中以將單元中的特定摻雜劑型阱導電地連接至電壓源。更特定言之，在各種實施例中，n型拾取區用於將單元中的n型阱導電地連接至第一供應電壓VDD，及/或p型拾取區用於將單元中的p型阱導電性地連接至第二供應電壓VSS。下文描述的實施例提供包括電晶體結構的類比單元，以將正面(前側)金屬層耦接至背面(後側)電力軌，以便減小單元面積及由金屬佈線所造成的寄生電阻及電容。在一些實施例中，構造有將電晶體的摻雜區耦接至正面及背面的金屬層的通孔的電晶體結構中的至少一者稱為通孔柱，以將諸如凸塊、超高密度金屬-絕緣體-金屬(super high-density metal-insulator-metal，SHD-MIM)及電感器的背面電力組件連接至正面組件，諸如金屬-氧化物-金屬(metal-oxide-metal，MOM)電容器、MOSFET的閘極及高電阻元件。其顯著削減正面與背面金屬層之間的金屬佈線的寄生電阻。此外，前述電晶體結構的系結(tied-off)的接地閘極包括去耦電容器以節省面積；然而，電晶體結構的閘極浮動(floating)，以獲得最低寄生電容從而實現高操作速度。在另一實施例中，電流鏡電路的差分對開關(differential pair switches of a current mirror circuit)包括另一電晶體結構，該電晶體結構具有耦接至正面金屬的第一摻雜區及耦接至背面電力軌的第二摻雜區，而另一電晶體結構用作電流鏡電路中的電流鏡開關。在又一實施例中，標準單元，諸如包括反相器的單元，由類比單元的組合組成，此等類比單元與至少兩點五個正面金屬軌道及不同數目的例如P型MOS或N型MOS重疊。與背面電力軌組態的一些方法相比，利用本案的一實施例的組態，類比電湧的操作速度及單元面積減小。
第1A圖至第3C圖描繪半導體裝置100至300，其中的每一者為下文參考第4圖至第12B圖論述的IC 400或半導體裝置500、600、700、900、1000、1100或1200中的一或多者的組件。
現在參考第1A圖。第1A圖為根據本案一些實施例的半導體裝置100的平面圖中的佈局圖。在一些實施例 中，半導體裝置100以例如類比電路實施，該類比電路包括至少一個具有一類比值的輸出信號，該類比值為類比電路的輸入信號的類比值的連續函數。如第1A圖中說明性地展示，半導體裝置100包括電力軌(即，背面金屬零層，BM0)111、主動區(即，氧化物擴散區，OD)121至122、閘極結構131至133、導電線(即，金屬零層(M0)141至143，及通孔VB1、VD1及VG1。在一些實施例中，電力軌111配置在第一層中。主動區121至122及閘極結構131至133配置在第一層上方的第二層中。導電線141至143配置在第二層上方的第三層中。通孔VB1配置在第一層與第二層之間。通孔VD1及VG1配置在第二層與第三層之間。
為了說明，電力軌111在x方向上延伸。閘極結構131至133在y方向上延伸，且在佈局圖中與電力軌111交叉。閘極結構131至133在x方向上彼此分離。閘極結構132插置於主動區121至122之間。導電線141至143在x方向上延伸，且在y方向上彼此分離。在佈局圖中，導電線141至143中的至少一者與電力軌111重疊。換言之，電力軌111及導電線141在主動區121至122及閘極結構132的相對側上。
在一些實施例中，如第1A圖所示，通孔VB1沿y方向的寬度與主動區122的寬度實質上相同。在各種實施例中，通孔VB1沿y方向的寬度在主動區122的寬度與主動區122的寬度之間。在各種實施例中，通孔VB1 具有錐形形狀。
在一些實施例中，電力軌111、主動區121至122、閘極結構131至133、通孔VD1及VB1、導電線141至142，及導電線143的一半包括在類比單元CELL1中。在一些實施例中，導電線141至143配置在半導體裝置100中的三個金屬軌道中。為了說明性目的給出了類比單元CELL1的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，類比單元CELL1包括配置在1、1.5、2、2.5、3...或100個金屬軌道中的導電線。
在一些實施例中，電力軌111包括銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)、鎢(W)等。在各種實施例中，電力軌111用作半導體裝置100的背面的電力軌(例如，VDD或VSS)，且因此電力軌111可互換地稱為背面電力線或背面電力軌。
在一些實施例中，導電線141至143包括銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)、鎢(W)等。
在一些實施例中，導電線141至143包括在複數個導電層中的第一導電層中。在一些實施例中，該些導電層包括一或多個層，其中在一些實施例中稱為Hi R材料的材料的電阻率大於或等於約5微歐釐米。在一些實施例中，Hi R材料包括在金屬板上，作為電容裝置的一部分。在一些實施例中，複數個導電層中的一或多個導電層包括 W、TiN、TaN、Co、Mo、Mn、Ru、Ta、TiW、Ta-Si-N、TiZrN、CoTix、AlC、TiGeN、Cr、CrAsC、TiAlC、WNx或其他合適的材料。
在一些實施例中，通孔VD1、通孔VB1及VG1包括導電材料，諸如鎢(W)。可將其他導電材料用於通孔VD1、通孔VB1及VG1，例如銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)等。
在一些實施例中，主動區121至122包括n型摻雜劑，包括諸如磷、砷或其組合，或者p型摻雜劑，包括諸如硼、銦、鋁、鎵或其組合。
在一些實施例中，閘極結構131至133包括通道區132a、間隔物層132b、金屬閘極層132c及內部間隔物材料層132d，如第1B圖所示的閘極結構132。第1B圖為根據本案一實施例的沿著線AA'的第1A圖中的半導體裝置100的一部分的橫截面圖。
通道區132a包括在x方向上延伸且在y方向上分離的奈米片通道。術語奈米片(nanosheet)在本文中用於表示具有奈米級或甚至微米級尺寸且具有細長形狀的任何材料部分，而與此部分的橫截面形狀無關。因此，此術語表示圓形及實質上圓形的橫截面細長材料部分，及包括例如圓柱形或實質上矩形的橫截面的條形材料部分。在各種實施例中，通道區132a包括諸如鍺的材料，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體，諸如SiGe、GaAsP、AlInAs、AlGaAa、 InGaAs、GaInP及/或GaInAsP的合金半導體，或其組合。
間隔物層132b在通道區132a上方。在一些實施例中，間隔物層132b保形地設置在頂部，且組態為閘極結構132的側壁。間隔物層132b包括介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合。
金屬閘極層132c設置在間隔物層132b之間且由通道區132a圍繞。在一些實施例中，金屬閘極層132c包括p型功函數金屬或n型功函數金屬，且藉由CVD、PVD及/或其他合適的製程沈積。p型功函數金屬的實例包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料，或其組合。例示性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料，或其組合。一或多個金屬層使用鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)及/或其他合適的材料，且藉由CVD、PVD、電鍍及/或其他合適的製程形成。
內部間隔物材料層132d經形成以將金屬閘極層132c與主動區121至122隔離。在一些實施例中，內部間隔物材料層132d為低K介電材料，諸如SiO2、SiN、SiCN或SiOCN，且可藉由諸如ALD的適當沈積方法形成。在各種實施例中，內部間隔物材料層132d的側壁與通道區132a的側壁對準。
在一些實施例中，每一閘極結構131至133進一步包括包繞在每一通道區132a周圍的介面層(未展示)，且閘極介電層(未展示)覆蓋介面層。在各種實施例中，介面層包括例如氧化矽(SiO2)或氮氧化矽(SiON)的介電材料，且能夠藉由化學氧化、熱氧化、原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)及/或其他合適方法形成。在一些實施例中，閘極介電層使用高k介電材料，包括例如氧化鉿(HfO2)、Al2O3、鑭系元素氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、其組合或其他合適的材料，且閘極介電層由ALD及/或其他合適的方法形成。金屬閘極層包括p型功函數金屬或n型功函數金屬，且藉由CVD、PVD及/或其他合適的製程沈積。例示性p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料，或其組合。例示性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料，或其組合。一或多個金屬層使用鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)及/或其他合適的材料，且藉由CVD、PVD、電鍍及/或其他合適的製程形成。
與閘極結構131至133相關聯的形成及/或材料係出於說明性目的而給出。與閘極結構131至133相關聯的各種形成及/或材料在本案的一實施例的預期範圍內。
繼續參考第1B圖，半導體裝置100進一步包括導電區段(即，金屬氧化物界定區域(「M0OD」或「MD」))151至152。在一些實施例中，導電區段151至152為形成在主動區圖案上方的圖案，以界定自由主動區形成的主動裝置至外部電路的電連接。
如第1B圖所示，導電區段151至152分別設置在主動區121至122上。通孔VD1耦接於導電線141與導電區段151之間，且因此，主動區121經由通孔VD1及導電區段151耦接至導電線141。通孔VB1耦接於電力軌111與主動區122之間。
參考第1C圖，第1C圖為根據本案一實施例的對應於第1A圖及第1B圖的半導體裝置100的一部分的等效電路。在一些實施例中，主動區121至122及閘極結構132包括在第1C圖中用作電晶體Tr的結構中。導電區段151對應於電晶體Tr的第一端子(即，源極端子或汲極端子)，且導電區段152對應於電晶體Tr的第二端子(即，汲極或源極端子)。閘極結構132對應於電晶體Tr的控制端子。
在一些實施例中，電阻單元R1表示由配置成將電晶體Tr的第一端子耦接至導電線141的佈線的一部分所造成的電阻。佈線的前述部分包括例如通孔VD1及導電區段151。類似地，電阻單元R2表示由配置為將電晶體Tr的第二端子耦接至電力軌111的佈線的另一部分所造成的電阻。佈線的前述另一部分包括例如通孔VB1。在下文的 段落中將論述電阻單元R1及R2的組態的細節。
基於以上論述，在操作中，例如，閘極結構132經由導電線143及通孔VG1接收控制信號CS。因此，電晶體Tr用以響應於控制信號CS而經由通孔VB1、導電區段151及通孔VD1將信號VS自電力軌111傳輸至導電線141。在一些實施例中，前述信號VS為具有用於操作與電晶體Tr耦接的裝置的供應電壓位準的電壓信號。在各種實施例中，前述信號VS為自半導體裝置100中的另一元件傳輸的資料信號。出於說明性目的給出半導體裝置100的操作的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，自半導體裝置100中的其他元件接收的信號VS自導電線141傳輸至電力軌111。
在一些方法中，額外的拾取區整合在半導體裝置中，以將主動裝置的特定摻雜劑類型的阱或基板(例如，諸如電晶體的主動裝置的主體)連接至電壓源。在此類方法中，將拾取區配置為在佈局圖中與主動裝置鄰接。相比之下，利用本案的一實施例的組態，主動裝置自主動裝置下方的層中的電力軌111連接至電壓源。因此，與此等方法相比，減小了單元面積，且總單元高度更小。
此外，在各種方法中，供應電壓在主動裝置上方的功率金屬層(例如，設置於金屬零層上方十層的金屬十層)中傳輸。在此等配置中，電壓信號會經歷由層的佈線引起的寄生電阻。藉由本案的一實施例的組態，與該些方法相 比，電力軌111設置在主動裝置的背面且更靠近主動裝置。換言之，縮短了佈線，且相應地減小了由電阻單元R2表示的電阻。此外，金屬層經歷的層之間的寄生電容亦減小。因此，提高了半導體裝置100的效能(即速度)。
出於說明性目的給出了第1A圖至第1C圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，通孔VG1耦接於導電線142與閘極結構132之間。
現在參考第2A圖至第2C圖。第2A圖為半導體裝置200的平面圖中的佈局圖，第2B圖為沿著線BB'的第2A圖中的半導體裝置200的一部分的橫截面圖，且第2C圖為根據本案一實施例的對應於第2A圖至第2B圖的半導體裝置200的一部分的等效電路。相對於第1A圖至第1C圖的實施例，為了易於理解，第2A圖至第2C圖中的相同元件被標示為相同的附圖標記。為簡潔起見，本文中省略在上文中已經詳細論述的類似元件的具體操作，除非需要引入與第2A圖至第2C圖中所示的元件的合作關係。
與第1A圖相比，並非具有通孔VB1，半導體裝置200不包括通孔VB1，如第2A圖至第2B圖所示。在一些實施例中，半導體裝置200經由導電線141接收自其他半導體裝置(例如，半導體裝置100)傳輸的信號。在各種實施例中，半導體裝置200的主動區122經由導電區段152耦接至其他元件(即，其他主動區或導電線)。如 第2C圖所示，由於不存在通孔VB1，因此在電晶體Tr與電力軌111之間未描繪等效電阻。
現在參考第3A圖至第3C圖。第3A圖為半導體裝置300的平面圖中的佈局圖，第3B圖為沿著線CC'的第3A圖中的半導體裝置300的一部分的橫截面圖，且第3C圖為根據本案一實施例的對應於第3A圖至第3B圖的半導體裝置300的一部分的等效電路。相對於第1A圖至第2C圖的實施例，為了易於理解，第3A圖至第3C圖中的相同元件被標示為相同的附圖標記。
與第1A圖相比，半導體裝置300進一步包括通孔VD2及VB2。在一些實施例中，例如分別相對於通孔VD1及VB2組態通孔VD2及VB2。如第3A圖所示，通孔VD1與VB2彼此重疊。通孔VD2與VB1彼此重疊。為了說明，通孔VB1至VB2在y方向上具有相同的寬度。
與第1B圖相比，通孔VB2耦接於主動區121與電力軌111之間，且因此，主動區121進一步耦接至電力軌111。在一些實施例中，由通孔VB2的佈線造成的電阻表示為第3C圖中的另一電阻單元R2。通孔VD2耦接於導電區段152與導電線141之間，且因此，主動區122進一步耦接至導電線141。在一些實施例中，由通孔VD2的佈線造成的電阻表示為第3C圖中的另一電阻單元R1。
基於以上論述，在操作中，與響應於控制信號CS而斷開的電晶體Tr無關，信號VS經由包括通孔VB1、導電區段152及通孔VD2的第一路徑Path1及包括通孔 VB2、導電區段151及通孔VD1的第二路徑Path2自電力軌111傳輸至導電線141，如第3B圖所示。換言之，由第3C圖中的電阻單元R1及R2表示的在導電線141與電力軌111之間的電阻單元R3的總電阻由於兩條傳輸路徑而減小。
出於說明目的給出了第2A圖至第3C圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，通孔VB1至VB2及/或VD1至VD2的電阻彼此不同。
現在參考第4圖。第4圖為根據本案一實施例的積體電路400的示意圖。在一些實施例中，積體電路400包括例如半導體裝置100至300中的至少一者。為了說明，積體電路400包括差分對開關T1至T2、電流鏡單元T3及電阻單元R4至R5。差分對開關T1至T2中的每一者具有耦接至電阻單元R5中的一者的第一端子及耦接至電流鏡單元T3的第二端子。電阻單元R4耦接於電壓端子V1(即，電壓端子V1稱為支援電壓V1的端子)與電阻單元R5之間。電流鏡單元T3耦接於電壓端子V2(即，電壓端子V2稱為支援電壓V2的端子)與差分對開關T1至T2之間。在一些實施例中，電壓V1至V2彼此不同。在各種實施例中，電壓V1大於電壓V2(例如，接地)。
在一些實施例中，電阻單元R4包括由半導體裝置300實施的結構。舉例而言，電阻單元R4由第3C圖中的電阻單元R3實施。因此，電阻單元R4自電力軌111接 收電壓V1，且經由導電線141將對應的信號VS傳輸至差分對開關T1至T2，如第3B圖所示。在各種實施例中，電阻單元R5對應於電阻單元R4中的一者與差分對開關T1至T2中的一者之間的金屬佈線。
差分對開關T1至T2用以分別響應於控制信號S1至S2而自電阻單元R5接收信號VS。在一些實施例中，差分對開關T1至T2包括由半導體裝置200實施的結構。舉例而言，差分對開關T1至T2由第2C圖中的電晶體Tr實施。因此，差分對開關T1至T2響應於在其閘極結構132處接收到的控制信號S1至S2而自耦接至電阻單元R5的導電線141接收信號VS。在一些實施例中，差分對開關T1至T2用以在其導電區段152處輸出對應的輸出信號OS，如第2B圖所示。輸出信號OS進一步傳輸至電流鏡單元T3。
電流鏡單元T3用以響應於控制信號S3而自差分對開關T1至T2接收輸出信號OS。在一些實施例中，電流鏡單元T3包括由半導體裝置100實施的結構。舉例而言，電流鏡單元T3實施為第1C圖中的電晶體Tr。因此，電流鏡單元T3響應於在其閘極結構132處接收到的控制信號S3而經由耦接至其的導電線141自差分對開關T1至T2接收信號OS，且將對應的信號傳輸至電壓端子V2。
出於說明目的給出了第4圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，電流鏡單元T3用以作為電流源。
現在參考第5A圖。第5A圖為根據本案一實施例的半導體裝置500的平面圖中的佈局圖。為了說明，半導體裝置500包括電力軌511、主動區域520、閘極條帶531、導電線541至542、導電區段551、通孔VD3、VB3及VG2。在一些實施例中，相對於例如電力軌111組態電力軌511。主動區域520包括相對於例如主動區121至122組態的多個主動區。相對於例如閘極結構131至133來組態閘極條帶531。相對於例如導電線141來組態導電線541，且相對於例如導電線143來組態導電線542。相對於例如導電區段151至152來組態導電區段551。相對於例如通孔VD1至VD2來組態通孔VD3。相對於例如通孔VB1至VB2組態通孔VB3。相對於例如通孔VG1來組態通孔VG2。在一些實施例中，電力軌511配置在第一層中。主動區域520及閘極條帶531配置在第一層上方的第二層中。導電區段551在主動區域520上方。導電線541至542配置在第二層上方的第三層中。通孔VB3配置在第一層與第二層之間。通孔VD3及VG2配置在第二層與第三層之間。
在一些實施例中，導電線541稱為耦接至節點nd3的導電線(如第6C圖所示)，且電力軌511稱為耦接至節點nd4的電力軌(如第6C圖所示)，其中節點nd3至nd4為半導體裝置中包括的積體電路中的節點。在一些實施例中，節點nd3用以接收自節點nd4傳輸的供應電壓。在一些實施例中，導電線542用以在操作中接收用於控制 包括閘極條帶531的電晶體結構的控制信號(例如，控制信號CS)。詳細組態將在以下段落中論述。
如第5A圖所示，電力軌511及主動區域520在x方向上延伸，且主動區域520在佈局圖中與電力軌511重疊。閘極條帶531在y方向上延伸，且與電力軌511交叉。閘極條帶531在x方向上彼此分離。導電線541至542在x方向上延伸，且在y方向上彼此分離。導電線541至542部分地與電力軌511重疊。在一些實施例中，電力軌511的寬度大於主動區域520及導電線541至542在y方向上的寬度。
在一些實施例中，如第5A圖所示，通孔VB3沿著y方向的寬度與主動區域520的寬度實質上相同。在各種實施例中，通孔VB3沿著y方向的寬度在主動區域520的寬度與電力軌511的寬度之間。在各種實施例中，通孔VB3具有錐形形狀。
現在參考第5B圖。第5B圖為根據本案一實施例的沿著線DD'的第5A圖中的半導體裝置500的一部分的橫截面圖。如第5B圖所示，導電區段551設置在主動區域520的主動區521上。通孔VD3耦接於導電線541與導電區段551之間，且因此，主動區521經由通孔VD3及導電區段551耦接至導電線541。通孔VB3耦接於電力軌511與主動區521之間。
在一些實施例中，由在電力軌511與導電線541之間的包括例如通孔VD3、VB3、主動區521及導電區 段551的佈線結構所造成的電阻表示為電阻單元R6。在一些實施例中，電阻單元R6對應於第3C圖的電阻單元R1至R2的組合。
出於說明目的給出了第5A圖至第5B圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，半導體裝置500進一步包括相對於通孔VD3及VB3組態且耦接至導電區段551及主動區域520的其他主動區的多個通孔。因此，在電力軌511與導電線541之間產生多於一個導電路徑。
現在參考第6A圖。第6A圖為根據本案一實施例的半導體裝置600的平面圖中的佈局圖。相對於第5A圖至第5B圖的實施例，為了易於理解，第6A圖中的相同元件被標示為相同的附圖標記。
與第5A圖相比，半導體裝置600包括更多的閘極條帶531及導電區段551。另外，對應於電力軌511的電力軌具有兩個部分，包括半導體裝置600中的電力軌511a至511b。如第6A圖所示，電力軌511a至511b在x方向上彼此分離。導電線541與兩個電力軌511a至511b重疊。替代具有一個通孔VD3及一個通孔VB3，半導體裝置600進一步包括設置在半導體裝置600的兩個部分處的兩個通孔VD3及兩個通孔VB2。此外，每一閘極條帶531經由一個通孔VG2與導電線542耦接。
現在參考第6B圖。第6B圖為沿著線EE'的第6A圖中的半導體裝置600的一部分的橫截面圖。如第6B 圖所示，電力軌511a經由通孔VD3、VB3、主動區521及電力軌511a上方的導電區段551耦接至導電線541。類似地，電力軌511b經由通孔VD3、VB3、主動區521及在電力軌511b上方的導電區段551耦接至導電線541。換言之，產生了兩個導電路徑，用於自/嚮導電線541向/自電力軌511a至511b傳輸信號。
如第6B圖所示，在一些實施例中，閘極條帶531及在閘極條帶531的相對側上的主動區521包括在用作電晶體Ts的結構中。參考第6B圖至第6C圖，第6C圖為根據本案一實施例的對應於第6A圖至第6B圖的半導體裝置600的一部分的等效電路。如第6C圖說明性地展示，半導體裝置600包括串聯耦接的多個電晶體Ts。
在一些實施例中，耦接至電力軌511a上方的通孔VB3的第6B圖中的主動區521包括在用作第6C圖中的電晶體Ts的第一電晶體的端子的結構中。耦接至電力軌511b上方的通孔VB3的第6B圖中的另一主動區521包括在用作第6C圖中的電晶體Ts的不同於第一電晶體的第二電晶體的端子的結構中。閘極條帶531對應於電晶體Ts的閘極端子。
在一些實施例中，在操作期間，電晶體Ts的閘極端子經由通孔VG2及導電線542耦接至接地。因此，電晶體Ts的結構用以包括去耦電容，同時信號在導電線541與電力軌511a至511b之間傳輸。換言之，設置在電阻單元R6旁側的電晶體Ts或設置在電阻單元R6之間的電 晶體Ts經系結以包括與電阻單元R6的去耦電容。
在一些方法中，在積體電路中需要額外的區域以使電容去耦且自正面金屬層傳輸電壓。利用本案的一實施例的組態，傳輸及解耦的功能整合在半導體裝置600中。
現在參考第7A圖。第7A圖為根據本案一實施例的半導體裝置700的平面圖中的佈局圖。相對於第6A圖至第6B圖的實施例，為了易於理解，第7A圖中的相同元件被標示為相同的附圖標記。
與第6A圖相比，代替具有連續的導電線541及兩件式電力軌511a至511b，半導體裝置700包括對應於第6A圖的導電線541、具有包括導電線541a至541b的兩個部分的導電線。如第7A圖所示，導電線541a至541b在x方向上彼此分離。導電線541a至541b兩者皆與電力軌511重疊。
現在參考第7B圖至第7C圖。第7B圖為沿著線FF'的第7A圖的半導體裝置700的一部分的橫截面圖。第7C圖為根據本案一實施例的對應於第7A圖至第7B圖的半導體裝置700的一部分的等效電路。如第7B圖所示，電力軌511經由通孔VD3、VB3、主動區521及在導電線541a下方的導電區段551耦接至導電線541a。類似地，電力軌511亦經由通孔VD3、VB3、主動區521及在導電線541b下方的導電區段551耦接至導電線541b。換言之，在一些實施例中，如第7C圖所示，電力軌511經由分離的導電線541a至541b向兩個裝置輸出/接收信 號。
出於說明性目的給出了第6A圖至第7C圖的組態。各種實施在本案的一實施例的預期範圍內。現在參考第8A圖至第8B圖。第8A圖至第8B圖為根據本案一實施例的分別對應於半導體裝置600至700的一部分的等效電路。舉例而言，在一些實施例中，如第8A圖至第8B圖所示，在操作期間，設置在電阻單元R6旁側的電晶體Ts的閘極端子浮動。因此，半導體裝置600至700中的寄生電容最小化，且低寄生電容導致高操作速度。在另一實施例中，設置在電阻單元R6之間的電晶體Ts的閘極端子浮動。在又一實施例中，第8A圖至第8B圖的電晶體Ts的閘極端子耦接至高電阻單元。
現在參考第9A圖。第9A圖為根據本案一實施例的半導體裝置900的平面圖中的佈局圖。相對於第1A圖至第8B圖的實施例，為了易於理解，第9A圖中的相同元件被標示為相同的附圖標記。
如第9A圖所示，半導體裝置900包括對應於第1圖中的一者的單元CELL1及在y方向上鄰接單元CELL1的單元CELL2。在一些實施中，第9A圖的單元CELL1包括包括主動區121至122的主動區域921。單元CELL2包括主動區域922。在一些實施例中，單元CELL2為在沿x方向延伸的鏡線910上的鏡像。換言之，相對於單元CELL1中的電力軌111組態電力軌112，且電力軌111至112在鏡線910的相對側上且彼此對準。相對於單 元CELL1中的主動區域921組態主動區域922，且主動區域921至922位於鏡線910的相對側上且彼此對準。相對於單元CELL1中的通孔VD1組態通孔VD4，且通孔VD1及VD4在鏡線910的相對側上且彼此對準。相對於單元CELL1中的通孔VB1組態通孔VB4，及通孔VB1及VB4在鏡線910的相對側上且彼此對準。分別相對於導電線142及141組態導電線144及145，且導電線143由單元CELL1至CELL2共用。閘極結構131至133由單元CELL1至CELL2共用。
在一些實施例中，鄰接單元CELL1~CELL2包括在用於在電力軌111至112與導電線141及145之間傳輸信號的單元CELL3(例如，標準單元)中。如第9圖所示，單元CELL3包括配置在5個金屬軌道中的導電線141至145，且每一單元CELL1~CELL2包括在2.5個金屬軌道中的導電線。換言之，包括在每一單元CELL1~CELL2中的金屬軌道的數目並非整數，且包括在單元CELL1~CELL2中的金屬軌道的總數為整數。出於說明目的給出了單元CELL1~CELL3的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，每一單元CELL1~CELL2中包括的金屬軌道的數目為整數。
在一些實施例中，主動區域921至922具有不同的導電類型。主動區域921為第一導電類型，例如P型。主動區域922為第二導電類型，例如N型。
第9B圖為根據本案一實施例的對應於第9A圖的半導體裝置900的一部分的等效電路。在一些實施例中，單元CELL1對應於與電力軌111及導電線141耦接的P型電晶體P1，且單元CELL2對應於與電力軌112及導電線145耦接的N型電晶體N1。在操作中，根據一些實施例，共用閘極結構132對應於電晶體P1及N1的閘極端子。控制信號S4經由導電線143傳輸至電晶體P1及N1。在一些實施例中，當控制信號S4具有高邏輯狀態(即，邏輯1)時，電晶體N1接通以接收電壓(例如，電壓VSS，在一些實施例中為接地)，且將該電壓提供給經由導電線145耦接至半導體裝置900的其他裝置(未展示)。類似地，當控制信號S4具有低邏輯狀態時(例如，邏輯0)，電晶體P1接通以接收另一電壓(例如，電壓VDD，在一些實施例中為大於電壓VSS的電壓)，且將該電壓提供給耦接至半導體裝置900的其他裝置(未展示)。
出於說明性目的給出了第9A圖至第9B圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，單元CELL3中的單元CELL1~CELL2由第2A圖至第2C圖中的半導體裝置200中、第3A圖至第3C圖中的半導體裝置300的至少一者或其組合實施。
現在參考第10A圖。第10A圖為根據本案一實施例的半導體裝置1000的平面圖中的佈局圖。相對於第1A圖至第9B圖的實施例，為了易於理解，第10A圖中的相 同元件被標示為相同的附圖標記。
與第9A圖相比，代替在單元CELL3中具有一個單元CELL1及一個單元CELL2，半導體裝置1000的單元CELL3進一步包括多個單元CELL1及多個單元CELL2。為了說明，單元CELL1與單元CELL2交錯。如第10A圖所示，半導體裝置1000進一步包括導電線1001至1010及電力軌113至114。在一些實施例中，相對於例如導電線141至145來組態導電線1001至1010。相對於例如電力軌111至112來組態電力軌113至114。
為了說明，導電線1001至1005包括在單元CELL3的上部的單元CELL1~CELL2中，導電線1006至1010包括在單元CELL3的下部的單元CELL1~CELL2中。電力軌113至114分別包括在單元CELL3的底部的單元CELL1~CELL2中。閘極結構131至133進一步由單元CELL3中的所有單元共用。
如第10A圖所示，半導體裝置1000進一步包括單元CELL1中的主動區域921及單元CELL2中的主動區域922。在一些實施例中，主動區域921為P型的，且主動區域922為N型的。
參考第10B圖，第10B圖為根據本案一實施例的對應於第10A圖的半導體裝置1000的一部分的等效電路。現在參考第10A圖至第10B圖。在一些實施例中，單元CELL3的上部的單元CELL1~CELL2分別對應於與電 力軌111及導電線1001耦接的P型電晶體P1以及與電力軌112和導電線1005耦接的N型電晶體N1。類似地，單元CELL3的底部的單元CELL1~CELL2分別對應於與電力軌113及導電線1006耦接的P型電晶體P2以及與電力軌114及導電線1010耦接的N型電晶體N2。
在操作中，根據一些實施例，共用閘極結構132對應於電晶體P1~P2及N1~N2的閘極端子。控制信號S4經由導電線1003及/或導電線1008傳輸至電晶體P1~P2及N1~N2。在一些實施例中，當控制信號S4具有高邏輯狀態(例如，邏輯1)時，電晶體N1~N2接通以接收電壓(例如，電壓VSS，在一些實施例中為接地)，且將該電壓提供給經由導電線1005及1010耦接至半導體裝置1000的其他裝置(未展示)。類似地，當控制信號S4具有低邏輯狀態(例如，邏輯0)時，電晶體P1~P2接通以接收另一電壓(例如，電壓VDD，在一些實施例中為大於電壓VSS的電壓)，且將該電壓提供給經由導電線1001及1006向耦接至半導體裝置1000的其他裝置(未展示)。
出於說明目的給出了第10A圖至第10B圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，單元CELL1的數目等於單元CELL2的數目，其範圍為二至四。在一些實施例中，單元CELL1的數目等於單元CELL2的數目，大於四個。
在各種實施例中，單元CELL3的上部的單元 CELL1~CELL2中的主動區域921至922為P型的，且單元CELL3的下部的單元CELL1~CELL2中的主動區域921至922為N型的。換言之，單元CELL3中的主動區域921至922為P型主動區域與N型主動區域以任意順序配置的組合。舉例而言，在一些實施例中，自單元CELL3的頂部至單元CLEE3的底部，主動區域921至922的類型的序列可為PPNP、PNNP、PPPN、NPNP、NPPN、NPPP或任何其他合適的配置。
現在參考第11圖。第11圖為根據本案一實施例的半導體裝置1100的平面圖中的佈局圖。相對於第1A圖至第10B圖的實施例，為了易於理解，第11圖中的相同元件被標示為相同的附圖標記。
與第9圖相比，代替具有在2.5個金屬軌道中配置的導電線的單元CELL1~CELL2，在單元CELL4中的單元CELL1~CELL2具有在半導體裝置1100中配置在3個金屬軌道中的導電線，如第11圖所示。為了說明，單元CELL1包括導電線141、142，一半的導電線143及一半的導電線146。類似地，單元CELL2包括導電線144、145，一半的導電線143，及一半的導電線147。
現在參考第12A圖。第12A圖為根據本案一實施例的半導體裝置1200的平面圖中的佈局圖。相對於第1A圖至第11圖的實施例，為了易於理解，第12A圖中的相同元件被標示為相同的附圖標記。
為了說明，與第11圖的半導體裝置1000及單元 CELL4相比，半導體裝置1200進一步包括導電線1011至1013。在一些實施例中，現對於例如第11圖的導電線141至147組態第12A圖的導電線1001至1005及1011至1012。
為了說明，單元CELL4的單元CELL1包括導電線1001、1002，一半的導電線1003及一半的導電線1011。類似地，單元CELL4的單元CELL2包括導電線1004、1005，一半的導電線1003及一半的導電線1012。
另外，半導體裝置1200進一步包括另一單元CELL1，該單元CELL1不包括在單元CELL4中且設置在單元CELL2的與單元CELL4中包括的單元CELL1相對的一側處，如第12A圖所示。為了說明，另一單元CELL1包括導電線1006、1007，一半的導電線1008及一半的導電線1013。
如上所述，與第10A圖相比，代替在一些實施例中在單元CELL3中具有相等比例的單元CELL1及CELL2，半導體裝置1200包括不同比例的不同導電類型的單元。為了說明，第12A圖的半導體裝置1200包括兩個單元CELL1及一個單元CELL2。在一些實施例中，主動區域921為P型的，且主動區域922為N型的。
參考第12B圖，第12B圖為根據本案一實施例的對應於第12A圖的半導體裝置1200的一部分的等效電路。現在參考第12A圖至第12B圖。在一些實施例中，單元 CELL4的單元CELL1~CELL2分別對應於與電力軌111及導電線1001耦接的P型電晶體P1以及與電力軌112及導電線1005耦接的N型電晶體N1。自單元CELL4中排除的單元CELL1對應於與電力軌113及導電線1006耦接的P型電晶體P2。
在操作中，根據一些實施例，共用閘極結構132對應於電晶體P1至P2及N1的閘極端子。控制信號S4藉由導電線1003及/或導電線1008傳輸至電晶體P1至P2及N1。在一些實施例中，當控制信號S4具有高邏輯狀態(例如，邏輯1)時，電晶體N1接通以接收電壓(例如，電壓VSS，在一些實施例中為接地)，且將該電壓提供給經由導電線1005耦接至半導體裝置1200的其他裝置(未展示)。類似地，當控制信號S4具有低邏輯狀態(例如，邏輯0)時，電晶體P1至P2接通以接收另一電壓(例如，電壓VDD，在一些實施例中為大於電壓VSS的電壓)，且將該電壓提供給經由導電線1001及1006耦接至半導體裝置1200的另一裝置(未展示)。
出於說明目的給出了第12A圖至第12B圖的組態。各種實施在本案的一實施例的預期範圍內。舉例而言，在一些實施例中，半導體裝置1200包括大於N型電晶體的數目的數個P型電晶體或大於P型電晶體的數目的數個N型電晶體。在一些實施例中，第一類型的P型或N型電晶體的數目為二至四個，且第二類型的P型或N型電晶體的數目為一至三個。
現在參考第13A圖。第13A圖為根據本案的一些實施例的形成包括在半導體裝置(例如300至600或700)中的積體電路的方法1300A的流程圖。應理解，可在圖13A所示的過程之前、期間及/或之後提供額外操作，且以下描述的一些操作可被替換或消除以獲得該方法的額外實施例。操作/過程的次序可互換。貫穿各種視圖及說明性實施例，相同附圖標記用於標示相同元件。方法1300A包括以下作為非限制性實例參考第4圖的積體電路400及參考第6A圖至第6C圖的半導體裝置600描述的操作1310、1320及1321至1325。
在一些實施例中，方法1300A的一些或全部由電腦的處理器執行。在一些實施例中，方法1300A中的一些或全部由下文參考第14圖論述的電子設計自動化(electronic design automation，EDA)系統1400的處理器1402執行。
在操作1310中，識別第4圖所示的積體電路400中的節點nd1與節點nd2之間的連接組態。為了說明，節點nd1接收電壓V1，且經由電阻單元R4耦接至nd2。
在操作1320中，響應於連接組態指示節點nd2用以接收自節點nd1傳輸的電壓V1，產生積體電路的佈局設計，例如如第3A圖中的部分所示。
此外，在一些實施例中，產生佈局設計包括操作1321，其中產生在積體電路400的正面的第一層中沿著x方向延伸的導電線141以耦接至節點nd2，如第3A圖所 示。
隨後，在一些實施例中，產生佈局設計進一步包括操作1322，其中產生在積體電路400的背面在第一層下方的第二層中沿著x方向延伸的電力軌111以耦接至節點nd1。
在一些實施例中，產生佈局設計進一步包括操作1323，其中在第一層與第二層之間的第三層中產生沿著x方向延伸的主動區域120。
在一些實施例中，產生佈局設計進一步包括操作1324，其中產生通孔VD1以耦接於主動區121與導電線141之間，且在一些實施例中，產生通孔VD2以耦接於主動區122與導電線141之間，如第3A圖至第3B圖所示。
在一些實施例中，產生佈局設計進一步包括操作1325，其中產生通孔VB1以耦接於主動區122與電力軌111之間，且在一些實施例中，產生通孔VB2以耦接於主動區121與電力軌111之間，如第3A圖至第3B圖所示。在一些實施例中，沿著y方向，主動區域120與通孔VB1至VB2具有相同的寬度。在一些實施例中，如第3A圖所示，通孔VD1與通孔VB2重疊，且通孔VD2與通孔VB1重疊。
在一些實施例中，方法1300A的產生佈局設計進一步包括產生沿著y方向延伸的多個閘極條帶531及產生導電線542，如第6A圖所示。為了說明，閘極條帶531在y方向上延伸，且插置於將主動區521耦接至導電線 541的通孔VD3之間。閘極條帶531經由通孔VG2耦接至導電線542。
在一些實施例中，如第6A圖所示，產生電力軌511包括產生電力軌511a(電力軌511的第一部分)及電力軌511b(電力軌511的第二部分，與第一部分分離)。在一些實施例中，對應於電力軌511a的圖案、在電力軌511a上方的通孔VD3、VB3在第6A圖中彼此重疊。類似地，在一些實施例中，對應於電力軌511b的圖案與在電力軌511b上方的通孔VD3、VB3在第6A圖中彼此重疊。
在一些實施例中，方法1300A進一步包括基於佈局設計來製造積體電路(例如，積體電路400)的至少一個元件的一或多個操作，作為IC製造流程(例如，對應於下文參考第15圖論述的IC製造系統1500的IC製造流程)的一部分。
現在參考第13B圖。第13B圖為根據本案的一些實施例的製造半導體裝置100至700或900至1200的方法1300B的流程圖。應理解，可在第13B圖所示的過程之前、期間及/或之後提供額外操作，且以下描述的一些操作可被替換或消除以獲得該方法的額外實施例。操作/過程的次序可互換。貫穿各種視圖及說明性實施例，相同附圖標記用於標示相同元件。方法1300B包括以下作為非限制性實例參考半導體裝置500描述的操作1301至1305。
在一些實施例中，方法1300B可由IC製造系統(例如下文參考第15圖論述的IC製造系統1500)用作IC製造流程的一部分。
在操作1301中，在半導體裝置500的第一側(例如，通孔VB上方的正面)處形成主動區域(例如主動區域520)，且該主動區域在x方向上延伸，如第5B圖所示。
在一些實施例中，方法1300B進一步包括在主動區域(例如主動區域520)上形成一或多個導電區段，例如導電區段551。
在操作1302中，在主動區域的主動區(例如，主動區域520的主動區521)上方在導電區段(例如，導電區段551)上形成通孔，例如通孔VD3。
在操作1303中，在主動區域(例如主動區域520)上方形成導電線(例如導電線541)，且使其經由通孔(例如通孔VD3)耦接至主動區域。導電線(例如導電線541)在x方向上延伸。
在一些實施例中，在完成用於半導體裝置(例如，半導體裝置500)正面的組件(即，主動裝置)的製造過程之後，移除基板(未展示)，且將晶圓上下顛倒以用於在半導體裝置(例如，半導體裝置500)的背面執行的製造製程。
在操作1304中，在半導體裝置500的與第一側相對的第二側(即，在主動區域520下方的背面)處形成 背面通孔，例如通孔VB3。
在操作1305中，在背面通孔(例如，通孔VB3)下方形成電力軌(例如，電力軌511)，且使其經由背面通孔耦接至主動區域(例如，主動區域520)，如第5B圖所示。在一些實施例中，在翻轉晶圓之後，在背面通孔上方形成電力軌。
在一些實施例中，方法1300B進一步包括在操作1304中形成多個背面通孔，例如多個通孔VB3。如第6B圖所示，通孔VB3中的一者經形成以耦接主動區521與電力軌511a，且另一者經形成以耦接另一主動區510與電力軌511b。在一些實施例中，方法1300B進一步包括在背面通孔之間形成閘極條帶，例如閘極條帶531。
在一些實施例中，方法1300B進一步包括形成配置在電力軌上方的多個(例如三個)金屬軌道中的導電線。舉例而言，如第11圖所示，導電線141至142及146配置在電力軌111上方的三個金屬軌道中。類似地，導電線144至145及147配置在電力軌112上方的三個金屬軌道中。
在一些實施例中，方法1300B進一步包括形成第一導電類型的多個主動區域及不同於第一導電類型的第二導電類型的多個主動區域。舉例而言，如第12A圖所示，主動區域921為P型，且主動區域922為N型。主動區域921的數目(例如2)大於主動區域922的數目(例如1)。
現在參考第14圖。第14圖為根據本案的一些實施例的能夠設計積體電路佈局設計的EDA系統1400的方塊圖。EDA系統1400用以實施第13A圖中揭示的方法1300A的一或多個操作，且結合第1A圖至第12B圖進一步解釋。在一些實施例中，EDA系統1400包括APR系統。
在一些實施例中，EDA系統1400為通用計算裝置，其包括硬體處理器1402及非暫時性電腦可讀儲存媒體1404。儲存媒體1404尤其編碼有，即儲存，電腦程式碼(指令)1406，即一組可執行指令。由硬體處理器1402執行的指令1406表示(至少部分地)EDA工具，該工具實施方法(例如方法1300A)的一部分或全部。
處理器1402經由匯流排1408電耦接至電腦可讀儲存媒體1404。處理器1402亦經由匯流排1408電耦接至I/O介面1410及製造工具1416。網路介面1412亦經由匯流排1408電連接至處理器1402。網路介面1412連接至網路1414，使得處理器1402及電腦可讀儲存媒體1404能夠經由網路1414連接至外部元件。處理器1402用以執行編碼於電腦可讀儲存媒體1404中的電腦程式碼1406，以便使得EDA系統1400可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，處理器1402為中央處理單元(central processing unit，CPU)、多處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC) 及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1404為電的、磁的、光的、電磁的、紅外的及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體1404包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1404包括緊密光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊密光碟讀/寫(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1404儲存電腦程式碼1406，該電腦程式碼1406用以使EDA系統1400(其中此等執行(至少部分地)表示EDA工具)可用於執行所述過程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1404亦儲存有助於執行所述過程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1404儲存包括本文所揭示的此等標準單元(例如上文關於第1A圖至第12B圖論述的半導體裝置100至700及900至1200中包括的一或多個單元)的標準單元的IC佈局圖1420。
EDA系統1400包括I/O介面1410。I/O介面1410耦接至外部電路。在一或多個實施例中，I/O介面 1410包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或光標方向鍵，用於將資訊及命令傳達給處理器1402。
EDA系統1400進一步包括耦接至處理器1402的網路介面1412。網路介面1412允許EDA系統1400與網路1414通信，一或多個其他電腦系統連接至網路1414。網路介面1412包括諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的無線網路介面或諸如ETHERNET、USB或IEEE-1364的有線網路介面。在一或多個實施例中，在兩個或更多個系統1400中所述所述過程及/或方法的一部分或全部。
在一些實施例中，EDA系統1400亦包括耦接至處理器1402的製造工具1416。製造工具1416用以根據處理器1402處理的設計檔案製造積體電路，例如第1A圖至第12B圖所說明的半導體裝置100至700及900至1200。
EDA系統1400用以經由I/O介面1410接收資訊。經由I/O介面1410接收的資訊包括指令、資料、設計規則、標準單元庫及/或其他參數中的一或多者，以供處理器1402處理。資訊經由匯流排1408傳送至處理器1402。EDA系統1400用以經由I/O介面1410接收與UI有關的資訊。該資訊儲存在電腦可讀媒體1404中作為設計規範1422。
在一些實施例中，所述過程及/或方法的一部分或 全部實施為用於由處理器執行的獨立軟體應用程式。在一些實施例中，所述過程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，所述過程及/或方法的一部分或全部實施為軟體應用程式的外掛程式。在一些實施例中，所述過程及/或方法中的至少一者實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，所述過程及/或方法的一部分或全部實施為EDA系統1400所使用的軟體應用程式。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®或其他合適的佈局產生工具的工具來產生包括標準單元的佈局圖。
在一些實施例中，所述過程實現為儲存在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移除式及/或內部/內置儲存或記憶體單元，例如諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM的半導體記憶體、RAM、記憶卡等中的一或多者。
第15圖為根據一些實施例的IC製造系統1500及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1500製造(A)一或多個半導體遮罩或(B)半導體積體電路的層中的至少一個組件中的至少一者。
在第15圖中，IC製造系統1500包括在設計、開發及製造週期及/或與製造IC裝置1560有關的服務相 互主動的實體，諸如設計室1520、遮罩室1530及IC製造商/製造者(「晶圓廠」)1550。IC製造系統1500中的實體藉由通信網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通信網路為各種不同的網路，諸如企業內部網路及網際網路。該通信網路包括有線及/或無線通信通道。每一實體與一或多個其他實體相互主動，且向一或多個其他實體提供服務及/或自其接收服務。在一些實施例中，設計室1520、遮罩室1530及IC晶圓廠1550中的兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1520、遮罩室1530及IC晶圓廠1550中的兩者或更多者在公共設施中共存，且使用公共資源。
設計室(或設計團隊)1520產生IC設計佈局圖1522。IC設計佈局圖1522包括各種幾何圖案，例如第1B圖、第2B圖、第3B圖、第5A圖、第6A圖、第7A圖、第9A圖、第10A圖、第11圖及/或第12A圖中針對IC裝置1560(例如第1A圖至第12B圖中的半導體裝置100至700及900至1200)所設計的佈局設計。幾何圖案對應於構成要製造的IC裝置1560的各種組件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1522的一部分包括各種IC特徵，諸如主動區、閘電極、源極及汲極、導電區段或層間互連件的通孔，以形成於半導體基板(諸如矽晶圓)及設置在半導體基板上的各種材料層中。設計室1520實施適當的設計程序以形成IC設計佈局圖1522。設計程序 包括邏輯設計、實體設計或置放及佈線中的一或多者。IC設計佈局圖1522呈現在具有幾何圖案資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1522可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1530包括資料準備1532及遮罩製造1544。遮罩室1530使用IC設計佈局圖1522來製造一或多個遮罩1545，以用於根據IC設計佈局圖1522來製造IC裝置1560的各個層。遮罩室1530執行遮罩資料準備1532，其中IC設計佈局圖1522被轉譯成表示性資料檔案(representative data file，「RDF」)。遮罩資料準備1532向遮罩製造1544提供RDF。遮罩製造1544包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(光罩)1545或半導體晶圓1553。IC設計佈局圖1522由遮罩資料準備1532操縱以符合遮罩寫入器的特定特性及/或IC晶圓廠1550的要求。在第15圖中，資料準備1532及遮罩製造1544被說明為單獨的元件。在一些實施例中，資料準備1532與遮罩製造1544可統稱為遮罩資料準備。
在一些實施例中，資料準備1532包括光學近接校正(optical proximity correction，OPC)，其使用光微影增強技術來補償影像誤差，諸如可能由繞射、干涉、其他處理效果等引起的影像誤差。OPC調整IC設計佈局圖1522。在一些實施例中，資料準備1532包括另外的解析度增強技術(resolution enhancement technique， RET)，諸如離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，亦使用反光微影技術(inverse lithography technology，ILT)，其將OPC視為反成像問題。
在一些實施例中，資料準備1532包括遮罩規則檢查器(mask rule checker，MRC)，該遮罩規則檢查器使用一組遮罩產生規則來檢查已經在OPC中進行過處理的IC設計佈局圖1522，該組遮罩產生規則含有某些幾何及/或連接性限制以確保足夠的裕度，以考量半導體製造製程中的可變性等。在一些實施例中，MRC修改IC設計佈局圖1522以補償遮罩製造1544期間的限制，其可撤消由OPC執行的部分修改以滿足遮罩產生規則。
在一些實施例中，資料準備1532包括光微影製程檢查(lithography process checking，LPC)，該光微影製程檢查模擬將由IC晶圓廠1550實施以製造IC裝置1560的處理。LPC基於IC設計佈局圖1522模擬此處理以產生模擬製造的裝置，諸如IC裝置1560。LPC模擬中的處理參數可包括與IC製造循環的各種過程相關聯的參數、與用於製造IC的工具及/或製造過程的其他態樣相關聯的參數。LPC考量各種因素，諸如航拍影像對比度、焦深(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他合適的因素等或其組合。在一些實施例中，在已經藉由LPC產生了模擬製造的裝置之後，若模擬裝置在形狀上不 夠接近以滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局圖1522。
應理解，為了清楚起見，已經簡化了對資料準備1532的以上描述。在一些實施例中，資料準備1532包括諸如邏輯運算(logic operation，LOP)的額外特徵，以根據製造規則來修改IC設計佈局圖1522。另外，可以各種不同的次序執行在資料準備1532期間應用於IC設計佈局圖1522的處理。
在資料準備1532之後及在遮罩製造1544期間，基於經修改的IC設計佈局圖1522製造遮罩1545或一組遮罩1545。在一些實施例中，遮罩製造1544包括基於IC設計佈局圖1522執行一或多個光微影曝光。在一些實施例中，基於經修改的IC設計佈局圖1522，使用電子束(e-beam)或具有多個電子束的機構在遮罩(光遮罩或光罩)1545上形成圖案。遮罩1545可用各種技術形成。在一些實施例中，使用二元技術形成遮罩1545。在一些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已經塗佈在晶圓上的影像敏感材料層(例如，光致抗蝕劑)的輻射束(諸如紫外線(ultraviolet，UV)束)被不透明區阻擋且透過透明區。在一個實例中，遮罩1545的二元遮罩版本包括透明基板(例如，熔融石英)及塗佈在二元遮罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相移技術形成遮罩1545。在遮罩1545的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上 形成的圖案中的各種特徵被組態成具有適當的相位差以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減的PSM或交替的PSM。由遮罩製造1544產生的遮罩用於各種製程中。舉例而言，在離子注入製程中使用此類遮罩，以在半導體晶圓1553中形成各種摻雜區，在蝕刻製程中使用此類遮罩，以在半導體晶圓1553中形成各種蝕刻區，及/或在其他合適的製程中使用此類遮罩。
IC晶圓廠1550包括晶圓製造1552。IC晶圓廠1550為IC製造企業，其包括一或多個製造設施，用於製造各種不同的IC產品。在一些實施例中，IC晶圓廠1550為半導體鑄造廠。舉例而言，可能存在一個製造設施用於複數個IC產品的前端製造(製程前端(front-end-of-line，FEOL)製造)，而第二製造設施可為互連及封裝IC產品提供後端製造(製程後端(back-end-of-line，BEOL)製造)，且第三製造設施可為鑄造企業提供其他服務。
在一些實施例中，IC晶圓廠1550包括用以對半導體晶圓1553執行各種製造操作，從而根據遮罩(例如遮罩1545)來製造IC裝置1560的製造工具。在各種實施例中，製造工具包括以下各者中的一或多者：晶圓步進器、離子注入機、光致抗蝕劑塗佈機、處理腔室(例如CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所論述的一或多個合適製造過程的其他製造設備。
IC晶圓廠1550使用由遮罩室1530製造的遮罩1545來製造IC裝置1560。因此，IC晶圓廠1550至少間接地使用IC設計佈局圖1522來製造IC裝置1560。在一些實施例中，藉由IC晶圓廠1550使用遮罩1545製造半導體晶圓1553以形成IC裝置1560。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1522執行一或多次光微影曝光。半導體晶圓1553包括矽基板或上面形成有材料層的其他合適基板。半導體晶圓1553進一步包括各種摻雜區、電特徵、多層互連等(在隨後的製造步驟中形成)中的一或多者。
如上所述，本案的一實施例中的半導體裝置提供了類比單元中的背面電力軌，以將電力信號傳輸至正面的主動裝置。利用本案的一實施例的組態，在主動裝置與電力軌之間的較短佈線導致較快的執行速度。此外，藉由將電力軌設置在半導體裝置的背面，可更有效地利用正面區域。
在一些實施例中，揭示一種半導體裝置，其包括第一導電線及第一電力軌以及配置在第一導電線與第一電力軌之間第一電晶體結構。第一導電線與第一電力軌在作為半導體裝置的一佈局的一法線方向的第一方向上彼此分離。第一電晶體結構包括：第一主動區，藉由第一通孔耦接至第一導電線；第二主動區，藉由第二通孔耦接至第一電力軌；以及第一閘極結構，插置於第一主動區與第二主動區之間，且用以接收第一控制信號。第一電晶體結構用以響 應於第一控制信號而在第一導電線與第一電力軌之間傳輸一信號。在一些實施例中，第一主動區、第一通孔以及耦接至第一主動區及第一電力軌的第三通孔組態為用以傳輸信號的第一導電路徑，且第二主動區、第二通孔以及耦接至第二主動區及第一導電線的第四通孔組態為用以傳輸信號的第二導電路徑。在一些實施例中，半導體裝置進一步包括第二導電線、第二電力軌及配置在第二導電線與第二電力軌之間的第二電晶體結構。第二導電線與第二電力軌在第一方向上彼此分離且在不同於第一方向的第二方向上與第一導電線及第一電力軌分開。第二導電線接收經由第一導電線傳輸的信號。第二電晶體結構響應於不同於第一控制信號的第二控制信號而在第二導電線與第二電力軌之間傳輸信號，且包括第三主動區、第四主動區及第二閘極結構。第三主動區藉由第三通孔耦接至第二導電線。第四主動區藉由第四通孔耦接至第二電力軌。第二閘極結構插置於第三主動區與第四主動區之間且接收第二控制信號。在一些實施例中，由第一電力軌接收的第一電壓與由第二電力軌接收的第二電壓實質上不同。在一些實施例中，第一控制信號為浮動的。在一些實施例中，第一導電線在半導體裝置的一正面，且第一電力軌在半導體裝置的一背面。在一些實施例中，第一電晶體結構進一步包括串聯耦接的多個第一電晶體。第一主動區包括在用作第一電晶體中的第一電晶體的一端子的一結構中，且第二主動區包括在用作第一電晶體中的第二電晶體的一端子的一結構中。在一 些實施例中，第一電晶體的閘極端子浮動或耦接至一接地。在一些實施例中，第一導電線包含第一部分及在不同於第一方向的第二方向上與第一部分分離的第二部分。第一導電線的第一部分藉由第一通孔耦接至第一主動區，且第一導電線的第二部分藉由第三通孔耦接至第二主動區。在一些實施例中，第一導電線及第一電力軌在不同於第一方向的第二方向上延伸。沿著不同於第一方向及第二方向的第三方向，第一電力軌的一寬度大於第一導電線的一寬度。
亦揭示一種包括至少一個第一單元及至少一個第二單元的半導體裝置。至少一個第一單元包括在第一層中具有第一導電類型的第一主動區域、在第一層下方的第二層中的第一電力軌及耦接於第一主動區域與第一電力軌之間的第一通孔。至少一個第二單元鄰接至少一個第一單元的第一側。至少一個第二單元包括在第一層中具有不同於第一導電類型的第二導電類型的第二主動區域、在第二層中的第二電力軌及耦接於第二主動區域與第二電力軌之間的第二通孔。至少一個第二單元為至少一個第一單元在一鏡線上的一鏡像。在一些實施例中，至少一個第一單元包括多個第一單元，且至少一個第二單元包括多個第二單元。第一單元與第二單元交錯。在一些實施例中，半導體裝置包括第三單元，其設置在至少一個第一單元的與第一側相對的第二側上。第三單元包括在第一層中具有第一導電類型的第三主動區域、在第二層中的第三電力軌及耦接於第三主動區域與第三電力軌之間的第三通孔。在一些實施例 中，第一導電類型為P型，且第二導電類型為N型。在一些實施例中，包括在至少一個第一單元中的金屬軌道中的一者數目為一非整數，且包括在至少一個第一單元及至少一個第二單元中的金屬軌道中的一者總數為一整數。
亦揭示一種方法，其包括以下操作：識別一積體電路中的第一節點與第二節點之間的一連接組態；以及響應於連接組態指示第一節點用以自第二節點接收一供應電壓，產生積體電路的一佈局設計。產生積體電路的佈局設計包括以下操作：在積體電路的一正面的第一層中產生沿著第一方向延伸的第一導電線，第一導電線用以耦接至第一節點；以及在積體電路的一背面在第一層下方的第二層中產生沿著第一方向延伸的一電力軌，電力軌用以耦接至第二節點；在第一層與第二層之間的第三層中產生沿著第一方向延伸的一主動區域；產生耦接於主動區域的第一區與第一導電線之間的第一通孔，且產生耦接於主動區域的第二區與第一導電線之間的第二通孔；產生耦接於主動區域的第一區與電力軌之間的第三通孔，且產生耦接於主動區域的第二區與電力軌之間的第四通孔。在一些實施例中，在不同於第一方向的第二方向上，主動區域、第三通孔與第四通孔具有一相同寬度。在一些實施例中，產生積體電路的佈局設計進一步包括產生多個閘極條帶，其在佈局設計中的不同於第一方向的第二方向上延伸，且插置於第一通孔與第二通孔之間；產生在第一方向上延伸的第二導電線，其中第二導電線在第二方向上與第一導電線分離且耦接至 閘極條帶。在一些實施例中，產生電力軌包括產生電力軌的第一部分及在第一方向上與第一部分分離的第二部分，其中在一佈局圖中，第一通孔及第三通孔與電力軌的第一部分重疊，且第二通孔及第四通孔與電力軌的第二部分重疊。在一些實施例中，在佈局圖中，第一通孔與第三通孔彼此重疊，且第二通孔與第四通孔彼此重疊。
前述概述了若干實施例的特徵，使得熟習此項技術者可更佳地理解本案的一實施例的各態樣。熟習此項技術者應理解，其可容易地將本案的一實施例用作設計或修改其他過程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效構造不脫離本案的一實施例的精神及範圍，且在不背離本案的一實施例的精神及範圍的情況下，可對其進行各種改變、替換及更改。
111:電力軌
121:主動區
122:主動區
141:導電線
151:導電區段
152:導電區段
300:半導體裝置
VB1:通孔
VB2:通孔
VD1:通孔
VD2:通孔
CC':線

Claims (10)

  1. 一種半導體裝置，包含：一第一導電線及一第一電力軌，在作為該半導體裝置的一佈局的一法線方向的一第一方向上彼此分離；以及一第一電晶體結構，配置在該第一導電線與該第一電力軌之間，包含：一第一主動區，藉由一第一通孔耦接至該第一導電線；一第二主動區，藉由一第二通孔耦接至該第一電力軌；以及一第一閘極結構，插置於該第一主動區與該第二主動區之間，且用以接收一第一控制信號；其中該第一電晶體結構用以響應於該第一控制信號而在該第一導電線與該第一電力軌之間傳輸一信號。
  2. 如請求項1所述之半導體裝置，其中該第一主動區、該第一通孔以及耦接至該第一主動區及該第一電力軌的一第三通孔組態為用以傳輸該信號的一第一導電路徑，且該第二主動區、該第二通孔以及耦接至該第二主動區及該第一導電線的一第四通孔組態為用以傳輸該信號的一第二導電路徑。
  3. 如請求項1所述之半導體裝置，其進一步包含： 一第二導電線及一第二電力軌，其在該第一方向上彼此分離且在不同於該第一方向的一第二方向上與該第一導電線及該第一電力軌分開，其中該第二導電線用以接收經由該第一導電線傳輸的該信號；以及一第二電晶體結構，用以響應於不同於該第一控制信號的一第二控制信號而在該第二導電線與該第二電力軌之間傳輸該信號且配置在該第二導電線與該第二電力軌之間，包含：一第三主動區，藉由一第三通孔耦接至該第二導電線；一第四主動區，藉由一第四通孔耦接至該第二電力軌；以及一第二閘極結構，插置於該第三主動區與該第四主動區之間且用以接收該第二控制信號；其中由該第一電力軌接收的一第一電壓與由該第二電力軌接收的一第二電壓實質上不同。
  4. 如請求項1所述之半導體裝置，其中該第一電晶體結構進一步包括串聯耦接的多個第一電晶體，其中該第一主動區包括在用作該些第一電晶體中的一第一電晶體的一端子的一結構中，且該第二主動區包括在用作該些第一電晶體中的一第二電晶體的一端子的一結構中；其中該些第一電晶體的閘極端子浮動或耦接至一接地。
  5. 如請求項4所述之半導體裝置，其中該第一導電線包含一第一部分及在不同於該第一方向的一第二方向上與該第一部分分離的一第二部分，其中該第一導電線的該第一部分藉由該第一通孔耦接至該第一主動區，且該第一導電線的該第二部分藉由一第三通孔耦接至該第二主動區。
  6. 一種半導體裝置，包含：至少一個第一單元，包含：在一第一層中具有一第一導電類型的一第一主動區域；在該第一層下方的一第二層中的一第一電力軌；以及一第一通孔，耦接於該第一主動區域與該第一電力軌之間；以及至少一個第二單元，其鄰接該至少一個第一單元的一第一側，其中該至少一個第二單元包含：在該第一層中具有不同於該第一導電類型的一第二導電類型的一第二主動區域；在該第二層中的一第二電力軌；以及一第二通孔，耦接於該第二主動區域與該第二電力軌之間；其中該至少一個第二單元為該至少一個第一單元在一鏡線上的一鏡像。
  7. 如請求項6所述之半導體裝置，其中該至少一個第一單元包含多個第一單元，且該至少一個第二單元包含多個第二單元；其中該些第一單元與該些第二單元交錯。
  8. 如請求項6所述之半導體裝置，其中包括在該至少一個第一單元中的金屬軌道中的一者數目為一非整數，且包括在該至少一個第一單元及該至少一個第二單元中的該些金屬軌道中的一者總數為一整數。
  9. 一種積體電路的形成方法，包含以下步驟：識別一積體電路中的一第一節點與一第二節點之間的一連接組態；以及響應於該連接組態其指示該第一節點用以自該第二節點接收一供應電壓，產生該積體電路的一佈局設計，包含：在該積體電路的一正面的一第一層中產生沿著一第一方向延伸的一第一導電線，該第一導電線用以耦接至該第一節點；在該積體電路的一背面在該第一層下方的一第二層中產生沿著該第一方向延伸的一電力軌，該電力軌用以耦接至該第二節點；在該第一層與該第二層之間的一第三層中產生沿著該第一方向延伸的一主動區域； 產生耦接於該主動區域的一第一區與該第一導電線之間的一第一通孔，且產生耦接於該主動區域的一第二區與該第一導電線之間的一第二通孔；以及產生耦接於該主動區域的該第一區與該電力軌之間的一第三通孔，且產生耦接於該主動區域的該第二區與該電力軌之間的一第四通孔。
  10. 如請求項9所述之積體電路的形成方法，其中產生該電力軌之步驟包含以下步驟：產生該電力軌的一第一部分及在該第一方向上與該第一部分分離的一第二部分，其中在一佈局圖中，該第一通孔及該第三通孔與該電力軌的該第一部分重疊，且該第二通孔及該第四通孔與該電力軌的該第二部分重疊。
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