KR20210134508A - 집적 회로, 시스템 및 그 형성 방법 - Google Patents

집적 회로, 시스템 및 그 형성 방법 Download PDF

Info

Publication number
KR20210134508A
KR20210134508A KR1020210053951A KR20210053951A KR20210134508A KR 20210134508 A KR20210134508 A KR 20210134508A KR 1020210053951 A KR1020210053951 A KR 1020210053951A KR 20210053951 A KR20210053951 A KR 20210053951A KR 20210134508 A KR20210134508 A KR 20210134508A
Authority
KR
South Korea
Prior art keywords
conductive structures
flip
layout
flop
integrated circuit
Prior art date
Application number
KR1020210053951A
Other languages
English (en)
Other versions
KR102414342B1 (ko
Inventor
테-신 치우
웨이-쳉 린
웨이-안 라이
지안-팅 쳉
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210134508A publication Critical patent/KR20210134508A/ko
Application granted granted Critical
Publication of KR102414342B1 publication Critical patent/KR102414342B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11887—Three levels of metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

집적 회로는 기판의 후면 상의 전력 레일들의 세트, 제1 플립 플롭, 제2 플립 플롭, 및 제3 플립 플롭을 포함한다. 전력 레일들의 세트는 제1 방향으로 연장된다. 제1 플립 플롭은 제1 방향으로 연장되는 도전성 구조물들의 제1 세트를 포함한다. 제2 플립 플롭은 제1 경계에서 제1 플립 플롭에 접하고, 제1 방향으로 연장되는 도전성 구조물들의 제2 세트를 포함한다. 제3 플립 플롭은 제2 경계에서 제2 플립 플롭에 접하고, 제1 방향으로 연장되는 도전성 구조물들의 제3 세트를 포함한다. 제1, 제2 및 제3 플립 플롭은 제1 금속 층 상에 있고, 후면 반대쪽의 기판의 전면 상에 있다. 도전성 구조물들의 제2 세트는 제2 방향으로 제1 경계 및 제2 경계로부터 오프셋된다.

Description

집적 회로, 시스템 및 그 형성 방법{INTEGRATED CIRCUIT, SYSTEM AND METHOD OF FORMING THE SAME}
이 출원은 2020년 4월 30일자로 출원된 미국 가출원 제63/018,132호의 우선권을 주장하며, 이 가출원은 전체가 참조로 본 명세서에 통합된다.
최근 집적 회로(IC, integrated circuit)들의 소형화 추세는 더 적은 전력을 소비하면서도 더 빠른 속도로 더 많은 기능을 제공하는 더 작은 디바이스들을 초래하였다. 소형화 프로세스는 또한 더 엄격한 설계 및 제조 사양들 뿐 아니라 신뢰성 문제들을 초래하였다. 다양한 전자 설계 자동화(EDA, electronic design automation) 툴들은 표준 셀 레이아웃 설계 및 제조 사양들이 충족되도록 보장하면서, 집적 회로들에 대한 표준 셀 레이아웃 설계들을 생성, 최적화, 및 검증한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 멀티 비트 플립 플롭(MBFF, multi-bit flip-flop)의 개략도이다.
도 2는 몇몇 실시예들에 따른 회로의 회로도이다.
도 3a는 몇몇 실시예들에 따른 집적 회로의 회로도이다.
도 3b는 몇몇 실시예들에 따른 집적 회로의 회로도이다.
도 4a 내지 도 4e는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계의 도면들이다.
도 5a 내지 도 5e는 몇몇 실시예들에 따른 집적 회로의 도면들이다.
도 6a는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계의 도면이다.
도 6b는 몇몇 실시예들에 따른 집적 회로도의 개략도이다.
도 6c는 몇몇 실시예들에 따른 집적 회로도의 평면도이다.
도 7a는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계의 도면이다.
도 7b는 몇몇 실시예들에 따른 집적 회로도의 평면도이다.
도 8은 몇몇 실시예들에 따른 집적 회로를 형성 또는 제조하는 방법의 흐름도이다.
도 9는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 10은 몇몇 실시예들에 따른 IC 디바이스를 제조하는 방법의 기능 흐름도이다.
도 11은 몇몇 실시예들에 따른 IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템의 개략도이다.
도 12는 본 개시물의 적어도 일실시예에 따른, IC 제조 시스템의 블록도 및 그와 연관된 IC 제조 흐름이다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들, 재료들, 값들, 단계들, 배열(arrangement)들 등의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것이 아니다. 다른 컴포넌트들, 재료들, 값들, 단계들, 배열들 등이 고려된다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
몇몇 실시예들에 따라, 집적 회로는 제1 방향으로 연장되는 전력 레일들의 세트를 포함한다. 몇몇 실시예들에서, IC는 제1 방향으로 연장되는 도전성 구조물들의 제1 세트를 포함하는 제1 플립 플롭을 더 포함한다. 몇몇 실시예들에서, IC는 제1 경계에서 제1 플립 플롭에 접하는 제2 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제2 플립 플롭은 제1 방향으로 연장되는 도전성 구조물들의 제2 세트를 포함한다. 몇몇 실시예들에서, IC는 제2 경계에서 제2 플립 플롭에 접하는 제3 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제3 플립 플롭은 제1 방향으로 연장되는 도전성 구조물들의 제3 세트를 포함한다.
몇몇 실시예들에서, 전력 레일들의 세트는 기판의 후면 상에 있다. 몇몇 실시예들에서, 제1 플립 플롭, 제2 플립 플롭, 및 제3 플립 플롭은 후면과 반대편의 기판의 전면 상에 있다.
몇몇 실시예들에서, 도전성 구조물들의 제2 세트는 제2 방향으로 제1 경계 및 제2 경계로부터 오프셋된다. 몇몇 실시예들에서, 도전성 구조물들의 제2 세트를 제2 경계로부터 오프셋되도록 위치시킴으로써, 도전성 구조물들의 제2 세트로 하여금 제2 경계 및 도전성 구조물들의 제3 세트로부터 제2 방향으로 시프트되게 하여, 도전성 구조물들의 제2 세트와 도전성 구조물들의 제3 세트 사이의 거리를 증가시킨다. 몇몇 실시예들에서, 도전성 구조물들의 제2 세트와 도전성 구조물들의 제3 세트 사이의 거리를 증가시키는 것은 다른 접근법들에 비해 도전성 구조물들의 제2 세트와 도전성 구조물들의 제3 세트 사이에 더 적은 커플링 커패시턴스를 초래한다. 몇몇 실시예들에서, 도전성 구조물들의 제2 세트와 도전성 구조물들의 제3 세트 사이의 커플링 커패시턴스를 감소시키는 것은 집적 회로가 다른 접근법들보다 적은 전력을 소비하게 한다.
도 1은 몇몇 실시예들에 따른 멀티 비트 플립 플롭(MBFF)(100)의 개략도이다.
MBFF(100)는 플립 플롭(102), 플립 플롭(104), 플립 플롭(106), 인버터(120), 인버터(122), 및 클록 입력 핀(130)을 포함한다. MBFF(100)는 3 비트 플립 플롭이다. 즉, MBFF는 3 개의 플립 플롭들(예를 들어, 플립 플롭들(102, 104 및 106))을 포함한다. MBFF(100)의 다른 비트 수 또는 대응 플립 플롭들이 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, MBFF(100)는 MBFF(100)와 유사한 다른 MBFF 또는 하나 이상의 다른 플립 플롭을 포함하는 집적 회로(미도시)의 일부이다.
MBFF(100)는 클록 입력 핀(130)에서 입력 신호들(D1, D2 및 D3)을 수신하도록 그리고 클록 신호(CP)를 수신하도록 구성된다. MBFF(100)는 출력 신호들(Q1, Q2 및 Q3)을 생성하도록 구성된다.
플립 플롭들(102, 104 및 106)은 대응 입력 단자들(라벨링되지 않음)에서 대응 입력 신호들(D1, D2 및 D3)을 수신하도록 구성된다. 플립 플롭들(102, 104 및 106)은 대응 출력 신호들(Q1, Q2 및 Q3)을 생성하도록 그리고 대응 출력 단자들(라벨링되지 않음)에서 대응 출력 신호들(Q1, Q2 및 Q3)을 출력하도록 구성된다.
플립 플롭들(102, 104 및 106) 각각은 또한 클록 신호(CP) 및 클록 신호(CPB)를 수신하도록 구성된다(미도시). 플립 플롭들(102, 104 및 106) 각각은 인버터들(120 및 122)에 커플링된다. 몇몇 실시예들에서, 플립 플롭들(102, 104 및 106) 각각은 입력 핀(130)을 공유하도록 구성된다(미도시). 플립 플롭들(102, 104 및 106) 각각은 또한 입력 핀(130)으로부터 클록 신호(CP)를 수신하도록 구성되고, 인버터(120)로부터 클록 신호(CPB)를 수신하도록 구성된다. 몇몇 실시예들에서, 플립 플롭들(102, 104 및 106) 각각은 인버터(122)로부터 클록 신호(CPBB)를 수신하도록 구성된다. 몇몇 실시예들에서, 클록 신호(CPBB)는 클록 신호(CP)의 버퍼링된 버전이다. 몇몇 실시예들에서, 클록 신호(CPB)는 클록 신호(CP)로부터 반전된다.
몇몇 실시예들에서, 플립 플롭들(102, 104 및 106) 중 하나 이상은 에지 트리거된 플립 플롭들이다. 몇몇 실시예들에서, 플립 플롭들(102, 104 및 106) 중 하나 이상은 DQ 플립 플롭, SR-플립 플롭, T 플립 플롭, JK 플립 플롭 등을 포함한다. 적어도 플립 플롭(102, 104, 106 또는 108)에 대한 다른 타입의 플립 플롭들 또는 구성들은 본 개시물의 범위 내에 있다.
인버터(120)의 입력 단자는 클록 입력 핀(130)에 커플링되고 클록 신호(CP)를 수신하도록 구성된다. 인버터(120)의 출력 단자는 인버터(122)의 입력 단자에 커플링되고 클록 신호(CPB)를 출력하도록 구성된다.
인버터(122)의 입력 단자는 클록 신호(CPB)를 수신하도록 구성된다. 인버터(120)의 출력 단자는 클럭 신호(CPBB)를 출력하도록 구성된다. 적어도 인버터(120 또는 122)의 다른 구성들이 본 개시물의 범위 내에 있다.
플립 플롭(102), 플립 플롭(104) 및 플립 플롭(106)(총칭하여 "플립 플롭(110)의 세트"로 지칭됨)은 각각 동일한 구동 전류 능력을 갖도록 구성된다. 몇몇 실시예들에서, 구동 전류 능력은 적어도 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)에 의해 전도되는 구동 전류에 대응한다. 몇몇 실시예들에서, 적어도 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)은 적어도 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)의 구동 전류 능력과 상이한 구동 전류 능력을 갖도록 구성된다. 예를 들어, 몇몇 실시예들에서, MBFF(100)는 혼합 구동 다중 비트 플립 플롭으로 구성된다. 몇몇 실시예들에서, MBFF(100)는 적어도 2 개의 상이한 구동 전류 능력으로 구성된 플립 플롭들을 포함한다. 몇몇 실시예들에서, MBFF(100)에 포함된 플립 플롭들 각각은 상이한 구동 전류 능력을 갖도록 구성된다. MBFF(100)에 대한 다른 수의 상이한 구동 전류 능력이 본 개시물의 범위 내에 있다. 예를 들어, 몇몇 실시예들에서, MBFF(100)는 3 개의 상이한 플립 플롭들을 포함하고, 3 개의 상이한 플립 플롭들 각각은 다른 것들과 상이한 구동 전류 능력으로 구성된다.
몇몇 실시예들에서, 적어도 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)의 구동 전류 능력은 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)의 하나 이상의 트랜지스터에 있는 핀들의 수에 기초한다. 몇몇 실시예들에서, 핀들의 수와 구동 전류 능력은 직접적인 관계를 갖는다. 예를 들어, 몇몇 실시예들에서, 플립 플롭(102), 플립 플롭(104) 또는 플립 플롭(106)의 하나 이상의 트랜지스터에서 핀들의 수가 증가됨에 따라, 대응 구동 전류 능력도 또한 증가되고, 그 반대의 경우도 마찬가지이다.
몇몇 실시예들에서, MBFF(100)을 다중 비트 플립 플롭으로 구성함으로써, MBFF(100)의 클록 경로에서 다수의 중복 인버터들이 감소되어, MBFF(100)가 대응 클록 신호에 대해 더 적은 입력 핀을 가지게 되고, 결과적으로 다른 접근법들에 비해 MBFF(100)는 총 클록 동적 전력 소비가 더 낮아지고 더 적은 면적을 차지하게 된다. 몇몇 실시예들에서, MBFF(100)를 다중 비트 플립 플롭으로 구성함으로써, MBFF(100)의 각각의 플립 플롭의 전력 소비는 다른 접근법들에 비교하여 최적화된다.
도 2는 몇몇 실시예들에 따른 회로(200)의 회로도이다.
회로(200)는 도 1의 MBFF(100)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 회로(200)는 MBFF 회로이다. 몇몇 실시예들에서, 회로(200)는 도 2에 도시된 것들 이외의 컴포넌트들을 포함하는 집적 회로의 일부이다.
도 2 내지 도 12 각각에서의 것들과 동일하거나 유사한 컴포넌트들에는 동일한 참조 번호가 부여되고, 따라서 그에 대한 상세한 설명은 생략된다.
회로(200)는 플립 플롭(202), 플립 플롭(204), 플립 플롭(206), 클록 입력 핀(230), 및 스캔 인에이블 핀(232)을 포함한다.
플립 플롭들(202, 204 및 206)은 도 1의 대응 플립 플롭들(102, 104 및 106)의 실시예들이고, 유사한 상세한 설명은 생략된다. 클록 입력 핀(230)은 도 1의 클록 입력 핀(130)의 실시예이며, 유사한 상세한 설명은 생략된다.
회로(200)는 3 비트 플립 플롭이고, 각각의 비트는 대응 플립 플롭(예를 들어, 플립 플롭들(202, 204 및 206))과 연관된다. 즉, 회로(200)는 3 개의 플립 플롭들(예를 들어, 플립 플롭들(202, 204 및 206))을 포함한다. 회로(200)의 다른 비트 수 또는 대응 플립 플롭들의 수가 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 회로(200)는 MBFF(100)와 유사한 다른 MBFF 또는 하나 이상의 다른 플립 플롭을 포함하는 집적 회로(미도시)의 일부이다.
플립 플롭들(202, 204 및 206) 각각은 DQ 플립 플롭이다. 몇몇 실시예들에서, 플립 플롭들(202, 204 및 206) 중 하나 이상은 SR-플립 플롭, T 플립 플롭, JK 플립 플롭 등을 포함한다. 적어도 플립 플롭(202, 204 또는 206)에 대한 다른 타입의 플립 플롭들 또는 구성들은 본 개시물의 범위 내에 있다.
플립 플롭들(202, 204 및 206) 각각은 클록 신호(CP)를 수신하도록 구성되는 대응 클록 입력 단자(CK)를 갖는다. 몇몇 실시예들에서, 플립 플롭들(202, 204 및 206) 각각은 클록 입력 핀(230)을 공유하도록 구성된다. 몇몇 실시예들에서, 플립 플롭들(202, 204 및 206)의 클록 입력 단자들은 함께 커플링되고, 클록 입력 핀(230)으로부터 클록 신호(CP)를 수신하도록 구성된다.
플립 플롭들(202, 204 및 206) 각각은 대응 스캔 인에이블 신호들(SE1, SE2 및 SE3)을 수신하도록 구성되는 대응 스캔 인에이블 단자(SE)를 갖는다. 몇몇 실시예들에서, 플립 플롭들(202, 204 및 206) 각각은 스캔 인에이블 핀(232)을 공유하도록 구성된다. 몇몇 실시예들에서, 플립 플롭들(202, 204 및 206)의 스캔 인에이블 단자들은 함께 커플링되고, 스캔 인에이블 핀(232)으로부터 스캔 인에이블 신호(SE_SE)를 수신하도록 구성된다. 이들 실시예들에서, 스캔 인에이블 신호(SE_SE)는 스캔 인에이블 신호들(SE1, SE2 및 SE3) 각각과 동일하다.
플립 플롭들(202, 204 및 206) 각각은 대응 데이터 신호(D1, D2 및 D3)를 수신하도록 구성되는 대응 데이터 단자(D)를 갖는다. 플립 플롭들(202, 204 및 206) 각각은 신호(SI1, SI2 및 SI3)에서 대응 스캔을 수신하도록 구성되는 단자(SI)에서 대응 스캔을 갖는다. 플립 플롭들(202, 204 및 206) 각각은 대응 출력 신호(Q1, Q2 및 Q3)를 출력하도록 구성되는 대응 출력 단자(Q)를 갖는다.
몇몇 실시예들에서, 플립 플롭들(202, 204 및 206) 각각은 스캔 인에이블 신호(SE_SE), 스캔 인 신호(SI1, SI2 또는 SI3), 또는 데이터 신호(D1, D2 또는 D3) 중 하나 이상을 멀티플렉싱하도록 구성되는 대응 멀티플렉서(도 2에 미도시되나, 도 3a 내지 도 3b에 도시됨)를 갖는다.
도 3a는 몇몇 실시예들에 따른 집적 회로(300A)의 회로도이다.
집적 회로(300A)는 도 1의 플립 플롭(102, 104 또는 106) 중 하나 이상 또는 도 2의 플립 플롭(202, 204 또는 206) 중 하나 이상의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
집적 회로(300A)는 플립 플롭 회로이다. 집적 회로(300A)는 적어도 데이터 신호(D) 또는 스캔 인 신호(SI)를 수신하도록 구성되고, 출력 신호(Q)를 출력하도록 구성된다. 몇몇 실시예들에서, 데이터 신호(D)는 데이터 입력 신호이다. 몇몇 실시예들에서, 스캔 인 신호(SI)는 스캔 입력 신호이다. 몇몇 실시예들에서, 출력 신호(Q)는 적어도 데이터 신호(D) 또는 스캔 인 신호(SI)의 저장된 상태이다. 예시를 위해 플립 플롭 회로가 사용되며, 다른 타입의 회로들이 본 개시물의 범위 내에 있다.
집적 회로(300A)는 멀티플렉서(302), 래치(304), 래치(306), 출력 회로(308), 인버터(310), 인버터(312), 및 인버터(314)를 포함한다.
멀티플렉서(302)는 데이터 신호(D)를 수신하도록 구성되는 제1 입력 단자, 스캔 인 신호(SI)를 수신하도록 구성되는 제2 입력 단자, 및 스캔 인에이블 신호(SE) 또는 반전된 스캔 인에이블 신호(SEB)를 수신하도록 구성되는 제3 입력 단자를 포함한다. 몇몇 실시예들에서, 스캔 인에이블 신호(SE)는 멀티플렉서(302)의 선택 신호이고, 반전된 스캔 인에이블 신호(SEB)는 멀티플렉서(302)의 반전된 선택 신호이다. 인버터(302)의 출력 단자는 노드(mx1)에서 래치(304)의 입력 단자에 커플링된다. 멀티플렉서(302)는 멀티플렉싱된 신호(S1)를 래치(304)로 출력하도록 구성된다. 몇몇 실시예들에서, 멀티플렉싱된 신호(S1)는 스캔 인에이블 신호(SE) 또는 반전된 스캔 인에이블 신호(SEB)에 응답하는 스캔 인 신호(SI) 또는 데이터 신호(D)에 대응한다. 몇몇 실시예들에서, 멀티플렉서(304)의 제3 입력 단자는 적어도 스캔 인에이블 신호(SE) 또는 반전된 스캔 인에이블 신호(SEB)를 수신하기 위해 인버터(314)에 커플링된다.
래치(304)는 멀티플렉서(302) 및 래치(306)에 커플링된다. 래치(304)의 입력 단자는 멀티플렉서(302)로부터 멀티플렉싱된 신호(S1)를 수신하도록 구성된다. 인버터(304)의 출력 단자는 노드(mx2)에서 래치(306)의 입력 단자에 커플링된다. 래치(304)는 출력 단자에 의해 래치(306)에 신호(Mq_x)를 출력하도록 구성된다. 몇몇 실시예들에서, 신호(Mq_x)는 신호(S1)의 래치된 버전이다. 몇몇 실시예들에서, 래치(304)는 인버터(310)에 커플링되고, 클록 신호(CPB)를 수신하도록 구성된다. 몇몇 실시예들에서, 래치(304)는 인버터(312)에 커플링되고, 클록 신호(CPBB)를 수신하도록 구성된다.
래치(306)는 래치(304) 및 출력 회로(308)에 커플링된다. 래치(306)의 입력 단자는 래치(304)로부터 신호(Mq_x)를 수신하도록 구성된다. 래치(306)의 출력 단자는 노드(mx4)에서 출력 회로(308)의 입력 단자에 커플링된다. 래치(306)는 출력 단자에 의해 출력 회로(308)에 신호(QF)를 출력하도록 구성된다. 몇몇 실시예들에서, 신호(QF)는 신호(S1 또는 Mq_x)의 래치된 버전이다. 몇몇 실시예들에서, 래치(306)는 인버터(310)에 커플링되고, 클록 신호(CPB)를 수신하도록 구성된다. 몇몇 실시예들에서, 래치(306)는 인버터(312)에 커플링되고, 클록 신호(CPBB)를 수신하도록 구성된다.
출력 회로(308)는 래치(306)에 커플링된다. 출력 회로(308)의 입력 단자는 래치(306)로부터 신호(QF)를 수신하도록 구성된다. 출력 회로(308)의 출력 단자는 출력 신호(Q)를 출력하도록 구성된다. 몇몇 실시예들에서, 신호(QF)는 신호(S1 또는 Mq_x)의 래치된 버전이다.
래치(304)는 전송 게이트(TG1), NMOS 트랜지스터들(N2 및 N3) 및 PMOS 트랜지스터들(P2 및 P3)을 포함한다.
전송 게이트(TG1)는 노드(mx1)와 노드(mx2) 사이에 커플링된다. 전송 게이트(TG1)는 신호(S1), 클록 신호(CPB) 및 클록 신호(CPBB)를 수신하도록 구성된다. 전송 게이트(TG1)는 신호(Mq_x)를 인버터(I1), PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)에 출력하도록 구성된다. 전송 게이트(TG1)는 함께 커플링되는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)를 포함한다.
PMOS 트랜지스터(P1)의 게이트 단자는 클록 신호(CPBB)를 수신하도록 구성된다. NMOS 트랜지스터(N1)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다.
PMOS 트랜지스터(P1)의 소스 단자, NMOS 트랜지스터(N1)의 소스 단자, 노드(mx1), 및 멀티플렉서(302)의 출력 단자 각각이 함께 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P1)의 드레인 단자 및 NMOS 트랜지스터(N1)의 드레인 단자는 노드(mx1) 및 멀티플렉서(302)의 출력 단자에 커플링된다.
PMOS 트랜지스터(P1)의 드레인 단자, NMOS 트랜지스터(N1)의 드레인 단자, 노드(mx2), NMOS 트랜지스터(N3)의 드레인 단자, 및 PMOS 트랜지스터(P3)의 드레인 단자 각각은 함께 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P1)의 소스 단자 및 NMOS 트랜지스터(N1)의 소스 단자는 노드(mx2), NMOS 트랜지스터(N3)의 드레인 단자 및 PMOS 트랜지스터(P3)의 드레인 단자에 커플링된다.
PMOS 트랜지스터(P2)의 게이트 단자 및 NMOS 트랜지스터(N2)의 게이트 단자는 함께 커플링되고, 적어도 노드(mx3)에 추가로 커플링된다.
PMOS 트랜지스터(P2)의 소스 단자는 전압 공급기 장치(VDD)에 커플링된다. PMOS 트랜지스터(P2)의 드레인 단자는 PMOS 트랜지스터(P3)의 소스 단자에 커플링된다.
PMOS 트랜지스터(P3)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다. 몇몇 실시예들에서, PMOS 트랜지스터(P3)의 게이트 단자는 적어도 인버터(310)의 출력 단자에 커플링된다. PMOS 트랜지스터(P3)의 드레인 단자 및 NMOS 트랜지스터(N3)의 드레인 단자는 서로에 커플링되고, 적어도 노드(mx2)에 추가로 커플링된다.
NMOS 트랜지스터(N3)의 게이트 단자는 클록 신호(CPBB)를 수신하도록 구성된다. 몇몇 실시예들에서, NMOS 트랜지스터(N3)의 게이트 단자는 적어도 인버터(312)의 출력 단자에 커플링된다.
NMOS 트랜지스터(N3)의 소스 단자는 NMOS 트랜지스터(N2)의 드레인 단자에 커플링된다. 트랜지스터(N2)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
래치(306)는 인버터(I1), 전송 게이트(TG2), NMOS 트랜지스터들(N5 및 N6), 및 PMOS 트랜지스터들(P5 및 P6)을 포함한다.
인버터(I1)의 입력 단자는 적어도 노드(mx2) 및 전송 게이트(TG1)에 커플링되고, 신호(Mq_x)를 수신하도록 구성된다. 인버터(I1)의 출력 단자는 적어도 노드(mx3)에 커플링되고, 신호(Mq)를 PMOS 트랜지스터(P2)의 게이트, NMOS 트랜지스터(N2)의 게이트, 및 전송 게이트(TG2)로 출력하도록 구성된다.
전송 게이트(TG2)는 노드(mx3)와 노드(mx4) 사이에 커플링된다. 전송 게이트(TG2)는 신호(Mq), 클록 신호(CPB), 및 클록 신호(CPBB)를 수신하도록 구성된다. 전송 게이트(TG2)는 신호(QF)를 인버터(I2), PMOS 트랜지스터(P5), 및 NMOS 트랜지스터(N5)에 출력하도록 구성된다. 전송 게이트(TG2)는 함께 커플링되는 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P4)를 포함한다.
PMOS 트랜지스터(P4)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다. NMOS 트랜지스터(N4)의 게이트 단자는 클록 신호(CPBB)를 수신하도록 구성된다.
PMOS 트랜지스터(P4)의 소스 단자, NMOS 트랜지스터(N4)의 소스 단자, 노드(mx3), 인버터(I1)의 출력 단자, PMOS 트랜지스터(P2)의 게이트 단자, 및 NMOS 트랜지스터(N2)의 게이트 단자 각각이 함께 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P4)의 드레인 단자 및 NMOS 트랜지스터(N4)의 드레인 단자는 노드(mx3), 인버터(I1)의 출력 단자, PMOS 트랜지스터(P2)의 게이트 단자, 및 NMOS 트랜지스터(N2)의 게이트 단자에 커플링된다.
PMOS 트랜지스터(P4)의 드레인 단자, NMOS 트랜지스터(N4)의 드레인 단자, 노드(mx4), 인버터(I2)의 입력 단자, NMOS 트랜지스터(N5)의 드레인 단자, 및 PMOS 트랜지스터(P5)의 드레인 단자 각각은 함께 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P4)의 소스 단자 및 NMOS 트랜지스터(N4)의 소스 단자는 노드(mx4), 인버터(I2)의 입력 단자, NMOS 트랜지스터(N5)의 드레인 단자, 및 PMOS 트랜지스터(P5)의 드레인 단자에 커플링된다.
PMOS 트랜지스터(P6)의 게이트 단자 및 NMOS 트랜지스터(N6)의 게이트 단자는 함께 커플링되고, 적어도 노드(mx5)에 추가로 커플링된다.
PMOS 트랜지스터(P6)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P6)의 드레인 단자는 PMOS 트랜지스터(P5)의 소스 단자에 커플링된다.
PMOS 트랜지스터(P5)의 게이트 단자는 클록 신호(CPBB)를 수신하도록 구성된다. 몇몇 실시예들에서, PMOS 트랜지스터(P5)의 게이트 단자는 적어도 인버터(312)의 출력 단자에 커플링된다. PMOS 트랜지스터(P5)의 드레인 단자 및 NMOS 트랜지스터(N5)의 드레인 단자는 서로에 커플링되고, 적어도 노드(mx4)에 추가로 커플링된다.
NMOS 트랜지스터(N5)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다. 몇몇 실시예들에서, NMOS 트랜지스터(N5)의 게이트 단자는 적어도 인버터(310)의 출력 단자에 커플링된다.
NMOS 트랜지스터(N5)의 소스 단자는 NMOS 트랜지스터(N6)의 드레인 단자에 커플링된다. 트랜지스터(N6)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
출력 회로(308)는 인버터(I3)에 커플링된 인버터(I2)를 포함한다.
인버터(I2)의 입력 단자는 적어도 노드(mx4)에 커플링되고, 신호(QF)를 수신하도록 구성된다. 인버터(I2)의 출력 단자는 적어도 인버터(I3)의 입력 단자, PMOS 트랜지스터(P6)의 게이트, NMOS 트랜지스터(N6)의 게이트 또는 노드(mx5)에 커플링되어 신호(QF_x)를 출력하도록 구성된다.
인버터(I3)의 입력 단자는 적어도 노드(mx5)에 커플링되고, 인버터(I2)로부터 신호(QF_x)를 수신하도록 구성된다. 인버터(I3)의 출력 단자는 출력 신호(Q)를 출력하도록 구성된다.
인버터(310)의 입력 단자는 클록 신호(CP)를 수신하도록 구성된다. 인버터(310)의 출력 단자는 클록 신호(CPB)를 적어도 인버터(312)의 입력 단자로 출력하도록 구성된다. 몇몇 실시예들에서, 인버터(310)의 출력 단자는 적어도 PMOS 트랜지스터(P3)의 게이트 단자, NMOS 트랜지스터(N5)의 게이트 단자, PMOS 트랜지스터(P4)의 게이트 단자 또는 NMOS 트랜지스터(N1)의 게이트 단자에 커플링된다.
인버터(312)의 입력 단자는 적어도 인버터(310)의 출력 단자에 커플링되고, 클록 신호(CPB)를 수신하도록 구성된다. 인버터(312)의 출력 단자는 클록 신호(CPBB)를 출력하도록 구성된다. 몇몇 실시예들에서, 인버터(312)의 출력 단자는 적어도 PMOS 트랜지스터(P5)의 게이트 단자, NMOS 트랜지스터(N3)의 게이트 단자, PMOS 트랜지스터(P1)의 게이트 단자 또는 NMOS 트랜지스터(N4)의 게이트 단자에 커플링되어 클록 신호(CPBB)를 출력한다.
인버터(314)의 입력 단자는 스캔 인에이블 신호(SE)를 수신하도록 구성된다. 몇몇 실시예들에서, 인버터(314)의 입력 단자는 멀티플렉서(302)의 제3 입력 단자에 커플링된다. 인버터(314)의 출력 단자는 반전된 스캔 인에이블 신호(SEB)를 출력하도록 구성된다. 몇몇 실시예들에서, 인버터(314)의 출력 단자는 멀티플렉서(302)의 제3 입력 단자에 커플링된다.
도 3b는 몇몇 실시예들에 따른 집적 회로(300B)의 회로도이다.
집적 회로(300B)는 집적 회로(300A)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 집적 회로(300B)는 도 1의 플립 플롭(102, 104 또는 106) 중 하나 이상 또는 도 2의 플립 플롭(202, 204 또는 206) 중 하나 이상의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
집적 회로(300B)는 멀티플렉서(302), 래치(304)(도 3b에 라벨링되지 않음), 래치(306)(도 3B에 라벨링되지 않음), 출력 회로(308), 인버터(310), 인버터(312) 및 인버터(314)를 포함한다.
멀티플렉서(302)는 NMOS 트랜지스터들(N7, N8, N9 및 N10) 및 PMOS 트랜지스터들(P7, P8, P9 및 P10)을 포함한다.
PMOS 트랜지스터(P7)의 게이트 단자는 스캔 인 신호(SI)를 수신하도록 구성된다. NMOS 트랜지스터(N7)의 게이트 단자는 스캔 인 신호(SI)를 수신하도록 구성된다. 몇몇 실시예들에서, PMOS 트랜지스터(P7)의 게이트 단자는 적어도 NMOS 트랜지스터(N7)의 게이트 단자에 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)의 게이트 단자는 도 3a의 멀티플렉서(302)의 제2 입력 단자에 대응한다. PMOS 트랜지스터(P7)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P7)의 드레인 단자는 PMOS 트랜지스터(P8)의 소스 단자에 커플링된다.
PMOS 트랜지스터(P8)의 게이트 단자는 반전된 스캔 인에이블 신호(SEB)를 수신하도록 구성된다. PMOS 트랜지스터(P8)의 드레인 단자, PMOS 트랜지스터(P10)의 드레인 단자, NMOS 트랜지스터(N8)의 드레인 단자, NMOS 트랜지스터(N10)의 드레인 단자, PMOS 트랜지스터(P1)의 드레인 단자 또는 소스 단자, 및 NMOS 트랜지스터(N1)의 드레인 단자 또는 소스 단자 각각은 함께 커플링된다.
PMOS 트랜지스터(P9)의 게이트 단자는 스캔 인에이블 신호(SE)를 수신하도록 구성된다. PMOS 트랜지스터(P9)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P9)의 드레인 단자는 PMOS 트랜지스터(P10)의 소스 단자에 커플링된다.
PMOS 트랜지스터(P10)의 게이트 단자는 데이터 신호(D)를 수신하도록 구성된다. NMOS 트랜지스터(N10)의 게이트 단자는 데이터 신호(D)를 수신하도록 구성된다. 몇몇 실시예들에서, PMOS 트랜지스터(P10)의 게이트 단자는 NMOS 트랜지스터(N10)의 게이트 단자에 커플링된다. 몇몇 실시예들에서, PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N10)의 게이트 단자는 도 3a의 멀티플렉서(302)의 제1 입력 단자에 대응한다.
NMOS 트랜지스터(N7)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다. NMOS 트랜지스터(N7)의 드레인 단자는 NMOS 트랜지스터(N8)의 소스 단자에 커플링된다.
NMOS 트랜지스터(N8)의 게이트 단자는 스캔 인에이블 신호(SE)를 수신하도록 구성된다. 몇몇 실시예들에서, NMOS 트랜지스터(N8)의 게이트 단자는 적어도 PMOS 트랜지스터(P9)의 게이트 단자에 커플링된다.
NMOS 트랜지스터(N9)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다. NMOS 트랜지스터(N9)의 게이트 단자는 반전된 스캔 인에이블 신호(SEB)를 수신하도록 구성된다. 몇몇 실시예들에서, NMOS 트랜지스터(N9)의 게이트 단자는 적어도 PMOS 트랜지스터(P8)의 게이트 단자에 커플링된다. NMOS 트랜지스터(N9)의 드레인 단자는 NMOS 트랜지스터(N10)의 소스 단자에 커플링된다.
몇몇 실시예들에서, 적어도 PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N9)의 게이트 단자들 또는 PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N8)의 게이트 단자들은 도 3a의 멀티플렉서(302)의 제3 입력 단자에 대응한다.
인버터(I1)는 NMOS 트랜지스터(N11) 및 PMOS 트랜지스터(P11)를 포함한다.
PMOS 트랜지스터(P11)의 게이트 단자는 신호(Mq_x)를 수신하도록 구성된다. NMOS 트랜지스터(N11)의 게이트 단자는 신호(Mq_x)를 수신하도록 구성된다. PMOS 트랜지스터(P11)의 게이트 단자는 적어도 NMOS 트랜지스터(N11)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P11)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P11)의 드레인 단자는 NMOS 트랜지스터(N11)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N11)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
인버터(I2)는 NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P12)를 포함한다.
PMOS 트랜지스터(P11)의 게이트 단자는 신호(QF)를 수신하도록 구성된다. NMOS 트랜지스터(N12)의 게이트 단자는 신호(QF)를 수신하도록 구성된다. PMOS 트랜지스터(P12)의 게이트 단자는 NMOS 트랜지스터(N12)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P12)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P12)의 드레인 단자는 NMOS 트랜지스터(N12)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N12)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
인버터(32)는 NMOS 트랜지스터(N13) 및 PMOS 트랜지스터(P13)를 포함한다.
PMOS 트랜지스터(P13)의 게이트 단자는 신호(QF_x)를 수신하도록 구성된다. NMOS 트랜지스터(N13)의 게이트 단자는 신호(QF_x)를 수신하도록 구성된다. PMOS 트랜지스터(P13)의 게이트 단자는 NMOS 트랜지스터(N13)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P13)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P13)의 드레인 단자는 NMOS 트랜지스터(N13)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N13)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
인버터(310)는 NMOS 트랜지스터(N14) 및 PMOS 트랜지스터(P14)를 포함한다.
PMOS 트랜지스터(P14)의 게이트 단자는 클록 신호(CP)를 수신하도록 구성된다. NMOS 트랜지스터(N14)의 게이트 단자는 클록 신호(CP)를 수신하도록 구성된다. PMOS 트랜지스터(P14)의 게이트 단자는 NMOS 트랜지스터(N14)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P14)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P14)의 드레인 단자는 NMOS 트랜지스터(N14)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N14)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
인버터(312)는 NMOS 트랜지스터(N15) 및 PMOS 트랜지스터(P15)를 포함한다.
PMOS 트랜지스터(P15)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다. NMOS 트랜지스터(N15)의 게이트 단자는 클록 신호(CPB)를 수신하도록 구성된다. PMOS 트랜지스터(P15)의 게이트 단자는 NMOS 트랜지스터(N15)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P15)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P15)의 드레인 단자는 NMOS 트랜지스터(N15)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N15)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
인버터(314)는 NMOS 트랜지스터(N16) 및 PMOS 트랜지스터(P16)를 포함한다.
PMOS 트랜지스터(P16)의 게이트 단자는 스캔 인에이블 신호(SE)를 수신하도록 구성된다. NMOS 트랜지스터(N16)의 게이트 단자는 스캔 인에이블 신호(SE)를 수신하도록 구성된다. PMOS 트랜지스터(P16)의 게이트 단자는 NMOS 트랜지스터(N16)의 게이트 단자에 커플링된다. PMOS 트랜지스터(P16)의 소스 단자는 전압 공급기(VDD)에 커플링된다. PMOS 트랜지스터(P16)의 드레인 단자는 NMOS 트랜지스터(N16)의 드레인 단자에 커플링된다. NMOS 트랜지스터(N16)의 소스 단자는 기준 전압 공급기(VSS)에 커플링된다.
도 4a 내지 도 4e는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계(400)의 도면들이다. 레이아웃 설계(400)는 도 3a의 집적 회로(300A) 또는 도 3b의 집적 회로(300B)의 레이아웃 도면이다.
레이아웃 설계(400)는 적어도 도 1의 플립 플롭(102, 104 또는 106) 또는 적어도 도 3a 또는 도 3b의 플립 플롭(102, 104 또는 106)의 레이아웃 도면이다.
도 4a는 레이아웃 설계(400)의 도면이다. 설명의 편의를 위해, 도 4a의 라벨링된 엘리먼트들 중 일부는 도 4b 내지 도 4e에서 라벨링되지 않았다. 몇몇 실시예들에서, 도 4a 내지 도 4e는 도 4a 내지 도 4e에 도시되지 않은 추가 엘리먼트들을 포함한다.
도 4a 내지 도 4e는 도 4a의 레이아웃 설계(400)의 대응 부분(400A-400E)의 도면들로서, 설명의 편의를 위해 단순화되어 있다. 부분(400A)은 레이아웃 설계(400)의 산화물 확산/에피택셜(OD/EPI) 레벨, POLY 레벨, 절단 폴리(CPO) 레벨, 금속 확산(MD) 레벨, 비아 오버 확산(via over diffusion)(VD) 레벨, 비아 오버 게이트(VG) 레벨, 금속 0(M0) 레벨, V0 레벨, 절단 금속 0(CM0) 레벨, 및 금속 1(M1) 레벨 중 도 4a의 레이아웃 설계(400)의 하나 이상의 피처를 포함한다. 부분(400B)은 레이아웃 설계(400)의 매립 전력 레일(BPR, Buried Power Rail) 레벨 및 산화물 확산(OD) 레벨 중 도 4a의 레이아웃 설계(400)의 하나 이상의 피처를 포함한다.
부분(400C)은 레이아웃 설계(400)의 BPR 레벨, VB 레벨, OD/EPI 레벨, POLY 레벨, CPO 레벨, MD 레벨, VD 레벨, VG 레벨, M0 레벨, V0 레벨, CM0 레벨, 및 M1 레벨 중 레이아웃 설계(400)의 하나 이상의 피처를 포함한다. 부분(400C)은 명확성을 위해 도 4a, 도 4b 및 도 4e의 레이아웃 설계(400)의 확대된 영역("영역(403)"으로 라벨링됨)에 대응하고, 유사한 상세한 설명은 생략된다. 레이아웃 설계(400)의 영역(403)은 도 4a 및 도 4e에 라벨링된다.
부분(400D)은 레이아웃 설계(400)의 금속 0(M0) 레벨, 절단 M0 색상 A(CM0A) 레벨, 절단 M0 색상 B(CM0B) 레벨, 비아 0(V0) 레벨, 금속 1(M1) 레벨 중 레이아웃 설계(400)의 하나 이상의 피처를 포함한다.
부분(400E)은 레이아웃 설계(400)의 OD/EPI 레벨, POLY 레벨, CPO 레벨, MD 레벨, VD 레벨, VG 레벨, M0 레벨, V0 레벨, CM0 레벨, 및 M1 레벨 중 레이아웃 설계(400)의 하나 이상의 피처를 포함한다. 도 4e의 부분(400E)은 도 4a의 부분(400A)에 대응하지만, 부분(400A 및 400E)은 설명의 편의를 위해 상이한 라벨들을 포함한다. 예를 들어, 부분(400A)은 집적 회로(300B)로부터 PMOS 및 NMOS 트랜지스터의 각각의 위치를 식별하며, 유사한 상세한 설명은 생략된다. 예를 들어, 부분(400E)은 설명의 편의를 위해 집적 회로(300B)로부터 PMOS 및 NMOS 트랜지스터의 위치를 식별하지 않지만, 부분(400E)은 게이트 레이아웃 패턴들(450)의 세트 및 절단 게이트 레이아웃 패턴들(452)의 세트 각각에 대한 라벨들을 포함하며, 유사한 상세한 설명은 생략된다.
레이아웃 설계(400)는 도 3a의 집적 회로(300A) 또는 도 3b의 집적 회로(300B)를 제조하는데 사용가능하다. 레이아웃 설계(400)는 적어도 도 1의 플립 플롭(102, 104 또는 106) 또는 적어도 도 3a 또는 도 3b의 플립 플롭(102, 104 또는 106)을 제조하는데 사용가능하다.
레이아웃 설계(400)는 제1 방향(X)으로 연장되는 셀 경계(401a) 및 셀 경계(401b), 제2 방향(Y)으로 연장되는 셀 경계(401c 및 401d), 및 제1 방향(X)으로 연장되는 중간 점(401e)을 갖는다. 레이아웃 설계(400)는 셀 경계(401b)로부터 셀 경계(401a)까지 제2 방향(Y)의 높이(라벨링되지 않음)를 갖는다. 몇몇 실시예들에서, 제2 방향(Y)은 제1 방향(X)과 상이하다. 몇몇 실시예들에서, 레이아웃 설계(400)는 셀 경계들(401a 및 401b)을 따라 다른 셀 레이아웃 설계들(도 6a 및 7a에 도시됨)과 접한다.
레이아웃 설계(400)는 제1 방향(X)으로 연장되는 활성 영역 레이아웃 패턴들(402a, 402b, 402c 및 402d)(총칭하여 "활성 영역 레이아웃 패턴들의 세트(402)"로 지칭됨)을 포함한다. 활성 영역 레이아웃 패턴들의 세트(402) 중 활성 영역 레이아웃 패턴들(402a, 402b, 402c, 402d)은 제2 방향(Y)으로 서로 분리된다. 활성 영역 레이아웃 패턴들의 세트(402)는 집적 회로(500)의 대응 활성 영역들의 세트(502)(도 5)를 제조하는 데 사용가능하다. 몇몇 실시예들에서, 활성 영역들의 세트(502)는 집적 회로(500)의 전면 상에 위치된다. 몇몇 실시예들에서, 활성 영역들의 세트(502)는 또한 에피택셜 영역들의 세트(502)로도 알려져 있다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들 세트(402)의 활성 영역 레이아웃 패턴들(402a, 402b, 402c, 402d)은 집적 회로(500)의 활성 영역들의 세트(502)(도 5a 내지 도 5e)의 대응 활성 영역들(502a, 502b, 502c, 502d)을 제조하는 데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(402)는 적어도 집적 회로(300A, 300B 또는 500)의 소스 또는 드레인 확산 영역들을 정의하는 산화물 확산(OD) 영역으로 지칭된다.
몇몇 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(402)의 활성 영역 레이아웃 패턴(402a 또는 402d)은 집적 회로(300A-300B)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는 데 사용가능하며, 적어도 활성 영역 레이아웃 패턴들의 세트(402)의 활성 영역 레이아웃 패턴(402b 또는 402c)은 집적 회로(300A-300B)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는 데 사용가능하다. 예를 들어, 이들 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402a 또는 402d)은 NMOS 트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15 또는 N16) 중 하나 이상의 NMOS 트랜지스터의 소스 및 드레인 영역들을 제조하는 데 사용가능하고, 활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402b 또는 402c)은 PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15 또는 P16)의 소스 및 드레인 영역들을 제조하는 데 사용가능하다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402a 또는 402d)은 집적 회로(300A-300B)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는 데 사용가능하며,
활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402b 또는 402c)은 집적 회로(300A-300B)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는 데 사용가능하다. 예를 들어, 이들 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402a 또는 402d)은 PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15 또는 P16) 중 하나 이상의 PMOS 트랜지스터의 소스 및 드레인 영역들을 제조하는 데 사용가능하고, 활성 영역 레이아웃 패턴들의 세트(402)의 적어도 활성 영역 레이아웃 패턴(402b 또는 402c)은 NMOS 트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15 또는 N16)의 소스 및 드레인 영역들을 제조하는 데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(402)는 제1 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 제1 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 활성 레벨 또는 OD 레벨에 대응한다. 몇몇 실시예들에서, OD 레벨은 또한 EPI 레벨로 지칭된다.
활성 영역 레이아웃 패턴들의 세트(402)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 제1 방향(X)으로 연장되고 제2 레이아웃 레벨 상에 위치되는 하나 이상의 전력 레일 레이아웃 패턴(404a, 404b 또는 404c)(총칭하여 "전력 레일 레이아웃 패턴들의 세트(404)"라고 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨과 상이하다. 몇몇 실시예들에서, 제2 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 매립 전력 레일(BPR) 레벨에 대응한다. 몇몇 실시예들에서, BPR 레벨은 OD 레벨 미만이다.
전력 레일 레이아웃 패턴들의 세트(404)는 집적 회로(500)(도 5)의 대응 전력 레일들의 세트(504)를 제조하는 데 사용가능하다. 몇몇 실시예들에서, 전력 레일들의 세트(504)는 집적 회로(500)의 후면 상에 위치된다. 몇몇 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(404)의 전력 레일 레이아웃 패턴들(404a, 404b, 404c)은 집적 회로(500)의 전력 레일들의 세트(504)(도 5)의 대응 전력 레일들(504a, 504b, 504c)을 제조하는 데 사용가능하다.
몇몇 실시예들에서, 전력 레일들의 세트(504)는 전압 공급기(VDD)의 제1 공급 전압 또는 기준 전압 공급기(VSS)의 제2 공급 전압을 집적 회로(500)와 같은 집적 회로에 제공하도록 구성된다.
몇몇 실시예들에서, 전력 레일들(504a 및 504c)은 전압 공급기(VDD)의 제1 공급 전압을 제공하도록 구성되고, 전력 레일(504b)은 기준 전압 공급기(VSS)의 제2 공급 전압을 제공하도록 구성된다. 몇몇 실시예들에서, 전력 레일들(504a 및 504c)은 기준 전압 공급기(VSS)의 제2 공급 전압을 제공하도록 구성되고, 전력 레일(504b)은 전압 공급기(VDD)의 제1 공급 전압을 제공하도록 구성된다.
몇몇 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(504)의 전력 레일 레이아웃 패턴들(504a 및 504c)은 레이아웃 설계(400)의 대응 셀 경계들(401a 및 401b)을 따라 위치된다. 몇몇 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(504)의 전력 레일 레이아웃 패턴(504b)은 레이아웃 설계(400)의 중간 점(401e)을 따라 제1 방향(X)으로 위치된다.
전력 레일 레이아웃 패턴들의 세트(404)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 비아 레이아웃 패턴(406a(라벨링되지 않음), 406b, 406c,…, 406z)(총칭하여 "비아 레이아웃 패턴들의 세트(406)"로 지칭됨)을 더 포함하며, 여기서 z는 비아 레이아웃 패턴들의 세트(406)의 비아 레이아웃 패턴들의 수에 대응하는 정수이다. 설명의 편의를 위해, 비아 레이아웃 패턴들의 세트(406)의 하나 이상의 비아 레이아웃 패턴은 라벨링되지 않는다. 비아 패턴들의 세트(406)는 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 비아 매립 전력(VB) 레벨에 위치된다. 몇몇 실시예들에서, VB 레벨은 OD 레벨과 BPR 레벨 사이이다. 몇몇 실시예들에서, VBP 레벨은 BP 레벨과 적어도 OD 레벨 또는 MD 레벨 사이이다. 몇몇 실시예들에서, VBP 레벨은 제1 레이아웃 레벨과 적어도 제2 레이아웃 레벨 사이이다. 다른 레이아웃 레벨들이 본 개시물의 범위 내에 있다.
비아 레이아웃 패턴(406b)은 전력 레일 레이아웃 패턴(404b)과 활성 영역 레이아웃 패턴(402c) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴(406b)은 전력 레일 레이아웃 패턴(404b)과 콘택 레이아웃 패턴(408b) 사이에 있다. 비아 레이아웃 패턴(406c)은 전력 레일 레이아웃 패턴(404c)과 활성 영역 레이아웃 패턴(402d) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴(406c)은 전력 레일 레이아웃 패턴(404c)과 콘택 레이아웃 패턴(408c) 사이에 있다. 몇몇 실시예들에서, 비아 패턴들의 세트(406)의 적어도 하나의 비아 레이아웃 패턴은 레이아웃 설계(100)에 포함되지 않는다.
비아 패턴들의 세트(406)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 제2 방향(Y)으로 연장되는 하나 이상의 콘택 레이아웃 패턴(408a, 408b, 408c,…, 408o)(총칭하여 "콘택 레이아웃 패턴들의 세트(408)"로 지칭됨) 및 하나 이상의 콘택 레이아웃 패턴(409a, 409b, 409c,…409u)(총칭하여 "콘택 레이아웃 패턴들의 세트(409)"로 지칭됨)을 더 포함한다. 콘택 레이아웃 패턴들의 세트(408)의 콘택 레이아웃 패턴들 각각은 제1 방향(X)으로 콘택 레이아웃 패턴들의 세트(408)의 인접한 콘택 레이아웃 패턴으로부터 분리된다. 콘택 레이아웃 패턴들의 세트(409)의 콘택 레이아웃 패턴들 각각은 제1 방향(X)으로 콘택 레이아웃 패턴들의 세트(409)의 인접한 콘택 레이아웃 패턴으로부터 분리된다. 설명의 편의를 위해, 콘택 레이아웃 패턴들의 세트(408)의 하나 이상의 콘택 레이아웃 패턴 또는 콘택 레이아웃 패턴들의 세트(409)의 콘택 레이아웃 패턴들은 라벨링되지 않는다.
콘택 레이아웃 패턴들의 세트(408)는 셀 경계(401b)와 중간 점(401e) 사이의 콘택 레이아웃 패턴들에 대응한다. 콘택 레이아웃 패턴들의 세트(409)는 셀 경계(401a)와 중간 점(401e) 사이의 콘택 레이아웃 패턴들에 대응한다.
콘택 레이아웃 패턴들의 세트(408)는 집적 회로(500)의 대응 콘택들의 세트(508)(도 5a 내지 도 5e)를 제조하는 데 사용가능하다. 콘택 레이아웃 패턴들의 세트(409)는 집적 회로(500)의 대응 콘택들의 세트(509)(도 5a 내지 도 5e)를 제조하는 데 사용가능하다.
몇몇 실시예들에서, 콘택 레이아웃 패턴들의 세트(408)의 콘택 레이아웃 패턴(408a, 408b, 408c,…, 408o)은 콘택 레이아웃 패턴들의 세트(508)의 대응 콘택(508a, 508b, 508c,…, 508o)을 제조하는 데 사용가능하다. 몇몇 실시예들에서, 콘택 레이아웃 패턴들의 세트(409)의 콘택 레이아웃 패턴(409a, 409b, 409c,…, 409u)은 콘택 레이아웃 패턴들의 세트(509)의 대응 콘택(509a, 509b, 509c,…, 509u)을 제조하는 데 사용가능하다. 몇몇 실시예들에서, 콘택 레이아웃 패턴들의 세트(408 또는 409)는 또한 금속 오버 확산(MD) 레이아웃 패턴들의 세트로도 지칭된다.
몇몇 실시예들에서, 콘택 레이아웃 패턴들의 세트(408)의 콘택 레이아웃 패턴(408a, 408b, 408c,…, 408o) 중 적어도 하나는 집적 회로(500)의 NMOS 또는 PMOS 트랜지스터들 중 하나의 소스 또는 드레인 단자를 제조하는 데 사용가능하며, 콘택 레이아웃 패턴들의 세트(409)의 콘택 레이아웃 패턴(409a, 409b, 409c,…, 409u) 중 적어도 하나는 집적 회로(500)의 NMOS 또는 PMOS 트랜지스터 중 하나의 소스 또는 드레인 단자를 제조하는 데 사용가능하다.
몇몇 실시예들에서, 콘택 레이아웃 패턴들의 세트(408)는 활성 영역 패턴들의 세트(402)와 오버랩한다. 콘택 레이아웃 패턴들의 세트는 제5 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 제5 레이아웃 레벨은 제1 레이아웃 레벨, 제2 레이아웃 레벨, 제3 레이아웃 레벨, 및 제4 레이아웃 레벨과 상이하다. 몇몇 실시예들에서, 제5 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 위에 있다.
몇몇 실시예들에서, 제5 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 콘택 레벨 또는 MD 레벨에 대응한다.
콘택 레이아웃 패턴들의 세트(408)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 제1 방향(X)으로 연장되고 제3 레이아웃 레벨 상에 위치되는 하나 이상의 도전성 피처 레이아웃 패턴(420a, 420b, 420c, 420d, 420e, 420f, 420g 또는 420h)(총칭하여 "도전성 피처 레이아웃 패턴들의 세트(420)"라고 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨과 상이하다. 몇몇 실시예들에서, 제3 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 금속 0(M0) 레벨에 대응한다. 몇몇 실시예들에서, M0 레벨은 OD 레벨 및 BPR 레벨 위에 있다.
도전성 피처 레이아웃 패턴들의 세트(420)는 집적 회로(500)의 대응 도전성 구조물들의 세트(520)(도 5c)를 제조하는 데 사용가능하다. 도전성 피처 레이아웃 패턴들(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)은 대응 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)(도 5c)을 제조하는 데 사용가능하다.
도전성 피처 레이아웃 패턴들의 세트(420)는 전력 레일 레이아웃 패턴들의 세트(404) 중 적어도 하나의 전력 레일 레이아웃 패턴과 오버랩한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)는 레이아웃 설계(400)의 다른 레이아웃 레벨들(예를 들어, 활성, MD, POLY 등)의 다른 기저의 레이아웃 패턴들(미도시)과 오버랩한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 각각의 레이아웃 패턴(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)은 격자선들의 세트(422)의 대응 격자선(422a, 422b, 422c, 422d, 422e, 422f, 422g, 422h)과 오버랩한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 각각의 레이아웃 패턴(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)의 중심은 격자선들의 세트(422)의 대응 격자선(422a, 422b, 422c, 422d, 422e, 422f, 422g, 422h)와 제1 방향(X)으로 정렬된다.
도전성 피처 레이아웃 패턴들의 세트(420)의 적어도 레이아웃 패턴(420b, 420c, 420f 또는 420g)은 제2 방향(Y)으로 폭(W1)을 갖는다. 도전성 피처 레이아웃 패턴들의 세트(420)의 적어도 레이아웃 패턴(420a, 420d, 420e 또는 420h)은 제2 방향(Y)으로 폭(W2)을 갖는다. 폭(W2)은 폭(W1)과 상이하다. 몇몇 실시예들에서, 폭(W2)은 폭(W1)과 동일하다.
도전성 피처 레이아웃 패턴들의 세트(420)의 다른 폭들은 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 적어도 도전성 피처 레이아웃 패턴(420b, 420c, 420f 또는 420g)은 제2 방향(Y)으로 폭(W2)을 갖는다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 적어도 도전성 피처 레이아웃 패턴(420a, 420d, 420e 또는 420h)은 제2 방향(Y)으로 폭(W1)을 갖는다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)은 레이아웃 설계(400)에서 8개의 M0 라우팅 트랙들에 대응한다. M0 라우팅 트랙들의 다른 수는 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, M0 트랙들의 수가 증가함에 따라, 폭(W2)을 갖는 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들의 수는, 도전성 피처 레이아웃 패턴들의 세트(420)의 인접한 도전성 피처 레이아웃 패턴들 사이에 제조 편차들을 극복하는 충분한 제조 수율을 보장하는 최소 간격 요건들을 만족시키기에 충분한 간격을 유지하기 위해 감소된다. 몇몇 실시예들에서, M0 트랙들의 수가 감소함에 따라, 폭(W2)을 갖는 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들의 수는, 도전성 피처 레이아웃 패턴들의 세트(420)의 인접한 도전성 피처 레이아웃 패턴들 사이에 제조 편차들을 극복하는 충분한 제조 수율을 보장하는 최소 간격 요건들을 만족시키기에 충분한 간격을 유지시키면서 증가된다.
몇몇 실시예들에서, 레이아웃 설계(400)는 제1 방향(X)으로 연장되고 제3 레이아웃 레벨 상에 위치되는, 하나 이상의 도전성 피처 레이아웃 패턴(430a 또는 430b)(총칭하여 "도전성 피처 레이아웃 패턴들의 세트(430)"로 지칭됨) 또는 하나 이상의 도전성 피처 레이아웃 패턴(432a 또는 432b)(총칭하여 "도전성 피처 레이아웃 패턴들의 세트(432)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(430 및 432)는 도전성 피처 레이아웃 패턴들의 세트(420)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(430 및 432)는 대응 셀 경계들(401a 및 401b)을 따라 레이아웃 설계(400)에 접하는 대응 레이아웃 설계들(레이아웃 설계(400)와 유사함)의 일부이다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(420a 및 430a)은 셀 경계(401a)로부터 제2 방향(Y)으로 오프셋되고, "공유 공간"으로 지칭된다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(420h 및 432a)은 셀 경계(401a)로부터 제2 방향(Y)으로 오프셋되고, "공유 공간"으로 지칭된다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420a 및 420h)을 대응 셀 경계들(401a 및 401b)로부터 오프셋되도록 위치시킴으로써, 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420b, 420c, 420d, 420e, 420f 및 420g)이 다른 접근법들과 비교하여 셀 경계(401b)로부터 제2 방향(Y)으로 시프트되게 하여, (예를 들어, 도 6a 및 도 7a에 도시된 바와 같이) 인접한 레이아웃 설계들의 유사한 대응 도전성 피처 레이아웃 패턴들 사이에 추가 공간을 야기시킴으로써, 다른 접근법보다 더 적은 커플링 커패시턴스를 초래한다.
도전성 피처 레이아웃 패턴들의 세트(420)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 비아 레이아웃 패턴들(456a(라벨링되지 않음), 456b, 456c, …, 456o)(집합적으로 "비아 레이아웃 패턴들의 세트(456)"로 지칭됨)을 더 포함한다. 설명의 편의를 위해, 비아 레이아웃 패턴들의 세트(456)의 하나 이상의 비아 레이아웃 패턴은 라벨링되지 않는다. 비아 패턴들의 세트(456)는 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 비아 오버 확산(VD) 레벨에 위치된다. 몇몇 실시예들에서, VD 레벨은 MD 레벨과 M0 레벨 사이에 있다. 몇몇 실시예들에서, VD 레벨은 제5 레이아웃 레벨과 적어도 제3 레이아웃 레벨 사이에 있다. 몇몇 실시예들에서, 비아 패턴들의 세트(456)의 적어도 하나의 비아 레이아웃 패턴은 레이아웃 설계(400)에 포함되지 않는다. 다른 레이아웃 레벨들이 본 개시물의 범위 내에 있다.
비아 패턴들의 세트(456)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 제2 방향(Y)으로 연장되고 제4 레이아웃 레벨 상에 위치되는 하나 이상의 도전성 피처 레이아웃 패턴(424a, 424b, 424c, 424d, 424e, 424f, 424g, 424h, 424i, 424j 또는 424k)(총칭하여 "도전성 피처 레이아웃 패턴들의 세트(424)"라고 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 제4 레이아웃 레벨은 제1 레이아웃 레벨, 제2 레이아웃 레벨 및 제3 레이아웃 레벨과 상이하다. 몇몇 실시예들에서, 제4 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 금속 1(M1) 레벨에 대응한다. 몇몇 실시예들에서, M1 레벨은 OD 레벨, BPR 레벨 및 M0 레벨 위에 있다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(424)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제1 방향(X)으로 인접한 도전성 피처 레이아웃 패턴으로부터 분리된다.
도전성 피처 레이아웃 패턴들의 세트(424)는 집적 회로(500)의 대응 도전성 구조물들의 세트(524)(도 5)를 제조하는 데 사용가능하다. 도전성 피처 레이아웃 패턴들(424a, 424b, 424c, 424d, 424e, 424f, 424g, 424h, 424i, 424j, 424k)은 대응 도전성 구조물들(524a, 524b, 524c, 524d, 524e, 524f, 524g, 524h, 524i, 524j, 524k)(도 5)을 제조하는 데 사용가능하다.
도전성 피처 레이아웃 패턴들의 세트(424)는 도전성 피처 레이아웃 패턴들의 세트(420)와 오버랩한다. 몇몇 실시예들에서, 레이아웃 패턴들(424a, 424f, 424g 및 424k)은 적어도 도전성 피처 레이아웃 패턴(420b, 420c, 420d, 420e, 420f 또는 420h)과 오버랩한다. 몇몇 실시예들에서, 레이아웃 패턴들(424b 및 424d)은 적어도 도전성 피처 레이아웃 패턴(420a, 420b, 420c 또는 420d)과 오버랩한다. 몇몇 실시예들에서, 레이아웃 패턴들(424c, 424e 및 424j)은 적어도 도전성 피처 레이아웃 패턴(420e, 420f, 420g 또는 420h)과 오버랩한다. 몇몇 실시예들에서, 레이아웃 패턴(424h)은 적어도 도전성 피처 레이아웃 패턴(420d, 420e 또는 420f)과 오버랩한다. 몇몇 실시예들에서, 레이아웃 패턴(424i)은 적어도 도전성 피처 레이아웃 패턴(420c, 420d 또는 420e)과 오버랩한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(424)는 격자선들의 세트(422)와 오버랩한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(424)는 레이아웃 설계(400)의 다른 레이아웃 레벨들(예를 들어, BPR, 활성, MD, M0, V0 등)의 다른 기저의 레이아웃 패턴들(미도시)과 오버랩한다.
도전성 피처 레이아웃 패턴들의 세트(424)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 비아 레이아웃 패턴들(426a(라벨링되지 않음), 426b, …, 426r 또는 426s)(총칭하여 "비아 레이아웃 패턴들의 세트(426)"로 지칭됨)을 더 포함한다.
비아 레이아웃 패턴들의 세트(426)는 대응 비?耐邦? 세트(526)(도 5d)를 제조하는 데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(426)의 비아 레이아웃 패턴들(426a, 426b, …, 426r 또는 426s)은 집적 회로(500)의 비아들의 세트(526)(도 5d)의 대응 비아들(526a, 526b, …, 526r 또는 526s)을 제조하는 데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(426)는 도전성 피처 레이아웃 패턴들의 세트(420)와 도전성 피처 레이아웃 패턴들의 세트(424) 사이에 있다.
비아 레이아웃 패턴들의 세트(426)는 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 비아 제로(V0) 레벨에 위치된다. 몇몇 실시예들에서, V0 레벨은 M0 레벨과 M1 레벨 사이에 있다. 몇몇 실시예들에서, V0 레벨은 제4 레이아웃 레벨과 제3 레이아웃 레벨 사이에 있다. 다른 레이아웃 레벨들이 본 개시물의 범위 내에 있다.
비아 레이아웃 패턴들(426a 및 426b)은 도전성 피처 레이아웃 패턴(424a)과 대응 도전성 피처 레이아웃 패턴들(420b 및 420h) 사이에 있다. 비아 레이아웃 패턴(426c)은 도전성 피처 레이아웃 패턴들(424b 및 420d) 사이에 있다. 비아 레이아웃 패턴(426d)은 도전성 피처 레이아웃 패턴들(424c 및 420f) 사이에 있다. 비아 레이아웃 패턴(426e)은 도전성 피처 레이아웃 패턴들(424d 및 420c) 사이에 있다. 비아 레이아웃 패턴(426f)은 도전성 피처 레이아웃 패턴들(424e 및 420f) 사이에 있다. 비아 레이아웃 패턴들(426a 및 426b)은 도전성 피처 레이아웃 패턴(424f)과 대응 도전성 피처 레이아웃 패턴들(420a, 420f 및 420h) 사이에 있다. 비아 레이아웃 패턴들(426j, 426k 및 426l)은 도전성 피처 레이아웃 패턴(424g)과 대응 도전성 피처 레이아웃 패턴들(420a, 420e 및 420h) 사이에 있다. 비아 레이아웃 패턴들(426m 및 426n)은 도전성 피처 레이아웃 패턴(424h)과 대응 도전성 피처 레이아웃 패턴들(420d 및 420f) 사이에 있다. 비아 레이아웃 패턴들(426o 및 426p)은 도전성 피처 레이아웃 패턴(424i)과 대응 도전성 피처 레이아웃 패턴들(420c 및 420e) 사이에 있다. 비아 레이아웃 패턴(426q)은 도전성 피처 레이아웃 패턴들(424j 및 420h) 사이에 있다. 비아 레이아웃 패턴들(426r 및 426s)은 도전성 피처 레이아웃 패턴(424k)과 대응 도전성 피처 레이아웃 패턴들(420b 및 420g) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(426)의 적어도 하나의 비아 레이아웃 패턴은 레이아웃 설계(400)에 포함되지 않는다.
비아 레이아웃 패턴들의 세트(426)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 절단 피처 레이아웃 패턴(440a, 440b,…, 440g 또는 440h)(총칭하여 "절단 피처 레이아웃 패턴들의 세트(440)"로 지칭됨) 또는 하나 이상의 절단 피처 레이아웃 패턴(442a, 442b,… , 442i 또는 442j)(총칭하여 "절단 피처 레이아웃 패턴들의 세트(442)"로 지칭됨)를 더 포함한다. 절단 피처 레이아웃 패턴들의 세트(440 및 442)는 제2 방향(Y)으로 연장된다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(440)의 각각의 절단 피처 레이아웃 패턴(440a, 440b,…, 440g 또는 440h) 또는 절단 피처 레이아웃 패턴들의 세트(442)의 각각의 절단 피처 레이아웃 패턴(442a, 442b, …, 442i 또는 442j)은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 인접한 절단 피처 레이아웃 패턴으로부터 분리된다. 절단 피처 레이아웃 패턴들의 세트(440 및 442)는 제3 레이아웃 레벨 상에 위치된다.
몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(440 및 442)는 도전성 피처 레이아웃 패턴들의 세트(420) 중 레이아웃 패턴의 적어도 일부와 오버랩한다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(440 및 442)는 레이아웃 설계(400)의 다른 레이아웃 레벨들(예를 들어, BPR, 활성, MD 등)의 다른 기저의 레이아웃 패턴들(미도시)과 오버랩한다.
몇몇 실시예들에서, 절단 피처 레이아웃 패턴들(440a, 440b,…, 440g 또는 440h) 및 절단 피처 레이아웃 패턴들(442a, 442b,…, 442i 또는 442j)은 방법(800)(도 8)의 동작(806)에서 제거되는 도전성 구조물들의 세트(520)의 대응 부분들(라벨링되지 않음)의 대응 위치들을 식별한다.
몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(440)는 제1 색상(예를 들어, 색상 B)을 갖고, 절단 피처 레이아웃 패턴들의 세트(442)는 제2 색상(예를 들어, 색상 A)을 갖는다. 색상(예를 들어, 색상 A 및 색상 B)은 동일한 색상의 피처들이 다중 마스크 세트의 동일한 마스크 상에 형성되고 다른 색상의 피처들이 다중 마스크 세트의 상이한 마스크 상에 형성됨을 나타낸다. 2 개의 색상들이 도 4d에 예시로서 묘사되어 있다. 몇몇 실시예들에서, 레이아웃 설계(400)에는 2 개보다 많거나 적은 색상이 있다.
절단 피처 레이아웃 패턴들의 세트(440)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(440 또는 442)의 적어도 하나의 절단 피처 레이아웃 패턴은 레이아웃 설계(400)에 포함되지 않는다.
레이아웃 설계(400)는 제2 방향(Y)으로 연장하는 하나 이상의 게이트 레이아웃 패턴(450a, 450b, 450c,…, 450l)(총칭하여 "게이트 레이아웃 패턴들의 세트(450)"로 지칭됨)을 더 포함한다. 게이트 레이아웃 패턴들의 세트(450)의 게이트 레이아웃 패턴들 각각은 게이트 레이아웃 패턴들의 세트(450)의 인접한 게이트 레이아웃 패턴으로부터 제1 방향(X)으로 제1 피치(미도시)만큼 분리된다.
게이트 레이아웃 패턴들의 세트(450)는 집적 회로(500)의 대응 게이트들의 세트(550)(도 5a 내지 도 5e)를 제조하는 데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트(450)의 게이트 레이아웃 패턴들(450a, 450b, 450c, …, 450l)은 집적 회로(500)의 게이트들의 세트(550)(도 5d)의 대응 게이트들(550a, 550b, 550c, …, 550l)을 제조하는 데 사용가능하다.
몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트(450)의 게이트 레이아웃 패턴(450a, 450b, 450c,…, 450l)의 적어도 일부는 집적 회로(300B, 500, 600B 또는 700B)(도 3b, 도 5, 도 6b 또는 도 7b)의 NMOS 트랜지스터들의 게이트들을 제조하는 데 사용가능하며, 게이트 레이아웃 패턴들의 세트($50)의 게이트 레이아웃 패턴(450a, 450b, 450c,…, 450l)의 적어도 일부는 집적 회로(300B, 500, 600B 또는 700B)(도 3b, 도 5, 도 6b 또는 도 7b)의 PMOS 트랜지스터들의 게이트들을 제조하는 데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들은 집적 회로(300B)의 다른 트랜지스터들에 대응한다.
게이트 레이아웃 패턴들의 세트(450)는 활성 영역 레이아웃 패턴들의 세트(402), 전력 레일 레이아웃 패턴들의 세트(404), 및 비아 레이아웃 패턴들의 세트(406) 위에 있다. 게이트 레이아웃 패턴들의 세트(450)는 제1 레이아웃 레벨, 제2 레이아웃 레벨, 제3 레이아웃 레벨, 및 제4 레이아웃 레벨과 상이한 제6 레이아웃 레벨(POLY) 상에 위치된다. 몇몇 실시예들에서, 제5 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 위에 있다. 몇몇 실시예들에서, 제6 레이아웃 레벨은 제5 레이아웃 레벨과 동일하다. 몇몇 실시예들에서, 제6 레이아웃 레벨은 제5 레이아웃 레벨과 상이하다.
몇몇 실시예들에서, 제6 레이아웃 레벨은 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 POLY 레벨에 대응한다.
게이트 레이아웃 패턴들의 세트(450)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 비아 레이아웃 패턴들(454a(라벨링되지 않음), 454b, 454c, …, 454q)(집합적으로 "비아 레이아웃 패턴들의 세트(454)"로 지칭됨)을 더 포함한다. 설명의 편의를 위해, 비아 레이아웃 패턴들의 세트(454)의 하나 이상의 비아 레이아웃 패턴은 라벨링되지 않는다. 비아 패턴들의 세트(454)는 레이아웃 설계들(400, 600A 또는 700A)(도 4a 내지 도 4d, 도 6a 또는 도 7a) 또는 집적 회로(500, 600B 또는 700B)(도 5, 도 6b 또는 도 7b) 중 하나 이상의 비아 오버 게이트(VG) 레벨에 위치된다. 몇몇 실시예들에서, VG 레벨은 POLY 레벨과 M0 레벨 사이에 있다. 몇몇 실시예들에서, VG 레벨은 제6 레이아웃 레벨과 적어도 제3 레이아웃 레벨 사이에 있다. 몇몇 실시예들에서, 비아 패턴들의 세트(454)의 적어도 하나의 비아 레이아웃 패턴은 레이아웃 설계(400)에 포함되지 않는다. 다른 레이아웃 레벨들이 본 개시물의 범위 내에 있다.
비아 패턴들의 세트(454)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
레이아웃 설계(400)는 하나 이상의 절단 피처 레이아웃 패턴들(452a, 452b, …, 452g 또는 452k)(총칭하여 "절단 피처 레이아웃 패턴들의 세트(452)"로 지칭됨)을 더 포함한다. 절단 피처 레이아웃 패턴들의 세트( 452)는 제1 방향(X)으로 연장된다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(452)의 각각의 절단 피처 레이아웃 패턴(452a, 452b, …, 452g 또는 452k)은 적어도 제1 방향(X) 또는 제2 방향(Y)으로 인접한 절단 피처 레이아웃 패턴으로부터 분리된다. 절단 피처 레이아웃 패턴들의 세트(452)는 제6 레이아웃 레벨 상에 위치된다.
몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(452)는 게이트 레이아웃 패턴들의 세트(450)의 레이아웃 패턴의 적어도 일부와 오버랩한다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(452)는 레이아웃 설계(400)의 다른 레이아웃 레벨들(예를 들어, BPR, 활성, MD 등)의 다른 기저의 레이아웃 패턴들(미도시)과 오버랩한다.
몇몇 실시예들에서, 절단 피처 레이아웃 패턴들(452a, 452b,…, 452g 또는 452k)은 절단 폴리 프로세스에 의해 제거되는 집적 회로(500)의 게이트들의 세트(550)의 대응 부분들(라벨링되지 않음)의 대응 위치들을 식별한다. 몇몇 실시예들에서, 절단 폴리 프로세스는 방법(800)(도 8)의 동작(806)에서의 절단 금속 프로세스와 유사하고, 유사한 상세한 설명은 생략된다.
절단 피처 레이아웃 패턴들의 세트(452)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들의 세트(452)의 적어도 하나의 절단 피처 레이아웃 패턴은 레이아웃 설계(400)에 포함되지 않는다.
레이아웃 설계(400)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
도 5a 내지 도 5e는 몇몇 실시예들에 따른 집적 회로의 도면들이다.
집적 회로(500)는 레이아웃 설계(400)에 의해 제조된다. 집적 회로(500)는 도 3a의 집적 회로(300A) 또는 도 3b의 집적 회로(300B)의 실시예이다.
집적 회로(500)의 구성들 및 층들 뿐만 아니라, 정렬, 길이 및 폭을 포함하는 구조적 관계들은 도 4a 내지 도 4d의 레이아웃 설계(400)의 구조적 관계들 및 구성들 및 층들과 유사하며, 유사한 상세한 설명은 간결함을 위해 도 5a 내지 도 5e, 도 6b 내지 도 6c 및 도 7b에서 설명되지 않을 것이다.
도 5a 내지 도 5b 및 5d 내지 도 5e는 몇몇 실시예들에 따른 집적 회로(500)의 대응 평면도들이다. 도 5c는 몇몇 실시예들에 따른 집적 회로(500)의 단면도이다. 도 5c는 몇몇 실시예들에 따른, 평면 A-A'에 의해 교차된 집적 회로(500)의 단면도이다. 도 5c는 몇몇 실시예들에 따른, 평면 A-A'에 의해 교차되는 레이아웃 설계(400)에 대응하는 집적 회로(500)의 단면도이다. 도 5a 내지 도 5e는 도 5a의 집적 회로(500)의 대응 부분(500A-500E)의 도면들로서, 설명의 편의를 위해 단순화되어 있다.
부분(500A)은 집적 회로(500)의 OD/EPI 레벨, POLY 레벨, MD 레벨, VD 레벨, VG 레벨, M0 레벨, V0 레벨, 및 M1 레벨 중 도 5a의 집적 회로(500)의 하나 이상의 피처를 포함한다. 부분(500B)은 집적 회로(500)의 BPR 레벨 및 OD/BPR 레벨 중 도 5a의 집적 회로(500)의 하나 이상의 피처를 포함한다.
부분(500C)은 집적 회로(500)의 BPR 레벨, VB 레벨, OD 레벨, POLY 레벨, MD 레벨, 및 M0 레벨 중 도 5a의 집적 회로(500)의 하나 이상의 피처를 포함한다. 부분(500D)은 집적 회로(500)의 M0 레벨, CM0A 레벨, CM0B 레벨, V0 레벨, 및 M1 레벨 중 도 5a의 집적 회로(500)의 하나 이상의 피처를 포함한다. 부분(500E)은 집적 회로(500)의 OD/EPI 레벨, POLY 레벨, MD 레벨, VD 레벨, VG 레벨, M0 레벨, V0 레벨, 및 M1 레벨 중 도 5a의 집적 회로(500)의 하나 이상의 피처를 포함한다. 도 5e의 부분(500E)은 도 5a의 부분(500A)에 대응하지만, 부분(500A 및 500E)은 설명의 편의를 위해 상이한 라벨들을 포함한다. 예를 들어, 부분(500A)은 집적 회로(300B)로부터 PMOS 및 NMOS 트랜지스터의 각각의 위치를 식별하며, 유사한 상세한 설명은 생략된다. 예를 들어, 부분(500E)은 설명의 편의를 위해 집적 회로(300B)로부터 PMOS 및 NMOS 트랜지스터의 위치를 식별하지 않지만, 부분(500E)은 게이트들의 세트(550) 각각에 대한 라벨들을 포함하며, 유사한 상세한 설명은 생략된다.
집적 회로(500)는 적어도 활성 영역들의 세트(502), 전력 레일들의 세트(504), 비아 레이아웃 패턴들의 세트(506), 콘택들의 세트(508), 콘택들의 세트(509), 도전성 구조물들의 세트(520), 도전성 구조물들의 세트(524), 또는 비아들의 세트(526), 게이트 레이아웃 패턴들의 세트(550), 비아들의 세트(554), 및 비아들의 세트(556)를 포함한다.
몇몇 실시예들에서, 활성 영역들의 세트의 적어도 활성 영역(502a 또는 502d)은 집적 회로들(300A-300B)의 NMOS 트랜지스터들의 소스 및 드레인 영역들에 대응하며, 활성 영역들의 세트(502)의 적어도 활성 영역들(502b 또는 502c)은 집적 회로들(300A-300B)의 PMOS 트랜지스터들의 소스 및 드레인 영역들에 대응한다. 예를 들어, 이들 실시예들에서, 활성 영역들의 세트(502)의 적어도 활성 영역(502a 또는 502d)은 NMOS 트랜지스터들( N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15 또는 N16) 중 하나 이상의 NMOS 트랜지스터의 소스 및 드레인 영역들에 대응하고, 활성 영역들의 세트(502)의 적어도 활성 영역(502b 또는 502c)은 PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15 또는 P16)의 소스 및 드레인 영역들에 대응한다.
몇몇 실시예들에서, 활성 영역들의 세트(502)의 적어도 활성 영역(502a 또는 502d)은 집적 회로들(300A-300B)의 PMOS 트랜지스터들의 소스 및 드레인 영역들에 대응하며, 활성 영역들의 세트(502)의 적어도 활성 영역(502b 또는 502c)은 집적 회로들(300A-300B)의 NMOS 트랜지스터들의 소스 및 드레인 영역들에 대응한다. 예를 들어, 이들 실시예들에서, 활성 영역들의 세트(502)의 적어도 활성 영역(502a 또는 502d)은 PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15 또는 P16) 중 하나 이상의 PMOS 트랜지스터의 소스 및 드레인 영역들에 대응하고, 활성 영역들의 세트(502)의 적어도 활성 영역(502b 또는 502c)은 NMOS 트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15 또는 N16)의 소스 및 드레인 영역들에 대응한다. 활성 영역들의 세트(502)는 격리 구조물들의 세트(503)에 의해 서로로부터 전기적으로 격리된다. 활성 영역(502c) 및 활성 영역(502d) 각각은 격리 구조물(503b)에 의해 서로로부터 전기적으로 격리된다. 몇몇 실시예들에서, 격리 구조물들의 세트(503)는 에피택셜 구조물이다. 몇몇 실시예들에서, 격리 구조물들의 세트(503)는 산화물, 또는 하이-k 유전체의 질화물을 포함한다. 활성 영역들의 세트(502)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 활성 영역들의 세트(502)는 집적 회로(500)의 전면 상에 위치된다. 몇몇 실시예들에서, 전력 레일들의 세트(504)는 집적 회로(500)의 후면 상에 위치된다. 집적 회로(500)의 전면은 제2 방향(Y)으로 집적 회로(500)의 후면 반대편이다. 몇몇 실시예들에서, 집적 회로(500)의 후면 상에 전력 레일들의 세트(504)를 위치시킴으로써, 다른 접근법들에 비해 더 적은 면적을 차지하는 집적 회로(500)를 초래한다.
전력 레일들의 세트(504)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
전력 레일(504b)은 공급 전압(VDD)을 공급하도록 구성되고, 전력 레일들(504a 및 504c)은 기준 공급 전압(VSS)을 공급하도록 구성된다. 비아들의 세트(506)는 전력 레일들의 세트(504)를 활성 영역들의 세트(502)에 전기적으로 커플링하도록 구성된다. 비아(506b)는 전력 레일(504b)과 활성 영역(502c) 사이에 있다. 몇몇 실시예들에서, 비아(506b)는 전력 레일(504b)과 콘택(508b) 사이에 있다. 비아(506c)는 전력 레일(504c)과 활성 영역(502d) 사이에 있다. 몇몇 실시예들에서, 비아(506c)는 전력 레일(504c)과 콘택(508c) 사이에 있다. 비아들의 세트(506)의 다른 구성들, 다른 레벨들 상의 배열들, 또는 양들은 본 개시물의 범위 내에 있다.
콘택들의 세트(508 및 509)는 도 3b의 집적 회로(300B)에서 PMOS 및 NMOS 트랜지스터들의 콘택들에 대응한다. 설명의 편의를 위해, 콘택들의 세트(508 또는 509)의 하나 이상의 콘택은 라벨링되지 않는다.
몇몇 실시예들에서, 콘택들의 세트(508)의 적어도 하나의 콘택(508a, 508b, 508c, …, 508o)은 집적 회로(300B)의 NMOS 또는 PMOS 트랜지스터들 중 하나의 소스 또는 드레인 단자에 대응하며, 콘택들의 세트(509)의 적어도 하나의 콘택(509a, 509b, 509c, …, 509u)은 집적 회로(300B)의 NMOS 또는 PMOS 트랜지스터들 중 하나의 소스 또는 드레인 단자에 대응한다. 콘택들의 세트(508)의 다른 구성들, 다른 레벨들 상의 배열들, 또는 양들은 본 개시물의 범위 내에 있다.
비아들의 세트(556)는 활성 영역들의 세트(502)를 콘택들의 세트(508 및 509)에 전기적으로 커플링하도록 구성된다. 설명의 편의를 위해, 비아들의 세트(508 또는 556)의 하나 이상의 비아는 라벨링되지 않는다. 비아들의 세트(556)의 다른 구성들, 다른 레벨들 상의 배열들, 또는 양들은 본 개시물의 범위 내에 있다.
도전성 구조물들의 세트(520)는 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g 또는 520h) 중 하나 이상을 포함한다. 도전성 구조물들의 세트(520)는 전력 레일들의 세트(504) 중 적어도 하나의 전력 레일과 오버랩한다.
몇몇 실시예들에서, 도전성 구조물들의 세트(520)는 집적 회로(500)의 다른 레벨들(예를 들어, 활성, MD, POLY 등)의 다른 기저의 구조물들(미도시)과 오버랩한다.
도전성 구조물들의 세트(520)의 적어도 도전성 구조물(520b, 520c, 520f 또는 520g)은 제2 방향(Y)으로 폭(W1')을 갖는다. 도전성 구조물들의 세트(520)의 적어도 도전성 구조물(520a, 520d, 520e 또는 520h)은 제2 방향(Y)으로 폭(W2')을 갖는다. 폭(W2')은 폭(W1')과 상이하다. 몇몇 실시예들에서, 폭(W2')은 폭(W1')과 동일하다.
도전성 구조물들의 세트(520)의 다른 폭들은 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 적어도 도전성 구조물(520b, 520c, 520f 또는 520g)은 제2 방향(Y)으로 폭(W2')을 갖는다. 몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 적어도 도전성 구조물(520a, 520d, 520e 또는 520h)은 제2 방향(Y)으로 폭(W1')을 갖는다.
몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)은 집적 회로(500)에서 8개의 M0 라우팅 트랙들에 대응한다. M0 라우팅 트랙들의 다른 수는 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, M0 트랙들의 수가 증가함에 따라, 폭(W2')을 갖는 도전성 구조물들의 세트(520)의 도전성 구조물들의 수는, 도전성 구조물의 세트(520)의 인접한 도전성 구조물들 사이에 제조 편차들을 극복하는 충분한 제조 수율을 보장하는 최소 간격 요건들을 만족시키기에 충분한 간격을 유지하기 위해 감소된다. 몇몇 실시예들에서, M0 트랙들의 수가 감소됨에 따라, 폭(W2')을 갖는 도전성 구조물들의 세트(520)의 도전성 구조물들의 수는, 도전성 구조물의 세트(520)의 인접한 도전성 구조물들 사이에 제조 편차들을 극복하는 충분한 제조 수율을 보장하는 최소 간격 요건들을 만족시키기에 충분한 간격을 유지하면서 증가된다.
몇몇 실시예들서, 집적 회로(500)는 적어도 도전성 구조물들의 세트(530) 또는 도전성 구조물들의 세트(532)를 더 포함한다. 도전성 구조물들의 세트(530)는 도전성 구조물들(530a 또는 530b) 중 하나 이상을 포함한다. 도전성 구조물들의 세트(532)는 도전성 구조물들(532a 또는 532b) 중 하나 이상을 포함한다. 몇몇 실시예들에서, 도전성 구조물들의 세트(530 및 532)는 도전성 구조물들의 세트(520)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 도전성 구조물들의 세트(520, 524, 530 또는 532) 중 적어도 하나의 도전성 구조물 또는 전력 레일들의 세트(504) 중 적어도 하나의 전력 레일은 도전성 재료의 하나 이상의 층을 포함한다. 몇몇 실시예들에서, 도전성 재료는 텅스텐, 코발트, 루테늄, 구리 등, 또는 이들의 조합을 포함한다.
몇몇 실시예들에서, 도전성 구조물들의 세트(530 및 532)는 대응 셀 경계들(501a 및 501b)을 따라 집적 회로(500)에 접하는 대응 집적 회로(집적 회로(500)와 유사함)의 일부이다. 몇몇 실시예들에서, 도전성 구조물들(520a 및 530a)은 셀 경계(501a)로부터 제2 방향(Y)으로 오프셋되고, "공유 공간"으로 지칭된다. 몇몇 실시예들에서, 도전성 구조물들(520h 및 532a)은 셀 경계(501a)로부터 제2 방향(Y)으로 오프셋되고, "공유 공간"으로 지칭된다.
몇몇 실시예들에서, 폭(W1'또는 W2')이 증가됨에 따라, 도전성 구조물들의 세트(520)의 대응 도전성 구조물의 대응 저항은 감소되고, 그 반대도 마찬가지이다. 그러나, 몇몇 실시예들에서, 폭(W1'또는 W2')이 증가됨에 따라, 도전성 구조물들의 세트(520)의 대응 도전성 구조물 사이의 대응 커플링 커패시턴스도 또한 증가한다. 몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 도전성 구조물들(520a 및 520h)을 대응 셀 경계들(501a 및 501b)로부터 오프셋되도록 위치시킴으로써, 도전성 구조물들의 세트(520)의 도전성 구조물들(520b, 520c, 520d, 520e, 520f 및 520g)이 다른 접근법들과 비교하여 셀 경계(501b)로부터 제2 방향(Y)으로 시프트되게 하여, (예를 들어, 도 6b 내지 도 6c 및 도 7a에 도시된 바와 같이) 접하고 있는 집적 회로들의 유사한 대응 도전성 구조물들 사이에 추가의 거리를 야기시켜, 다른 접근법들보다 도전성 구조물들의 세트(520) 사이에 더 적은 커플링 커패시턴스를 초래한다. 몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 커플링 커패시턴스를 감소시키는 것은 집적 회로(500)가 다른 접근법들보다 적은 전력을 소비하게 한다.
게이트들의 세트(550)는 도 3b의 집적 회로(300B)의 PMOS 트랜지스터들 및 NMOS 트랜지스터들의 게이트들에 대응한다.
게이트(550b)는 PMOS 트랜지스터들(P7 및 P13) 및 NMOS 트랜지스터들(N7 및 N13) 각각의 게이트들에 대응한다. 게이트(550b)의 일부는 PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)의 게이트에 대응하고, 게이트(550b)의 다른 부분은 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13)의 게이트에 대응한다.
게이트(550c)는 PMOS 트랜지스터들(P8 및 P12) 및 NMOS 트랜지스터들(N8 및 N12) 각각의 게이트들에 대응한다. 게이트(550c)의 일부는 PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N8)의 게이트에 대응하고, 게이트(550c)의 다른 부분은 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)의 게이트에 대응한다.
게이트(550d)는 PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N10)의 게이트들에 대응한다.
게이트(550e)는 PMOS 트랜지스터들(P9 및 P16) 및 NMOS 트랜지스터들(N9 및 N16) 각각의 게이트들에 대응한다. 게이트(550e)의 일부는 PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N9)의 게이트에 대응하고, 게이트(550e)의 다른 부분은 PMOS 트랜지스터(P16) 및 NMOS 트랜지스터(N16)의 게이트에 대응한다.
게이트(550f)는 PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)의 게이트들에 대응한다.
게이트(550g)는 PMOS 트랜지스터들(P1 및 P5) 및 NMOS 트랜지스터들(N1 및 N5) 각각의 게이트들에 대응한다. 게이트(550g)의 일부는 PMOS 트랜지스터들(P1 및 P5)의 게이트에 대응하고, 게이트(550g)의 다른 부분은 NMOS 트랜지스터(N1)의 게이트에 대응하고, 게이트(550g)의 또 다른 부분은 NMOS 트랜지스터(N5)의 게이트에 대응한다.
게이트(550h)는 PMOS 트랜지스터들(P3 및 P4) 및 NMOS 트랜지스터들(N3 및 N4) 각각의 게이트들에 대응한다. 게이트(550h)의 일부는 PMOS 트랜지스터들(P3 및 P4)의 게이트에 대응하고, 게이트(550h)의 다른 부분은 NMOS 트랜지스터(N3)의 게이트에 대응하고, 게이트(550h)의 또 다른 부분은 NMOS 트랜지스터(N4)의 게이트에 대응한다.
게이트(550i)는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)의 게이트들에 대응한다.
게이트(550j)는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 게이트들에 대응한다.
게이트(550k)는 PMOS 트랜지스터들(P14 및 P15) 및 NMOS 트랜지스터들(N14 및 N15) 각각의 게이트들에 대응한다. 게이트(550k)의 일부는 PMOS 트랜지스터(P14) 및 NMOS 트랜지스터(N14)의 게이트에 대응하고, 게이트(550k)의 다른 부분은 PMOS 트랜지스터(P15) 및 NMOS 트랜지스터(N15)의 게이트에 대응한다.
게이트들의 세트(550)의 다른 구성들, 다른 레벨들 상의 배열들, 또는 양들은 본 개시물의 범위 내에 있다.
비아들의 세트(554)는 게이트들의 세트(550) 및 도전성 구조물들의 세트(520)를 서로에 전기적으로 커플링한다. 설명의 편의를 위해, 비아들의 세트(508 또는 554)의 하나 이상의 비아는 라벨링되지 않는다. 비아들의 세트(554)의 다른 구성들, 다른 레벨들 상의 배열들, 또는 양들은 본 개시물의 범위 내에 있다.
집적 회로(500)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다.
도 6a는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계(400)의 도면들이다. 레이아웃 설계(600A)는 도 1의 집적 회로(100) 또는 도 2의 집적 회로(200)의 레이아웃 도면이다. 설명의 편의를 위해, 도 6a의 라벨링된 엘리먼트들 중 일부는 도 6a 내지 도 6c에서 라벨링되지 않았다.
레이아웃 설계(600A)는 레이아웃 설계들(602, 604 및 606)을 포함한다. 몇몇 실시예들에서, 레이아웃 설계(600A)는 도 6a에 도시되지 않은 추가 엘리먼트들을 포함한다.
몇몇 실시예들에서, 레이아웃 설계들(602, 604 및 606) 각각은 레이아웃 설계(400)에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 레이아웃 설계(602)는 도 1의 플립 플롭(102)의 레이아웃 설계이고, 레이아웃 설계(604)는 플립 플롭(104)의 레이아웃 설계이고, 레이아웃 설계(604)는 플립 플롭(106)의 레이아웃 설계이고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 레이아웃 설계(602)는 도 2의 플립 플롭(202)의 레이아웃 설계이고, 레이아웃 설계(604)는 플립 플롭(204)의 레이아웃 설계이고, 레이아웃 설계(604)는 플립 플롭(206)의 레이아웃 설계이고, 따라서 유사한 상세한 설명은 생략된다.
레이아웃 설계들 (602, 604 및 606) 각각은 적어도 제1 방향(X)으로 연장된다. 레이아웃 설계(602, 604 및 606) 각각은 제2 방향(Y)으로 레이아웃 설계들(602, 604 및 606) 중 다른 것과 분리된다.
레이아웃 설계(602)는 제1 방향(X)으로 연장되는 셀 경계들(601a 및 601b)을 갖는다. 몇몇 실시예들에서, 레이아웃 설계(602)는 셀 경계(601a)를 따라 제1 방향으로 다른 레이아웃 설계들에 인접해 있다(설명의 편의를 위해 도시되지 않음).
레이아웃 설계(602)는 셀 경계(601b)를 따라 제1 방향(X)으로 레이아웃 설계(604)에 인접해 있다. 레이아웃 설계(604)는 셀 경계(601c)를 따라 제1 방향(X)으로 레이아웃 설계(606)에 인접해 있다. 레이아웃 설계(606)는 셀 경계(601d)를 따라 제1 방향(X)으로 레이아웃 설계들(설명의 편의를 위해 미도시)에 인접해 있다.
몇몇 실시예들에서, 레이아웃 설계들(602, 604 또는 606) 중 하나는 레이아웃 설계들(602, 604 또는 606) 중 다른 것과 상이한 레이아웃 설계이다. 레이아웃 설계들(602, 604 및 606) 각각은 제2 방향(Y)으로 높이(H1)를 갖는다. 몇몇 실시예들에서, 레이아웃 설계(602, 604)는 셀 경계(601b)에 대해 서로의 거울 이미지들이다. 몇몇 실시예들에서, 레이아웃 설계(604 및 606)는 셀 경계(601c)에 대해 서로의 거울 이미지들이다.
몇몇 실시예들에서, 레이아웃 설계들(602, 604 및 606) 각각은 레이아웃 설계(400)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 레이아웃 설계(400)와 비교하여, 레이아웃 설계(604)의 도전성 피처 레이아웃 패턴들의 세트(620)의 도전성 피처 레이아웃 패턴들(620a, 620b, 620c, 620d, 620e, 620f, 620g, 620h)은 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 레이아웃 설계(602)는 제1 방향(X)에 대하여 레이아웃 설계(400)의 거울 이미지이다. 몇몇 실시예들에서, 레이아웃 설계(400)와 비교하여, 레이아웃 설계(602)의 도전성 피처 레이아웃 패턴들의 세트(610)의 도전성 피처 레이아웃 패턴들(610a, 610b, 610c, 610d, 610e, 610f, 610g, 610h)은 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 레이아웃 설계(606)는 제1 방향(X)에 대하여 레이아웃 설계(400)의 거울 이미지이다. 몇몇 실시예들에서, 레이아웃 설계(400)와 비교하여, 레이아웃 설계(606)의 도전성 피처 레이아웃 패턴들의 세트(630)의 도전성 피처 레이아웃 패턴들(630a, 630b, 630c, 630d, 630e, 630f, 630g, 630h)은 도전성 피처 레이아웃 패턴들의 세트(420)의 도전성 피처 레이아웃 패턴들(420a, 420b, 420c, 420d, 420e, 420f, 420g, 420h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(610b, 620g 또는 630b)은 도 3b의 인버터(310)의 입력 핀의 레이아웃 패턴이다. 몇몇 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(610h, 620a 또는 630h)은 도 3b의 인버터(312)의 출력 핀의 레이아웃 패턴이다.
몇몇 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(610b, 620g 또는 630b)은 도 6b의 인버터(650a, 650b 및 650c)의 대응 입력 핀의 레이아웃 패턴이다. 몇몇 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(610h, 620a 또는 630h)은 도 6b의 인버터(652a, 652b 및 652c)의 대응 출력 핀의 레이아웃 패턴이다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(620h 및 630a)을 셀 경계(601c)로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 피처 레이아웃 패턴들(620h 및 630a) 사이의 거리가 다른 접근법들에 비해 증가되도록한다. 몇몇 실시예들에서, 제2 방향(Y)에서 도전성 피처 레이아웃 패턴들(620h 및 630a) 사이의 거리를 증가시키는 것은, 다른 접근법들보다 대응 도전성 피처 레이아웃 패턴들(620h 및 630a)에 의해 제조되는 도전성 구조물들(620h'(도 6c) 및 630a') 사이의 커플링된 커패시턴스가 감소되도록 한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(610h 및 620a)을 셀 경계(601b)로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 피처 레이아웃 패턴들(610h 및 620a) 사이의 거리가 다른 접근법들에 비해 증가되도록한다. 몇몇 실시예들에서, 제2 방향(Y)에서 도전성 피처 레이아웃 패턴들(610h 및 620a) 사이의 거리를 증가시키는 것은, 다른 접근법들보다 대응 도전성 피처 레이아웃 패턴들(610h 및 620a)에 의해 제조되는 도전성 구조물들(610h'(도 6c) 및 620a') 사이의 커플링된 커패시턴스가 감소되도록 한다.
레이아웃 설계들(602, 604 또는 606)의 다른 구성들 또는 양들이 본 개시물의 범위 내에 있다. 예를 들어, 도 6a의 레이아웃 설계(600A)는 셀들의 하나의 열(열 1)과 세 개의 행들(행 1-3)(예를 들어, 레이아웃 설계들(602, 604 및 606))을 포함한다. 레이아웃 설계(600A)의 다른 수의 행들 및/또는 열들은 본 개시물의 범위 내에 있다.
예를 들어, 몇몇 실시예들에서, 레이아웃 설계(600A)는 열 1과 유사하고 열 1에 인접하는 적어도 셀들의 추가 열을 포함한다. 예를 들어, 몇몇 실시예들에서, 레이아웃 설계(600A)는 셀 경계(601a)를 따라 행 1에 인접한, 행 2와 유사한 적어도 셀들의 추가의 행을 포함한다. 예를 들어, 몇몇 실시예들에서, 레이아웃 설계(600A)는 대응 셀 경계(601d)를 따라 행 3에 인접한, 행 2와 유사한 적어도 셀들의 추가의 행을 포함한다. 몇몇 실시예들에서, 레이아웃 설계(602 또는 606)는 제2 방향(Y)에서 표준 셀 레이아웃 설계(604)와 번갈아 나타난다.
도 6b는 몇몇 실시예들에 따른 집적 회로(600B)의 도면의 개략도이다.
집적 회로(600B)는 영역들(602', 604' 및 606')을 포함한다. 몇몇 실시예들에서, 각각의 영역(602', 604' 및 606')은 도 3b의 집적 회로(300B)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 집적 회로(600B)는 레이아웃 설계(600A)에 의해 제조되고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 영역들(602', 604' 및 606')은 도 6a의 대응 레이아웃 설계들(602, 604 및 606)에 의해 제조되고, 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 각각의 경계(601a', 601b', 601c' 및 601d')는 레이아웃 설계(600A)의 셀 경계(601a, 601b, 601c 및 601d)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
각각의 영역(602', 604' 및 606')은 대응 인버터(650a, 650b 및 650c) 및 대응 인버터(652a, 652b 및 652c)를 포함한다. 각각의 인버터(650a, 650b 및 650c)는 도 3a의 인버터(310)와 유사하고, 각각의 인버터(652a, 652b 및 652c)는 도 3b의 인버터(310)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 인버터(652a, 652b 및 652c)의 출력 핀 각각은 함께 커플링된다. 몇몇 실시예들에서, 인버터(652a)의 출력 핀 및 인버터(650b)의 출력 핀은 커플링 커패시턴스(C1)를 갖는다.
몇몇 실시예들에서, 인버터(650a, 650b 및 650c)의 입력 핀 각각은 함께 커플링된다. 몇몇 실시예들에서, 인버터(650b)의 입력 핀 및 인버터(650c)의 입력 핀은 커플 링 커패시턴스(C2)를 갖는다.
도 6c는 몇몇 실시예들에 따른 집적 회로(600B)의 평면도이다.
집적 회로(600B)는 레이아웃 설계(600A)에 의해 제조된다.
집적 회로(600B)는 도 1의 집적 회로(100) 또는 도 2의 집적 회로(200)의 실시예이다.
몇몇 실시예들에서, 각각의 영역(602', 604' 및 606')은 집적 회로(500)에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 영역(602')은 도 1의 플립 플롭(102)의 실시예이고, 영역(604')은 플립 플롭(104)의 실시예이고, 영역(606')은 플립 플롭(106)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 영역(602')은 도 2의 플립 플롭(202)의 실시예이고, 영역(604')은 플립 플롭(204)의 실시예이고, 영역(606')은 플립 플롭(206)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 집적 회로(500)와 비교하여, 영역(604')의 도전성 구조물들의 세트(620')의 도전성 구조물들(620a', 620b', 620c', 620d', 620e', 620f', 620g', 620h')은 도전성 구조물의 세트(520)의 대응 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 영역(602')은 제1 방향(X)에 대하여 집적 회로(500)의 거울 이미지이다. 몇몇 실시예들에서, 집적 회로(500)와 비교하여, 영역(602')의 도전성 구조물들의 세트(610')의 도전성 구조물들(610a', 610b', 610c', 610d', 610e', 610f', 610g', 610h')은 도전성 구조물의 세트(520)의 대응 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 영역(606')은 제1 방향(X)에 대하여 집적 회로(500)의 거울 이미지이다. 몇몇 실시예들에서, 집적 회로(500)와 비교하여, 영역(606')의 도전성 구조물들의 세트(630')의 도전성 구조물들(630a', 630b', 630c', 630d', 630e', 630f', 630g', 630h')은 도전성 구조물의 세트(520)의 대응 도전성 구조물들(520a, 520b, 520c, 520d, 520e, 520f, 520g, 520h)을 대체하며, 유사한 상세한 설명은 따라서 생략된다.
몇몇 실시예들에서, 적어도 도전성 구조물(610b', 620g' 또는 630b')은 도 6b의 인버터(650a, 650b 및 650c)의 대응 입력 핀이다. 몇몇 실시예들에서, 적어도 도전성 구조물( 610h', 620a' 또는 630h' )은 도 6b의 인버터(652a, 652b 및 652c)의 대응 출력 핀이다.
몇몇 실시예들에서, 인버터(652a)의 출력 핀 및 인버터(650b)의 출력 핀은 커플링 커패시턴스(C1)를 갖는다.
몇몇 실시예들에서, 인버터(650b)의 입력 핀 및 인버터(650c)의 입력 핀은 커플 링 커패시턴스(C2)를 갖는다.
몇몇 실시예들에서, 도전성 구조물들(620h' 및 630a')을 경계(601c')로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 구조물들(620h' 및 630a') 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)으로 도전성 구조물들(620h' 및 630a') 사이의 거리를 증가시킴으로써, 동일한 클록 슬루(slew)에 대한 다른 접근법들보다 도전성 구조물들(620h' 및 630a') 사이에 더 적은 커플링된 커패시턴스(C2)를 초래한다.
몇몇 실시예들에서, 도전성 구조물들(610h' 및 620a')을 경계(601b')로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 구조물들(610h' 및 620a') 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)으로 도전성 구조물들(610h' 및 620a') 사이의 거리를 증가시킴으로써, 동일한 클록 슬루에 대한 다른 접근법들보다 도전성 구조물들(610h' 및 620a') 사이에 더 적은 커플링된 커패시턴스(C1)를 초래한다. 몇몇 실시예들에서, 커플링 커패시턴스(C1 및 C2)를 감소시킴으로써 집적 회로(600B)가 다른 접근법들보다 적은 전력을 소비하게 한다.
몇몇 실시예들에서, 커플링 커패시턴스(C1 및 C2)를 감소시킴으로써 집적 회로(600B)가 다른 접근법들보다 적은 전력을 소비하게 한다.
영역들(602', 604' 및 606')의 다른 구성들 또는 양들이 본 개시물의 범위 내에 있다. 예를 들어, 도 6c의 집적 회로(600B)는 셀들의 하나의 열(열 1)과 세 개의 행들(행 1-3)(예를 들어, 영역들(602', 604' 및 606'))을 포함한다. 집적 회로(600B)의 다른 수의 행들 및/또는 열들은 본 개시물의 범위 내에 있다.
도 7a는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계(700A)의 도면이다. 레이아웃 설계(700A)는 도 1의 집적 회로(100) 또는 도 2의 집적 회로(200)의 레이아웃 도면이다. 설명의 편의를 위해, 도 7a의 라벨링된 엘리먼트들 중 일부는 도 7b에서 라벨링되지 않는다.
레이아웃 설계(700A)는 집적 회로(600A)의 변형이고, 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(700A)는 도전성 피처 레이아웃 패턴들의 세트(710, 720, 730)가 도 6a의 대응 도전성 피처 레이아웃 패턴들의 세트(610, 620, 630)를 대체하여, 레이아웃 설계(700A)가 레이아웃 설계(600A)보다 많은 M0 라우팅 트랙들을 갖도록 하는 예를 예시한다.
레이아웃 설계(600A)와 비교하여, 도전성 피처 레이아웃 패턴들(710a, 710d, 710e, 710h, 720a, 720d, 720e, 720h, 730a, 730d, 730e, 730h)은 대응 도전성 피처 레이아웃 패턴들(610a, 610d, 610e, 610h, 620a, 620d, 620e, 620h, 630a, 630d, 630e, 630h)을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
도전성 피처 레이아웃 패턴들의 세트(720)는 도전성 피처 레이아웃 패턴들(720a, 620b, 620c, 720d, 720e, 620f, 620g, 720h 또는 720i) 중 하나 이상을 포함한다.
도전성 피처 레이아웃 패턴들의 세트(710)는 도전성 피처 레이아웃 패턴들(710a, 610b, 610c, 710d, 710e, 610f, 610g, 710h 또는 710i) 중 하나 이상을 포함한다.
도전성 피처 레이아웃 패턴들의 세트(730)는 도전성 피처 레이아웃 패턴들(730a, 710b, 710c, 730d, 730e, 710f, 710g, 730h 또는 730i) 중 하나 이상을 포함한다.
레이아웃 설계(600A)와 비교하여, 도전성 피처 레이아웃 패턴들(710a, 710d, 710e, 710h, 720a, 720d, 720e, 720h, 730a, 730d, 730e, 730h) 각각은 폭(W2) 대신에 폭(W1)을 가지며, 따라서 유사한 상세한 설명은 생략된다.
도전성 피처 레이아웃 패턴(720i)은 도전성 피처 레이아웃 패턴들(720d 및 720e) 사이에 위치된다. 도전성 피처 레이아웃 패턴(710i)은 도전성 피처 레이아웃 패턴들(710d 및 710e) 사이에 위치된다. 도전성 피처 레이아웃 패턴(730i)은 도전성 피처 레이아웃 패턴들(730d 및 730e) 사이에 위치된다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(720a, 720d, 720e, 720h) 각각의 폭을 변경함으로써, 도전성 피처 레이아웃 패턴들의 세트(720)는 도 6a에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(710a, 710d, 710e, 710h) 각각의 폭을 변경함으로써, 도전성 피처 레이아웃 패턴들의 세트(710)는 도 6a에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(730a, 730d, 730e, 730h) 각각의 폭을 변경함으로써, 도전성 피처 레이아웃 패턴들의 세트(730)는 도 6a에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
도전성 피처 레이아웃 패턴들의 세트(710, 720 또는 730)의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다. 레이아웃 설계(700A)의 레이아웃 패턴들의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(720h 및 730a)을 셀 경계(601c)로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 피처 레이아웃 패턴들(720h 및 730a) 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)에서 도전성 피처 레이아웃 패턴들(720h 및 730a) 사이의 거리를 증가시키는 것은, 다른 접근법들보다 대응 도전성 피처 레이아웃 패턴들(720h 및 730a)에 의해 제조되는 도전성 구조물들(720h'(도 7b) 및 730a') 사이에 더 적은 커플링된 커패시턴스를 초래한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(710h 및 720a)을 셀 경계(601b)로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 피처 레이아웃 패턴들(710h 및 720a) 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)에서 도전성 피처 레이아웃 패턴들(710h 및 720a) 사이의 거리를 증가시키는 것은, 다른 접근법들보다 대응 도전성 피처 레이아웃 패턴들(710h 및 720a)에 의해 제조되는 도전성 구조물들(710h'(도 7b) 및 720a') 사이에 더 적은 커플링된 커패시턴스를 초래한다.
도 7b는 몇몇 실시예들에 따른 집적 회로(700B)의 평면도이다.
집적 회로(700B)는 레이아웃 설계(700A)에 의해 제조된다.
집적 회로(700B)는 도 1의 집적 회로(100) 또는 도 2의 집적 회로(200)의 실시예이다.
집적 회로(700B)는 집적 회로(600A)의 변형이고, 유사한 상세한 설명은 생략된다. 예를 들어, 집적 회로(700A)는 도전성 구조물들의 세트(710', 720', 730')가 도 6c의 대응 도전성 구조물들의 세트(610', 620', 630')를 대체하여, 집적 회로(700A)가 집적 회로(600A)보다 많은 M0 라우팅 트랙들을 갖도록 하는 예를 예시한다.
집적 회로(700A)와 비교하여, 도전성 구조물들(710a', 710d', 710e', 710h', 720a', 720d', 720e', 720h', 730a', 730d', 730e', 730h')은 대응 도전성 구조물들(610a', 610d', 610e', 610h', 620a', 620d', 620e', 620h', 630a', 630d', 630e', 630h')을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
도전성 구조물들의 세트(720')는 도전성 구조물들(720a', 620b', 620c', 720d', 720e', 620f', 620g', 720h' 또는 720i') 중 하나 이상을 포함한다.
도전성 구조물들의 세트(710')는 도전성 구조물들(710a', 610b', 610c', 710d', 710e', 610f', 610g', 710h' 또는 710i') 중 하나 이상을 포함한다.
도전성 구조물들의 세트(730')는 도전성 구조물들(730a', 710b', 710c', 730d', 730e', 710f', 710g', 730h' 또는 730i') 중 하나 이상을 포함한다.
집적 회로(700B)와 비교하여, 도전성 구조물들(710a, 710d, 710e, 710h, 720a, 720d, 720e, 720h, 730a, 730d, 730e, 730h) 각각은 폭(W2') 대신에 폭(W1')을 가지며, 따라서 유사한 상세한 설명은 생략된다.
도전성 구조물(720i')은 도전성 구조물들(720d' 및 720e') 사이에 위치된다. 도전성 구조물(710i')은 도전성 구조물들(710d' 및 710e') 사이에 위치된다. 도전성 구조물(730i')은 도전성 구조물들(730d' 및 730e') 사이에 위치된다.
몇몇 실시예들에서, 도전성 구조물들(720a', 720d', 720e', 720h')의 폭들을 변경함으로써, 도전성 구조물들의 세트(720')는 도 6c에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
몇몇 실시예들에서, 도전성 구조물들(710a', 710d', 710e', 710h')의 폭들을 변경함으로써, 도전성 구조물들의 세트(710')는 도 6c에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
몇몇 실시예들에서, 도전성 구조물들(730a', 730d', 730e', 730h')의 폭들을 변경함으로써, 도전성 구조물들의 세트(730')는 도 6c에 도시된 8 개의 M0 라우팅 트랙들과 비교하여 9 개의 M0 라우팅 트랙들을 갖는다.
도전성 구조물들의 세트(710', 720' 또는 730')의 다른 구성들, 다른 레이아웃 레벨들 상의 배열들, 또는 패턴들의 양들은 본 개시물의 범위 내에 있다. 집적 회로(700B)의 구조물들의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 도전성 구조물들(720h' 및 730a')을 경계(601c')로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 구조물들(720h' 및 730a') 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)으로 도전성 구조물들(720h' 및 730a') 사이의 거리를 증가시킴으로써, 동일한 클록 슬루에 대한 다른 접근법들보다 도전성 구조물들(720h' 및 730a' 사이에 더 적은 커플링된 커패시턴스(C2)를 초래한다.
몇몇 실시예들에서, 도전성 구조물들(710h' 및 720a')을 경계(601b')로부터 오프셋되도록 위치시킴으로써, 제2 방향(Y)의 도전성 구조물들(710h' 및 720a') 사이의 거리가 다른 접근법들에 비해 증가되도록 한다. 몇몇 실시예들에서, 제2 방향(Y)으로 도전성 구조물들(710h' 및 720a') 사이의 거리를 증가시킴으로써, 동일한 클록 슬루에 대한 다른 접근법들보다 도전성 구조물들(710h' 및 720a') 사이에 더 적은 커플링된 커패시턴스(C1)를 초래한다. 몇몇 실시예들에서, 커플링 커패시턴스(C1 및 C2)를 감소시킴으로써 집적 회로(700B)가 다른 접근법들보다 적은 전력을 소비하게 한다.
몇몇 실시예들에서, 커플링 커패시턴스(C1 및 C2)를 감소시킴으로써 집적 회로(700B)가 다른 접근법들보다 적은 전력을 소비하게 한다.
도 8는 몇몇 실시예들에 따른 집적 회로를 형성 또는 제조하는 방법(800)의 흐름도이다. 따라서, 추가적인 동작들이 도 8에 도시된 방법(800) 이전에, 그 도중에, 및/또는 그 이후에 수행될 수 있다는 것과, 다른 몇몇 동작들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해된다. 몇몇 실시예들에서, 방법(800)은 100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B와 같은 집적 회로들을 형성하는데 사용가능하다. 몇몇 실시예들에서, 방법(800)은 레이아웃 설계(400, 600A 또는700A) 중 하나 이상과 유사한 구조적 관계들을 갖는 집적 회로들을 형성하는데 사용가능하다.
방법(800)의 동작(802)에서, 집적 회로의 레이아웃 설계가 생성된다. 동작(802)은 레이아웃 설계를 생성하기 위한 명령어들을 실행하도록 구성되는 프로세싱 디바이스(예를 들어, 프로세서(1102)(도 11))에 의해 수행된다. 몇몇 실시예들에서, 방법(800)의 레이아웃 설계는 적어도 레이아웃 설계(400, 600A 또는 700A)의 하나 이상의 패턴을 포함한다. 몇몇 실시예들에서, 본 출원의 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 포맷이다.
방법(800)의 동작(804)에서, 집적 회로는 레이아웃 설계에 기초하여 제조된다. 몇몇 실시예들에서, 방법(800)의 동작(804)은 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제조하는 단계 및 적어도 하나의 마스크에 기초하여 집적 회로를 제조하는 단계를 포함한다.
동작(806)에서, 도전성 구조물들의 세트의 도전성 구조물들의 하나 이상의 부분이 제거된다. 몇몇 실시예들에서, 동작(806)은 집적 회로(100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B)의 도전성 구조물들의 세트(520)를 형성하는 단계를 포함한다. 몇몇 실시예들에서, 절단 피처 레이아웃 패턴들(440a, 440b,…, 440g 또는 440h) 및 절단 피처 레이아웃 패턴들(442a, 442b,…, 442i 또는 442j)은 제거되는 도전성 구조물들의 세트(520)의 대응 부분들(라벨링되지 않음)의 대응 위치들을 식별한다.
몇몇 실시예들에서, 도전성 구조물들의 세트(520)의 제거된 부분들은 절단 영역에 대응한다. 몇몇 실시예들에서, 동작(806)은 절단 금속(CM0) 프로세스로서 지칭된다. 몇몇 실시예들에서, 동작(806)은 제거 프로세스에 의해 수행된다. 몇몇 실시예들에서, 제거 프로세스는 도전성 구조물들의 세트(520)의 일부를 제거하기에 적합한 하나 이상의 에칭 프로세스를 포함한다. 몇몇 실시예들에서, 동작(806)의 에칭 프로세스는 제거될 도전성 구조물들의 세트(520)의 부분들을 식별하는 단계, 및 제거될 도전성 구조물들의 세트(520)의 부분들을 에칭하는 단계를 포함한다. 몇몇 실시예들에서, 마스크는 절단되거나 제거될 도전성 구조물들의 세트(520)의 부분들을 특정하는데 사용된다. 몇몇 실시예들에서, 마스크는 하드 마스크이다. 몇몇 실시예들에서, 마스크는 소프트 마스크이다. 몇몇 실시예들에서, 에칭은 플라즈마 에칭, 반응성 이온 에칭, 화학적 에칭, 건식 에칭, 습식 에칭, 다른 적합한 프로세스들, 이들의 임의의 조합 등에 대응한다.
도 9는 몇몇 실시예들에 따른 집적 회로의 레이아웃 설계를 생성하는 방법(900)의 흐름도이다. 따라서, 추가적인 동작들이 도 9에 도시된 방법(900) 이전에, 그 도중에, 및/또는 그 이후에 수행될 수 있다는 것과, 다른 몇몇 동작들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해된다. 방법(900)을 위한 동작들의 다른 순서는 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 방법(900)은 방법(800)의 동작(802)의 실시예이다. 몇몇 실시예들에서, 방법(900)은 집적 회로(100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B))와 같은 집적 회로의 적어도 레이아웃 설계(400, 600A 또는 700A)의 하나 이상의 레이아웃 패턴을 생성하는 데 사용가능하다.
방법(900)의 동작(902)에서, 활성 영역 레이아웃 패턴들의 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 활성 영역 레이아웃 패턴들의 세트는 활성 영역 레이아웃 패턴들의 세트(402)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다. 몇몇 실시예들에서, 방법(900)의 레이아웃 설계는 적어도 레이아웃 설계(400, 600A 또는 700A)의 하나 이상의 레이아웃 패턴을 포함한다.
방법(900)의 동작(904)에서, 전력 레일 레이아웃 패턴들의 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 전력 레일 레이아웃 패턴들의 세트는 전력 레일 레이아웃 패턴들의 세트(404)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(900)의 동작(906)에서, 도전성 피처 레이아웃 패턴들의 제1 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 도전성 피처 레이아웃 패턴들의 제1 세트는 도전성 피처 레이아웃 패턴들의 세트(420, 430, 432, 610, 620, 630, 710, 720 또는 730)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(900)의 동작(908)에서, 도전성 피처 레이아웃 패턴들의 제2 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 도전성 피처 레이아웃 패턴들의 제2 세트는 도전성 피처 레이아웃 패턴들의 세트(424)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(900)의 동작(910)에서, 비아 레이아웃 패턴들의 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 비아 레이아웃 패턴들의 세트는 비아 레이아웃 패턴들의 세트(426)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(900)의 동작(912)에서, 절단 피처 레이아웃 패턴들의 세트가 생성되거나 레이아웃 설계 상에 배치된다. 몇몇 실시예들에서, 방법(900)의 절단 피처 레이아웃 패턴들의 세트는 절단 피처 레이아웃 패턴들의 세트(440 또는 442)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
도 10은 몇몇 실시예들에 따른 IC 디바이스를 제조하는 방법의 기능 흐름도이다. 따라서, 추가적인 동작들이 도 10에 도시된 방법(1000) 이전에, 그 도중에, 및/또는 그 이후에 수행될 수 있다는 것과, 다른 몇몇 동작들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해된다. 방법(1000)을 위한 동작들의 다른 순서는 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 방법(1000)은 방법(800)의 동작(804)의 실시예이다. 몇몇 실시예들에서, 방법 (1000)은 집적 회로(100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B) 또는 적어도 레이아웃 설계(400, 600A 또는 700A)와 유사한 피처들을 갖는 집적 회로를 제조 또는 제작하는 데 사용가능하다.
방법(1000)의 동작(1002)에서, 트랜지스터들의 제1 세트가 기판 또는 반도체 웨이퍼에 제조된다. 몇몇 실시예들에서, 방법(1000)의 트랜지스터들의 제1 세트는 NMOS 트랜지스터들(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10, N11, N12, N13, N14, N15 또는 N16) 중 하나 이상 또는 PMOS 트랜지스터들(P1, P2, P3, P4, P5, P6, P7, P8, P9, P10, P11, P12, P13, P14, P15 또는 P16) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1002)은 제1 웰에서 트랜지스터들의 제1 세트의 소스 및 드레인 영역을 제조하는 단계를 포함한다. 몇몇 실시예들에서, 제1 웰은 p 타입 도펀트들을 포함한다. 몇몇 실시예들에서, p-도펀트들은 붕소, 알루미늄, 또는 다른 적합한 p 타입 도펀트들을 포함한다. 몇몇 실시예들에서, 제1 웰은 기판 위에 성장된 에피 층을 포함한다. 몇몇 실시예들에서, 에피 층은 에피택셜 프로세스 동안 도펀트들을 추가함으로써 도핑된다. 몇몇 실시예들에서, 에피 층은 에피 층이 형성된 후에 이온 주입에 의해 도핑된다. 몇몇 실시예들에서, 제1 웰은 기판을 도핑함으로써 형성된다. 몇몇 실시예들에서, 도핑은 이온 주입에 의해 수행된다. 몇몇 실시예들에서, 제1 웰은 1x1012 atoms/cm3 내지 1x1014 atoms/cm3 범위의 도펀트 농도를 갖는다.
몇몇 실시예들에서, 제1 웰은 n 타입 도펀트들을 포함한다. 몇몇 실시예들에서, n 타입 도펀트들은 인, 비소, 또는 다른 적합한 n 타입 도펀트들을 포함한다. 몇몇 실시예들에서, n 타입 도펀트 농도는 약 1x1012 atoms/cm3 내지 약 1x1014 atoms/cm3 범위이다.
몇몇 실시예들에서, 소스/드레인 피처들의 형성은, 스페이서들의 에지에 리 세스들을 형성하기 위해 기판의 일부가 제거된 다음, 기판의 리세스들을 충전함으로써 충전 프로세스가 수행되는 것을 포함한다. 몇몇 실시예들에서, 리세스들은 패드 산화물 층 또는 희생 산화물 층의 제거 후에, 에칭, 예를 들어 습식 에칭 또는 건식 에칭된다. 몇몇 실시예들에서, 에칭 프로세스는 STI 영역과 같은 격리 영역에 인접한 활성 영역의 상부면 부분을 제거하기 위해 수행된다. 몇몇 실시예들에서, 충전 프로세스는 에피택시 또는 에피택셜(에피(epi)) 프로세스에 의해 수행된다. 몇몇 실시예들에서, 리세스들은 성장 프로세스의 성장 레이트가 에칭 프로세스의 에칭 레이트보다 큰 에칭 프로세스와 동시에 발생하는 성장 프로세스를 사용하여 충전된다. 몇몇 실시예들에서, 리세스들은 성장 프로세스 및 에칭 프로세스의 조합을 사용하여 충전된다. 예를 들어, 재료의 층이 리세스에서 성장되고, 그 후 성장된 재료는 재료의 일부를 제거하기 위해 에칭 프로세스를 거치게 된다. 그 후 리세스 내의 재료의 원하는 두께가 달성될 때까지, 에칭된 재료에 후속 성장 프로세스가 수행된다. 몇몇 실시예들에서, 성장 프로세스는 재료의 상부면이 기판의 상부면 위에 있을 때까지 계속된다. 몇몇 실시예들에서, 성장 프로세스는 재료의 상부면이 기판의 상부면과 동일 평면이 될 때까지 계속된다. 몇몇 실시예들에서, 제1 웰의 일부는 등방성 또는 이방성 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 게이트 구조물 및 임의의 스페이서들을 에칭하지 않고 제1 웰을 선택적으로 에칭한다. 몇몇 실시예들에서, 에칭 프로세스는 반응성 이온 에칭(RIE), 습식 에칭, 또는 다른 적합한 기법들을 사용하여 수행된다. 몇몇 실시예들에서, 반도체 재료는 소스/드레인 피처들을 형성하기 위해 리세스들에 퇴적된다. 몇몇 실시예들에서, 반도체 재료를 리세스들에 퇴적하기 위해 에피 프로세스가 수행된다. 몇몇 실시예들에서, 에피 프로세스는 선택적 에피택시 성장(SEG) 프로세스, CVD 프로세스, 분자 빔 에피택시(MBE), 다른 적합한 프로세스들 및/또는 이들의 조합을 포함한다. 에피 프로세스는 기판의 조성과 상호 작용하는 기체 및/또는 액체 프리커서들을 사용한다. 몇몇 실시예들에서, 소스/드레인 피처들은 에피택셜하게 성장된 실리콘(epi Si), 실리콘 탄화물 또는 실리콘 게르마늄을 포함한다. 게이트 구조물과 연관된 IC 디바이스의 소스/드레인 피처들은 일부 경우에 에피 프로세스 동안 인시튜 도핑되거나 도핑되지 않는다. 에피 프로세스 동안 소스/드레인 피처들이 도핑되지 않을 때, 일부 경우에 후속 프로세스 동안 소스/드레인 피처들이 도핑된다. 후속 도핑 프로세스는 이온 주입, 플라즈마 침지 이온 주입, 가스 및/또는 고체 소스 확산, 다른 적합한 프로세스들 및/또는 이들의 조합에 의해 달성된다. 몇몇 실시예들에서, 소스/드레인 피처들은 소스/드레인 피처들을 형성한 후 및/또는 후속 도핑 프로세스 후에, 어닐링 프로세스들에 추가로 노출된다.
몇몇 실시예들에서, 동작(1002)은 트랜지스터들의 제1 세트의 게이트 영역을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 게이트 영역은 드레인 영역과 소스 영역 사이에 있다. 몇몇 실시예들에서, 게이트 영역은 제1 웰 및 기판 위에 있다. 몇몇 실시예들에서, 동작(1002)의 게이트 영역들을 제조하는 단계는 하나 이상의 유전체 재료 층을 형성하기 위해 하나 이상의 퇴적 프로세스들을 수행하는 단계를 포함한다. 몇몇 실시예들에서, 퇴적 프로세스는 화학 기상 증착(CVD), 플라즈마 강화 CVD (PECVD), 원자 층 증착(ALD), 또는 하나 이상의 재료 층을 퇴적하기에 적합한 다른 프로세스를 포함한다. 몇몇 실시예들에서, 게이트 영역들을 제조하는 단계는 하나 이상의 도전성 재료 층을 형성하기 위해 하나 이상의 퇴적 프로세스를 수행하는 단계를 포함한다. 몇몇 실시예들에서, 게이트 영역들을 제조하는 단계는 게이트 전극들 또는 더미 게이트 전극들을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 게이트 영역들을 제조하는 단계는 적어도 하나의 유전체 층, 예를 들어 게이트 유전체를 퇴적 또는 성장시키는 단계를 포함한다. 몇몇 실시예들에서, 게이트 영역들은 도핑된 또는 도핑되지 않은 다결정 실리콘(또는 폴리실리콘)을 사용하여 형성된다. 몇몇 실시예들에서, 게이트 영역들은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적합한 도전성 재료들, 또는 이들의 조합들과 같은 금속을 포함한다.
방법(1000)의 동작(1004)에서, 웨이퍼 시닝이 기판의 후면에서 수행된다. 몇몇 실시예들들에서, 동작(1004)은 반도체 웨이퍼 또는 기판의 후면에서 수행되는 시닝 프로세스를 포함한다. 몇몇 실시예들에서, 시닝 프로세스는 연삭 동작 및 연마 동작(예를 들어, 화학적 기계적 연마(CMP)) 또는 다른 적합한 프로세스들을 포함한다. 몇몇 실시예들에서, 시닝 프로세스 후에, 반도체 웨이퍼 또는 기판의 후면 상에 형성된 결함들을 제거하기 위해 습식 에칭 동작이 수행된다.
방법(1000)의 동작(1006)에서, 전력 레일들의 세트가 기판의 후면 상에 퇴적되어 전력 레일들의 세트를 형성한다. 몇몇 실시예들에서, 동작(1006)은 적어도 집적 회로의 후면 위에 도전성 영역들의 세트를 퇴적함으로써 후면 전력 레일들의 세트를 형성하는 단계를 포함한다. 몇몇 실시예들에서, 방법(1000)의 전력 레일들의 세트는 전력 레일들의 세트(504) 중 하나 이상의 적어도 일부를 포함한다.
방법(1000)의 동작(1008)에서, 도전성 구조물들의 제1 세트가 트랜지스터들의 제1 세트 위에 퇴적된다. 몇몇 실시예들에서, 방법(1000)의 도전성 구조물들의 제1 세트는 도전성 구조물들의 세트(520, 530, 532, 610', 620', 630', 710', 720' 또는 730') 중 하나 이상의 적어도 일부를 포함한다.
방법(1000)의 동작(1010)에서, 비아들의 세트가 제조된다. 몇몇 실시예들에서, 동작(1010)은 적어도 도전성 구조물들의 제1 세트 위에 비아들의 세트를 퇴적하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법(1000)의 비아들의 세트는 비아들의 세트(526) 중 하나 이상의 적어도 일부를 포함한다.
방법(1000)의 동작(1012)에서, 도전성 구조물들의 제2 세트가 적어도 도전성 구조물들의 제1 세트 또는 비아들의 세트 위에 퇴적된다. 몇몇 실시예들에서, 방법(1000)의 도전성 구조물들의 제2 세트는 도전성 구조물들의 세트(524) 중 하나 이상의 적어도 일부를 포함한다.
몇몇 실시예들에서, 방법(1000)의 동작들(1006, 1008, 1010 또는 1012) 중 하나 이상은 기판 위의 절연 층(미도시)에 개구들을 형성하기 위해 포토리소그래피 및 재료 제거 프로세스들의 조합을 사용하는 단계를 포함한다. 몇몇 실시예들에서, 포토리소그래피 프로세스는 포지티브 포토레지스트 또는 네거티브 포토레지스트와 같은 포토레지스트를 패터닝하는 단계를 포함한다. 몇몇 실시예들에서, 포토리소그래피 프로세스는 하드 마스크, 반사방지 구조물, 또는 다른 적합한 포토리소그래피 구조물을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 재료 제거 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, RIE 프로세스, 레이저 드릴링, 또는 다른 적합한 에칭 프로세스를 포함한다. 개구들은 그 후 도전성 재료, 예를 들어 구리, 알루미늄, 티타늄, 니켈, 텅스텐 또는 다른 적합한 도전성 재료로 충전된다. 몇몇 실시예들에서, 개구들은 CVD, PVD, 스퍼터링, ALD, 또는 다른 적합한 형성 프로세스를 사용하여 충전된다.
몇몇 실시예들에서, 방법(1000)의 적어도 하나 이상의 동작은 도 12의 시스템(1200)에 의해 수행된다. 몇몇 실시예들에서, 위에서 논의된 방법(1000)과 같은 적어도 하나의 방법(들)은 시스템(1200)을 포함하는 적어도 하나의 제조 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 방법(1000)의 동작들 중 하나 이상은 IC 디바이스(1260)를 제조하기 위해 IC 팹(1240)(도 12)에 의해 수행된다. 몇몇 실시예들에서, 방법(1000)의 동작들 중 하나 이상은 웨이퍼(1242)를 제조하기 위해 제조 툴들(1252)에 의해 수행된다.
몇몇 실시예들에서, 방법(800, 900 또는 1000)의 동작들 중 하나 이상이 수행되지 않는다. 방법들(800-900)의 동작들 중 하나 이상은 집적 회로(100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B)와 같은 집적 회로를 제조하기 위한 명령어들을 실행하도록 구성되는 프로세싱 디바이스에 의해 수행된다. 몇몇 실시예들에서, 방법들(800-900)의 하나 이상의 동작은 방법들(800-900)의 상이한 하나 이상의 동작에서 사용되는 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 몇몇 실시예들에서, 방법들(800-900)의 상이한 하나 이상의 동작을 수행하는데 사용되는 것과 상이한 프로세싱 디바이스가 방법들(800-900)의 하나 이상의 동작을 수행하는데 사용된다.
도 11은 몇몇 실시예들에 따른, IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템(1100)의 개략도이다. 몇몇 실시예들에서, 시스템(1100)은 본 명세서에 설명된 하나 이상의 IC 레이아웃 설계들을 발생시키고 배치한다. 시스템(1100)은 하드웨어 프로세서(1102) 및 컴퓨터 프로그램 코드(1106), 즉 실행가능 명령어들의 세트(1106)로 인코딩된, 즉 저장하는 비-일시적 컴퓨터 판독가능 저장 매체(1104)(예를 들어, 메모리(1104))를 포함한다. 컴퓨터 판독가능 저장 매체(1104)는 집적 회로를 제조하기 위한 제조 머신들과 인터페이싱하도록 구성된다. 프로세서(1102)는 버스(1108)를 통해 컴퓨터 판독가능 저장 매체(1104)에 전기적으로 커플링된다. 프로세서(1102)는 또한 버스(1108)에 의해 I/O 인터페이스(1110)에 전기적으로 커플링된다. 네트워크 인터페이스(1112)는 또한 버스(1108)를 통해 프로세서(1102)에 전기적으로 연결된다. 네트워크 인터페이스(1112)는 네트워크(1114)에 연결되어, 프로세서(1102) 및 컴퓨터 판독가능 저장 매체(1104)는 네트워크(1114)를 통해 외부 엘리먼트들에 연결할 수 있다. 프로세서(1102)는 시스템(1100)으로 하여금 방법(900)에서 설명된 동작들의 일부 또는 전부를 수행하는데 사용가능하게 하기 위해, 컴퓨터 판독가능 저장 매체(1104)에 인코딩된 컴퓨터 프로그램 코드(1106)를 실행시키도록 구성된다.
몇몇 실시예들에서, 프로세서(1102)는 중앙 처리 장치(CPU, central processing unit), 멀티 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC, application specific integrated circuit) 및/또는 적절한 프로세싱 유닛이다.
몇몇 실시예들에서, 컴퓨터 판독가능 저장 매체(1104)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1104)는 반도체 또는 고체상 메모리, 자기 테잎, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM, random access memory), 판독 전용 메모리(ROM, read-only memory), 강성 자기 디스크 및/또는 광학 디스크를 포함한다. 광 디스크들을 사용하는 몇몇 실시예들에서, 컴퓨터 판독가능 저장 매체(1104)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 DVD(digital video disc)를 포함한다.
몇몇 실시예들에서, 저장 매체(1104)는 시스템(1100)으로 하여금 방법(900)을 수행하게 하도록 구성되는 컴퓨터 프로그램 코드(1106)를 저장한다. 몇몇 실시예들에서, 저장 매체(1104)는 또한 방법(900)을 수행하는데 필요한 정보 뿐만 아니라, 레이아웃 설계(1116), 사용자 인터페이스(1118) 및 제조 유닛(1120)과 같은 방법(900 또는 1000)을 수행하는 동안 생성된 정보 및/또는 방법(900)의 동작을 수행하기 위해 실행가능한 명령어들의 세트를 저장한다. 몇몇 실시예들에서, 레이아웃 설계(1116)는 적어도 레이아웃 설계(400, 600A 또는 700A)의 레이아웃 패턴들 중 하나 이상을 포함한다.
몇몇 실시예들에서, 저장 매체(1104)는 제조 머신들과 인터페이싱하기 위한 명령어들(예를 들어, 컴퓨터 프로그램 코드(1106))을 저장한다. 명령어들(예를 들어, 컴퓨터 프로그램 코드(1106))은 프로세서(1102)가 제조 프로세스 동안 방법(900)을 효과적으로 구현하기 위해 제조 머신들에 의해 판독가능한 제조 명령어들을 생성하는 것을 가능하게 한다.
시스템(1100)은 I/O 인터페이스(1110)를 포함한다. I/O 인터페이스(1110)는 외부 회로에 결합된다. 몇몇 실시예들에서, I/O 인터페이스(1110)는 정보 및 코맨드들을 프로세서(1102)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드 및/또는 커서 방향 키들을 포함한다.
시스템(1100)은 또한 프로세서(1102)에 결합된 네트워크 인터페이스(1112)를 포함한다. 네트워크 인터페이스(1112)는 시스템(1100)이 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(1114)와 통신하도록 허용한다. 네트워크 인터페이스(1112)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB 또는 IEEE-1194와 같은 유선 네트워크 인터페이스를 포함한다. 몇몇 실시예들에서, 방법(900)은 둘 이상의 시스템들(1100)에서 구현되고, 사용자 인터페이스 및 레이아웃 설계와 같은 정보는 네트워크(1114)에 의해 상이한 시스템들(1100) 간에 교환된다.
시스템(1100)은 I/O 인터페이스(1110) 또는 네트워크 인터페이스(1112)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 정보는 집적 회로(100, 200, 300A-300B, 400A-400B, 500, 600B 또는 700B)를 생성하기 위한 레이아웃 설계를 결정하기 위해 버스(1108)에 의해 프로세서(1102)로 전송된다. 레이아웃 설계는 그 후 레이아웃 설계(1116)로서 컴퓨터 판독가능 매체(1104)에 저장된다. 시스템(1100)은 I/O 인터페이스(1110) 또는 네트워크 인터페이스(1112)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1118)로서 컴퓨터 판독가능 매체(1104)에 저장된다. 시스템(1100)은 I/O 인터페이스(1110) 또는 네트워크 인터페이스(1112)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1120)으로서 컴퓨터 판독가능 매체(1104)에 저장된다. 몇몇 실시예들에서, 제조 유닛(1120)은 시스템(1100)에 의해 이용되는 제조 정보를 포함한다. 몇몇 실시예들에서, 제조 유닛(1120)은 도 12의 마스크 제조(1234)에 대응한다.
몇몇 실시예들에서, 방법(900)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900)은 소프트웨어 애플리케이션에 대한 플러그 인(plug-in)으로서 구현된다. 몇몇 실시예들에서, 방법(900)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, EDA 툴은 집적 회로 디바이스의 레이아웃을 생성하는데 사용된다. 몇몇 실시예들에서, 레이아웃은 비-일시적 컴퓨터 판독가능 매체 상에 저장된다. 몇몇 실시예들에서, 레이아웃은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수할 수있는 VIRTUOSO® 또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 발생된다. 몇몇 실시예들에서, 레이아웃은 도식적 설계(schematic design)에 기반하여 생성된 네트리스트(netlist)에 기반하여 발생된다. 몇몇 실시예들에서, 방법(900)은 시스템(1100)에 의해 생성된 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하기 위해 제조 디바이스에 의해 구현된다. 몇몇 실시예들에서, 시스템(1100)은 본 개시물의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하도록 구성되는 제조 디바이스이다. 몇몇 실시예들에서, 도 11의 시스템(1100)은 다른 접근법들보다 작은 집적 회로의 레이아웃 설계들을 생성한다. 몇몇 실시예들에서, 도 11의 시스템(1100)은 다른 접근법들보다 더 적은 면적을 차지하고 더 나은 라우팅 리소스들을 제공하는 집적 회로 구조물의 레이아웃 설계들을 생성한다.
도 12는 본 개시물의 적어도 일실시예에 따른, 집적 회로(IC) 제조 시스템(1200)의 블록도 및 그와 연관된 IC 제조 흐름이다. 몇몇 실시예들에서, 레이아웃 도면에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(1200)을 사용하여 제조된다.
도 12에서, IC 제조 시스템(1200)(이하에서 "시스템(1200))은 IC 디바이스(1260) 제조와 관련된 설계, 개발, 및 제조 사이클들 및/또는 서비스에서 서로 상호작용하는 설계 하우스(1220), 마스크 하우스(1230) 및 IC 제조자/제작자(“팹(fab)”)(1240)와 같은 엔티티들을 포함한다. 시스템(1200) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 몇몇 실시예들에서, 통신 네트워크는 단일 네트워크이다. 몇몇 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호 작용하고, 다른 엔티티들 중 하나 이상에 서비스를 제공하거나 그로부터 서비스를 수신한다. 몇몇 실시예들에서, 설계 하우스(1220), 마스크 하우스(1230), 및 IC 팹(1240) 중 하나 이상이 하나의 큰 회사에 의해 소유된다. 몇몇 실시예들에서, 설계 하우스(1220), 마스크 하우스(1230), 및 IC 팹(1240) 중 하나 이상이 공통 시설에 공존하며, 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(1220)는 IC 설계 레이아웃(1222)을 발생시킨다. IC 설계 레이아웃(1222)은 IC 디바이스(1260)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1260)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(1222)의 일부는 반도체 기판(예를 들어, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 다양한 재료 층들에 형성될, 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결부의 금속 라인들 또는 비아들, 및 본딩 패드용 개구들과 같은 다양한 IC 피처들을 포함한다. 설계 하우스(1220)는 IC 설계 레이아웃(1222)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 배선(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃(1222)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃(1222)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1230)는 데이터 준비(1232) 및 마스크 제작(1234)을 포함한다. 마스크 하우스(1230)는 IC 설계 레이아웃(1222)에 따라 IC 디바이스(1260)의 다양한 층들을 제조하기 위해 사용될 하나 이상의 마스크(1245)를 제조하기 위해 IC 설계 레이아웃(1222)을 사용한다. 마스크 하우스(1230)는 마스크 데이터 준비(1232)를 수행하며, 여기서 IC 설계 레이아웃(1222)은 대표 데이터 파일("RDF(representative data file)")로 변환된다. 마스크 데이터 준비(1232)는 마스크 제조(1234)에 RDF를 제공한다. 마스크 제조(1234)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(1245) 또는 반도체 웨이퍼(1242)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃(1222)은 마스크 기록기의 특정 특징들 및/또는 IC 팹(1240)의 요건들을 따르도록 마스크 데이터 준비(1232)에 의해 조작된다. 도 12에서, 마스크 데이터 준비(1232) 및 마스크 제조(1234)는 별개의 요소들로서 예시된다. 몇몇 실시예들에서, 마스크 데이터 준비(1232) 및 마스크 제조(1234)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
몇몇 실시예들에서, 마스크 데이터 준비(1232)는 리소그래피 향상 기법들을 사용하여, 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 것들과 같은 이미지 에러들을 보상하는 광학 근접 보정(OPC, optical proximity correction)을 포함한다. OPC는 IC 설계 레이아웃(1222)을 조정한다. 몇몇 실시예들에서, 마스크 데이터 준비(1232)는 오프-축(off-axis) 조명, 서브-해상도 보조 피처들, 위상-시프팅 마스크들, 다른 적절한 기법들 등, 또는 이들의 조합들과 같은 추가의 해상도 향상 기법들(RET, resolution enhancement technique)을 포함한다. 몇몇 실시예들에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT, inverse lithography technology)이 또한 사용된다.
몇몇 실시예들에서, 마스크 데이터 준비(1232)는 반도체 제조 프로세스들에서의 가변성 등을 설명하기에 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 연결성 제한들을 포함하는 마스크 생성 규칙들의 세트와 함께 OPC의 프로세스들을 거친 IC 설계 레이아웃을 체크하는 마스크 규칙 체커(MRC, mask rule checker)를 포함한다. 몇몇 실시예들에서, MRC는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수 있는 마스크 제조(1234) 동안의 제한들을 보상하기 위해 IC 설계 레이아웃을 수정한다.
몇몇 실시예들에서, 마스크 데이터 준비(1232)는 IC 디바이스(1260)를 제조하기 위해 IC 팹(1240)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 체킹(LPC, lithography process checking)을 포함한다. LPC는 IC 설계 레이아웃(1222)에 기반하여 이 프로세싱을 시뮬레이팅하여, IC 디바이스(1260)와 같은 시뮬레이팅된 제조된 디바이스를 생성한다. LPC 시뮬레이션의 프로세싱 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 연관된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 연관된 파라미터들 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도("DOF(depth of focus)"), 마스크 에러 강화 인자("MEEF(mask error enhancement factor)"), 다른 적절한 인자들 등 또는 이들의 조합들과 같은 다양한 인자들을 고려한다. 몇몇 실시예들에서, 시뮬레이팅된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이팅된 디바이스가 설계 규칙들을 충족시키기에 충분히 형상이 근접하지 않으면, OPC 및/또는 MRC는 반복되어 IC 설계 레이아웃(1222)을 더 개선한다.
마스크 데이터 준비(1232)에 대한 상기 설명은 명료성을 위해 단순화된 것으로 이해되어야 한다. 몇몇 실시예들에서, 데이터 준비(1232)는 제조 규칙들에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(LOP, logic operation)과 같은 부가적인 피처들을 포함한다. 또한, 데이터 준비(1232) 동안 IC 설계 레이아웃(1222)에 적용된 프로세스들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1232) 이후 및 마스크 제조(1234) 동안에, 수정된 IC 설계 레이아웃(1222)에 기반하여 마스크(1245) 또는 마스크들의 그룹(1245)이 제조된다. 몇몇 실시예들에서, 마스크 제조(1234)는 IC 설계 레이아웃(1222)에 기초하여 하나 이상의 리소그래픽 노출을 수행하는 단계를 포함한다. 몇몇 실시예들에서, 수정된 IC 설계 레이아웃(1222)에 기반하여 마스크(포토마스크 또는 레티클)(1245) 상에 패턴을 형성하기 위해 전자 빔(e-beam) 또는 다수의 전자 빔들의 메커니즘이 사용된다. 마스크(1245)는 다양한 기술들로 형성될 수 있다. 몇몇 실시예들에서, 마스크(1245)는 바이너리(binary) 기술을 사용하여 형성된다. 몇몇 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료 층(예를 들어, 포토레지스트)을 노광시키는데 사용되는 자외선(UV) 빔과 같은 복사선 빔은 불투명 영역에 의해 차단되고 투명 영역들을 통해 투과한다. 일 예에서, 바이너리 버전의 마스크(1245)는 바이너리 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬) 및 투명 기판(예를 들어, 용웅 석영)을 포함한다. 다른 예에서, 마스크(1245)는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(PSM, phase shift mask) 버전의 마스크(1245)에서, 마스크 상에 형성된 패턴의 다양한 피처들은 적절한 위상차를 갖도록 구성되어 해상도 및 이미징 품질을 향상시킨다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1234)에 의해 발생된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 그러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑된 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼 내에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서 및/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(1240)은 다양한 상이한 IC 제품들을 제조하기 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 몇몇 실시예들에서, IC 팹(1240)은 반도체 파운드리(foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드(front end) 제조(프론트 엔드 오브 라인(FEOL,front-end-of-line) 제조)를 위한 제조 설비가 존재할 수 있는 반면, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제조(백 엔드 오브 라인(BEOL, back-end-of-lin) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 엔티티를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1240)은 IC 디바이스(1260)가 마스크(들), 예를 들어 마스크(1245)에 따라 제조되도록, 반도체 웨이퍼(1242) 상에서 다양한 제조 동작들을 실행하도록 구성되는 웨이퍼 제조 툴들(1252)(이하 "제조 툴들(1252)")을 포함한다. 다양한 실시예들에서, 제조 툴들(1252)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어 CVD 챔버 또는 LPCVD 퍼니스(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 바와 같이 하나 이상의 적합한 제조 프로세스들을 수행할 수있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1240)은 마스크 하우스(1230)에 의해 제조된 마스크(들)(1245)를 사용하여 IC 디바이스(1260)를 제조한다. 따라서, IC 팹(1240)은 적어도 간접적으로 IC 설계 레이아웃(1222)을 사용하여 IC 디바이스(1260)를 제조한다. 몇몇 실시예들에서, 반도체 웨이퍼(1242)는 IC 디바이스(1260)를 형성하기 위해 마스크(들)(1245)를 사용하여 IC 팹(1240)에 의해 제조된다. 몇몇 실시예들에서, IC 제작(1234)은 적어도 간접적으로 IC 설계(1222)에 기초하여 하나 이상의 리소그래픽 노출을 수행하는 단계를 포함한다. 반도체 웨이퍼(1242)는 실리콘 기판, 또는 상부에 재료 층이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1242)는 (후속 제조 단계들에서 형성된) 다양한 도핑된 영역들, 유전체 피처들, 멀티레벨 상호연결부들 등 중 하나 이상을 더 포함한다.
시스템(1200)은 별도의 컴포넌트들 또는 엔티티들로서 설계 하우스(1220), 마스크 하우스(1230), 또는 IC 팹(1240)을 갖는 것으로 도시된다. 그러나, 설계 하우스(1220), 마스크 하우스(1230), 또는 IC 팹(1240) 중 하나 이상은 동일한 컴포넌트 또는 엔티티의 일부인 것으로 이해된다.
집적 회로(IC) 제조 시스템(예를 들어, 도 12의 시스템(1200)) 및 그와 연관된 IC 제조 흐름에 관한 세부사항들은 예를 들어, 2016년 2월 9일자로 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 발행된 미국 사전-허여 간행물 제20150278429호, 2014년 2월 6일자로 발행된 미국 사전-허여 간행물 제20100040838호, 및 2007년 8월 21일자로 허여된 미국 특허 제7,260,442호에서 발견되며, 이들 각각의 전체 내용은 인용에 의해 본 명세서에 통합된다.
이 설명의 일 양상은 IC에 관한 것이다. 몇몇 실시예들에서, IC는 기판의 후면 상에 있고 제1 방향으로 연장되는 전력 레일들의 세트를 포함한다. 몇몇 실시예들에서, 각각의 전력 레일은 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리된다. 몇몇 실시예들에서, IC는 도전성 구조물들의 제1 세트를 포함하는 제1 플립 플롭을 더 포함하며, 도전성 구조물들의 제1 세트는 제1 방향으로 연장되고 제1 금속 층 상에 위치된다. 몇몇 실시예들에서, IC는 제1 경계에서 제1 플립 플롭에 접하는 제2 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제2 플립 플롭은 제1 방향으로 연장되고 제1 금속 층 상에 위치되는 도전성 구조물들의 제2 세트를 포함하며, 도전성 구조물들의 제2 세트는 제2 방향으로 도전성 구조물들의 제1 세트로부터 분리된다. 몇몇 실시예들에서, IC는 제2 경계에서 제2 플립 플롭에 접하는 제3 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제3 플립 플롭은 제1 방향으로 연장되는 도전성 구조물들의 제3 세트를 포함하고, 도전성 구조물들의 제3 세트는 제1 금속 층 상에 위치되며, 제2 방향으로 도전성 구조물들의 제1 세트 및 제2 세트로부터 분리된다. 몇몇 실시예들에서, 제1 플립 플롭, 제2 플립 플롭, 및 제3 플립 플롭은 후면과 반대편의 기판의 전면 상에 있다. 몇몇 실시예들에서, 도전성 구조물들의 제2 세트는 제2 방향으로 제1 경계 및 제2 경계로부터 오프셋된다.
이 설명의 다른 양상은 IC에 관한 것이다. 몇몇 실시예들에서, IC는 기판의 후면 상에 있고 제1 방향으로 연장되는 전력 레일들의 세트를 포함한다. 몇몇 실시예들에서, 각각의 전력 레일은 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리된다. 몇몇 실시예들에서, IC는 제1 영역을 포함하는 제1 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제1 영역은 제1 방향으로 연장되고 제1 레벨 상에 위치되는 도전성 구조물들의 제1 세트를 포함한다. 몇몇 실시예들에서, IC는 제1 경계에서 제1 영역에 접하는 제2 영역을 포함하는 제2 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제2 플립 플롭은 제1 방향으로 연장되고 제1 레벨 상에 위치되는 도전성 구조물들의 제2 세트를 포함한다. 몇몇 실시예들에서, 도전성 구조물들의 제2 세트는 제2 방향으로 도전성 구조물들의 제1 세트로부터 분리된다. 몇몇 실시예들에서, IC는 제2 경계에서 제2 영역에 접하는 제3 영역을 포함하는 제3 플립 플롭을 더 포함한다. 몇몇 실시예들에서, 제3 플립 플롭은 제1 방향으로 연장되는 도전성 구조물들의 제3 세트를 포함하고, 도전성 구조물들의 제3 세트는 제1 레벨 상에 위치되며, 제2 방향으로 도전성 구조물들의 제1 세트 및 제2 세트로부터 분리된다. 몇몇 실시예들에서, 제1 플립 플롭, 제2 플립 플롭, 및 제3 플립 플롭은 후면과 반대편의 기판의 전면 상에 있다. 몇몇 실시예들에서, 도전성 구조물들의 제1 세트 및 도전성 구조물들의 제2 세트는 제2 방향으로 제1 경계로부터 오프셋된다.
이 설명의 또 다른 양상은 IC를 제조하는 방법에 관한 것이다. 몇몇 실시예들에서, 방법은 기판의 후면 상에 전력 레일들의 세트를 퇴적하는 단계를 포함하며, 전력 레일들의 세트는 제1 방향으로 연장되고, 각각의 전력 레일은 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리된다. 몇몇 실시예들에서, 방법은 제1 영역에 트랜지스터들의 제1 세트를 포함하는 제1 플립 플롭을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 제1 플립 플롭을 형성하는 단계는 트랜지스터들의 제1 세트 위에 도전성 구조물들의 제1 세트를 퇴적하는 단계를 포함하며, 도전성 구조물들의 제1 세트는 제1 방향으로 연장되고 제1 레벨 상에 위치된다. 몇몇 실시예들에서, 방법은 제1 경계에서 제1 영역에 접하는 제2 영역에 트랜지스터들의 제2 세트를 포함하는 제2 플립 플롭을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 제2 플립 플롭을 형성하는 단계는 트랜지스터들의 제2 세트 위에 도전성 구조물들의 제2 세트를 퇴적하는 단계를 포함하고, 도전성 구조물들의 제2 세트는 제1 방향으로 연장되고, 제1 레벨 상에 위치되며, 제2 방향으로 도전성 구조물들의 제1 세트로부터 분리된다. 몇몇 실시예들에서, 방법은 제2 경계에서 제2 영역에 접하는 제3 영역에 트랜지스터들의 제3 세트를 포함하는 제3 플립 플롭을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 제3 플립 플롭을 형성하는 단계는 트랜지스터들의 제3 세트 위에 도전성 구조물들의 제3 세트를 퇴적하는 단계를 포함하고, 도전성 구조물들의 제3 세트는 제1 방향으로 연장되고, 제1 레벨 상에 위치되며, 제2 방향으로 도전성 구조물들의 제1 세트 및 제2 세트로부터 분리된다. 몇몇 실시예들에서, 제1 플립 플롭, 제2 플립 플롭, 및 제3 플립 플롭은 후면과 반대편의 기판의 전면 상에 있다. 몇몇 실시예들에서, 도전성 구조물들의 제1 세트 및 도전성 구조물들의 제2 세트는 제2 방향으로 제1 경계로부터 오프셋된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로에 있어서,
기판의 후면 상에 있고 제1 방향으로 연장되는 전력 레일들의 세트 ― 각각의 전력 레일은 상기 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리됨 ― ;
도전성 구조물들의 제1 세트를 포함하는 제1 플립 플롭 ― 상기 도전성 구조물들의 제1 세트는 상기 제1 방향으로 연장되고 제1 금속 층 상에 위치됨 ― ;
제1 경계에서 상기 제1 플립 플롭과 접하고 도전성 구조물들의 제2 세트를 포함하는 제2 플립 플롭 ― 상기 도전성 구조물들의 제2 세트는 상기 제1 방향으로 연장되고, 상기 제1 금속 층 상에 위치되며, 상기 제2 방향으로 상기 도전성 구조물들의 제1 세트로부터 분리됨 ― ; 및
제2 경계에서 상기 제2 플립 플롭에 접하고 도전성 구조물들의 제3 세트를 포함하는 제3 플립 플롭 ― 상기 도전성 구조물들의 제3 세트는 상기 제1 방향으로 연장되고, 상기 제1 금속 층 상에 위치되며, 상기 제2 방향으로 상기 도전성 구조물들의 제1 세트 및 제2 세트로부터 분리됨 ―
을 포함하며,
상기 제1 플립 플롭, 상기 제2 플립 플롭, 및 상기 제3 플립 플롭은 상기 후면 반대편의 상기 기판의 전면 상에 있고,
상기 도전성 구조물들의 제2 세트는 상기 제2 방향으로 상기 제1 경계 및 상기 제2 경계로부터 오프셋되는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서,
상기 제1 플립 플롭은 제1 입력 핀을 갖는 제1 인버터를 더 포함하고, 상기 도전성 구조물들의 제1 세트 중 적어도 제1 도전성 구조물은 상기 제1 인버터의 상기 제1 입력 핀에 대응하고;
상기 제2 플립 플롭은 제2 입력 핀을 갖는 제2 인버터를 더 포함하고, 상기 도전성 구조물들의 제2 세트 중 적어도 제2 도전성 구조물은 상기 제2 인버터의 상기 제2 입력 핀에 대응하며;
상기 제3 플립 플롭은 제3 입력 핀을 갖는 제3 인버터를 더 포함하고, 상기 도전성 구조물들의 제3 세트 중 적어도 제3 도전성 구조물은 상기 제3 인버터의 상기 제3 입력 핀에 대응하는 것인, 집적 회로.
실시예 3. 실시예 2에 있어서
상기 제1 금속 층 위의 제2 금속 층 상에 있고, 상기 제2 방향으로 연장되고, 상기 제1 경계 및 상기 제2 경계와 오버랩하며, 상기 제1 입력 핀, 상기 제2 입력 핀, 및 상기 제3 입력 핀을 함께 전기적으로 커플링시키는 제4 도전성 구조물을 더 포함하며, 상기 제4 도전성 구조물은 제1 클록 신호를 수신하도록 구성되는 것인, 집적 회로.
실시예 4. 실시예 2에 있어서,
상기 제1 플립 플롭은 제1 출력 핀을 갖는 제4 인버터를 더 포함하고, 상기 도전성 구조물들의 제1 세트 중 적어도 제4 도전성 구조물은 상기 제4 인버터의 상기 제1 출력 핀에 대응하고;
상기 제2 플립 플롭은 제2 출력 핀을 갖는 제5 인버터를 더 포함하고, 상기 도전성 구조물들의 제2 세트 중 적어도 제5 도전성 구조물은 상기 제5 인버터의 상기 제2 출력 핀에 대응하며;
상기 제3 플립 플롭은 제3 출력 핀을 갖는 제6 인버터를 더 포함하고, 상기 도전성 구조물들의 제3 세트 중 적어도 제6 도전성 구조물은 상기 제6 인버터의 상기 제3 출력 핀에 대응하는 것인, 집적 회로.
실시예 5. 실시예 4에 있어서,
상기 제1 금속 층 위의 제2 금속 층 상에 있고, 상기 제2 방향으로 연장되고, 상기 제1 경계 및 상기 제2 경계와 오버랩하며, 상기 제1 출력 핀, 상기 제2 출력 핀, 및 상기 제3 출력 핀을 함께 전기적으로 커플링하는 제7 도전성 구조물을 더 포함하며, 상기 제4 인버터, 상기 제5 인버터, 및 상기 제6 인버터 각각은 상기 제7 도전성 구조물에서 클록 신호를 출력하도록 구성되는 것인, 집적 회로.
실시예 6. 실시예 5에 있어서,
상기 제1 인버터는 상기 제4 인버터에 커플링되고,
상기 제2 인버터는 상기 제5 인버터에 커플링되며,
상기 제3 인버터는 상기 제6 인버터에 커플링되는 것인, 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 도전성 구조물들의 제1 세트는 상기 제2 방향으로 상기 제1 경계로부터 오프셋되고,
상기 도전성 구조물들의 제3 세트는 상기 제2 방향으로 상기 제2 경계로부터 오프셋되는 것인, 집적 회로.
실시예 8. 실시예 1에 있어서,
상기 제1 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제4 세트를 더 포함하고, 상기 도전성 구조물들의 제4 세트는 상기 도전성 구조물들의 제1 세트와 오버랩하고, 상기 제1 금속 층과 상이한 제2 금속 층 상에 위치되고;
상기 제2 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제5 세트를 더 포함하고, 상기 도전성 구조물들의 제5 세트는 상기 도전성 구조물들의 제2 세트와 오버랩하고, 상기 제2 금속 층 상에 위치되며;
상기 제3 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제6 세트를 더 포함하고, 상기 도전성 구조물들의 제6 세트는 상기 도전성 구조물들의 제3 세트와 오버랩하고, 상기 제2 금속 층 상에 위치되는 것인, 집적 회로.
실시예 9. 실시예 8에 있어서,
상기 제1 플립 플롭은 상기 도전성 구조물들의 제1 세트와 상기 도전성 구조물들의 제4 세트 사이에 비아들의 제1 세트를 더 포함하고;
상기 제2 플립 플롭은 상기 도전성 구조물들의 제2 세트와 상기 도전성 구조물들의 제5 세트 사이에 비아들의 제2 세트를 더 포함하며;
상기 제3 플립 플롭은 상기 도전성 구조물들의 제3 세트와 상기 도전성 구조물들의 제6 세트 사이에 비아들의 제3 세트를 더 포함하는 것인, 집적 회로.
실시예 10. 집적 회로에 있어서,
기판의 후면 상에 있고, 제1 방향으로 연장되는 제1 전력 레일;
적어도 상기 제1 전력 레일에 커플링되고, 제1 영역을 포함하는 제1 플립 플롭 ― 상기 제1 영역은:
상기 제1 전력 레일에 커플링되는 제1 인버터; 및
상기 제1 인버터에 커플링되는 제1 입력 핀
을 포함함 ― ; 및
적어도 상기 제1 전력 레일에 커플링되고, 제1 경계에서 상기 제1 영역에 접하는 제2 영역을 포함하는 제2 플립 플롭 ― 상기 제2 영역은:
상기 제1 전력 레일에 커플링되는 제2 인버터; 및
상기 제2 인버터에 커플링되는 제2 입력 핀
을 포함함 ―
을 포함하며,
상기 제1 플립 플롭 및 상기 제2 플립 플롭은 상기 후면 반대편의 상기 기판의 전면 상에 있고,
상기 제1 입력 핀 및 상기 제2 입력 핀은 상기 제1 방향과 상이한 제2 방향으로 상기 제1 경계로부터 오프셋되는 것인, 집적 회로.
실시예 11. 실시예 10에 있어서,
상기 제1 인버터는:
상기 제2 방향으로 연장되는 제1 게이트를 갖는 제1 트랜지스터;
상기 제2 방향으로 연장되고 상기 제1 게이트에 커플링되는 제2 게이트를 갖는 제2 트랜지스터; 및
상기 제1 입력 핀과 상기 제1 게이트 또는 상기 제2 게이트 사이의 제1 비아
를 포함하고,
상기 제1 입력 핀은 상기 제1 비아에 의해 상기 제1 게이트 또는 상기 제2 게이트에 전기적으로 커플링되는 것인, 집적 회로.
실시예 12. 실시예 11에 있어서,
상기 제2 인버터는:
상기 제2 방향으로 연장되는 제3 게이트를 갖는 제3 트랜지스터;
상기 제2 방향으로 연장되고 상기 제3 게이트에 커플링되는 제4 게이트를 갖는 제4 트랜지스터; 및
상기 제2 입력 핀과 상기 제3 게이트 또는 상기 제4 게이트 사이의 제2 비아
를 포함하며,
상기 제2 입력 핀은 상기 제2 비아에 의해 상기 제3 게이트 또는 상기 제4 게이트에 전기적으로 커플링되는 것인, 집적 회로.
실시예 13. 실시예 10에 있어서,
상기 기판 내에 있고, 상기 제1 방향으로 연장되고, 제1 레벨 상에 위치되며, 상기 제1 전력 레일 위에 있는 활성 영역들의 세트를 더 포함하며, 각각의 활성 영역은 상기 제2 방향으로 상기 활성 영역들의 세트의 인접한 활성 영역으로부터 분리되는 것인, 집적 회로.
실시예 14. 실시예 13에 있어서,
상기 활성 영역들의 세트와 상기 제1 전력 레일 사이의 제1 비아를 더 포함하며, 상기 제1 비아는 상기 제1 전력 레일 및 상기 활성 영역들의 세트를 함께 전기적으로 커플링하는 것인, 집적 회로.
실시예 15. 실시예 14에 있어서,
상기 제1 영역은, 상기 제2 방향으로 연장되고 제1 레벨 상에 위치되는 제1 도전성 구조물을 더 포함하고;
상기 제1 인버터는 제1 드레인 영역을 포함하는 제1 트랜지스터를 포함하고;
상기 제2 인버터는 제2 드레인 영역을 포함하는 제2 트랜지스터를 포함하며;
상기 제1 도전성 구조물은 상기 제1 드레인 영역 및 상기 제2 드레인 영역을 함께 전기적으로 커플링하는 것인, 집적 회로.
실시예 16. 실시예 15에 있어서,
상기 제1 영역은 상기 제1 방향으로 연장되는 도전성 구조물들의 제1 세트를 더 포함하며, 상기 도전성 구조물들의 제1 세트는 상기 제1 도전성 구조물과 오버랩하고, 상기 제1 레벨과 상이한 제2 레벨 상에 위치되고;
상기 제2 영역은 상기 제1 방향으로 연장되는 도전성 구조물들의 제2 세트를 더 포함하며, 상기 도전성 구조물들의 제2 세트는 상기 제2 레벨 상에 위치되고, 상기 제2 방향으로 상기 도전성 구조물들의 제1 세트로부터 분리되고;
상기 도전성 구조물들의 제1 세트 및 상기 도전성 구조물들의 제2 세트는 상기 제2 방향으로 상기 제1 경계로부터 오프셋되는 것인, 집적 회로.
실시예 17. 실시예 16에 있어서,
상기 제1 영역은 상기 제2 방향으로 연장되는 도전성 구조물들의 제3 세트를 더 포함하며, 상기 도전성 구조물들의 제3 세트는 상기 도전성 구조물들의 제1 세트와 오버랩하고, 상기 제1 레벨 및 상기 제2 레벨과 상이한 제3 레벨 상에 위치되고;
상기 제2 영역은 상기 제2 방향으로 연장되는 도전성 구조물들의 제4 세트를 더 포함하며, 상기 도전성 구조물들의 제4 세트는 상기 도전성 구조물들의 제2 세트와 오버랩하고, 상기 제3 레벨 상에 위치되는 것인, 집적 회로.
실시예 18. 실시예 17에 있어서,
상기 제1 영역은 상기 도전성 구조물들의 제1 세트와 상기 도전성 구조물들의 제3 세트 사이의 비아들의 제1 세트를 더 포함하며;
상기 제2 영역은 상기 도전성 구조물들의 제2 세트와 상기 도전성 구조물들의 제4 세트 사이의 비아들의 제2 세트를 더 포함하는 것인, 집적 회로.
실시예 19. 실시예 16에 있어서,
상기 제1 입력 핀은 상기 제2 방향으로 제1 폭을 갖고;
상기 제2 입력 핀은 상기 제2 방향으로 상기 제1 폭을 갖고;
상기 도전성 구조물들의 제1 세트 중 적어도 제1 도전성 구조물은 상기 제2 방향으로 상기 제1 폭과 상이한 제2 폭을 가지며;
상기 도전성 구조물들의 제2 세트 중 적어도 제1 도전성 구조물은 상기 제2 방향으로 상기 제1 폭과 상이한 제3 폭을 갖는 것인, 집적 회로.
실시예 20. 집적 회로를 제조하는 방법에 있어서,
웨이퍼의 전면에 트랜지스터들의 제1 세트를 제조하여, 제1 플립 플롭을 형성하는 단계;
상기 트랜지스터들의 제1 세트 위에 도전성 구조물들의 제1 세트를 퇴적하는 단계 ― 상기 도전성 구조물들의 제1 세트는 제1 방향으로 연장되고, 제1 레벨 상에 위치됨 ― ;
상기 웨이퍼의 전면 반대편의 상기 웨이퍼의 후면 상에 웨이퍼 시닝(wafer thinning)을 수행하는 단계;
상기 웨이퍼의 후면 상에 비아들의 제1 세트를 제조하는 단계; 및
적어도 상기 웨이퍼의 후면 상에 전력 레일들의 세트를 퇴적하는 단계 ― 상기 전력 레일들의 세트는 상기 제1 방향으로 연장되고, 각각의 전력 레일은 상기 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리됨 ―
를 포함하며,
상기 도전성 구조물들의 제1 세트는 상기 제2 방향으로 상기 전력 레일들의 세트 중 제1 전력 레일의 중심으로부터 분리되는 것인, 집적 회로를 제조하는 방법.

Claims (10)

  1. 집적 회로에 있어서,
    기판의 후면 상에 있고 제1 방향으로 연장되는 전력 레일들의 세트 ― 각각의 전력 레일은 상기 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리됨 ― ;
    도전성 구조물들의 제1 세트를 포함하는 제1 플립 플롭 ― 상기 도전성 구조물들의 제1 세트는 상기 제1 방향으로 연장되고 제1 금속 층 상에 위치됨 ― ;
    제1 경계에서 상기 제1 플립 플롭과 접하고 도전성 구조물들의 제2 세트를 포함하는 제2 플립 플롭 ― 상기 도전성 구조물들의 제2 세트는 상기 제1 방향으로 연장되고, 상기 제1 금속 층 상에 위치되며, 상기 제2 방향으로 상기 도전성 구조물들의 제1 세트로부터 분리됨 ― ; 및
    제2 경계에서 상기 제2 플립 플롭에 접하고 도전성 구조물들의 제3 세트를 포함하는 제3 플립 플롭 ― 상기 도전성 구조물들의 제3 세트는 상기 제1 방향으로 연장되고, 상기 제1 금속 층 상에 위치되며, 상기 제2 방향으로 상기 도전성 구조물들의 제1 세트 및 제2 세트로부터 분리됨 ―
    을 포함하며,
    상기 제1 플립 플롭, 상기 제2 플립 플롭, 및 상기 제3 플립 플롭은 상기 후면 반대편의 상기 기판의 전면 상에 있고,
    상기 도전성 구조물들의 제2 세트는 상기 제2 방향으로 상기 제1 경계 및 상기 제2 경계로부터 오프셋되는 것인, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 플립 플롭은 제1 입력 핀을 갖는 제1 인버터를 더 포함하고, 상기 도전성 구조물들의 제1 세트 중 적어도 제1 도전성 구조물은 상기 제1 인버터의 상기 제1 입력 핀에 대응하고;
    상기 제2 플립 플롭은 제2 입력 핀을 갖는 제2 인버터를 더 포함하고, 상기 도전성 구조물들의 제2 세트 중 적어도 제2 도전성 구조물은 상기 제2 인버터의 상기 제2 입력 핀에 대응하며;
    상기 제3 플립 플롭은 제3 입력 핀을 갖는 제3 인버터를 더 포함하고, 상기 도전성 구조물들의 제3 세트 중 적어도 제3 도전성 구조물은 상기 제3 인버터의 상기 제3 입력 핀에 대응하는 것인, 집적 회로.
  3. 제2항에 있어서,
    상기 제1 금속 층 위의 제2 금속 층 상에 있고, 상기 제2 방향으로 연장되고, 상기 제1 경계 및 상기 제2 경계와 오버랩하며, 상기 제1 입력 핀, 상기 제2 입력 핀, 및 상기 제3 입력 핀을 함께 전기적으로 커플링시키는 제4 도전성 구조물을 더 포함하며, 상기 제4 도전성 구조물은 제1 클록 신호를 수신하도록 구성되는 것인, 집적 회로.
  4. 제2항에 있어서,
    상기 제1 플립 플롭은 제1 출력 핀을 갖는 제4 인버터를 더 포함하고, 상기 도전성 구조물들의 제1 세트 중 적어도 제4 도전성 구조물은 상기 제4 인버터의 상기 제1 출력 핀에 대응하고;
    상기 제2 플립 플롭은 제2 출력 핀을 갖는 제5 인버터를 더 포함하고, 상기 도전성 구조물들의 제2 세트 중 적어도 제5 도전성 구조물은 상기 제5 인버터의 상기 제2 출력 핀에 대응하며;
    상기 제3 플립 플롭은 제3 출력 핀을 갖는 제6 인버터를 더 포함하고, 상기 도전성 구조물들의 제3 세트 중 적어도 제6 도전성 구조물은 상기 제6 인버터의 상기 제3 출력 핀에 대응하는 것인, 집적 회로.
  5. 제4항에 있어서,
    상기 제1 금속 층 위의 제2 금속 층 상에 있고, 상기 제2 방향으로 연장되고, 상기 제1 경계 및 상기 제2 경계와 오버랩하며, 상기 제1 출력 핀, 상기 제2 출력 핀, 및 상기 제3 출력 핀을 함께 전기적으로 커플링하는 제7 도전성 구조물을 더 포함하며, 상기 제4 인버터, 상기 제5 인버터, 및 상기 제6 인버터 각각은 상기 제7 도전성 구조물에서 클록 신호를 출력하도록 구성되는 것인, 집적 회로.
  6. 제1항에 있어서,
    상기 도전성 구조물들의 제1 세트는 상기 제2 방향으로 상기 제1 경계로부터 오프셋되고,
    상기 도전성 구조물들의 제3 세트는 상기 제2 방향으로 상기 제2 경계로부터 오프셋되는 것인, 집적 회로.
  7. 제1항에 있어서,
    상기 제1 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제4 세트를 더 포함하고, 상기 도전성 구조물들의 제4 세트는 상기 도전성 구조물들의 제1 세트와 오버랩하고, 상기 제1 금속 층과 상이한 제2 금속 층 상에 위치되고;
    상기 제2 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제5 세트를 더 포함하고, 상기 도전성 구조물들의 제5 세트는 상기 도전성 구조물들의 제2 세트와 오버랩하고, 상기 제2 금속 층 상에 위치되며;
    상기 제3 플립 플롭은 상기 제2 방향으로 연장되는 도전성 구조물들의 제6 세트를 더 포함하고, 상기 도전성 구조물들의 제6 세트는 상기 도전성 구조물들의 제3 세트와 오버랩하고, 상기 제2 금속 층 상에 위치되는 것인, 집적 회로.
  8. 제7항에 있어서,
    상기 제1 플립 플롭은 상기 도전성 구조물들의 제1 세트와 상기 도전성 구조물들의 제4 세트 사이에 비아들의 제1 세트를 더 포함하고;
    상기 제2 플립 플롭은 상기 도전성 구조물들의 제2 세트와 상기 도전성 구조물들의 제5 세트 사이에 비아들의 제2 세트를 더 포함하며;
    상기 제3 플립 플롭은 상기 도전성 구조물들의 제3 세트와 상기 도전성 구조물들의 제6 세트 사이에 비아들의 제3 세트를 더 포함하는 것인, 집적 회로.
  9. 집적 회로에 있어서,
    기판의 후면 상에 있고, 제1 방향으로 연장되는 제1 전력 레일;
    적어도 상기 제1 전력 레일에 커플링되고, 제1 영역을 포함하는 제1 플립 플롭 ― 상기 제1 영역은:
    상기 제1 전력 레일에 커플링되는 제1 인버터; 및
    상기 제1 인버터에 커플링되는 제1 입력 핀
    을 포함함 ― ; 및
    적어도 상기 제1 전력 레일에 커플링되고, 제1 경계에서 상기 제1 영역에 접하는 제2 영역을 포함하는 제2 플립 플롭 ― 상기 제2 영역은:
    상기 제1 전력 레일에 커플링되는 제2 인버터; 및
    상기 제2 인버터에 커플링되는 제2 입력 핀
    을 포함함 ―
    을 포함하며,
    상기 제1 플립 플롭 및 상기 제2 플립 플롭은 상기 후면 반대편의 상기 기판의 전면 상에 있고,
    상기 제1 입력 핀 및 상기 제2 입력 핀은 상기 제1 방향과 상이한 제2 방향으로 상기 제1 경계로부터 오프셋되는 것인, 집적 회로.
  10. 집적 회로를 제조하는 방법에 있어서,
    웨이퍼의 전면에 트랜지스터들의 제1 세트를 제조하여, 제1 플립 플롭을 형성하는 단계;
    상기 트랜지스터들의 제1 세트 위에 도전성 구조물들의 제1 세트를 퇴적하는 단계 ― 상기 도전성 구조물들의 제1 세트는 제1 방향으로 연장되고, 제1 레벨 상에 위치됨 ― ;
    상기 웨이퍼의 전면 반대편의 상기 웨이퍼의 후면 상에 웨이퍼 시닝(wafer thinning)을 수행하는 단계;
    상기 웨이퍼의 후면 상에 비아들의 제1 세트를 제조하는 단계; 및
    적어도 상기 웨이퍼의 후면 상에 전력 레일들의 세트를 퇴적하는 단계 ― 상기 전력 레일들의 세트는 상기 제1 방향으로 연장되고, 각각의 전력 레일은 상기 제1 방향과 상이한 제2 방향으로 인접한 전력 레일로부터 분리됨 ―
    를 포함하며,
    상기 도전성 구조물들의 제1 세트는 상기 제2 방향으로 상기 전력 레일들의 세트 중 제1 전력 레일의 중심으로부터 분리되는 것인, 집적 회로를 제조하는 방법.
KR1020210053951A 2020-04-30 2021-04-26 집적 회로, 시스템 및 그 형성 방법 KR102414342B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063018132P 2020-04-30 2020-04-30
US63/018,132 2020-04-30
US17/185,464 2021-02-25
US17/185,464 US11923369B2 (en) 2020-04-30 2021-02-25 Integrated circuit, system and method of forming the same

Publications (2)

Publication Number Publication Date
KR20210134508A true KR20210134508A (ko) 2021-11-10
KR102414342B1 KR102414342B1 (ko) 2022-06-29

Family

ID=78293259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210053951A KR102414342B1 (ko) 2020-04-30 2021-04-26 집적 회로, 시스템 및 그 형성 방법

Country Status (2)

Country Link
US (1) US11923369B2 (ko)
KR (1) KR102414342B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10878158B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160100176A (ko) * 2015-02-13 2016-08-23 삼성전자주식회사 멀티-비트 플립플롭 및 스캔 체인 회로
JP2017096881A (ja) * 2015-11-27 2017-06-01 株式会社リコー 半導体集積回路及びそのスキャンテスト方法
KR20170115420A (ko) * 2016-04-07 2017-10-17 삼성전자주식회사 멀티 비트 플립플롭들
KR20180129673A (ko) * 2017-05-26 2018-12-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
KR20190087752A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 반도체 장치
KR20200008514A (ko) * 2018-07-16 2020-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
KR20200019833A (ko) * 2018-08-15 2020-02-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 플립플롭 표준 셀

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583045B1 (en) * 2001-11-16 2003-06-24 Taiwan Semiconductor Manufacturing Company Chip design with power rails under transistors
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR102386907B1 (ko) 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
US11133254B2 (en) 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US20200266169A1 (en) * 2019-02-19 2020-08-20 Tokyo Electron Limited Replacement buried power rail in backside power delivery

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160100176A (ko) * 2015-02-13 2016-08-23 삼성전자주식회사 멀티-비트 플립플롭 및 스캔 체인 회로
JP2017096881A (ja) * 2015-11-27 2017-06-01 株式会社リコー 半導体集積回路及びそのスキャンテスト方法
KR20170115420A (ko) * 2016-04-07 2017-10-17 삼성전자주식회사 멀티 비트 플립플롭들
KR20180129673A (ko) * 2017-05-26 2018-12-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
KR20190087752A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 반도체 장치
KR20200008514A (ko) * 2018-07-16 2020-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
KR20200019833A (ko) * 2018-08-15 2020-02-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 플립플롭 표준 셀

Also Published As

Publication number Publication date
US20210343744A1 (en) 2021-11-04
KR102414342B1 (ko) 2022-06-29
US11923369B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
CN110729287B (zh) 半导体器件以及对应的布局图的生成方法
US11861282B2 (en) Integrated circuit fin structure manufacturing method
KR102320068B1 (ko) 집적 회로, 시스템, 및 그를 형성하는 방법
TW202020987A (zh) 半導體元件及其製造方法以及製造半導體元件之系統
KR102184037B1 (ko) 반도체 구조물, 디바이스 및 방법
CN115528023A (zh) 集成电路装置及其制造方法
KR102414342B1 (ko) 집적 회로, 시스템 및 그 형성 방법
JP2022025049A (ja) 集積回路デバイス、方法及びシステム
US20230342535A1 (en) Integrated circuit, system and method of forming the same
US20230114558A1 (en) Integrated circuit, system and method of forming the same
CN113594159B (zh) 集成电路及其形成方法
KR102580571B1 (ko) 레벨 시프팅 회로 및 방법
US20230008866A1 (en) Semiconductor device and method of making
KR102450739B1 (ko) 집적 회로 및 그 형성 방법
TW202143090A (zh) 積體電路佈局產生系統、積體電路結構以及產生積體電路佈局圖的方法
US20240038762A1 (en) Integrated circuit and method of forming the same
US20230385504A1 (en) Integrated circuit and method of forming the same
TWI810664B (zh) 阻抗降低之半導體裝置及其製造方法
TWI807579B (zh) 半導體元件及其製造方法
TWI838842B (zh) 積體電路及其製造方法
US20230260878A1 (en) Integrated circuit and method of forming the same
US20230387128A1 (en) Integrated circuit and method of forming the same
US11626369B2 (en) Integrated circuit, system and method of forming same
US11569168B2 (en) Integrated circuit, system and method of forming the same
US20230022333A1 (en) Integrated circuit and method of forming the same

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right