KR20180129673A - 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

집적 회로는 제1 세트의 게이트 구조물들과 제2 세트의 게이트 구조물들을 포함한다. 제1 세트의 게이트 구조물들의 각각의 중심은 제1 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리된다. 제2 세트의 게이트 구조물들의 각각의 중심은 제2 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리된다. 제1 세트의 게이트 구조물들 및 제2 세트의 게이트 구조물들은 제2 방향으로 연장된다. 제1 세트의 게이트 구조물들의 게이트는 제2 세트의 게이트 구조물들의 대응하는 게이트와 제2 방향으로 정렬된다. 제1 세트의 게이트 구조물들의 게이트는 제2 세트의 게이트 구조물들의 대응하는 게이트로부터 제2 방향으로 제1 거리만큼 분리된다.

Description

집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING SAME}
본 출원은 2017년 5월 26일자로 출원된 미국 가특허 출원 번호 제62/511,847호의 이익을 주장하는 출원으로서, 그 전체 개시가 본 명세서에 참고로 통합되어 있다.
집적 회로(integrated circuit; IC)를 소형화하는 최근의 경향은 전력 소비가 적지만 더 빠른 속도로 더 많은 기능을 제공하는 소형 디바이스의 결과를 가져 왔다. 소형화 프로세스는 또한 엄격한 설계 및 제조 사양들 뿐만 아니라 신뢰성 도전의 문제도 발생한다. 다양한 전자 설계 자동화(electronic design automation; EDA) 툴들은 표준 셀 레이아웃 설계(standard cell layout design) 및 제조 사양들을 충족시키면서 집적 회로의 표준 셀 레이아웃 설계를 생성하고, 최적화하며, 또한 검증한다.
본 발명의 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들(features)은 일정한 비율로 그려진 것이 아님에 주목해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1a는 일부 실시예들에 따른 IC의 일부분의 평면도이다.
도 1b는 일부 실시예들에 따른 IC의 일부분의 평면도이다.
도 2는 일부 실시예들에 따른 IC의 레이아웃 설계의 다이어그램이다.
도 3은 일부 실시예들에 따른 IC의 레이아웃 설계의 다이어그램이다.
도 4는 일부 실시예들에 따른 IC의 일부분의 평면도이다.
도 5는 일부 실시예들에 따른 IC의 레이아웃 설계의 다이어그램이다.
도 6은 일부 실시예들에 따른 IC의 제조 방법의 흐름도이다.
도 7은 일부 실시예들에 따라 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 8은 일부 실시예들에 따른 IC 레이아웃 설계를 설계하는 시스템의 블록도이다.
도 9는 일부 실시예들에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
이하의 개시는 제공된 발명의 요지(subject matter)의 피처들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들(components), 재료들(materials), 값들(values), 단계들(steps) 및 배치들(arrangements) 등의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예시이고 이들로 제한하고자 하는 것은 아니다. 다른 구성 요소들, 재료들, 값들, 단계들, 배치들 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처에 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처 및 제2 피처 사이에 추가의 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 목적으로 하며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 규정하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 도면에 도시 된 바와 같이 다른 소자(들) 또는 피처(들)에 대한 하나의 소자 또는 피처들의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방위 뿐만 아니라 사용 또는 동작 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 그에 따라 본 명세서에서 사용된 공간적으로 상대적인 기술어는 유사하게 해석될 수 있다.
일부 실시예들에 따르면, 집적 회로를 형성하는 방법은, 프로세서에 의해 집적 회로의 레이아웃 설계를 생성하는 단계를 포함하고, 집적 회로는 한 세트의 게이트 구조물들 중 적어도 하나의 게이트 구조물을 갖는다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는 집적 회로의 한 세트의 게이트 구조물들을 제조하는 것에 대응하는 한 세트의 게이트 레이아웃 패턴들을 생성하는 단계를 포함한다. 이 방법은 컷 피처 레이아웃 패턴을 생성하는 단계, 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계, 및 제1 게이트 구조물 및 제2 게이트 구조물을 형성하도록 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분을 제거하는 단계를 포함한다. 일부 실시예들에서, 컷 피처 레이아웃 패턴은 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분의 위치를 식별한다.
일부 실시예들에서, 한 세트의 게이트 레이아웃 패턴들은 제1 세트의 게이트 레이아웃 패턴들 및 제2 세트의 게이트 레이아웃 패턴들을 포함한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들은 집적 회로의 한 세트의 기능적 게이트 구조물들을 제조하는 것에 대응한다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들은 집적 회로의 한 세트의 비기능적 게이트 구조물들을 제조하는 것에 대응한다. 일부 실시예들에서, 비기능성 게이트 구조물들은 더미 게이트 구조물(dummy gate structures)에 대응한다.
일부 실시예들에서, 컷 피처 레이아웃 패턴은 제1 방향으로 연장되고 한 세트의 게이트 레이아웃 패턴들과 오버랩된다. 일부 실시예들에서, 한 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴들 각각은 한 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴으로부터 제1 방향으로 제1 피치만큼 분리된다.
일부 실시예들에서, 한 세트의 게이트 레이아웃 패턴들은 제1 방향과는 상이한 제2 방향으로 연장되고 한 세트의 그리드라인(gridline)들과 오버랩된다. 일부 실시예들에서, 한 세트의 그리드라인들은 제2 방향으로 연장된다. 일부 실시예들에서, 한 세트의 그리드라인들의 각각의 그리드라인은 한 세트의 그리드라인들 중 인접한 그리드라인으로부터 제1 피치만큼 분리된다.
하나 이상의 실시예들은 다른 접근법들보다 우수한 성능을 갖는 집적 회로 및 그 집적 회로의 대응하는 레이아웃 설계를 포함한다. 일부 실시예들에서, 집적 회로의 게이트들 및 더미 게이트들은 다른 접근법들보다 더 근접하게 함께 배치되어 다른 접근법들보다 본 발명의 집적 회로의 더 작은 면적을 가능하게 한다. 일부 실시예들에서, 본 개시의 제1 세트의 게이트 레이아웃 패턴들 및 제2 세트의 게이트 레이아웃 패턴들은 다른 접근법들보다 더 근접하게 함께 배치되어 다른 접근법들보다 집적 회로의 레이아웃 설계의 면적이 작아진다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들 및 제2 세트의 게이트 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 화학 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스에서 보다 적은 디싱(dishing)을 유발하는 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계를 가능하게 한다. 일부 실시예들에서, 보다 균일한 게이트 패턴 밀도를 갖는 집적 회로에서 게이트들 및 더미 게이트들을 더 근접하게 함께 배치함으로써, 다른 접근법들보다 CMP 프로세스로부터 보다 적은 디싱을 가능하게 한다. 일부 실시예들에서, 본 발명의 집적 회로를 제조하는 방법은 다른 접근법들보다 더 큰 프로세스 제어(예를 들어, 에칭)를 야기하는 보다 규칙적인 게이트 레이아웃 패턴들을 갖는다. 일부 실시예들에서, 규칙적인 레이아웃 패턴은 적어도 하나의 방향(예를 들어, 제1 방향 또는 제2 방향)으로 다른 레이아웃 패턴과 정렬된 레이아웃 패턴이다. 일부 실시예들에서, 보다 균일한 게이트 패턴 밀도를 갖는 집적 회로에서 게이트들 및 더미 게이트들을 더 근접하게 함께 배치함으로써, 다른 접근법들보다 적은 폴리실리콘 스티칭이 가능하게 된다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들 및 제2 세트의 게이트 레이아웃 패턴들을 더 근접하게 함께 배치함으로써, 다른 접근법들보다 더 균일한 게이트 패턴 밀도 및 보다 적은 폴리실리콘 스티칭을 갖는 레이아웃 설계가 가능하게 된다.
도 1a는 일부 실시예들에 따른 IC(100A)의 일부의 평면도이다. IC(100A)는 제1 세트의 게이트 구조물들(102) 및 제2 세트의 게이트 구조물들(104)을 포함한다. 제1 세트의 게이트 구조물들(102)은 제2 세트의 게이트 구조물들(104)로부터 컷 거리(DV)만큼 분리된다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(102)은 기능성 트랜지스터 디바이스들의 하나 이상의 게이트들에 대응한다. 일부 실시예들에서, 제2 세트의 게이트 구조물들(104)은 비기능성 트랜지스터 디바이스들의 하나 이상의 게이트들에 대응한다. 일부 실시예들에서, 비기능성 트랜지스터 디바이스들은 더미 트랜지스터 디바이스들로 지칭된다. 일부 실시예들에서, 제2 세트의 게이트 구조물들(104)은 더미 게이트들로 지칭된다. 일부 실시예들에서, IC(100A)는 방법(600)(도 6)에서 동작 606 이후의 집적 회로에 대응한다.
제1 세트의 게이트 구조물들(102)은 하나 이상의 게이트 구조물들(102a, 102b,...,102l)을 포함한다. 제1 세트의 게이트 구조물들(102)의 각각의 게이트 구조물(102a, 102b,...,102l)의 측면은 제1 세트의 게이트 구조물들(102) 중 인접한 게이트 구조물의 측면으로부터 제1 방향(X)으로 거리 S1만큼 분리된다. 제1 세트의 게이트 구조물들(102)의 각각의 게이트 구조물(102a, 102b,...,102l)은 제1 방향(X)과는 상이한 제2 방향(Y)으로 연장된다. 일부 실시예들에서, 제2 방향(Y)은 제1 방향(X)과 직교한다. 제1 세트의 게이트 구조물들(102)의 각각의 게이트 구조물(102a, 102b,...,102l)은 대응하는 그리드라인(106a, 106b,...,106l)(집합적으로 "그리드라인들(106)"이라 칭함)과 오버랩된다. 제1 세트의 게이트 구조물들(102) 내의 게이트 구조물들, 제2 세트의 게이트 구조물들(104) 내의 게이트 구조물들 또는 그리드라인들(106)의 다른 구성 요소들 또는 수량들은 본 발명의 의도된 범위 내에 있다.
그리드라인들(106)은 제2 방향(Y)으로 배열된다. 그리드라인들(106)의 각각의 그리드라인은 그리드라인들(106) 중 인접한 그리드라인으로부터 피치(PH)만큼 분리된다. 일부 실시예들에서, 그리드라인들(106)은 제1 세트의 게이트 구조물들(102) 또는 제2 세트의 게이트 구조물들(104) 내에 게이트 구조물들이 위치되는 영역들을 한정한다.
제2 세트의 게이트 구조물들(104)은 하나 이상의 게이트 구조물들(104a, 104b,..., 104l)을 포함한다. 제2 세트의 게이트 구조물들(104)의 각각의 게이트 구조물(104a, 104b,..., 104l)의 측면은 제2 세트의 게이트 구조물들(104) 중 인접한 게이트 구조물의 측면으로부터 제1 방향(X)으로 거리 S1만큼 분리된다. 제2 세트의 게이트 구조물들(104)의 각각의 게이트 구조물(104a, 104b,..., 104l)은 제2 방향(Y)으로 연장된다. 제2 세트의 게이트 구조물들(104)의 각각의 게이트 구조물(104a, 104b,..., 104l)은 대응하는 그리드라인(106a, 106b,..., 106l)과 오버랩된다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104)의 각각의 게이트 구조물(104a, 104b,..., 104l)은 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,...,102l)과 정렬된다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104)의 게이트 구조물(104a, 104b,..., 104l)의 에지는 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,...,102l)의 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104)의 게이트 구조물(104a, 104b,..., 104l)의 세로 중심은 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,...,102l)의 세로 중심과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제2 세트의 게이트 구조물들(104) 중 대응하는 게이트 구조물(104a, 104b,..., 104l)의 중심 또는 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)의 중심과 제2 방향(Y)으로 정렬된다. 일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제2 세트의 게이트 구조물들(104) 중 대응하는 게이트 구조물(104a, 104b,..., 104l)의 측면 또는 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)의 측면과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)의 중심으로부터 오프셋되는 것과 동일한 거리(도시되지 않음)만큼 제2 세트의 게이트 구조물들(104) 중 대응하는 게이트 구조물(104a, 104b,..., 104l)의 중심과 제1 방향(X)으로 오프셋된다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104)의 각각의 게이트 구조물(104a, 104b,..., 104l)은 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)로부터 컷 거리(DV)만큼 분리된다. 일부 실시예들에서, 컷 거리(DV)는 약 0.01 ㎛ 내지 약 0.06 ㎛의 범위이다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104) 중 적어도 하나의 게이트 구조물(104a, 104b,..., 104l) 또는 제1 세트의 게이트 구조물들(102) 중 적어도 하나의 게이트 구조물(102a, 102b,..., 102l)은 제1 방향(X)으로 폭(DH)을 갖는다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104) 중 적어도 하나의 게이트 구조물(104a, 104b,..., 104l) 또는 제1 세트의 게이트 구조물들(102) 중 적어도 하나의 게이트 구조물(102a, 102b,..., 102l)은 폴리 실리콘 등을 포함한다.
일부 실시예들에서, IC(도 1a에서 100A, 도 1b에서 100B, 도 4에서 400)는 하나 이상의 표준 셀들에 대응한다. 일부 실시예들에서, 표준 셀은 논리 게이트 셀이다. 일부 실시예들에서, 논리 게이트 셀은 AND, OR, NAND, NOR, XOR, INV, AND-OR-인버트(AND-OR-Invert; AOI), OR-AND-인버트(OR-AND-Invert; OAI), MUX, 플립 플롭(Flip-flop), BUFF, 래치(Latch), 지연(delay), 클록 셀들(clock cells) 등을 포함할 수 있다. 일부 실시예들에서, 표준 셀은 메모리 셀이다. 일부 실시예들에서, 메모리 셀은 SRAM(static random access memory), DRAM(dynamic RAM), RRAM(resistive RAM), MRAM(magnetoresistive RAM), ROM(read only memory) 등을 포함한다. 일부 실시예들에서, 표준 셀은 하나 이상의 능동 소자 또는 수동 소자를 포함한다. 능동 소자들의 예로는 트랜지스터, 다이오드 등을 포함하지만, 그러나 이들로 한정되는 것은 아니다. 트랜지스터들의 예로는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(p-channel and/or n-channel field effect transistor; PFET/NFET) 등, FinFET, 상승된 소스/드레인을 갖는 평면 MOS 트랜지스터 등을 포함하지만, 그러나 이들로 한정되는 것은 아니다. 수동 소자들의 예로는 커패시터, 인덕터, 퓨즈, 저항기 등을 포함하지만, 그러나 이들로 한정되는 것은 아니다. 일부 실시예들에서, IC(100A)는 설명의 용이함을 위해 도시되지 않은 다른 피처들을 포함한다.
일부 실시예들에서, 제1 세트의 게이트 구조물들(102) 내의 게이트 구조물들과 제2 세트의 게이트 구조물들(104) 내의 게이트 구조물들 사이의 거리는 다른 접근법들보다 작다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(102) 내의 게이트 구조물들과 제2 세트의 게이트 구조물들(104) 내의 게이트 구조물들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 IC(100A, 100B 또는 400)의 면적이 더 작다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(102) 내의 게이트 구조물들과 제2 세트의 게이트 구조물들(104) 내의 게이트 구조물들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, IC(100A, 100B 또는 400)는 다른 접근법들보다 CMP 프로세스로부터 적은 디싱을 일으키는 다른 접근법들보다 더 균일한 게이트 패턴 밀도를 갖는다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(102) 내의 게이트 구조물들 및 제2 세트의 게이트 구조물들(104) 내의 게이트 구조물들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, IC(100A, 100B 또는 400)는 다른 접근법들보다 적은 폴리실리콘 스티칭을 일으키는 다른 접근법들보다 더 균일한 게이트 패턴 밀도를 갖는다.
도 1b는 일부 실시예들에 따른 IC(100B)의 일부의 평면도이다. IC(100B)는 IC(100A)(도 1a)의 변형이다. 도 1a의 IC(100A)와 비교해서, IC(100B)는 제1 세트의 게이트 구조물들(102)과 제2 세트의 게이트 구조물들(104) 사이에 한 세트의 게이트 구조물들(108)을 추가로 포함한다. 한 세트의 게이트 구조물들(108)은 제1 세트의 게이트 구조물들(102)을 제2 세트의 게이트 구조물들(104)에 결합시킨다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(102), 제2 세트의 게이트 구조물들(104) 및 한 세트의 게이트 구조물들(108)은 일체로 형성되어 있다. 일부 실시예들에서, IC(100B)는 방법(600)(도 6)에서 동작 604 이후의 집적 회로에 대응한다.
한 세트의 게이트 구조물들(108)은 하나 이상의 게이트 구조물들(108a, 108b,..., 108l)을 포함한다. 한 세트의 게이트 구조물들(108)의 각각의 게이트 구조물(108a, 108b,..., 108l)의 측면은 한 세트의 게이트 구조물들(108) 중 인접한 게이트 구조물의 측면으로부터 제1 방향(X)으로 거리 S1만큼 분리된다. 한 세트의 게이트 구조물들(108)의 각각의 게이트 구조물(108a, 108b,..., 108l)은 제2 방향(Y)으로 연장된다. 한 세트의 게이트 구조물들(108)의 각각의 게이트 구조물(108a, 108b,..., 108l)은 대응하는 그리드라인(106a, 106b,..., 106l)에 오버랩된다.
일부 실시예들에서, 한 세트의 게이트 구조물들(108)의 적어도 하나의 게이트 구조물(108a, 108b,..., 108l)은 제1 방향(X)으로 폭(DH)을 갖는다. 일부 실시예들에서, 한 세트의 게이트 구조물들(108)의 각각의 게이트 구조물(108a, 108b,..., 108l)은 컷 거리(DV)와 동일한 제2 방향의 길이를 갖는다.
일부 실시예들에서, 한 세트의 게이트 구조물들(108)의 각각의 게이트 구조물(108a, 108b,..., 108l)은 제2 세트의 게이트 구조물들(104) 중 대응하는 게이트 구조물(104a, 104b,..., 104l) 또는 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)과 정렬된다.
일부 실시예들에서, 한 세트의 게이트 구조물들(108)의 게이트 구조물(108a, 108b,..., 108l)의 에지는 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)의 에지 또는 제2 세트의 게이트 구조물들(104)의 게이트 구조물(104a, 104b,..., 104l)의 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 제2 세트의 게이트 구조물들(104)의 게이트 구조물(104a, 104b,..., 104l)의 중심은 제1 세트의 게이트 구조물들(102) 중 대응하는 게이트 구조물(102a, 102b,..., 102l)의 중심과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 한 세트의 게이트 구조물들(108) 중 대응하는 게이트 구조물(108a, 108b,..., 108l)의 중심과 제2 방향(Y)으로 정렬된다. 일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 한 세트의 게이트 구조물들(108) 중 대응하는 게이트 구조물(108a, 108b,..., 108l)의 측면과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 한 세트의 게이트 구조물들(108) 중 적어도 하나의 게이트 구조물은 폴리실리콘 등을 포함한다.
도 2는 일부 실시예들에 따른 IC 의 레이아웃 설계(200)의 다이어그램이다.
레이아웃 설계(200)는 IC(100A)(도 1a) 또는 IC(100B)(도 1b)를 제조하는 것이 가능하다. 도 1a, 도 1b 또는 도 2 내지 도 5 각각에서의 구성 요소들과 동일하거나 유사한 구성 요소들은 동일한 참조 번호를 부여하고 그 상세한 설명은 생략하였다.
레이아웃 설계(200), 레이아웃 설계(300)(도 3), 레이아웃 설계(500)(도 5)의 구성 뿐만 아니라 정렬, 길이 및 폭을 포함하는 구조적 관계는 도 1a 및 도 1b의 IC(100A-100B) 또는 도 4의 IC(400)의 구조적 관계 및 구성과 유사하고, 간결성을 위해 설명되지 않을 것이다.
레이아웃 설계(200)는 제1 세트의 게이트 레이아웃 패턴들(202), 제2 세트의 게이트 레이아웃 패턴들(204), 및 폴리 컷 피처 레이아웃 패턴(210)을 포함한다. 제1 세트의 게이트 레이아웃 패턴들(202)은 IC(100A-100B)의 대응하는 제1 세트의 게이트 구조물들(102)(도 1a 내지 도 1b)을 제조하는데 사용될 수 있다. 제2 세트의 게이트 레이아웃 패턴들(204)은 IC(100A-100B)의 대응하는 제2 세트의 게이트 구조물들(104)(도 1a 내지 도 1b)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 방법(600)(도 6)의 동작 606에서 제거된 게이트 구조물(108)의 부분은 폴리 컷 피처 레이아웃 패턴(210)(도 2 및 도 3)에 의해 레이아웃 설계(200 및 300)에서 식별된다.
제1 세트의 게이트 레이아웃 패턴들(202) 및 제2 세트의 게이트 레이아웃 패턴들(204)은 제2 방향(Y)으로 연장되고 한 세트의 그리드라인들(106)과 오버랩된다. 제1 세트의 게이트 레이아웃 패턴들(202) 및 제2 세트의 게이트 레이아웃 패턴들(204)은 제2 방향(Y)의 패턴 폭(W1V)에 대응하는 거리만큼 제2 방향(Y)으로 서로 분리된다.
제1 세트의 게이트 레이아웃 패턴들(202)은 하나 이상의 게이트 레이아웃 패턴들(202a, 202b,..., 202l)을 포함한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 레이아웃 패턴의 중심은 제1 세트의 게이트 레이아웃 패턴(202) 중 인접한 레이아웃 패턴의 중심으로부터 제1 방향(X)으로 피치 P1만큼 분리된다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 레이아웃 패턴의 측면은 제1 세트의 게이트 레이아웃 패턴들(202) 중 인접한 레이아웃 패턴의 측면으로부터 제1 방향(X)으로 거리 S2만큼 분리된다. 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 레이아웃 패턴은 제2 방향(Y)으로 연장되고 한 세트의 그리드라인들(106)과 오버랩된다.
일부 실시예들에서, 한 세트의 그리드라인들(106)의 각각의 그리드라인은 한 세트의 그리드라인들(106) 중 인접한 그리드라인으로부터 피치 P1만큼 분리된다.
제2 세트의 게이트 레이아웃 패턴들(204)은 하나 이상의 게이트 레이아웃 패턴들(204a, 204b,..., 204l)을 포함한다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들(204)의 각각의 레이아웃 패턴의 중심은 제2 세트의 게이트 레이아웃 패턴들(204) 중 인접한 레이아웃 패턴의 중심으로부터 제1 방향(X)으로 피치 P1만큼 분리된다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들(204)의 각각의 레이아웃 패턴의 측면은 제2 세트의 게이트 레이아웃 패턴들(204) 중 인접한 레이아웃 패턴의 측면으로부터 제1 방향(X)으로 거리 S2만큼 분리된다. 제2 세트의 게이트 레이아웃 패턴들(204)의 각각의 레이아웃 패턴은 제2 방향(Y)으로 연장되고 한 세트의 그리드라인들(106)과 오버랩된다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 레이아웃 패턴(202a, 202b,..., 202l)은 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)과 정렬된다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 에지는 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 중심은 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 중심과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 중심 또는 제1 세트의 게이트 레이아웃 패턴들(202) 중 대응하는 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 중심과 제2 방향(Y)으로 정렬된다. 일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 측면 또는 제1 세트의 게이트 레이아웃 패턴들(202) 중 대응하는 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 측면과 제2 방향(Y)으로 정렬된다. 일부 실시예들에서, 그리드라인(106a, 106b,..., 106l)은 제1 세트의 게이트 레이아웃 패턴들(202) 중 대응하는 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 중심으로부터 오프셋되는 것과 동일한 거리(도시되지 않음)만큼 제2 세트의 게이트 레이아웃 패턴들(204) 중 대응하는 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 중심과 제1 방향(X)으로 오프셋된다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들(204)의 각각의 게이트 레이아웃 패턴(204a, 204b,..., 204l)은 제1 세트의 게이트 레이아웃 패턴들(202) 중 대응하는 게이트 레이아웃 패턴(202a, 202b,..., 202l)을 접촉한다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 게이트 레이아웃 패턴(202a, 202b,..., 202l) 또는 제2 세트의 게이트 레이아웃 패턴들(204)의 각각의 게이트 레이아웃 패턴(204a, 204b,..., 204l)은 제1 방향(X)으로 대응하는 패턴 폭(W1H)을 갖는다. 제1 세트의 게이트 레이아웃 패턴들(202) 또는 제2 세트의 게이트 레이아웃 패턴들(204)의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
폴리 컷 피처 레이아웃 패턴(210)은 제1 방향(X)으로 연장된다. 폴리 컷 피처 레이아웃 패턴(210)은 제2 방향(Y)의 패턴 폭(W1V)과 제1 방향(X)의 패턴 길이(L)를 갖는다. 일부 실시예들에서, 폴리 컷 피처 레이아웃 패턴(210)은 방법(600)(도 6)의 동작 606 동안 제거되는 IC(100B)의 게이트 구조물(108)의 적어도 일부분의 위치를 식별하기 위해 사용할 수 있다.
일부 실시예들에서, 패턴 폭(W1V)은 하나의 이상의 게이트 구조물(102a, 102b,..., 102l) 또는 게이트 구조물(104a, 104b,..., 104l)의 컷 폭(DV)에 대응한다.
일부 실시예들에서, 각각의 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 패턴 폭(W1H)은 각각의 대응하는 게이트 구조물(102a, 102b,..., 102l)의 컷 폭(DH)에 대응한다. 일부 실시예들에서, 각각의 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 패턴 폭(W1H)은 각각의 대응하는 게이트 구조물(104a, 104b,..., 104l)의 컷 폭(DH)에 대응한다.
일부 실시예들에서, 패턴 길이 L은 제1 세트의 게이트 레이아웃 패턴들(202)의 각각의 게이트 레이아웃 패턴(202a, 202b,..., 202l) 또는 제2 세트의 게이트 레이아웃 패턴들(204)의 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 패턴 폭(W1H)의 합보다 크다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202), 제2 세트의 게이트 레이아웃 패턴들(204) 및 폴리 컷 피처 레이아웃 패턴(210)은 폴리 게이트 레이아웃 레벨(POLY) 상에 위치한다. 폴리 컷 피처 레이아웃 패턴(210)의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)에서의 레이아웃 패턴들과 제2 세트의 게이트 레이아웃 패턴들(204)에서의 레이아웃 패턴들 사이의 거리는 다른 접근법들보다 작아서, 레이아웃 설계(200, 300, 500)의 면적을 다른 접근법들보다 작게 만든다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202) 및 제2 세트의 게이트 레이아웃 패턴들(204)을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 화학 기계적 평탄화(CMP) 프로세스에서 디싱이 적은 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계(200, 300 또는 500)를 가능하게 한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202)과 제2 세트의 게이트 레이아웃 패턴들(204)을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 적은 폴리 실리콘 스티칭을 야기시키는 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계(200, 300 또는 500)를 가능하게 한다.
도 3은 일부 실시예들에 따른 IC의 레이아웃 설계(300)의 다이어그램이다. 레이아웃 설계(300)는 IC(100A)(도 1a) 또는 IC(100B)(도 1b)를 제조하는데 사용될 수 있다.
레이아웃 설계(300)는 레이아웃 설계(200)(도 2)의 변형이다. 도 2의 레이아웃 설계(200)와 비교해서, 레이아웃 설계(300)는 하나 이상의 활성 영역 레이아웃 패턴들(316a, 316b, 316c)(집합적으로 "한 세트의 활성 영역 레이아웃 패턴들(316)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제1 방향(X)으로 연장되고 제2 방향(Y)으로 길이(L2)(도시되지 않음)를 갖는다. 한 세트의 활성 영역 레이아웃 패턴들(316)은 제1 세트의 게이트 레이아웃 패턴들(202) 및 제2 세트의 게이트 레이아웃 패턴들(204) 아래에 있다. 한 세트의 활성 영역 레이아웃 패턴들(316)은 IC(100A, 100B)의 대응하는 한 세트의 활성 영역들(도시되지 않음)을 제조하는 것이 가능하다. 일부 실시예들에서, IC(100A, 100B)의 한 세트의 활성 영역들(도시되지 않음)은 IC(100A, 100B)의 소스 또는 드레인 확산 영역들을 한정하는 IC(100A, 100B)의 산화물-정의(OD) 영역으로 지칭된다. 한 세트의 활성 영역 레이아웃 패턴들(316)의 각각의 레이아웃 패턴(316a, 316b, 316c)은 제2 방향(Y)으로 서로 분리된다.
활성 영역 레이아웃 패턴(316a)은 활성 영역 레이아웃 패턴(316b)으로부터 거리 D2만큼 분리된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(316a) 및 활성 영역 레이아웃 패턴(316b)은 동일한 활성 영역 레이아웃 패턴의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(316c)은 2개 이상의 불연속적인 활성 영역 레이아웃 패턴들을 포함한다. 일부 실시예들에서, 활성 영역의 레이아웃 패턴(316a, 316b, 316c)은 동일한 연속적인 활성 영역의 레이아웃 패턴의 일부분이다. 한 세트의 활성 영역 레이아웃 패턴들(316)의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
레이아웃 설계(300)는 하나 이상의 핀 레이아웃 패턴들(fin layout patterns)(320a, 320b, 320c)(집합적으로 "한 세트의 핀 레이아웃 패턴들(320)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제1 방향(X)으로 연장된다. 핀 레이아웃 패턴들(320a, 320b, 320c)은 대응하는 활성 영역 레이아웃 패턴(316a, 316b, 316c) 위에 있다. 한 세트의 핀 레이아웃 패턴들(320)은 제1 세트의 게이트 레이아웃 패턴들(202) 및 제2 세트의 게이트 레이아웃 패턴들(204) 아래에 있다. 한 세트의 핀 레이아웃 패턴들(320)의 레이아웃 패턴들 각각은 한 세트의 핀 레이아웃 패턴들(320) 중 인접한 레이아웃 패턴으로부터 제2 방향(Y)으로 핀 피치(도시되지 않음)만큼 분리된다. 한 세트의 핀 레이아웃 패턴들(320)은 IC(100A, 100B)의 대응하는 한 세트의 핀들(도시되지 않음)을 제조하는데 사용될 수 있다. 한 세트의 핀 레이아웃 패턴들(320) 내의 핀들의 다른 구성 요소들 또는 수량은 본 발명의 범위 내에 있다.
레이아웃 설계(300)는 하나 이상의 도전성 피처 레이아웃 패턴들(conductive feature layout patterns)(312a, 312b,..., 312k)(집합적으로 "한 세트의 도전성 피처 레이아웃 패턴들(312)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제2 방향(Y)으로 연장된다. 한 세트의 도전성 피처 레이아웃 패턴들(312)은 한 세트의 활성 영역 레이아웃 패턴들(316) 위에 있다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(312)은 제1 세트의 금속 확산(metal diffusion; MD) 레이아웃 패턴들에 대응한다. 한 세트의 도전성 피처 레이아웃 패턴들(312)은 IC(100A, 100B)의 금속-제로(metal-zero; M0)층 상에 대응하는 제1 세트의 MD 도전성 피처(도시되지 않음)를 제조하는데 사용될 수 있다. 일부 실시예들에서, IC(100A, 100B)의 제1 세트의 MD 도전성 피처(도시되지 않음)는 IC(100A, 100B)의 소스 또는 드레인 확산 영역들에 연결된다.
한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴(312a, 312b,..., 312k)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 분리된다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴의 중심은 한 세트의 도전성 피처 레이아웃 패턴들(312) 중 인접한 레이아웃 패턴의 중심으로부터 제1 방향(X)으로 피치 P2만큼 분리된다. 한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴은 제1 세트의 게이트 레이아웃 패턴들(202)의 한 쌍의 레이아웃 패턴들 사이에 위치된다. 한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴은 한 세트의 그리드라인들(106)의 한 쌍의 그리드라인들 사이에 위치된다. 한 세트의 도전성 피처 레이아웃 패턴들(312) 내의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
레이아웃 설계(300)는 하나 이상의 도전성 피처 레이아웃 패턴들(314a, 314b,..., 314k)(집합적으로 "한 세트의 도전성 피처 레이아웃 패턴들(314)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제2 방향(Y)으로 연장된다. 한 세트의 도전성 피처 레이아웃 패턴들(314)은 한 세트의 활성 영역 레이아웃 패턴들(316) 위에 있다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(314)은 제2 세트의 금속 확산(MD) 레이아웃 패턴들에 대응한다. 한 세트의 도전성 피처 레이아웃 패턴들(314)은 IC(100A, 100B)의 금속-제로(M0)층 상에 대응하는 제2 세트의 MD 도전성 피처(도시되지 않음)를 제조하는데 사용될 수 있다. 일부 실시예들에서, IC(100A, 100B)의 제2 세트의 MD 도전성 피처들(도시되지 않음)은 IC(100A, 100B)의 소스 또는 드레인 확산 영역들에 연결된다.
한 세트의 도전성 피처 레이아웃 패턴들(314)의 각각의 레이아웃 패턴(314a, 314b,..., 314k)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 분리된다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(314)의 각각의 레이아웃 패턴의 중심은 한 세트의 도전성 피처 레이아웃 패턴들(314) 중 인접한 레이아웃 패턴의 중심으로부터 제1 방향(X)으로 피치 P2만큼 분리된다. 한 세트의 도전성 피처 레이아웃 패턴들(314)의 각각의 레이아웃 패턴은 제2 세트의 게이트 레이아웃 패턴들(204)의 한쌍의 레이아웃 패턴들 사이에 위치된다. 한 세트의 도전성 피처 레이아웃 패턴들(314)의 각각의 레이아웃 패턴은 한 세트의 그리드라인들(106)의 한쌍의 그리드라인들 사이에 위치된다. 한 세트의 도전성 피처 레이아웃 패턴들(314)의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴(312a, 312b,..., 312k)은 제2 방향(Y)으로 한 세트의 도전성 피처 레이아웃 패턴들(314) 중 대응하는 도전성 피처 레이아웃 패턴(314a, 314b,..., 314k)과 정렬되고, 이 도전성 피처 레이아웃 패턴으로부터 분리된다.
일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(312)의 레이아웃 패턴(312a, 312b,..., 312k)의 에지는 한 세트의 도전성 피처 레이아웃 패턴들(314) 중 대응하는 레이아웃 패턴(314a, 314b,..., 314k)의 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(312)의 레이아웃 패턴(312a, 312b,..., 312k)의 중심은 한 세트의 도전성 피처 레이아웃 패턴들(314) 중 대응하는 레이아웃 패턴(314a, 314b,..., 314k)의 중심과 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(312)의 각각의 레이아웃 패턴(312a, 312b,..., 312k)은 한 세트의 도전성 피처 레이아웃 패턴들(314) 중 대응하는 레이아웃 패턴(314a, 314b,..., 314k)으로부터 제2 방향(Y)으로 적어도 패턴 폭(W1V)만큼 분리된다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(202) 내의 레이아웃 패턴들과 제2 세트의 게이트 레이아웃 패턴들(204) 내의 레이아웃 패턴들 사이의 거리는 다른 접근법들보다 작아서, 한 세트의 활성 영역 레이아웃 패턴들(316)의 영역 및 한 세트의 활성 영역들(도시되지 않음) 중 대응하는 활성 영역들이 다른 접근법들보다 우수한 성능을 갖는 IC를 생성하는 다른 접근법들보다 더 커지게 된다.
도 4는 일부 실시예들에 따른 IC(400)의 일부의 평면도이다.
IC(400)는 도 1a 및 도 1b의 IC(100A, 100B)의 변형이다. IC(400)는 제1 세트의 게이트 구조물들(402) 및 제2 세트의 게이트 구조물들(404)을 포함한다. 일부 실시예들에서, IC(400)는 방법(600)(도 6)에서 동작 604 이후의 집적 회로에 대응한다.
일부 실시예들에서, 제1 세트의 게이트 구조물들(402)은 기능적 트랜지스터 디바이스들의 하나 이상의 게이트들에 대응한다. 일부 실시예들에서, 제2 세트의 게이트 구조물들(404)은 비기능적 트랜지스터 디바이스들의 하나 이상의 게이트들에 대응한다. 일부 실시예들에서, 비기능적 트랜지스터 디바이스들은 더미 트랜지스터 디바이스들로 지칭된다. 일부 실시예들에서, 제2 세트의 게이트 구조물들(404)은 더미 게이트들로 지칭된다.
제1 세트의 게이트 구조물들(402)은 제1 서브 세트의 게이트 구조물들(402a) 및 제2 서브 세트의 게이트 구조물들(402b)을 포함한다. 제1 세트의 게이트 구조물들(402)은 도 1a 및 도 1b의 제1 세트의 게이트 구조물들(102)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다.
제1 서브 세트의 게이트 구조물들(402a)은 하나 이상의 게이트 구조물들(408a, 408b, 408c)을 포함한다. 제1 서브 세트의 게이트 구조물들(402a)의 각각의 게이트 구조물(408a, 408b, 408c)은 제1 서브 세트의 게이트 구조물들(402a) 중 인접한 게이트 구조물로부터 제1 방향(X)으로 거리 S3만큼 분리된다. 제1 서브 세트의 게이트 구조물들(402a)의 각각의 게이트 구조물(408a, 408b, 408c)은 제2 방향(Y)으로 연장된다. 제1 서브 세트의 게이트 구조물들(402a)의 각각의 게이트 구조물(408a, 408b, 408c)은 대응하는 그리드라인(412a, 412b, 412c)(집합적으로 "제1 서브 세트의 그리드라인들(406a)"로서 지칭됨)에 오버랩된다.
제2 서브 세트의 게이트 구조물들(402b)은 하나 이상의 게이트 구조물들(410a, 410b, 410c)을 포함한다. 제2 서브 세트의 게이트 구조물들(402b)의 각각의 게이트 구조물(410a, 410b, 410c)은 제2 서브 세트의 게이트 구조물들(402b) 중 인접한 게이트 구조물로부터 제1 방향(X)으로 거리 S4만큼 분리된다. 제2 서브 세트의 게이트 구조물들(402b)의 각각의 게이트 구조물(410a, 410b, 410c)은 제2 방향(Y)으로 연장된다. 제2 서브 세트의 게이트 구조물들(402b)의 각각의 게이트 구조물(410a, 410b, 410c)은 대응하는 그리드라인(414a, 414b, 414c)(집합적으로 "제2 서브 세트의 그리드라인들(406b)"로서 지칭됨)에 오버랩된다.
제1 세트의 그리드라인들(406)은 제1 서브 세트의 그리드라인들(406a) 및 제2 서브 세트의 그리드라인들(406b)을 포함한다. 일부 실시예들에서, 제1 서브 세트의 그리드라인들(406a)은 제1 서브 세트의 게이트 구조물들(402a) 내의 게이트 구조물들이 위치되는 영역들을 한정한다. 일부 실시예들에서, 제2 서브 세트의 그리드라인들(406b)은 제2 서브 세트의 게이트 구조물들(402b) 내의 게이트 구조물들이 위치되는 영역들을 한정한다. 제1 서브 세트의 그리드라인들(406a)의 각각의 그리드라인은 제1 서브 세트의 그리드라인들(406a) 중 인접한 그리드라인으로부터 피치 P2만큼 분리된다. 제2 서브 세트의 그리드라인들(406b)의 각각의 그리드라인은 제2 서브 세트의 그리드라인들(406b) 중 인접한 그리드라인으로부터 피치 P3만큼 분리된다. 제1 세트의 그리드라인들(406)은 도 1a 및 도 1b의 한 세트의 그리드라인들(106)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다.
제2 세트의 게이트 구조물들(404)은 제1 서브 세트의 게이트 구조물들(402a)과 제2 서브 세트의 게이트 구조물들(402b)의 사이에 위치된다. 일부 실시예들에서, 제1 세트의 게이트 구조물들(402)은 제2 세트의 게이트 구조물들(404)과 제1 방향(X)으로 교호한다. 제2 세트의 게이트 구조물들(404)은 도 1a 및 도 1b의 한 세트의 게이트 구조물들(104)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다. 제2 세트의 게이트 구조물들(404)은 하나 이상의 게이트 구조물들(404a, 404b,..., 404q)을 포함한다. 일부 실시예들에서, 제2 세트의 게이트 구조물들(404)은 10개 이상의 게이트 구조물들을 포함한다.
제2 세트의 게이트 구조물들(404)의 각각의 게이트 구조물(404a, 404b,..., 404q)은 제2 세트의 게이트 구조물들(404) 중 인접한 게이트 구조물로부터 제1 방향(X)으로 거리 S5만큼 분리된다. 제2 세트의 게이트 구조물들(404)의 각각의 게이트 구조물(404a, 404b,..., 404q)은 제2 방향(Y)으로 연장된다. 제2 세트의 게이트 구조물들(404)의 각각의 게이트 구조물(404a, 404b,..., 404q)은 대응하는 그리드라인(416a, 416b,..., 416q)(집합적으로 "제2 세트의 그리드라인들(416)"로서 지칭됨)에 오버랩된다. 일부 실시예들에서, 제2 세트의 그리드라인들(416)은 제2 세트의 게이트 구조물들(404)의 게이트 구조물들이 위치되는 영역들을 한정한다. 제2 세트의 그리드라인들(416)의 각각의 그리드라인은 제2 세트의 그리드라인들(416) 중 인접한 그리드라인으로부터 피치 P4만큼 분리된다. 제2 세트의 그리드라인들(416)은 도 1a 내지 도 1b의 한 세트의 그리드라인들(106)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다.
제1 서브 세트의 게이트 구조물들(402a)의 게이트 구조물들, 제2 서브 세트의 게이트 구조물들(402b)의 게이트 구조물들, 제2 세트의 게이트 구조물들(404)의 게이트 구조물들의 다른 구성 요소들 또는 수량들은 본 발명의 의도된 범위 내에 있다.
제1 서브 세트의 그리드라인들(406a)의 그리드라인들, 제2 서브 세트의 그리드라인들(406b)의 그리드라인들, 또는 제2 세트의 그리드라인들(410)의 그리드라인들의 다른 구성 요소들 또는 수량들은 본 발명의 의도된 범위 내에 있다.
일부 실시예들에서, 제1 세트의 게이트 구조물들(402)의 각각의 게이트 구조물의 측면은 제2 세트의 게이트 구조물들(404)의 각각의 게이트 구조물의 측면과 제1 방향(X)으로 정렬된다.
일부 실시예들에서, 적어도 하나의 거리 S3, S4 또는 S5는 거리 S3, S4 또는 S5의 다른 거리와 동일하다. 일부 실시예들에서, 적어도 하나의 거리 S3, S4 또는 S5는 거리 S3, S4 또는 S5의 다른 거리와 상이하다.
일부 실시예들에서, 적어도 하나의 피치 P2, P3 또는 P4는 피치 P2, P3 또는 P4의 다른 피치와 동일하다. 일부 실시예들에서, 적어도 하나의 피치 P2, P3 또는 P4는 피치 P2, P3 또는 P4의 다른 피치와 상이하다.
일부 실시예들에서, 제1 서브 세트의 게이트 구조물들(402a)의 게이트 구조물(408c)은 제2 세트의 게이트 구조물들(404)의 게이트 구조물(404a) 바로 옆에 또는 그에 인접하여 제1 방향(X)으로 거리 S3 또는 S5만큼 제2 세트의 게이트 구조물들(404)의 게이트 구조물(404a)로부터 분리된다. 일부 실시예들에서, 제2 서브 세트의 게이트 구조물들(402b)의 게이트 구조물(410a)은 제2 세트의 게이트 구조물들(404)의 게이트 구조물(404q) 바로 옆에 또는 그에 인접하여 제1 방향(X)으로 거리 S4 또는 S5만큼 제2 세트의 게이트 구조물들(404)의 게이트 구조물(404q)로부터 분리된다.
일부 실시예들에서, 그리드라인들(412a, 412b, 412c)은 제1 서브 세트의 게이트 구조물들(402a) 중 대응하는 게이트 구조물(408a, 408b, 408c)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인들(414a, 414b, 414c)은 제2 서브 세트의 게이트 구조물들(402b) 중 대응하는 게이트 구조물(410a, 410b, 410c)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(416a, 416b,..., 416q)은 제2 세트의 게이트 구조물들(404) 중 대응하는 게이트 구조물(404a, 404b,..., 404q)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b,..., 416q)은 대응하는 게이트 구조물(408a, 408b, 408c, 410a, 410b, 410c, 404a, 404b,..., 404q)의 중심과 제1 방향(X)으로 제1 거리(도시되지 않음)만큼 오프셋되고, 다른 그리드라인(412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b,..., 416q)은 대응하는 게이트 구조물(408a, 408b, 408c, 410a, 410b, 410c, 404a, 404b,..., 404q)의 중심과 제1 방향(X)으로 제2 거리(도시되지 않음)만큼 오프셋된다. 이들 실시예들에서, 제1 거리(도시되지 않음)는 제2 거리(도시되지 않음)와 동일하다. 이들 실시예들에서, 제1 거리(도시되지 않음)는 제2 거리(도시되지 않음)와 상이하다.
일부 실시예들에서, 제1 세트의 게이트 구조물들(402) 중 적어도 하나의 게이트 구조물 또는 제2 세트의 게이트 구조물들(404) 중 적어도 하나의 게이트 구조물은 폴리실리콘 등을 포함한다.
도 5는 일부 실시예들에 따른 IC의 레이아웃 설계(500)의 다이어그램이다. 레이아웃 설계(500)는 도 4의 IC(400)를 제조하는데 사용할 수 있다. 레이아웃 설계(500)의 구성 뿐만 아니라 정렬, 길이 및 폭을 포함하는 구조적 관계는 도 4의 IC(400)의 구조적 관계 및 구성과 유사하고, 간결성을 위해 설명되지 않을 것이다.
레이아웃 설계(500)는 제1 세트의 게이트 레이아웃 패턴들(502)과 제2 세트의 게이트 레이아웃 패턴들(504)을 포함한다. 제1 세트의 게이트 레이아웃 패턴들(502)은 IC(400)의 대응하는 제1 세트의 게이트 구조물들(402)(도 4)을 제조하는데 사용할 수 있다. 제2 세트의 게이트 레이아웃 패턴들(504)은 IC(400)의 대응하는 제2 세트의 게이트 구조물들(404)(도 4)을 제조하는데 사용할 수 있다.
제1 세트의 게이트 레이아웃 패턴들(502)은 제2 방향(Y)으로 연장되고 한 세트의 그리드라인들(412, 414)과 오버랩된다. 제1 세트의 게이트 레이아웃 패턴들(502)은 제1 서브 세트의 게이트 레이아웃 패턴들(502a)와 제2 서브 세트의 게이트 레이아웃 패턴들(502b)을 포함한다. 제1 서브 세트의 게이트 레이아웃 패턴들(502a)은 IC(400)의 대응하는 제1 세트의 게이트 구조물들(402a)(도 4)을 제조하는데 사용할 수 있다. 제2 서브 세트의 게이트 레이아웃 패턴들(502b)은 IC(400)의 대응하는 제2 세트의 게이트 구조물들(402b)(도 4)을 제조하는데 사용할 수 있다. 제1 세트의 게이트 레이아웃 패턴들(502)은 도 2 및 도 3의 제1 세트의 게이트 레이아웃 패턴들(202)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다.
제1 서브 세트의 게이트 레이아웃 패턴들(502a)은 하나 이상의 게이트 레이아웃 패턴들(508a, 508b, 508c)을 포함한다. 제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 각각의 게이트 레이아웃 패턴(508a, 508b, 508c)은 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향(X)으로 거리 S6만큼 분리된다. 제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 각각의 게이트 레이아웃 패턴(508a, 508b, 508c)은 제2 방향(Y)으로 연장된다. 제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 각각의 게이트 레이아웃 패턴(508a, 508b, 508c)은 대응하는 그리드라인(412a, 412b, 412c)과 오버랩된다.
제2 서브 세트의 게이트 레이아웃 패턴들(502b)은 하나 이상의 게이트 레이아웃 패턴들(510a, 510b, 510c)을 포함한다. 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 각각의 게이트 레이아웃 패턴(510a, 510b, 510c)은 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향(X)으로 거리 S7만큼 분리된다. 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 각각의 게이트 레이아웃 패턴(510a, 510b, 510c)은 제2 방향(Y)으로 연장된다. 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 각각의 게이트 레이아웃 패턴(510a, 510b, 510c)은 대응하는 그리드라인(414a, 414b, 414c)과 오버랩된다.
일부 실시예들에서, 제1 서브 세트의 그리드라인들(406a)은 제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 게이트 레이아웃 패턴들이 위치되는 영역들을 한정한다. 일부 실시예들에서, 제2 서브 세트의 그리드라인들(406b)은 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 게이트 레이아웃 패턴들이 위치되는 영역들을 한정한다.
제2 세트의 게이트 레이아웃 패턴들(504)은 제2 방향(Y)으로 연장되고 한 세트의 그리드라인들(416)과 오버랩된다. 제1 세트의 게이트 레이아웃 패턴들(502) 및 제2 세트의 게이트 레이아웃 패턴들(504)은 제1 방향(X)으로 거리 S6, S7 또는 S8만큼 서로 분리된다.
제2 세트의 게이트 레이아웃 패턴들(504)은 제1 서브 세트의 게이트 레이아웃 패턴들(502a)과 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 사이에 위치된다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(502)은 제2 세트의 게이트 레이아웃 패턴들(504)과 제1 방향(X)으로 교호한다. 제2 세트의 게이트 레이아웃 패턴들(504)은 도 2 및 도 3의 한 세트의 게이트 레이아웃 패턴들(204)과 유사하고, 그에 따라 유사한 상세한 설명은 생략한다. 제2 세트의 게이트 레이아웃 패턴들(504)은 하나 이상의 게이트 레이아웃 패턴들(504a, 504b,..., 504q)을 포함한다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들(504)은 10개 이상의 게이트 레이아웃 패턴들을 포함한다.
제2 세트의 게이트 레이아웃 패턴들(504)의 각각의 게이트 레이아웃 패턴(504a, 504b,..., 504q)은 제2 세트의 게이트 레이아웃 패턴들(504) 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향(X)으로 거리 S8만큼 분리된다. 제2 세트의 게이트 레이아웃 패턴들(504)의 각각의 게이트 레이아웃 패턴(504a, 504b,..., 504q)은 대응하는 그리드라인(416a, 416b,..., 416q)과 오버랩된다. 일부 실시예들에서, 제2 세트의 그리드라인들(416)은 제2 세트의 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴들이 배치되는 영역들을 한정한다.
일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들(502)의 각각의 게이트 레이아웃 패턴의 측면은 제2 세트의 게이트 레이아웃 패턴들(504)의 각각의 게이트 레이아웃 패턴의 측면과 제1 방향(X)으로 정렬된다.
일부 실시예들에서, 거리 S6, S7 또는 S8 중 적어도 하나는 거리 S6, S7 또는 S8의 다른 거리와 동일하다. 일부 실시예들에서, 거리 S6, S7 또는 S8 중 적어도 하나는 거리 S6, S7 또는 S8의 다른 거리와 상이하다.
일부 실시예들에서, 피치 P2, P3, P4 또는 P5 중 적어도 하나는 피치 P2, P3, P4 또는 P5의 다른 피치와 동일하다. 일부 실시예들에서, 피치 P2, P3, P4 또는 P5 중 적어도 하나는 피치 P2, P3, P4 또는 P5의 다른 피치와 상이하다.
일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 게이트 레이아웃 패턴(508c)은 제2 세트의 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴(504a) 바로 옆에 또는 그에 인접하여 제1 방향(X)으로 거리 S6 또는 S7만큼 제2 세트의 게이트 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴(504a)으로부터 분리된다. 일부 실시예들에서, 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 게이트 레이아웃 패턴(510a)은 제2 세트의 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴(504q) 바로 옆에 또는 그에 인접하여 제1 방향(X)으로 거리 S7 또는 S8만큼 제2 세트의 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴(504q)으로부터 분리된다.
일부 실시예들에서, 그리드라인(412a, 412b, 412c)은 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 중 대응하는 게이트 레이아웃 패턴(508a, 508b, 508c)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(414a, 414b, 414c)은 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 중 대응하는 게이트 레이아웃 패턴들(510a, 510b, 510c)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(416a, 416b,..., 416q)은 제2 세트의 게이트 레이아웃 패턴들(504) 중 대응하는 게이트 레이아웃 패턴(504a, 504b,..., 504q)의 중심 또는 에지와 제2 방향(Y)으로 정렬된다.
일부 실시예들에서, 그리드라인(412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b,..., 416q)은 대응하는 게이트 레이아웃 패턴(508a, 508b, 508c, 510a, 510b, 510c, 504a, 504b,..., 504q)의 중심과 제1 방향(X)으로 제1 거리(도시되지 않음)만큼 오프셋되고, 다른 그리드라인(412a, 412b, 412c, 414a, 414b, 414c, 416a, 416b,..., 416q)은 대응하는 게이트 레이아웃 패턴(508a, 508b, 508c, 510a, 510b, 510c, 504a, 504b,..., 504q)의 중심과 제1 방향(X)으로 제2 거리(도시되지 않음)만큼 오프셋된다. 이들 실시예들에서, 제1 거리(도시되지 않음)는 제2 거리(도시되지 않음)와 동일하다. 이들 실시예들에서, 제1 거리(도시되지 않음)는 제2 거리(도시되지 않음)와 상이하다.
제1 서브 세트의 게이트 레이아웃 패턴들(502a)의 게이트 레이아웃 패턴들, 제2 서브 세트의 게이트 레이아웃 패턴들(502b)의 게이트 레이아웃 패턴들, 또는 제2 세트의 게이트 레이아웃 패턴들(504)의 게이트 레이아웃 패턴들의 다른 구성 요소들 또는 수량들은 본 발명의 의도된 범위 내에 있다.
레이아웃 설계(500)는 하나 이상의 활성 영역 레이아웃 패턴들(516a, 516b, 516c, 516d)(집합적으로 "한 세트의 활성 영역 레이아웃 패턴들(516)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제1 방향(X)으로 연장된다. 한 세트의 활성 영역 레이아웃 패턴들(516)은 제1 세트의 게이트 레이아웃 패턴들(502) 및 제2 세트의 게이트 레이아웃 패턴들(504) 아래에 있다. 한 세트의 활성 영역 레이아웃 패턴들(516)은 IC(400)의 대응하는 한 세트의 활성 영역들(도시되지 않음)을 제조하는데 사용될 수 있다. 일부 실시예들에서, IC(100)의 한 세트의 활성 영역들(도시되지 않음)은 IC(400)의 소스 또는 드레인 확산 영역들을 한정하는 IC(100)의 OD 영역으로서 지칭된다. 한 세트의 활성 영역 레이아웃 패턴들(516)의 각각의 레이아웃 패턴(516a, 516b, 516c, 516d)은 제1 방향(X)로 서로 분리된다.
활성 영역 레이아웃 패턴(516a)의 에지는 활성 영역 레이아웃 패턴(516b)의 제1 에지로부터 거리 D3만큼 분리된다. 활성 영역 레이아웃 패턴(516b)의 제2 에지는 활성 영역 레이아웃 패턴(516c)의 제1 에지로부터 거리 D4만큼 분리된다. 활성 영역 레이아웃 패턴(516c)의 제2 에지는 활성 영역 레이아웃 패턴(516d)의 에지로부터 거리 D5만큼 분리된다. 일부 실시예들에서, 거리 D3, D4 또는 D5 중 적어도 하나는 거리 D3, D4 또는 D5의 다른 거리와 동일하다. 일부 실시예들에서, 거리 D3, D4 또는 D5 중 적어도 하나는 거리 D3, D4 또는 D5의 다른 거리와 상이하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(516a, 516b, 516c, 516d)의 적어도 2개의 패턴들은 한 세트의 활성 영역 레이아웃 패턴들(516) 내의 동일하고 연속적인 활성 영역 레이아웃 패턴의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(516a, 516b, 516c, 516d)의 적어도 하나의 패턴은 2개 이상의 불연속적인 활성 영역 레이아웃 패턴들을 포함한다. 한 세트의 활성 영역 레이아웃 패턴들(516) 내의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
레이아웃 설계(500)는 하나 이상의 핀 레이아웃 패턴들(520a, 520b, 520c, 520d)(집합적으로 "한 세트의 핀 레이아웃 패턴들(520)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제1 방향(X)으로 연장된다. 한 세트의 핀 레이아웃 패턴들(520)은 제1 세트의 게이트 레이아웃 패턴들(502) 및 제2 세트의 게이트 레이아웃 패턴들(504) 아래에 있다. 핀 레이아웃 패턴들(520a, 520b, 520c, 520d)은 대응하는 활성 영역 레이아웃 패턴(516a, 516b, 516c, 516d) 위에 있다. 한 세트의 핀 레이아웃 패턴들(520)의 레이아웃 패턴들 각각은 한 세트의 핀 레이아웃 패턴들(520) 중 인접한 레이아웃 패턴으로부터 제1 방향(X)으로 분리된다. 한 세트의 핀 레이아웃 패턴들(520)은 IC(100)의 대응하는 한 세트의 핀들(도시되지 않음)을 제조하는데 사용될 수 있다. 한 세트의 핀 레이아웃 패턴들(520) 내의 다른 구성 요소들 또는 핀들의 수량은 본 발명의 범위 내에 있다.
레이아웃 설계(500)는 하나 이상의 도전성 피처 레이아웃 패턴들(522a, 522b,..., 522q)(집합적으로 "한 세트의 도전성 피처 레이아웃 패턴들(522)"로서 지칭됨)을 더 포함하고, 이 패턴들의 각각은 제1 방향(X)으로 연장된다. 한 세트의 도전성 피처 레이아웃 패턴들(522)은 한 세트의 활성 영역 레이아웃 패턴들(516) 위에 있다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(522)은 한 세트의 MD 레이아웃 패턴들에 대응한다. 한 세트의 도전성 피처 레이아웃 패턴들(522)은 IC(100)의 M0 층 위에 대응하는 한 세트의 MD 도전성 피처들(도시되지 않음)을 제조하는데 사용될 수 있다. 일부 실시예들에서, IC(100)의 제1 세트의 MD 도전성 피처들(도시되지 않음)은 IC(400)의 소스 또는 드레인 확산 영역들에 접속된다.
한 세트의 도전성 피처 레이아웃 패턴들(522)의 각각의 레이아웃 패턴(522a, 522b,..., 522q)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 분리된다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(522)의 각각의 레이아웃 패턴의 중심은 한 세트의 도전성 피처 레이아웃 패턴들(522) 중 인접한 레이아웃 패턴의 중심으로부터 제1 방향(X)으로 피치 P5만큼 분리된다.
한 세트의 도전성 피처 레이아웃 패턴들(522)의 각각의 레이아웃 패턴은 제1 세트의 게이트 레이아웃 패턴들(502) 및 제2 세트의 레이아웃 패턴들(504)의 한쌍의 레이아웃 패턴들 사이에 위치된다. 한 세트의 도전성 피처 레이아웃 패턴들(522)의 각각의 레이아웃 패턴은 제1 세트의 그리드라인들(406) 및 제2 세트의 그리드라인들(416)의 한쌍의 그리드라인들 사이에 위치된다. 일부 실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들(522)의 적어도 하나의 레이아웃 패턴(522a, 522b,..., 522v)의 에지는 한 세트의 도전성 피처 레이아웃 패턴들(522)의 다른 레이아웃 패턴(522a, 522b,..., 522v)의 적어도 하나의 에지와 제1 방향(X)으로 정렬된다. 한 세트의 도전성 피처 레이아웃 패턴들(522)의 다른 구성 요소들 또는 패턴들의 수량은 본 발명의 범위 내에 있다.
일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 내의 레이아웃 패턴들과 제2 세트의 게이트 레이아웃 패턴들(504) 내의 레이아웃 패턴들 사이의 거리는 레이아웃 설계(500)의 면적이 다른 접근법들보다 작도록 하는 다른 접근법들보다 작다. 일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 및 제2 세트의 게이트 레이아웃 패턴들(504) 내의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 CMP 프로세스로부터의 디싱을 덜 일으키는 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 및 제2 세트의 게이트 레이아웃 패턴들(504)의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 적은 폴리실리콘 스티칭을 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예들에서, 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 내의 레이아웃 패턴들과 제2 세트의 게이트 레이아웃 패턴들(504) 내의 레이아웃 패턴들 사이의 거리는 레이아웃 설계(500)의 면적을 다른 접근법들보다 작게 만드는 다른 접근법들보다 작다. 일부 실시예들에서, 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 및 제2 세트의 게이트 레이아웃 패턴들(504) 내의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 CMP 프로세스로부터 디싱을 덜 일으키는 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예들에서, 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 및 제2 세트의 게이트 레이아웃 패턴들(504) 내의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 적은 폴리실리콘 스티칭을 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 내의 레이아웃 패턴들과 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 내의 레이아웃 패턴들 사이의 거리는 레이아웃 설계(500)의 면적이 다른 접근법보다 작도록 하는 다른 접근법들보다 작다. 일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 및 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 내의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 CMP 프로세스로부터의 디싱을 덜 일으키는 보다 균일한 게이트 패턴 밀도를 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a) 및 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 내의 레이아웃 패턴들을 다른 접근법들보다 더 근접하게 함께 배치함으로써, 다른 접근법들보다 적은 폴리실리콘 스티칭을 갖는 레이아웃 설계(500)를 가능하게 한다. 일부 실시예들에서, 제1 서브 세트의 게이트 레이아웃 패턴들(502a), 제2 서브 세트의 게이트 레이아웃 패턴들(504b) 및 제2 세트의 게이트 레이아웃 패턴들(504) 내의 2개의 레이아웃 패턴들 사이의 거리는 한 세트의 활성 영역 레이아웃 패턴들(516)의 영역 및 한 세트의 활성 영역들(도시되지 않음) 중 대응하는 활성 영역들이 다른 접근법들보다 우수한 성능을 갖는 IC를 산출하는 다른 접근법들보다 크게 되도록 하는 다른 접근법들보다 작다.
도 6은 일부 실시예에 따라 집적 회로를 형성하는 방법(600)의 흐름도이다. 추가적인 동작들이 도 6에 도시된 방법(600) 이전, 도중 및/또는 이후에 수행될 수 있음을 이해할 수 있으며, 일부 다른 프로세스들은 본 명세서에서 간단히 설명될 수 있다. 일부 실시예들에서, 방법(600)은 IC(100A)(도 1) 또는 집적 회로(400)(도 4)와 같은 집적 회로들을 형성할 수 있다.
방법(600)의 동작 602에서, 집적 회로(예를 들어, IC(100A, 도 1a) 또는 IC(100B, 도 1b))의 레이아웃 설계(200)(도 2)가 생성된다. 동작 602는 레이아웃 설계(예를 들어, 레이아웃 설계(200))를 생성하기 위한 명령들을 실행하도록 구성된 처리 디바이스(예를 들어, 프로세서(802)(도 8))에 의해 수행된다. 일부 실시예들에서, 레이아웃 설계(200)는 그래픽 데이터베이스 시스템(graphic database system; GDSII) 파일 포맷이다. 일부 실시예들에서, 방법(600)의 동작 602는 레이아웃 설계(300)(도 3) 또는 레이아웃 설계(500)(도 5)를 생성하는데 이용된다. 일부 실시예들에서, 방법(600)의 동작 602는 다른 접근법들보다 더 균일한 게이트 패턴 밀도를 갖는 하나 이상의 레이아웃 설계들을 초래하는 다른 접근법들보다 함께 근접되게 제1 세트의 게이트 레이아웃 패턴들 및 제2 세트의 게이트 레이아웃 패턴들을 갖는 하나 이상의 레이아웃 설계들을 생성한다. 일부 실시예들에서, 방법(600)의 동작 602는 도 2, 도 3 또는 도 5에서 설명된 하나 이상의 이점들을 갖는 하나 이상의 레이아웃 설계들을 생성하고, 그에 따라 유사한 상세한 설명은 생략한다.
방법(600)은 집적 회로(예를 들면, IC(100B, 도 1b))가 레이아웃 설계(200)(도 2)에 기초하여 제조되는 동작 604가 계속된다. 일부 실시예들에서, IC(100B)(도 1b)는 게이트 구조물(108)을 포함한다. 일부 실시예들에서, 게이트 구조물(108)은 IC(100A 또는 100B)의 게이트 또는 폴리 층(PO) 위에 위치된다. 일부 실시예들에서, 동작 604는 레이아웃 설계(200)(도 2)에 기초하여 적어도 하나의 마스크를 제조하는 단계와, 적어도 하나의 마스크에 기초하여 집적 회로(예를 들면, IC(100B, 도 1b)를 제조하는 단계를 포함한다.
방법(600)은 게이트 구조물(108)(게이트 구조물(108a, 108b,..., 108l))을 제거함으로써, 집적 회로(예를 들어, IC(100A)(도 1a))의 제1 게이트 구조물(예를 들어, 게이트 구조물(102a, 102b,..., 102l)) 및 제2 게이트 구조물(예를 들어, 게이트 구조물(104a, 104b,..., 104l))을 형성하는 동작 606으로 진행된다. 일부 실시예들에서, 게이트 구조물(108)(게이트 구조물(108a, 108b,..., 108l))의 제거된 부분은 컷 영역(예를 들어, 폴리 컷 피처 레이아웃 패턴(210)(도 2))에 대응한다. 일부 실시예들에서, 방법(600)의 동작 606은 컷 폴리(CPO, cut-poly) 프로세스로 지칭된다. 일부 실시예들에서, 동작 606은 IC(100A)(도 1a)의 형성을 초래한다.
일부 실시예들에서, 동작 606에서 제거되는 게이트 구조물(108)의 부분은 폴리 컷 피처 레이아웃 패턴(210)(도 2 및 도 3)에 의해 레이아웃 설계들(200, 300)에서 식별된다. 일부 실시예들에서, 폴리 컷 피처 레이아웃 패턴(210)은 IC(100B)의 게이트 구조물(108)의 제거된 부분의 위치를 식별한다.
일부 실시예들에서, 각각의 게이트 구조물(108a, 108b,..., 108l)의 제거된 부분은 제2 방향(Y)으로 컷 폭(DV)(도 1a 및 도 1b) 및 제1 방향(X)으로 컷 길이(DH)(도 1a 및 도 1b)를 포함한다. 일부 실시예들에서, 폴리 컷 피처 레이아웃 패턴(210)(도 2)은 제2 방향(Y)으로 패턴 폭(W1V) 및 제1 방향(X)으로 패턴 길이(L)를 포함한다. 일부 실시예들에서, 패턴 폭(W1V)은 각각의 게이트 구조물(102a, 102b,..., 102l) 또는 게이트 구조물(104a, 104b,..., 104l)의 컷 폭(DV)에 대응한다.
일부 실시예들에서, 각각의 게이트 레이아웃 패턴(202a, 202b,..., 202l)의 패턴 폭(W1H)은 각각의 대응하는 게이트 구조물(102a, 102b,..., 102l)의 컷 폭(DH)에 대응한다. 일부 실시예들에서, 각각의 게이트 레이아웃 패턴(204a, 204b,..., 204l)의 패턴 폭(W1H)은 각각의 대응하는 게이트 구조물(104a, 104b,..., 104l)의 컷 폭(DH)에 대응한다.
일부 실시예들에서, IC(100A)의 게이트 구조물들 상에서 수행되는 방법(600)의 동작 606은 일정한 제조 수율을 보장하기 위해서 제2 방향(Y)으로 서로 충분히 분리되지 않는다. 예를 들어, 이들 실시예들에서, 게이트 구조물(102a, 102b,..., 102l)과 대응하는 게이트 구조물(104a, 104b,..., 104l) 사이의 거리(DV)가 제2 방향(Y)으로 최소 거리보다 작은 경우(예를 들어, 제조 프로세스에 따라), 게이트 구조물(102a, 102b,..., 102l)과 대응하는 게이트 구조물(104a, 104b,..., 104l)은 일정한 제조 수율을 보장하기 위해 서로 충분히 분리되지 않고, 그에 따라서 방법(600)의 동작 606은 게이트 구조물(102a, 102b,..., 102l)과 대응하는 게이트 구조물(104a, 104b,..., 104l) 사이의 충분한 분리를 보장하기 위해 적용된다. 최소 거리는 일정한 수율을 보장하기 위해 제조된 도전성 구조물들 간의 최소 간격이다.
일부 실시예들에서, 게이트 구조물(102a, 102b,..., 102l)과 대응하는 게이트 구조물(104a, 104b,..., 104l) 사이의 거리(DV)가 제2 방향(Y)으로 최소 거리보다 큰 경우(예를 들어, 제조 프로세스에 따라)라면, 방법(600)의 동작 606은 게이트 구조물(102a, 102b,..., 102l) 및 대응하는 게이트 구조물(104a, 104b,..., 104l) 상에서는 수행되지 않는다(예를 들어, 선택 사항임).
일부 실시예들에서, 컷 피처 레이아웃 패턴의 면적(예를 들면, 폴리 컷 피처 레이아웃 패턴(210))은 IC(100B)의 게이트 구조물(108)의 제거된 부분의 면적보다 작거나 같다. 일부 실시예들에서, IC(100B)의 게이트 구조물(108)의 제거된 부분의 면적은 각각의 대응하는 게이트 구조물(102a,..., 102l 또는 104a,..., 104l)의 컷 폭(DV) 및 컷 길이(DH)에 기초한다. 일부 실시예들에서, 컷 피처 레이아웃 패턴(예를 들어, 폴리 컷 피처 레이아웃 패턴(210))의 면적은 IC(100B)의 게이트 구조물(108)의 제거된 부분의 면적보다 크다.
일부 실시예들에서, 동작 606은 제거 프로세스에 의해 수행된다. 일부 실시예들에서, 제거 프로세스는 게이트 구조물(108)의 일부분을 제거하는 데에 적합한 하나 이상의 에칭 프로세스를 포함한다. 일부 실시예들에서, 동작 606의 에칭 프로세스는 제거되어야 할 게이트 구조물(108)의 일부분을 식별하는 단계, 및 제거되어야 할 게이트 구조물(108)의 일부분을 에칭하는 단계를 포함한다. 일부 실시예들에서, 마스크는 커팅되거나 제거되어야 하는 게이트 구조물(108)의 부분들을 특정하는데 사용된다. 일부 실시예들에서, 마스크는 하드 마스크(hard mask)이다. 일부 실시예에서, 마스크는 연질의 마스크(soft mask)이다. 일부 실시예들에서, 에칭은 플라즈마 에칭, 반응성 이온 에칭, 화학적 에칭, 건식 에칭, 습식 에칭, 다른 적절한 프로세스, 이들의 임의의 조합 등에 대응한다. 일부 실시예들에서, 방법(600)의 동작 604 또는 606은 도 1a, 도 1b 또는 도 4에서 설명된 하나 이상의 이점들을 갖는 하나 이상의 집적 회로들을 제조하는데 사용될 수 있고, 그에 따라서 유사한 상세한 설명은 생략한다.
일부 실시예들에서, 방법(600)은 레이아웃 설계(200) 이외의 레이아웃 설계와 함께 이용된다. 예를 들어, 일부 실시예들에서, 동작 602 또는 604의 레이아웃 설계(200)(도 2)는 하나 이상의 레이아웃 설계(300)(도 3) 또는 레이아웃 설계(500)(도 5)로 대체된다. 일부 실시예들에서, 동작 602 또는 604의 레이아웃 설계(200)는 IC(100B)(도 1b)를 제조하기 위해 레이아웃 설계(300)(도 3)로 대체된다. 일부 실시예들에서, 동작 602 또는 604의 레이아웃 설계(200)는 집적 회로(400)(도 4)를 제조하기 위해 레이아웃 설계(500)(도 5)로 대체된다.
일부 실시예들에서, 동작 606은 수행되지 않는다. 예를 들어, 일부 실시예들에서, 동작 606은 집적 회로(400)(도 4)를 제조하기 위해 수행되지 않는다. 일부 실시예들에서, 방법(600)은 레이아웃 설계(500)를 사용하여 집적 회로(400)(도 4)를 제조하기 위해 수행되며, 동작 606은 집적 회로(400)(도 4)를 사용하여 수행되지 않는다. 일부 실시예들에서, 방법(600)은 다른 접근법들보다 더 큰 프로세스 제어(예를 들어, 에칭)를 야기하는 다른 접근법들보다 더 규칙적인 게이트 레이아웃 패턴들을 갖는 하나 이상의 레이아웃 패턴들을 이용한다. 일부 실시예들에서, 방법(600)은 제1 방향 또는 제2 방향으로 대응하는 그리드라인들(예를 들어, 그리드라인들(106), 그리드라인들(406) 또는 그리드라인들(416))과 정렬되는 하나 이상의 게이트 레이아웃 패턴들(예를 들어, 제1 세트의 게이트 레이아웃 패턴들(202), 제2 세트의 게이트 레이아웃 패턴들(204), 제1 서브 세트의 게이트 레이아웃 패턴들(502a), 제2 서브 세트의 게이트 레이아웃 패턴들(504b) 또는 제2 세트의 게이트 레이아웃 패턴들(504))을 이용하여, 다른 접근법들보다 더 큰 프로세스 제어(예를 들어, 에칭)를 생성한다.
도 7은 일부 실시예들에 따라 IC의 레이아웃 설계를 생성하는 방법(700)의 흐름도이다. 추가적인 동작들이 도 7에 도시된 방법(700) 이전, 도중 및/또는 이후에 수행될 수 있음을 이해할 수 있으며, 일부 다른 프로세스는 본 명세서에서 간단히 설명될 수 있다. 일부 실시예들에서, 방법(700)은 IC(100A)(도 1a), IC(100B)(도 1b) 또는 집적 회로(400)(도 4)와 같은 집적 회로의 레이아웃 설계(200)(도 2), 레이아웃 설계(300)(도 3) 또는 레이아웃 설계(500)(도 5)와 같은 하나 이상의 레이아웃 설계들을 생성하는데 사용할 수 있다. 일부 실시예들에서, 방법(700)은 하나 이상의 레이아웃 설계(200, 300 또는 500)(도 2, 도 3 또는 도 5)와 유사한 구조적 관계를 갖는 집적 회로를 형성하는데 사용될 수 있다. 일부 실시예들에서, 방법(700)은 레이아웃 설계(200, 300 또는 500)를 생성하는 명령들을 실행하기 위해 구성된 처리 디바이스(예를 들어, 프로세서(802)(도 8))에 의해 수행된다.
방법(700)의 동작 702에서, 한 세트의 활성 영역 레이아웃 패턴들을 생성한다. 일부 실시예들에서, 방법(700)의 한 세트의 활성 영역 레이아웃 패턴들은 도 3의 한 세트의 활성 영역 레이아웃 패턴들(316) 및 도 5의 한 세트의 활성 영역 레이아웃 패턴들(516)의 하나 이상의 패턴들을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 704에서, 한 세트의 활성 영역 레이아웃 패턴들은 레이아웃 설계(200, 300 또는 500)의 제1 레이아웃 레벨 상에 배치된다. 일부 실시예들에서, 제1 레이아웃 레벨은 OD 레이아웃 레벨에 대응한다.
방법(700)의 동작 706에서, 한 세트의 핀 레이아웃 패턴들을 생성한다. 일부 실시예들에서, 방법(700)의 한 세트의 핀 레이아웃 패턴들은 도 3의 한 세트의 핀 레이아웃 패턴들(320) 및 도 5의 한 세트의 핀 레이아웃 패턴들(520)의 하나 이상의 패턴들을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 708에서, 한 세트의 핀 레이아웃 패턴들은 레이아웃 설계(200, 300 또는 500)의 제2 레이아웃 레벨 상에 배치된다. 일부 실시예들에서, 제2 레이아웃 레벨은 핀 레이아웃 레벨에 대응한다. 일부 실시예들에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨과 상이하다. 일부 실시예들에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨 위에 있다. 일부 실시예들에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨보다 낮다.
방법(700)의 동작 710에서, 한 세트의 도전성 피처 레이아웃 패턴들을 생성한다. 일부 실시예들에서, 방법(700)의 한 세트의 도전성 피처 레이아웃 패턴들은 도 3의 한 세트의 도전성 피처 레이아웃 패턴들(312), 도 3의 한 세트의 도전성 피처 레이아웃 패턴(314) 및 도 5의 한 세트의 도전성 피처 레이아웃 패턴들(522) 중 하나 이상의 패턴들을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 712에서, 한 세트의 도전성 피처 레이아웃 패턴들은 레이아웃 설계(200, 300 또는 500)의 제3 레이아웃 레벨 상에 배치된다. 일부 실시예들에서, 제3 레이아웃 레벨은 MD 레이아웃 레벨에 대응한다. 일부 실시예들에서, 제3 레이아웃 레벨은 MO 레이아웃 레벨에 대응한다. 일부 실시예들에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨과 상이하다. 일부 실시예들에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 위에 있다. 일부 실시예들에서, 제3 레이아웃 레벨은 하나 이상의 제1 레이아웃 레벨 및 제2 레이아웃 레벨보다 낮다.
방법(700)의 동작 714에서, 한 세트의 게이트 레이아웃 패턴들을 생성한다. 일부 실시예들에서, 방법(700)의 한 세트의 게이트 레이아웃 패턴들은 도 2 및 도 3의 제1 세트의 게이트 레이아웃 패턴들(202), 도 2 및 도 3의 제2 세트의 게이트 레이아웃 패턴들(204), 도 5의 제1 세트의 게이트 레이아웃 패턴들(502), 도 5의 제1 서브 세트의 게이트 레이아웃 패턴들(502a), 도 5의 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 및 제2 세트의 게이트 레이아웃 패턴들(504) 중 하나 이상의 패턴들을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 716에서, 한 세트의 게이트 레이아웃 패턴들을 레이아웃 설계(200, 300 또는 500)의 제4 레이아웃 레벨 상에 배치한다. 일부 실시예들에서, 제4 레이아웃 레벨은 폴리 레이아웃 레벨에 대응한다. 일부 실시예들에서, 제4 레이아웃 레벨은 제1 레이아웃 레벨, 제2 레이아웃 레벨 및 제3 레이아웃 레벨과 상이하다. 일부 실시예들에서, 제4 레이아웃 레벨은 제1, 제2 또는 제3 레이아웃 레벨 중 하나 이상의 레벨 이상이다. 일부 실시예들에서, 제4 레이아웃 레벨은 제1, 제2 또는 제3 레이아웃 레벨 중 하나 이상의 레벨 이하이다.
방법(700)의 동작 718에서, 한 세트의 더미 게이트 레이아웃 패턴들을 생성한다. 일부 실시예들에서, 방법(700)의 한 세트의 더미 게이트 레이아웃 패턴들은 도 2 및 도 3의 제1 세트의 게이트 레이아웃 패턴들(202), 도 2 및 도 3의 제2 세트의 게이트 레이아웃 패턴(204), 도 5의 제1 세트의 게이트 레이아웃 패턴들(502), 도 5의 제1 서브 세트의 게이트 레이아웃 패턴들(502a), 도 5의 제2 서브 세트의 게이트 레이아웃 패턴들(502b) 및 제2 세트의 게이트 레이아웃 패턴들(504) 중 하나 이상의 패턴들을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 720에서, 한 세트의 더미 게이트 레이아웃 패턴들은 레이아웃 설계(200, 300 또는 500)의 제4 레이아웃 레벨 상에 배치된다.
방법(700)의 동작 722에서, 컷 피처 레이아웃 패턴이 생성된다. 일부 실시예들에서, 방법(700)의 컷 피처 레이아웃 패턴은 도 2 및 도 3의 폴리 컷 피처 레이아웃 패턴(210)을 포함하고, 그에 따라서 이들 레이아웃 패턴들의 상세한 설명은 생략한다.
방법(700)의 동작 724에서, 컷 피처 레이아웃 패턴은 레이아웃 설계(200, 300 또는 500)의 제4 레이아웃 레벨 상에 배치된다.
일부 실시예들에서, 방법(700)의 하나 이상의 동작들 702, 704, 706, 708, 710, 712, 714, 716, 718, 720, 722 또는 724는 수행되지 않는다.
방법들(600, 700)의 하나 이상의 동작들은 IC(100A, 100B 또는 400)와 같은 집적 회로를 제조하기 위한 명령들을 실행하도록 구성된 처리 디바이스에 의해 수행된다. 일부 실시예들에서, 방법들(600, 700)의 하나 이상의 동작은 방법들(600, 700)의 하나 이상의 상이한 동작들에서 사용된 것과 동일한 처리 디바이스를 사용하여 수행된다. 일부 실시예들에서, 상이한 처리 디바이스는 방법들(600, 700)의 하나 이상의 상이한 동작들을 수행하는 데 사용되는 것으로부터 방법들(600, 700)의 하나 이상의 동작들을 수행하는 데 사용된다. 일부 실시예들에서, 방법(700)은 도 2, 도 3 또는 도 5에서 설명된 하나 이상의 이점들을 갖는 하나 이상의 레이아웃 설계들을 생성하고, 그에 따라서 유사한 상세한 설명은 생략한다.
도 8은 일부 실시예들에 따른 IC 레이아웃 설계를 설계하기 위한 시스템(800)의 개략도이다. 일부 실시예들에서, 시스템(800)은 본 명세서에 설명 된 하나 이상의 IC 레이아웃 설계들을 생성하거나 또는 배치한다. 시스템(800)은 하드웨어 프로세서(802)와, 컴퓨터 프로그램 코드(806), 즉 실행 가능한 한 세트의 명령들을 인코딩, 즉 저장하는 비일시적 컴퓨터 판독 가능한 저장 매체(804)를 포함한다. 컴퓨터 판독 가능한 저장 매체(804)는 집적 회로를 생산하기 위한 제조 기계들과 인터페이싱하도록 구성된다. 프로세서(802)는 버스(808)를 통해 컴퓨터 판독 가능한 저장 매체(804)에 전기적으로 결합된다. 프로세서(802)는 또한 버스(808)에 의해 I/O 인터페이스(810)에 전기적으로 결합된다. 네트워크 인터페이스(812)는 또한 버스(808)를 통해 프로세서(802)에 전기적으로 결합된다. 네트워크 인터페이스(812)는 프로세서(802) 및 컴퓨터 판독 가능한 저장 매체(804)가 네트워크(814)를 통해 외부 소자들에 접속할 수 있도록 네트워크(814)에 접속되어 있다. 프로세서(802)는 시스템(800)이 방법(600, 700)에서 설명된 바와 같이 동작들의 일부 또는 전부를 수행하는데 사용 가능하게 하기 위해서 컴퓨터 판독 가능한 저장 매체(804)에 인코딩된 컴퓨터 프로그램 코드(806)를 실행하도록 구성된다. 일부 실시예들에서, 시스템(900)은 자동 배치 및 라우팅(APR) 시스템을 포함한다.
일부 실시예들에서, 프로세서(802)는 중앙 처리 유닛(central processing unit; CPU)과, 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 처리 유닛이다.
일부 실시예들에서, 컴퓨터 판독 가능한 저장 매체(804)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능한 저장 매체(804)는 반도체 또는 고체 메모리, 자기 테이프, 탈착 가능한 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 경질의 자기 디스크 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 일부 실시예들에서, 컴퓨터 판독 가능한 저장 매체(804)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
일부 실시예들에서, 저장 매체(804)는 시스템(800)이 방법(600 또는 700)을 수행하는데 사용 가능하게 하기 위해 구성된 컴퓨터 프로그램 코드(806)를 저장한다. 일부 실시예들에서, 저장 매체(804)는 또한 방법(600 또는 700)을 수행하는데 필요한 정보 뿐만 아니라 레이아웃 설계(816), 사용자 인터페이스(818) 및 제조 유닛(820)과 같은 방법(600 또는 700)을 수행하는 동안 생성된 정보 및/또는 방법(600 또는 700)의 동작을 수행하도록 실행 가능한 한 세트의 명령들을 저장한다. 일부 실시예들에서, 레이아웃 설계(816)는 하나 이상의 레이아웃 설계(200, 300 또는 500)를 포함한다.
일부 실시예들에서, 저장 매체(804)는 제조 기계와 인터페이스하기 위한 명령들(예를 들어, 컴퓨터 프로그램 코드(806))을 저장한다. 명령들(예를 들어, 컴퓨터 프로그램 코드(806))은 프로세서(802)가 제조 프로세스 중에 방법(600 또는 700)을 효과적으로 구현하기 위해 제조 기계에 의해 판독 가능한 제조 명령들을 생성할 수 있게 한다.
시스템(800)은 I/O 인터페이스(810)를 포함한다. I/O 인터페이스(810)는 외부 회로에 접속된다. 일부 실시예들에서, I/O 인터페이스(810)는 정보 및 커맨드들을 프로세서(802)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키들을 포함한다.
시스템(800)은 또한 프로세서(802)에 결합된 네트워크 인터페이스(812)를 포함한다. 네트워크 인터페이스(812)는 시스템(800)으로 하여금 하나 이상의 다른 컴퓨터 시스템이 접속되는 네트워크(814)와 통신하게 한다. 네트워크 인터페이스(812)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예들에서, 방법(600 또는 700)은 2개 이상의 시스템(800)에서 구현되고, 레이아웃 설계, 사용자 인터페이스 및 제조 유닛과 같은 정보는 상이한 시스템들(800) 사이에서 네트워크(814)에 의하여 교환된다.
시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 정보는 IC(100A, 100B 또는 400)를 생성하기 위한 레이아웃 설계를 결정하기 위해 버스(808)에 의해 프로세서(802)로 전송된다. 레이아웃 설계는 레이아웃 설계(816)로서 컴퓨터 판독 가능한 저장 매체(804)에 저장된다. 시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(818)로서 컴퓨터 판독 가능한 저장 매체(804)에 저장된다. 시스템(800)은 I/O 인터페이스(810) 또는 네트워크 인터페이스(812)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(820)으로서 컴퓨터 판독 가능한 저장 매체(804)에 저장된다. 일부 실시예에서, 제조 유닛(820)은 시스템(800)(도 8)에 의해 이용되는 제조 정보를 포함한다.
일부 실시예들에서, 방법(600 또는 700)은 프로세서에 의해 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(600 또는 700)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(600 또는 700)은 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예들에서, 방법(600 또는 700)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(600 또는 700)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, EDA 툴은 집적 회로 디바이스의 레이아웃을 생성하는데 사용된다. 일부 실시예들에서, 레이아웃은 비일시적인 컴퓨터 판독 가능한 저장 매체 상에 저장된다. 일부 실시예들에서, 레이아웃은 케이던스 디자인 시스템즈사(CADENCE DESIGN SYSTEMS,Inc.)로부터 입수가능한 등록 상표인 VIRTUOSO® 또는 다른 적합한 레이아웃 생성 툴과 같은 툴을 사용하여 생성된다. 일부 실시예들에서, 레이아웃은 도식 설계(schematic design)에 기초하여 생성된 넷리스트(netlist)에 기초하여 생성된다. 일부 실시예들에서, 방법(600 또는 700)은 시스템(800)에 의해 생성된 하나 이상의 레이아웃 설계(예를 들면, 레이아웃 설계(200, 300, 500))에 기초하여 제조된 한 세트의 마스크를 사용하여 집적 회로(예를 들어, IC(100A, 100B, 400))를 제조하기 위한 제조 디바이스에 의해 구현된다. 도 8의 시스템(800)은 다른 접근법들보다 작은 면적을 갖는 집적 회로(예를 들어, IC(100A, 100B, 400))의 하나 이상의 레이아웃 설계(예를 들면, 레이아웃 설계(200, 300, 500))를 생성한다.
도 9는 본 발명의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(900) 및 그와 관련된 IC 제조 흐름의 블록도이다.
도 9에서, IC 제조 시스템(900)은 IC 디바이스(960)의 제조와 관련된 설계, 개발 및 제조 사이클에서 서로 상호 작용하는 설계 하우스(920), 마스크 하우스(930), 및 IC 제조/제조기("팹(fab)")(940)와 같은 엔티티들(entities) 및/또는 서비스들을 포함한다. 시스템(900) 내의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고, 하나 이상의 다른 엔티티들로 서비스를 제공하거나 및/또는 그 엔티티들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(920), 마스크 하우스(930) 및 IC 팹(940) 중 2개 이상이 하나의 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(920), 마스크 하우스(930) 및 IC 팹(940) 중 2개 이상이 공통 시설에 공존하며 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(920)는 IC 설계 레이아웃(922)을 생성한다. IC 설계 레이아웃(922)은 IC 디바이스(960)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(960)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들을 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(922)의 일부는 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호 접속의 금속 라인들 또는 비아들, 및 반도체 기판(예를 들어, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 다양한 재료 층들에 형성될 본딩 패드를 위한 개구부와 같은 다양한 IC 피처들을 포함한다. 설계 하우스(920)는 IC 설계 레이아웃(922)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차에는 하나 이상의 로직 설계, 물리적 설계 또는 장소 및 경로를 포함한다. IC 설계 레이아웃(922)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제공된다. 예를 들어, IC 설계 레이아웃(922)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표시될 수 있다.
마스크 하우스(930)는 데이터 준비(932) 및 마스크 제조(934)를 포함한다. 마스크 하우스(930)는 IC 설계 레이아웃(922)에 따라 IC 디바이스(960)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크를 제조하기 위해 IC 설계 레이아웃(922)을 사용한다. 마스크 하우스(930)는 마스크 데이터 준비(932)를 수행하며, 여기서 IC 설계 레이아웃(922)은 대표 데이터 파일("RDF(representative data file)")로 변환된다. 마스크 데이터 준비(932)는 마스크 제조(934)에 RDF를 제공한다. 마스크 제조(934)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판상의 이미지로 변환한다. 설계 레이아웃은 마스크 기록기의 특정 특성들 및/또는 IC 팹(940)의 요건들을 따르기 위해 마스크 데이터 준비(932)에 의해 조작된다. 도 9에서, 마스크 데이터 준비(932) 및 마스크 제조(934)는 별개의 소자로서 도시되어 있다. 일부 실시예들에서, 마스크 데이터 준비(932) 및 마스크 제조(934)는 총칭하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(932)는 예컨대, 회절, 간섭, 다른 처리 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하도록 리소그래피 향상 기술을 사용하여 광 근접성 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(922)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(932)는 오프-축 조명(off-axis illumination), 서브-해상도 어시스트 피처들(sub-resolution assist features), 위상-시프팅 마스크들(phase-shifting masks), 다른 적절한 기술 등 또는 이들의 조합과 같은 추가의 해상도 향상 기술(RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(932)는 반도체 제조 프로세스의 가변성 등을 고려하여 충분한 마진을 보장하기 위해 일정한 기하학적 및/또는 연결성 제한을 포함하는 한 세트의 마스크 생성 룰과 OPC의 프로세스를 거친 IC 설계 레이아웃을 검사하는 마스크 룰 검사기(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 생성 룰을 충족시키기 위해 OPC에 의해 수행된 변경의 일부를 원상태로 돌릴 수 있는 마스크 제조(934) 중의 제한을 보상하기 위해 IC 설계 레이아웃을 변경한다.
일부 실시예들에서, 마스크 데이터 준비(932)는 IC 디바이스(960)를 제조하기 위해 IC 팹(940)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 디바이스(960)와 같은 시뮬레이션된 제조 디바이스를 생성하기 위해 IC 설계 레이아웃(922)에 기초하여 이 처리를 시뮬레이션한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 프로세스와 관련된 파라미터, IC를 제조하기 위해 사용된 툴과 관련된 파라미터 및/또는 제조 프로세스의 다른 양태들을 포함할 수 있다. LPC는 공중 이미지 콘트라스트(aerial image contrast), 초점 심도("DOF(depth of focus)"), 마스크 오차 강화 인자("MEEF(mask error enhancement factor)"), 다른 적절한 인자 등 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 룰을 만족시키기에 충분히 근접하지 않으면, IC 설계 레이아웃(922)을 더 구체화하기 위해서 OPC 및/또는 MRC가 반복된다.
마스크 데이터 준비(932)의 전술한 설명은 명확성을 위해서 간략화된 것임을 이해해야 한다. 일부 실시예들에서, 데이터 준비(932)는 제조 규칙에 따라 IC 설계 레이아웃을 변경하기 위한 로직 동작(LOP)과 같은 추가적인 피처들을 포함한다. 또한, 데이터 준비(932) 중에 IC 설계 레이아웃(922)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(932) 이후 및 마스크 제조(934) 중에, 마스크 또는 마스크의 그룹은 변경된 IC 설계 레이아웃에 기초하여 제조된다. 일부 실시예들에서, 변경된 IC 설계 레이아웃에 기초하여 마스크(포토 마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다수의 e-빔의 메커니즘이 사용된다. 마스크는 다양한 기술로 형성될 수 있다. 일부 실시예들에서, 마스크는 이진 기술(binary technology)을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들어, 포토레지스트)을 노광하는데 사용되는 자외선(ultraviolet; UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고, 투명 영역을 통해 투과한다. 일 실시예에서, 이진 마스크(binary mask)는 마스크의 불투명 영역에 코팅된 투명 기판(예를 들어, 융합된 석영) 및 불투명한 재료(예를 들어, 크롬)를 포함한다. 다른 예에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴의 다양한 피처들이 적절한 위상차를 갖도록 구성되어, 해상도 및 이미징 품질을 향상시킨다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(934)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스 및/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(940)은 다양한 상이한 IC의 제품들의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예들에서, IC 팹(940)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품(프론트 엔드 오브 라인(front-end-of-line; FEOL) 제조)의 프론트 엔드 제조를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품들(백 엔드 오브 라인(back-end-of-line; BEOL) 제조)의 상호 접속 및 패키징을 위한 백 엔드 제조를 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 기타의 서비스들을 제공할 수 있다.
IC 팹(940)은 마스크 하우스(930)에 의해 제조된 마스크(또는 마스크들)를 사용하여 IC 디바이스(960)를 제조한다. 따라서, IC 팹(940)은 IC 디바이스(960)를 제조하기 위해 IC 설계 레이아웃(922)을 적어도 간접적으로 사용한다. 일부 실시예들에서, 반도체 웨이퍼(952)는 IC 디바이스(960)를 형성하기 위해 마스크(또는 마스크들)를 사용하여 IC 팹(940)에 의해 제조된다. 반도체 웨이퍼(952)는 실리콘 기판 또는 그 위에 형성된 재료 층들을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역들, 유전체 피처들, 다중 레벨 상호 접속부들(후속 제조 단계들에서 형성됨) 중 하나 이상을 추가로 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 9의 시스템(900)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은, 예를 들어 2016년 2월 9일자로 특허 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 발행된 미국 공개 공보 번호 제20150278429호, 2014년 2월 6일자로 발행된 미국 공개 공보 번호 제20140040838호, 및 2007년 8월 21일자로 특허 허여된 미국 특허 제7,260,442호에 기술되어 있으며, 이들 각각의 전체 내용은 본 명세서에 참고로 통합되어 있다.
본 명세서의 일 양태는 집적 회로의 제조 방법에 관한 것이다. 이 방법은 프로세서에 의해 집적 회로의 레이아웃 설계를 생성하는 단계, 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함하고, 집적 회로는 한 세트의 게이트 구조물들의 적어도 하나의 게이트 구조물을 갖는다. 이 방법은 제1 게이트 구조물 및 제2 게이트 구조물을 형성하도록 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분을 제거하는 단계를 더 포함하며, 컷 피처 레이아웃 패턴은 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분의 위치를 식별한다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는, 집적 회로의 한 세트의 게이트 구조물들을 제조하는 것에 대응하는 한 세트의 게이트 레이아웃 패턴들을 생성하는 단계, 및 제1 방향으로 연장되고 한 세트의 게이트 레이아웃 패턴들을 오버랩하는 컷 피처 레이아웃 패턴을 생성하는 단계를 포함한다. 일부 실시예들에서, 한 세트의 게이트 레이아웃 패턴들을 생성하는 단계는 집적 회로의 한 세트의 게이트 구조물들을 제조하는 단계에 대응하고, 한 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴들 각각은 한 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴으로부터 제1 방향으로 제1 피치만큼 분리되며, 한 세트의 게이트 레이아웃 패턴들은 제1 방향과는 상이한 제2 방향으로 연장되고 한 세트의 그리드라인들과 오버랩되고, 한 세트의 그리드라인들은 제2 방향으로 연장되며, 한 세트의 그리드라인들의 각각의 그리드라인은 한 세트의 그리드라인들 중 인접한 그리드라인으로부터 제1 피치만큼 분리된다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는, 집적 회로 구조물의 한 세트의 핀들을 제조하는 것에 대응하는 한 세트의 핀 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 한 세트의 핀 레이아웃 패턴들은 제1 방향으로 그리고 한 세트의 게이트 레이아웃 패턴들 아래에서 연장되며, 한 세트의 핀 레이아웃 패턴들의 핀 레이아웃 패턴들 각각은 한 세트의 핀 레이아웃 패턴들 중 인접한 핀 레이아웃 패턴으로부터 제2 방향으로 핀 피치만큼 분리된다. 일부 실시예들에서, 레이아웃 패턴을 생성하는 단계는, 한 세트의 게이트 레이아웃 패턴들 아래에 있고 제2 방향으로 서로 분리되는 제1 방향으로 연장되는 한 세트의 활성 영역 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 한 세트의 활성 영역 레이아웃 패턴들은 집적 회로의 한 세트의 활성 영역들을 제조하는 것에 대응한다. 일부 실시예들에서, 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계는, 레이아웃 설계에 기초하여 한 세트의 마스크들을 제조하는 단계, 및 한 세트의 마스크들에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예들에서, 한 세트의 게이트 레이아웃 패턴들은 집적 회로의 한 세트의 기능적 게이트 구조물들을 제조하는 것에 대응하는 제1 세트의 게이트 레이아웃 패턴들 및 집적 회로의 한 세트의 비기능적 게이트 구조물들을 제조하는 것에 대응하는 제2 세트의 게이트 레이아웃 패턴을 포함한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴은 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 레이아웃 패턴과 제2 방향으로 정렬된다. 일부 실시예들에서, 한 세트의 그리드라인들의 그리드라인은 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴의 중심 및 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 레이아웃 패턴의 중심과 정렬된다. 일부 실시예들에서, 레이아웃 패턴을 생성하는 단계는, 제2 방향으로 연장되는 한 세트의 도전성 피처 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 한 세트의 도전성 피처 레이아웃 패턴들의 각각의 레이아웃 패턴은 제1 방향으로 서로 분리되고, 한 세트의 도전성 피처 레이아웃 패턴들은 집적 회로의 한 세트의 도전성 피처를 제조하는 것에 대응한다. 일부실시예들에서, 한 세트의 도전성 피처 레이아웃 패턴들의 레이아웃 패턴은 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴과 제1 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴 사이에 또는 제2 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴과 제2 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴 사이에 있다. 일부 실시예들에서, 게이트 구조물의 제1 부분을 제거하는 단계는, 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분 상에 에칭 프로세스를 수행하는 단계를 포함한다. 일부 실시예들에서, 게이트 구조물의 제1 부분은 제1 방향으로 컷 길이 및 제2 방향으로 컷 폭을 포함하고, 컷 피처 레이아웃 패턴은 제1 방향으로 패턴 길이와 제2 방향으로 패턴 폭을 포함하며, 패턴 폭은 컷 폭에 대응하고, 패턴 길이는 컷 길이에 대응한다.
본 발명의 다른 양태는 집적 회로의 제조 방법에 관한 것이다. 이 방법은 프로세서에 의해 집적 회로의 레이아웃 설계를 생성하는 단계, 및 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함하고, 집적 회로는 제1 세트의 게이트 구조물들과 제2 세트의 게이트 구조물들을 갖는다. 일부 실시예들에서, 레이아웃 설계를 생성하는 단계는, 제1 레이아웃 레벨 상에 제1 세트의 게이트 레이아웃 패턴들을 배치하는 단계, 및 제1 레이아웃 레벨 상에 제2 세트의 게이트 레이아웃 패턴들을 배치하는 단계를 포함한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들은 집적 회로의 제1 세트의 게이트 구조물들을 제조하는 것에 대응하고, 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴들 각각은 제1 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴으로부터 제1 방향으로 제1 거리만큼 분리되며, 제1 세트의 게이트 레이아웃 패턴들은 제1 방향과는 상이한 제2 방향으로 연장되고 제1 세트의 그리드라인들과 오버랩되고, 제1 세트의 그리드라인들은 제2 방향으로 연장되며, 제1 세트의 그리드라인들의 각각의 그리드라인은 제1 세트의 그리드라인들 중 인접한 그리드라인으로부터 제1 피치만큼 분리된다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들은 집적 회로의 제2 세트의 게이트 구조물들을 제조하는 것에 대응하고, 제2 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴들 각각은 제2 세트의 게이트 레이아웃 패턴들 중 인접한 레이아웃 패턴으로부터 제1 방향으로 제2 거리만큼 분리되며, 제2 세트의 게이트 레이아웃 패턴들은 제2 방향으로 연장되고 제2 세트의 그리드라인들과 오버랩되고, 제2 세트의 그리드라인들은 제2 방향으로 연장되며, 제2 세트의 그리드라인들의 각각의 그리드라인은 제2 세트의 그리드라인들 중 인접한 그리드라인으로부터 제2 피치만큼 분리된다. 일부 실시예들에서, 제2 세트의 게이트 레이아웃 패턴들은 10개 이상의 게이트 레이아웃 패턴들을 포함한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들은 제1 방향으로 제2 세트의 게이트 레이아웃 패턴들과 교호한다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴은 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 레이아웃 패턴과 제1 방향으로 정렬된다. 일부 실시예들에서, 제1 거리는 제2 거리와 동일하고, 제1 피치는 제2 피치와 동일하다. 일부 실시예들에서, 제1 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴은 제2 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴에 인접하며, 제2 세트의 게이트 레이아웃 패턴들의 레이아웃 패턴으로부터 제1 방향으로 제1 거리 또는 제2 거리만큼 분리된다.
본 발명의 또 다른 양태는 집적 회로에 관한 것이다. 집적 회로는 제1 세트의 게이트 구조물들과 제2 세트의 게이트 구조물들을 포함한다. 일부 실시예에서, 제1 세트의 게이트 구조물들의 각각의 게이트의 중심은 제1 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리되며, 제1 세트의 게이트 구조물들은 제1 방향과는 상이한 제2 방향으로 연장된다. 일부 실시예들에서, 제2 세트의 게이트 구조물들의 각각의 게이트의 중심은 제2 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리되며, 제2 세트의 게이트 구조물들은 제2 방향으로 연장된다. 일부 실시예들에서, 제1 세트의 게이트 구조물들의 게이트는 제2 세트의 게이트 구조물들의 대응하는 게이트와 제2 방향으로 정렬된다. 일부 실시예들에서, 제1 세트의 게이트 구조물들의 게이트는 제2 세트의 게이트 구조물들의 대응하는 게이트로부터 제2 방향으로 제1 거리만큼 분리된다. 일부 실시예들에서, 제1 세트의 게이트 구조물들은 한 세트의 기능적 게이트 구조물들이고, 제2 세트의 게이트 구조물들은 한 세트의 비기능적 게이트 구조물들이다. 일부 실시예들에서, 제1 거리는 약 0.01 ㎛ 내지 약 0.06 ㎛의 범위이다.
전술한 내용은 당업자가 본 발명의 양태를 더 이해할 수 있도록 몇몇 실시예들의 특징을 개략적으로 설명한다. 당업자는 본원 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조물을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해할 것이다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로를 형성하는 방법에 있어서,
프로세서에 의해 상기 집적 회로의 레이아웃 설계를 생성하는 단계로서,
상기 집적 회로의 한 세트의 게이트 구조물들을 제조하는 것에 대응하는 한 세트의 게이트 레이아웃 패턴들을 생성하는 단계 - 상기 한 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 한 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향으로 제1 피치만큼 분리되고, 상기 한 세트의 게이트 레이아웃 패턴들은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 한 세트의 그리드라인(gridline)들과 오버랩되며, 상기 한 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 한 세트의 그리드라인들의 각각의 그리드라인은 상기 한 세트의 그리드라인들 중 인접한 그리드라인으로부터 상기 제1 피치만큼 분리됨 - ; 및
상기 제1 방향으로 연장되고 상기 한 세트의 게이트 레이아웃 패턴들과 오버랩되는 컷 피처 레이아웃 패턴을 생성하는 단계를 포함하는, 상기 레이아웃 설계를 생성하는 단계;
상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계 - 상기 집적 회로는 상기 한 세트의 게이트 구조물들 중 적어도 하나의 게이트 구조물을 가짐 - ; 및
제1 게이트 구조물 및 제2 게이트 구조물을 형성하기 위해 상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분을 제거하는 단계 - 상기 컷 피처 레이아웃 패턴은 상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분의 위치를 식별함 - ;
를 포함하는, 집적 회로 형성 방법.
실시예 2. 실시예 1에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
상기 집적 회로의 한 세트의 핀들을 제조하는 것에 대응하는 한 세트의 핀 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 상기 한 세트의 핀 레이아웃 패턴들은 상기 제1 방향으로 그리고 상기 한 세트의 게이트 레이아웃 패턴들 아래에서 연장되며, 상기 한 세트의 핀 레이아웃 패턴들의 핀 레이아웃 패턴들 각각은 상기 한 세트의 핀 레이아웃 패턴들 중 인접한 핀 레이아웃 패턴으로부터 상기 제2 방향으로 핀 피치만큼 분리되는 것인, 집적 회로 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
상기 한 세트의 게이트 레이아웃 패턴들 아래에 있고 상기 제2 방향으로 서로 분리되는, 상기 제1 방향으로 연장되는 한 세트의 활성 영역 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 상기 한 세트의 활성 영역 레이아웃 패턴들은 상기 집적 회로의 한 세트의 활성 영역들을 제조하는 것에 대응하는 것인, 집적 회로 형성 방법.
실시예 4. 실시예 1에 있어서, 상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계는,
상기 레이아웃 설계에 기초하여 한 세트의 마스크들을 제조하는 단계; 및
상기 한 세트의 마스크들에 기초하여 상기 집적 회로를 제조하는 단계
를 포함하는 것인, 집적 회로 형성 방법.
실시예 5. 실시예 1에 있어서, 상기 한 세트의 게이트 레이아웃 패턴들은,
상기 집적 회로의 한 세트의 기능적 게이트 구조물들을 제조하는 것에 대응하는 제1 세트의 게이트 레이아웃 패턴들; 및
상기 집적 회로의 한 세트의 비기능적 게이트 구조물들을 제조하는 것에 대응하는 제2 세트의 게이트 레이아웃 패턴들
을 포함하는 것인, 집적 회로 형성 방법.
실시예 6. 실시예 5에 있어서, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴은, 상기 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 게이트 레이아웃 패턴과 상기 제2 방향으로 정렬되는 것인, 집적 회로 형성 방법.
실시예 7. 실시예 6에 있어서, 상기 한 세트의 그리드라인들의 그리드라인은, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴의 중심, 및 상기 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 게이트 레이아웃 패턴의 중심과 정렬되는 것인, 집적 회로 형성 방법.
실시예 8. 실시예 5에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
상기 제2 방향으로 연장되는 한 세트의 도전성 피처 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 상기 한 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 상기 제1 방향으로 서로 분리되며, 상기 한 세트의 도전성 피처 레이아웃 패턴들은 상기 집적 회로의 한 세트의 도전성 피처들을 제조하는 것에 대응하는 것인, 집적 회로 형성 방법.
실시예 9. 실시예 8에 있어서, 상기 한 세트의 도전성 피처 레이아웃 패턴들의 도전성 피처 레이아웃 패턴은,
상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴과 상기 제1 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴, 또는
상기 제2 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴과 상기 제2 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴 사이에 있는 것인, 집적 회로 형성 방법.
실시예 10. 실시예 1에 있어서, 상기 게이트 구조물의 제1 부분을 제거하는 단계는,
상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분 상에 에칭 프로세스를 수행하는 단계를 포함하는 것인, 집적 회로 형성 방법.
실시예 11. 실시예 1에 있어서,
상기 게이트 구조물의 제1 부분은,
상기 제1 방향으로의 컷 길이, 및
상기 제2 방향으로의 컷 폭을 포함하고,
상기 컷 피처 레이아웃 패턴은,
상기 제1 방향으로의 패턴 길이 - 상기 패턴 길이는 상기 컷 길이에 대응함 - , 및
상기 제2 방향으로의 패턴 폭 - 상기 패턴 폭은 상기 컷 폭에 대응함 - 을 포함하는 것인, 집적 회로 형성 방법.
실시예 12. 집적 회로를 제조하는 방법에 있어서,
프로세서에 의해 상기 집적 회로의 레이아웃 설계를 생성하는 단계로서,
제1 레이아웃 레벨 상에 제1 세트의 게이트 레이아웃 패턴들을 배치하는 단계 - 상기 제1 세트의 게이트 레이아웃 패턴들은 상기 집적 회로의 제1 세트의 게이트 구조물들을 제조하는 것에 대응하며, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 제1 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향으로 제1 거리만큼 분리되고, 상기 제1 세트의 게이트 레이아웃 패턴들은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 제1 세트의 그리드라인들과 오버랩되며, 상기 제1 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 제1 세트의 그리드라인들의 각각의 그리드라인은 상기 제1 세트의 그리드라인들 중 인접한 그리드라인으로부터 제1 피치만큼 분리됨 - ; 및
상기 제1 레이아웃 레벨 상에 제2 세트의 게이트 레이아웃 패턴들을 배치하는 단계 - 상기 제2 세트의 게이트 레이아웃 패턴들은 상기 집적 회로의 제2 세트의 게이트 구조물들을 제조하는 것에 대응하며, 상기 제2 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 제2 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 상기 제1 방향으로 제2 거리만큼 분리되고, 상기 제2 세트의 게이트 레이아웃 패턴들은 상기 제2 방향으로 연장되고 제2 세트의 그리드라인들과 오버랩되며, 상기 제2 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 제2 세트의 그리드라인들의 각각의 그리드라인은 상기 제2 세트의 그리드라인들 중 인접한 그리드라인으로부터 제2 피치만큼 분리됨 - 를 포함하는, 상기 레이아웃 설계를 생성하는 단계; 및
상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계 - 상기 집적 회로는 상기 제1 세트의 게이트 구조물들 및 제2 세트의 게이트 구조물들을 가짐 - ;
를 포함하는, 집적 회로 제조 방법.
실시예 13. 실시예 12에 있어서, 상기 제2 세트의 게이트 레이아웃 패턴들은 10개 이상의 게이트 레이아웃 패턴들을 포함하는 것인, 집적 회로 제조 방법.
실시예 14. 실시예 12에 있어서, 상기 제1 세트의 게이트 레이아웃 패턴들은 상기 제2 세트의 게이트 레이아웃 패턴들과 상기 제1 방향으로 교호하는 것인, 집적 회로 제조 방법.
실시예 15. 실시예 12에 있어서, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴은, 상기 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 게이트 레이아웃 패턴과 상기 제1 방향으로 정렬되는 것인, 집적 회로 제조 방법.
실시예 16. 실시예 12에 있어서,
상기 제1 거리는 상기 제2 거리와 동일하고;
상기 제1 피치는 상기 제2 피치와 동일한 것인, 집적 회로 제조 방법.
실시예 17. 실시예 12에 있어서,
상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴은 상기 제2 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴에 인접하고, 상기 제2 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴으로부터 상기 제1 방향으로 상기 제1 거리 또는 상기 제2 거리만큼 분리되는 것인, 집적 회로 제조 방법.
실시예 18. 집적 회로에 있어서,
제1 세트의 게이트 구조물들 - 상기 제1 세트의 게이트 구조물들의 각각의 게이트의 중심은 상기 제1 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리되고, 상기 제1 세트의 게이트 구조물들은 상기 제1 방향과는 상이한 제2 방향으로 연장됨 - ; 및
제2 세트의 게이트 구조물들 - 상기 제2 세트의 게이트 구조물들의 각각의 게이트의 중심은 상기 제2 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 상기 제1 방향으로 상기 제1 피치만큼 분리되고, 상기 제2 세트의 게이트 구조물들은 상기 제2 방향으로 연장됨 - ;
을 포함하고,
상기 제1 세트의 게이트 구조물들의 게이트는 상기 제2 세트의 게이트 구조물들의 대응하는 게이트와 상기 제2 방향으로 정렬되며,
상기 제1 세트의 게이트 구조물들의 게이트는 상기 제2 세트의 게이트 구조물들의 대응하는 게이트로부터 상기 제2 방향으로 제1 거리만큼 분리되는 것인, 집적 회로.
실시예 19. 실시예 18에 있어서,
상기 제1 세트의 게이트 구조물들은 한 세트의 기능적 게이트 구조물들이고,
상기 제2 세트의 게이트 구조물들은 한 세트의 비기능적 게이트 구조물들인 것인, 집적 회로.
실시예 20. 실시예 18에 있어서, 상기 제1 거리는 0.01 ㎛ 내지 0.06 ㎛의 범위인 것인, 집적 회로.

Claims (10)

  1. 집적 회로를 형성하는 방법에 있어서,
    프로세서에 의해 상기 집적 회로의 레이아웃 설계를 생성하는 단계로서,
    상기 집적 회로의 한 세트의 게이트 구조물들을 제조하는 것에 대응하는 한 세트의 게이트 레이아웃 패턴들을 생성하는 단계 - 상기 한 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 한 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향으로 제1 피치만큼 분리되고, 상기 한 세트의 게이트 레이아웃 패턴들은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 한 세트의 그리드라인(gridline)들과 오버랩되며, 상기 한 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 한 세트의 그리드라인들의 각각의 그리드라인은 상기 한 세트의 그리드라인들 중 인접한 그리드라인으로부터 상기 제1 피치만큼 분리됨 - ; 및
    상기 제1 방향으로 연장되고 상기 한 세트의 게이트 레이아웃 패턴들과 오버랩되는 컷 피처 레이아웃 패턴을 생성하는 단계를 포함하는, 상기 레이아웃 설계를 생성하는 단계;
    상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계 - 상기 집적 회로는 상기 한 세트의 게이트 구조물들 중 적어도 하나의 게이트 구조물을 가짐 - ; 및
    제1 게이트 구조물 및 제2 게이트 구조물을 형성하기 위해 상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분을 제거하는 단계 - 상기 컷 피처 레이아웃 패턴은 상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분의 위치를 식별함 - ;
    를 포함하는, 집적 회로 형성 방법.
  2. 제1항에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
    상기 집적 회로의 한 세트의 핀들을 제조하는 것에 대응하는 한 세트의 핀 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 상기 한 세트의 핀 레이아웃 패턴들은 상기 제1 방향으로 그리고 상기 한 세트의 게이트 레이아웃 패턴들 아래에서 연장되며, 상기 한 세트의 핀 레이아웃 패턴들의 핀 레이아웃 패턴들 각각은 상기 한 세트의 핀 레이아웃 패턴들 중 인접한 핀 레이아웃 패턴으로부터 상기 제2 방향으로 핀 피치만큼 분리되는 것인, 집적 회로 형성 방법.
  3. 제1항에 있어서, 상기 레이아웃 설계를 생성하는 단계는,
    상기 한 세트의 게이트 레이아웃 패턴들 아래에 있고 상기 제2 방향으로 서로 분리되는, 상기 제1 방향으로 연장되는 한 세트의 활성 영역 레이아웃 패턴들을 생성하는 단계를 더 포함하고, 상기 한 세트의 활성 영역 레이아웃 패턴들은 상기 집적 회로의 한 세트의 활성 영역들을 제조하는 것에 대응하는 것인, 집적 회로 형성 방법.
  4. 제1항에 있어서, 상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계는,
    상기 레이아웃 설계에 기초하여 한 세트의 마스크들을 제조하는 단계; 및
    상기 한 세트의 마스크들에 기초하여 상기 집적 회로를 제조하는 단계
    를 포함하는 것인, 집적 회로 형성 방법.
  5. 제1항에 있어서, 상기 한 세트의 게이트 레이아웃 패턴들은,
    상기 집적 회로의 한 세트의 기능적 게이트 구조물들을 제조하는 것에 대응하는 제1 세트의 게이트 레이아웃 패턴들; 및
    상기 집적 회로의 한 세트의 비기능적 게이트 구조물들을 제조하는 것에 대응하는 제2 세트의 게이트 레이아웃 패턴들
    을 포함하는 것인, 집적 회로 형성 방법.
  6. 제5항에 있어서, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴은, 상기 제2 세트의 게이트 레이아웃 패턴들 중 대응하는 게이트 레이아웃 패턴과 상기 제2 방향으로 정렬되는 것인, 집적 회로 형성 방법.
  7. 제1항에 있어서, 상기 게이트 구조물의 제1 부분을 제거하는 단계는,
    상기 한 세트의 게이트 구조물들의 게이트 구조물의 제1 부분 상에 에칭 프로세스를 수행하는 단계를 포함하는 것인, 집적 회로 형성 방법.
  8. 제1항에 있어서,
    상기 게이트 구조물의 제1 부분은,
    상기 제1 방향으로의 컷 길이, 및
    상기 제2 방향으로의 컷 폭을 포함하고,
    상기 컷 피처 레이아웃 패턴은,
    상기 제1 방향으로의 패턴 길이 - 상기 패턴 길이는 상기 컷 길이에 대응함 - , 및
    상기 제2 방향으로의 패턴 폭 - 상기 패턴 폭은 상기 컷 폭에 대응함 - 을 포함하는 것인, 집적 회로 형성 방법.
  9. 집적 회로를 제조하는 방법에 있어서,
    프로세서에 의해 상기 집적 회로의 레이아웃 설계를 생성하는 단계로서,
    제1 레이아웃 레벨 상에 제1 세트의 게이트 레이아웃 패턴들을 배치하는 단계 - 상기 제1 세트의 게이트 레이아웃 패턴들은 상기 집적 회로의 제1 세트의 게이트 구조물들을 제조하는 것에 대응하며, 상기 제1 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 제1 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 제1 방향으로 제1 거리만큼 분리되고, 상기 제1 세트의 게이트 레이아웃 패턴들은 상기 제1 방향과는 상이한 제2 방향으로 연장되고 제1 세트의 그리드라인들과 오버랩되며, 상기 제1 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 제1 세트의 그리드라인들의 각각의 그리드라인은 상기 제1 세트의 그리드라인들 중 인접한 그리드라인으로부터 제1 피치만큼 분리됨 - ; 및
    상기 제1 레이아웃 레벨 상에 제2 세트의 게이트 레이아웃 패턴들을 배치하는 단계 - 상기 제2 세트의 게이트 레이아웃 패턴들은 상기 집적 회로의 제2 세트의 게이트 구조물들을 제조하는 것에 대응하며, 상기 제2 세트의 게이트 레이아웃 패턴들의 게이트 레이아웃 패턴들 각각은 상기 제2 세트의 게이트 레이아웃 패턴들 중 인접한 게이트 레이아웃 패턴으로부터 상기 제1 방향으로 제2 거리만큼 분리되고, 상기 제2 세트의 게이트 레이아웃 패턴들은 상기 제2 방향으로 연장되고 제2 세트의 그리드라인들과 오버랩되며, 상기 제2 세트의 그리드라인들은 상기 제2 방향으로 연장되고, 상기 제2 세트의 그리드라인들의 각각의 그리드라인은 상기 제2 세트의 그리드라인들 중 인접한 그리드라인으로부터 제2 피치만큼 분리됨 - 를 포함하는, 상기 레이아웃 설계를 생성하는 단계; 및
    상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계 - 상기 집적 회로는 상기 제1 세트의 게이트 구조물들 및 제2 세트의 게이트 구조물들을 가짐 - ;
    를 포함하는, 집적 회로 제조 방법.
  10. 집적 회로에 있어서,
    제1 세트의 게이트 구조물들 - 상기 제1 세트의 게이트 구조물들의 각각의 게이트의 중심은 상기 제1 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 제1 방향으로 제1 피치만큼 분리되고, 상기 제1 세트의 게이트 구조물들은 상기 제1 방향과는 상이한 제2 방향으로 연장됨 - ; 및
    제2 세트의 게이트 구조물들 - 상기 제2 세트의 게이트 구조물들의 각각의 게이트의 중심은 상기 제2 세트의 게이트 구조물들 중 인접한 게이트의 중심으로부터 상기 제1 방향으로 상기 제1 피치만큼 분리되고, 상기 제2 세트의 게이트 구조물들은 상기 제2 방향으로 연장됨 - ;
    을 포함하고,
    상기 제1 세트의 게이트 구조물들의 게이트는 상기 제2 세트의 게이트 구조물들의 대응하는 게이트와 상기 제2 방향으로 정렬되며,
    상기 제1 세트의 게이트 구조물들의 게이트는 상기 제2 세트의 게이트 구조물들의 대응하는 게이트로부터 상기 제2 방향으로 제1 거리만큼 분리되는 것인, 집적 회로.
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